半導体装置の製造方法
【課題】充分なキャパシタ容量を有する半導体装置を提供する。
【解決手段】半導体装置１００の製造方法は、次の工程を含む。まず、基板（半導体基板１０２）上に下部電極１５２を形成する。次いで、下部電極１５２を第１結晶化処理する。次いで、第１結晶化処理後の下部電極１５２の上に容量絶縁層１５４を形成する。次いで、容量絶縁層１５４を第２結晶化処理する。この後、容量絶縁層１５４上に上部電極１５６を形成する。
【解決手段】半導体装置１００の製造方法は、次の工程を含む。まず、基板（半導体基板１０２）上に下部電極１５２を形成する。次いで、下部電極１５２を第１結晶化処理する。次いで、第１結晶化処理後の下部電極１５２の上に容量絶縁層１５４を形成する。次いで、容量絶縁層１５４を第２結晶化処理する。この後、容量絶縁層１５４上に上部電極１５６を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでいる。このような中、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタには、薄膜化しても高容量が維持される特性が要求されている。
【０００３】
たとえば、特許文献１には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて下部電極の上に容量絶縁層を形成した後、この容量絶縁層を、非酸化雰囲気中かつＡＬＤの温度条件以上の熱処理をすることが記載されている。熱処理温度としては３００℃から７００℃と記載される。また、容量絶縁層の材料として、ＺｒＯ２、ＨｆＯ２、ＺｒＸＨｆ１−ＸＯ２が用いられる。このように、特定の容量絶縁層材料に対して熱処理を追加することにより、リーク電流の減少と容量値の増加を実現できると記載されている。
【０００４】
また、特許文献２には、容量絶縁層を形成後に３００℃を超える温度での焼き鈍し又はその他の工程を追加することなく、比誘電率が４０以上となる材料を適切に選択することにより、高比誘電率の容量絶縁層を得ることができると記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７０１２３号公報
【特許文献２】特表２００９−５３６７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本発明者らが検討した結果、上記の容量絶縁層の結晶化には改善の余地があることが見出された。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板上に下部電極を形成する工程と、
前記下部電極を第１結晶化処理する工程と、
第１結晶化処理後の前記下部電極の上に容量絶縁層を形成する工程と、
前記容量絶縁層を第２結晶化処理する工程と、
前記容量絶縁層上に上部電極を形成する工程と、を有する、
半導体装置の製造方法が提供される。
【０００８】
本発明においては、第１結晶化処理した後の下部電極上に容量絶縁層を形成し、かつ、この容量絶縁層を第２結晶化処理している。このため、第１結晶化処理または第２結晶化処理のいずれか一方を実施した場合と比較して、容量絶縁層を充分に結晶化することが可能となる。これにより、容量絶縁層の比誘電率を高めることができ、充分な容量のキャパシタを実現することができる。
【発明の効果】
【０００９】
本発明によれば、充分なキャパシタ容量を有する半導体装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１のａ―ａ´断面図である。
【図３】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図４】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図５】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図６】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図７】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図８】リーク電流とキャパシタ容量との関係を示す図である。
【図９】キャパシタ容量と結晶化アニール温度の関係を示す図である。
【図１０】リーク電流と結晶化アニール温度との関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、本実施の形態の半導体装置の構成を示す平面図である。図２は、図１のａ−ａ´断面図である。
【００１３】
図１に示すように、半導体装置１００は、ゲート電極１１２（ワード線）、第１配線１３０、第２配線１４２及びＭＩＭキャパシタ１５０を備える。
ゲート電極１１２は、半導体基板１０２上に形成される。第２配線１４２は、ゲート電極１１２と直行するように複数形成される。ＭＩＭキャパシタ１５０は、第２配線１３８が形成された領域と重なる位置に形成される。第１配線１３０は、ゲート電極１１６（ワード線）と平行に形成されているが、ゲート（ワード線）と直交するように形成しても良い。平面視において、図１は、１Ｔ１Ｃ型の構成を示すが、本実施の形態はこの態様に限定されない。
【００１４】
図２に示すように、半導体装置１００は、半導体基板、トランジスタ、及びＭＩＭキャパシタ１５０を備える。半導体基板１０２上には、素子分離層１０４が形成される。素子分離層１０４は、半導体基板１０２に形成された素子領域を他の領域と分離する。素子領域内において、半導体基板１０２上にトランジスタが形成される。トランジスタは、ゲート絶縁膜１１０、ゲート電極１１２及びソース拡散層１０６ａ及びドレイン拡散層１０６ｂからなる拡散層を有する。また、ゲート電極１１２の両側壁上には、スペーサ１１８が形成される。なお、ソース拡散層１０６ａ及びドレイン拡散層１０６ｂは、Ｎ型不純物拡散層またはＰ型不純物拡散層のいずれでもよい。これらの拡散層の表面にはシリサイド層１０８ａ，１０８ｂが形成される。
【００１５】
シリサイド層１０８ａ，１０８ｂは、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金から形成される。また、トランジスタのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、メタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、どちらも適用することが可能である。
【００１６】
半導体基板１０２上には、トランジスタを覆う第１層間絶縁層１２０が形成される。第１層間絶縁層１２０にはコンタクト１２２ａ，１２２ｂが埋設される。コンタクト１２２ａはソース拡散層１０６ａに接続し、コンタクト１２２ｂはドレイン拡散層１０６ｂに接続する。コンタクト１１２ａ，１１２ｂの材料としては、Ｗ、Ａｌ等の各種金属が用いられる。
【００１７】
第１層間絶縁層１２０上には、第１キャップ絶縁層１２４及び第２層間絶縁層１２６が形成される。第２層間絶縁層１２６には第１配線１３０が埋設される。第１配線１３０はダマシン配線であり、下層のコンタクト１２２ｂと接続する。第１配線１３０は、バリアメタル膜１２８ａ及び埋設金属層１２８ｂから構成される。埋設金属層１２８ｂの材料としては、例えば、Ｃｕに加えてＷやＡｌ等の添加物を含む合金、Ｃｕを９０質量％以上含む合金、Ｃｕのみからなる金属などが挙げられる。第１配線１３０は、デュアルダマシン構造を有しているが、この態様に限定されず、シングルダマシン構造を有してもよく、ビアを有さない配線でもよい。この第１配線１３０の上面上及び第２層間絶縁層１２６上に第２キャップ絶縁層１３２が形成される。
【００１８】
また、図２に示すように、第２層間絶縁層１２６には凹部１６０が形成される。この凹部１６０内にＭＩＭキャパシタ１５０が形成される。ＭＩＭキャパシタ１５０は、下部電極１５２、容量絶縁層１５４及び上部電極１５６がこの順で積層した構造を有する。本実施の形態では、下部電極１５２は、凹部１６０に埋設されていて、凹部１６０の底部上及び側壁上に形成されている。容量絶縁層１５４は、凹部１６０の下部電極１５２上に形成されていて、開口部の外側の第２キャップ絶縁層１３２上に延在している。また、上部電極１５６は、容量絶縁層１５４とは平面視において同じ形状に形成される（ただし、製造工程におけるバラツキを許容する）。すなわち、上部電極１５６は、凹部１６０の容量絶縁層１５４上に形成されていて、開口部の外側の容量絶縁層１５４上に延在している。
【００１９】
本実施の形態のＭＩＭキャパシタ１５０は、コンタクト１２２ａを介して、トランジスタのソース拡散層１０６ａと電気的に接続しているが、さらに配線を介してもよいし、直接ソース拡散層１０６ａと接続してもよい。また、ＭＩＭキャパシタ１５０の断面形状は、基板に向かって縮径するテーパ形状、矩形などの各種の形状が採用される。また、ＭＩＭキャパシタ１５０、全体が凹部１６０の内部に埋設された構造を有してもよく、全体が凹部１６０に埋設されないスタック構造を有してもよい。
なお、ＭＩＭキャパシタ１５０の詳細については、後述の製造方法にて説明するが、本実施の形態によれば、容量絶縁層１５４が充分に結晶化された状態となるため、充分なキャパシタ容量を有する半導体装置が実現される。
【００２０】
ＭＩＭキャパシタ１５０上及び第２キャップ絶縁層１３２上には、第３層間絶縁層１３４、第３キャップ絶縁層１３６及び不図示の第４層間絶縁層が形成される。第４層間絶縁層には、第２配線１４２が形成される。この第２配線１４２とＭＩＭキャパシタ１５０とはビア１４０により接続する。第２配線１４２の下面上、第２配線１４２の下面上及び側壁上にはバリアメタル膜１３８が形成される。また、ビア１４０は、上部電極１５６のいずれの領域に接続しても良いが、本実施の形態では、上部電極１５６のうち開口部の外側に延在した部分に接続する。
【００２１】
次に、本実施の形態の半導体装置１００の製造方法について説明する。
図３〜図７は、本実施形態に係る半導体装置の製造手順を示す工程断面図である。
本実施の形態の半導体装置１００の製造方法（以下、本工程と呼称することもある）は、次の工程を含む。まず、基板（半導体基板１０２）上に下部電極１５２を形成する。次いで、下部電極１５２を第１結晶化処理する。次いで、第１結晶化処理後の下部電極１５２の上に容量絶縁層１５４を形成する。次いで、容量絶縁層１５４を第２結晶化処理する。この後、容量絶縁層１５４上に上部電極１５６を形成する。
以下、詳述する。
【００２２】
まず、図３（ａ）に示すように、半導体基板１０２上に、通常用いられる方法により、素子分離層１０４及び素子分離層１０４により他の領域と分離された素子領域上にトランジスタを形成する。本実施の形態では、半導体基板１０２として、例えば、ウエハ状のシリコン基板が用いられる。トランジスタの拡散層（ソース拡散層１０６ａ及びドレイン拡散層１０６ｂ）の表面をシリサイド化することにより、シリサイド層１０８ａ，１０８ｂを形成する。これらの上部に第１層間絶縁層１１０及びトランジスタの拡散層と接続するコンタクト１２２ａ，１２２ｂを形成する。本実施の形態では、コンタクト１２２ａ，１２２ｂ形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、トランジスタの形成後に第１層間絶縁層１２０を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクト材料を埋込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により余剰コンタクト材料を除去することにより、コンタクト１２２ａ，１２２ｂを形成する。更に後、第１キャップ絶縁層１２４及び第２層間絶縁層１２６を堆積し、ＣＭＰ法による平坦化を行う。
【００２３】
次いで、第１キャップ絶縁層１２４及び第２層間絶縁層１２６にビア孔及び配線溝を形成し、このビア孔及び配線溝にバリアメタル膜１２８ａ及び配線材料（埋設金属層１２８ｂ）を埋設する。次いで、余剰の金属をＣＭＰにより除去することにより、第１配線１３０を形成する。次いで、第１配線１３０及び第２層間絶縁層１２６上に第２キャップ絶縁層１３２を形成する。
【００２４】
次いで、図３（ｂ）に示すように、第２層間絶縁層１２６及び第２キャップ絶縁層１３２を選択的に除去することにより凹部１６０を形成する。例えば、フォトリソグラフィ法及びエッチング法を用いることができる。
【００２５】
本工程においては、凹部１６０のアスペクト比（最大開口幅に対する開口深さの比率を意味する）は、特に限定されないが、たとえば、下限値が好ましくは３以上であり、さらに好ましくは５以上であり、一方上限値は特に限定されないが好ましくは１０以下である。本実施の形態の容量絶縁層１５４は充分に結晶化されているので、このような高アスペクト比のＭＩＭキャパシタ１５０において、電気的薄層化を実現することができる。
【００２６】
次いで、図４（ａ）に示すように、少なくとも凹部１６０の内部に下部電極層１５１を堆積する。本実施の形態では、凹部１６０の内部とともに第２キャップ絶縁層１３２の上面上にも下部電極層１５１を堆積する。下部電極層１５１の材料としては、例えば、ＴｉＮ、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、及びＲｕからなる群から選択される少なくとも一種を含む材料が挙げられる。また、下部電極層１５１の膜厚としては、特に限定されないが、例えば、３ｎｍ〜２０ｎｍとすることができる。また、下部電極層１５１は、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ法、ＡＬＤ法のいずれの手法により形成される。なお、本実施の形態では、下部電極層１５１としてＴｉＮを用いる。
【００２７】
次いで、下部電極層１５１を第１結晶化処理する。第１結晶化処理としては、例えば、Ｎ２をプラズマ化した雰囲気で、下部電極層１５１をアニール処理する。これにより、窒素ラジカルを下部電極層１５１に接触させることができる。アニール温度としては、特に限定されないが、例えば、３４０℃〜４００℃が好ましい。
【００２８】
本実施の形態では、下部電極層１５１の成膜及び第１結晶化処理の一連の工程を、例えば、リモートプラズマＡＬＤ装置を用いて実施してもよい。例えば、成膜と第１結晶化処理を交互に繰り返し行ってよい。これにより、下部電極層１５１のうち凹部１６０の底面上及び側壁上の表層部分を同等に窒化することができる。言い換えると、下部電極層１５１のうち、後述の容量絶縁層１５４と接触する領域の表層部分を多結晶の金属窒化物で構成することが可能となる。
【００２９】
この後、図４（ｂ）に示すように、下部電極層１５１を所望の形状にパターンニングすることにより、下部電極１５２を形成する。たとえば、凹部１６０に不図示のレジスト膜を埋設した後、ドライエッチングにより、第２キャップ絶縁層１３２上の下部電極層１５１をエッチバックすることができる。そして、剥離処理により、埋設された不図示のレジスト膜を除去する。これにより、下部電極１５２は、凹部１６０の底部上及び側壁上のみに選択的に形成される。言い換えると、下部電極１５２は、凹部１６０の内部のみに埋設される。なお、本工程では、下部電極層の成膜、第１結晶化処理、及び加工の順番である場合を説明したが、この態様に限定されずに、例えば、成膜、加工後に、第１結晶化処理を行ってもよい。
【００３０】
本実施の形態では、下部電極１５２の結晶特性を上層に形成される容量絶縁層１５４に引き継がせることが可能となる。また、上記の第１結晶化処理により、下部電極１５２の表面の窒素濃度を高めることにより、その表面に酸化層（下部電極１５２としてＴｉＮを用いた場合にはＴｉＯｘ）が形成されることが抑制される。このため、上層に形成される容量絶縁層１５４が非結晶となることが抑制される。これにより、本実施の形態の容量絶縁層１５４は、下層の下部電極が結晶化されていない場合と比較して、充分に結晶化されることになる。
【００３１】
次いで、図５（ａ）に示すように、容量絶縁層１５３を、凹部１６０の内部の下部電極１５２上に少なくとも形成する。本実施の形態では、容量絶縁層１５３を、下部電極１５２上に加えて開口の外側の第２キャップ絶縁層１３２上に形成する。容量絶縁層１５３の材料としては、とくに限定されないが、例えば、ＺｒＯ２、ＨｆＯ２、およびＴａ２Ｏ３、ならびにこれらにＴｉ、Ａｌ、Ｙまたはランタノイドを添加したものからなる群から選択される少なくとも一種を含む材料が挙げられる。また、容量絶縁層１５３は、例えば、ＡＬＤ法により形成される。また、本実施の形態では、容量絶縁層１５３としてＺｒＯ２を用いる。
【００３２】
次いで、容量絶縁層１５３を第２結晶化処理する。第２結晶化処理は、例えば、非酸化雰囲気中、好ましくは３４０℃以上４４０℃以下であり、より好ましくは３８０℃以上４００℃以下の温度条件下にて、容量絶縁層１５３を加熱処理する工程を含む。非酸化雰囲気とは、Ａｒ、Ｈｅ等の希ガス、Ｎ２、及びフォーミングガス（Ｈ２及びＮ２の混合ガス）等の不活性ガス雰囲気を意味する。また、加熱時間は、特に限定されないが、例えば、好ましくは１分以上６０分以下であり、より好ましくは１０分以上３０分以下とすることができる。
【００３３】
本工程では、第２結晶化処理の温度条件を、３８０℃以上とすることにより、成膜時間の遅延を抑制して生産性を高めることができる。一方、第２結晶化処理の温度条件を、４００℃以下とすることにより、リーク電流の増加及びキャパシタ容量の低下を抑制すること（キャパシタ特性の低下を抑制すること）が可能となる。このように、本実施の形態によれば、生産性の向上とキャパシタ特性の低下の抑制のバランスを実現できる。さらに、本工程では、第２結晶化処理の加熱時間を、１０分以上とすることにより、容量キャパシタを高めることができ、３０分以下とすることにより生産性を高めることができる。
【００３４】
次いで、図５（ｂ）に示すように、容量絶縁層１５３上に上部電極層１５５を形成する。上部電極層１５５の材料としては、例えば、ＴｉＮ、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、及びＲｕからなる群から選択される少なくとも一種を含む材料が挙げられる。また、上部電極層１５５の膜厚としては、特に限定されないが、例えば、１０ｎｍ〜５０ｎｍとすることができる。また、１５５は、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法のいずれの手法により形成される。なお、本実施の形態では、上部電極層１５５としてＴｉＮを用いる。
【００３５】
次いで、図６（ａ）に示すように、容量絶縁層１５３及び上部電極層１５５を所望の形状にパターニングすることにより、容量絶縁層１５４及び上部電極１５６を形成する。パターニング方法としては、下部電極層１５１のパターニングと同様にする。容量絶縁層１５４及び上部電極１５６は、凹部１６０の内部とともに開口の外側の第２キャップ絶縁層１３２上に残存する。また、容量絶縁層１５４及び上部電極１５６は、隣設の素子形成領域の間において、互いに離間して形成される。これにより、凹部１６０に、図６（ａ）に示すＭＩＭキャパシタ１５０が形成されることになる。本実施の形態では、ＭＩＭキャパシタ１５０は、図６（ａ）に示す三次元ＭＩＭ容量構造を有しているが、この態様に限定されずに、例えば、単純に積み重ねたスタック構造を有してもよい。
【００３６】
容量絶縁層１５４の膜厚（物理的膜厚）としては、特に限定されないが、例えば、上限値が好ましくは１０ｎｍ以下であり、より好ましくは７ｎｍ以下であり、さらに好ましくは６ｎｍ以下であり、下限値が好ましくは４ｎｍ以上である。とくに、容量絶縁層１５４の膜厚を６ｎｍ以下としたとしても、本実施の形態によれば、後述するように、薄膜時に発生する容量キャパシタの低下を抑制することができる。
【００３７】
また、容量絶縁層１５４の比誘電率としては、特に限定されないが、例えば、２０以上５０以下とすることができる。容量絶縁層１５４の比誘電率は、例えば、容量絶縁層１５４の膜厚が７ｎｍ以下である場合にも、容量絶縁層１５４は充分に結晶化されているので、上記範囲内とすることが可能となる。このような物理的薄膜化及び高比誘電率化の両立により、高アスペクトのＭＩＭキャパシタ１５０において、容量絶縁層１５４の電気的薄層化が実現される。
【００３８】
次いで、図６（ｂ）に示すように、ＭＩＭキャパシタ１５０上及び第２キャップ絶縁層１３２上に第３層間絶縁層１３４を形成する。
この後、図７に示すように、第３層間絶縁層１３４上に第３キャップ絶縁層１３６及び不図示の第４層間絶縁層を形成する。次いで、この第４層間絶縁層及び第３層間絶縁層１３４を貫通し、上部電極１５６の上面に達するビア孔を形成する。そして、第４層間絶縁層にビア孔と連続する配線溝を形成する。次いで、ビア孔及び配線溝に第３キャップ絶縁層１３６及び金属膜を埋設する。余剰の金属膜をＣＭＰで除去することにより、ビア１４０及び第２配線１４２を形成する。この後、通常の半導体装置の製造工程を実施してもよい。
以上により、本実施の形態の半導体装置１００を形成することができる。
【００３９】
次に、本実施の形態の半導体装置１００の製造方法の作用効果について説明する。
本実施の形態においては、第１結晶化処理した後の下部電極上に容量絶縁層を形成し、かつ、この容量絶縁層を第２結晶化処理している。このため、第１結晶化処理した後の下地上に成膜するという前処理により、第２結晶化処理の効果が促進されることになる。したがって、第１結晶化処理または第２結晶化処理のいずれか一方を実施した場合と比較して、容量絶縁層を充分に結晶化することが可能となる。これにより、容量絶縁層の比誘電率を高めることができ、高容量のキャパシタを実現することができる。
【００４０】
また、第１結晶化処理及び第２結晶化処理の併用は、ＭＩＭキャパシタが高アスペクト比の三次元構造を有する場合に、とくに有効な効果を示す。すなわち、高アスペクトが進み、容量絶縁層の薄膜化の要求特性が厳しい場合でも、その結晶性が充分確保されるので、高容量のキャパシタを実現することができる。
また、第１結晶化処理は、三次元構造の側壁部の下地（下部電極）を結晶化することが可能となるので、同側壁部の容量絶縁層の結晶化も優れることになる。さらに、第２結晶化処理は、側壁部の容量絶縁層を結晶化できる。以上により、底部のみならず側壁部においても充分に結晶化を促進させることができるので、高容量のキャパシタを実現することができる。
【００４１】
また、本実施の形態の半導体装置１００は、微細化が進んだＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）あるいはＤＲＡＭ混載デバイスに非常に有効である。
【００４２】
さらに、本実施の形態の半導体装置１００の製造方法の特に好ましい態様の効果について、参考例と比較しつつ説明する。
【００４３】
図８は、リーク電流とキャパシタ容量との関係を示す図である。図中、白丸は、本実施の形態の特に好ましい態様（本好形態と以下呼称する）を示し、黒丸は、参考例を示す。本好形態及び参考例は、図２に示すＭＩＭキャパシタの構造を有するものとして説明する。本好形態では、第１結晶化処理及び第２結晶化処理を併用している。一方、参考例では、第１結晶化処理を行うが、第２結晶化処理を行わないものとする。図中の数値は、容量絶縁層の膜厚を示す。
【００４４】
また、図８は、容量絶縁層を流れるリーク電流を０．６Ｖで測定した結果を縦軸に、キャパシタ容量値を横軸としてプロットした結果を示す。測定値は、図中の容量絶縁膜９．２ｎｍの場合を１として規格化した値である。
【００４５】
図示された参考例においては、容量絶縁層が９．２ｎｍから７．５ｎｍの範囲においては、リーク電流とキャパシタ容量とは、ほぼ比例関係を示す。言い換えると、容量絶縁層が７．５ｎｍ以上の範囲の参考例において、プロットはほぼ同一線上にのることが分かる。
【００４６】
しかしながら、容量絶縁層が７ｎｍ以下の範囲の参考例においては、本好形態よりも、容量キャパシタが低減することになる。さらには、容量絶縁層が６ｎｍの範囲の参考例は、６．５ｎｍの場合と比べて、その容量キャパシタは１０％程度減少することが分かる。このように、参考例においては、容量絶縁層の薄層化にともなって、キャパシタ容量が増加せずに低下することがある。
【００４７】
これに対して、図示された本好形態においては、容量絶縁層が７ｎｍ以下の範囲の薄層化に伴って、リーク電流とキャパシタ容量とは、ほぼ比例関係を示すことが分かる。さらには、容量絶縁層が６ｎｍ以下の本好形態では、参考例と異なり、６．５ｎｍの場合と比べて、その容量キャパシタが減少していない。すなわち、本好形態においては、容量絶縁層の薄層化にともなって、キャパシタ容量が増加せずに低下することが抑制される。このため、本好形態は、ＭＩＭキャパシタが高アスペクト比の三次元構造を有する場合に、とくに有効であることが分かる。
【００４８】
次いで、本実施の形態において、第２結晶化処理の加熱時間とアニール温度とを条件を変更した場合について説明する。
図９は、キャパシタ容量と結晶化アニール温度の関係を示す図である。すなわち、図９は、キャパシタ容量に対する、結晶化アニール温度と結晶化アニール時間の影響を示している。また、図１０は、リーク電流と結晶化アニール温度との関係を示す図である。すなわち、図４は、容量膜を流れるリーク電流（印加電圧０．６Ｖ）に対する結晶化アニール温度と結晶化アニール時間の影響を示している。図９及び図１０中の結晶化アニール温度は、第２結晶化処理のアニール温度を示す。
【００４９】
図９に示すように、アニール温度が低い場合には、例えば４００℃以下では、加熱時間を１０分よりも、３０分及び６０分と長くすることにより、キャパシタ容量を高くできることが分かる。一方、図１０に示すように、加熱時間を変えてもリーク電流はほとんど増加しない。
したがって、高キャパシタ及び高生産性の両立の観点からは、アニール温度が３８０℃以上４００℃以下であり、かつ、加熱時間が１０分以上３０分以下であることが特に好ましい。
【００５０】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００５１】
１００ 半導体装置
１０２ 半導体基板
１０４ 素子分離層
１０６ａ ソース拡散層
１０６ｂ ドレイン拡散層
１０８ａ、１０８ｂ シリサイド層
１１０ ゲート絶縁膜
１１２ ゲート電極
１１８ スペーサ
１２０ 第１層間絶縁層
１２２ａ、１２２ｂ コンタクト
１２４ 第１キャップ絶縁層
１２６ 第２層間絶縁層
１２８ａ バリアメタル膜
１２８ｂ 埋設金属層
１３０ 第１配線
１３２ 第２キャップ絶縁層
１３４ 第３層間絶縁層
１３６ 第３キャップ絶縁層
１３８ バリアメタル膜
１４０ ビア
１４２ 第２配線
１５０ ＭＩＭキャパシタ
１５１ 下部電極層
１５２ 下部電極
１５３ 容量絶縁層
１５４ 容量絶縁層
１５５ 上部電極層
１５６ 上部電極
１６０ 凹部
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでいる。このような中、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタには、薄膜化しても高容量が維持される特性が要求されている。
【０００３】
たとえば、特許文献１には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて下部電極の上に容量絶縁層を形成した後、この容量絶縁層を、非酸化雰囲気中かつＡＬＤの温度条件以上の熱処理をすることが記載されている。熱処理温度としては３００℃から７００℃と記載される。また、容量絶縁層の材料として、ＺｒＯ２、ＨｆＯ２、ＺｒＸＨｆ１−ＸＯ２が用いられる。このように、特定の容量絶縁層材料に対して熱処理を追加することにより、リーク電流の減少と容量値の増加を実現できると記載されている。
【０００４】
また、特許文献２には、容量絶縁層を形成後に３００℃を超える温度での焼き鈍し又はその他の工程を追加することなく、比誘電率が４０以上となる材料を適切に選択することにより、高比誘電率の容量絶縁層を得ることができると記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７０１２３号公報
【特許文献２】特表２００９−５３６７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本発明者らが検討した結果、上記の容量絶縁層の結晶化には改善の余地があることが見出された。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板上に下部電極を形成する工程と、
前記下部電極を第１結晶化処理する工程と、
第１結晶化処理後の前記下部電極の上に容量絶縁層を形成する工程と、
前記容量絶縁層を第２結晶化処理する工程と、
前記容量絶縁層上に上部電極を形成する工程と、を有する、
半導体装置の製造方法が提供される。
【０００８】
本発明においては、第１結晶化処理した後の下部電極上に容量絶縁層を形成し、かつ、この容量絶縁層を第２結晶化処理している。このため、第１結晶化処理または第２結晶化処理のいずれか一方を実施した場合と比較して、容量絶縁層を充分に結晶化することが可能となる。これにより、容量絶縁層の比誘電率を高めることができ、充分な容量のキャパシタを実現することができる。
【発明の効果】
【０００９】
本発明によれば、充分なキャパシタ容量を有する半導体装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１のａ―ａ´断面図である。
【図３】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図４】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図５】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図６】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図７】本実施形態に係る半導体装置の製造手順を示す工程断面図である。
【図８】リーク電流とキャパシタ容量との関係を示す図である。
【図９】キャパシタ容量と結晶化アニール温度の関係を示す図である。
【図１０】リーク電流と結晶化アニール温度との関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、本実施の形態の半導体装置の構成を示す平面図である。図２は、図１のａ−ａ´断面図である。
【００１３】
図１に示すように、半導体装置１００は、ゲート電極１１２（ワード線）、第１配線１３０、第２配線１４２及びＭＩＭキャパシタ１５０を備える。
ゲート電極１１２は、半導体基板１０２上に形成される。第２配線１４２は、ゲート電極１１２と直行するように複数形成される。ＭＩＭキャパシタ１５０は、第２配線１３８が形成された領域と重なる位置に形成される。第１配線１３０は、ゲート電極１１６（ワード線）と平行に形成されているが、ゲート（ワード線）と直交するように形成しても良い。平面視において、図１は、１Ｔ１Ｃ型の構成を示すが、本実施の形態はこの態様に限定されない。
【００１４】
図２に示すように、半導体装置１００は、半導体基板、トランジスタ、及びＭＩＭキャパシタ１５０を備える。半導体基板１０２上には、素子分離層１０４が形成される。素子分離層１０４は、半導体基板１０２に形成された素子領域を他の領域と分離する。素子領域内において、半導体基板１０２上にトランジスタが形成される。トランジスタは、ゲート絶縁膜１１０、ゲート電極１１２及びソース拡散層１０６ａ及びドレイン拡散層１０６ｂからなる拡散層を有する。また、ゲート電極１１２の両側壁上には、スペーサ１１８が形成される。なお、ソース拡散層１０６ａ及びドレイン拡散層１０６ｂは、Ｎ型不純物拡散層またはＰ型不純物拡散層のいずれでもよい。これらの拡散層の表面にはシリサイド層１０８ａ，１０８ｂが形成される。
【００１５】
シリサイド層１０８ａ，１０８ｂは、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金から形成される。また、トランジスタのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、メタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、どちらも適用することが可能である。
【００１６】
半導体基板１０２上には、トランジスタを覆う第１層間絶縁層１２０が形成される。第１層間絶縁層１２０にはコンタクト１２２ａ，１２２ｂが埋設される。コンタクト１２２ａはソース拡散層１０６ａに接続し、コンタクト１２２ｂはドレイン拡散層１０６ｂに接続する。コンタクト１１２ａ，１１２ｂの材料としては、Ｗ、Ａｌ等の各種金属が用いられる。
【００１７】
第１層間絶縁層１２０上には、第１キャップ絶縁層１２４及び第２層間絶縁層１２６が形成される。第２層間絶縁層１２６には第１配線１３０が埋設される。第１配線１３０はダマシン配線であり、下層のコンタクト１２２ｂと接続する。第１配線１３０は、バリアメタル膜１２８ａ及び埋設金属層１２８ｂから構成される。埋設金属層１２８ｂの材料としては、例えば、Ｃｕに加えてＷやＡｌ等の添加物を含む合金、Ｃｕを９０質量％以上含む合金、Ｃｕのみからなる金属などが挙げられる。第１配線１３０は、デュアルダマシン構造を有しているが、この態様に限定されず、シングルダマシン構造を有してもよく、ビアを有さない配線でもよい。この第１配線１３０の上面上及び第２層間絶縁層１２６上に第２キャップ絶縁層１３２が形成される。
【００１８】
また、図２に示すように、第２層間絶縁層１２６には凹部１６０が形成される。この凹部１６０内にＭＩＭキャパシタ１５０が形成される。ＭＩＭキャパシタ１５０は、下部電極１５２、容量絶縁層１５４及び上部電極１５６がこの順で積層した構造を有する。本実施の形態では、下部電極１５２は、凹部１６０に埋設されていて、凹部１６０の底部上及び側壁上に形成されている。容量絶縁層１５４は、凹部１６０の下部電極１５２上に形成されていて、開口部の外側の第２キャップ絶縁層１３２上に延在している。また、上部電極１５６は、容量絶縁層１５４とは平面視において同じ形状に形成される（ただし、製造工程におけるバラツキを許容する）。すなわち、上部電極１５６は、凹部１６０の容量絶縁層１５４上に形成されていて、開口部の外側の容量絶縁層１５４上に延在している。
【００１９】
本実施の形態のＭＩＭキャパシタ１５０は、コンタクト１２２ａを介して、トランジスタのソース拡散層１０６ａと電気的に接続しているが、さらに配線を介してもよいし、直接ソース拡散層１０６ａと接続してもよい。また、ＭＩＭキャパシタ１５０の断面形状は、基板に向かって縮径するテーパ形状、矩形などの各種の形状が採用される。また、ＭＩＭキャパシタ１５０、全体が凹部１６０の内部に埋設された構造を有してもよく、全体が凹部１６０に埋設されないスタック構造を有してもよい。
なお、ＭＩＭキャパシタ１５０の詳細については、後述の製造方法にて説明するが、本実施の形態によれば、容量絶縁層１５４が充分に結晶化された状態となるため、充分なキャパシタ容量を有する半導体装置が実現される。
【００２０】
ＭＩＭキャパシタ１５０上及び第２キャップ絶縁層１３２上には、第３層間絶縁層１３４、第３キャップ絶縁層１３６及び不図示の第４層間絶縁層が形成される。第４層間絶縁層には、第２配線１４２が形成される。この第２配線１４２とＭＩＭキャパシタ１５０とはビア１４０により接続する。第２配線１４２の下面上、第２配線１４２の下面上及び側壁上にはバリアメタル膜１３８が形成される。また、ビア１４０は、上部電極１５６のいずれの領域に接続しても良いが、本実施の形態では、上部電極１５６のうち開口部の外側に延在した部分に接続する。
【００２１】
次に、本実施の形態の半導体装置１００の製造方法について説明する。
図３〜図７は、本実施形態に係る半導体装置の製造手順を示す工程断面図である。
本実施の形態の半導体装置１００の製造方法（以下、本工程と呼称することもある）は、次の工程を含む。まず、基板（半導体基板１０２）上に下部電極１５２を形成する。次いで、下部電極１５２を第１結晶化処理する。次いで、第１結晶化処理後の下部電極１５２の上に容量絶縁層１５４を形成する。次いで、容量絶縁層１５４を第２結晶化処理する。この後、容量絶縁層１５４上に上部電極１５６を形成する。
以下、詳述する。
【００２２】
まず、図３（ａ）に示すように、半導体基板１０２上に、通常用いられる方法により、素子分離層１０４及び素子分離層１０４により他の領域と分離された素子領域上にトランジスタを形成する。本実施の形態では、半導体基板１０２として、例えば、ウエハ状のシリコン基板が用いられる。トランジスタの拡散層（ソース拡散層１０６ａ及びドレイン拡散層１０６ｂ）の表面をシリサイド化することにより、シリサイド層１０８ａ，１０８ｂを形成する。これらの上部に第１層間絶縁層１１０及びトランジスタの拡散層と接続するコンタクト１２２ａ，１２２ｂを形成する。本実施の形態では、コンタクト１２２ａ，１２２ｂ形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、トランジスタの形成後に第１層間絶縁層１２０を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクト材料を埋込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により余剰コンタクト材料を除去することにより、コンタクト１２２ａ，１２２ｂを形成する。更に後、第１キャップ絶縁層１２４及び第２層間絶縁層１２６を堆積し、ＣＭＰ法による平坦化を行う。
【００２３】
次いで、第１キャップ絶縁層１２４及び第２層間絶縁層１２６にビア孔及び配線溝を形成し、このビア孔及び配線溝にバリアメタル膜１２８ａ及び配線材料（埋設金属層１２８ｂ）を埋設する。次いで、余剰の金属をＣＭＰにより除去することにより、第１配線１３０を形成する。次いで、第１配線１３０及び第２層間絶縁層１２６上に第２キャップ絶縁層１３２を形成する。
【００２４】
次いで、図３（ｂ）に示すように、第２層間絶縁層１２６及び第２キャップ絶縁層１３２を選択的に除去することにより凹部１６０を形成する。例えば、フォトリソグラフィ法及びエッチング法を用いることができる。
【００２５】
本工程においては、凹部１６０のアスペクト比（最大開口幅に対する開口深さの比率を意味する）は、特に限定されないが、たとえば、下限値が好ましくは３以上であり、さらに好ましくは５以上であり、一方上限値は特に限定されないが好ましくは１０以下である。本実施の形態の容量絶縁層１５４は充分に結晶化されているので、このような高アスペクト比のＭＩＭキャパシタ１５０において、電気的薄層化を実現することができる。
【００２６】
次いで、図４（ａ）に示すように、少なくとも凹部１６０の内部に下部電極層１５１を堆積する。本実施の形態では、凹部１６０の内部とともに第２キャップ絶縁層１３２の上面上にも下部電極層１５１を堆積する。下部電極層１５１の材料としては、例えば、ＴｉＮ、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、及びＲｕからなる群から選択される少なくとも一種を含む材料が挙げられる。また、下部電極層１５１の膜厚としては、特に限定されないが、例えば、３ｎｍ〜２０ｎｍとすることができる。また、下部電極層１５１は、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ法、ＡＬＤ法のいずれの手法により形成される。なお、本実施の形態では、下部電極層１５１としてＴｉＮを用いる。
【００２７】
次いで、下部電極層１５１を第１結晶化処理する。第１結晶化処理としては、例えば、Ｎ２をプラズマ化した雰囲気で、下部電極層１５１をアニール処理する。これにより、窒素ラジカルを下部電極層１５１に接触させることができる。アニール温度としては、特に限定されないが、例えば、３４０℃〜４００℃が好ましい。
【００２８】
本実施の形態では、下部電極層１５１の成膜及び第１結晶化処理の一連の工程を、例えば、リモートプラズマＡＬＤ装置を用いて実施してもよい。例えば、成膜と第１結晶化処理を交互に繰り返し行ってよい。これにより、下部電極層１５１のうち凹部１６０の底面上及び側壁上の表層部分を同等に窒化することができる。言い換えると、下部電極層１５１のうち、後述の容量絶縁層１５４と接触する領域の表層部分を多結晶の金属窒化物で構成することが可能となる。
【００２９】
この後、図４（ｂ）に示すように、下部電極層１５１を所望の形状にパターンニングすることにより、下部電極１５２を形成する。たとえば、凹部１６０に不図示のレジスト膜を埋設した後、ドライエッチングにより、第２キャップ絶縁層１３２上の下部電極層１５１をエッチバックすることができる。そして、剥離処理により、埋設された不図示のレジスト膜を除去する。これにより、下部電極１５２は、凹部１６０の底部上及び側壁上のみに選択的に形成される。言い換えると、下部電極１５２は、凹部１６０の内部のみに埋設される。なお、本工程では、下部電極層の成膜、第１結晶化処理、及び加工の順番である場合を説明したが、この態様に限定されずに、例えば、成膜、加工後に、第１結晶化処理を行ってもよい。
【００３０】
本実施の形態では、下部電極１５２の結晶特性を上層に形成される容量絶縁層１５４に引き継がせることが可能となる。また、上記の第１結晶化処理により、下部電極１５２の表面の窒素濃度を高めることにより、その表面に酸化層（下部電極１５２としてＴｉＮを用いた場合にはＴｉＯｘ）が形成されることが抑制される。このため、上層に形成される容量絶縁層１５４が非結晶となることが抑制される。これにより、本実施の形態の容量絶縁層１５４は、下層の下部電極が結晶化されていない場合と比較して、充分に結晶化されることになる。
【００３１】
次いで、図５（ａ）に示すように、容量絶縁層１５３を、凹部１６０の内部の下部電極１５２上に少なくとも形成する。本実施の形態では、容量絶縁層１５３を、下部電極１５２上に加えて開口の外側の第２キャップ絶縁層１３２上に形成する。容量絶縁層１５３の材料としては、とくに限定されないが、例えば、ＺｒＯ２、ＨｆＯ２、およびＴａ２Ｏ３、ならびにこれらにＴｉ、Ａｌ、Ｙまたはランタノイドを添加したものからなる群から選択される少なくとも一種を含む材料が挙げられる。また、容量絶縁層１５３は、例えば、ＡＬＤ法により形成される。また、本実施の形態では、容量絶縁層１５３としてＺｒＯ２を用いる。
【００３２】
次いで、容量絶縁層１５３を第２結晶化処理する。第２結晶化処理は、例えば、非酸化雰囲気中、好ましくは３４０℃以上４４０℃以下であり、より好ましくは３８０℃以上４００℃以下の温度条件下にて、容量絶縁層１５３を加熱処理する工程を含む。非酸化雰囲気とは、Ａｒ、Ｈｅ等の希ガス、Ｎ２、及びフォーミングガス（Ｈ２及びＮ２の混合ガス）等の不活性ガス雰囲気を意味する。また、加熱時間は、特に限定されないが、例えば、好ましくは１分以上６０分以下であり、より好ましくは１０分以上３０分以下とすることができる。
【００３３】
本工程では、第２結晶化処理の温度条件を、３８０℃以上とすることにより、成膜時間の遅延を抑制して生産性を高めることができる。一方、第２結晶化処理の温度条件を、４００℃以下とすることにより、リーク電流の増加及びキャパシタ容量の低下を抑制すること（キャパシタ特性の低下を抑制すること）が可能となる。このように、本実施の形態によれば、生産性の向上とキャパシタ特性の低下の抑制のバランスを実現できる。さらに、本工程では、第２結晶化処理の加熱時間を、１０分以上とすることにより、容量キャパシタを高めることができ、３０分以下とすることにより生産性を高めることができる。
【００３４】
次いで、図５（ｂ）に示すように、容量絶縁層１５３上に上部電極層１５５を形成する。上部電極層１５５の材料としては、例えば、ＴｉＮ、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、及びＲｕからなる群から選択される少なくとも一種を含む材料が挙げられる。また、上部電極層１５５の膜厚としては、特に限定されないが、例えば、１０ｎｍ〜５０ｎｍとすることができる。また、１５５は、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法のいずれの手法により形成される。なお、本実施の形態では、上部電極層１５５としてＴｉＮを用いる。
【００３５】
次いで、図６（ａ）に示すように、容量絶縁層１５３及び上部電極層１５５を所望の形状にパターニングすることにより、容量絶縁層１５４及び上部電極１５６を形成する。パターニング方法としては、下部電極層１５１のパターニングと同様にする。容量絶縁層１５４及び上部電極１５６は、凹部１６０の内部とともに開口の外側の第２キャップ絶縁層１３２上に残存する。また、容量絶縁層１５４及び上部電極１５６は、隣設の素子形成領域の間において、互いに離間して形成される。これにより、凹部１６０に、図６（ａ）に示すＭＩＭキャパシタ１５０が形成されることになる。本実施の形態では、ＭＩＭキャパシタ１５０は、図６（ａ）に示す三次元ＭＩＭ容量構造を有しているが、この態様に限定されずに、例えば、単純に積み重ねたスタック構造を有してもよい。
【００３６】
容量絶縁層１５４の膜厚（物理的膜厚）としては、特に限定されないが、例えば、上限値が好ましくは１０ｎｍ以下であり、より好ましくは７ｎｍ以下であり、さらに好ましくは６ｎｍ以下であり、下限値が好ましくは４ｎｍ以上である。とくに、容量絶縁層１５４の膜厚を６ｎｍ以下としたとしても、本実施の形態によれば、後述するように、薄膜時に発生する容量キャパシタの低下を抑制することができる。
【００３７】
また、容量絶縁層１５４の比誘電率としては、特に限定されないが、例えば、２０以上５０以下とすることができる。容量絶縁層１５４の比誘電率は、例えば、容量絶縁層１５４の膜厚が７ｎｍ以下である場合にも、容量絶縁層１５４は充分に結晶化されているので、上記範囲内とすることが可能となる。このような物理的薄膜化及び高比誘電率化の両立により、高アスペクトのＭＩＭキャパシタ１５０において、容量絶縁層１５４の電気的薄層化が実現される。
【００３８】
次いで、図６（ｂ）に示すように、ＭＩＭキャパシタ１５０上及び第２キャップ絶縁層１３２上に第３層間絶縁層１３４を形成する。
この後、図７に示すように、第３層間絶縁層１３４上に第３キャップ絶縁層１３６及び不図示の第４層間絶縁層を形成する。次いで、この第４層間絶縁層及び第３層間絶縁層１３４を貫通し、上部電極１５６の上面に達するビア孔を形成する。そして、第４層間絶縁層にビア孔と連続する配線溝を形成する。次いで、ビア孔及び配線溝に第３キャップ絶縁層１３６及び金属膜を埋設する。余剰の金属膜をＣＭＰで除去することにより、ビア１４０及び第２配線１４２を形成する。この後、通常の半導体装置の製造工程を実施してもよい。
以上により、本実施の形態の半導体装置１００を形成することができる。
【００３９】
次に、本実施の形態の半導体装置１００の製造方法の作用効果について説明する。
本実施の形態においては、第１結晶化処理した後の下部電極上に容量絶縁層を形成し、かつ、この容量絶縁層を第２結晶化処理している。このため、第１結晶化処理した後の下地上に成膜するという前処理により、第２結晶化処理の効果が促進されることになる。したがって、第１結晶化処理または第２結晶化処理のいずれか一方を実施した場合と比較して、容量絶縁層を充分に結晶化することが可能となる。これにより、容量絶縁層の比誘電率を高めることができ、高容量のキャパシタを実現することができる。
【００４０】
また、第１結晶化処理及び第２結晶化処理の併用は、ＭＩＭキャパシタが高アスペクト比の三次元構造を有する場合に、とくに有効な効果を示す。すなわち、高アスペクトが進み、容量絶縁層の薄膜化の要求特性が厳しい場合でも、その結晶性が充分確保されるので、高容量のキャパシタを実現することができる。
また、第１結晶化処理は、三次元構造の側壁部の下地（下部電極）を結晶化することが可能となるので、同側壁部の容量絶縁層の結晶化も優れることになる。さらに、第２結晶化処理は、側壁部の容量絶縁層を結晶化できる。以上により、底部のみならず側壁部においても充分に結晶化を促進させることができるので、高容量のキャパシタを実現することができる。
【００４１】
また、本実施の形態の半導体装置１００は、微細化が進んだＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）あるいはＤＲＡＭ混載デバイスに非常に有効である。
【００４２】
さらに、本実施の形態の半導体装置１００の製造方法の特に好ましい態様の効果について、参考例と比較しつつ説明する。
【００４３】
図８は、リーク電流とキャパシタ容量との関係を示す図である。図中、白丸は、本実施の形態の特に好ましい態様（本好形態と以下呼称する）を示し、黒丸は、参考例を示す。本好形態及び参考例は、図２に示すＭＩＭキャパシタの構造を有するものとして説明する。本好形態では、第１結晶化処理及び第２結晶化処理を併用している。一方、参考例では、第１結晶化処理を行うが、第２結晶化処理を行わないものとする。図中の数値は、容量絶縁層の膜厚を示す。
【００４４】
また、図８は、容量絶縁層を流れるリーク電流を０．６Ｖで測定した結果を縦軸に、キャパシタ容量値を横軸としてプロットした結果を示す。測定値は、図中の容量絶縁膜９．２ｎｍの場合を１として規格化した値である。
【００４５】
図示された参考例においては、容量絶縁層が９．２ｎｍから７．５ｎｍの範囲においては、リーク電流とキャパシタ容量とは、ほぼ比例関係を示す。言い換えると、容量絶縁層が７．５ｎｍ以上の範囲の参考例において、プロットはほぼ同一線上にのることが分かる。
【００４６】
しかしながら、容量絶縁層が７ｎｍ以下の範囲の参考例においては、本好形態よりも、容量キャパシタが低減することになる。さらには、容量絶縁層が６ｎｍの範囲の参考例は、６．５ｎｍの場合と比べて、その容量キャパシタは１０％程度減少することが分かる。このように、参考例においては、容量絶縁層の薄層化にともなって、キャパシタ容量が増加せずに低下することがある。
【００４７】
これに対して、図示された本好形態においては、容量絶縁層が７ｎｍ以下の範囲の薄層化に伴って、リーク電流とキャパシタ容量とは、ほぼ比例関係を示すことが分かる。さらには、容量絶縁層が６ｎｍ以下の本好形態では、参考例と異なり、６．５ｎｍの場合と比べて、その容量キャパシタが減少していない。すなわち、本好形態においては、容量絶縁層の薄層化にともなって、キャパシタ容量が増加せずに低下することが抑制される。このため、本好形態は、ＭＩＭキャパシタが高アスペクト比の三次元構造を有する場合に、とくに有効であることが分かる。
【００４８】
次いで、本実施の形態において、第２結晶化処理の加熱時間とアニール温度とを条件を変更した場合について説明する。
図９は、キャパシタ容量と結晶化アニール温度の関係を示す図である。すなわち、図９は、キャパシタ容量に対する、結晶化アニール温度と結晶化アニール時間の影響を示している。また、図１０は、リーク電流と結晶化アニール温度との関係を示す図である。すなわち、図４は、容量膜を流れるリーク電流（印加電圧０．６Ｖ）に対する結晶化アニール温度と結晶化アニール時間の影響を示している。図９及び図１０中の結晶化アニール温度は、第２結晶化処理のアニール温度を示す。
【００４９】
図９に示すように、アニール温度が低い場合には、例えば４００℃以下では、加熱時間を１０分よりも、３０分及び６０分と長くすることにより、キャパシタ容量を高くできることが分かる。一方、図１０に示すように、加熱時間を変えてもリーク電流はほとんど増加しない。
したがって、高キャパシタ及び高生産性の両立の観点からは、アニール温度が３８０℃以上４００℃以下であり、かつ、加熱時間が１０分以上３０分以下であることが特に好ましい。
【００５０】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００５１】
１００ 半導体装置
１０２ 半導体基板
１０４ 素子分離層
１０６ａ ソース拡散層
１０６ｂ ドレイン拡散層
１０８ａ、１０８ｂ シリサイド層
１１０ ゲート絶縁膜
１１２ ゲート電極
１１８ スペーサ
１２０ 第１層間絶縁層
１２２ａ、１２２ｂ コンタクト
１２４ 第１キャップ絶縁層
１２６ 第２層間絶縁層
１２８ａ バリアメタル膜
１２８ｂ 埋設金属層
１３０ 第１配線
１３２ 第２キャップ絶縁層
１３４ 第３層間絶縁層
１３６ 第３キャップ絶縁層
１３８ バリアメタル膜
１４０ ビア
１４２ 第２配線
１５０ ＭＩＭキャパシタ
１５１ 下部電極層
１５２ 下部電極
１５３ 容量絶縁層
１５４ 容量絶縁層
１５５ 上部電極層
１５６ 上部電極
１６０ 凹部
【特許請求の範囲】
【請求項１】
基板上に下部電極を形成する工程と、
前記下部電極を第１結晶化処理する工程と、
第１結晶化処理後の前記下部電極の上に容量絶縁層を形成する工程と、
前記容量絶縁層を第２結晶化処理する工程と、
前記容量絶縁層上に上部電極を形成する工程と、を有する、
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
第２結晶化処理する前記工程は、非酸化雰囲気中、３８０℃以上４００℃以下の温度条件下にて、前記容量絶縁層を加熱処理する工程を含む、半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
第１結晶化処理する前記工程は、窒素ラジカルを前記下部電極に接触させる工程を含む、半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置の製造方法において、
前記容量絶縁層の膜厚は７ｎｍ以下である、半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置の製造方法において、
前記容量絶縁層の比誘電率は２０以上５０以下である、半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記容量絶縁層は、ＺｒＯ２、ＨｆＯ２、およびＴａ２Ｏ３、ならびにこれらにＴｉ、Ａｌ、Ｙまたはランタノイドを添加したものからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置の製造方法において、
前記基板上に層間絶縁層を形成する工程と、
前記層間絶縁層に凹部を形成する工程と、をさらに有し、
前記下部電極を形成する工程は、少なくとも前記凹部の底部上及び側壁上に前記下部電極を形成する工程を含む、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記凹部のアスペクト比が３以上である、半導体装置の製造方法。
【請求項１】
基板上に下部電極を形成する工程と、
前記下部電極を第１結晶化処理する工程と、
第１結晶化処理後の前記下部電極の上に容量絶縁層を形成する工程と、
前記容量絶縁層を第２結晶化処理する工程と、
前記容量絶縁層上に上部電極を形成する工程と、を有する、
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
第２結晶化処理する前記工程は、非酸化雰囲気中、３８０℃以上４００℃以下の温度条件下にて、前記容量絶縁層を加熱処理する工程を含む、半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
第１結晶化処理する前記工程は、窒素ラジカルを前記下部電極に接触させる工程を含む、半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置の製造方法において、
前記容量絶縁層の膜厚は７ｎｍ以下である、半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置の製造方法において、
前記容量絶縁層の比誘電率は２０以上５０以下である、半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記容量絶縁層は、ＺｒＯ２、ＨｆＯ２、およびＴａ２Ｏ３、ならびにこれらにＴｉ、Ａｌ、Ｙまたはランタノイドを添加したものからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置の製造方法において、
前記基板上に層間絶縁層を形成する工程と、
前記層間絶縁層に凹部を形成する工程と、をさらに有し、
前記下部電極を形成する工程は、少なくとも前記凹部の底部上及び側壁上に前記下部電極を形成する工程を含む、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記凹部のアスペクト比が３以上である、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−２１０１２（Ｐ２０１３−２１０１２Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５０８７５（Ｐ２０１１−１５０８７５）
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]