半導体装置の製造方法
【課題】二酸化珪素からなる層間絶縁膜を挟んでアルミニウムを含む電極とゲート電極とを配置した場合に、当該アルミニウムを含む電極とゲート電極とが短絡することを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ１００の製造方法は、活性層７上にゲート酸化膜９１を形成する工程と、ゲート酸化膜９１上にゲート電極９３を形成する工程と、活性層７に対してオーミック接触するソースコンタクト電極９２を形成する工程と、ソースコンタクト電極９２が形成された後、ゲート電極９３を覆うように二酸化珪素からなる層間絶縁膜９４を形成する工程とを備え、ソースコンタクト電極９２を形成する工程は、活性層７に接触するようにアルミニウムを含む金属層を形成する工程と、金属層を合金化する工程とを含む。
【解決手段】ＭＯＳＦＥＴ１００の製造方法は、活性層７上にゲート酸化膜９１を形成する工程と、ゲート酸化膜９１上にゲート電極９３を形成する工程と、活性層７に対してオーミック接触するソースコンタクト電極９２を形成する工程と、ソースコンタクト電極９２が形成された後、ゲート電極９３を覆うように二酸化珪素からなる層間絶縁膜９４を形成する工程とを備え、ソースコンタクト電極９２を形成する工程は、活性層７に接触するようにアルミニウムを含む金属層を形成する工程と、金属層を合金化する工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より特定的には、二酸化珪素からなる層間絶縁膜を挟んでアルミニウムを含む電極とゲート電極とを配置した場合に、当該アルミニウムを含む電極とゲート電極とが短絡することを抑制することが可能な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース電極やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のエミッタ電極などの電極は、二酸化珪素からなる層間絶縁膜を挟んでゲート電極に隣接して配置される場合がある。また、ＭＯＳＦＥＴのソース電極やＩＧＢＴのエミッタ電極として、アルミニウム（Ａｌ）を含む金属膜が電極として採用される場合がある（たとえば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開ＷＯ０９／１２８３８２号パンフレット
【特許文献２】国際公開ＷＯ０９／１２８４１９号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、Ａｌを含む電極が上記構造のＭＯＳＦＥＴのソース電極やＩＧＢＴのエミッタ電極として採用された場合、当該Ａｌを含む電極とゲート電極との間が短絡するという不具合が発生する場合がある。
【０００５】
本発明はこのような問題に対応するためになされたものであって、その目的は、上記短絡の発生を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明に従った半導体装置の製造方法は、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体層に対してオーミック接触するオーミックコンタクト電極を形成する工程と、オーミックコンタクト電極が形成された後、ゲート電極を覆うように二酸化珪素からなる層間絶縁膜を形成する工程とを備えている。そして、オーミックコンタクト電極を形成する工程は、半導体層に接触するようにアルミニウムを含む金属層を形成する工程と、当該金属層を合金化する工程とを含む。
【０００７】
本発明者は、上記短絡の発生原因およびその対策について詳細に検討した結果、以下のような知見を得て本発明に想到した。
【０００８】
一般に、ＭＯＳＦＥＴやＩＧＢＴなどのゲート電極を有する半導体装置の製造方法では、活性層として機能する半導体層が形成された後、ゲート絶縁膜となるべき絶縁膜、絶縁膜上のゲート電極およびゲート電極を覆う層間絶縁膜が順次形成される。そして、層間絶縁膜、およびゲート絶縁膜となるべき絶縁膜を貫通し、半導体層に到るコンタクトホールが形成された後、コンタクトホールから露出する半導体層上に接触するように、半導体層とオーミック接触するソース電極やエミッタ電極などのオーミックコンタクト電極が形成される。ここで、Ａｌを含む合金からなるオーミックコンタクト電極が形成される場合、Ａｌを含む金属層が形成された後、当該金属層が加熱されてＡｌを含む合金が形成されることにより、オーミックコンタクト電極が形成される。
【０００９】
このような手順でオーミックコンタクト電極が形成される場合、上記金属層が形成されるに際しては、コンタクトホールの側面を構成する層間絶縁膜の壁面にもＡｌを含む金属層が形成される。そして、その後の合金化のための加熱によって、金属膜に含まれるＡｌが層間絶縁膜を構成する二酸化珪素中に侵入し、侵入したＡｌと層間絶縁膜とが反応する。その結果、層間絶縁膜の絶縁機能が不十分となってゲート電極とオーミックコンタクト電極との短絡が発生する場合がある。
【００１０】
これに対し、本発明の半導体装置の製造方法では、Ａｌを含むオーミックコンタクト電極が形成された後、すなわちＡｌを含む金属膜の合金化のための加熱処理の後に、ゲート電極を覆うように二酸化珪素からなる層間絶縁膜が形成される。そのため、その後に層間絶縁膜に形成されるコンタクトホールの壁面にＡｌを含む金属膜が付着することが回避される。その結果、合金化に際してＡｌが層間絶縁膜と反応することが回避され、上記短絡の発生が抑制される。このように、本発明の半導体装置の製造方法によれば、上記短絡の発生を抑制することが可能な半導体装置の製造方法を提供することができる。
【００１１】
上記半導体装置の製造方法においては、上記オーミックコンタクト電極を形成する工程は、ドライエッチングにより金属層を加工する工程をさらに含んでいてもよい。これにより、量産工程において、上記金属膜を比較的容易に所望のオーミックコンタクト電極の形状に成形することができる。
【００１２】
上記半導体装置の製造方法においては、ドライエッチングにより金属層を加工する工程よりも前に、ゲート電極の表層部に酸化層を形成する工程をさらに備えていてもよい。これにより、上記金属膜のドライエッチングに際して、先に形成されたゲート電極が同時にエッチングされることを抑制することができる。
【００１３】
上記半導体装置の製造方法においては、上記半導体層は炭化珪素からなっていてもよい。半導体装置を構成する半導体材料として、ワイドバンドギャップ半導体である炭化珪素が採用されることにより、半導体装置のオン抵抗の低減、耐圧の向上などが可能となる。
【００１４】
上記半導体装置の製造方法においては、金属層はアルミニウムとチタンと珪素とを含有していてもよい。アルミニウムとチタンと珪素とを含有する電極は、ｐ型およびｎ型のいずれの導電型の炭化珪素からなる半導体層とも低い接触抵抗で接触することができる。そのため、このような電極は、半導体材料として炭化珪素を採用した半導体装置のオーミックコンタクト電極として好適である。
【発明の効果】
【００１５】
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、Ａｌを含むオーミックコンタクト電極を採用した場合でも、ゲート電極とオーミックコンタクト電極との短絡の発生を抑制することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】ＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００１７】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１８】
図１を参照して、本発明の一実施の形態における半導体装置（ＤｉＭＯＳＦＥＴ）であるＭＯＳＦＥＴ１００は、導電型がｎ型（第１導電型）である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型（第２導電型）の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５と、導電型がｐ型のｐ＋領域６とを備えている。
【００１９】
バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
【００２０】
一対のｐ型ボディ領域４は、エピタキシャル成長層において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
【００２１】
ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６は、半導体層としての活性層７を構成する。
【００２２】
さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、オーミックコンタクト電極としての一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを備えている。
【００２３】
ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するようにエピタキシャル成長層の主面３Ａ上に形成され、二酸化珪素（ＳｉＯ２）からなっている。
【００２４】
ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。
【００２５】
ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。そして、ソースコンタクト電極９２は、Ａｌを含む金属層（合金層）、たとえばＡｌとＴｉ（チタン）とＳｉ（珪素）とを含有する金属層（合金層）からなっていることにより、ｎ＋領域５およびｐ＋領域６の両方と低い接触抵抗で接触、すなわちオーミック接触している。ここで、ソースコンタクト電極９２とｎ＋領域５との接触抵抗は、たとえば１×１０−５Ωｃｍ２以下、ソースコンタクト電極９２とｐ＋領域６との接触抵抗は１×１０−３Ωｃｍ２以下となっている。
【００２６】
層間絶縁膜９４は、ドリフト層３の主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００２７】
ソース配線９５は、ドリフト層３の主面３Ａ上において、層間絶縁膜９４を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
【００２８】
ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、上記ソースコンタクト電極９２と同じ材料、あるいはＮｉｘＳｉｙなど、炭化珪素基板１とオーミック接触可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
【００２９】
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
【００３０】
ここで、ＭＯＳＦＥＴ１００は、ソースコンタクト電極９２としてＡｌを含む電極、より具体的にはＡｌ、ＴｉおよびＳｉを含む電極を備えている。そのため、ソースコンタクト電極９２はｎ＋領域５と低い接触抵抗で接触するだけでなく、ｐ＋領域６とも低い接触抵抗で接触している。その結果、ＭＯＳＦＥＴ１００においては、ソースコンタクト電極９２とｎ＋領域５との低い接触抵抗により低いオン抵抗が確保されるとともに、ソースコンタクト電極９２とｐ＋領域６との低い接触抵抗によりｐ型ボディ領域４の電位がより確実に保持されている。そして、ＭＯＳＦＥＴ１００は以下に説明する本実施の形態における半導体装置の製造方法により製造されていることにより、ゲート電極９３とソースコンタクト電極９２との短絡の発生が抑制されている。
【００３１】
図２を参照して、本実施の形態における半導体装置としてのＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、炭化珪素からなる炭化珪素基板１が準備される。
【００３２】
次に、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。
【００３３】
次に、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｐ＋領域６が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【００３４】
次に、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ３０）において注入された不純物が活性化する。
【００３５】
次に、工程（Ｓ５０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ５０）では、図４および図５を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
【００３６】
この工程（Ｓ５０）の後、ＮＯアニール工程が実施されてもよい。この工程では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば１１００℃以上１３００℃以下の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域に窒素原子が導入される。これにより、酸化膜９１とドリフト層３との界面領域における界面準位の形成が抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスは、ＮＯガスに限られず、酸化膜９１とドリフト層３との界面領域に窒素原子を導入することが可能な他のガスが使用されてもよい。
【００３７】
さらにその後、Ａｒアニール工程が実施されてもよい。この工程では、雰囲気ガスとしてアルゴン（Ａｒ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記ＮＯアニール工程における加熱温度を超え、酸化膜９１の融点未満の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域における界面準位の形成がさらに抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスはＡｒガスに限られず、これに代えて窒素ガスなどの他の不活性ガスが使用されてもよい。
【００３８】
次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。この工程（Ｓ６０）では、図５および図６を参照して、まず、たとえばＣＶＤ法により、高濃度に不純物が添加された導電体であるポリシリコン膜が酸化膜９１上に形成される。その後、当該ポリシリコン膜上にレジスト膜が形成され、フォトリソグラフィにより所望のゲート電極の形状に応じた領域以外の領域に開口を有するマスク層が形成される。そして、当該マスク層をマスクとして用いてドライエッチングが実施され、その後マスク層が除去されることにより、図６に示すようにゲート電極９３が形成される。
【００３９】
次に、工程（Ｓ７０）として酸化層形成工程が実施される。この工程（Ｓ７０）は必須の工程ではないが、後述の工程（Ｓ９０）においてドライエッチングにより金属膜が加工される場合、この工程（Ｓ７０）が実施されることが好ましい。具体的には、工程（Ｓ７０）においては、上記工程（Ｓ６０）において形成されたポリシリコンからなるゲート電極９３の表層部が酸化されることにより、図７に示すように酸化層９３Ａが形成される。上記酸化層９３Ａの形成は、たとえば酸素雰囲気中において８００℃以上１１００℃以下の温度に１分間以上６０分間以下の時間保持する熱処理により達成することができる。
【００４０】
次に、工程（Ｓ８０）として金属膜形成工程が実施される。この工程（Ｓ８０）では、図７および図８を参照して、まずソースコンタクト電極９２（図１参照）が形成されるべき酸化膜９１の領域に、開口部９１Ａが形成される。その結果、この開口部９１Ａからｎ＋領域５およびｐ＋領域６が露出する。開口部９１Ａの形成は、たとえばマスク層の形成およびドライエッチングにより実施することができる。この開口部９１Ａが形成された結果、残存した酸化膜９１がゲート酸化膜９１（図１参照）となる。次に、図８および図９を参照して、たとえば蒸着法によりＴｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃがこの順で積層された金属膜が、開口部９１Ａから露出するｎ＋領域５およびｐ＋領域６上、酸化膜９１上、およびゲート電極９３上を覆うように形成される。
【００４１】
次に、工程（Ｓ９０）として金属膜加工工程が実施される。この工程（Ｓ９０）では、まず図９および図１０を参照して、開口部９１Ａから露出するｎ＋領域５およびｐ＋領域６上以外の領域が開口するマスク層としてのレジスト膜９９が、レジストの塗布およびフォトリソグラフィにより形成される。そして、ドライエッチングが実施されることにより、開口部９１Ａから露出するｎ＋領域５およびｐ＋領域６上以外の領域に形成された金属膜（Ｔｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃ）が除去される。このとき、本実施の形態では、上記工程（Ｓ７０）において酸化層９３Ａが形成されていることにより、当該酸化層９３Ａがエッチングストップ層として機能し、ドライエッチングの実施によるゲート電極９３へのダメージが抑制される。
【００４２】
次に、工程（Ｓ１００）として、合金化工程が実施される。この工程（Ｓ１００）では、図１０および図１１を参照して、まずレジスト膜９９が除去された後、たとえばＡｒなどの不活性ガス雰囲気中において８５０℃以上１１５０℃以下の温度に加熱され、１０分間以下の時間保持される熱処理が実施される。これにより、金属膜を構成するＴｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃに含まれるＴｉ、ＡｌおよびＳｉ、ならびにｎ＋領域５およびｐ＋領域６に含まれるＣが合金化され、ソースコンタクト電極９２が形成される。
【００４３】
また、炭化珪素基板１の、バッファ層２の側とは反対側の主面上に接触するように、炭化珪素基板１とオーミック接触するドレイン電極９６が形成される（図１２参照）。ドレイン電極９６は、上記ソースコンタクト電極９２と同様にＴｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃが炭化珪素基板１上に形成された後、合金化されるプロセスにより形成されてもよいし、炭化珪素基板１上にＮｉ（ニッケル）膜が形成された後、合金化熱処理が実施されることにより当該Ｎｉ膜がシリサイド化されて形成されてもよい。
【００４４】
次に、工程（Ｓ１１０）として層間絶縁膜形成工程が実施される。この工程（Ｓ１１０）では、図１１および図１２を参照して、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜９４が、ソースコンタクト電極９２、ゲート酸化膜９１およびゲート電極９３を覆うように形成される。そして、層間絶縁膜９４においてソースコンタクト電極９２上を覆う領域が、たとえばドライエッチングにより除去されることにより、層間絶縁膜９４を貫通するコンタクトホール９４Ａが形成される。その結果、層間絶縁膜９４は、ゲート酸化膜９１上においてゲート電極９３を取り囲む形状となる。
【００４５】
次に、工程（Ｓ１２０）として配線形成工程が実施される。この工程（Ｓ１２０）では、たとえば蒸着法によりＡｌからなる金属膜が形成されることにより、層間絶縁膜９４上を覆うとともに、コンタクトホール９４Ａを充填することによりソースコンタクト電極９２に接続されたソース配線９５が形成される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００が完成する。
【００４６】
一般的なＭＯＳＦＥＴの製造方法においては、図１２を参照して、コンタクトホール９４Ａが形成された後、ソースコンタクト電極９２が形成される。そのため、上記工程（Ｓ８０）のようにＡｌを含む金属層が蒸着法により形成される際、コンタクトホール９４Ａの壁面にもＡｌを含む金属が付着する。そして、その後の工程（Ｓ１００）における合金化のための加熱によって、当該金属に含まれるＡｌが層間絶縁膜９４中に侵入し、層間絶縁膜９４と反応する。その結果、層間絶縁膜９４の絶縁機能が不十分となってゲート電極９３とソースコンタクト電極９２との短絡が発生するおそれがある。
【００４７】
これに対し、上記本実施の形態におけるＭＯＳＦＥＴ１００の製造方法においては、上述のようにＡｌを含む金属膜の形成および当該金属膜の合金化のための加熱処理が実施される工程（Ｓ８０）および（Ｓ１００）の後に、層間絶縁膜が形成される工程（Ｓ１１０）が実施される。そのため、層間絶縁膜９４に形成されるコンタクトホール９４Ａの壁面にＡｌを含む金属が付着すること、およびＡｌが層間絶縁膜９４中に侵入することが回避される。そのため、上記短絡の発生を抑制することができる。このように、上記本実施の形態における半導体装置の製造方法によれば、ゲート電極９３とソースコンタクト電極９２との短絡の発生を抑制することができる。
【００４８】
なお、上記工程（Ｓ８０）〜（Ｓ９０）では、金属膜（Ｔｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃ）が形成された後、ドライエッチングにより当該金属膜が加工されるプロセスについて説明したが、これに代えて所望のパターンを有するレジスト膜を形成した上で金属膜を形成し、リフトオフにより所望の形状を有する金属膜が形成されてもよい。この場合、上記工程（Ｓ７０）は省略することができる。
【００４９】
また、上記実施の形態においては、工程（Ｓ８０）にてＴｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃが順次形成される場合について説明したが、これに代えてＴｉ、ＡｌおよびＳｉを含む単層の金属膜が形成されてもよい。
【００５０】
また、上記実施の形態においては半導体基板として炭化珪素基板が採用され、当該基板上に炭化珪素からなる半導体層が形成される場合について説明したが、半導体基板および半導体層を構成する半導体としては、炭化珪素に代えて珪素、ＧａＮ（窒化ガリウム）など種々の半導体を採用することができる。さらに、上記実施の形態においては、半導体装置の一例としてＭＯＳＦＥＴについて説明したが、本発明の半導体装置の製造方法を適用可能な半導体装置はこれに限られない。たとえばＩＧＢＴなど、ゲート電極の近傍に層間絶縁膜を挟んでＡｌを含む他の電極が形成される種々の半導体装置に、本発明の製造方法を適用することができる。
【００５１】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５２】
本発明の半導体装置の製造方法は、ゲート電極の近傍に層間絶縁膜を挟んでＡｌを含む他の電極が形成される半導体装置の製造に、特に有利に適用され得る。
【符号の説明】
【００５３】
１ 炭化珪素基板、１Ａ 主面、２ バッファ層、３ ドリフト層、３Ａ 主面、４ ｐ型ボディ領域、５ ｎ＋領域、６ ｐ＋領域、７ 活性層、９１ ゲート酸化膜（酸化膜）、９１Ａ 開口部、９２ ソースコンタクト電極、９２Ａ Ｔｉ層、９２Ｂ Ａｌ層、９２Ｃ Ｓｉ層、９３ ゲート電極、９３Ａ 酸化層、９４ 層間絶縁膜、９４Ａ コンタクトホール、９５ ソース配線、９６ ドレイン電極、９９ レジスト膜、１００ ＭＯＳＦＥＴ。
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より特定的には、二酸化珪素からなる層間絶縁膜を挟んでアルミニウムを含む電極とゲート電極とを配置した場合に、当該アルミニウムを含む電極とゲート電極とが短絡することを抑制することが可能な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース電極やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のエミッタ電極などの電極は、二酸化珪素からなる層間絶縁膜を挟んでゲート電極に隣接して配置される場合がある。また、ＭＯＳＦＥＴのソース電極やＩＧＢＴのエミッタ電極として、アルミニウム（Ａｌ）を含む金属膜が電極として採用される場合がある（たとえば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開ＷＯ０９／１２８３８２号パンフレット
【特許文献２】国際公開ＷＯ０９／１２８４１９号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、Ａｌを含む電極が上記構造のＭＯＳＦＥＴのソース電極やＩＧＢＴのエミッタ電極として採用された場合、当該Ａｌを含む電極とゲート電極との間が短絡するという不具合が発生する場合がある。
【０００５】
本発明はこのような問題に対応するためになされたものであって、その目的は、上記短絡の発生を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明に従った半導体装置の製造方法は、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体層に対してオーミック接触するオーミックコンタクト電極を形成する工程と、オーミックコンタクト電極が形成された後、ゲート電極を覆うように二酸化珪素からなる層間絶縁膜を形成する工程とを備えている。そして、オーミックコンタクト電極を形成する工程は、半導体層に接触するようにアルミニウムを含む金属層を形成する工程と、当該金属層を合金化する工程とを含む。
【０００７】
本発明者は、上記短絡の発生原因およびその対策について詳細に検討した結果、以下のような知見を得て本発明に想到した。
【０００８】
一般に、ＭＯＳＦＥＴやＩＧＢＴなどのゲート電極を有する半導体装置の製造方法では、活性層として機能する半導体層が形成された後、ゲート絶縁膜となるべき絶縁膜、絶縁膜上のゲート電極およびゲート電極を覆う層間絶縁膜が順次形成される。そして、層間絶縁膜、およびゲート絶縁膜となるべき絶縁膜を貫通し、半導体層に到るコンタクトホールが形成された後、コンタクトホールから露出する半導体層上に接触するように、半導体層とオーミック接触するソース電極やエミッタ電極などのオーミックコンタクト電極が形成される。ここで、Ａｌを含む合金からなるオーミックコンタクト電極が形成される場合、Ａｌを含む金属層が形成された後、当該金属層が加熱されてＡｌを含む合金が形成されることにより、オーミックコンタクト電極が形成される。
【０００９】
このような手順でオーミックコンタクト電極が形成される場合、上記金属層が形成されるに際しては、コンタクトホールの側面を構成する層間絶縁膜の壁面にもＡｌを含む金属層が形成される。そして、その後の合金化のための加熱によって、金属膜に含まれるＡｌが層間絶縁膜を構成する二酸化珪素中に侵入し、侵入したＡｌと層間絶縁膜とが反応する。その結果、層間絶縁膜の絶縁機能が不十分となってゲート電極とオーミックコンタクト電極との短絡が発生する場合がある。
【００１０】
これに対し、本発明の半導体装置の製造方法では、Ａｌを含むオーミックコンタクト電極が形成された後、すなわちＡｌを含む金属膜の合金化のための加熱処理の後に、ゲート電極を覆うように二酸化珪素からなる層間絶縁膜が形成される。そのため、その後に層間絶縁膜に形成されるコンタクトホールの壁面にＡｌを含む金属膜が付着することが回避される。その結果、合金化に際してＡｌが層間絶縁膜と反応することが回避され、上記短絡の発生が抑制される。このように、本発明の半導体装置の製造方法によれば、上記短絡の発生を抑制することが可能な半導体装置の製造方法を提供することができる。
【００１１】
上記半導体装置の製造方法においては、上記オーミックコンタクト電極を形成する工程は、ドライエッチングにより金属層を加工する工程をさらに含んでいてもよい。これにより、量産工程において、上記金属膜を比較的容易に所望のオーミックコンタクト電極の形状に成形することができる。
【００１２】
上記半導体装置の製造方法においては、ドライエッチングにより金属層を加工する工程よりも前に、ゲート電極の表層部に酸化層を形成する工程をさらに備えていてもよい。これにより、上記金属膜のドライエッチングに際して、先に形成されたゲート電極が同時にエッチングされることを抑制することができる。
【００１３】
上記半導体装置の製造方法においては、上記半導体層は炭化珪素からなっていてもよい。半導体装置を構成する半導体材料として、ワイドバンドギャップ半導体である炭化珪素が採用されることにより、半導体装置のオン抵抗の低減、耐圧の向上などが可能となる。
【００１４】
上記半導体装置の製造方法においては、金属層はアルミニウムとチタンと珪素とを含有していてもよい。アルミニウムとチタンと珪素とを含有する電極は、ｐ型およびｎ型のいずれの導電型の炭化珪素からなる半導体層とも低い接触抵抗で接触することができる。そのため、このような電極は、半導体材料として炭化珪素を採用した半導体装置のオーミックコンタクト電極として好適である。
【発明の効果】
【００１５】
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、Ａｌを含むオーミックコンタクト電極を採用した場合でも、ゲート電極とオーミックコンタクト電極との短絡の発生を抑制することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】ＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００１７】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００１８】
図１を参照して、本発明の一実施の形態における半導体装置（ＤｉＭＯＳＦＥＴ）であるＭＯＳＦＥＴ１００は、導電型がｎ型（第１導電型）である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型（第２導電型）の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５と、導電型がｐ型のｐ＋領域６とを備えている。
【００１９】
バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
【００２０】
一対のｐ型ボディ領域４は、エピタキシャル成長層において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
【００２１】
ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６は、半導体層としての活性層７を構成する。
【００２２】
さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、オーミックコンタクト電極としての一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを備えている。
【００２３】
ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するようにエピタキシャル成長層の主面３Ａ上に形成され、二酸化珪素（ＳｉＯ２）からなっている。
【００２４】
ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。
【００２５】
ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。そして、ソースコンタクト電極９２は、Ａｌを含む金属層（合金層）、たとえばＡｌとＴｉ（チタン）とＳｉ（珪素）とを含有する金属層（合金層）からなっていることにより、ｎ＋領域５およびｐ＋領域６の両方と低い接触抵抗で接触、すなわちオーミック接触している。ここで、ソースコンタクト電極９２とｎ＋領域５との接触抵抗は、たとえば１×１０−５Ωｃｍ２以下、ソースコンタクト電極９２とｐ＋領域６との接触抵抗は１×１０−３Ωｃｍ２以下となっている。
【００２６】
層間絶縁膜９４は、ドリフト層３の主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００２７】
ソース配線９５は、ドリフト層３の主面３Ａ上において、層間絶縁膜９４を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
【００２８】
ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、上記ソースコンタクト電極９２と同じ材料、あるいはＮｉｘＳｉｙなど、炭化珪素基板１とオーミック接触可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
【００２９】
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
【００３０】
ここで、ＭＯＳＦＥＴ１００は、ソースコンタクト電極９２としてＡｌを含む電極、より具体的にはＡｌ、ＴｉおよびＳｉを含む電極を備えている。そのため、ソースコンタクト電極９２はｎ＋領域５と低い接触抵抗で接触するだけでなく、ｐ＋領域６とも低い接触抵抗で接触している。その結果、ＭＯＳＦＥＴ１００においては、ソースコンタクト電極９２とｎ＋領域５との低い接触抵抗により低いオン抵抗が確保されるとともに、ソースコンタクト電極９２とｐ＋領域６との低い接触抵抗によりｐ型ボディ領域４の電位がより確実に保持されている。そして、ＭＯＳＦＥＴ１００は以下に説明する本実施の形態における半導体装置の製造方法により製造されていることにより、ゲート電極９３とソースコンタクト電極９２との短絡の発生が抑制されている。
【００３１】
図２を参照して、本実施の形態における半導体装置としてのＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、炭化珪素からなる炭化珪素基板１が準備される。
【００３２】
次に、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。
【００３３】
次に、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｐ＋領域６が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【００３４】
次に、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ３０）において注入された不純物が活性化する。
【００３５】
次に、工程（Ｓ５０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ５０）では、図４および図５を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
【００３６】
この工程（Ｓ５０）の後、ＮＯアニール工程が実施されてもよい。この工程では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば１１００℃以上１３００℃以下の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域に窒素原子が導入される。これにより、酸化膜９１とドリフト層３との界面領域における界面準位の形成が抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスは、ＮＯガスに限られず、酸化膜９１とドリフト層３との界面領域に窒素原子を導入することが可能な他のガスが使用されてもよい。
【００３７】
さらにその後、Ａｒアニール工程が実施されてもよい。この工程では、雰囲気ガスとしてアルゴン（Ａｒ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記ＮＯアニール工程における加熱温度を超え、酸化膜９１の融点未満の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域における界面準位の形成がさらに抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、雰囲気ガスはＡｒガスに限られず、これに代えて窒素ガスなどの他の不活性ガスが使用されてもよい。
【００３８】
次に、工程（Ｓ６０）としてゲート電極形成工程が実施される。この工程（Ｓ６０）では、図５および図６を参照して、まず、たとえばＣＶＤ法により、高濃度に不純物が添加された導電体であるポリシリコン膜が酸化膜９１上に形成される。その後、当該ポリシリコン膜上にレジスト膜が形成され、フォトリソグラフィにより所望のゲート電極の形状に応じた領域以外の領域に開口を有するマスク層が形成される。そして、当該マスク層をマスクとして用いてドライエッチングが実施され、その後マスク層が除去されることにより、図６に示すようにゲート電極９３が形成される。
【００３９】
次に、工程（Ｓ７０）として酸化層形成工程が実施される。この工程（Ｓ７０）は必須の工程ではないが、後述の工程（Ｓ９０）においてドライエッチングにより金属膜が加工される場合、この工程（Ｓ７０）が実施されることが好ましい。具体的には、工程（Ｓ７０）においては、上記工程（Ｓ６０）において形成されたポリシリコンからなるゲート電極９３の表層部が酸化されることにより、図７に示すように酸化層９３Ａが形成される。上記酸化層９３Ａの形成は、たとえば酸素雰囲気中において８００℃以上１１００℃以下の温度に１分間以上６０分間以下の時間保持する熱処理により達成することができる。
【００４０】
次に、工程（Ｓ８０）として金属膜形成工程が実施される。この工程（Ｓ８０）では、図７および図８を参照して、まずソースコンタクト電極９２（図１参照）が形成されるべき酸化膜９１の領域に、開口部９１Ａが形成される。その結果、この開口部９１Ａからｎ＋領域５およびｐ＋領域６が露出する。開口部９１Ａの形成は、たとえばマスク層の形成およびドライエッチングにより実施することができる。この開口部９１Ａが形成された結果、残存した酸化膜９１がゲート酸化膜９１（図１参照）となる。次に、図８および図９を参照して、たとえば蒸着法によりＴｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃがこの順で積層された金属膜が、開口部９１Ａから露出するｎ＋領域５およびｐ＋領域６上、酸化膜９１上、およびゲート電極９３上を覆うように形成される。
【００４１】
次に、工程（Ｓ９０）として金属膜加工工程が実施される。この工程（Ｓ９０）では、まず図９および図１０を参照して、開口部９１Ａから露出するｎ＋領域５およびｐ＋領域６上以外の領域が開口するマスク層としてのレジスト膜９９が、レジストの塗布およびフォトリソグラフィにより形成される。そして、ドライエッチングが実施されることにより、開口部９１Ａから露出するｎ＋領域５およびｐ＋領域６上以外の領域に形成された金属膜（Ｔｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃ）が除去される。このとき、本実施の形態では、上記工程（Ｓ７０）において酸化層９３Ａが形成されていることにより、当該酸化層９３Ａがエッチングストップ層として機能し、ドライエッチングの実施によるゲート電極９３へのダメージが抑制される。
【００４２】
次に、工程（Ｓ１００）として、合金化工程が実施される。この工程（Ｓ１００）では、図１０および図１１を参照して、まずレジスト膜９９が除去された後、たとえばＡｒなどの不活性ガス雰囲気中において８５０℃以上１１５０℃以下の温度に加熱され、１０分間以下の時間保持される熱処理が実施される。これにより、金属膜を構成するＴｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃに含まれるＴｉ、ＡｌおよびＳｉ、ならびにｎ＋領域５およびｐ＋領域６に含まれるＣが合金化され、ソースコンタクト電極９２が形成される。
【００４３】
また、炭化珪素基板１の、バッファ層２の側とは反対側の主面上に接触するように、炭化珪素基板１とオーミック接触するドレイン電極９６が形成される（図１２参照）。ドレイン電極９６は、上記ソースコンタクト電極９２と同様にＴｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃが炭化珪素基板１上に形成された後、合金化されるプロセスにより形成されてもよいし、炭化珪素基板１上にＮｉ（ニッケル）膜が形成された後、合金化熱処理が実施されることにより当該Ｎｉ膜がシリサイド化されて形成されてもよい。
【００４４】
次に、工程（Ｓ１１０）として層間絶縁膜形成工程が実施される。この工程（Ｓ１１０）では、図１１および図１２を参照して、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜９４が、ソースコンタクト電極９２、ゲート酸化膜９１およびゲート電極９３を覆うように形成される。そして、層間絶縁膜９４においてソースコンタクト電極９２上を覆う領域が、たとえばドライエッチングにより除去されることにより、層間絶縁膜９４を貫通するコンタクトホール９４Ａが形成される。その結果、層間絶縁膜９４は、ゲート酸化膜９１上においてゲート電極９３を取り囲む形状となる。
【００４５】
次に、工程（Ｓ１２０）として配線形成工程が実施される。この工程（Ｓ１２０）では、たとえば蒸着法によりＡｌからなる金属膜が形成されることにより、層間絶縁膜９４上を覆うとともに、コンタクトホール９４Ａを充填することによりソースコンタクト電極９２に接続されたソース配線９５が形成される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００が完成する。
【００４６】
一般的なＭＯＳＦＥＴの製造方法においては、図１２を参照して、コンタクトホール９４Ａが形成された後、ソースコンタクト電極９２が形成される。そのため、上記工程（Ｓ８０）のようにＡｌを含む金属層が蒸着法により形成される際、コンタクトホール９４Ａの壁面にもＡｌを含む金属が付着する。そして、その後の工程（Ｓ１００）における合金化のための加熱によって、当該金属に含まれるＡｌが層間絶縁膜９４中に侵入し、層間絶縁膜９４と反応する。その結果、層間絶縁膜９４の絶縁機能が不十分となってゲート電極９３とソースコンタクト電極９２との短絡が発生するおそれがある。
【００４７】
これに対し、上記本実施の形態におけるＭＯＳＦＥＴ１００の製造方法においては、上述のようにＡｌを含む金属膜の形成および当該金属膜の合金化のための加熱処理が実施される工程（Ｓ８０）および（Ｓ１００）の後に、層間絶縁膜が形成される工程（Ｓ１１０）が実施される。そのため、層間絶縁膜９４に形成されるコンタクトホール９４Ａの壁面にＡｌを含む金属が付着すること、およびＡｌが層間絶縁膜９４中に侵入することが回避される。そのため、上記短絡の発生を抑制することができる。このように、上記本実施の形態における半導体装置の製造方法によれば、ゲート電極９３とソースコンタクト電極９２との短絡の発生を抑制することができる。
【００４８】
なお、上記工程（Ｓ８０）〜（Ｓ９０）では、金属膜（Ｔｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃ）が形成された後、ドライエッチングにより当該金属膜が加工されるプロセスについて説明したが、これに代えて所望のパターンを有するレジスト膜を形成した上で金属膜を形成し、リフトオフにより所望の形状を有する金属膜が形成されてもよい。この場合、上記工程（Ｓ７０）は省略することができる。
【００４９】
また、上記実施の形態においては、工程（Ｓ８０）にてＴｉ層９２Ａ、Ａｌ層９２ＢおよびＳｉ層９２Ｃが順次形成される場合について説明したが、これに代えてＴｉ、ＡｌおよびＳｉを含む単層の金属膜が形成されてもよい。
【００５０】
また、上記実施の形態においては半導体基板として炭化珪素基板が採用され、当該基板上に炭化珪素からなる半導体層が形成される場合について説明したが、半導体基板および半導体層を構成する半導体としては、炭化珪素に代えて珪素、ＧａＮ（窒化ガリウム）など種々の半導体を採用することができる。さらに、上記実施の形態においては、半導体装置の一例としてＭＯＳＦＥＴについて説明したが、本発明の半導体装置の製造方法を適用可能な半導体装置はこれに限られない。たとえばＩＧＢＴなど、ゲート電極の近傍に層間絶縁膜を挟んでＡｌを含む他の電極が形成される種々の半導体装置に、本発明の製造方法を適用することができる。
【００５１】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５２】
本発明の半導体装置の製造方法は、ゲート電極の近傍に層間絶縁膜を挟んでＡｌを含む他の電極が形成される半導体装置の製造に、特に有利に適用され得る。
【符号の説明】
【００５３】
１ 炭化珪素基板、１Ａ 主面、２ バッファ層、３ ドリフト層、３Ａ 主面、４ ｐ型ボディ領域、５ ｎ＋領域、６ ｐ＋領域、７ 活性層、９１ ゲート酸化膜（酸化膜）、９１Ａ 開口部、９２ ソースコンタクト電極、９２Ａ Ｔｉ層、９２Ｂ Ａｌ層、９２Ｃ Ｓｉ層、９３ ゲート電極、９３Ａ 酸化層、９４ 層間絶縁膜、９４Ａ コンタクトホール、９５ ソース配線、９６ ドレイン電極、９９ レジスト膜、１００ ＭＯＳＦＥＴ。
【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層に対してオーミック接触するオーミックコンタクト電極を形成する工程と、
前記オーミックコンタクト電極が形成された後、前記ゲート電極を覆うように二酸化珪素からなる層間絶縁膜を形成する工程とを備え、
前記オーミックコンタクト電極を形成する工程は、
前記半導体層に接触するようにアルミニウムを含む金属層を形成する工程と、
前記金属層を合金化する工程とを含む、半導体装置の製造方法。
【請求項２】
前記オーミックコンタクト電極を形成する工程は、ドライエッチングにより前記金属層を加工する工程をさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
ドライエッチングにより前記金属層を加工する工程よりも前に、前記ゲート電極の表層部に酸化層を形成する工程をさらに備えた、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層は炭化珪素からなる、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属層はアルミニウムとチタンと珪素とを含有する、請求項４に記載の半導体装置の製造方法。
【請求項１】
半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層に対してオーミック接触するオーミックコンタクト電極を形成する工程と、
前記オーミックコンタクト電極が形成された後、前記ゲート電極を覆うように二酸化珪素からなる層間絶縁膜を形成する工程とを備え、
前記オーミックコンタクト電極を形成する工程は、
前記半導体層に接触するようにアルミニウムを含む金属層を形成する工程と、
前記金属層を合金化する工程とを含む、半導体装置の製造方法。
【請求項２】
前記オーミックコンタクト電極を形成する工程は、ドライエッチングにより前記金属層を加工する工程をさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
ドライエッチングにより前記金属層を加工する工程よりも前に、前記ゲート電極の表層部に酸化層を形成する工程をさらに備えた、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層は炭化珪素からなる、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属層はアルミニウムとチタンと珪素とを含有する、請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−２６２４８（Ｐ２０１３−２６２４８Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５６２２８（Ｐ２０１１−１５６２２８）
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月１５日（２０１１．７．１５）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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