半導体装置の製造方法
【課題】基板の側端部に由来する塵の発生を防止して、半導体装置の歩留まりを向上させる。
【解決手段】基板の少なくとも側端部を覆うように保護膜を形成する第１の工程と、フォトレジストパターンを用いたエッチングにより基板の第１の主面に第１の主面に対向して見た形状が環状となる溝を形成する第２の工程と、溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する第３の工程と、を有することを特徴とする半導体装置の製造方法。
【解決手段】基板の少なくとも側端部を覆うように保護膜を形成する第１の工程と、フォトレジストパターンを用いたエッチングにより基板の第１の主面に第１の主面に対向して見た形状が環状となる溝を形成する第２の工程と、溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する第３の工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、ＴＳＶと素子領域とを絶縁分離することや、近隣のＴＳＶ間容量を低減することを目的として、ＴＳＶの周囲を絶縁体で囲んだ絶縁リング構造が用いられることがある。
【０００３】
特許文献１（特開２００７−１２３８５７号公報）には、絶縁リングを備えた貫通電極を有する半導体装置の製造方法が開示されている。ここには、最初に絶縁リングを形成し（ビアファースト）、素子形成〜配線形成を経て、最後にＴＳＶを形成する（ビアラスト）工程が開示されている。より詳しくは、まず、シリコン基板の素子形成面側から深さ方向にリング状のトレンチを掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき、基板の表面上に接着層を介して支持基板（ＷＳＳ；Ｗａｆｅｒ Ｓｕｐｐｏｒｔ Ｓｙｓｔｅｍ）を設け、絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側からＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ビアファーストで形成する絶縁リングは、薄板化させた後の基板を貫通する程度の深さをもって基板に形成される。この深さは、３０〜５０μｍに達し、同じく基板にトレンチを形成して構成される素子分離領域（例えば、ＳＴＩ）などと比較してかなり深い。本発明者の検討によれば、このような深い溝をビアファーストで形成する際、基板外周のベベル部において意図しない基板エッチングが生じ、これが発塵源となることが分かった。以下、図１及び２を参照して、この状態を説明する。
【０００６】
図１に示すように、基板１の半径方向の側端部（外周部；基板の端部の湾曲した部分）２は「ベベル部」と呼ばれ、チップ領域３を囲むように存在する。図２は、図１の基板１の側端部近傍を表す断面図である。フォトレジスト膜４を用いて基板に絶縁リング用トレンチを形成する場合、現像後のフォトレジスト膜はベベル部を覆っていなければならない。しかしながら、図２Ａに示すように、ベベル部２は基板の通常主面と異なり、表裏面を繋ぐように面が湾曲している。このようなベベル部２では、フォトレジスト膜４の塗布性が不均一になることや、露光の不整反射により露光不調が起こることなどを原因として、フォトレジスト膜４の現像パターンに不調が生じることがある。このとき、上述のパターニング不調により、ベベル部の一部にフォトレジスト膜４で覆われていない個所が生じてしまうと、図２Ｂの点線で囲まれた部分５で示すように、トレンチ形成工程においてベベル部２に意図しないエッチングが作用してしまう。これが、発塵源となり得る。
【０００７】
上述のように、ＴＳＶの絶縁リング用のトレンチは特に深く、多量のシリコンをエッチングする。このため、ビアファーストで絶縁リング用トレンチを形成する工程では、特に上記の発塵が問題となる。
【課題を解決するための手段】
【０００８】
一実施形態は、
基板の少なくとも側端部を覆うように、保護膜を形成する第１の工程と、
フォトレジストパターンを用いたエッチングにより、前記基板の第１の主面に、前記第１の主面に対向して見た形状が環状となる溝を形成する第２の工程と、
前記溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【０００９】
基板の側端部に由来する塵の発生を防止して、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】ベベル部を説明する図である。
【図２】従来技術の製造方法を使用した場合の基板のベベル部近傍を表す断面図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第１実施例の半導体装置の製造方法の変形例を表す図である。
【発明を実施するための形態】
【００１１】
半導体装置の製造方法では、基板の少なくとも側端部（円形基板の場合には、半径方向の端部（外周部）の湾曲した部分；ベベル部；基板側面の端部）を覆うように保護膜を形成する（第1の工程）。次に、フォトレジストパターンを用いたエッチングにより、基板の第１の主面に、第１の主面に対向して見た形状が環状となる溝を形成する（第２の工程）。この後、溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する（第３の工程）。
【００１２】
第２の工程で基板のエッチングを行う場合、基板上にフォトレジスト膜を形成し、露光を行う。この際、基板の側端部は湾曲形状となっているため、フォトレジスト膜の塗布性が不均一になったり、露光の不整反射により露光不調が起こる。この結果、フォトレジスト膜の現像パターンに不調が生じる。このように現像パターンに不調が生じた場合であっても、基板の側端部は保護膜で覆われており露出していない。このため、第２の工程で基板のエッチングを行っても、意図しない側端部のエッチングによる塵の発生を防止することができる。この結果、塵による装置特性の劣化を防止して、歩留まりを向上させることができる。
【００１３】
（第１実施例）
図３〜１２は、第1実施例の製造方法を説明する図である。なお、図３〜１２の工程は主に、半導体基板の側端部（ベベル部）を処理するベベル部処理工程と、絶縁リング及び貫通電極を形成する貫通電極形成工程とに分かれている。説明を簡略化するため、図３〜５では半導体基板の側端部の近傍のみを示してベベル部処理工程を説明し、図６〜１２では半導体基板のチップ領域のみを示して貫通電極形成工程を説明する。
【００１４】
図３Ａに示すように、熱酸化により、半導体基板１上に酸化シリコン膜６ａを形成する。続いて、ＣＶＤ法などにより、酸化シリコン膜６ａ上に窒化シリコン膜７（第１の膜）を形成する（第４の工程）。図３Ｂに示すように、基板を覆うように酸化シリコン膜（図示していない）を形成した後、酸化シリコン膜上に更に、側端部及びその近傍の上に開口を有するフォトレジストパターンを形成する。フォトレジストパターンを酸化シリコン膜に転写してパターニングを行った後、パターニングされた酸化シリコン膜をハードマスクに用いたドライエッチングにより、基板の側端部及びその近傍の上の窒化シリコン膜７を除去する（第５の工程）。ドライエッチングは、ＳＦ6、ＣＦ4、Ｎ2、及びＣＯ2からなる群から選択された少なくとも一種のガスを用いて行う。これにより、半導体基板の側端部２が露出する。なお、図３Ａの工程では、余裕を持たせて、基板側端部とその近傍の平らな部分（例えば、半導体基板の半径方向に１ｎｍ以上の領域）上の窒化シリコン膜７を除去した。本実施例では、少なくとも基板の湾曲部分である基板の側端部上の窒化シリコン膜７が除去されれば良い。
【００１５】
図４Ａに示すように、半導体基板の側端部２及びその近傍を熱酸化することにより、酸化シリコン膜６ｂ（保護膜；熱酸化膜）を形成する（第１の工程）。酸化シリコン膜６ｂの膜厚は例えば、２００〜３００ｎｍとする。図４Ｂに示すように、熱酸化時に窒化シリコン膜７の表面にも数ｎｍ程度の薄い酸化シリコン膜６ｃが形成されるため、酸化シリコン膜６ｃのエッチングを行う。この際、酸化シリコン膜６ｂも一部、除去されるものの、酸化シリコン膜６ｂは酸化シリコン膜６ｃよりも厚いため、半導体基板の側端部２上に酸化シリコン膜６ｂは残留する。次に、エッチングにより、残留した窒化シリコン膜７及び酸化シリコン膜６ａを除去する。
【００１６】
図５に示すように、半導体基板１の露出した表面を熱酸化することにより、酸化シリコン膜（図示していない）を形成する。半導体基板１上にフォトレジスト膜４を形成し、露光を行って、フォトレジストパターンを形成する。次に、フォトレジストパターン４を用いて半導体基板１のエッチングを行い、半導体基板の第１の主面に、第１の主面に対向して見た形状が環状となる絶縁リング用の溝を形成する（第２の工程）。この際、酸化シリコン膜６ｂと半導体基板１のエッチングレートの差から、酸化シリコン膜６ｂは除去されずに、半導体基板１の側端部２及びその近傍上に残留する。
【００１７】
図６はこの工程における、チップ領域を示したものである。溝１０の深さは例えば、３０〜５０μｍとすることができる。なお、本実施例ではビアファーストで絶縁リングを形成するため、溝１０の底面は、半導体基板１の第１の主面に対向する面２３から露出させずに、半導体基板１中に位置している。すなわち、溝１０は、半導体基板１をその厚み方向に貫通していない。
【００１８】
上記のフォトレジストパターンを形成する際、半導体基板の側端部２は湾曲形状となっているため、フォトレジスト膜４の塗布性が不均一になったり、露光の不整反射により露光不調が起こる。この結果、フォトレジスト膜４の現像パターンに不調が生じる。この結果、従来の半導体基板では、半導体基板１の側端部が露出することとなる。従来の方法では、このようなフォトレジスト膜４を用いて半導体基板のエッチングを行うと、半導体基板の側端部２の露出面のエッチングに起因して塵が発生し、半導体装置の歩留まりを低下させる原因となっていた。
【００１９】
これに対して、本実施例ではこのような不調が生じた場合であっても、半導体基板の側端部２は酸化シリコン膜６ｂで覆われており、露出していない。このため、図６の工程でエッチングにより絶縁リングを形成するための深い溝を形成しても、意図しない側端部のエッチングによる塵の発生を防止することができる。この結果、塵による装置特性の劣化を防止して、歩留まりを向上させることができる。
【００２０】
図７に示すように、フォトレジストパターン４を除去した後、溝の内壁側面を熱酸化して酸化シリコン膜（絶縁膜）を形成する。ＣＶＤ法などにより、溝１０を埋め込むように、窒化シリコン膜（絶縁膜）を形成する。ＣＭＰ処理を行うことにより、環状の絶縁リング２５を形成する（第３の工程）。なお、図７以降の図面では、酸化シリコン膜と窒化シリコン膜の境界は示していない。半導体基板１の第１の主面９ａ側に、ＭＩＳトランジスタ等の半導体素子（図示していない）を形成する。
【００２１】
図８に示すように、半導体基板１の第１の主面９ａ上に、層間絶縁膜１１ａ〜１１ｅを順次、形成する。これらの層間絶縁膜の形成の途中で、複数の配線と、配線間を接続するように複数のコンタクトプラグを形成する。これにより、配線層１２を形成する。層間絶縁膜１１ｅ上に保護膜１３を形成する。保護膜１３上にポリイミド膜１４を形成した後、ポリイミド膜１４のパターニングを行う。ポリイミド膜１４をマスクに用いたエッチングにより、配線層１２の上部が露出するように、保護膜１３内に開口を形成する。
【００２２】
図９に示すように、配線層１２上に、スパッタ法を用いてシード膜１７を形成する。配線層１２上のシード膜１７が露出するように、シード膜１７上にフォトレジストパターン（図示していない）を形成する。めっき法を用いて、シード膜１７上に表面バンプ１６と表面めっき層１５を形成する。フォトレジストパターンを除去した後、露出したシード膜１７を除去する。リフロー法によって表面めっき層１５を加熱して、表面めっき層１５の上面をドーム状に成形する。このシード膜１７、表面バンプ１６及び表面めっき層１５は、表面電極を構成する。
【００２３】
図１０に示すように、表面めっき層１５とポリイミド膜１４を覆うように、接着層１９を介して、半導体基板１に支持基板（ウェハ支持系；ＷＳＳ；ｗａｆｅｒ ｓｕｐｐｏｒｔ ｓｙｓｔｅｍ）１８を接着させる。この際、支持基板１８も、半導体基板と同様に側端部（円形基板の場合には、半径方向の端部（外周部）の湾曲した部分；ベベル部；基板側面の端部）上に保護膜を形成したものを用いる。図１１はこの状態を模式的に表したものである。図１１に示すように、支持基板１８は、半導体基板１と同様に、熱酸化による酸化シリコン膜６ａ、及び窒化シリコン膜（第１の膜）７を順次、形成する。この後、ドライエッチングにより、側端部２上の窒化シリコン膜７を除去する。次に、支持基板１８の側端部２を熱酸化することにより、支持基板１８の側端部２上に酸化シリコン膜（保護膜；熱酸化膜）６ｂを形成する。なお、図１０では、支持基板１８は概略的に示しており第１の膜、酸化シリコン膜６ａ、６ｂ等その詳細な構造は示していない。また、図１１では、半導体基板１及びその上に設けた層間絶縁膜１１ａ〜１１ｅ等は概略的に層２４として示している。
【００２４】
半導体基板１の第１の主面９ａと反対側の面から研削を行い、半導体基板１を薄くして、絶縁リング２５の底部を露出させる。この研削では、砥石研磨やＣＭＰ（化学機械研磨法）により半導体基板１を数百μｍ分、削って数十μｍの厚さとする。この際、図１１に示すように、張合わせのずれや接着剤がはみ出るのを防ぐ目的で支持基板１８は半導体基板１よりも径が大きなものを使用する。このため、支持基板１８の側端部２は半導体基板１の裏面側から見て、突出する。研削工程では数百μｍのオーダーで半導体基板を削るため、激しい条件で基板の研削が行われる。従って、従来の支持基板を使用した場合には、この研削により突出した側端部も削られてしまい、塵が発生していた。また、貫通電極を形成するために、裏面側から半導体基板１のエッチングを行う場合にも、突出した側端部が削られて塵が発生する場合があった。
【００２５】
これに対して、本実施例では、支持基板１８の側端部２を酸化シリコン膜６ｂで覆っているため、上記のような激しい条件で半導体基板１の研削や半導体基板１の裏面エッチングを行ったとしても、支持基板１８が削られて塵が発生することを防止できる。この結果、塵による装置特性の劣化を防止して、歩留まりを向上させることができる。
【００２６】
図１２に示すように、半導体基板１の第１の主面９ａと反対側の第２の主面９ｂ上に窒化シリコン膜２６を形成する。フォトリソグラフィとドライエッチングによって、絶縁リング２５の内側に、窒化シリコン膜２６及び半導体基板１を貫通して配線層１２の一部を露出させるバンプホールを形成する。このエッチング時にも、支持基板の突出した側端部は酸化シリコン膜６ｂで覆っているため、側端部からの塵の発生を防止することができる。次に、スパッタ法によって形成したシード膜２０でバンプホールの内壁を覆ってから、めっき法によって裏面バンプ２１と裏面めっき層２２を形成する。この後、余分なシード膜２０、裏面バンプ２１及び裏面めっき層２２を除去する。半導体基板１の第２の主面９ｂにダイシングフィルム（図示していない）を貼り付ける。半導体基板１から支持基板１８を剥離した後、接着層１８を除去する。これにより、半導体基板１の表面バンプ１６と表面めっき層１５を露出させる。図１２に示すように、表面電極は、シード膜１７、表面バンプ１６、及び表面めっき層１５の３層により形成されている。裏面電極は、シード膜２０、裏面バンプ２１、及び裏面めっき層２２の３層により形成されている。裏面電極と表面電極は、配線層１２によって接続されている。
【００２７】
次に、ダイサーによってウェハを切断し、切断されてウェハから分離したチップをピックアップすることで、半導体基板１からダイシングフィルムを剥離して、裏面バンプ２１と裏面めっき層２２を露出させる。
【００２８】
図１３は、切断後に得られた半導体チップを表す図である。図１３Ａは半導体チップを第１の主面側から見た平面図、図１３Ｂは半導体チップを第１の主面と反対側の第２の主面側から見た平面図であるが、図１３Ａ及びＢでは貫通電極など主要な構造しか示していない。図１３に示すように、半導体チップは、ＭＩＳトランジスタ等の素子が形成された素子領域２８と、複数の貫通電極が形成された貫通電極領域２９を有する。貫通電極２７は、上端および下端に接続用の電極を備えており、複数の半導体チップを積層する際に、貫通電極を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極は、半導体基板を貫通する表面電極、裏面電極と、半導体基板上の複数の層間絶縁膜を貫通する配線層で構成されている。貫通電極の半導体基板１の中に埋設されている部分の周囲には絶縁リング２５が設けられており、これによって、個々の貫通電極と、他の貫通電極および素子との絶縁が確保される。
【００２９】
図１４に示すように、異なる半導体チップの表面電極と裏面電極が互いに接するようにして、複数の半導体チップをマウントする。リフローにより、それぞれの表面めっき層と裏面めっき層を接合する。半導体チップ間にアンダーフィル３５を充填した後、複数の半導体チップを、パッケージ基板３９上にマウントする。この後、モールドレジン３７によってモールドすることにより、本実施例の半導体装置が完成する。本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００３０】
なお、上記の図３Ａ、１０及び１１の工程では、ドライエッチングにより、半導体基板及び支持基板の側端部上の窒化シリコン膜（第１の膜）を除去した。しかし、これらの膜の除去には、ドライエッチング以外に、ウェットエッチング、昇華、研磨、洗浄などの方法を用いても良い。
【００３１】
ウェットエッチングは、第１の主面側から、側端部上の窒化シリコン膜に対して選択的に行っても良いし、半導体基板の裏面側に薬液３３を付与することにより側端部のウェットエッチングを行っても良い。図１５は、裏面側から薬液３３を付与するウェットエッチングにより、側端部上の窒化シリコン膜を除去する例を示したものであり、マスクは省略している。図１５Ａに示すように、第１の主面９ａが下側となるように半導体基板を反転させて、第１の主面と反対側の面２３に薬液３３を付与してウェットエッチングを行うことができる。また、図１５Ｂに示すように、半導体基板の上下の位置をそのままにして、第１の主面と反対側の面２３に薬液３３を付与してウェットエッチングを行うことができる。図１５Ａ及びＢの何れの場合であっても、薬液は所定範囲の粘度と半導体基板１へのぬれ性を有するため、半導体基板１の第１の主面９ａ側へも移動して、側端部２全体を薬液３３で覆い、側端部のウェットエッチングを行うことができる。図１５のようにウェットエッチングを行うことにより、第１の主面側のチップ領域に設けた素子に悪影響を与えることなく、側端部２上の窒化シリコン膜（第１の膜）を除去することができる。また、裏面側に付着した異物の除去を行うこともできる。
【００３２】
昇華では、ＮＦ3、Ｈ2、Ｏ2等のガスを用いて、バーナーにより半導体基板及び支持基板の側端部上の窒化シリコン膜（第１の膜）を加熱することにより、除去することができる。
【００３３】
研磨では、研磨テープを用いて、半導体基板及び支持基板の側端部上の窒化シリコン膜（第１の膜）を削り取ることにより除去することができる。
【００３４】
洗浄では、スポンジ等を用いて、半導体基板及び支持基板の側端部上の窒化シリコン膜（第１の膜）を洗浄することにより除去することができる。
【符号の説明】
【００３５】
１ 基板
２ 側端部（ベベル部）
３ チップ領域
４ ハードマスク
６ａ 酸化シリコン膜
６ｂ 酸化シリコン膜（保護膜）
７ 窒化シリコン膜（第１の膜）
９ａ 第１の主面
９ｂ 第２の主面
１０ 溝
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ 層間絶縁膜
１２ 配線層
１３ 保護膜
１４ ポリイミド膜
１５ 表面めっき層
１６ 表面バンプ
１７、２０ シード膜
１８ 第２の基板
１９ 接着層
２１ 裏面バンプ
２２ 裏面めっき層
２３ 第1の主面と対向する面
２５ 絶縁リング
２６、３０ 窒化シリコン膜
２７ 貫通電極
２８ 素子領域
２９ 貫通電極領域
３３ 薬液
３５ アンダーフィル
３７ モールドレジン
３８ ソルダーボール
３９ パッケージ基板
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、ＴＳＶと素子領域とを絶縁分離することや、近隣のＴＳＶ間容量を低減することを目的として、ＴＳＶの周囲を絶縁体で囲んだ絶縁リング構造が用いられることがある。
【０００３】
特許文献１（特開２００７−１２３８５７号公報）には、絶縁リングを備えた貫通電極を有する半導体装置の製造方法が開示されている。ここには、最初に絶縁リングを形成し（ビアファースト）、素子形成〜配線形成を経て、最後にＴＳＶを形成する（ビアラスト）工程が開示されている。より詳しくは、まず、シリコン基板の素子形成面側から深さ方向にリング状のトレンチを掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき、基板の表面上に接着層を介して支持基板（ＷＳＳ；Ｗａｆｅｒ Ｓｕｐｐｏｒｔ Ｓｙｓｔｅｍ）を設け、絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側からＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ビアファーストで形成する絶縁リングは、薄板化させた後の基板を貫通する程度の深さをもって基板に形成される。この深さは、３０〜５０μｍに達し、同じく基板にトレンチを形成して構成される素子分離領域（例えば、ＳＴＩ）などと比較してかなり深い。本発明者の検討によれば、このような深い溝をビアファーストで形成する際、基板外周のベベル部において意図しない基板エッチングが生じ、これが発塵源となることが分かった。以下、図１及び２を参照して、この状態を説明する。
【０００６】
図１に示すように、基板１の半径方向の側端部（外周部；基板の端部の湾曲した部分）２は「ベベル部」と呼ばれ、チップ領域３を囲むように存在する。図２は、図１の基板１の側端部近傍を表す断面図である。フォトレジスト膜４を用いて基板に絶縁リング用トレンチを形成する場合、現像後のフォトレジスト膜はベベル部を覆っていなければならない。しかしながら、図２Ａに示すように、ベベル部２は基板の通常主面と異なり、表裏面を繋ぐように面が湾曲している。このようなベベル部２では、フォトレジスト膜４の塗布性が不均一になることや、露光の不整反射により露光不調が起こることなどを原因として、フォトレジスト膜４の現像パターンに不調が生じることがある。このとき、上述のパターニング不調により、ベベル部の一部にフォトレジスト膜４で覆われていない個所が生じてしまうと、図２Ｂの点線で囲まれた部分５で示すように、トレンチ形成工程においてベベル部２に意図しないエッチングが作用してしまう。これが、発塵源となり得る。
【０００７】
上述のように、ＴＳＶの絶縁リング用のトレンチは特に深く、多量のシリコンをエッチングする。このため、ビアファーストで絶縁リング用トレンチを形成する工程では、特に上記の発塵が問題となる。
【課題を解決するための手段】
【０００８】
一実施形態は、
基板の少なくとも側端部を覆うように、保護膜を形成する第１の工程と、
フォトレジストパターンを用いたエッチングにより、前記基板の第１の主面に、前記第１の主面に対向して見た形状が環状となる溝を形成する第２の工程と、
前記溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【０００９】
基板の側端部に由来する塵の発生を防止して、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】ベベル部を説明する図である。
【図２】従来技術の製造方法を使用した場合の基板のベベル部近傍を表す断面図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第１実施例の半導体装置の製造方法の変形例を表す図である。
【発明を実施するための形態】
【００１１】
半導体装置の製造方法では、基板の少なくとも側端部（円形基板の場合には、半径方向の端部（外周部）の湾曲した部分；ベベル部；基板側面の端部）を覆うように保護膜を形成する（第1の工程）。次に、フォトレジストパターンを用いたエッチングにより、基板の第１の主面に、第１の主面に対向して見た形状が環状となる溝を形成する（第２の工程）。この後、溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する（第３の工程）。
【００１２】
第２の工程で基板のエッチングを行う場合、基板上にフォトレジスト膜を形成し、露光を行う。この際、基板の側端部は湾曲形状となっているため、フォトレジスト膜の塗布性が不均一になったり、露光の不整反射により露光不調が起こる。この結果、フォトレジスト膜の現像パターンに不調が生じる。このように現像パターンに不調が生じた場合であっても、基板の側端部は保護膜で覆われており露出していない。このため、第２の工程で基板のエッチングを行っても、意図しない側端部のエッチングによる塵の発生を防止することができる。この結果、塵による装置特性の劣化を防止して、歩留まりを向上させることができる。
【００１３】
（第１実施例）
図３〜１２は、第1実施例の製造方法を説明する図である。なお、図３〜１２の工程は主に、半導体基板の側端部（ベベル部）を処理するベベル部処理工程と、絶縁リング及び貫通電極を形成する貫通電極形成工程とに分かれている。説明を簡略化するため、図３〜５では半導体基板の側端部の近傍のみを示してベベル部処理工程を説明し、図６〜１２では半導体基板のチップ領域のみを示して貫通電極形成工程を説明する。
【００１４】
図３Ａに示すように、熱酸化により、半導体基板１上に酸化シリコン膜６ａを形成する。続いて、ＣＶＤ法などにより、酸化シリコン膜６ａ上に窒化シリコン膜７（第１の膜）を形成する（第４の工程）。図３Ｂに示すように、基板を覆うように酸化シリコン膜（図示していない）を形成した後、酸化シリコン膜上に更に、側端部及びその近傍の上に開口を有するフォトレジストパターンを形成する。フォトレジストパターンを酸化シリコン膜に転写してパターニングを行った後、パターニングされた酸化シリコン膜をハードマスクに用いたドライエッチングにより、基板の側端部及びその近傍の上の窒化シリコン膜７を除去する（第５の工程）。ドライエッチングは、ＳＦ6、ＣＦ4、Ｎ2、及びＣＯ2からなる群から選択された少なくとも一種のガスを用いて行う。これにより、半導体基板の側端部２が露出する。なお、図３Ａの工程では、余裕を持たせて、基板側端部とその近傍の平らな部分（例えば、半導体基板の半径方向に１ｎｍ以上の領域）上の窒化シリコン膜７を除去した。本実施例では、少なくとも基板の湾曲部分である基板の側端部上の窒化シリコン膜７が除去されれば良い。
【００１５】
図４Ａに示すように、半導体基板の側端部２及びその近傍を熱酸化することにより、酸化シリコン膜６ｂ（保護膜；熱酸化膜）を形成する（第１の工程）。酸化シリコン膜６ｂの膜厚は例えば、２００〜３００ｎｍとする。図４Ｂに示すように、熱酸化時に窒化シリコン膜７の表面にも数ｎｍ程度の薄い酸化シリコン膜６ｃが形成されるため、酸化シリコン膜６ｃのエッチングを行う。この際、酸化シリコン膜６ｂも一部、除去されるものの、酸化シリコン膜６ｂは酸化シリコン膜６ｃよりも厚いため、半導体基板の側端部２上に酸化シリコン膜６ｂは残留する。次に、エッチングにより、残留した窒化シリコン膜７及び酸化シリコン膜６ａを除去する。
【００１６】
図５に示すように、半導体基板１の露出した表面を熱酸化することにより、酸化シリコン膜（図示していない）を形成する。半導体基板１上にフォトレジスト膜４を形成し、露光を行って、フォトレジストパターンを形成する。次に、フォトレジストパターン４を用いて半導体基板１のエッチングを行い、半導体基板の第１の主面に、第１の主面に対向して見た形状が環状となる絶縁リング用の溝を形成する（第２の工程）。この際、酸化シリコン膜６ｂと半導体基板１のエッチングレートの差から、酸化シリコン膜６ｂは除去されずに、半導体基板１の側端部２及びその近傍上に残留する。
【００１７】
図６はこの工程における、チップ領域を示したものである。溝１０の深さは例えば、３０〜５０μｍとすることができる。なお、本実施例ではビアファーストで絶縁リングを形成するため、溝１０の底面は、半導体基板１の第１の主面に対向する面２３から露出させずに、半導体基板１中に位置している。すなわち、溝１０は、半導体基板１をその厚み方向に貫通していない。
【００１８】
上記のフォトレジストパターンを形成する際、半導体基板の側端部２は湾曲形状となっているため、フォトレジスト膜４の塗布性が不均一になったり、露光の不整反射により露光不調が起こる。この結果、フォトレジスト膜４の現像パターンに不調が生じる。この結果、従来の半導体基板では、半導体基板１の側端部が露出することとなる。従来の方法では、このようなフォトレジスト膜４を用いて半導体基板のエッチングを行うと、半導体基板の側端部２の露出面のエッチングに起因して塵が発生し、半導体装置の歩留まりを低下させる原因となっていた。
【００１９】
これに対して、本実施例ではこのような不調が生じた場合であっても、半導体基板の側端部２は酸化シリコン膜６ｂで覆われており、露出していない。このため、図６の工程でエッチングにより絶縁リングを形成するための深い溝を形成しても、意図しない側端部のエッチングによる塵の発生を防止することができる。この結果、塵による装置特性の劣化を防止して、歩留まりを向上させることができる。
【００２０】
図７に示すように、フォトレジストパターン４を除去した後、溝の内壁側面を熱酸化して酸化シリコン膜（絶縁膜）を形成する。ＣＶＤ法などにより、溝１０を埋め込むように、窒化シリコン膜（絶縁膜）を形成する。ＣＭＰ処理を行うことにより、環状の絶縁リング２５を形成する（第３の工程）。なお、図７以降の図面では、酸化シリコン膜と窒化シリコン膜の境界は示していない。半導体基板１の第１の主面９ａ側に、ＭＩＳトランジスタ等の半導体素子（図示していない）を形成する。
【００２１】
図８に示すように、半導体基板１の第１の主面９ａ上に、層間絶縁膜１１ａ〜１１ｅを順次、形成する。これらの層間絶縁膜の形成の途中で、複数の配線と、配線間を接続するように複数のコンタクトプラグを形成する。これにより、配線層１２を形成する。層間絶縁膜１１ｅ上に保護膜１３を形成する。保護膜１３上にポリイミド膜１４を形成した後、ポリイミド膜１４のパターニングを行う。ポリイミド膜１４をマスクに用いたエッチングにより、配線層１２の上部が露出するように、保護膜１３内に開口を形成する。
【００２２】
図９に示すように、配線層１２上に、スパッタ法を用いてシード膜１７を形成する。配線層１２上のシード膜１７が露出するように、シード膜１７上にフォトレジストパターン（図示していない）を形成する。めっき法を用いて、シード膜１７上に表面バンプ１６と表面めっき層１５を形成する。フォトレジストパターンを除去した後、露出したシード膜１７を除去する。リフロー法によって表面めっき層１５を加熱して、表面めっき層１５の上面をドーム状に成形する。このシード膜１７、表面バンプ１６及び表面めっき層１５は、表面電極を構成する。
【００２３】
図１０に示すように、表面めっき層１５とポリイミド膜１４を覆うように、接着層１９を介して、半導体基板１に支持基板（ウェハ支持系；ＷＳＳ；ｗａｆｅｒ ｓｕｐｐｏｒｔ ｓｙｓｔｅｍ）１８を接着させる。この際、支持基板１８も、半導体基板と同様に側端部（円形基板の場合には、半径方向の端部（外周部）の湾曲した部分；ベベル部；基板側面の端部）上に保護膜を形成したものを用いる。図１１はこの状態を模式的に表したものである。図１１に示すように、支持基板１８は、半導体基板１と同様に、熱酸化による酸化シリコン膜６ａ、及び窒化シリコン膜（第１の膜）７を順次、形成する。この後、ドライエッチングにより、側端部２上の窒化シリコン膜７を除去する。次に、支持基板１８の側端部２を熱酸化することにより、支持基板１８の側端部２上に酸化シリコン膜（保護膜；熱酸化膜）６ｂを形成する。なお、図１０では、支持基板１８は概略的に示しており第１の膜、酸化シリコン膜６ａ、６ｂ等その詳細な構造は示していない。また、図１１では、半導体基板１及びその上に設けた層間絶縁膜１１ａ〜１１ｅ等は概略的に層２４として示している。
【００２４】
半導体基板１の第１の主面９ａと反対側の面から研削を行い、半導体基板１を薄くして、絶縁リング２５の底部を露出させる。この研削では、砥石研磨やＣＭＰ（化学機械研磨法）により半導体基板１を数百μｍ分、削って数十μｍの厚さとする。この際、図１１に示すように、張合わせのずれや接着剤がはみ出るのを防ぐ目的で支持基板１８は半導体基板１よりも径が大きなものを使用する。このため、支持基板１８の側端部２は半導体基板１の裏面側から見て、突出する。研削工程では数百μｍのオーダーで半導体基板を削るため、激しい条件で基板の研削が行われる。従って、従来の支持基板を使用した場合には、この研削により突出した側端部も削られてしまい、塵が発生していた。また、貫通電極を形成するために、裏面側から半導体基板１のエッチングを行う場合にも、突出した側端部が削られて塵が発生する場合があった。
【００２５】
これに対して、本実施例では、支持基板１８の側端部２を酸化シリコン膜６ｂで覆っているため、上記のような激しい条件で半導体基板１の研削や半導体基板１の裏面エッチングを行ったとしても、支持基板１８が削られて塵が発生することを防止できる。この結果、塵による装置特性の劣化を防止して、歩留まりを向上させることができる。
【００２６】
図１２に示すように、半導体基板１の第１の主面９ａと反対側の第２の主面９ｂ上に窒化シリコン膜２６を形成する。フォトリソグラフィとドライエッチングによって、絶縁リング２５の内側に、窒化シリコン膜２６及び半導体基板１を貫通して配線層１２の一部を露出させるバンプホールを形成する。このエッチング時にも、支持基板の突出した側端部は酸化シリコン膜６ｂで覆っているため、側端部からの塵の発生を防止することができる。次に、スパッタ法によって形成したシード膜２０でバンプホールの内壁を覆ってから、めっき法によって裏面バンプ２１と裏面めっき層２２を形成する。この後、余分なシード膜２０、裏面バンプ２１及び裏面めっき層２２を除去する。半導体基板１の第２の主面９ｂにダイシングフィルム（図示していない）を貼り付ける。半導体基板１から支持基板１８を剥離した後、接着層１８を除去する。これにより、半導体基板１の表面バンプ１６と表面めっき層１５を露出させる。図１２に示すように、表面電極は、シード膜１７、表面バンプ１６、及び表面めっき層１５の３層により形成されている。裏面電極は、シード膜２０、裏面バンプ２１、及び裏面めっき層２２の３層により形成されている。裏面電極と表面電極は、配線層１２によって接続されている。
【００２７】
次に、ダイサーによってウェハを切断し、切断されてウェハから分離したチップをピックアップすることで、半導体基板１からダイシングフィルムを剥離して、裏面バンプ２１と裏面めっき層２２を露出させる。
【００２８】
図１３は、切断後に得られた半導体チップを表す図である。図１３Ａは半導体チップを第１の主面側から見た平面図、図１３Ｂは半導体チップを第１の主面と反対側の第２の主面側から見た平面図であるが、図１３Ａ及びＢでは貫通電極など主要な構造しか示していない。図１３に示すように、半導体チップは、ＭＩＳトランジスタ等の素子が形成された素子領域２８と、複数の貫通電極が形成された貫通電極領域２９を有する。貫通電極２７は、上端および下端に接続用の電極を備えており、複数の半導体チップを積層する際に、貫通電極を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極は、半導体基板を貫通する表面電極、裏面電極と、半導体基板上の複数の層間絶縁膜を貫通する配線層で構成されている。貫通電極の半導体基板１の中に埋設されている部分の周囲には絶縁リング２５が設けられており、これによって、個々の貫通電極と、他の貫通電極および素子との絶縁が確保される。
【００２９】
図１４に示すように、異なる半導体チップの表面電極と裏面電極が互いに接するようにして、複数の半導体チップをマウントする。リフローにより、それぞれの表面めっき層と裏面めっき層を接合する。半導体チップ間にアンダーフィル３５を充填した後、複数の半導体チップを、パッケージ基板３９上にマウントする。この後、モールドレジン３７によってモールドすることにより、本実施例の半導体装置が完成する。本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００３０】
なお、上記の図３Ａ、１０及び１１の工程では、ドライエッチングにより、半導体基板及び支持基板の側端部上の窒化シリコン膜（第１の膜）を除去した。しかし、これらの膜の除去には、ドライエッチング以外に、ウェットエッチング、昇華、研磨、洗浄などの方法を用いても良い。
【００３１】
ウェットエッチングは、第１の主面側から、側端部上の窒化シリコン膜に対して選択的に行っても良いし、半導体基板の裏面側に薬液３３を付与することにより側端部のウェットエッチングを行っても良い。図１５は、裏面側から薬液３３を付与するウェットエッチングにより、側端部上の窒化シリコン膜を除去する例を示したものであり、マスクは省略している。図１５Ａに示すように、第１の主面９ａが下側となるように半導体基板を反転させて、第１の主面と反対側の面２３に薬液３３を付与してウェットエッチングを行うことができる。また、図１５Ｂに示すように、半導体基板の上下の位置をそのままにして、第１の主面と反対側の面２３に薬液３３を付与してウェットエッチングを行うことができる。図１５Ａ及びＢの何れの場合であっても、薬液は所定範囲の粘度と半導体基板１へのぬれ性を有するため、半導体基板１の第１の主面９ａ側へも移動して、側端部２全体を薬液３３で覆い、側端部のウェットエッチングを行うことができる。図１５のようにウェットエッチングを行うことにより、第１の主面側のチップ領域に設けた素子に悪影響を与えることなく、側端部２上の窒化シリコン膜（第１の膜）を除去することができる。また、裏面側に付着した異物の除去を行うこともできる。
【００３２】
昇華では、ＮＦ3、Ｈ2、Ｏ2等のガスを用いて、バーナーにより半導体基板及び支持基板の側端部上の窒化シリコン膜（第１の膜）を加熱することにより、除去することができる。
【００３３】
研磨では、研磨テープを用いて、半導体基板及び支持基板の側端部上の窒化シリコン膜（第１の膜）を削り取ることにより除去することができる。
【００３４】
洗浄では、スポンジ等を用いて、半導体基板及び支持基板の側端部上の窒化シリコン膜（第１の膜）を洗浄することにより除去することができる。
【符号の説明】
【００３５】
１ 基板
２ 側端部（ベベル部）
３ チップ領域
４ ハードマスク
６ａ 酸化シリコン膜
６ｂ 酸化シリコン膜（保護膜）
７ 窒化シリコン膜（第１の膜）
９ａ 第１の主面
９ｂ 第２の主面
１０ 溝
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ 層間絶縁膜
１２ 配線層
１３ 保護膜
１４ ポリイミド膜
１５ 表面めっき層
１６ 表面バンプ
１７、２０ シード膜
１８ 第２の基板
１９ 接着層
２１ 裏面バンプ
２２ 裏面めっき層
２３ 第1の主面と対向する面
２５ 絶縁リング
２６、３０ 窒化シリコン膜
２７ 貫通電極
２８ 素子領域
２９ 貫通電極領域
３３ 薬液
３５ アンダーフィル
３７ モールドレジン
３８ ソルダーボール
３９ パッケージ基板
【特許請求の範囲】
【請求項１】
基板の少なくとも側端部を覆うように、保護膜を形成する第１の工程と、
フォトレジストパターンを用いたエッチングにより、前記基板の第１の主面に、前記第１の主面に対向して見た形状が環状となる溝を形成する第２の工程と、
前記溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の工程の後に更に、
前記絶縁リングの内側に位置する基板の上方に順に、配線層及び表面電極を形成する工程と、
前記基板の第１の主面と厚さ方向に対向する面側から、前記基板を貫通して前記配線層に接続されるように裏面電極を形成することにより貫通電極を得る工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線層及び表面電極を形成する工程の後で前記貫通電極を得る工程の前に更に、
接着層を介して、前記基板の第１の主面上に、側端部が保護膜で覆われた支持基板を接着させる工程と、
前記基板の第１の主面と厚さ方向に対向する面側から前記基板を研削して、前記絶縁リングの底部を露出させる工程と、
を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程の前に更に、
前記基板上に第1の膜を形成する第４の工程と、
前記基板の少なくとも側端部上の第１の膜を除去する第５の工程と、
を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第５の工程において、
ドライエッチングにより、前記基板の少なくとも側端部上の第１の膜を除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第５の工程において、
ＳＦ6、ＣＦ4、Ｎ2、及びＣＯ2からなる群から選択された少なくとも一種のガスを用いて前記ドライエッチングを行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第５の工程において、
ウェットエッチングにより、前記基板の少なくとも側端部上の第１の膜を除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記第５の工程において、
前記基板の第１の主面と厚さ方向に対向する面側から薬液を付与し、前記ウェットエッチングを行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第1の膜は窒化シリコン膜であることを特徴とする請求項４〜８の何れか1項に記載の半導体装置の製造方法。
【請求項１０】
前記第１の工程において、
熱酸化により、前記保護膜として熱酸化膜を形成することを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記溝の深さは３０〜５０μｍであることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１】
基板の少なくとも側端部を覆うように、保護膜を形成する第１の工程と、
フォトレジストパターンを用いたエッチングにより、前記基板の第１の主面に、前記第１の主面に対向して見た形状が環状となる溝を形成する第２の工程と、
前記溝を埋め込むように絶縁膜を形成することにより、絶縁リングを形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の工程の後に更に、
前記絶縁リングの内側に位置する基板の上方に順に、配線層及び表面電極を形成する工程と、
前記基板の第１の主面と厚さ方向に対向する面側から、前記基板を貫通して前記配線層に接続されるように裏面電極を形成することにより貫通電極を得る工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線層及び表面電極を形成する工程の後で前記貫通電極を得る工程の前に更に、
接着層を介して、前記基板の第１の主面上に、側端部が保護膜で覆われた支持基板を接着させる工程と、
前記基板の第１の主面と厚さ方向に対向する面側から前記基板を研削して、前記絶縁リングの底部を露出させる工程と、
を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程の前に更に、
前記基板上に第1の膜を形成する第４の工程と、
前記基板の少なくとも側端部上の第１の膜を除去する第５の工程と、
を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第５の工程において、
ドライエッチングにより、前記基板の少なくとも側端部上の第１の膜を除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第５の工程において、
ＳＦ6、ＣＦ4、Ｎ2、及びＣＯ2からなる群から選択された少なくとも一種のガスを用いて前記ドライエッチングを行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第５の工程において、
ウェットエッチングにより、前記基板の少なくとも側端部上の第１の膜を除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記第５の工程において、
前記基板の第１の主面と厚さ方向に対向する面側から薬液を付与し、前記ウェットエッチングを行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第1の膜は窒化シリコン膜であることを特徴とする請求項４〜８の何れか1項に記載の半導体装置の製造方法。
【請求項１０】
前記第１の工程において、
熱酸化により、前記保護膜として熱酸化膜を形成することを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記溝の深さは３０〜５０μｍであることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−３０５３７（Ｐ２０１３−３０５３７Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６４１６６（Ｐ２０１１−１６４１６６）
【出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２７日（２０１１．７．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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