半導体装置
【課題】 LSIチップとスクライブTEGにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現する。
【解決手段】 半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたLSIチップ1と、LSIチップ周辺のスクライブ領域上に形成され、評価素子と電極端子6が形成されたスクライブTEG5とを備え、スクライブTEG5内の電極端子6のうちの少なくとも一つは、スクライブTEG5内の評価素子およびLSIチップ1内の検査回路と電気的に接続されている。これにより、スクライブTEG内の電極端子でLSIチップ内の検査回路を評価でき、LSIチップ内の電極端子を削減できる。
【解決手段】 半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたLSIチップ1と、LSIチップ周辺のスクライブ領域上に形成され、評価素子と電極端子6が形成されたスクライブTEG5とを備え、スクライブTEG5内の電極端子6のうちの少なくとも一つは、スクライブTEG5内の評価素子およびLSIチップ1内の検査回路と電気的に接続されている。これにより、スクライブTEG内の電極端子でLSIチップ内の検査回路を評価でき、LSIチップ内の電極端子を削減できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、特に、LSIチップおよびスクライブTEG(Test Element Group)の電極端子の配置についての半導体装置に関する。
【背景技術】
【0002】
近年、LSIチップの微細化と低コスト化が進んでいるが、LSIチップにある電極端子やLSIチップの周辺に形成されたスクライブ領域上に形成されたスクライブTEGにある電極端子の占有面積が大きいことにより、LSIチップの微細化と低コスト化が難しくなっている。
【0003】
図5は、従来のウエハ上に形成されたLSIチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図6は、図5のスクライブ領域上に形成されたスクライブTEGとLSIチップの一部を拡大して模式的に示す平面図である。
【0004】
図5に示すように、40はLSIチップ、41はLSIチップにある電極端子、42はLSIチップ1の外周に沿って形成されたシールリング、43はスクライブ領域、44はスクライブTEG、45はスクライブTEGの電極端子である。
【0005】
LSIチップ40はウエハ面上に格子状に形成され、LSIチップ40の周辺にはチップを切断するためのスクライブ領域43が形成されている。LSIチップ40には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子41もしくは回路素子と接続されていない電極端子41が形成されている。
【0006】
LSIチップ40の外周に沿って決められた拡散層とその上層にはCu配線層と最上層にはアルミ配線層からなるシールリング42が形成されている。シールリング42はLSIチップ40を囲むように形成されているもので、その外側のスクライブ領域上43にはスクライブTEG44が形成されており、スクライブTEG44には評価素子と電極端子45が形成されている。
【0007】
図6に示すように、46はLSIチップ、47はLSIチップにある電極端子、48はLSIチップ1の外周に沿って形成されたシールリング、49はスクライブTEG、50はスクライブTEGの電極端子、51はLSIチップにある各内部回路と電極端子を接続する配線、52はスクライブTEGの評価素子、53はスクライブTEGの電極端子と評価素子を接続する配線である。
【0008】
従来、LSIチップ46からLSIチップ46の外周に沿って形成されたシールリング48を跨いでスクライブ領域上に形成されたスクライブTEG49に接続される配線はなく、LSIチップの電極端子47又はスクライブTEGの電極端子50を、LSIチップ46とスクライブTEG49の電極端子として共有する事はなかった。
【0009】
しかしながら、LSIチップの面積を縮小するには、LSIチップにある電極端子の占める面積を縮小する必要があるが、LSIチップ外部との電気的な接続を行う際の制約からLSIチップにある電極端子の占める面積を縮小することは容易ではなく、したがってLSIチップの面積縮小を実現するのは困難であり、またスクライブ領域上に形成されたスクライブTEGにおいても、スクライブTEGにある電極端子の占める面積を縮小する必要があるが、TEG評価時の外部との電気的な接続を行う際の制約からスクライブTEGにある電極端子の占める面積を縮小することは容易ではなく、したがってスクライブ領域の面積縮小を実現するのは困難であるという短所を有していた。
【0010】
この課題に対して、従来、LSIチップにある内部回路の検査を行うためにLSIチップ内に設けられていた電極端子をスクライブ領域に引き出して形成することにより、LSIチップの面積を縮小する技術が提案されている。
【特許文献1】特開平6−349926号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
しかしながら、LSIチップの微細化と低コスト化が進んでいく中、LSIチップにある電極端子とスクライブTEGにある電極端子のウエハ上で占める面積比率の増大傾向は収まらず、LSIチップにある電極端子とスクライブTEGにある電極端子の大きさがネックとなってLSIチップ面積の縮小と低コスト化が困難であるという問題は依然として大きな課題となっている。
【0012】
したがって、本発明の目的は、上記課題に鑑みて、LSIチップとスクライブTEGにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現する半導体装置を提供することである。
【課題を解決するための手段】
【0013】
上記課題を解決するために、本発明の請求項1記載の半導体装置は、半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたLSIチップと、前記LSIチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブTEGとを備え、前記スクライブTEG内の電極端子のうちの少なくとも一つは、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続されている。
【0014】
請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記スクライブTEG内の電極端子のうち少なくとも他の1つは、前記LSIチップ内の検査回路とのみ電気的に接続されている。
【0015】
請求項3記載の半導体装置は、請求項1記載の半導体装置において、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続された前記スクライブTEG内の電極端子は、切り替えスイッチにより、前記スクライブTEG内の評価素子もしくは前記LSIチップ内の検査回路のいずれか一方に接続される。
【0016】
請求項4記載の半導体装置は、請求項2記載の半導体装置において、前記LSIチップ内の検査回路とのみ電気的に接続された前記スクライブTEG内の電極端子は、前記検査回路と直接電気的に接続されている。
【0017】
請求項5記載の半導体装置は、請求項1,2,3または4記載の半導体装置において、前記スクライブTEG内の電極端子と前記LSIチップ内の検査回路とは、前記LSIチップの最上層配線を用いて、前記LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【0018】
請求項6記載の半導体装置は、半導体素子からなる内部回路が集積して形成され、電極端子が形成されたLSIチップと、前記LSIチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブTEGとを備え、前記スクライブTEG内の評価素子のうち少なくとも1つは、前記LSIチップ内の電極端子と電気的に接続されている。
【0019】
請求項7記載の半導体装置は、請求項6記載の半導体装置において、前記スクライブTEG内の全ての評価素子は、前記LSIチップ内の電極端子と電気的に接続され、前記スクライブTEG内には電極端子が存在しない。
【0020】
請求項8記載の半導体装置は、半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成され、電極端子が形成されたLSIチップと、前記LSIチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブTEGとを備え、前記LSIチップ内の電極端子のうち少なくとも1つは、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続されている。
【0021】
請求項9記載の半導体装置は、請求項8記載の半導体装置において、前記LSIチップ内の電極端子のうち少なくとも他の1つは、前記スクライブTEG内の評価素子とのみ電気的に接続されている。
【0022】
請求項10記載の半導体装置は、請求項8記載の半導体装置において、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続された前記LSIチップ内の電極端子は、切り替えスイッチにより、前記スクライブTEG内の評価素子もしくは前記LSIチップ内の検査回路のいずれか一方に接続される。
【0023】
請求項11記載の半導体装置は、請求項9記載の半導体装置において、前記スクライブTEG内の評価素子とのみ電気的に接続された前記LSIチップ内の電極端子は、前記評価素子と直接電気的に接続されている。
【0024】
請求項12記載の半導体装置は、請求項6,7,8,9,10または11記載の半導体装置において、前記LSIチップ内の電極端子と前記スクライブTEG内の評価素子とは、前記LSIチップの最上層配線を用いて、前記LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【発明の効果】
【0025】
本発明の請求項1記載の半導体装置によれば、スクライブTEG内の電極端子のうちの少なくとも一つは、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されているので、スクライブTEGにある電極端子をLSIチップにある検査回路に接続することで、スクライブTEG内の電極端子でLSIチップ内の検査回路を評価でき、LSIチップにある内部回路の検査を行うためにLSIチップ内に設けられていた電極端子をLSIチップ内からなくすことができる。このため、LSIチップにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現することが可能となる。
【0026】
請求項2では、スクライブTEG内の電極端子のうち少なくとも他の1つは、LSIチップ内の検査回路とのみ電気的に接続されているので、検査回路を直接スクライブTEGの電極端子に接続することができる。
【0027】
請求項3では、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されたスクライブTEG内の電極端子は、切り替えスイッチにより、スクライブTEG内の評価素子もしくはLSIチップ内の検査回路のいずれか一方に接続されるので、スクライブTEG内の評価素子の電極端子とLSIチップ内の検査回路の電極端子を共用することができる。
【0028】
請求項4では、請求項2記載の半導体装置において、LSIチップ内の検査回路とのみ電気的に接続されたスクライブTEG内の電極端子は、検査回路と直接電気的に接続されていることが好ましい。
【0029】
請求項5では、スクライブTEG内の電極端子とLSIチップ内の検査回路とは、LSIチップの最上層配線を用いて、LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されているので、スクライブTEG内の電極端子とLSIチップ内の検査回路を接続する最上層配線が、シールリングの最上層配線を跨ぐレイアウトに対応できる。
【0030】
本発明の請求項6記載の半導体装置によれば、スクライブTEG内の評価素子のうち少なくとも1つは、LSIチップ内の電極端子と電気的に接続されているので、スクライブTEGにある評価素子をLSIチップにある電極端子に接続することで、スクライブTEGにある電極端子をなくすことができる。このため、スクライブTEGにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現することが可能となる。
【0031】
請求項7では、請求項6記載の半導体装置において、スクライブTEG内の全ての評価素子は、LSIチップ内の電極端子と電気的に接続され、スクライブTEG内には電極端子が存在しないことが好ましい。
【0032】
本発明の請求項8記載の半導体装置によれば、LSIチップ内の電極端子のうち少なくとも1つは、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されているので、スクライブTEGにある評価素子をLSIチップにある電極端子に接続することで、スクライブTEGにある電極端子をなくすことができる。このため、スクライブTEGにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現することが可能となる。
【0033】
請求項9では、LSIチップ内の電極端子のうち少なくとも他の1つは、スクライブTEG内の評価素子とのみ電気的に接続されているので、スクライブTEG内の評価素子を直接LSIチップ内の電極端子に接続することができる。
【0034】
請求項10では、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されたLSIチップ内の電極端子は、切り替えスイッチにより、スクライブTEG内の評価素子もしくはLSIチップ内の検査回路のいずれか一方に接続されるので、スクライブTEG内の評価素子の電極端子とLSIチップ内の検査回路の電極端子を共用することができる。
【0035】
請求項11では、請求項9記載の半導体装置において、スクライブTEG内の評価素子とのみ電気的に接続されたLSIチップ内の電極端子は、評価素子と直接電気的に接続されていることが好ましい。
【0036】
請求項12では、LSIチップ内の電極端子とスクライブTEG内の評価素子とは、LSIチップの最上層配線を用いて、LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されているので、LSIチップ内の電極端子とスクライブTEG内の評価素子を接続する最上層配線が、シールリングの最上層配線を跨ぐレイアウトに対応できる。
【発明を実施するための最良の形態】
【0037】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置について、図1および図2に基づいて説明する。
【0038】
図1は、本実施形態に係るLSIチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図2は、図1のスクライブ領域上に形成されたスクライブTEGにある電極端子とLSIチップにある各内部回路の検査に用いる検査回路を接続したチップの一部を拡大して模式的に示す平面図である。
【0039】
図1に示すように、1はLSIチップ、2はLSIチップにある電極端子、3はLSIチップの外周に沿って形成されたシールリング、4はスクライブ領域、5はスクライブTEG、6はスクライブTEGの電極端子、7はスクライブTEGの電極端子とLSIチップにある各内部回路の検査に用いる検査回路を接続する配線である。
【0040】
LSIチップ1はウエハ面上に格子状に形成され、LSIチップ1の周辺にはチップを切断するためのスクライブ領域4が形成されている。LSIチップ1には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子2もしくは回路素子と接続されていない電極端子2が形成されている。
【0041】
LSIチップ1の外周に沿って決められた拡散層とその上層にはCu配線層と最上層にはアルミ配線層からなるシールリング3が形成されている。シールリング3はLSIチップ1を囲むように形成されているもので、その外側のスクライブ領域4上にはスクライブTEG5が形成されており、スクライブTEG5には評価素子と電極端子6が形成されている。スクライブTEG5にある電極端子6の一部はLSIチップ1にある各内部回路の検査に用いる検査回路に配線7によって接続されている。
【0042】
図2に示すように、8はLSIチップ、9はLSIチップにある電極端子、10はLSIチップの外周に沿って形成されたシールリング、11はスクライブTEG、12a,12bはスクライブTEG内の電極端子、13はスクライブTEGの評価素子、14はLSIチップにある各内部回路と電極端子を接続する配線、15はスクライブTEGの評価素子と電極端子を接続する配線、16はスクライブTEGの電極端子とLSIチップにある各内部回路の検査に用いる検査回路を接続する配線、17は切り替えスイッチである。
【0043】
LSIチップ8にある各内部回路の検査に用いる検査回路をスクライブTEGの評価素子13が接続された電極端子12aに接続する場合に、接続切り替え手段として切り替えスイッチ17を接続し、切り替えスイッチ17により入出力信号を制御し所定の測定を実施する。すなわち、切り替えスイッチ17によりスクライブTEG11の評価素子13もしくはLSIチップ8にある各内部回路の検査に用いる検査回路のどちらかが選択される。切り替えスイッチ17は入力インピーダンス制御回路や出力インピーダンス制御回路で構成されている。
【0044】
LSIチップ8にある各内部回路の検査に用いる検査回路をスクライブTEGの評価素子13に接続されていない電極端子12bに接続する場合には、切り替えスイッチ17は不要であり、直接スクライブTEGの電極端子12bに接続される。
【0045】
また、スクライブTEGの電極端子12a,12bとLSIチップ8にある各内部回路の検査に用いる検査回路を接続する配線16はアルミ配線で形成されており、LSIチップ8の外周に沿って形成されたシールリング10の最上層にあるアルミ配線を跨ぐレイアウトになるため、シールリング10の最上層にあるアルミ配線層は接続配線16がシールリング10を跨ぐ近接付近で切断する。これにより、スクライブTEG内の電極端子12a,12bとLSIチップ8内の検査回路とは、LSIチップ8の最上層配線を用いて、シールリング10の最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【0046】
本実施形態によると、スクライブ領域上に形成されたスクライブTEGにある電極端子をLSIチップにある各内部回路の検査に用いる検査回路に接続することで、LSIチップにある内部回路の検査を行うためにLSIチップ内に設けられていた電極端子をLSIチップ内からなくすことができるため、LSIチップの面積を縮小しウエハ上のLSIチップ取れ数が増大し低コスト化が実現することができる。
【0047】
また、スクライブ領域においては、スクライブTEGの電極端子とLSIチップにある内部回路の検査を行うための電極端子を共用することで、スクライブTEGの電極端子数を増大させる事なくLSIチップ内の内部回路を検査するための電極端子を増大できるものとなる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置について、図3および図4に基づいて説明する。
【0048】
図3は、本実施形態に係るLSIチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図4は、図3のLSIチップにある電極端子とスクライブ領域上に形成されたスクライブTEGにある評価素子を接続したチップの一部を拡大して模式的に示す平面図である。
【0049】
図3に示すように、21はLSIチップ、22はLSIチップにある電極端子、23はLSIチップの外周に沿って形成されたシールリング、24はスクライブ領域、25はスクライブTEG、26はスクライブTEGの評価素子とLSIチップにある電極端子を接続する配線である。
【0050】
LSIチップ21はウエハ面上に格子状に形成され、LSIチップ21の周辺にはチップを切断するためのスクライブ領域24が形成されている。LSIチップ21には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子22もしくは回路素子と接続されていない電極端子22が形成されている。
【0051】
LSIチップの外周に沿ってシールリング23が形成され、その外側のスクライブ領域にはスクライブTEG25が形成されており、スクライブTEG25には評価素子が形成されており、評価素子を接続するための電極端子は形成されていない。スクライブTEG25にある評価素子はLSIチップ21にある電極端子22に接続されている。
【0052】
図4に示すように、27はLSIチップ、28a,28bはLSIチップにある電極端子、29はLSIチップの外周に沿って形成されたシールリング、30はスクライブTEG、31はLSIチップにある各内部回路と電極端子を接続する配線、32a,32bはスクライブTEGの評価素子、33はスクライブTEGの評価素子とLSIチップにある電極端子を接続する配線、34a,34bは切り替えスイッチである。
【0053】
LSIチップ27にある各内部回路に接続された電極端子28aをスクライブTEGの評価素子32aに接続する場合、スクライブTEGの評価素子32aと接続する切り替えスイッチ34aを接続し、LSIチップ27にある各内部回路と接続する切り替えスイッチ34bを切断して、切り替えスイッチ34a,34bにより入出力信号を制御し所定の測定を実施する。すなわち、切り替えスイッチ34a,34bによりスクライブTEGの評価素子32aもしくはLSIチップ27にある各内部回路のどちらかが選択される。切り替えスイッチ34a,34bは入力インピーダンス制御回路や出力インピーダンス制御回路で構成されている。
【0054】
LSIチップ27にある各内部回路に接続されていない電極端子28bとスクライブTEGの評価素子32bを接続する場合には、切り替えスイッチ34a,34bは不要であり、直接LSIチップの電極端子28bに接続される。
【0055】
また、スクライブTEGの評価素子32a,32bとLSIチップにある電極端子28a,28bを接続する配線33はアルミ配線で形成されており、LSIチップ27の外周に沿って形成されたシールリング29の最上層にあるアルミ配線を跨ぐレイアウトになるため、シールリング29の最上層にあるアルミ配線層は接続配線33がシールリング29を跨ぐ近接付近で切断する。これにより、LSIチップ27内の電極端子28a,28bとスクライブTEG内の評価素子32a,32bとは、LSIチップの最上層配線を用いて、シールリング29の最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【0056】
本実施形態によると、スクライブ領域上に形成されたスクライブTEGにある評価素子をLSIチップにある電極端子に接続することで、チップ切断されるスクライブ領域上に形成されるスクライブTEGにある電極端子をなくすことができるため、スクライブ領域の面積を増大することなくスライブTEGにある評価素子面積と評価素子数が増大でき、また、同時にスクライブ領域面積の縮小もできるため、ウエハ上のLSIチップ取れ数が増大し低コスト化が実現することができる。
【0057】
また、チップ切断されるスクライブ領域上に形成されるスクライブTEGにある金属材料が大面積を占める電極端子がなくなり、ダイシング加工の際にスクライブ領域切断による金属膜からのチップ汚染防止の向上となる。
【0058】
なお、第2の実施形態において、スクライブTEG内の評価素子のうち少なくとも1つは、LSIチップ内の電極端子と電気的に接続されており、その他の評価素子は第1の実施形態と同様にスクライブTEG内にある電極端子に接続してもよい。また、LSIチップ内の電極端子のうち少なくとも1つは、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されており、その他のLSIチップ内の電極端子はLSIチップ内の内部回路に接続するかまたは接続されない構成にしてもよい。
【産業上の利用可能性】
【0059】
本発明の半導体装置は、LSIチップ面積の縮小と低コスト化を実現するものであり、LSIチップの微細化等に有用である。
【図面の簡単な説明】
【0060】
【図1】本発明の第1の実施形態に係る半導体装置の平面図である。
【図2】本発明の第1の実施形態に係る半導体装置のLSIチップとスクライブTEGの要部拡大平面図である。
【図3】本発明の第2の実施形態に係る半導体装置の平面図である。
【図4】本発明の第2の実施形態に係る半導体装置のSIチップとスクライブTEGの要部拡大平面図である。
【図5】従来の半導体装置の平面図である。
【図6】従来の半導体装置のSIチップとスクライブTEGの要部拡大平面図である。
【符号の説明】
【0061】
1,8,21,27,40,46 LSIチップ
2,9,22,28a,28b,41,47 LSIチップにある電極端子
3,10,23,29,42,48 LSIチップの外周に沿って形成されたシールリング
4,24,43 スクライブ領域
5,11,25,30,44,49 スクライブTEG
6,12a,12b,45,50 スクライブTEGの電極端子
7,16 スクライブTEGの電極端子とLSIチップにある各内部回路の検査に用いる検査回路を接続する配線
13,32a,32b,52 スクライブTEGの評価素子
14,31,51 LSIチップにある各内部回路と電極端子を接続する配線
15,53 スクライブTEGの評価素子と電極端子を接続する配線
17,34a,34b 切り替えスイッチ
26,33 スクライブTEGの評価素子とLSIチップにある電極端子を接続する配線
【技術分野】
【0001】
本発明は、半導体装置、特に、LSIチップおよびスクライブTEG(Test Element Group)の電極端子の配置についての半導体装置に関する。
【背景技術】
【0002】
近年、LSIチップの微細化と低コスト化が進んでいるが、LSIチップにある電極端子やLSIチップの周辺に形成されたスクライブ領域上に形成されたスクライブTEGにある電極端子の占有面積が大きいことにより、LSIチップの微細化と低コスト化が難しくなっている。
【0003】
図5は、従来のウエハ上に形成されたLSIチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図6は、図5のスクライブ領域上に形成されたスクライブTEGとLSIチップの一部を拡大して模式的に示す平面図である。
【0004】
図5に示すように、40はLSIチップ、41はLSIチップにある電極端子、42はLSIチップ1の外周に沿って形成されたシールリング、43はスクライブ領域、44はスクライブTEG、45はスクライブTEGの電極端子である。
【0005】
LSIチップ40はウエハ面上に格子状に形成され、LSIチップ40の周辺にはチップを切断するためのスクライブ領域43が形成されている。LSIチップ40には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子41もしくは回路素子と接続されていない電極端子41が形成されている。
【0006】
LSIチップ40の外周に沿って決められた拡散層とその上層にはCu配線層と最上層にはアルミ配線層からなるシールリング42が形成されている。シールリング42はLSIチップ40を囲むように形成されているもので、その外側のスクライブ領域上43にはスクライブTEG44が形成されており、スクライブTEG44には評価素子と電極端子45が形成されている。
【0007】
図6に示すように、46はLSIチップ、47はLSIチップにある電極端子、48はLSIチップ1の外周に沿って形成されたシールリング、49はスクライブTEG、50はスクライブTEGの電極端子、51はLSIチップにある各内部回路と電極端子を接続する配線、52はスクライブTEGの評価素子、53はスクライブTEGの電極端子と評価素子を接続する配線である。
【0008】
従来、LSIチップ46からLSIチップ46の外周に沿って形成されたシールリング48を跨いでスクライブ領域上に形成されたスクライブTEG49に接続される配線はなく、LSIチップの電極端子47又はスクライブTEGの電極端子50を、LSIチップ46とスクライブTEG49の電極端子として共有する事はなかった。
【0009】
しかしながら、LSIチップの面積を縮小するには、LSIチップにある電極端子の占める面積を縮小する必要があるが、LSIチップ外部との電気的な接続を行う際の制約からLSIチップにある電極端子の占める面積を縮小することは容易ではなく、したがってLSIチップの面積縮小を実現するのは困難であり、またスクライブ領域上に形成されたスクライブTEGにおいても、スクライブTEGにある電極端子の占める面積を縮小する必要があるが、TEG評価時の外部との電気的な接続を行う際の制約からスクライブTEGにある電極端子の占める面積を縮小することは容易ではなく、したがってスクライブ領域の面積縮小を実現するのは困難であるという短所を有していた。
【0010】
この課題に対して、従来、LSIチップにある内部回路の検査を行うためにLSIチップ内に設けられていた電極端子をスクライブ領域に引き出して形成することにより、LSIチップの面積を縮小する技術が提案されている。
【特許文献1】特開平6−349926号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
しかしながら、LSIチップの微細化と低コスト化が進んでいく中、LSIチップにある電極端子とスクライブTEGにある電極端子のウエハ上で占める面積比率の増大傾向は収まらず、LSIチップにある電極端子とスクライブTEGにある電極端子の大きさがネックとなってLSIチップ面積の縮小と低コスト化が困難であるという問題は依然として大きな課題となっている。
【0012】
したがって、本発明の目的は、上記課題に鑑みて、LSIチップとスクライブTEGにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現する半導体装置を提供することである。
【課題を解決するための手段】
【0013】
上記課題を解決するために、本発明の請求項1記載の半導体装置は、半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたLSIチップと、前記LSIチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブTEGとを備え、前記スクライブTEG内の電極端子のうちの少なくとも一つは、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続されている。
【0014】
請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記スクライブTEG内の電極端子のうち少なくとも他の1つは、前記LSIチップ内の検査回路とのみ電気的に接続されている。
【0015】
請求項3記載の半導体装置は、請求項1記載の半導体装置において、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続された前記スクライブTEG内の電極端子は、切り替えスイッチにより、前記スクライブTEG内の評価素子もしくは前記LSIチップ内の検査回路のいずれか一方に接続される。
【0016】
請求項4記載の半導体装置は、請求項2記載の半導体装置において、前記LSIチップ内の検査回路とのみ電気的に接続された前記スクライブTEG内の電極端子は、前記検査回路と直接電気的に接続されている。
【0017】
請求項5記載の半導体装置は、請求項1,2,3または4記載の半導体装置において、前記スクライブTEG内の電極端子と前記LSIチップ内の検査回路とは、前記LSIチップの最上層配線を用いて、前記LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【0018】
請求項6記載の半導体装置は、半導体素子からなる内部回路が集積して形成され、電極端子が形成されたLSIチップと、前記LSIチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブTEGとを備え、前記スクライブTEG内の評価素子のうち少なくとも1つは、前記LSIチップ内の電極端子と電気的に接続されている。
【0019】
請求項7記載の半導体装置は、請求項6記載の半導体装置において、前記スクライブTEG内の全ての評価素子は、前記LSIチップ内の電極端子と電気的に接続され、前記スクライブTEG内には電極端子が存在しない。
【0020】
請求項8記載の半導体装置は、半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成され、電極端子が形成されたLSIチップと、前記LSIチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブTEGとを備え、前記LSIチップ内の電極端子のうち少なくとも1つは、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続されている。
【0021】
請求項9記載の半導体装置は、請求項8記載の半導体装置において、前記LSIチップ内の電極端子のうち少なくとも他の1つは、前記スクライブTEG内の評価素子とのみ電気的に接続されている。
【0022】
請求項10記載の半導体装置は、請求項8記載の半導体装置において、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続された前記LSIチップ内の電極端子は、切り替えスイッチにより、前記スクライブTEG内の評価素子もしくは前記LSIチップ内の検査回路のいずれか一方に接続される。
【0023】
請求項11記載の半導体装置は、請求項9記載の半導体装置において、前記スクライブTEG内の評価素子とのみ電気的に接続された前記LSIチップ内の電極端子は、前記評価素子と直接電気的に接続されている。
【0024】
請求項12記載の半導体装置は、請求項6,7,8,9,10または11記載の半導体装置において、前記LSIチップ内の電極端子と前記スクライブTEG内の評価素子とは、前記LSIチップの最上層配線を用いて、前記LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【発明の効果】
【0025】
本発明の請求項1記載の半導体装置によれば、スクライブTEG内の電極端子のうちの少なくとも一つは、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されているので、スクライブTEGにある電極端子をLSIチップにある検査回路に接続することで、スクライブTEG内の電極端子でLSIチップ内の検査回路を評価でき、LSIチップにある内部回路の検査を行うためにLSIチップ内に設けられていた電極端子をLSIチップ内からなくすことができる。このため、LSIチップにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現することが可能となる。
【0026】
請求項2では、スクライブTEG内の電極端子のうち少なくとも他の1つは、LSIチップ内の検査回路とのみ電気的に接続されているので、検査回路を直接スクライブTEGの電極端子に接続することができる。
【0027】
請求項3では、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されたスクライブTEG内の電極端子は、切り替えスイッチにより、スクライブTEG内の評価素子もしくはLSIチップ内の検査回路のいずれか一方に接続されるので、スクライブTEG内の評価素子の電極端子とLSIチップ内の検査回路の電極端子を共用することができる。
【0028】
請求項4では、請求項2記載の半導体装置において、LSIチップ内の検査回路とのみ電気的に接続されたスクライブTEG内の電極端子は、検査回路と直接電気的に接続されていることが好ましい。
【0029】
請求項5では、スクライブTEG内の電極端子とLSIチップ内の検査回路とは、LSIチップの最上層配線を用いて、LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されているので、スクライブTEG内の電極端子とLSIチップ内の検査回路を接続する最上層配線が、シールリングの最上層配線を跨ぐレイアウトに対応できる。
【0030】
本発明の請求項6記載の半導体装置によれば、スクライブTEG内の評価素子のうち少なくとも1つは、LSIチップ内の電極端子と電気的に接続されているので、スクライブTEGにある評価素子をLSIチップにある電極端子に接続することで、スクライブTEGにある電極端子をなくすことができる。このため、スクライブTEGにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現することが可能となる。
【0031】
請求項7では、請求項6記載の半導体装置において、スクライブTEG内の全ての評価素子は、LSIチップ内の電極端子と電気的に接続され、スクライブTEG内には電極端子が存在しないことが好ましい。
【0032】
本発明の請求項8記載の半導体装置によれば、LSIチップ内の電極端子のうち少なくとも1つは、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されているので、スクライブTEGにある評価素子をLSIチップにある電極端子に接続することで、スクライブTEGにある電極端子をなくすことができる。このため、スクライブTEGにある電極端子によるLSIチップ面積の増大と高コスト化を抑制し、LSIチップ面積の縮小と低コスト化を実現することが可能となる。
【0033】
請求項9では、LSIチップ内の電極端子のうち少なくとも他の1つは、スクライブTEG内の評価素子とのみ電気的に接続されているので、スクライブTEG内の評価素子を直接LSIチップ内の電極端子に接続することができる。
【0034】
請求項10では、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されたLSIチップ内の電極端子は、切り替えスイッチにより、スクライブTEG内の評価素子もしくはLSIチップ内の検査回路のいずれか一方に接続されるので、スクライブTEG内の評価素子の電極端子とLSIチップ内の検査回路の電極端子を共用することができる。
【0035】
請求項11では、請求項9記載の半導体装置において、スクライブTEG内の評価素子とのみ電気的に接続されたLSIチップ内の電極端子は、評価素子と直接電気的に接続されていることが好ましい。
【0036】
請求項12では、LSIチップ内の電極端子とスクライブTEG内の評価素子とは、LSIチップの最上層配線を用いて、LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されているので、LSIチップ内の電極端子とスクライブTEG内の評価素子を接続する最上層配線が、シールリングの最上層配線を跨ぐレイアウトに対応できる。
【発明を実施するための最良の形態】
【0037】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置について、図1および図2に基づいて説明する。
【0038】
図1は、本実施形態に係るLSIチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図2は、図1のスクライブ領域上に形成されたスクライブTEGにある電極端子とLSIチップにある各内部回路の検査に用いる検査回路を接続したチップの一部を拡大して模式的に示す平面図である。
【0039】
図1に示すように、1はLSIチップ、2はLSIチップにある電極端子、3はLSIチップの外周に沿って形成されたシールリング、4はスクライブ領域、5はスクライブTEG、6はスクライブTEGの電極端子、7はスクライブTEGの電極端子とLSIチップにある各内部回路の検査に用いる検査回路を接続する配線である。
【0040】
LSIチップ1はウエハ面上に格子状に形成され、LSIチップ1の周辺にはチップを切断するためのスクライブ領域4が形成されている。LSIチップ1には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子2もしくは回路素子と接続されていない電極端子2が形成されている。
【0041】
LSIチップ1の外周に沿って決められた拡散層とその上層にはCu配線層と最上層にはアルミ配線層からなるシールリング3が形成されている。シールリング3はLSIチップ1を囲むように形成されているもので、その外側のスクライブ領域4上にはスクライブTEG5が形成されており、スクライブTEG5には評価素子と電極端子6が形成されている。スクライブTEG5にある電極端子6の一部はLSIチップ1にある各内部回路の検査に用いる検査回路に配線7によって接続されている。
【0042】
図2に示すように、8はLSIチップ、9はLSIチップにある電極端子、10はLSIチップの外周に沿って形成されたシールリング、11はスクライブTEG、12a,12bはスクライブTEG内の電極端子、13はスクライブTEGの評価素子、14はLSIチップにある各内部回路と電極端子を接続する配線、15はスクライブTEGの評価素子と電極端子を接続する配線、16はスクライブTEGの電極端子とLSIチップにある各内部回路の検査に用いる検査回路を接続する配線、17は切り替えスイッチである。
【0043】
LSIチップ8にある各内部回路の検査に用いる検査回路をスクライブTEGの評価素子13が接続された電極端子12aに接続する場合に、接続切り替え手段として切り替えスイッチ17を接続し、切り替えスイッチ17により入出力信号を制御し所定の測定を実施する。すなわち、切り替えスイッチ17によりスクライブTEG11の評価素子13もしくはLSIチップ8にある各内部回路の検査に用いる検査回路のどちらかが選択される。切り替えスイッチ17は入力インピーダンス制御回路や出力インピーダンス制御回路で構成されている。
【0044】
LSIチップ8にある各内部回路の検査に用いる検査回路をスクライブTEGの評価素子13に接続されていない電極端子12bに接続する場合には、切り替えスイッチ17は不要であり、直接スクライブTEGの電極端子12bに接続される。
【0045】
また、スクライブTEGの電極端子12a,12bとLSIチップ8にある各内部回路の検査に用いる検査回路を接続する配線16はアルミ配線で形成されており、LSIチップ8の外周に沿って形成されたシールリング10の最上層にあるアルミ配線を跨ぐレイアウトになるため、シールリング10の最上層にあるアルミ配線層は接続配線16がシールリング10を跨ぐ近接付近で切断する。これにより、スクライブTEG内の電極端子12a,12bとLSIチップ8内の検査回路とは、LSIチップ8の最上層配線を用いて、シールリング10の最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【0046】
本実施形態によると、スクライブ領域上に形成されたスクライブTEGにある電極端子をLSIチップにある各内部回路の検査に用いる検査回路に接続することで、LSIチップにある内部回路の検査を行うためにLSIチップ内に設けられていた電極端子をLSIチップ内からなくすことができるため、LSIチップの面積を縮小しウエハ上のLSIチップ取れ数が増大し低コスト化が実現することができる。
【0047】
また、スクライブ領域においては、スクライブTEGの電極端子とLSIチップにある内部回路の検査を行うための電極端子を共用することで、スクライブTEGの電極端子数を増大させる事なくLSIチップ内の内部回路を検査するための電極端子を増大できるものとなる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置について、図3および図4に基づいて説明する。
【0048】
図3は、本実施形態に係るLSIチップとスクライブ領域の一部を拡大して模式的に示す平面図である。図4は、図3のLSIチップにある電極端子とスクライブ領域上に形成されたスクライブTEGにある評価素子を接続したチップの一部を拡大して模式的に示す平面図である。
【0049】
図3に示すように、21はLSIチップ、22はLSIチップにある電極端子、23はLSIチップの外周に沿って形成されたシールリング、24はスクライブ領域、25はスクライブTEG、26はスクライブTEGの評価素子とLSIチップにある電極端子を接続する配線である。
【0050】
LSIチップ21はウエハ面上に格子状に形成され、LSIチップ21の周辺にはチップを切断するためのスクライブ領域24が形成されている。LSIチップ21には、図示は省略するがトランジスタなどの回路素子とその回路素子に接続された電極端子22もしくは回路素子と接続されていない電極端子22が形成されている。
【0051】
LSIチップの外周に沿ってシールリング23が形成され、その外側のスクライブ領域にはスクライブTEG25が形成されており、スクライブTEG25には評価素子が形成されており、評価素子を接続するための電極端子は形成されていない。スクライブTEG25にある評価素子はLSIチップ21にある電極端子22に接続されている。
【0052】
図4に示すように、27はLSIチップ、28a,28bはLSIチップにある電極端子、29はLSIチップの外周に沿って形成されたシールリング、30はスクライブTEG、31はLSIチップにある各内部回路と電極端子を接続する配線、32a,32bはスクライブTEGの評価素子、33はスクライブTEGの評価素子とLSIチップにある電極端子を接続する配線、34a,34bは切り替えスイッチである。
【0053】
LSIチップ27にある各内部回路に接続された電極端子28aをスクライブTEGの評価素子32aに接続する場合、スクライブTEGの評価素子32aと接続する切り替えスイッチ34aを接続し、LSIチップ27にある各内部回路と接続する切り替えスイッチ34bを切断して、切り替えスイッチ34a,34bにより入出力信号を制御し所定の測定を実施する。すなわち、切り替えスイッチ34a,34bによりスクライブTEGの評価素子32aもしくはLSIチップ27にある各内部回路のどちらかが選択される。切り替えスイッチ34a,34bは入力インピーダンス制御回路や出力インピーダンス制御回路で構成されている。
【0054】
LSIチップ27にある各内部回路に接続されていない電極端子28bとスクライブTEGの評価素子32bを接続する場合には、切り替えスイッチ34a,34bは不要であり、直接LSIチップの電極端子28bに接続される。
【0055】
また、スクライブTEGの評価素子32a,32bとLSIチップにある電極端子28a,28bを接続する配線33はアルミ配線で形成されており、LSIチップ27の外周に沿って形成されたシールリング29の最上層にあるアルミ配線を跨ぐレイアウトになるため、シールリング29の最上層にあるアルミ配線層は接続配線33がシールリング29を跨ぐ近接付近で切断する。これにより、LSIチップ27内の電極端子28a,28bとスクライブTEG内の評価素子32a,32bとは、LSIチップの最上層配線を用いて、シールリング29の最上層配線を部分的に切断した箇所を通して電気的に接続されている。
【0056】
本実施形態によると、スクライブ領域上に形成されたスクライブTEGにある評価素子をLSIチップにある電極端子に接続することで、チップ切断されるスクライブ領域上に形成されるスクライブTEGにある電極端子をなくすことができるため、スクライブ領域の面積を増大することなくスライブTEGにある評価素子面積と評価素子数が増大でき、また、同時にスクライブ領域面積の縮小もできるため、ウエハ上のLSIチップ取れ数が増大し低コスト化が実現することができる。
【0057】
また、チップ切断されるスクライブ領域上に形成されるスクライブTEGにある金属材料が大面積を占める電極端子がなくなり、ダイシング加工の際にスクライブ領域切断による金属膜からのチップ汚染防止の向上となる。
【0058】
なお、第2の実施形態において、スクライブTEG内の評価素子のうち少なくとも1つは、LSIチップ内の電極端子と電気的に接続されており、その他の評価素子は第1の実施形態と同様にスクライブTEG内にある電極端子に接続してもよい。また、LSIチップ内の電極端子のうち少なくとも1つは、スクライブTEG内の評価素子およびLSIチップ内の検査回路と電気的に接続されており、その他のLSIチップ内の電極端子はLSIチップ内の内部回路に接続するかまたは接続されない構成にしてもよい。
【産業上の利用可能性】
【0059】
本発明の半導体装置は、LSIチップ面積の縮小と低コスト化を実現するものであり、LSIチップの微細化等に有用である。
【図面の簡単な説明】
【0060】
【図1】本発明の第1の実施形態に係る半導体装置の平面図である。
【図2】本発明の第1の実施形態に係る半導体装置のLSIチップとスクライブTEGの要部拡大平面図である。
【図3】本発明の第2の実施形態に係る半導体装置の平面図である。
【図4】本発明の第2の実施形態に係る半導体装置のSIチップとスクライブTEGの要部拡大平面図である。
【図5】従来の半導体装置の平面図である。
【図6】従来の半導体装置のSIチップとスクライブTEGの要部拡大平面図である。
【符号の説明】
【0061】
1,8,21,27,40,46 LSIチップ
2,9,22,28a,28b,41,47 LSIチップにある電極端子
3,10,23,29,42,48 LSIチップの外周に沿って形成されたシールリング
4,24,43 スクライブ領域
5,11,25,30,44,49 スクライブTEG
6,12a,12b,45,50 スクライブTEGの電極端子
7,16 スクライブTEGの電極端子とLSIチップにある各内部回路の検査に用いる検査回路を接続する配線
13,32a,32b,52 スクライブTEGの評価素子
14,31,51 LSIチップにある各内部回路と電極端子を接続する配線
15,53 スクライブTEGの評価素子と電極端子を接続する配線
17,34a,34b 切り替えスイッチ
26,33 スクライブTEGの評価素子とLSIチップにある電極端子を接続する配線
【特許請求の範囲】
【請求項1】
半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたLSIチップと、
前記LSIチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブTEGとを備え、
前記スクライブTEG内の電極端子のうちの少なくとも一つは、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続されていることを特徴とする半導体装置。
【請求項2】
前記スクライブTEG内の電極端子のうち少なくとも他の1つは、前記LSIチップ内の検査回路とのみ電気的に接続されている請求項1記載の半導体装置。
【請求項3】
前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続された前記スクライブTEG内の電極端子は、切り替えスイッチにより、前記スクライブTEG内の評価素子もしくは前記LSIチップ内の検査回路のいずれか一方に接続される請求項1記載の半導体装置。
【請求項4】
前記LSIチップ内の検査回路とのみ電気的に接続された前記スクライブTEG内の電極端子は、前記検査回路と直接電気的に接続されている請求項2記載の半導体装置。
【請求項5】
前記スクライブTEG内の電極端子と前記LSIチップ内の検査回路とは、前記LSIチップの最上層配線を用いて、前記LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている請求項1,2,3または4記載の半導体装置。
【請求項6】
半導体素子からなる内部回路が集積して形成され、電極端子が形成されたLSIチップと、
前記LSIチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブTEGとを備え、
前記スクライブTEG内の評価素子のうち少なくとも1つは、前記LSIチップ内の電極端子と電気的に接続されていることを特徴とする半導体装置。
【請求項7】
前記スクライブTEG内の全ての評価素子は、前記LSIチップ内の電極端子と電気的に接続され、
前記スクライブTEG内には電極端子が存在しない請求項6記載の半導体装置。
【請求項8】
半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成され、電極端子が形成されたLSIチップと、
前記LSIチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブTEGとを備え、
前記LSIチップ内の電極端子のうち少なくとも1つは、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続されていることを特徴とする半導体装置。
【請求項9】
前記LSIチップ内の電極端子のうち少なくとも他の1つは、前記スクライブTEG内の評価素子とのみ電気的に接続されている請求項8記載の半導体装置。
【請求項10】
前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続された前記LSIチップ内の電極端子は、切り替えスイッチにより、前記スクライブTEG内の評価素子もしくは前記LSIチップ内の検査回路のいずれか一方に接続される請求項8記載の半導体装置。
【請求項11】
前記スクライブTEG内の評価素子とのみ電気的に接続された前記LSIチップ内の電極端子は、前記評価素子と直接電気的に接続されている請求項9記載の半導体装置。
【請求項12】
前記LSIチップ内の電極端子と前記スクライブTEG内の評価素子とは、前記LSIチップの最上層配線を用いて、前記LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている請求項6,7,8,9,10または11記載の半導体装置。
【請求項1】
半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたLSIチップと、
前記LSIチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブTEGとを備え、
前記スクライブTEG内の電極端子のうちの少なくとも一つは、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続されていることを特徴とする半導体装置。
【請求項2】
前記スクライブTEG内の電極端子のうち少なくとも他の1つは、前記LSIチップ内の検査回路とのみ電気的に接続されている請求項1記載の半導体装置。
【請求項3】
前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続された前記スクライブTEG内の電極端子は、切り替えスイッチにより、前記スクライブTEG内の評価素子もしくは前記LSIチップ内の検査回路のいずれか一方に接続される請求項1記載の半導体装置。
【請求項4】
前記LSIチップ内の検査回路とのみ電気的に接続された前記スクライブTEG内の電極端子は、前記検査回路と直接電気的に接続されている請求項2記載の半導体装置。
【請求項5】
前記スクライブTEG内の電極端子と前記LSIチップ内の検査回路とは、前記LSIチップの最上層配線を用いて、前記LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている請求項1,2,3または4記載の半導体装置。
【請求項6】
半導体素子からなる内部回路が集積して形成され、電極端子が形成されたLSIチップと、
前記LSIチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブTEGとを備え、
前記スクライブTEG内の評価素子のうち少なくとも1つは、前記LSIチップ内の電極端子と電気的に接続されていることを特徴とする半導体装置。
【請求項7】
前記スクライブTEG内の全ての評価素子は、前記LSIチップ内の電極端子と電気的に接続され、
前記スクライブTEG内には電極端子が存在しない請求項6記載の半導体装置。
【請求項8】
半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成され、電極端子が形成されたLSIチップと、
前記LSIチップ周辺のスクライブ領域上に形成され、評価素子が形成されたスクライブTEGとを備え、
前記LSIチップ内の電極端子のうち少なくとも1つは、前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続されていることを特徴とする半導体装置。
【請求項9】
前記LSIチップ内の電極端子のうち少なくとも他の1つは、前記スクライブTEG内の評価素子とのみ電気的に接続されている請求項8記載の半導体装置。
【請求項10】
前記スクライブTEG内の評価素子および前記LSIチップ内の検査回路と電気的に接続された前記LSIチップ内の電極端子は、切り替えスイッチにより、前記スクライブTEG内の評価素子もしくは前記LSIチップ内の検査回路のいずれか一方に接続される請求項8記載の半導体装置。
【請求項11】
前記スクライブTEG内の評価素子とのみ電気的に接続された前記LSIチップ内の電極端子は、前記評価素子と直接電気的に接続されている請求項9記載の半導体装置。
【請求項12】
前記LSIチップ内の電極端子と前記スクライブTEG内の評価素子とは、前記LSIチップの最上層配線を用いて、前記LSIチップの外周に沿って形成されたシールリングの最上層配線を部分的に切断した箇所を通して電気的に接続されている請求項6,7,8,9,10または11記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図2】
【図3】
【図4】
【図5】
【図6】
【公開番号】特開2006−339549(P2006−339549A)
【公開日】平成18年12月14日(2006.12.14)
【国際特許分類】
【出願番号】特願2005−164989(P2005−164989)
【出願日】平成17年6月6日(2005.6.6)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
【公開日】平成18年12月14日(2006.12.14)
【国際特許分類】
【出願日】平成17年6月6日(2005.6.6)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
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