半導体装置
【課題】ＲＦＩＤが商品管理に用いられている場合には、買い物をし終わり、店を出た後にＲＦＩＤリーダ／ライタにより何を買ったかを読み取られる可能性がある。このような条件下では、ＲＦＩＤはＲＦＩＤリーダ／ライタから書き込み要求や、読み込み要求が送られてきてもその要求を実行しない事が望ましい。よって、商品を購入した後にＲＦＩＤチップの動作を停止させ、その時点からＲＦＩＤチップのデータを変化させないようにする必要がある。
【解決手段】ＲＦＩＤチップはＲＦＩＤリーダ／ライタから動作停止命令を受信した時、制御回路によってその命令をデコードし動作停止命令を実行する。また、ＲＦＩＤチップは動作停止かどうかの設定を保持するレジスタに有機メモリ等のライトワンス機能を持ち、一度値が書き込まれると物理的に元の状態に戻らないレジスタを用いる。
【解決手段】ＲＦＩＤチップはＲＦＩＤリーダ／ライタから動作停止命令を受信した時、制御回路によってその命令をデコードし動作停止命令を実行する。また、ＲＦＩＤチップは動作停止かどうかの設定を保持するレジスタに有機メモリ等のライトワンス機能を持ち、一度値が書き込まれると物理的に元の状態に戻らないレジスタを用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作停止機能を有するＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、ＲＦＩＤが普及し、商品管理、交通機関の乗車券、キャッシュカード等に用いられるようになっている。
【０００３】
商品管理に用いられる場合には、商品の在庫状況などをより簡便に管理することが出来るようになったり、ＲＦＩＤ内に商品の細かい情報を保持し、店内の端末等で閲覧することが出来るようにするなど質の高いサービスを提供することを可能にしている。また、万引き防止のためにも使用される。
【０００４】
キャッシュカードの機能にＲＦＩＤが用いられる場合では、これまで現金を持ち歩き、レジで現金を支払う繁雑な作業が必要だったのが、カード一枚持ち歩くだけでレジをすませることが可能となっている。このようにＲＦＩＤは生活に利便性をもたらす一方、無線で通信を行うという特性からくる、デメリットも考えられる。
【０００５】
例えば、ＲＦＩＤが商品管理に用いられている場合には、買い物をし終わり、店を出た後にＲＦＩＤリーダ／ライタにより何を買ったかを読み取られる可能性がある。このように無線であるが故に、気づかないまま他人に自分の情報を読み取られてしまう可能性がある。
【０００６】
また、クレジットカードなど重要な個人情報を保持しているＲＦＩＤを紛失した場合などには、他人にクレジットカードの内部に保持されている情報を盗み見られる可能性が出てくる。このような条件下では、ＲＦＩＤはＲＦＩＤリーダ／ライタから書き込み要求や、読み込み要求が送られてきてもその要求を実行しない事が望ましい。
【０００７】
上記のような例にあるように、ＲＦＩＤが悪意のある人物によって悪用される可能性は、ＲＦＩＤの全体的なシステムとして避ける必要がある。
【０００８】
このような背景から、商品を購入した後にＲＦＩＤチップの動作を停止させる事が提案されている（非特許文献１参照）。
【非特許文献１】「ＩＣタグ飛躍への課題」、日経バイト誌（日経ＢＰ社刊）、２００３年５月号、７８ページ
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のように、ＲＦＩＤチップが動作を停止させる命令を受信した場合、動作を停止するという情報をその時点から保ち続ける必要がある。
【００１０】
商品の流通に用いられるＲＦＩＤチップには、基本的に自らが電源を持たず、ＲＦＩＤリーダ／ライタが発生する磁場から電源を発生させるパッシブのものが想定されている。このため、電源がない状態でも情報を保つ必要がある。
【００１１】
このため、ＥＥＰＲＯＭ等で状態を保つ方法が考えられる。しかし、ＥＥＰＲＯＭに値を書き込むには高い電圧が必要とされ動作を停止させるためだけに大きな昇圧回路を必要とする。
【００１２】
また、ＥＥＰＲＯＭは基本的に書き換え可能であるため動作停止状態を解除されてしまう可能性が物理的に存在することになる。
【００１３】
そこで本発明は効率よく、動作停止機能を解除される可能性が物理的に存在しない動作停止の設定を保持するレジスタをＲＦＩＤチップに実装することを課題とする。
【課題を解決するための手段】
【００１４】
本発明は以上の問題点を鑑みなされたもので、ＲＦＩＤのシステムに対するアタッカーの存在を考慮に入れ、システムとして、あるＲＦＩＤがリーダ／ライタからの要求を受け入れる必要がないと判断されたときに、そのＲＦＩＤを動作停止状態に出来る安全機構を有する事を特徴とする。
【００１５】
本発明のＲＦＩＤチップを用いるＲＦＩＤシステムは動作停止命令を命令セットに有する。
【００１６】
本発明のＲＦＩＤチップはメモリ回路を有し、そのメモリ回路内に動作停止の設定を保持するレジスタを有する。
【００１７】
本発明のＲＦＩＤチップはＲＦＩＤリーダ／ライタから動作停止命令を受信した時、制御回路によってその命令をデコードし動作停止命令を実行する。この時、制御回路は動作停止の設定を保持するレジスタに動作停止の値を書き込む。
【００１８】
本発明のＲＦＩＤチップは動作停止かどうかの設定を保持するレジスタに有機メモリ等のライトワンス機能を持ち、一度値が書き込まれると物理的に元の状態に戻らないレジスタを用いる事を特徴とする。
【００１９】
このため、物理的に動作可能な状態に後戻りする可能性がなくＥＥＰＲＯＭ等の書き換えが可能なメモリを用いる場合に比べて、より確実に動作を停止させることが可能である。
【００２０】
以下に本発明の具体的な構成を示す。
【００２１】
本発明の半導体装置は、アンテナと、メモリセルと、制御回路と、を有し、メモリセルは、対向して設けられた電極の間にメモリ材料層を有し、制御回路は、アンテナから受信した命令をメモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、メモリセルは物理的特性が可逆的に変化しない。
【００２２】
また、本発明の半導体装置は、アンテナと、複数のメモリセルを有するメモリセルアレイを含むメモリ回路と、制御回路と、を有し、メモリセルアレイは、第１の方向に伸張する複数のビット線と、第１の方向と垂直な方向に伸張する複数のワード線とを含み、ビット線とワード線との交差部にそれぞれメモリセルが形成され、メモリセルのビット線とワード線との間にメモリ材料層を有し、制御回路は、アンテナから受信した命令をメモリセルの物理的特性を変化させることによりデータとして記憶させる手段を有し、メモリセルは物理的特性が可逆的に変化しない。
【００２３】
また、本発明の半導体装置は、上記構成において、命令は、半導体装置の動作を停止させる。
【００２４】
また、本発明の半導体装置は、アンテナを有する回路と、ＲＯＭ及びＲＡＭを有するメモリ回路と、アンテナから受信した命令をＲＡＭにデータとして記憶させる受信回路と、ＲＡＭから取り込んだデータを、アンテナを有する回路に送信する送信回路と、制御回路と、を有し、ＲＯＭはメモリセルを有し、メモリセルは、対向して設けられた電極の間にメモリ材料層を有し、制御回路は、アンテナから受信した動作停止命令がデータとして記憶されたＲＡＭからデータを読み込み、メモリセルの物理的特性を変化させることによりメモリセルにデータとして記憶させる手段を有し、メモリセルは物理的特性が可逆的に変化しない。
【００２５】
また、本発明の半導体装置は、アンテナを有する回路と、ＲＯＭ及びＲＡＭを有するメモリ回路と、アンテナから受信した命令をＲＡＭにデータとして記憶させる受信回路と、ＲＡＭから取り込んだデータを、アンテナを有する回路に送信する送信回路と、制御回路と、を有し、ＲＯＭは、複数のメモリセルを有するメモリセルアレイを含み、メモリセルアレイは、第１の方向に伸張する複数のビット線と、第１の方向と垂直な方向に伸張する複数のワード線とを含み、ビット線とワード線との交差部にそれぞれメモリセルが形成され、メモリセルのビット線とワード線との間にメモリ材料層を有し、制御回路は、アンテナから受信した動作停止命令がデータとして記憶されたＲＡＭからデータを読み込み、メモリセルの物理的特性を変化させることによりメモリセルにデータとして記憶させる手段を有し、メモリセルは物理的特性が可逆的に変化しない。
【００２６】
また、本発明の半導体装置は、上記構成において、動作停止命令は、制御回路の動作を停止させる。
【００２７】
また、本発明の半導体装置は、上記構成において、メモリセルはメモリ材料層への電気的作用、光学的作用又は熱的作用により物理的特性が変化する。
【００２８】
また、本発明の半導体装置は、上記構成において、物理的特性は抵抗特性である。
【００２９】
また、本発明の半導体装置は、上記構成において、メモリ材料層に無機材料を用いている。
【００３０】
また、本発明の半導体装置は、上記構成において、メモリ材料層に有機材料を用いている。
【００３１】
また、本発明の半導体装置は、上記構成において、メモリ材料層に発光材料を用いている。
【００３２】
また、本発明の半導体装置は、上記構成において、メモリ材料層に金属酸化物が含まれている。
【発明の効果】
【００３３】
ＲＦＩＤの通信距離は、近年の技術革新によってどんどん大きくなる傾向にあり、またこれからもさらに大きくなると容易に想像される。これによって、新しい使い方が登場し、それによって生活がどんどん便利になる一方、通信距離が大きくなるにつれてプラス面と同時に、マイナス面も考慮に入れる必要が発生してくる。
【００３４】
本発明により、ＲＦＩＤシステムに対するアタッカーの存在を考慮したシステムの設計を行うことが可能となり、より安全でプライバシーの確保されたＲＦＩＤシステムをより簡便で、確実な方法で提供する事が出来る。
【発明を実施するための最良の形態】
【００３５】
以下に、本発明の実施の形態を図面に基づいて説明する。
但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
（実施の形態１）
本実施の形態では、ＲＦＩＤチップの構成について説明する。また本発明のＲＦＩＤチップのような半導体素子を用いた装置を半導体装置と呼ぶこともできる。
【００３７】
図１に示すように本発明のＲＦＩＤチップ１０１は制御回路１０２、メモリ回路１０３、受信回路１０４、送信回路１０５、ＲＦ回路１０６を有する。メモリ回路１０３はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１０、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１１１から構成される。ＲＡＭ１１０はＳＲＡＭ等で構成されるデータレジスタ１２０、及びスタンバイレジスタ１２１を有する。ＲＯＭ１１１はライトワンスメモリ等のメモリ素子から構成される動作停止レジスタ１２２、ＲＦＩＤ固有の情報、及び制御回路で用いられるプログラム等を有する。ＲＦ回路１０６は、共振回路１１３、電源回路１１４、クロック発生回路１１５、復調回路１１６、変調回路１１７を有する。ＲＦＩＤチップ１０１は上記構成に制限されず、輻輳制御回路等を有することもある。なお、共振回路１１３はアンテナを有している。また、共振回路１１３にコンデンサを設けて、アンテナとコンデンサにより共振させるようにしてもよい。
【００３８】
本発明のＲＦＩＤチップ１０１は、共振回路１１３で、ＲＦＩＤリーダ／ライタ１３０のアンテナ１３１より発せられる電波を受信すると、電源回路１１４で電源電位が生成される。また、復調回路１１６にて受信した電波から情報を復調する。情報の送信は、変調回路１１７によって行われる。このようにしてＲＦＩＤリーダ／ライタ１３０と無線通信で情報の送受信を行うことができる。
【００３９】
ＲＦＩＤリーダ／ライタのアンテナ１３１は通信回線１３３を介して情報処理装置１３２と接続され、当該情報処理装置１３２の制御のもとにＲＦＩＤチップ１０１との情報の送受信を行うことができる。なお、アンテナ１３１と情報処理装置１３２とは赤外線通信等の無線通信によって情報のやり取りを行ってもよい。
【００４０】
共振回路１１３はＲＦＩＤリーダ／ライタのアンテナ１３１より発せられる電波を受信し、共振回路１１３のアンテナ両端に交流信号を発生する。発生した交流信号は、ＲＦＩＤチップ１０１の電力になるほか、ＲＦＩＤリーダ／ライタのアンテナ１３１から送信される命令等の情報を含んでいる。電源回路１１４は共振回路１１３に発生した交流信号をダイオードで整流し、容量を用いて平滑化することで、電源電位を生成し、各回路へ供給する。クロック発生回路１１５は共振回路１１３に発生した交流信号を基に、様々な周波数のクロック信号を生成する。復調回路１１６は共振回路に発生した交流信号に含まれる情報を復調する。
【００４１】
受信回路１０４は、復調回路１１６によって復調されたデータを受信し、そのデータをデータレジスタ１２０に書き込む。書き込みが終了した時点でスタンバイレジスタ１２１に１を書き込む。制御回路１０２は受信回路１０４がスタンバイレジスタに１を書き込んだ時点で動作を開始する。制御回路１０２は、データレジスタから受信したデータから命令を解析し、命令に従った一連の動作を実行する。また、復調した信号に誤りが無いかをチェックする回路を有してもよい。次に、データレジスタ１２０に書き込み命令を送り、命令に基づいた演算結果のデータをデータレジスタ１２０に格納した後スタンバイレジスタ１２１に１を書き込む。制御回路１０２は、メモリ回路１０３へ読み出し命令を送り、データを読み出すことができる。送信回路１０５は、制御回路１０２がスタンバイレジスタ１２１に１を書き込んだ時点で、データレジスタからデータを受信し、変調回路１１７へ出力する。
【００４２】
動作停止レジスタ１２２には、ライトワンスメモリが設けられている。制御回路１０２が動作を開始する時、制御回路１０２は常に動作停止レジスタ１２２の値をチェックするようになっており、動作停止レジスタ１２２の値が０の場合は、制御回路１０２は処理を開始し、動作停止レジスタ１２２の値が１の場合は、制御回路１０２は処理を停止する。
【００４３】
データレジスタ１２０、スタンバイレジスタ１２１にはＳＲＡＭ等、書き換え可能なメモリが設けられている。必要に応じて書き換え可能な不揮発性メモリが設けられていてもよい。
【００４４】
本実施の形態はＲＦＩＤチップ１０１がＲＦＩＤリーダ／ライタ１３０のアンテナ１３１から電力供給を受ける例を示したが、本発明はこの形態に限定されない。例えばＲＦＩＤチップ１０１は、内部に電池等を有して電力供給を行うことができ、ＲＦＩＤリーダ／ライタ１３０のアンテナ１３１とは無線で情報の送受信のみを行うことも可能である。
【００４５】
（実施の形態２）
本実施の形態では、ＲＦＩＤチップ１０１の通常動作について説明する。
【００４６】
ＲＦＩＤチップ１０１はＲＦ回路１０６で命令を受信し復調して受信回路１０４に送る。受信回路１０４は、復調されたデータをメモリ回路１０３内のデータレジスタ１２０に書き込み、その後データの書き込みが終了した事を示すためスタンバイレジスタ１２１に１を書き込む。制御回路１０２は受信回路１０４がスタンバイレジスタ１２１に書き込みが終了した事を確認した時点で、動作停止レジスタ１２２の値を確認する。
【００４７】
制御回路１０２は動作停止レジスタ１２２の値が０であることを確認し、データレジスタ１２０から読み込み処理を開始する。この時、制御回路１０２は読み込んだデータから命令を解析し、命令を実行する。そしてその結果をデータレジスタ１２０に書き込み、すべての値の書き込みが終了した時点でスタンバイレジスタ１２１に値を書き込む。送信回路１０５は、制御回路１０２がスタンバイレジスタ１２１に値を書き込んだのを確認し、データレジスタからデータを取り込んでＲＦ回路１０６に送信する。ＲＦ回路１０６は送信回路１０５から受信したデータを変調しＲＦ回路のアンテナにデータを乗せてＲＦＩＤリーダ／ライタに送信する。
【００４８】
（実施の形態３）
例えば商品管理にＲＦＩＤが用いられる場合、ＲＦＩＤチップ１０１内に保持している情報は、客が商品を購買した時点で必要でなくなる可能性がある。本実施形態では商品が購買されたときに、ＲＦＩＤリーダ／ライタ１３０からＲＦＩＤチップ１０１に動作停止命令を送り、それ以後にＲＦＩＤリーダ／ライタから何らかの命令を受信しても応答しないようにする動作について説明する。
【００４９】
ＲＦＩＤチップ１０１はＲＦ回路１０６で動作停止命令を受信し復調して受信回路１０４に送る。受信回路１０４は、復調されたデータをメモリ回路１０３内のデータレジスタ１２０に書き込み、その後データの書き込みが終了した事を示すためスタンバイレジスタ１２１に１を書き込む。制御回路１０２は受信回路１０４がスタンバイレジスタ１２１に書き込みが終了した事を確認した時点で、動作停止レジスタ１２２の値を確認する。
【００５０】
制御回路１０２は動作停止レジスタ１２２の値が０であることを確認し、データレジスタ１２０から読み込み処理を開始する。この時、制御回路１０２は読み込んだデータから動作停止命令であると解析し、メモリ回路内の動作停止レジスタ１２２に値１を書き込む。これによって、以後ＲＦＩＤチップ１０１はＲＦＩＤリーダ／ライタ１３０から命令を受信しても応答しないようになる。本実施の形態では、動作停止レジスタが１ビットである場合について説明したが、動作停止レジスタは１ビットである必要はなく必要に応じてビット数を変化させてもよい。
【００５１】
（実施の形態４）
本実施の形態では、ＲＦＩＤチップ１０１内の動作停止レジスタ１２２の値が１に設定されＲＦＩＤリーダ／ライタから命令を受信しても応答しない場合の動作について説明する。
【００５２】
ＲＦＩＤチップ１０１はＲＦ回路１０６で命令を受信し復調して受信回路１０４に送る。受信回路１０４は、復調されたデータをメモリ回路１０３内のデータレジスタ１２０に書き込み、その後データの書き込みが終了した事を示すためスタンバイレジスタ１２１に１を書き込む。制御回路１０２は受信回路１０４がスタンバイレジスタ１２１に書き込みが終了した事を確認した時点で、動作停止レジスタ１２２の値を確認する。
【００５３】
制御回路１０２は動作停止レジスタ１２２の値が１であることを確認し、この時点で処理を停止する。
【００５４】
（実施の形態５）
図２は、本実施の形態におけるＲＦＩＤチップ１０１の処理手順を示すフローチャートである。
ＲＦＩＤチップ１０１は、ステップＳＴ１１でＲＦＩＤリーダ／ライタ１３０から命令を受信すると、ステップＳＴ１２において電源回路１１４で電源、クロック発生回路１１５でクロックを発生し、復調回路１１６で受信した電波から情報をデジタルデータに復調する。
【００５５】
次にステップＳＴ１３で受信回路１０４が復調回路１１６からデータを受信すると、まずステップＳＴ１４でデータレジスタ１２０に受信したデータを書き込み、データの書き込みが終了すると、ＳＴ１５でスタンバイレジスタ１２１に１を書き込む。
【００５６】
次にステップＳＴ１６で、制御回路１０２はスタンバイレジスタ１２１に値が書き込まれた後、動作停止レジスタ１２２の値を読み込む。動作停止レジスタの値が１の場合は、その時点で処理を停止し、動作停止レジスタの値が０の場合は、処理を開始する。
【００５７】
次にＳＴ１７で制御回路１０２はデータレジスタ１２０からデータを読み込み、データから命令を解析する。
【００５８】
ステップＳＴ１８において、命令が動作停止命令の場合（ｙｅｓ）は、ステップＳＴ２０において制御回路１０２が動作停止レジスタ１２２に１を書き込み、ＲＦＩＤチップ１０１が以後ＲＦＩＤリーダ／ライタ１３０から命令を受信しても応答しないようにして処理を終了する。
【００５９】
ステップＳＴ１８において命令が動作停止命令でない場合（ｎｏ）は、制御回路１０２は命令に従って処理を実行し、ステップＳＴ１９で処理結果をデータレジスタ１２０に書き込む。
【００６０】
ステップＳＴ２１において制御回路１０２はデータレジスタ１２０にデータの書き込みが終了した時点でスタンバイレジスタ１２１に１を書き込み送信回路１０５に処理が終了したことを知らせる。
【００６１】
ステップＳＴ２２において送信回路１０５は制御回路１０２がスタンバイレジスタ１２１に値を書き込んだ時点でデータレジスタ１２０からデータを取り込み変調回路１１７に送信する。
【００６２】
ステップＳＴ２３において変調回路１１７は受信したデータを変調し、共振回路１１３に変調した信号を送信する。共振回路１１３は変調されたデータを共振させてアンテナからリーダ／ライタに処理結果を送信する。以上で、ＲＦＩＤチップ１０１の一連の処理が終了する。
【００６３】
（実施の形態６）
本実施の形態では、ＲＦＩＤチップ１０１が有するＲＯＭ１１１、及びその動作方法について説明する。
【００６４】
図１のＲＯＭ１１１の構成を、図３のＲＯＭ７０７を用いて説明する。ＲＯＭ７０７はメモリ素子が形成されたメモリセルアレイ７５６及び駆動回路を有する。駆動回路は、カラムデコーダ７５１、ローデコーダ７５２、読み出し回路７５４、書き込み回路７５５、セレクタ７５３を有する。
【００６５】
メモリセルアレイ７５６はビット線Ｂｍ（ｍ＝１からｘ）、ワード線Ｗｎ（ｎ＝１からｙ）、ビット線とワード線とそれぞれの交点にメモリセル７５７を有する。なお、メモリセル７５７はトランジスタが接続されたアクティブ型であっても、パッシブ素子だけで構成されるパッシブ型であってもよい。またビット線Ｂｍはセレクタ７５３により制御され、ワード線Ｗｎはローデコーダ７５２により制御される。
【００６６】
カラムデコーダ７５１は、任意のビット線を指定するアドレス信号を受けて、セレクタ７５３に信号を与える。セレクタ７５３は、カラムデコーダ７５１の信号を受けて指定のビット線を選択する。ローデコーダ７５２は、任意のワード線を指定するアドレス信号を受けて、指定のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル７５７が選択される。読み出し回路７５４は選択されたメモリセルが有する情報を読み出して出力する。書き込み回路７５５は書き込みに必要な電圧を生成し、選択されたメモリセルに電圧を印加することで、情報の書き込みを行う。
【００６７】
次に、メモリセル７５７の回路構成を説明する。本実施の形態では、下部電極、上部電極を有し、当該一対の電極間にメモリ材料層が介在したメモリ素子７８３を有するメモリセルについて説明する。
【００６８】
図４（Ａ）に示すメモリセル７５７は、トランジスタ７８１とメモリ素子７８３とを有するアクティブ型のメモリセルである。トランジスタ７８１は、薄膜トランジスタを適用することができる。トランジスタ７８１が有するゲート電極は、ワード線Ｗｙに接続される。また当該トランジスタ７８１が有するソース電極及びドレイン電極の一方は、ビット線Ｂｘに接続され、他方はメモリ素子７８３と接続される。メモリ素子７８３の下部電極は、トランジスタ７８１のソース電極及びドレイン電極の一方と電気的に接続している。またメモリ素子７８３の上部電極（７８２に相当）は、共通電極として、各メモリ素子で共有することができる。
【００６９】
また図４（Ｂ）に示すように、メモリ素子７８３がダイオード７８４に接続された構成を用いてもよい。ダイオード７８４は、トランジスタのソース電極及びドレイン電極の一方と、ゲート電極とが接続された所謂ダイオード接続構造を採用することができる。またダイオード７８４として、メモリ材料層と下部電極とのコンタクトによるショットキーダイオードを用いたり、メモリ材料の積層によって形成されるダイオードなどを利用することもできる。
【００７０】
メモリ材料層としては、電気的作用、光学的作用又は熱的作用等により、その性質や状態が変化する材料を用いることができる。例えば、ジュール熱による溶融、絶縁破壊等により、その性質や状態が変化し、下部電極と、上部電極とが短絡することができる材料を用いればよい。そのためメモリ材料層の厚さは、５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍとするとよい。このようなメモリ材料層は、無機材料又は有機材料を用いることができ、蒸着法、スピンコーティング法、液滴吐出法等により形成することができる。
【００７１】
無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等がある。このような無機材料であっても、その膜厚を制御することによって、絶縁破壊を生じさせ、下部電極と上部電極とを短絡させることができる。
【００７２】
有機材料としては、例えば、４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物、ポリビニルカルバゾール（略称：ＰＶＫ）やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等を用いることができる。これら材料は、正孔輸送性の高い物質である。
【００７３】
また、他にも有機材料として、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これら材料は、電子輸送性が高い物質である。
【００７４】
さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等の化合物等を用いることができる。
【００７５】
またメモリ材料層は単層構造であっても、積層構造であってもよい。積層構造の場合、上記材料から選び、積層構造することができる。また上記有機材料と、発光材料とを積層してもよい。発光材料として、４−ジシアノメチレン−２−メチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン、ペリフランテン、１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−２，５−ジシアノベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等がある。
【００７６】
また、上記発光材料を分散してなる層を用いてもよい。発光材料分散してなる層において、母体となる材料としては、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。
【００７７】
このような有機材料は、熱的作用等によりその性質を変化させるため、ガラス転移温度（Ｔｇ）が５０℃から３００℃、好ましくは８０℃から１２０℃であるとよい。
【００７８】
また、有機材料や発光材料に金属酸化物を混在させた材料を用いてもよい。なお金属酸化物を混在させた材料とは、上記有機材料又は発光材料と、金属酸化物とが混合した状態、又は積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を指す。このような材料を有機無機複合材料と呼ぶことができる。
【００７９】
例えば正孔輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物にはバナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いると好ましい。
【００８０】
また電子輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物にはリチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、マグネシウム酸化物を用いると好ましい。
【００８１】
メモリ材料層には、電気的作用、光学的作用又は熱的作用により、その性質が変化する材料を用いればよいため、例えば光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【００８２】
次に、図４（Ａ）に示したようなアクティブ型のメモリセル７５７に情報の書き込みを行うときの動作について説明する。なお本実施の形態では、初期状態のメモリ素子が格納する値を「０」、電気的作用等によって特性を変化させたメモリ素子が格納する値を「１」とする。また、初期状態のメモリ素子は抵抗値が高く、変化後のメモリ素子は抵抗値が低い。
【００８３】
書き込みを行う場合、カラムデコーダ７５１、ローデコーダ７５２、セレクタ７５３により、ｍ列目のビット線Ｂｍと、ｎ行目のワード線Ｗｎが選択され、ｍ列目ｎ行目のメモリセル７５７に含まれるトランジスタ７８１がオンとなる。
【００８４】
続いて、書き込み回路７５５により、ｍ列目のビット線Ｂｍに、所定の電圧が所定の期間印加される。この印加電圧および印加時間は、メモリ素子７８３が初期状態から抵抗値の低い状態へと変化するような条件を用いる。ｍ列目のビット線Ｂｍに印加された電圧は、メモリ素子７８３の下部電極に伝達され、上部電極との間には電位差が生じる。すると、メモリ素子７８３に電流が流れ、メモリ材料層の状態に変化が生じ、メモリ素子特性が変化する。そして、メモリ素子７８３が格納する値を「０」から「１」へ変化させる。
【００８５】
このような書き込み動作は、制御回路１０２に従って行われる。
【００８６】
次に、情報の読み出しを行う動作について説明する。図５に示すように読み出し回路７５４は、抵抗素子７９０とセンスアンプ７９１を有する。情報の読み出しは、下部電極と上部電極の間に電圧を印加して、メモリ素子が、初期の状態か変化後の低い状態であるかを判定することで行う。具体的には、抵抗分割方式によって、情報の読み出しを行うことができる。
【００８７】
例えば、メモリセルアレイ７５６が含む複数のメモリ素子７８３から、ｍ列目ｎ行目のメモリ素子７８３の情報の読み出しを行う場合について説明する。まずカラムデコーダ７５１、ローデコーダ７５２、セレクタ７５３により、ｍ列目のビット線Ｂｍと、ｎ行目のワード線Ｗｎが選択される。すると、ｍ列目ｎ行目に配置されたメモリセル７５７が有するトランジスタ７８１がオン状態になり、メモリ素子７８３と、抵抗素子７９０とが直列に接続された状態となる。その結果、メモリ素子７８３の電流特性に応じて図５に示したＰ点の電位が決まる。
【００８８】
メモリ素子が初期状態である場合のＰ点の電位をＶ１、メモリ素子が変化後の低抵抗状態である場合のＰ点の電位をＶ２とし、Ｖ１＞Ｖｒｅｆ＞Ｖ２となる参照電位Ｖｒｅｆを用いることで、メモリ素子に格納されている情報を読み出すことができる。具体的には、メモリ素子が初期状態である場合、センスアンプ７９１の出力電位はＬｏとなり、メモリ素子が低抵抗状態である場合、センスアンプ７９１の出力電位はＨｉとなる。
【００８９】
上記の方法によると、メモリ素子７８３の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。しかしながら、メモリ素子７８３が有する情報を、電流値により読み取ってもよい。なお本発明の読み出し回路７５４は、上記構成に限定されず、メモリ素子が有する情報を読み出すことができればどのような構成を有していてもよい。
【００９０】
このような構成を有するメモリ素子は、「０」から「１」の状態へ変化させ、「０」から「１」の状態へ変化は不可逆的であるためライトワンスメモリ素子となる。
【００９１】
このようなメモリ素子７８３へＲＦＩＤチップの識別番号を書き込むことができる。そして書き込まれた情報は、電話端末に設けられたセンサー、つまりアンテナからの無線通信によって読み出すことができる。
【００９２】
なお、本実施の形態は上記実施の形態と自由に組み合わせて実施することができる。
【００９３】
（実施の形態７）
本実施の形態では、メモリ回路１０３の断面図について説明する。
【００９４】
図６（Ａ）は、絶縁基板３１０上にメモリセル部３０１と駆動回路部３０２とが一体形成されたメモリ素子の断面図を示す。絶縁基板３１０には、ガラス基板、石英基板、珪素からなる基板、金属基板、プラスチック基板等を用いることができる。
【００９５】
絶縁基板３１０上には下地膜３１１が設けられている。駆動回路部３０２では下地膜３１１を介して薄膜トランジスタ３２０、３２１が設けられ、メモリセル部３０１には下地膜３１１を介してトランジスタ７８１が設けられている。各薄膜トランジスタは、島状に形成された半導体膜３１２、ゲート絶縁膜を介して設けられたゲート電極３１４、ゲート電極側面に設けられた絶縁物（所謂サイドウォール）３１３、ゲート電極３１４が設けられている。半導体膜３１２は、膜厚が０．２μｍ以下、代表的には４０ｎｍから１７０ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。さらに、絶縁物３１３、及び半導体膜３１２を覆う絶縁膜３１６、半導体膜３１２に形成された不純物領域に接続する電極３１５を有する。なお電極３１５は不純物領域と接続するため、ゲート絶縁膜及び絶縁膜３１６にコンタクトホールを形成し、当該コンタクトホールに導電膜を形成し、当該導電膜をパターニングして形成することができる。
【００９６】
半導体膜は非晶質シリコン、多結晶シリコンを用いることができる。多結晶シリコンを用いる場合、まず非晶質シリコンを形成し、熱処理、又はレーザ照射を行って多結晶シリコンとすることができる。このとき、ニッケルを代表とする金属元素を用いて熱処理、又はレーザ照射を行うことにより、結晶化温度を低減することができる。レーザ照射には、連続発振、又はパルス発振のレーザ照射装置を用いることができる。また、熱処理を伴った結晶化法と、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射する結晶化法とを組み合わせても良い。連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体膜の表面を平坦なものとすることができる。それにより、ゲート絶縁膜を薄膜化することも可能であり、また、ゲート絶縁膜の耐圧を向上させることに寄与することができる。
【００９７】
また、半導体膜に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、以下に示すゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタ（ＴＦＴ）を得ることができる。
【００９８】
本発明における無線チップを構成する薄膜トランジスタにおいて、ゲート絶縁膜等を代表とする絶縁膜は、高密度プラズマ処理を用いて、被形成面の表面を酸化又は窒化することによって作製することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。例えば、被処理物上に絶縁膜を形成する場合、このようなプラズマ処理を可能とする成膜室に、被形成物としてパターニングされた半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いプラスチックを基板として用いることができる。
【００９９】
このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。窒素と水素を有するガスには、アンモニアを挙げることができる。
希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また水素と希ガスとの混合雰囲気を用いてもよい。
【０１００】
この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被形成面の表面を酸化又は窒化することができる。
【０１０１】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜を形成することができる。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。例えば、半導体膜（結晶性シリコン、又は多結晶シリコン）表面を高密度プラズマ処理によって酸化、若しくは窒化することで半導体膜表面に絶縁膜を形成した場合、半導体膜表面に形成された絶縁膜の厚さのばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの場合、結晶粒界において必要以上に酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において必要以上に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０１０２】
このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、薄膜トランジスタの電気特性を向上させることができる。
【０１０３】
絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、強いては薄膜トランジスタの電気特性を向上させることができる。
【０１０４】
本発明においてゲート絶縁膜等の絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０１０５】
また平坦性を高めるため、絶縁膜３１７、３１８が設けられているとよい。このとき絶縁膜３１７は有機材料から形成し、絶縁膜３１８は無機材料から形成するとよい。絶縁膜３１７、３１８が設けられている場合、電極３１５は、これら絶縁膜３１７、３１８にコンタクトホールを介して不純物領域と接続するように形成することができる。
【０１０６】
さらに絶縁膜３２５が設けられ、電極３１５と接続するように下部電極３２７を形成する。下部電極３２７の端部を覆い、下部電極３２７が露出するように開口部が設けられた絶縁膜３２８を形成する。開口部内に、メモリ材料層３２９を形成し、上部電極３３０を形成する。このようにして、下部電極３２７、メモリ材料層３２９、上部電極３３０を有するメモリ素子７８３が形成される。メモリ材料層３２９は、有機材料又は無機材料から形成することができる。下部電極３２７又は上部電極３３０は、導電性材料から形成することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０ｗｔ％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。
【０１０７】
さらに平坦性を高め、不純物元素の侵入を防止するため、絶縁膜３３１を形成するとよい。
【０１０８】
本実施の形態で説明した絶縁膜は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【０１０９】
図６（Ｂ）は、図６（Ａ）と異なり、電極３１５のコンタクトホール３５１内にメモリ材料層を形成したメモリ素子の断面図を示す。図６（Ａ）と同様に、下部電極として電極３１５を用い、電極３１５上にメモリ材料層３２９、上部電極３３０を形成し、メモリ素子７８３を形成することができる。その後、絶縁膜３３１を形成する。その他の構成は図６（Ａ）と同様であるため、説明を省略する。
【０１１０】
このようにコンタクトホール３５１にメモリ素子を形成すると、メモリ装置の小型化を図ることができる。またメモリ用の電極が不要となるため製造工程を削減し、低コスト化されたメモリ装置を提供することができる。
【０１１１】
（実施の形態８）
本実施の形態では、無線チップが有する回路の一部の薄膜トランジスタのレイアウトについて説明する。
【０１１２】
上記実施の形態で示した半導体膜３１２に相当する半導体層は、絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に、下地膜等を介して形成される。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、薄膜トランジスタのソース領域、ドレイン領域及びチャネル形成領域を含む特定形状を有する島状の半導体パターンを形成することができる。そのパターン形成された半導体層の形状は、薄膜トランジスタの特性に基づき、要求される回路特性やレイアウトの適切さを考慮して決められる。
【０１１３】
本発明の薄膜トランジスタにおいて、半導体層を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは角部を有し、（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除し、丸みを帯びている。このマスクパターンの形状は、図７に示すように半導体膜３１２のパターン形状として転写することができる。また半導体層への転写のとき、半導体膜の角部は、フォトマスクパターンの角部よりさらに丸みを帯びるように転写されることがある。すなわち、半導体膜のパターンの角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられてもよい。なお図７において、後に形成されるゲート電極や配線を点線で示す。
【０１１４】
次に、角部に丸みが設けられるように形成された半導体層上には、ゲート絶縁膜が形成される。そして、上記実施の形態で示したように、半導体層と一部が重なるようにゲート電極３１４、及び同時にゲート配線が形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィー技術によって形成することができる。
【０１１５】
このゲート電極又はゲート配線を形成するためのフォトマスクは、パターンを備えている。
このフォトマスクのパターンは、Ｌ字に折れ曲がった角部を有し、この角部において一辺が１０μｍ以下、または配線の線幅の１／２以下で、線幅の１／５以上である直角三角形を削除している。即ち、上面からみた角部におけるゲート電極又はゲート配線の外周は曲線を形成するようにする。具体的には、角部の外周縁に丸みを帯びさせるため、角部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する部分を除去する。除去すると新たに２つの鈍角の部分が形成されるが、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるようにゲート電極又はゲート配線をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このマスクパターンの形状は、図８に示すように、ゲート電極又はゲート配線のパターン形状として転写することができる。またゲート電極又はゲート配線への転写のときに、ゲート電極又はゲート配線の角部がさらに丸みを帯びるように転写されることがある。すなわちゲート電極又はゲート配線の角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられていてもよい。このようなフォトマスクを用いて形成されたゲート電極又はゲート配線の角部には、線幅の１／２以下で、１／５以上に角部に丸みをおびさせることができる。なお図８において、後に形成される配線を点線で示す。
【０１１６】
このようなゲート電極又はゲート配線は、レイアウトの制約上、矩形に折れ曲がる。そのため、ゲート電極又はゲート配線の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる。この丸みを帯びた凸部ではプラズマによるドライエッチングの際、異常放電による微粉の発生を抑えることができる。また、たとえドライエッチングの際に微粉が発生したとしても、丸みを帯びた凹部では洗浄のときに容易に流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。
【０１１７】
次に、ゲート電極又はゲート配線上には、上記実施の形態で示したように絶縁膜３１６、３１７、３１８に相当する絶縁層等を形成する。勿論、本発明において絶縁膜は単層であっても構わない。
【０１１８】
そして絶縁層上に、絶縁膜には所定の位置に開口を形成し、当該開口に電極３１５に相当する配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線層との間の電気的な接続をとるために設けられる。配線は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。
【０１１９】
配線によって、ある特定の素子間を連結することができる。この配線は、特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上、矩形に折れ曲がる（以下、屈曲部という）。また配線は、開口部やその他の領域において配線幅が変化することがある。例えば開口部では、開口が配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。また、配線は回路のレイアウト上、容量部の一方の電極を兼ねるため、配線幅を大きくとることがある。
【０１２０】
この場合において、フォトマスクのパターンの屈曲部において、形成される直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除する。そして、図９に示すように、電極３１５に相当する配線のパターンにも同様な丸みを帯びさせる。配線の角部は、線幅の１／２以下で、１／５以上に屈曲部に丸みをおびさせることができる。このような丸みを帯びた配線は、その屈曲部における凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また、たとえドライエッチングの際に微粉が発生してとしても、凹部は丸みを帯びているため、洗浄のときに容易に洗い流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。配線の角部が丸みを帯びることにより、電気的にも伝導させることが期待できる。
【０１２１】
図９に示したレイアウトを有する回路において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより、プラズマによるドライエッチングの際、異常放電による微粉の発生を抑えることができる。また、たとえドライエッチングの際に微粉が発生したとしても、角部に丸みを帯びているために洗浄のときに容易に洗い流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。すなわち、製造工程における塵や微粉の問題を解消することができる。また、配線の角部が丸みを帯びた構成をとることにより、電気的にも伝導させることが期待できる。特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。
【０１２２】
なお本実施の形態では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。
【０１２３】
（実施の形態９）
実施の形態１で示したＲＦＩＤチップの回路はトランジスタを含んで構成されている。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１０はこれらの回路を構成するトランジスタの断面構造を示す図である。図１０は、ｎチャネル型トランジスタ１００１、ｎチャネル型トランジスタ１００２、容量素子１００４、抵抗素子１００５、ｐチャネル型トランジスタ１００３が示されている。各トランジスタは半導体層１０１５、ゲート絶縁層１０１８、ゲート電極１０１９を備えている。ゲート電極１０１９は、第１導電層１０１３と第２導電層１０１２の積層構造で形成されている。また、図１１（Ａ）〜（Ｅ）は、図１０で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり、合わせて参照することができる。
【０１２４】
図１０において、ｎチャネル型トランジスタ１００１は、チャネル長方向（キャリアの流れる方向）において、チャネル形成領域の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線１０１４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域１０１６の不純物濃度よりも低濃度にドープされた不純物領域１０１７が半導体層１０１５に形成されている。不純物領域１０１６と不純物領域１０１７には、ｎチャネル型トランジスタ１００１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１２５】
図１１（Ａ）で示すように、ｎチャネル型トランジスタ１００１のゲート電極１０１９において、第１導電層１０１３は、第２導電層１０１２の両側に広がって形成されている。この場合において、第１導電層１０１３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１０１３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１０１７はゲート電極１０１９の第１導電層１０１３と重なるように形成されている。すなわち、ゲート電極１０１９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１０１９において、第２導電層１０１２をマスクとして、第１導電層１０１３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１０１７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１２６】
チャネル形成領域の両側にＬＤＤ有するトランジスタは、図１における電源回路１１４の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのＴＦＴは、ソース電極又はドレイン電極に正負両方の電圧が印加されるため、チャネル形成領域の両側にＬＤＤを設けることが好ましい。
【０１２７】
図１０において、ｎチャネル型トランジスタ１００２は、チャネル形成領域の片側に不純物領域１０１６の不純物濃度よりも低濃度にドープされた不純物領域１０１７が半導体層１０１５に形成されている。図１１（Ｂ）で示すように、ｎチャネル型トランジスタ１００２のゲート電極１０１９において、第１導電層１０１３は、第２導電層１０１２の片側に広がって形成されている。この場合も同様に、第２導電層１０１２をマスクとして、第１導電層１０１３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１２８】
チャネル形成領域の片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【０１２９】
図１０において、容量素子１００４は、第１導電層１０１３と半導体層１０１５とでゲート絶縁層１０１８を挟んで形成されている。容量素子１００４を形成する半導体層１０１５には、不純物領域１０２１と不純物領域１０２２を備えている。不純物領域１０２２は、半導体層１０１５において第１導電層１０１３と重なる位置に形成される。また、不純物領域１０２１は配線１０１４とコンタクトを形成する。不純物領域１０２２は、第１導電層１０１３を通して一導電型の不純物を添加することができるので、不純物領域１０２１と不純物領域１０２２に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１００４において、半導体層１０１５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１０１３は、図１１（Ｃ）に示すように、第２導電層１０１２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１０１３と第２導電層１０１２を組み合わせた複合的な電極構造とすることにより、容量素子１００４を自己整合的に形成することができる。
【０１３０】
容量素子は、図１において、電源回路１１４が有する保持容量、あるいは共振回路１１３が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１３１】
図１０において、抵抗素子１００５は、第１導電層１０１３によって形成されている。第１導電層１０１３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１３２】
抵抗素子は、図１において変調回路１１７が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、不純物の活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
【０１３３】
図１０において、ｐチャネル型トランジスタ１００３は、半導体層１０１５に不純物領域１０２０を備えている。この不純物領域１０２０は、配線１０１４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極１０１９の構成は第１導電層１０１３と第２導電層１０１２が重畳した構成となっている。ｐチャネル型トランジスタ１００３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ１００３を形成する場合、不純物領域１０２０にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１０２０にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。
【０１３４】
半導体層１０１５及びゲート絶縁層１０１８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１０１５とゲート絶縁層１０１８の界面の欠陥準位を低減することができる。ゲート絶縁層１０１８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層１０１８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１０１５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層１０１８を形成することができる。また、同様にこの絶縁層は、容量素子１００４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１３５】
図１０及び図１１を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１３６】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１１（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１３７】
図１０及び図１１の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１３８】
本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１３９】
（実施の形態１０）
本実施の形態では、本発明の動作停止システムの利用形態について例を挙げて説明する。
【０１４０】
本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、本発明の半導体装置は無線チップとしても利用可能である。そして、本発明の半導体装置は、動作停止システムを有することにより、安全に無線チップとして使用することができる。
【０１４１】
例えば、包装用容器類、書籍類、記録媒体、身の回り品、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１２を用いて説明する。なお、図１２（Ａ）〜（Ｄ）において、それぞれ無線チップ１２０１が設けられている。
【０１４２】
包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１２（Ａ）参照）。書籍類とは、書物、本等を指す（図１２（Ｂ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１２（Ｃ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１２（Ｄ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。なお、保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１４３】
また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、保健用品類、薬品類等、電子機器等に無線チップを設けることにより、検品システムなどの効率化や偽造や盗難の防止を図ることができる。また、薬品類ならば、薬の服用の間違いを防止することができる。無線チップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。また、後に光学的作用を加えて書き込みをする場合には、チップに設けられた記憶素子の部分に光が照射できるように透明な材料で形成しておくことが好ましい。さらに、ユーザーが商品を購入した後のプライバシー等の問題についても、無線チップを停止状態にするシステムを設けておくことによって解決することができる。
【０１４４】
無線チップを停止状態にする方法としては、例えば、商品を購入するとき、レジで商品のバーコード部にバーコードリーダをかざした際、無線チップに動作停止命令を書き込む。つまり、無線チップの有する物理的特性が可逆的に変化しないメモリ材料層を物理的変化させ、動作停止命令をデータとして記憶させる。このとき、商品のバーコードの張ってある付近に無線チップを設けてもいいし、無線チップにバーコード機能を持たせてもよい。こうして、無線チップに動作停止命令を書き込むと、再び無線チップを動作させることができなくなるため、商品購入後のプライバシーを守ることができる。
【０１４５】
なお、本実施の形態において示した利用形態は例示であってこれに限定されない。また、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１４６】
【図１】本発明のＲＦＩＤチップの構成を示した図である
【図２】本発明のＲＦＩＤチップの動作の流れを示した図である
【図３】本発明のメモリを示した図である
【図４】本発明のメモリ素子を示した図である
【図５】本発明のメモリの動作を示した図である
【図６】本発明のメモリを示した断面図である
【図７】本発明の無線チップが有する回路の一部の薄膜トランジスタのレイアウトを説明する図。
【図８】本発明の無線チップが有する回路の一部の薄膜トランジスタのレイアウトを説明する図。
【図９】本発明の無線チップが有する回路の一部の薄膜トランジスタのレイアウトを説明する図。
【図１０】トランジスタの断面構造を示す図。
【図１１】トランジスタ、容量素子、抵抗素子に対応する上面図。
【図１２】本発明の半導体装置の利用形態を説明する図。
【符号の説明】
【０１４７】
１０１ ＲＦＩＤチップ
１０２ 制御回路
１０３ メモリ回路
１０４ 受信回路
１０５ 送信回路
１０６ ＲＦ回路
１１０ ＲＡＭ
１１１ ＲＯＭ
１１３ 共振回路
１１４ 電源回路
１１５ クロック発生回路
１１６ 復調回路
１１７ 変調回路
１２０ データレジスタ
１２１ スタンバイレジスタ
１２２ 動作停止レジスタ
１３０ ＲＦＩＤリーダ／ライタ
１３１ アンテナ
１３２ 情報処理装置
１３３ 通信回線
【技術分野】
【０００１】
本発明は、動作停止機能を有するＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、ＲＦＩＤが普及し、商品管理、交通機関の乗車券、キャッシュカード等に用いられるようになっている。
【０００３】
商品管理に用いられる場合には、商品の在庫状況などをより簡便に管理することが出来るようになったり、ＲＦＩＤ内に商品の細かい情報を保持し、店内の端末等で閲覧することが出来るようにするなど質の高いサービスを提供することを可能にしている。また、万引き防止のためにも使用される。
【０００４】
キャッシュカードの機能にＲＦＩＤが用いられる場合では、これまで現金を持ち歩き、レジで現金を支払う繁雑な作業が必要だったのが、カード一枚持ち歩くだけでレジをすませることが可能となっている。このようにＲＦＩＤは生活に利便性をもたらす一方、無線で通信を行うという特性からくる、デメリットも考えられる。
【０００５】
例えば、ＲＦＩＤが商品管理に用いられている場合には、買い物をし終わり、店を出た後にＲＦＩＤリーダ／ライタにより何を買ったかを読み取られる可能性がある。このように無線であるが故に、気づかないまま他人に自分の情報を読み取られてしまう可能性がある。
【０００６】
また、クレジットカードなど重要な個人情報を保持しているＲＦＩＤを紛失した場合などには、他人にクレジットカードの内部に保持されている情報を盗み見られる可能性が出てくる。このような条件下では、ＲＦＩＤはＲＦＩＤリーダ／ライタから書き込み要求や、読み込み要求が送られてきてもその要求を実行しない事が望ましい。
【０００７】
上記のような例にあるように、ＲＦＩＤが悪意のある人物によって悪用される可能性は、ＲＦＩＤの全体的なシステムとして避ける必要がある。
【０００８】
このような背景から、商品を購入した後にＲＦＩＤチップの動作を停止させる事が提案されている（非特許文献１参照）。
【非特許文献１】「ＩＣタグ飛躍への課題」、日経バイト誌（日経ＢＰ社刊）、２００３年５月号、７８ページ
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のように、ＲＦＩＤチップが動作を停止させる命令を受信した場合、動作を停止するという情報をその時点から保ち続ける必要がある。
【００１０】
商品の流通に用いられるＲＦＩＤチップには、基本的に自らが電源を持たず、ＲＦＩＤリーダ／ライタが発生する磁場から電源を発生させるパッシブのものが想定されている。このため、電源がない状態でも情報を保つ必要がある。
【００１１】
このため、ＥＥＰＲＯＭ等で状態を保つ方法が考えられる。しかし、ＥＥＰＲＯＭに値を書き込むには高い電圧が必要とされ動作を停止させるためだけに大きな昇圧回路を必要とする。
【００１２】
また、ＥＥＰＲＯＭは基本的に書き換え可能であるため動作停止状態を解除されてしまう可能性が物理的に存在することになる。
【００１３】
そこで本発明は効率よく、動作停止機能を解除される可能性が物理的に存在しない動作停止の設定を保持するレジスタをＲＦＩＤチップに実装することを課題とする。
【課題を解決するための手段】
【００１４】
本発明は以上の問題点を鑑みなされたもので、ＲＦＩＤのシステムに対するアタッカーの存在を考慮に入れ、システムとして、あるＲＦＩＤがリーダ／ライタからの要求を受け入れる必要がないと判断されたときに、そのＲＦＩＤを動作停止状態に出来る安全機構を有する事を特徴とする。
【００１５】
本発明のＲＦＩＤチップを用いるＲＦＩＤシステムは動作停止命令を命令セットに有する。
【００１６】
本発明のＲＦＩＤチップはメモリ回路を有し、そのメモリ回路内に動作停止の設定を保持するレジスタを有する。
【００１７】
本発明のＲＦＩＤチップはＲＦＩＤリーダ／ライタから動作停止命令を受信した時、制御回路によってその命令をデコードし動作停止命令を実行する。この時、制御回路は動作停止の設定を保持するレジスタに動作停止の値を書き込む。
【００１８】
本発明のＲＦＩＤチップは動作停止かどうかの設定を保持するレジスタに有機メモリ等のライトワンス機能を持ち、一度値が書き込まれると物理的に元の状態に戻らないレジスタを用いる事を特徴とする。
【００１９】
このため、物理的に動作可能な状態に後戻りする可能性がなくＥＥＰＲＯＭ等の書き換えが可能なメモリを用いる場合に比べて、より確実に動作を停止させることが可能である。
【００２０】
以下に本発明の具体的な構成を示す。
【００２１】
本発明の半導体装置は、アンテナと、メモリセルと、制御回路と、を有し、メモリセルは、対向して設けられた電極の間にメモリ材料層を有し、制御回路は、アンテナから受信した命令をメモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、メモリセルは物理的特性が可逆的に変化しない。
【００２２】
また、本発明の半導体装置は、アンテナと、複数のメモリセルを有するメモリセルアレイを含むメモリ回路と、制御回路と、を有し、メモリセルアレイは、第１の方向に伸張する複数のビット線と、第１の方向と垂直な方向に伸張する複数のワード線とを含み、ビット線とワード線との交差部にそれぞれメモリセルが形成され、メモリセルのビット線とワード線との間にメモリ材料層を有し、制御回路は、アンテナから受信した命令をメモリセルの物理的特性を変化させることによりデータとして記憶させる手段を有し、メモリセルは物理的特性が可逆的に変化しない。
【００２３】
また、本発明の半導体装置は、上記構成において、命令は、半導体装置の動作を停止させる。
【００２４】
また、本発明の半導体装置は、アンテナを有する回路と、ＲＯＭ及びＲＡＭを有するメモリ回路と、アンテナから受信した命令をＲＡＭにデータとして記憶させる受信回路と、ＲＡＭから取り込んだデータを、アンテナを有する回路に送信する送信回路と、制御回路と、を有し、ＲＯＭはメモリセルを有し、メモリセルは、対向して設けられた電極の間にメモリ材料層を有し、制御回路は、アンテナから受信した動作停止命令がデータとして記憶されたＲＡＭからデータを読み込み、メモリセルの物理的特性を変化させることによりメモリセルにデータとして記憶させる手段を有し、メモリセルは物理的特性が可逆的に変化しない。
【００２５】
また、本発明の半導体装置は、アンテナを有する回路と、ＲＯＭ及びＲＡＭを有するメモリ回路と、アンテナから受信した命令をＲＡＭにデータとして記憶させる受信回路と、ＲＡＭから取り込んだデータを、アンテナを有する回路に送信する送信回路と、制御回路と、を有し、ＲＯＭは、複数のメモリセルを有するメモリセルアレイを含み、メモリセルアレイは、第１の方向に伸張する複数のビット線と、第１の方向と垂直な方向に伸張する複数のワード線とを含み、ビット線とワード線との交差部にそれぞれメモリセルが形成され、メモリセルのビット線とワード線との間にメモリ材料層を有し、制御回路は、アンテナから受信した動作停止命令がデータとして記憶されたＲＡＭからデータを読み込み、メモリセルの物理的特性を変化させることによりメモリセルにデータとして記憶させる手段を有し、メモリセルは物理的特性が可逆的に変化しない。
【００２６】
また、本発明の半導体装置は、上記構成において、動作停止命令は、制御回路の動作を停止させる。
【００２７】
また、本発明の半導体装置は、上記構成において、メモリセルはメモリ材料層への電気的作用、光学的作用又は熱的作用により物理的特性が変化する。
【００２８】
また、本発明の半導体装置は、上記構成において、物理的特性は抵抗特性である。
【００２９】
また、本発明の半導体装置は、上記構成において、メモリ材料層に無機材料を用いている。
【００３０】
また、本発明の半導体装置は、上記構成において、メモリ材料層に有機材料を用いている。
【００３１】
また、本発明の半導体装置は、上記構成において、メモリ材料層に発光材料を用いている。
【００３２】
また、本発明の半導体装置は、上記構成において、メモリ材料層に金属酸化物が含まれている。
【発明の効果】
【００３３】
ＲＦＩＤの通信距離は、近年の技術革新によってどんどん大きくなる傾向にあり、またこれからもさらに大きくなると容易に想像される。これによって、新しい使い方が登場し、それによって生活がどんどん便利になる一方、通信距離が大きくなるにつれてプラス面と同時に、マイナス面も考慮に入れる必要が発生してくる。
【００３４】
本発明により、ＲＦＩＤシステムに対するアタッカーの存在を考慮したシステムの設計を行うことが可能となり、より安全でプライバシーの確保されたＲＦＩＤシステムをより簡便で、確実な方法で提供する事が出来る。
【発明を実施するための最良の形態】
【００３５】
以下に、本発明の実施の形態を図面に基づいて説明する。
但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
（実施の形態１）
本実施の形態では、ＲＦＩＤチップの構成について説明する。また本発明のＲＦＩＤチップのような半導体素子を用いた装置を半導体装置と呼ぶこともできる。
【００３７】
図１に示すように本発明のＲＦＩＤチップ１０１は制御回路１０２、メモリ回路１０３、受信回路１０４、送信回路１０５、ＲＦ回路１０６を有する。メモリ回路１０３はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１０、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１１１から構成される。ＲＡＭ１１０はＳＲＡＭ等で構成されるデータレジスタ１２０、及びスタンバイレジスタ１２１を有する。ＲＯＭ１１１はライトワンスメモリ等のメモリ素子から構成される動作停止レジスタ１２２、ＲＦＩＤ固有の情報、及び制御回路で用いられるプログラム等を有する。ＲＦ回路１０６は、共振回路１１３、電源回路１１４、クロック発生回路１１５、復調回路１１６、変調回路１１７を有する。ＲＦＩＤチップ１０１は上記構成に制限されず、輻輳制御回路等を有することもある。なお、共振回路１１３はアンテナを有している。また、共振回路１１３にコンデンサを設けて、アンテナとコンデンサにより共振させるようにしてもよい。
【００３８】
本発明のＲＦＩＤチップ１０１は、共振回路１１３で、ＲＦＩＤリーダ／ライタ１３０のアンテナ１３１より発せられる電波を受信すると、電源回路１１４で電源電位が生成される。また、復調回路１１６にて受信した電波から情報を復調する。情報の送信は、変調回路１１７によって行われる。このようにしてＲＦＩＤリーダ／ライタ１３０と無線通信で情報の送受信を行うことができる。
【００３９】
ＲＦＩＤリーダ／ライタのアンテナ１３１は通信回線１３３を介して情報処理装置１３２と接続され、当該情報処理装置１３２の制御のもとにＲＦＩＤチップ１０１との情報の送受信を行うことができる。なお、アンテナ１３１と情報処理装置１３２とは赤外線通信等の無線通信によって情報のやり取りを行ってもよい。
【００４０】
共振回路１１３はＲＦＩＤリーダ／ライタのアンテナ１３１より発せられる電波を受信し、共振回路１１３のアンテナ両端に交流信号を発生する。発生した交流信号は、ＲＦＩＤチップ１０１の電力になるほか、ＲＦＩＤリーダ／ライタのアンテナ１３１から送信される命令等の情報を含んでいる。電源回路１１４は共振回路１１３に発生した交流信号をダイオードで整流し、容量を用いて平滑化することで、電源電位を生成し、各回路へ供給する。クロック発生回路１１５は共振回路１１３に発生した交流信号を基に、様々な周波数のクロック信号を生成する。復調回路１１６は共振回路に発生した交流信号に含まれる情報を復調する。
【００４１】
受信回路１０４は、復調回路１１６によって復調されたデータを受信し、そのデータをデータレジスタ１２０に書き込む。書き込みが終了した時点でスタンバイレジスタ１２１に１を書き込む。制御回路１０２は受信回路１０４がスタンバイレジスタに１を書き込んだ時点で動作を開始する。制御回路１０２は、データレジスタから受信したデータから命令を解析し、命令に従った一連の動作を実行する。また、復調した信号に誤りが無いかをチェックする回路を有してもよい。次に、データレジスタ１２０に書き込み命令を送り、命令に基づいた演算結果のデータをデータレジスタ１２０に格納した後スタンバイレジスタ１２１に１を書き込む。制御回路１０２は、メモリ回路１０３へ読み出し命令を送り、データを読み出すことができる。送信回路１０５は、制御回路１０２がスタンバイレジスタ１２１に１を書き込んだ時点で、データレジスタからデータを受信し、変調回路１１７へ出力する。
【００４２】
動作停止レジスタ１２２には、ライトワンスメモリが設けられている。制御回路１０２が動作を開始する時、制御回路１０２は常に動作停止レジスタ１２２の値をチェックするようになっており、動作停止レジスタ１２２の値が０の場合は、制御回路１０２は処理を開始し、動作停止レジスタ１２２の値が１の場合は、制御回路１０２は処理を停止する。
【００４３】
データレジスタ１２０、スタンバイレジスタ１２１にはＳＲＡＭ等、書き換え可能なメモリが設けられている。必要に応じて書き換え可能な不揮発性メモリが設けられていてもよい。
【００４４】
本実施の形態はＲＦＩＤチップ１０１がＲＦＩＤリーダ／ライタ１３０のアンテナ１３１から電力供給を受ける例を示したが、本発明はこの形態に限定されない。例えばＲＦＩＤチップ１０１は、内部に電池等を有して電力供給を行うことができ、ＲＦＩＤリーダ／ライタ１３０のアンテナ１３１とは無線で情報の送受信のみを行うことも可能である。
【００４５】
（実施の形態２）
本実施の形態では、ＲＦＩＤチップ１０１の通常動作について説明する。
【００４６】
ＲＦＩＤチップ１０１はＲＦ回路１０６で命令を受信し復調して受信回路１０４に送る。受信回路１０４は、復調されたデータをメモリ回路１０３内のデータレジスタ１２０に書き込み、その後データの書き込みが終了した事を示すためスタンバイレジスタ１２１に１を書き込む。制御回路１０２は受信回路１０４がスタンバイレジスタ１２１に書き込みが終了した事を確認した時点で、動作停止レジスタ１２２の値を確認する。
【００４７】
制御回路１０２は動作停止レジスタ１２２の値が０であることを確認し、データレジスタ１２０から読み込み処理を開始する。この時、制御回路１０２は読み込んだデータから命令を解析し、命令を実行する。そしてその結果をデータレジスタ１２０に書き込み、すべての値の書き込みが終了した時点でスタンバイレジスタ１２１に値を書き込む。送信回路１０５は、制御回路１０２がスタンバイレジスタ１２１に値を書き込んだのを確認し、データレジスタからデータを取り込んでＲＦ回路１０６に送信する。ＲＦ回路１０６は送信回路１０５から受信したデータを変調しＲＦ回路のアンテナにデータを乗せてＲＦＩＤリーダ／ライタに送信する。
【００４８】
（実施の形態３）
例えば商品管理にＲＦＩＤが用いられる場合、ＲＦＩＤチップ１０１内に保持している情報は、客が商品を購買した時点で必要でなくなる可能性がある。本実施形態では商品が購買されたときに、ＲＦＩＤリーダ／ライタ１３０からＲＦＩＤチップ１０１に動作停止命令を送り、それ以後にＲＦＩＤリーダ／ライタから何らかの命令を受信しても応答しないようにする動作について説明する。
【００４９】
ＲＦＩＤチップ１０１はＲＦ回路１０６で動作停止命令を受信し復調して受信回路１０４に送る。受信回路１０４は、復調されたデータをメモリ回路１０３内のデータレジスタ１２０に書き込み、その後データの書き込みが終了した事を示すためスタンバイレジスタ１２１に１を書き込む。制御回路１０２は受信回路１０４がスタンバイレジスタ１２１に書き込みが終了した事を確認した時点で、動作停止レジスタ１２２の値を確認する。
【００５０】
制御回路１０２は動作停止レジスタ１２２の値が０であることを確認し、データレジスタ１２０から読み込み処理を開始する。この時、制御回路１０２は読み込んだデータから動作停止命令であると解析し、メモリ回路内の動作停止レジスタ１２２に値１を書き込む。これによって、以後ＲＦＩＤチップ１０１はＲＦＩＤリーダ／ライタ１３０から命令を受信しても応答しないようになる。本実施の形態では、動作停止レジスタが１ビットである場合について説明したが、動作停止レジスタは１ビットである必要はなく必要に応じてビット数を変化させてもよい。
【００５１】
（実施の形態４）
本実施の形態では、ＲＦＩＤチップ１０１内の動作停止レジスタ１２２の値が１に設定されＲＦＩＤリーダ／ライタから命令を受信しても応答しない場合の動作について説明する。
【００５２】
ＲＦＩＤチップ１０１はＲＦ回路１０６で命令を受信し復調して受信回路１０４に送る。受信回路１０４は、復調されたデータをメモリ回路１０３内のデータレジスタ１２０に書き込み、その後データの書き込みが終了した事を示すためスタンバイレジスタ１２１に１を書き込む。制御回路１０２は受信回路１０４がスタンバイレジスタ１２１に書き込みが終了した事を確認した時点で、動作停止レジスタ１２２の値を確認する。
【００５３】
制御回路１０２は動作停止レジスタ１２２の値が１であることを確認し、この時点で処理を停止する。
【００５４】
（実施の形態５）
図２は、本実施の形態におけるＲＦＩＤチップ１０１の処理手順を示すフローチャートである。
ＲＦＩＤチップ１０１は、ステップＳＴ１１でＲＦＩＤリーダ／ライタ１３０から命令を受信すると、ステップＳＴ１２において電源回路１１４で電源、クロック発生回路１１５でクロックを発生し、復調回路１１６で受信した電波から情報をデジタルデータに復調する。
【００５５】
次にステップＳＴ１３で受信回路１０４が復調回路１１６からデータを受信すると、まずステップＳＴ１４でデータレジスタ１２０に受信したデータを書き込み、データの書き込みが終了すると、ＳＴ１５でスタンバイレジスタ１２１に１を書き込む。
【００５６】
次にステップＳＴ１６で、制御回路１０２はスタンバイレジスタ１２１に値が書き込まれた後、動作停止レジスタ１２２の値を読み込む。動作停止レジスタの値が１の場合は、その時点で処理を停止し、動作停止レジスタの値が０の場合は、処理を開始する。
【００５７】
次にＳＴ１７で制御回路１０２はデータレジスタ１２０からデータを読み込み、データから命令を解析する。
【００５８】
ステップＳＴ１８において、命令が動作停止命令の場合（ｙｅｓ）は、ステップＳＴ２０において制御回路１０２が動作停止レジスタ１２２に１を書き込み、ＲＦＩＤチップ１０１が以後ＲＦＩＤリーダ／ライタ１３０から命令を受信しても応答しないようにして処理を終了する。
【００５９】
ステップＳＴ１８において命令が動作停止命令でない場合（ｎｏ）は、制御回路１０２は命令に従って処理を実行し、ステップＳＴ１９で処理結果をデータレジスタ１２０に書き込む。
【００６０】
ステップＳＴ２１において制御回路１０２はデータレジスタ１２０にデータの書き込みが終了した時点でスタンバイレジスタ１２１に１を書き込み送信回路１０５に処理が終了したことを知らせる。
【００６１】
ステップＳＴ２２において送信回路１０５は制御回路１０２がスタンバイレジスタ１２１に値を書き込んだ時点でデータレジスタ１２０からデータを取り込み変調回路１１７に送信する。
【００６２】
ステップＳＴ２３において変調回路１１７は受信したデータを変調し、共振回路１１３に変調した信号を送信する。共振回路１１３は変調されたデータを共振させてアンテナからリーダ／ライタに処理結果を送信する。以上で、ＲＦＩＤチップ１０１の一連の処理が終了する。
【００６３】
（実施の形態６）
本実施の形態では、ＲＦＩＤチップ１０１が有するＲＯＭ１１１、及びその動作方法について説明する。
【００６４】
図１のＲＯＭ１１１の構成を、図３のＲＯＭ７０７を用いて説明する。ＲＯＭ７０７はメモリ素子が形成されたメモリセルアレイ７５６及び駆動回路を有する。駆動回路は、カラムデコーダ７５１、ローデコーダ７５２、読み出し回路７５４、書き込み回路７５５、セレクタ７５３を有する。
【００６５】
メモリセルアレイ７５６はビット線Ｂｍ（ｍ＝１からｘ）、ワード線Ｗｎ（ｎ＝１からｙ）、ビット線とワード線とそれぞれの交点にメモリセル７５７を有する。なお、メモリセル７５７はトランジスタが接続されたアクティブ型であっても、パッシブ素子だけで構成されるパッシブ型であってもよい。またビット線Ｂｍはセレクタ７５３により制御され、ワード線Ｗｎはローデコーダ７５２により制御される。
【００６６】
カラムデコーダ７５１は、任意のビット線を指定するアドレス信号を受けて、セレクタ７５３に信号を与える。セレクタ７５３は、カラムデコーダ７５１の信号を受けて指定のビット線を選択する。ローデコーダ７５２は、任意のワード線を指定するアドレス信号を受けて、指定のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル７５７が選択される。読み出し回路７５４は選択されたメモリセルが有する情報を読み出して出力する。書き込み回路７５５は書き込みに必要な電圧を生成し、選択されたメモリセルに電圧を印加することで、情報の書き込みを行う。
【００６７】
次に、メモリセル７５７の回路構成を説明する。本実施の形態では、下部電極、上部電極を有し、当該一対の電極間にメモリ材料層が介在したメモリ素子７８３を有するメモリセルについて説明する。
【００６８】
図４（Ａ）に示すメモリセル７５７は、トランジスタ７８１とメモリ素子７８３とを有するアクティブ型のメモリセルである。トランジスタ７８１は、薄膜トランジスタを適用することができる。トランジスタ７８１が有するゲート電極は、ワード線Ｗｙに接続される。また当該トランジスタ７８１が有するソース電極及びドレイン電極の一方は、ビット線Ｂｘに接続され、他方はメモリ素子７８３と接続される。メモリ素子７８３の下部電極は、トランジスタ７８１のソース電極及びドレイン電極の一方と電気的に接続している。またメモリ素子７８３の上部電極（７８２に相当）は、共通電極として、各メモリ素子で共有することができる。
【００６９】
また図４（Ｂ）に示すように、メモリ素子７８３がダイオード７８４に接続された構成を用いてもよい。ダイオード７８４は、トランジスタのソース電極及びドレイン電極の一方と、ゲート電極とが接続された所謂ダイオード接続構造を採用することができる。またダイオード７８４として、メモリ材料層と下部電極とのコンタクトによるショットキーダイオードを用いたり、メモリ材料の積層によって形成されるダイオードなどを利用することもできる。
【００７０】
メモリ材料層としては、電気的作用、光学的作用又は熱的作用等により、その性質や状態が変化する材料を用いることができる。例えば、ジュール熱による溶融、絶縁破壊等により、その性質や状態が変化し、下部電極と、上部電極とが短絡することができる材料を用いればよい。そのためメモリ材料層の厚さは、５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍとするとよい。このようなメモリ材料層は、無機材料又は有機材料を用いることができ、蒸着法、スピンコーティング法、液滴吐出法等により形成することができる。
【００７１】
無機材料としては、酸化珪素、窒化珪素、酸化窒化珪素等がある。このような無機材料であっても、その膜厚を制御することによって、絶縁破壊を生じさせ、下部電極と上部電極とを短絡させることができる。
【００７２】
有機材料としては、例えば、４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物、ポリビニルカルバゾール（略称：ＰＶＫ）やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等を用いることができる。これら材料は、正孔輸送性の高い物質である。
【００７３】
また、他にも有機材料として、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これら材料は、電子輸送性が高い物質である。
【００７４】
さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等の化合物等を用いることができる。
【００７５】
またメモリ材料層は単層構造であっても、積層構造であってもよい。積層構造の場合、上記材料から選び、積層構造することができる。また上記有機材料と、発光材料とを積層してもよい。発光材料として、４−ジシアノメチレン−２−メチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン、ペリフランテン、１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−２，５−ジシアノベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等がある。
【００７６】
また、上記発光材料を分散してなる層を用いてもよい。発光材料分散してなる層において、母体となる材料としては、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。
【００７７】
このような有機材料は、熱的作用等によりその性質を変化させるため、ガラス転移温度（Ｔｇ）が５０℃から３００℃、好ましくは８０℃から１２０℃であるとよい。
【００７８】
また、有機材料や発光材料に金属酸化物を混在させた材料を用いてもよい。なお金属酸化物を混在させた材料とは、上記有機材料又は発光材料と、金属酸化物とが混合した状態、又は積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を指す。このような材料を有機無機複合材料と呼ぶことができる。
【００７９】
例えば正孔輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物にはバナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いると好ましい。
【００８０】
また電子輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物にはリチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、マグネシウム酸化物を用いると好ましい。
【００８１】
メモリ材料層には、電気的作用、光学的作用又は熱的作用により、その性質が変化する材料を用いればよいため、例えば光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【００８２】
次に、図４（Ａ）に示したようなアクティブ型のメモリセル７５７に情報の書き込みを行うときの動作について説明する。なお本実施の形態では、初期状態のメモリ素子が格納する値を「０」、電気的作用等によって特性を変化させたメモリ素子が格納する値を「１」とする。また、初期状態のメモリ素子は抵抗値が高く、変化後のメモリ素子は抵抗値が低い。
【００８３】
書き込みを行う場合、カラムデコーダ７５１、ローデコーダ７５２、セレクタ７５３により、ｍ列目のビット線Ｂｍと、ｎ行目のワード線Ｗｎが選択され、ｍ列目ｎ行目のメモリセル７５７に含まれるトランジスタ７８１がオンとなる。
【００８４】
続いて、書き込み回路７５５により、ｍ列目のビット線Ｂｍに、所定の電圧が所定の期間印加される。この印加電圧および印加時間は、メモリ素子７８３が初期状態から抵抗値の低い状態へと変化するような条件を用いる。ｍ列目のビット線Ｂｍに印加された電圧は、メモリ素子７８３の下部電極に伝達され、上部電極との間には電位差が生じる。すると、メモリ素子７８３に電流が流れ、メモリ材料層の状態に変化が生じ、メモリ素子特性が変化する。そして、メモリ素子７８３が格納する値を「０」から「１」へ変化させる。
【００８５】
このような書き込み動作は、制御回路１０２に従って行われる。
【００８６】
次に、情報の読み出しを行う動作について説明する。図５に示すように読み出し回路７５４は、抵抗素子７９０とセンスアンプ７９１を有する。情報の読み出しは、下部電極と上部電極の間に電圧を印加して、メモリ素子が、初期の状態か変化後の低い状態であるかを判定することで行う。具体的には、抵抗分割方式によって、情報の読み出しを行うことができる。
【００８７】
例えば、メモリセルアレイ７５６が含む複数のメモリ素子７８３から、ｍ列目ｎ行目のメモリ素子７８３の情報の読み出しを行う場合について説明する。まずカラムデコーダ７５１、ローデコーダ７５２、セレクタ７５３により、ｍ列目のビット線Ｂｍと、ｎ行目のワード線Ｗｎが選択される。すると、ｍ列目ｎ行目に配置されたメモリセル７５７が有するトランジスタ７８１がオン状態になり、メモリ素子７８３と、抵抗素子７９０とが直列に接続された状態となる。その結果、メモリ素子７８３の電流特性に応じて図５に示したＰ点の電位が決まる。
【００８８】
メモリ素子が初期状態である場合のＰ点の電位をＶ１、メモリ素子が変化後の低抵抗状態である場合のＰ点の電位をＶ２とし、Ｖ１＞Ｖｒｅｆ＞Ｖ２となる参照電位Ｖｒｅｆを用いることで、メモリ素子に格納されている情報を読み出すことができる。具体的には、メモリ素子が初期状態である場合、センスアンプ７９１の出力電位はＬｏとなり、メモリ素子が低抵抗状態である場合、センスアンプ７９１の出力電位はＨｉとなる。
【００８９】
上記の方法によると、メモリ素子７８３の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。しかしながら、メモリ素子７８３が有する情報を、電流値により読み取ってもよい。なお本発明の読み出し回路７５４は、上記構成に限定されず、メモリ素子が有する情報を読み出すことができればどのような構成を有していてもよい。
【００９０】
このような構成を有するメモリ素子は、「０」から「１」の状態へ変化させ、「０」から「１」の状態へ変化は不可逆的であるためライトワンスメモリ素子となる。
【００９１】
このようなメモリ素子７８３へＲＦＩＤチップの識別番号を書き込むことができる。そして書き込まれた情報は、電話端末に設けられたセンサー、つまりアンテナからの無線通信によって読み出すことができる。
【００９２】
なお、本実施の形態は上記実施の形態と自由に組み合わせて実施することができる。
【００９３】
（実施の形態７）
本実施の形態では、メモリ回路１０３の断面図について説明する。
【００９４】
図６（Ａ）は、絶縁基板３１０上にメモリセル部３０１と駆動回路部３０２とが一体形成されたメモリ素子の断面図を示す。絶縁基板３１０には、ガラス基板、石英基板、珪素からなる基板、金属基板、プラスチック基板等を用いることができる。
【００９５】
絶縁基板３１０上には下地膜３１１が設けられている。駆動回路部３０２では下地膜３１１を介して薄膜トランジスタ３２０、３２１が設けられ、メモリセル部３０１には下地膜３１１を介してトランジスタ７８１が設けられている。各薄膜トランジスタは、島状に形成された半導体膜３１２、ゲート絶縁膜を介して設けられたゲート電極３１４、ゲート電極側面に設けられた絶縁物（所謂サイドウォール）３１３、ゲート電極３１４が設けられている。半導体膜３１２は、膜厚が０．２μｍ以下、代表的には４０ｎｍから１７０ｎｍ、好ましくは５０ｎｍから１５０ｎｍとなるように形成する。さらに、絶縁物３１３、及び半導体膜３１２を覆う絶縁膜３１６、半導体膜３１２に形成された不純物領域に接続する電極３１５を有する。なお電極３１５は不純物領域と接続するため、ゲート絶縁膜及び絶縁膜３１６にコンタクトホールを形成し、当該コンタクトホールに導電膜を形成し、当該導電膜をパターニングして形成することができる。
【００９６】
半導体膜は非晶質シリコン、多結晶シリコンを用いることができる。多結晶シリコンを用いる場合、まず非晶質シリコンを形成し、熱処理、又はレーザ照射を行って多結晶シリコンとすることができる。このとき、ニッケルを代表とする金属元素を用いて熱処理、又はレーザ照射を行うことにより、結晶化温度を低減することができる。レーザ照射には、連続発振、又はパルス発振のレーザ照射装置を用いることができる。また、熱処理を伴った結晶化法と、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射する結晶化法とを組み合わせても良い。連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体膜の表面を平坦なものとすることができる。それにより、ゲート絶縁膜を薄膜化することも可能であり、また、ゲート絶縁膜の耐圧を向上させることに寄与することができる。
【００９７】
また、半導体膜に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、以下に示すゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタ（ＴＦＴ）を得ることができる。
【００９８】
本発明における無線チップを構成する薄膜トランジスタにおいて、ゲート絶縁膜等を代表とする絶縁膜は、高密度プラズマ処理を用いて、被形成面の表面を酸化又は窒化することによって作製することができる。高密度プラズマ処理とは、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）といった高周波を用いたプラズマ処理である。このような条件でプラズマを発生させると、低電子温度が０．２ｅＶから２ｅＶとなる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、プラズマダメージが少なく欠陥が少ない膜を形成することができる。例えば、被処理物上に絶縁膜を形成する場合、このようなプラズマ処理を可能とする成膜室に、被形成物としてパターニングされた半導体膜が形成された基板を配置する。そして、プラズマ発生用の電極、所謂アンテナと被形成体との距離を２０ｍｍから８０ｍｍ、好ましくは２０ｍｍから６０ｍｍとして成膜処理を行う。このような高密度プラズマ処理は、低温プロセス（基板温度４００℃以下）の実現が可能となる。そのため、耐熱性の低いプラスチックを基板として用いることができる。
【００９９】
このような絶縁膜の成膜雰囲気は窒素雰囲気、又は酸素雰囲気とすることができる。窒素雰囲気とは、代表的には、窒素と希ガスとの混合雰囲気、又は窒素と水素と希ガスとの混合雰囲気である。窒素と水素を有するガスには、アンモニアを挙げることができる。
希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また酸素雰囲気とは、代表的には、酸素と希ガスとの混合雰囲気、酸素と水素と希ガスとの混合雰囲気、又は一酸化二窒素と希ガスとの混合雰囲気である。希ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンの少なくとも１つを用いることができる。また水素と希ガスとの混合雰囲気を用いてもよい。
【０１００】
この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被形成面の表面を酸化又は窒化することができる。
【０１０１】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜を形成することができる。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。例えば、半導体膜（結晶性シリコン、又は多結晶シリコン）表面を高密度プラズマ処理によって酸化、若しくは窒化することで半導体膜表面に絶縁膜を形成した場合、半導体膜表面に形成された絶縁膜の厚さのばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの場合、結晶粒界において必要以上に酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において必要以上に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０１０２】
このように形成された絶縁膜は、他の被膜に与えるダメージが少なく、緻密なものとなる。また高密度プラズマ処理により形成された絶縁膜は、当該絶縁膜と接触する界面状態を改善することができる。例えば高密度プラズマ処理を用いてゲート絶縁膜を形成すると、半導体膜との界面状態を改善することができる。その結果、薄膜トランジスタの電気特性を向上させることができる。
【０１０３】
絶縁膜の作製に高密度プラズマ処理を用いる場合を説明したが、半導体膜に高密度プラズマ処理を施してもよい。高密度プラズマ処理によって、半導体膜表面の改質を行うことができる。その結果、界面状態を改善でき、強いては薄膜トランジスタの電気特性を向上させることができる。
【０１０４】
本発明においてゲート絶縁膜等の絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０１０５】
また平坦性を高めるため、絶縁膜３１７、３１８が設けられているとよい。このとき絶縁膜３１７は有機材料から形成し、絶縁膜３１８は無機材料から形成するとよい。絶縁膜３１７、３１８が設けられている場合、電極３１５は、これら絶縁膜３１７、３１８にコンタクトホールを介して不純物領域と接続するように形成することができる。
【０１０６】
さらに絶縁膜３２５が設けられ、電極３１５と接続するように下部電極３２７を形成する。下部電極３２７の端部を覆い、下部電極３２７が露出するように開口部が設けられた絶縁膜３２８を形成する。開口部内に、メモリ材料層３２９を形成し、上部電極３３０を形成する。このようにして、下部電極３２７、メモリ材料層３２９、上部電極３３０を有するメモリ素子７８３が形成される。メモリ材料層３２９は、有機材料又は無機材料から形成することができる。下部電極３２７又は上部電極３３０は、導電性材料から形成することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０ｗｔ％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。
【０１０７】
さらに平坦性を高め、不純物元素の侵入を防止するため、絶縁膜３３１を形成するとよい。
【０１０８】
本実施の形態で説明した絶縁膜は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【０１０９】
図６（Ｂ）は、図６（Ａ）と異なり、電極３１５のコンタクトホール３５１内にメモリ材料層を形成したメモリ素子の断面図を示す。図６（Ａ）と同様に、下部電極として電極３１５を用い、電極３１５上にメモリ材料層３２９、上部電極３３０を形成し、メモリ素子７８３を形成することができる。その後、絶縁膜３３１を形成する。その他の構成は図６（Ａ）と同様であるため、説明を省略する。
【０１１０】
このようにコンタクトホール３５１にメモリ素子を形成すると、メモリ装置の小型化を図ることができる。またメモリ用の電極が不要となるため製造工程を削減し、低コスト化されたメモリ装置を提供することができる。
【０１１１】
（実施の形態８）
本実施の形態では、無線チップが有する回路の一部の薄膜トランジスタのレイアウトについて説明する。
【０１１２】
上記実施の形態で示した半導体膜３１２に相当する半導体層は、絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に、下地膜等を介して形成される。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、薄膜トランジスタのソース領域、ドレイン領域及びチャネル形成領域を含む特定形状を有する島状の半導体パターンを形成することができる。そのパターン形成された半導体層の形状は、薄膜トランジスタの特性に基づき、要求される回路特性やレイアウトの適切さを考慮して決められる。
【０１１３】
本発明の薄膜トランジスタにおいて、半導体層を形成するためのフォトマスクは、パターンを備えている。このフォトマスクのパターンは角部を有し、（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除し、丸みを帯びている。このマスクパターンの形状は、図７に示すように半導体膜３１２のパターン形状として転写することができる。また半導体層への転写のとき、半導体膜の角部は、フォトマスクパターンの角部よりさらに丸みを帯びるように転写されることがある。すなわち、半導体膜のパターンの角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられてもよい。なお図７において、後に形成されるゲート電極や配線を点線で示す。
【０１１４】
次に、角部に丸みが設けられるように形成された半導体層上には、ゲート絶縁膜が形成される。そして、上記実施の形態で示したように、半導体層と一部が重なるようにゲート電極３１４、及び同時にゲート配線が形成される。ゲート電極又はゲート配線は、金属層や半導体層を成膜し、フォトリソグラフィー技術によって形成することができる。
【０１１５】
このゲート電極又はゲート配線を形成するためのフォトマスクは、パターンを備えている。
このフォトマスクのパターンは、Ｌ字に折れ曲がった角部を有し、この角部において一辺が１０μｍ以下、または配線の線幅の１／２以下で、線幅の１／５以上である直角三角形を削除している。即ち、上面からみた角部におけるゲート電極又はゲート配線の外周は曲線を形成するようにする。具体的には、角部の外周縁に丸みを帯びさせるため、角部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する部分を除去する。除去すると新たに２つの鈍角の部分が形成されるが、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるようにゲート電極又はゲート配線をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このマスクパターンの形状は、図８に示すように、ゲート電極又はゲート配線のパターン形状として転写することができる。またゲート電極又はゲート配線への転写のときに、ゲート電極又はゲート配線の角部がさらに丸みを帯びるように転写されることがある。すなわちゲート電極又はゲート配線の角部には、フォトマスクのパターンよりもさらにパターン形状をなめらかにした丸みが設けられていてもよい。このようなフォトマスクを用いて形成されたゲート電極又はゲート配線の角部には、線幅の１／２以下で、１／５以上に角部に丸みをおびさせることができる。なお図８において、後に形成される配線を点線で示す。
【０１１６】
このようなゲート電極又はゲート配線は、レイアウトの制約上、矩形に折れ曲がる。そのため、ゲート電極又はゲート配線の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる。この丸みを帯びた凸部ではプラズマによるドライエッチングの際、異常放電による微粉の発生を抑えることができる。また、たとえドライエッチングの際に微粉が発生したとしても、丸みを帯びた凹部では洗浄のときに容易に流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。
【０１１７】
次に、ゲート電極又はゲート配線上には、上記実施の形態で示したように絶縁膜３１６、３１７、３１８に相当する絶縁層等を形成する。勿論、本発明において絶縁膜は単層であっても構わない。
【０１１８】
そして絶縁層上に、絶縁膜には所定の位置に開口を形成し、当該開口に電極３１５に相当する配線を形成する。この開口は、下層に位置する半導体層又はゲート配線層と、配線層との間の電気的な接続をとるために設けられる。配線は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。
【０１１９】
配線によって、ある特定の素子間を連結することができる。この配線は、特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上、矩形に折れ曲がる（以下、屈曲部という）。また配線は、開口部やその他の領域において配線幅が変化することがある。例えば開口部では、開口が配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。また、配線は回路のレイアウト上、容量部の一方の電極を兼ねるため、配線幅を大きくとることがある。
【０１２０】
この場合において、フォトマスクのパターンの屈曲部において、形成される直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除する。そして、図９に示すように、電極３１５に相当する配線のパターンにも同様な丸みを帯びさせる。配線の角部は、線幅の１／２以下で、１／５以上に屈曲部に丸みをおびさせることができる。このような丸みを帯びた配線は、その屈曲部における凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。また、たとえドライエッチングの際に微粉が発生してとしても、凹部は丸みを帯びているため、洗浄のときに容易に洗い流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。配線の角部が丸みを帯びることにより、電気的にも伝導させることが期待できる。
【０１２１】
図９に示したレイアウトを有する回路において、屈曲部や配線幅が変化する部位の角部をなめらかにして、丸みを付けることにより、プラズマによるドライエッチングの際、異常放電による微粉の発生を抑えることができる。また、たとえドライエッチングの際に微粉が発生したとしても、角部に丸みを帯びているために洗浄のときに容易に洗い流すことができる。その結果、歩留まり向上が甚だしく期待できるという効果を有する。すなわち、製造工程における塵や微粉の問題を解消することができる。また、配線の角部が丸みを帯びた構成をとることにより、電気的にも伝導させることが期待できる。特に多数の平行配線が設けられる駆動回路部等の配線において、ゴミを洗い流すことを可能とすることは、きわめて好都合である。
【０１２２】
なお本実施の形態では、半導体層、ゲート配線、配線の３つのレイアウトにおいて、角部又は屈曲部に丸みを帯びる形態を説明したが、これに限定されるものではない。すなわち、いずれか一の層において、角部又は屈曲部に丸みを帯びさせ、製造工程における塵や微粉等の問題を解消することができればよい。
【０１２３】
（実施の形態９）
実施の形態１で示したＲＦＩＤチップの回路はトランジスタを含んで構成されている。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１０はこれらの回路を構成するトランジスタの断面構造を示す図である。図１０は、ｎチャネル型トランジスタ１００１、ｎチャネル型トランジスタ１００２、容量素子１００４、抵抗素子１００５、ｐチャネル型トランジスタ１００３が示されている。各トランジスタは半導体層１０１５、ゲート絶縁層１０１８、ゲート電極１０１９を備えている。ゲート電極１０１９は、第１導電層１０１３と第２導電層１０１２の積層構造で形成されている。また、図１１（Ａ）〜（Ｅ）は、図１０で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり、合わせて参照することができる。
【０１２４】
図１０において、ｎチャネル型トランジスタ１００１は、チャネル長方向（キャリアの流れる方向）において、チャネル形成領域の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線１０１４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域１０１６の不純物濃度よりも低濃度にドープされた不純物領域１０１７が半導体層１０１５に形成されている。不純物領域１０１６と不純物領域１０１７には、ｎチャネル型トランジスタ１００１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１２５】
図１１（Ａ）で示すように、ｎチャネル型トランジスタ１００１のゲート電極１０１９において、第１導電層１０１３は、第２導電層１０１２の両側に広がって形成されている。この場合において、第１導電層１０１３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１０１３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１０１７はゲート電極１０１９の第１導電層１０１３と重なるように形成されている。すなわち、ゲート電極１０１９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１０１９において、第２導電層１０１２をマスクとして、第１導電層１０１３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１０１７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１２６】
チャネル形成領域の両側にＬＤＤ有するトランジスタは、図１における電源回路１１４の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのＴＦＴは、ソース電極又はドレイン電極に正負両方の電圧が印加されるため、チャネル形成領域の両側にＬＤＤを設けることが好ましい。
【０１２７】
図１０において、ｎチャネル型トランジスタ１００２は、チャネル形成領域の片側に不純物領域１０１６の不純物濃度よりも低濃度にドープされた不純物領域１０１７が半導体層１０１５に形成されている。図１１（Ｂ）で示すように、ｎチャネル型トランジスタ１００２のゲート電極１０１９において、第１導電層１０１３は、第２導電層１０１２の片側に広がって形成されている。この場合も同様に、第２導電層１０１２をマスクとして、第１導電層１０１３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１２８】
チャネル形成領域の片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【０１２９】
図１０において、容量素子１００４は、第１導電層１０１３と半導体層１０１５とでゲート絶縁層１０１８を挟んで形成されている。容量素子１００４を形成する半導体層１０１５には、不純物領域１０２１と不純物領域１０２２を備えている。不純物領域１０２２は、半導体層１０１５において第１導電層１０１３と重なる位置に形成される。また、不純物領域１０２１は配線１０１４とコンタクトを形成する。不純物領域１０２２は、第１導電層１０１３を通して一導電型の不純物を添加することができるので、不純物領域１０２１と不純物領域１０２２に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１００４において、半導体層１０１５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１０１３は、図１１（Ｃ）に示すように、第２導電層１０１２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１０１３と第２導電層１０１２を組み合わせた複合的な電極構造とすることにより、容量素子１００４を自己整合的に形成することができる。
【０１３０】
容量素子は、図１において、電源回路１１４が有する保持容量、あるいは共振回路１１３が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１３１】
図１０において、抵抗素子１００５は、第１導電層１０１３によって形成されている。第１導電層１０１３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１３２】
抵抗素子は、図１において変調回路１１７が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、不純物の活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
【０１３３】
図１０において、ｐチャネル型トランジスタ１００３は、半導体層１０１５に不純物領域１０２０を備えている。この不純物領域１０２０は、配線１０１４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極１０１９の構成は第１導電層１０１３と第２導電層１０１２が重畳した構成となっている。ｐチャネル型トランジスタ１００３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ１００３を形成する場合、不純物領域１０２０にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１０２０にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。
【０１３４】
半導体層１０１５及びゲート絶縁層１０１８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１０１５とゲート絶縁層１０１８の界面の欠陥準位を低減することができる。ゲート絶縁層１０１８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層１０１８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１０１５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層１０１８を形成することができる。また、同様にこの絶縁層は、容量素子１００４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１３５】
図１０及び図１１を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１３６】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１１（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１３７】
図１０及び図１１の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１３８】
本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１３９】
（実施の形態１０）
本実施の形態では、本発明の動作停止システムの利用形態について例を挙げて説明する。
【０１４０】
本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、本発明の半導体装置は無線チップとしても利用可能である。そして、本発明の半導体装置は、動作停止システムを有することにより、安全に無線チップとして使用することができる。
【０１４１】
例えば、包装用容器類、書籍類、記録媒体、身の回り品、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１２を用いて説明する。なお、図１２（Ａ）〜（Ｄ）において、それぞれ無線チップ１２０１が設けられている。
【０１４２】
包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１２（Ａ）参照）。書籍類とは、書物、本等を指す（図１２（Ｂ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１２（Ｃ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１２（Ｄ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。なお、保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１４３】
また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、保健用品類、薬品類等、電子機器等に無線チップを設けることにより、検品システムなどの効率化や偽造や盗難の防止を図ることができる。また、薬品類ならば、薬の服用の間違いを防止することができる。無線チップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。また、後に光学的作用を加えて書き込みをする場合には、チップに設けられた記憶素子の部分に光が照射できるように透明な材料で形成しておくことが好ましい。さらに、ユーザーが商品を購入した後のプライバシー等の問題についても、無線チップを停止状態にするシステムを設けておくことによって解決することができる。
【０１４４】
無線チップを停止状態にする方法としては、例えば、商品を購入するとき、レジで商品のバーコード部にバーコードリーダをかざした際、無線チップに動作停止命令を書き込む。つまり、無線チップの有する物理的特性が可逆的に変化しないメモリ材料層を物理的変化させ、動作停止命令をデータとして記憶させる。このとき、商品のバーコードの張ってある付近に無線チップを設けてもいいし、無線チップにバーコード機能を持たせてもよい。こうして、無線チップに動作停止命令を書き込むと、再び無線チップを動作させることができなくなるため、商品購入後のプライバシーを守ることができる。
【０１４５】
なお、本実施の形態において示した利用形態は例示であってこれに限定されない。また、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１４６】
【図１】本発明のＲＦＩＤチップの構成を示した図である
【図２】本発明のＲＦＩＤチップの動作の流れを示した図である
【図３】本発明のメモリを示した図である
【図４】本発明のメモリ素子を示した図である
【図５】本発明のメモリの動作を示した図である
【図６】本発明のメモリを示した断面図である
【図７】本発明の無線チップが有する回路の一部の薄膜トランジスタのレイアウトを説明する図。
【図８】本発明の無線チップが有する回路の一部の薄膜トランジスタのレイアウトを説明する図。
【図９】本発明の無線チップが有する回路の一部の薄膜トランジスタのレイアウトを説明する図。
【図１０】トランジスタの断面構造を示す図。
【図１１】トランジスタ、容量素子、抵抗素子に対応する上面図。
【図１２】本発明の半導体装置の利用形態を説明する図。
【符号の説明】
【０１４７】
１０１ ＲＦＩＤチップ
１０２ 制御回路
１０３ メモリ回路
１０４ 受信回路
１０５ 送信回路
１０６ ＲＦ回路
１１０ ＲＡＭ
１１１ ＲＯＭ
１１３ 共振回路
１１４ 電源回路
１１５ クロック発生回路
１１６ 復調回路
１１７ 変調回路
１２０ データレジスタ
１２１ スタンバイレジスタ
１２２ 動作停止レジスタ
１３０ ＲＦＩＤリーダ／ライタ
１３１ アンテナ
１３２ 情報処理装置
１３３ 通信回線
【特許請求の範囲】
【請求項１】
アンテナと、
メモリセルと、
制御回路と、を有し、
前記メモリセルは、対向して設けられた電極の間にメモリ材料層を有し、
前記制御回路は、前記アンテナから受信した命令を前記メモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、
前記メモリセルは物理的特性が可逆的に変化しないことを特徴とする半導体装置。
【請求項２】
アンテナと、
複数のメモリセルを有するメモリセルアレイを含むメモリ回路と、
制御回路と、を有し、
前記メモリセルアレイは、第１の方向に伸張する複数のビット線と、前記第１の方向と垂直な方向に伸張する複数のワード線とを含み、
前記ビット線と前記ワード線との交差部にそれぞれメモリセルが形成され、
前記メモリセルの前記ビット線と前記ワード線との間にメモリ材料層を有し、
前記制御回路は、前記アンテナから受信した命令を前記メモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、
前記メモリセルは物理的特性が可逆的に変化しないことを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記命令は、前記半導体装置の動作を停止させることを特徴とする半導体装置。
【請求項４】
アンテナを有する回路と、
ＲＯＭ及びＲＡＭを有するメモリ回路と、
前記アンテナから受信した命令を前記ＲＡＭにデータとして記憶させる受信回路と、
前記ＲＡＭから取り込んだデータを、前記アンテナを有する回路に送信する送信回路と、
制御回路と、を有し、
前記ＲＯＭはメモリセルを有し、
前記メモリセルは、対向して設けられた電極の間にメモリ材料層を有し、
前記制御回路は、前記アンテナから受信した動作停止命令がデータとして記憶された前記ＲＡＭから前記データを読み込み、前記メモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、
前記メモリセルは物理的特性が可逆的に変化しないことを特徴とする半導体装置。
【請求項５】
アンテナを有する回路と、
ＲＯＭ及びＲＡＭを有するメモリ回路と、
前記アンテナから受信した命令を前記ＲＡＭにデータとして記憶させる受信回路と、
前記ＲＡＭから取り込んだデータを、前記アンテナを有する回路に送信する送信回路と、
制御回路と、を有し、
前記ＲＯＭは、複数のメモリセルを有するメモリセルアレイを含み、
前記メモリセルアレイは、第１の方向に伸張する複数のビット線と、前記第１の方向と垂直な方向に伸張する複数のワード線とを含み、
前記ビット線と前記ワード線との交差部にそれぞれメモリセルが形成され、
前記メモリセルの前記ビット線と前記ワード線との間にメモリ材料層を有し、
前記制御回路は、前記アンテナから受信した動作停止命令がデータとして記憶された前記ＲＡＭから前記データを読み込み、前記メモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、
前記メモリセルは物理的特性が可逆的に変化しないことを特徴とする半導体装置。
【請求項６】
請求項４又は請求項５において、前記動作停止命令は、前記制御回路の動作を停止させることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記メモリセルは前記メモリ材料層への電気的作用、光学的作用又は熱的作用により物理的特性が変化することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記物理的特性は抵抗特性であることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記メモリ材料層に無機材料を用いていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、前記メモリ材料層に有機材料を用いていることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項８のいずれか一項において、前記メモリ材料層に発光材料を用いていることを特徴とする半導体装置。
【請求項１２】
請求項１０又は請求項１１において、前記メモリ材料層に金属酸化物が含まれていることを特徴とする半導体装置。
【請求項１】
アンテナと、
メモリセルと、
制御回路と、を有し、
前記メモリセルは、対向して設けられた電極の間にメモリ材料層を有し、
前記制御回路は、前記アンテナから受信した命令を前記メモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、
前記メモリセルは物理的特性が可逆的に変化しないことを特徴とする半導体装置。
【請求項２】
アンテナと、
複数のメモリセルを有するメモリセルアレイを含むメモリ回路と、
制御回路と、を有し、
前記メモリセルアレイは、第１の方向に伸張する複数のビット線と、前記第１の方向と垂直な方向に伸張する複数のワード線とを含み、
前記ビット線と前記ワード線との交差部にそれぞれメモリセルが形成され、
前記メモリセルの前記ビット線と前記ワード線との間にメモリ材料層を有し、
前記制御回路は、前記アンテナから受信した命令を前記メモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、
前記メモリセルは物理的特性が可逆的に変化しないことを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記命令は、前記半導体装置の動作を停止させることを特徴とする半導体装置。
【請求項４】
アンテナを有する回路と、
ＲＯＭ及びＲＡＭを有するメモリ回路と、
前記アンテナから受信した命令を前記ＲＡＭにデータとして記憶させる受信回路と、
前記ＲＡＭから取り込んだデータを、前記アンテナを有する回路に送信する送信回路と、
制御回路と、を有し、
前記ＲＯＭはメモリセルを有し、
前記メモリセルは、対向して設けられた電極の間にメモリ材料層を有し、
前記制御回路は、前記アンテナから受信した動作停止命令がデータとして記憶された前記ＲＡＭから前記データを読み込み、前記メモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、
前記メモリセルは物理的特性が可逆的に変化しないことを特徴とする半導体装置。
【請求項５】
アンテナを有する回路と、
ＲＯＭ及びＲＡＭを有するメモリ回路と、
前記アンテナから受信した命令を前記ＲＡＭにデータとして記憶させる受信回路と、
前記ＲＡＭから取り込んだデータを、前記アンテナを有する回路に送信する送信回路と、
制御回路と、を有し、
前記ＲＯＭは、複数のメモリセルを有するメモリセルアレイを含み、
前記メモリセルアレイは、第１の方向に伸張する複数のビット線と、前記第１の方向と垂直な方向に伸張する複数のワード線とを含み、
前記ビット線と前記ワード線との交差部にそれぞれメモリセルが形成され、
前記メモリセルの前記ビット線と前記ワード線との間にメモリ材料層を有し、
前記制御回路は、前記アンテナから受信した動作停止命令がデータとして記憶された前記ＲＡＭから前記データを読み込み、前記メモリセルの物理的特性を変化させることにより前記メモリセルにデータとして記憶させる手段を有し、
前記メモリセルは物理的特性が可逆的に変化しないことを特徴とする半導体装置。
【請求項６】
請求項４又は請求項５において、前記動作停止命令は、前記制御回路の動作を停止させることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記メモリセルは前記メモリ材料層への電気的作用、光学的作用又は熱的作用により物理的特性が変化することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記物理的特性は抵抗特性であることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記メモリ材料層に無機材料を用いていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、前記メモリ材料層に有機材料を用いていることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項８のいずれか一項において、前記メモリ材料層に発光材料を用いていることを特徴とする半導体装置。
【請求項１２】
請求項１０又は請求項１１において、前記メモリ材料層に金属酸化物が含まれていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−１２０３５（Ｐ２００７−１２０３５Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００６−１４５４７９（Ｐ２００６−１４５４７９）
【出願日】平成１８年５月２５日（２００６．５．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１８年５月２５日（２００６．５．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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