半導体装置
【課題】工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のシャロートレンチ分離領域に近接する部分には、厚い絶縁膜を配置した。
【解決手段】素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域のシャロートレンチ分離領域に近接する部分には、厚い絶縁膜を配置した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続端子と内部回路領域との間に、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、シャロートレンチ分離を有するＭＯＳ型トランジスタにより構成された半導体装置が多くみられるようになってきている。しかしながら、特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、特に大きなトランジスタ幅を有するオフトランジスタのオフリーク電流はさらに大きな問題点となる。
【０００３】
このようなオフトランジスタのリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２３１８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が増大し、半導体装置のコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００６】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００７】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の前記シャロートレンチ領域に近接する領域には、厚い絶縁膜が設置されている半導体装置とした。
【０００８】
また、前記厚い絶縁膜は、ＬＯＣＯＳ膜により形成されている請求項１記載の半導体装置とした。
【０００９】
また、前記厚い絶縁膜は、ＣＶＤ酸化膜により形成されている請求項１記載の半導体装置とした。 また、前記厚い絶縁膜の下面には、チャネル形成を防止するＰ型の不純物領域からなるチャネルストッパが形成されている半導体装置とした。
【００１０】
これらの手段によって、シャロートレンチ分離構造特有のエッジ部のリーク電流の発生を防止あるいはリーク発生領域を回避し、占有面積の増加も殆どなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の前記シャロートレンチ領域に近接する領域には、厚い絶縁膜が設置されている半導体装置とした。
【００１２】
また、前記厚い絶縁膜は、ＬＯＣＯＳ膜により形成されている請求項１記載の半導体装置とした。
【００１３】
また、前記厚い絶縁膜は、ＣＶＤ酸化膜により形成されている請求項１記載の半導体装置とした。 また、前記厚い絶縁膜の下面には、チャネル形成を防止するＰ型の不純物領域からなるチャネルストッパが形成されている半導体装置とした。
【００１４】
これらの手段によって、シャロートレンチ分離構造特有のリーク電流の発生を防止あるいはリーク発生領域を回避し、占有面積の増加も殆どなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１７】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。トランジスタのチャネル方向に垂直な幅方向の断面を示している。
【００１８】
Ｐ型の半導体基板１０１上に、図示しないが紙面に垂直に、一対のＮ型の高濃度不純物領域からなるソース領域とドレイン領域が形成されており、ソース領域とドレイン領域の間には、適度なＰ型の不純物を導入して閾値電圧を調整したチャネル領域２０２が形成され、さらにチャネル領域２０２上にはシリコン酸化膜などからなるゲート絶縁膜４０１が設けられ、その上面にポリシリコンなどからなるゲート電極４０２が配置され、Ｎ型ＭＯＳトランジスタ６０１を形成している。
【００１９】
また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はシャロートレンチ分離領域３０１に囲まれている。
【００２０】
ここで、チャネル領域２０２のシャロートレンチ分離領域３０１に近接する領域には、ＬＯＣＯＳ膜やＣＶＤ酸化膜などからなる厚い絶縁膜２０１が形成されている。また、厚い絶縁膜２０１の下面には、チャネル形成を防止するＰ型の不純物領域からなるチャネルストッパ２０３が形成されている。
【００２１】
シャロートレンチ分離領域３０１に近接する領域は、分離構造自体や製造方法に由来して結晶欠陥層などのリーク電流を発生し易い領域となっており、この領域のチャネル形成を防止することがオフリーク電流の低減に大変有効な手段となる。
【００２２】
シャロートレンチ分離構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の最も多く流れる領域は、シャロートレンチ分離領域３０１に近接した、ゲート電極４０２の下面に存在するチャネル領域であるが、シャロートレンチ分離領域３０１に近接する領域には、厚い絶縁膜２０１が形成され、チャネルストッパ２０３も設置されているため、最もリーク電流の発生し易いシャロートレンチ分離領域３０１に近接したゲート電極４０２の下面に存在するチャネル領域においても、リーク電流を抑えることが可能となる。
【００２３】
図１の例では、簡単のためＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の構造はコンベンショナル構造である場合を想定して説明したが、その他、ドレイン領域の構造がＬＤＤ構造やドレイン領域がゲート電極４０２から一定の幅で離れた構造をとるオフセットドレイン構造などの場合でも、まったく同様に本発明を実施することが可能であるのは言うまでもない。
【符号の説明】
【００２４】
１０１ Ｐ型のシリコン基板
２０１ 厚い絶縁膜
２０２ チャネル領域
３０１ シャロートレンチ分離領域
４０１ ゲート酸化膜
４０２ ゲート電極
６０１ ＥＳＤ保護用のＮ型ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、外部接続端子と内部回路領域との間に、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、シャロートレンチ分離を有するＭＯＳ型トランジスタにより構成された半導体装置が多くみられるようになってきている。しかしながら、特にシャロートレンチ分離を素子分離構造に用いる半導体装置の場合、その構造自体や製造方法に由来してシャロートレンチ近接の領域で結晶欠陥層などのリーク電流を発生し易い領域を有するという問題点があり、特に大きなトランジスタ幅を有するオフトランジスタのオフリーク電流はさらに大きな問題点となる。
【０００３】
このようなオフトランジスタのリーク電流を低減するための改善策として、電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する例も提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２３１８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、オフトランジスタのオフリーク電流を小さく抑えるためにＷ幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例のように電源（Ｖｄｄ）とグランド（Ｖｓｓ）の間に完全にオフするように複数のトランジスタを配置する半導体装置においては、複数のトランジスタを有するため占有面積が増大し、半導体装置のコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００６】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００７】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の前記シャロートレンチ領域に近接する領域には、厚い絶縁膜が設置されている半導体装置とした。
【０００８】
また、前記厚い絶縁膜は、ＬＯＣＯＳ膜により形成されている請求項１記載の半導体装置とした。
【０００９】
また、前記厚い絶縁膜は、ＣＶＤ酸化膜により形成されている請求項１記載の半導体装置とした。 また、前記厚い絶縁膜の下面には、チャネル形成を防止するＰ型の不純物領域からなるチャネルストッパが形成されている半導体装置とした。
【００１０】
これらの手段によって、シャロートレンチ分離構造特有のエッジ部のリーク電流の発生を防止あるいはリーク発生領域を回避し、占有面積の増加も殆どなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の前記シャロートレンチ領域に近接する領域には、厚い絶縁膜が設置されている半導体装置とした。
【００１２】
また、前記厚い絶縁膜は、ＬＯＣＯＳ膜により形成されている請求項１記載の半導体装置とした。
【００１３】
また、前記厚い絶縁膜は、ＣＶＤ酸化膜により形成されている請求項１記載の半導体装置とした。 また、前記厚い絶縁膜の下面には、チャネル形成を防止するＰ型の不純物領域からなるチャネルストッパが形成されている半導体装置とした。
【００１４】
これらの手段によって、シャロートレンチ分離構造特有のリーク電流の発生を防止あるいはリーク発生領域を回避し、占有面積の増加も殆どなく、オフリーク電流を小さく抑えつつ十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１７】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。トランジスタのチャネル方向に垂直な幅方向の断面を示している。
【００１８】
Ｐ型の半導体基板１０１上に、図示しないが紙面に垂直に、一対のＮ型の高濃度不純物領域からなるソース領域とドレイン領域が形成されており、ソース領域とドレイン領域の間には、適度なＰ型の不純物を導入して閾値電圧を調整したチャネル領域２０２が形成され、さらにチャネル領域２０２上にはシリコン酸化膜などからなるゲート絶縁膜４０１が設けられ、その上面にポリシリコンなどからなるゲート電極４０２が配置され、Ｎ型ＭＯＳトランジスタ６０１を形成している。
【００１９】
また、他の素子との間の絶縁分離にはシャロートレンチ構造が用いられており、トランジスタの外周はシャロートレンチ分離領域３０１に囲まれている。
【００２０】
ここで、チャネル領域２０２のシャロートレンチ分離領域３０１に近接する領域には、ＬＯＣＯＳ膜やＣＶＤ酸化膜などからなる厚い絶縁膜２０１が形成されている。また、厚い絶縁膜２０１の下面には、チャネル形成を防止するＰ型の不純物領域からなるチャネルストッパ２０３が形成されている。
【００２１】
シャロートレンチ分離領域３０１に近接する領域は、分離構造自体や製造方法に由来して結晶欠陥層などのリーク電流を発生し易い領域となっており、この領域のチャネル形成を防止することがオフリーク電流の低減に大変有効な手段となる。
【００２２】
シャロートレンチ分離構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタのオフリーク電流の最も多く流れる領域は、シャロートレンチ分離領域３０１に近接した、ゲート電極４０２の下面に存在するチャネル領域であるが、シャロートレンチ分離領域３０１に近接する領域には、厚い絶縁膜２０１が形成され、チャネルストッパ２０３も設置されているため、最もリーク電流の発生し易いシャロートレンチ分離領域３０１に近接したゲート電極４０２の下面に存在するチャネル領域においても、リーク電流を抑えることが可能となる。
【００２３】
図１の例では、簡単のためＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の構造はコンベンショナル構造である場合を想定して説明したが、その他、ドレイン領域の構造がＬＤＤ構造やドレイン領域がゲート電極４０２から一定の幅で離れた構造をとるオフセットドレイン構造などの場合でも、まったく同様に本発明を実施することが可能であるのは言うまでもない。
【符号の説明】
【００２４】
１０１ Ｐ型のシリコン基板
２０１ 厚い絶縁膜
２０２ チャネル領域
３０１ シャロートレンチ分離領域
４０１ ゲート酸化膜
４０２ ゲート電極
６０１ ＥＳＤ保護用のＮ型ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の前記シャロートレンチ領域に近接する領域には、厚い絶縁膜が設置されている半導体装置。
【請求項２】
前記厚い絶縁膜は、ＬＯＣＯＳ膜により形成されている請求項１記載の半導体装置。
【請求項３】
前記厚い絶縁膜は、ＣＶＤ酸化膜により形成されている請求項１記載の半導体装置。
【請求項４】
前記厚い絶縁膜の下面には、チャネル形成を防止するＰ型の不純物領域からなるチャネルストッパが形成されている請求項２記載の半導体装置。
【請求項５】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、ＬＤＤ構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
【請求項６】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、オフセットドレイン構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
【請求項１】
外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の前記シャロートレンチ領域に近接する領域には、厚い絶縁膜が設置されている半導体装置。
【請求項２】
前記厚い絶縁膜は、ＬＯＣＯＳ膜により形成されている請求項１記載の半導体装置。
【請求項３】
前記厚い絶縁膜は、ＣＶＤ酸化膜により形成されている請求項１記載の半導体装置。
【請求項４】
前記厚い絶縁膜の下面には、チャネル形成を防止するＰ型の不純物領域からなるチャネルストッパが形成されている請求項２記載の半導体装置。
【請求項５】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、ＬＤＤ構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
【請求項６】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、オフセットドレイン構造のＮ型ＭＯＳトランジスタで形成されている請求項１記載の半導体装置。
【図１】
【公開番号】特開２０１１−７１３２８（Ｐ２０１１−７１３２８Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２２１２４２（Ｐ２００９−２２１２４２）
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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