半導体記憶装置およびその製造方法
【課題】製造が容易で高集積化が可能な強誘電体メモリの構成と製造法を提供する。
【解決手段】半導体記憶装置は、半導体基板と、この半導体基板上に形成され、ソース・ドレインとなる１対の不純物領域とゲート電極を有するＭＯＳトランジスタと、１対の不純物領域の一方の上に形成されたコンタクトプラグと、このコンタクトプラグ上に形成され、下部電極層、強誘電体層、上部電極層が積層された平面型の強誘電体キャパシタとを有し、コンタクトプラグの側面上端は強誘電体キャパシタ側面の下端の対応する部分と整合して形成されている。
【解決手段】半導体記憶装置は、半導体基板と、この半導体基板上に形成され、ソース・ドレインとなる１対の不純物領域とゲート電極を有するＭＯＳトランジスタと、１対の不純物領域の一方の上に形成されたコンタクトプラグと、このコンタクトプラグ上に形成され、下部電極層、強誘電体層、上部電極層が積層された平面型の強誘電体キャパシタとを有し、コンタクトプラグの側面上端は強誘電体キャパシタ側面の下端の対応する部分と整合して形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体記憶装置に関し、特に高集積化された強誘電体メモリセルアレイを有する半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近来、携帯型機器の普及に伴い、電源が切れても記憶内容が消滅しない不揮発性メモリが多用されるようになってきている。これら不揮発性メモリの１つとして、フラッシュメモリ、ＳＲＡＭなどと並んで、強誘電体キャパシタにデータを保存する強誘電体メモリ（ＦｅＲＡＭ）がある。
【０００３】
強誘電体メモリの公知文献としては、例えば特許文献１が挙げられる。この文献の強誘電体キャパシタは、その図１に示されるように、いわゆるＣＯＰ（Capacitor On Plug）型のキャパシタであって、メモリトランジスタであるＭＯＳＦＥＴのソース／ドレイン領域の一方上にプラグを形成した後に、その上部に強誘電体キャパシタを形成している。
【特許文献１】特開２００１−２４４４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記構成のＦｅＲＡＭを形成する場合、以下に挙げるような問題が予測される。第１にプラグ形成とキャパシタ形成に、夫々独立のプロセスが必要である。第２にプラグとキャパシタとの間にアライメントマージンが必要であり、こうしたリソグラフィーマージンが必要であるために、必然的に高集積化に限界が発生する。第３にプラグとキャパシタ下部電極との接触面での酸化によりコンタクト抵抗が高くなり易い。
【０００５】
このため、リソグラフィマージンを極小化させ、高集積化が可能で、かつプラグのコンタクト抵抗を低減できる強誘電体メモリの実現が望まれていた。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、ソース・ドレインとなる１対の不純物領域とゲート電極を有するＭＯＳトランジスタと、前記１対の不純物領域の一方の上面に接触して形成された第１の導電性プラグと、前記第１の導電性プラグ上に、下部電極層、強誘電体層、上部電極層が積層して形成された平面型の強誘電体キャパシタとを有し、前記第１の導電性プラグの側面上端は、前記強誘電体キャパシタの側面の対応する部分と整合して形成されていることを特徴とする。
【０００７】
また、本発明の半導体記憶装置の製造方法の第１は、半導体基板上にＭＯＳトランジスタを形成する工程と、前記半導体基板及び前記ＭＯＳトランジスタを覆うように第１の反応防止膜を形成する工程と、前記第１の反応防止を介して、前記ＭＯＳトランジスタを埋め込むように前記半導体基板上に第１の導電性膜を形成する工程と、前記第１の導電性膜の表面を平坦化する工程と、前記第１の導電性膜上に、第２の反応防止膜、下部電極膜、強誘電体膜、上部電極膜を順次積層し、強誘電体キャパシタ積層構造を形成する工程と、前記強誘電体積層構造を１つのマスクを用いて加工して、強誘電体キャパシタおよび第１の導電性プラグを同時に形成する工程とを有することを特徴とする。
【０００８】
また、本発明の半導体記憶装置の製造方法の第２は、半導体基板上にＭＯＳトランジスタを形成する工程と、前記半導体基板と前記ＭＯＳトランジスタを覆うように第１の保護絶縁膜を形成する工程と、前記第１の保護絶縁膜の一部を開口し、前記ＭＯＳトランジスタのソース・ドレイン領域の一方を露出させて第１のコンタクト部を形成する工程と、
第１の反応防止膜を堆積する工程と、前記第１の反応防止膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に第２の反応防止膜、下部電極膜、強誘電体膜、上部電極膜を順次下方から上方へ形成し、強誘電体キャパシタ積層構造を形成する工程と、前記強誘電体キャパシタ積層構造を1つのマスクを用いて加工して、強誘電体キャパシタ及び導電性プラグを同時に形成する工程とを有することを特徴とする。
【発明の効果】
【０００９】
上記の如き構造および製造方法をとる事により、アライメントマージンがある状態でメモリセルの高集積化が可能となり、同時に下部電極と直下のコンタクトプラグとの接触面積を増加させてコンタクト抵抗を下げることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を参照しつつ説明する。
【００１１】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体記憶装置の部分的断面図、図１（ｂ）は上記半導体記憶装置を構成する１メモリセルの等価回路である。図１（ａ）において、半導体基板１の上表面中の素子領域２には、一対の不純物拡散領域によるソース・ドレイン領域５，６が形成されている。ソース・ドレイン領域５，６に挟まれた素子領域上には、ゲート絶縁膜３を介してゲート電極４が形成されている。ゲート電極４はワード線となる。なお、参照番号３６はゲート側壁絶縁膜、３７はゲート上部絶縁膜である。素子領域２上には、このようなメモリセルトランジスタ７が複数個形成されている。
【００１２】
このメモリセルトランジスタ７と対となるように、ソース／ドレイン領域６上には、導電性のコンタクトプラグ９及びこれに整合したキャパシタ１０が形成されている。キャパシタ１０は上部電極１４、下部電極１２と、これらに挟まれた強誘電体膜１２からなり、上部電極１４、下部電極１２は夫々プレート線１７とソース／ドレイン領域６に結合されている。ソース／ドレイン領域６は、コンタクトプラグ１９を介してビット線３２に接続されている。なお、参照番号３１は素子分離領域（ＳＴＩ）である。
【００１３】
この構造は、キャパシタ１０とコンタクトプラグ９を1つのマスクを用いて連続的に加工することにより実現される。このため、プロセスの簡略化を図ることができるとともに、コンタクトプラグ９とキャパシタ１０との間のリソグラフィーマージンを考慮する必要がなくなるため、高集積化メモリセルの形成が可能となる。
【００１４】
次に、本実施形態の半導体記憶装置の製造方法を図２〜６を参照して説明する。先ず、図２（ａ）に示すように、例えばＳｉから成る半導体基板１の素子領域２上に素子分離領域３１、ソース・ドレイン領域５、６、ゲート絶縁膜３、例えばポリシリコンから成るゲート電極４を良く知られた方法で形成する。
【００１５】
続いて、図２（ｂ）に示すように、第１の反応防止膜８および第１のコンタクトプラグ膜（導電膜）９ｆをスパッタ法やＣＶＤ法で形成する。例えば第１の反応防止膜としてはＴｉ，ＴｉＮ等の導電膜、第１のコンタクトプラグ膜としては、Ｗ，Ｐｏｌｙ−Ｓｉ等の導電膜等を用いることができる。第１の反応防止膜８は、第１のコンタクトプラグを構成する金属が、ソース／ドレイン領域５，６に拡散することを防止するために使用される。第１の反応防止膜８および第１のコンタクトプラグ膜（導電膜）９ｆが堆積された後、ＣＭＰ法等でその表面を平坦化する。
【００１６】
続いて、キャパシタ部１０を形成するための第２の反応防止膜１１、下部電極膜１２ｆ、強誘電体膜１３ｆ、上部電極膜１４ｆが、コンタクトプラグ膜９ｆの上に順次形成される。上部および下部の電極材料としては、例えばＰｔ，ＩｒＯ2 ，ＳＲＯ（Strontium Ruthenium Oxide）、また強誘電体膜としては、例えばＰＺＴ（Pb(Zr,Ti)O3），ＳＢＴ（SrBi2Ta2O9）等を用いることができる。第２の反応防止膜１１は酸素拡散防止の目的で挿入されるもので、材料としてはＩｒ，ＩｒＯ2 ，ＴｉＡｌＮ等の導電膜を用いることができる。
【００１７】
次に、図３（ａ）に示すように、上部電極膜１４ｆ、強誘電体膜１３ｆ、下部電極膜１２ｆ、第２の反応防止膜１１、コンタクトプラグ膜９ｆを1つのマスクを用いて連続的に加工することにより、上部電極１４、強誘電体膜１３、下部電極膜１２、コンタクトプラグ９を一括して形成する。このキャパシタ・コンタクト部加工には、例えば反応ガスＡｒＣｌ、ＣＦ4 等を用いた反応性イオンエッチング（ＲＩＥ）を用いることができる。
【００１８】
この後、第３の反応防止膜１５を堆積する。この第３の反応防止膜１５はプロセスに応じて膜種、膜厚等の最適化を図ることができる。例えば、第３の反応防止膜を単層として、酸素バリア性あるいは水素バリア、若しくはその両方を有するようにして、工程中に遭遇する酸素、水素から素子を保護することができる。第３の反応防止膜を複数層として、例えば酸素バリア性を有する膜を水素バリア性を有する膜よりも先に堆積するようにしても良い。このように構成すれば、キャパシタ形成後工程中で発生する水素によるキャパシタ特性の劣化をより確実に防止することができる。水素バリア性を有する膜の材料としてはＳｉＮ等があり、酸素バリア性・水素バリア性の両方を兼ね備える材料としてはＡｌ2Ｏ3等が挙げられる。
【００１９】
続いて、図３（ｂ）に示すように、第１の層間絶縁膜１６として、例えばＢＰＳＧ膜、あるいはＣＶＤによるＴＥＯＳ膜（ＤＴＥＯＳ膜）を堆積した後、ＣＭＰ法等で表面を平坦化して上部電極１４を露出させる。必要に応じてここでキャパシタ１０の特性を回復するためのリカバリアニール（酸素アニール）を入れることも可能である。
【００２０】
次に図４に示すように、第１のメタル膜１７として、例えばＡｌ系金属、あるいはＣｕを堆積した後ＲＩＥ等を用いてプレート線１７を形成し、さらにその上に第２の層間絶縁膜（不図示）を堆積する。第２の層間絶縁膜としては、第１の層間絶縁膜１６と同じ材料を用いることができ、堆積後は一体化するので、以降の図（ＦＩＧ．６）においては第１の層間絶縁膜１６として表示している。
【００２１】
ここでは、上部電極１４上に直接プレート線１７を形成する製造方法について述べたが、上部電極１４上を第１の層間絶縁膜１６で覆い、これにコンタクトホールを開けて、コンタクトプラグを通じてプレート線と接続する構造をとることもできる。その場合には、図５に示すように、第１の層間絶縁膜１６の平坦化を行なう場合に上部電極を露出させず、上部電極１４上にコンタクトホールを形成することにより、プレート線コンタクトプラグ１７´を介してプレート線１７が上部電極１４に接続された構造を実現できる。
【００２２】
後述する他の実施形態でも、図４と同様にコンタクトホールレスのプレート線形成の方法のみを図示しているが、実施形態２，４，５においてプレート線を図５に示す変形例のような構造とすることができる。
【００２３】
続いて、図６に示すように、ビット線コンタクト１９用のコンタクトホールを第１の層間絶縁膜１６に開口し、ビット線コンタクト１９を形成し、表面を平坦化後ビット線３２を、例えばＡｌ系金属、あるいはＣｕで形成することにより、図１に示す構造が完成する。なお、ここでは、ビット線コンタクト１９とビット線３２を２工程で形成する例を示したが、１工程で同時に形成するようにしてもよい。
【００２４】
上記のように、第１の実施形態では、メモリトランジスタ（ＭＯＳＦＥＴ）のソースあるいはドレイン領域上に、コンタクトプラグと、これに整合した強誘電体キャパシタを１回のＰＥＰで一括して形成することができる。この構造により、アライメントマージンのある状態でセルの高集積化を実現することができ、同時に下部電極と直下のコンタクトプラグとの接触面積を増加させてコンタクト抵抗を下げることが可能になる。
【００２５】
また、プレート線をコンタクトホールを介さず、キャパシタの上部電極上に直接形成するようにした場合には、工程を短縮することができる。また、キャパシタ１０の側面、コンタクトプラグ９の側面を連続的に覆うように、単層または複数層の第３の反応防止膜１５を形成するが、この第３の反応防止膜を酸素バリア性若しくは水素バリア性若しくはその両方の特性を有するものとすることにより、第１のコンタクトプラグの酸化を抑え、強誘電体キャパシタの劣化を防止することができる。
【００２６】
（第２の実施形態）
図７および図８は、第２の実施形態に係る半導体記憶装置の部分的断面図およびマスク図面を重ね合わせた摸式的な平面図であり、図８のＡ−Ａ´線に沿った断面が図７に示されている。第２の実施形態ではコンタクトプラグ９とキャパシタ部１０がゲート電極４とオーバラップする位置に形成されている。この場合においても、キャパシタ部１０はコンタクトプラグ９と整合して、1つのマスクを用いて形成されている。製造工程は、第１の実施形態と基本的に同一であり、図２（ｂ）において、上部電極膜１４ｆの形成が終わったのち、キャパシタ１０及びコンタクトプラグ９を、ゲート電極４とオーバーラップする位置で、1つのマスクを用いて連続的に形成する。その他は、第１の実施形態と同じなので、重複する説明を省略する。
【００２７】
また、図９は第２の実施形態の変形例を示す半導体記憶装置の断面図である。図９におけるコンタクトプラグの上面は、第１の反応防止膜８の上面と面一とされている。これは、図２（ｂ）でコンタクトプラグ膜９ｆを堆積した後、上面をＣＭＰで平坦化する際、第１の反応防止膜８が露出した時点でＣＭＰを中止すれば実現できる。この例では、コンタクトプラグ９とキャパシタ１０の接触面積が若干減少するが、これが許容できる場合にはこの構造を採用することができる。
【００２８】
上記の如き構造をとることにより、第１の実施形態の効果を維持したまま更にキャパシタの面積を増加させることができ、あるいはキャパシタ面積を変えない場合でもさらなる高集積化を図ることが可能となる。
【００２９】
（第３の実施形態）
図１０は、第３の実施形態に係る半導体記憶装置の部分的断面図である。第３の実施形態では、キャパシタ１０上のプレート線１７の側壁部に側壁絶縁膜１８が、例えばＳｉＮを使用して形成されている。これは、第１の実施形態の図４の工程が終了した後、全面にＳｉＮを堆積し、ＲＩＥ等の異方性エッチングを行い、プレート電極１７の側面にＳｉＮを残置させることにより形成することができる。
【００３０】
この構造をとることにより、プレート線１７の合わせずれが発生した場合でも、キャパシタ１０の上部電極１４の露出を防ぐことが可能であるとともに、コンタクトプラグ１９とビット線１７のショートを防止することができる。図１０では、キャパシタ構造として第２の実施形態（図７）と同じものを示したが、第３の実施形態に示す特徴は第１の実施形態（図１）や、後述の第５の実施形態に適用することができる。
【００３１】
（第４の実施形態）
図１１は第４の実施形態に係る半導体記憶装置の部分的断面図である。第４の実施形態では、ビット線２４のコンタクトを２つのプラグ２５，１９を接続する形で形成し、かつ１段目のコンタクトプラグ１９をプレート線１７の形成より先に形成する。
【００３２】
この構造をとることにより、ビット線２４とソース／ドレイン領域５との接続のためのコンタクトプラグ２５，１９のアスペクト比を下げることが可能となる。また、水素を発生するコンタクトプラグ１９形成後にリカバリアニール（酸素アニール）を実施できるため、キャパシタ特性の改善が可能となる。
【００３３】
第４の実施形態の製造方法を、図１２〜１７を参照して説明する。なお、図１２〜１７においては、図面の簡略化のため、図１１の中央部のみを図示している。キャパシタ１０およびコンタクト９の一体形成までは、第１あるいは第２の実施形態と同じなので省略する。図３（ａ）のようにキャパシタ１０とコンタクトプラグ９の形成、および第３の反応防止膜１５の形成が終了した後、図１２のように、キャパシタ１０、コンタクトプラグ９の側壁絶縁膜２０を、例えばＳｉＮを用いて形成し、さらに第２の層間絶縁膜２１を、例えばＢＰＳＧ膜あるいはＤＴＥＯＳ膜を用いて堆積する。続いて、第３の反応防止膜１５の上面が露出するまでＣＭＰ法等を用いて第２の層間絶縁膜２１の平坦化を行なう。
【００３４】
次に、図１３に示すように、フォトレジストマスク３３を形成し、その開口部にＲＩＥ法を用いてコンタクトホール（不図示）の加工を行う。このコンタクトホールにコンタクトプラグ１９用のＷあるいはＡｌのプラグ膜（不図示）を埋め込み後、上面の平坦化を行なう。このとき、先述した層間絶縁膜２１の平坦化の際に側壁絶縁膜２０や第３の反応防止膜１５の上部電極上の残膜を調節して残しておき、これらの残膜をコンタクトプラグ１９の平坦化時にＣＭＰのストッパとして機能させることで、ＣＭＰの精度を更に向上させることも可能である。
【００３５】
コンタクトプラグ１９の平坦化後、図１４に示すように、酸素バリア膜２２（例えば、Ａｌ2Ｏ3膜）を堆積し、その上にフォトレジストマスク３４を形成する。このマスク３４を使用してビット線を埋め込むための溝を図１５のように加工する。ここで必要ならば、溝の開口後にリカバリアニール（酸素アニール）を行ない、キャパシタ特性の回復を行なうことができる。このとき、コンタクトプラグ１９は、酸素バリア膜２２で覆われているので、コンタクト面の酸化を防止することができる。
【００３６】
次に、図１６に示すように、プレート線用のメタル（例えばＡｌ系金属、あるいはＣｕ）の埋め込みを行い、ＣＭＰによって平坦化してプレート線１７を形成する。この後、図１７に示すように、第３の層間絶縁膜２３（例えばＢＰＳＧ膜、あるいはＤＴＥＯＳ膜）を堆積し、さらにビット線２４および第３のコンタクトプラグ２５を、Ａｌ系金属、Ｃｕ等を用いて形成することにより、第４の実施形態の構造を実現することができる。
【００３７】
上記の構造をとることにより、酸素アニール工程中のコンタクトプラグ１９の酸化を防止することが可能となる。
【００３８】
（第５の実施形態）
図１８は第５の実施形態に係る半導体記憶装置の部分的断面図である。第５の実施形態では、予めサリサイド膜（自己整合的に形成されたシリコンと金属の化合物膜）４’が形成されたＭＯＳトランジスタのゲート電極４を包むように、例えばＳｉＮから成る第１の保護膜２６を堆積する。その後、ソース／ドレイン領域５，６用のコンタクト部２７として開口部を形成してから、第１の反応防止膜８と第１のコンタクトプラグ膜９を堆積する。この場合には、コンタクト部２７におけるプラグ９のアスペクト比を抑え、さらにプラグ９とキャパシタ１０を整合的に形成する利点を失わないままで、サリサイドを形成したゲート電極を使用できるため、サリサイドプロセスを必要とするトランジスタに対しても、本実施形態のキャパシタ構造を適用することが可能となる。なお、図１８ではキャパシタ構造として、第２の実施形態に示したものを挙げたが、第５の実施形態に示す特徴は、第１、第３、第４の実施形態にも同様に適用できる。
【図面の簡単な説明】
【００３９】
【図１】第１の実施形態に係る半導体記憶装置の部分的断面図。
【図２】第１の実施形態の半導体記憶装置の製造方法を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４の工程の変形例を示す断面図。
【図６】図４の続く工程を示す断面図。
【図７】第２の実施形態に係る半導体記憶装置の部分的断面図。
【図８】第２の実施形態に係る半導体記憶装置の摸式的平面図。
【図９】第２の実施形態においてプラグ電極の上面積が最小と成る状態を示す断面図。
【図１０】第３の実施形態に係る半導体記憶装置の部分的断面図。
【図１１】第４の実施形態に係る半導体記憶装置の部分的断面図。
【図１２】第４の実施形態の半導体記憶装置の製造方法を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】第５の実施形態に係る半導体記憶装置の部分的断面図。
【符号の説明】
【００４０】
１…半導体基板
２…素子領域
３…ゲート絶縁膜
３´…ゲート側壁絶縁膜
４…ゲート電極
４´…金属シリサイド
５，６…ソース／ドレイン領域（不純物領域）
７…ＭＯＳトランジスタ（ＭＯＳＦＥＴ）
８…第１の反応防止膜
９…第１のコンタクトプラグ
１０…強誘電体キャパシタ
１１…第２の反応防止膜
１２…下部電極
１３…強誘電体絶縁物
１４…上部電極
１５…第３の反応防止膜
１６…第１の層間絶縁膜
１７…プレート線
１８…側壁絶縁膜
１９…第２のコンタクトプラグ
２０…側壁絶縁膜
２１…第２の層間絶縁膜
２２…酸素バリア膜
２３…第３の層間絶縁膜
２４…ビット線
２５…第３のコンタクトプラグ
３１…素子分離絶縁膜（ＳＴＩ）
３２…ビット線
３３、３４、３５…フォトレジストマスク
３６…ゲート側壁絶縁膜
３７…ゲート上部絶縁膜
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体記憶装置に関し、特に高集積化された強誘電体メモリセルアレイを有する半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近来、携帯型機器の普及に伴い、電源が切れても記憶内容が消滅しない不揮発性メモリが多用されるようになってきている。これら不揮発性メモリの１つとして、フラッシュメモリ、ＳＲＡＭなどと並んで、強誘電体キャパシタにデータを保存する強誘電体メモリ（ＦｅＲＡＭ）がある。
【０００３】
強誘電体メモリの公知文献としては、例えば特許文献１が挙げられる。この文献の強誘電体キャパシタは、その図１に示されるように、いわゆるＣＯＰ（Capacitor On Plug）型のキャパシタであって、メモリトランジスタであるＭＯＳＦＥＴのソース／ドレイン領域の一方上にプラグを形成した後に、その上部に強誘電体キャパシタを形成している。
【特許文献１】特開２００１−２４４４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記構成のＦｅＲＡＭを形成する場合、以下に挙げるような問題が予測される。第１にプラグ形成とキャパシタ形成に、夫々独立のプロセスが必要である。第２にプラグとキャパシタとの間にアライメントマージンが必要であり、こうしたリソグラフィーマージンが必要であるために、必然的に高集積化に限界が発生する。第３にプラグとキャパシタ下部電極との接触面での酸化によりコンタクト抵抗が高くなり易い。
【０００５】
このため、リソグラフィマージンを極小化させ、高集積化が可能で、かつプラグのコンタクト抵抗を低減できる強誘電体メモリの実現が望まれていた。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、ソース・ドレインとなる１対の不純物領域とゲート電極を有するＭＯＳトランジスタと、前記１対の不純物領域の一方の上面に接触して形成された第１の導電性プラグと、前記第１の導電性プラグ上に、下部電極層、強誘電体層、上部電極層が積層して形成された平面型の強誘電体キャパシタとを有し、前記第１の導電性プラグの側面上端は、前記強誘電体キャパシタの側面の対応する部分と整合して形成されていることを特徴とする。
【０００７】
また、本発明の半導体記憶装置の製造方法の第１は、半導体基板上にＭＯＳトランジスタを形成する工程と、前記半導体基板及び前記ＭＯＳトランジスタを覆うように第１の反応防止膜を形成する工程と、前記第１の反応防止を介して、前記ＭＯＳトランジスタを埋め込むように前記半導体基板上に第１の導電性膜を形成する工程と、前記第１の導電性膜の表面を平坦化する工程と、前記第１の導電性膜上に、第２の反応防止膜、下部電極膜、強誘電体膜、上部電極膜を順次積層し、強誘電体キャパシタ積層構造を形成する工程と、前記強誘電体積層構造を１つのマスクを用いて加工して、強誘電体キャパシタおよび第１の導電性プラグを同時に形成する工程とを有することを特徴とする。
【０００８】
また、本発明の半導体記憶装置の製造方法の第２は、半導体基板上にＭＯＳトランジスタを形成する工程と、前記半導体基板と前記ＭＯＳトランジスタを覆うように第１の保護絶縁膜を形成する工程と、前記第１の保護絶縁膜の一部を開口し、前記ＭＯＳトランジスタのソース・ドレイン領域の一方を露出させて第１のコンタクト部を形成する工程と、
第１の反応防止膜を堆積する工程と、前記第１の反応防止膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に第２の反応防止膜、下部電極膜、強誘電体膜、上部電極膜を順次下方から上方へ形成し、強誘電体キャパシタ積層構造を形成する工程と、前記強誘電体キャパシタ積層構造を1つのマスクを用いて加工して、強誘電体キャパシタ及び導電性プラグを同時に形成する工程とを有することを特徴とする。
【発明の効果】
【０００９】
上記の如き構造および製造方法をとる事により、アライメントマージンがある状態でメモリセルの高集積化が可能となり、同時に下部電極と直下のコンタクトプラグとの接触面積を増加させてコンタクト抵抗を下げることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を参照しつつ説明する。
【００１１】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体記憶装置の部分的断面図、図１（ｂ）は上記半導体記憶装置を構成する１メモリセルの等価回路である。図１（ａ）において、半導体基板１の上表面中の素子領域２には、一対の不純物拡散領域によるソース・ドレイン領域５，６が形成されている。ソース・ドレイン領域５，６に挟まれた素子領域上には、ゲート絶縁膜３を介してゲート電極４が形成されている。ゲート電極４はワード線となる。なお、参照番号３６はゲート側壁絶縁膜、３７はゲート上部絶縁膜である。素子領域２上には、このようなメモリセルトランジスタ７が複数個形成されている。
【００１２】
このメモリセルトランジスタ７と対となるように、ソース／ドレイン領域６上には、導電性のコンタクトプラグ９及びこれに整合したキャパシタ１０が形成されている。キャパシタ１０は上部電極１４、下部電極１２と、これらに挟まれた強誘電体膜１２からなり、上部電極１４、下部電極１２は夫々プレート線１７とソース／ドレイン領域６に結合されている。ソース／ドレイン領域６は、コンタクトプラグ１９を介してビット線３２に接続されている。なお、参照番号３１は素子分離領域（ＳＴＩ）である。
【００１３】
この構造は、キャパシタ１０とコンタクトプラグ９を1つのマスクを用いて連続的に加工することにより実現される。このため、プロセスの簡略化を図ることができるとともに、コンタクトプラグ９とキャパシタ１０との間のリソグラフィーマージンを考慮する必要がなくなるため、高集積化メモリセルの形成が可能となる。
【００１４】
次に、本実施形態の半導体記憶装置の製造方法を図２〜６を参照して説明する。先ず、図２（ａ）に示すように、例えばＳｉから成る半導体基板１の素子領域２上に素子分離領域３１、ソース・ドレイン領域５、６、ゲート絶縁膜３、例えばポリシリコンから成るゲート電極４を良く知られた方法で形成する。
【００１５】
続いて、図２（ｂ）に示すように、第１の反応防止膜８および第１のコンタクトプラグ膜（導電膜）９ｆをスパッタ法やＣＶＤ法で形成する。例えば第１の反応防止膜としてはＴｉ，ＴｉＮ等の導電膜、第１のコンタクトプラグ膜としては、Ｗ，Ｐｏｌｙ−Ｓｉ等の導電膜等を用いることができる。第１の反応防止膜８は、第１のコンタクトプラグを構成する金属が、ソース／ドレイン領域５，６に拡散することを防止するために使用される。第１の反応防止膜８および第１のコンタクトプラグ膜（導電膜）９ｆが堆積された後、ＣＭＰ法等でその表面を平坦化する。
【００１６】
続いて、キャパシタ部１０を形成するための第２の反応防止膜１１、下部電極膜１２ｆ、強誘電体膜１３ｆ、上部電極膜１４ｆが、コンタクトプラグ膜９ｆの上に順次形成される。上部および下部の電極材料としては、例えばＰｔ，ＩｒＯ2 ，ＳＲＯ（Strontium Ruthenium Oxide）、また強誘電体膜としては、例えばＰＺＴ（Pb(Zr,Ti)O3），ＳＢＴ（SrBi2Ta2O9）等を用いることができる。第２の反応防止膜１１は酸素拡散防止の目的で挿入されるもので、材料としてはＩｒ，ＩｒＯ2 ，ＴｉＡｌＮ等の導電膜を用いることができる。
【００１７】
次に、図３（ａ）に示すように、上部電極膜１４ｆ、強誘電体膜１３ｆ、下部電極膜１２ｆ、第２の反応防止膜１１、コンタクトプラグ膜９ｆを1つのマスクを用いて連続的に加工することにより、上部電極１４、強誘電体膜１３、下部電極膜１２、コンタクトプラグ９を一括して形成する。このキャパシタ・コンタクト部加工には、例えば反応ガスＡｒＣｌ、ＣＦ4 等を用いた反応性イオンエッチング（ＲＩＥ）を用いることができる。
【００１８】
この後、第３の反応防止膜１５を堆積する。この第３の反応防止膜１５はプロセスに応じて膜種、膜厚等の最適化を図ることができる。例えば、第３の反応防止膜を単層として、酸素バリア性あるいは水素バリア、若しくはその両方を有するようにして、工程中に遭遇する酸素、水素から素子を保護することができる。第３の反応防止膜を複数層として、例えば酸素バリア性を有する膜を水素バリア性を有する膜よりも先に堆積するようにしても良い。このように構成すれば、キャパシタ形成後工程中で発生する水素によるキャパシタ特性の劣化をより確実に防止することができる。水素バリア性を有する膜の材料としてはＳｉＮ等があり、酸素バリア性・水素バリア性の両方を兼ね備える材料としてはＡｌ2Ｏ3等が挙げられる。
【００１９】
続いて、図３（ｂ）に示すように、第１の層間絶縁膜１６として、例えばＢＰＳＧ膜、あるいはＣＶＤによるＴＥＯＳ膜（ＤＴＥＯＳ膜）を堆積した後、ＣＭＰ法等で表面を平坦化して上部電極１４を露出させる。必要に応じてここでキャパシタ１０の特性を回復するためのリカバリアニール（酸素アニール）を入れることも可能である。
【００２０】
次に図４に示すように、第１のメタル膜１７として、例えばＡｌ系金属、あるいはＣｕを堆積した後ＲＩＥ等を用いてプレート線１７を形成し、さらにその上に第２の層間絶縁膜（不図示）を堆積する。第２の層間絶縁膜としては、第１の層間絶縁膜１６と同じ材料を用いることができ、堆積後は一体化するので、以降の図（ＦＩＧ．６）においては第１の層間絶縁膜１６として表示している。
【００２１】
ここでは、上部電極１４上に直接プレート線１７を形成する製造方法について述べたが、上部電極１４上を第１の層間絶縁膜１６で覆い、これにコンタクトホールを開けて、コンタクトプラグを通じてプレート線と接続する構造をとることもできる。その場合には、図５に示すように、第１の層間絶縁膜１６の平坦化を行なう場合に上部電極を露出させず、上部電極１４上にコンタクトホールを形成することにより、プレート線コンタクトプラグ１７´を介してプレート線１７が上部電極１４に接続された構造を実現できる。
【００２２】
後述する他の実施形態でも、図４と同様にコンタクトホールレスのプレート線形成の方法のみを図示しているが、実施形態２，４，５においてプレート線を図５に示す変形例のような構造とすることができる。
【００２３】
続いて、図６に示すように、ビット線コンタクト１９用のコンタクトホールを第１の層間絶縁膜１６に開口し、ビット線コンタクト１９を形成し、表面を平坦化後ビット線３２を、例えばＡｌ系金属、あるいはＣｕで形成することにより、図１に示す構造が完成する。なお、ここでは、ビット線コンタクト１９とビット線３２を２工程で形成する例を示したが、１工程で同時に形成するようにしてもよい。
【００２４】
上記のように、第１の実施形態では、メモリトランジスタ（ＭＯＳＦＥＴ）のソースあるいはドレイン領域上に、コンタクトプラグと、これに整合した強誘電体キャパシタを１回のＰＥＰで一括して形成することができる。この構造により、アライメントマージンのある状態でセルの高集積化を実現することができ、同時に下部電極と直下のコンタクトプラグとの接触面積を増加させてコンタクト抵抗を下げることが可能になる。
【００２５】
また、プレート線をコンタクトホールを介さず、キャパシタの上部電極上に直接形成するようにした場合には、工程を短縮することができる。また、キャパシタ１０の側面、コンタクトプラグ９の側面を連続的に覆うように、単層または複数層の第３の反応防止膜１５を形成するが、この第３の反応防止膜を酸素バリア性若しくは水素バリア性若しくはその両方の特性を有するものとすることにより、第１のコンタクトプラグの酸化を抑え、強誘電体キャパシタの劣化を防止することができる。
【００２６】
（第２の実施形態）
図７および図８は、第２の実施形態に係る半導体記憶装置の部分的断面図およびマスク図面を重ね合わせた摸式的な平面図であり、図８のＡ−Ａ´線に沿った断面が図７に示されている。第２の実施形態ではコンタクトプラグ９とキャパシタ部１０がゲート電極４とオーバラップする位置に形成されている。この場合においても、キャパシタ部１０はコンタクトプラグ９と整合して、1つのマスクを用いて形成されている。製造工程は、第１の実施形態と基本的に同一であり、図２（ｂ）において、上部電極膜１４ｆの形成が終わったのち、キャパシタ１０及びコンタクトプラグ９を、ゲート電極４とオーバーラップする位置で、1つのマスクを用いて連続的に形成する。その他は、第１の実施形態と同じなので、重複する説明を省略する。
【００２７】
また、図９は第２の実施形態の変形例を示す半導体記憶装置の断面図である。図９におけるコンタクトプラグの上面は、第１の反応防止膜８の上面と面一とされている。これは、図２（ｂ）でコンタクトプラグ膜９ｆを堆積した後、上面をＣＭＰで平坦化する際、第１の反応防止膜８が露出した時点でＣＭＰを中止すれば実現できる。この例では、コンタクトプラグ９とキャパシタ１０の接触面積が若干減少するが、これが許容できる場合にはこの構造を採用することができる。
【００２８】
上記の如き構造をとることにより、第１の実施形態の効果を維持したまま更にキャパシタの面積を増加させることができ、あるいはキャパシタ面積を変えない場合でもさらなる高集積化を図ることが可能となる。
【００２９】
（第３の実施形態）
図１０は、第３の実施形態に係る半導体記憶装置の部分的断面図である。第３の実施形態では、キャパシタ１０上のプレート線１７の側壁部に側壁絶縁膜１８が、例えばＳｉＮを使用して形成されている。これは、第１の実施形態の図４の工程が終了した後、全面にＳｉＮを堆積し、ＲＩＥ等の異方性エッチングを行い、プレート電極１７の側面にＳｉＮを残置させることにより形成することができる。
【００３０】
この構造をとることにより、プレート線１７の合わせずれが発生した場合でも、キャパシタ１０の上部電極１４の露出を防ぐことが可能であるとともに、コンタクトプラグ１９とビット線１７のショートを防止することができる。図１０では、キャパシタ構造として第２の実施形態（図７）と同じものを示したが、第３の実施形態に示す特徴は第１の実施形態（図１）や、後述の第５の実施形態に適用することができる。
【００３１】
（第４の実施形態）
図１１は第４の実施形態に係る半導体記憶装置の部分的断面図である。第４の実施形態では、ビット線２４のコンタクトを２つのプラグ２５，１９を接続する形で形成し、かつ１段目のコンタクトプラグ１９をプレート線１７の形成より先に形成する。
【００３２】
この構造をとることにより、ビット線２４とソース／ドレイン領域５との接続のためのコンタクトプラグ２５，１９のアスペクト比を下げることが可能となる。また、水素を発生するコンタクトプラグ１９形成後にリカバリアニール（酸素アニール）を実施できるため、キャパシタ特性の改善が可能となる。
【００３３】
第４の実施形態の製造方法を、図１２〜１７を参照して説明する。なお、図１２〜１７においては、図面の簡略化のため、図１１の中央部のみを図示している。キャパシタ１０およびコンタクト９の一体形成までは、第１あるいは第２の実施形態と同じなので省略する。図３（ａ）のようにキャパシタ１０とコンタクトプラグ９の形成、および第３の反応防止膜１５の形成が終了した後、図１２のように、キャパシタ１０、コンタクトプラグ９の側壁絶縁膜２０を、例えばＳｉＮを用いて形成し、さらに第２の層間絶縁膜２１を、例えばＢＰＳＧ膜あるいはＤＴＥＯＳ膜を用いて堆積する。続いて、第３の反応防止膜１５の上面が露出するまでＣＭＰ法等を用いて第２の層間絶縁膜２１の平坦化を行なう。
【００３４】
次に、図１３に示すように、フォトレジストマスク３３を形成し、その開口部にＲＩＥ法を用いてコンタクトホール（不図示）の加工を行う。このコンタクトホールにコンタクトプラグ１９用のＷあるいはＡｌのプラグ膜（不図示）を埋め込み後、上面の平坦化を行なう。このとき、先述した層間絶縁膜２１の平坦化の際に側壁絶縁膜２０や第３の反応防止膜１５の上部電極上の残膜を調節して残しておき、これらの残膜をコンタクトプラグ１９の平坦化時にＣＭＰのストッパとして機能させることで、ＣＭＰの精度を更に向上させることも可能である。
【００３５】
コンタクトプラグ１９の平坦化後、図１４に示すように、酸素バリア膜２２（例えば、Ａｌ2Ｏ3膜）を堆積し、その上にフォトレジストマスク３４を形成する。このマスク３４を使用してビット線を埋め込むための溝を図１５のように加工する。ここで必要ならば、溝の開口後にリカバリアニール（酸素アニール）を行ない、キャパシタ特性の回復を行なうことができる。このとき、コンタクトプラグ１９は、酸素バリア膜２２で覆われているので、コンタクト面の酸化を防止することができる。
【００３６】
次に、図１６に示すように、プレート線用のメタル（例えばＡｌ系金属、あるいはＣｕ）の埋め込みを行い、ＣＭＰによって平坦化してプレート線１７を形成する。この後、図１７に示すように、第３の層間絶縁膜２３（例えばＢＰＳＧ膜、あるいはＤＴＥＯＳ膜）を堆積し、さらにビット線２４および第３のコンタクトプラグ２５を、Ａｌ系金属、Ｃｕ等を用いて形成することにより、第４の実施形態の構造を実現することができる。
【００３７】
上記の構造をとることにより、酸素アニール工程中のコンタクトプラグ１９の酸化を防止することが可能となる。
【００３８】
（第５の実施形態）
図１８は第５の実施形態に係る半導体記憶装置の部分的断面図である。第５の実施形態では、予めサリサイド膜（自己整合的に形成されたシリコンと金属の化合物膜）４’が形成されたＭＯＳトランジスタのゲート電極４を包むように、例えばＳｉＮから成る第１の保護膜２６を堆積する。その後、ソース／ドレイン領域５，６用のコンタクト部２７として開口部を形成してから、第１の反応防止膜８と第１のコンタクトプラグ膜９を堆積する。この場合には、コンタクト部２７におけるプラグ９のアスペクト比を抑え、さらにプラグ９とキャパシタ１０を整合的に形成する利点を失わないままで、サリサイドを形成したゲート電極を使用できるため、サリサイドプロセスを必要とするトランジスタに対しても、本実施形態のキャパシタ構造を適用することが可能となる。なお、図１８ではキャパシタ構造として、第２の実施形態に示したものを挙げたが、第５の実施形態に示す特徴は、第１、第３、第４の実施形態にも同様に適用できる。
【図面の簡単な説明】
【００３９】
【図１】第１の実施形態に係る半導体記憶装置の部分的断面図。
【図２】第１の実施形態の半導体記憶装置の製造方法を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４の工程の変形例を示す断面図。
【図６】図４の続く工程を示す断面図。
【図７】第２の実施形態に係る半導体記憶装置の部分的断面図。
【図８】第２の実施形態に係る半導体記憶装置の摸式的平面図。
【図９】第２の実施形態においてプラグ電極の上面積が最小と成る状態を示す断面図。
【図１０】第３の実施形態に係る半導体記憶装置の部分的断面図。
【図１１】第４の実施形態に係る半導体記憶装置の部分的断面図。
【図１２】第４の実施形態の半導体記憶装置の製造方法を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】第５の実施形態に係る半導体記憶装置の部分的断面図。
【符号の説明】
【００４０】
１…半導体基板
２…素子領域
３…ゲート絶縁膜
３´…ゲート側壁絶縁膜
４…ゲート電極
４´…金属シリサイド
５，６…ソース／ドレイン領域（不純物領域）
７…ＭＯＳトランジスタ（ＭＯＳＦＥＴ）
８…第１の反応防止膜
９…第１のコンタクトプラグ
１０…強誘電体キャパシタ
１１…第２の反応防止膜
１２…下部電極
１３…強誘電体絶縁物
１４…上部電極
１５…第３の反応防止膜
１６…第１の層間絶縁膜
１７…プレート線
１８…側壁絶縁膜
１９…第２のコンタクトプラグ
２０…側壁絶縁膜
２１…第２の層間絶縁膜
２２…酸素バリア膜
２３…第３の層間絶縁膜
２４…ビット線
２５…第３のコンタクトプラグ
３１…素子分離絶縁膜（ＳＴＩ）
３２…ビット線
３３、３４、３５…フォトレジストマスク
３６…ゲート側壁絶縁膜
３７…ゲート上部絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、ソース・ドレインとなる１対の不純物領域とゲート電極を有するＭＯＳトランジスタと、
前記１対の不純物領域の一方の上面に接触して形成された第１の導電性プラグと、
前記第１の導電性プラグ上に、下部電極層、強誘電体層、上部電極層が積層して形成された平面型の強誘電体キャパシタと、
を有し、前記第１の導電性プラグの側面上端は、前記強誘電体キャパシタの側面の対応する部分と整合して形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１の導電性プラグは、前記ゲート電極に絶縁的に隣接して形成され、前記第１の導電性プラグ上に形成された前記強誘電体キャパシタは、前記ゲート電極直上に前記ゲート電極と絶縁して形成された部分を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ゲート電極およびその周囲を覆うように形成された保護絶縁膜を更に有し、前記第１の導電性プラグは、前記保護絶縁膜の一部が除去された部分を通じて、前記強誘電体キャパシタの前記下部電極と前記不純物領域の一方とを接続することを特徴とする請求項１あるいは２の半導体記憶装置。
【請求項４】
半導体基板上にＭＯＳトランジスタを形成する工程と、
前記半導体基板及び前記ＭＯＳトランジスタを覆うように第１の反応防止膜を形成する工程と、
前記第１の反応防止を介して、前記ＭＯＳトランジスタを埋め込むように前記半導体基板上に第１の導電性膜を形成する工程と、
前記第１の導電性膜の表面を平坦化する工程と、
前記第１の導電性膜上に、第２の反応防止膜、下部電極膜、強誘電体膜、上部電極膜を順次積層し、強誘電体キャパシタ積層構造を形成する工程と、
前記強誘電体積層構造を１つのマスクを用いて加工して、強誘電体キャパシタおよび第１の導電性プラグを同時に形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体基板上にＭＯＳトランジスタを形成する工程と、
前記半導体基板と前記ＭＯＳトランジスタを覆うように第１の保護絶縁膜を形成する工程と、
前記第１の保護絶縁膜の一部を開口し、前記ＭＯＳトランジスタのソース・ドレイン領域の一方を露出させて第１のコンタクト部を形成する工程と、
第１の反応防止膜を堆積する工程と、
前記第１の反応防止膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の反応防止膜、下部電極膜、強誘電体膜、上部電極膜を順次下方から上方へ形成し、強誘電体キャパシタ積層構造を形成する工程と、
前記強誘電体キャパシタ積層構造を1つのマスクを用いて加工して、強誘電体キャパシタ及び導電性プラグを同時に形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、ソース・ドレインとなる１対の不純物領域とゲート電極を有するＭＯＳトランジスタと、
前記１対の不純物領域の一方の上面に接触して形成された第１の導電性プラグと、
前記第１の導電性プラグ上に、下部電極層、強誘電体層、上部電極層が積層して形成された平面型の強誘電体キャパシタと、
を有し、前記第１の導電性プラグの側面上端は、前記強誘電体キャパシタの側面の対応する部分と整合して形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１の導電性プラグは、前記ゲート電極に絶縁的に隣接して形成され、前記第１の導電性プラグ上に形成された前記強誘電体キャパシタは、前記ゲート電極直上に前記ゲート電極と絶縁して形成された部分を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ゲート電極およびその周囲を覆うように形成された保護絶縁膜を更に有し、前記第１の導電性プラグは、前記保護絶縁膜の一部が除去された部分を通じて、前記強誘電体キャパシタの前記下部電極と前記不純物領域の一方とを接続することを特徴とする請求項１あるいは２の半導体記憶装置。
【請求項４】
半導体基板上にＭＯＳトランジスタを形成する工程と、
前記半導体基板及び前記ＭＯＳトランジスタを覆うように第１の反応防止膜を形成する工程と、
前記第１の反応防止を介して、前記ＭＯＳトランジスタを埋め込むように前記半導体基板上に第１の導電性膜を形成する工程と、
前記第１の導電性膜の表面を平坦化する工程と、
前記第１の導電性膜上に、第２の反応防止膜、下部電極膜、強誘電体膜、上部電極膜を順次積層し、強誘電体キャパシタ積層構造を形成する工程と、
前記強誘電体積層構造を１つのマスクを用いて加工して、強誘電体キャパシタおよび第１の導電性プラグを同時に形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体基板上にＭＯＳトランジスタを形成する工程と、
前記半導体基板と前記ＭＯＳトランジスタを覆うように第１の保護絶縁膜を形成する工程と、
前記第１の保護絶縁膜の一部を開口し、前記ＭＯＳトランジスタのソース・ドレイン領域の一方を露出させて第１のコンタクト部を形成する工程と、
第１の反応防止膜を堆積する工程と、
前記第１の反応防止膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の反応防止膜、下部電極膜、強誘電体膜、上部電極膜を順次下方から上方へ形成し、強誘電体キャパシタ積層構造を形成する工程と、
前記強誘電体キャパシタ積層構造を1つのマスクを用いて加工して、強誘電体キャパシタ及び導電性プラグを同時に形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−８６２９２（Ｐ２００６−８６２９２Ａ）
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００４−２６８６９４（Ｐ２００４−２６８６９４）
【出願日】平成１６年９月１５日（２００４．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１６年９月１５日（２００４．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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