炭化珪素半導体装置
【課題】少ない工程数で形成でき、耐熱性に優れた温度検出素子を備える炭化珪素（ＳｉＣ）半導体装置を提供する。
【解決手段】ＳｉＣ半導体装置は、ＳｉＣ基板１に形成された半導体素子と、底面にバリアメタル１４を備える配線層を用いて形成したソース電極１５およびゲートパッド１６と、その配線層のバリアメタル１４の一部を用いて形成した測温抵抗体２０を備える。
【解決手段】ＳｉＣ半導体装置は、ＳｉＣ基板１に形成された半導体素子と、底面にバリアメタル１４を備える配線層を用いて形成したソース電極１５およびゲートパッド１６と、その配線層のバリアメタル１４の一部を用いて形成した測温抵抗体２０を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度検出素子を備える炭化珪素半導体装置に関するものである。
【背景技術】
【０００２】
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかし炭化珪素を用いて形成される半導体装置（炭化珪素半導体装置）には、多くの解決すべき課題が残されている。
【０００３】
例えば保護回路の動作制御に用いられる温度検出素子を備える半導体装置が知られているが、シリコンを用いて形成される従来の半導体装置（シリコン半導体装置）では、温度検出素子としてポリシリコンで形成したダイオード（ポリシリコンダイオード）がよく使われている。ポリシリコンダイオードは、ポリシリコン膜に不純物（ドーパント）をイオン注入することで形成されるが、シリコン半導体装置上にポリシリコンダイオードを形成する場合、シリコン基板に半導体素子を形成するためのイオン注入と、ポリシリコンダイオードを形成するためのイオン注入とを同時に行えば、製造工程数の増加は最小限で済む。
【０００４】
一方、炭化珪素半導体装置の製造では、半導体素子を形成するためのイオン注入を行った後、１５００℃以上の熱処理を施す必要がある。そのため、炭化珪素半導体装置上に温度検出用のポリシリコンダイオードを形成する場合に、半導体素子を形成するためのイオン注入と、ポリシリコンダイオードを形成するためのイオン注入とを別々の工程で行う必要がある。つまり従来のシリコン半導体装置の場合に比べ、工程数が大きく増加する。
【０００５】
また、下記の特許文献１には、電力用トランジスタのソース電極の上に熱伝導性のある絶縁層を設け、その上に、温度検出抵抗として白金やポリシリコンの薄膜抵抗体を配設した構成の半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６３−２１３３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
先に述べたように、炭化珪素半導体装置に温度検出素子としてポリシリコンダイオードを内蔵させる場合、製造工程数の増大を招くため、製造コストの上昇が問題となる。また炭化珪素半導体装置は高温下での動作が期待されているが、ポリシリコンダイオードは２００℃以上の温度で動作させることは困難であるため、２００℃以上での動作が想定される炭化珪素半導体装置には、ポリシリコンダイオードを用いることができない。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、少ない工程数で形成でき、耐熱性に優れた温度検出素子を備える炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る炭化珪素半導体装置は、炭化珪素基板に形成された半導体素子と、前記炭化珪素基板上に配設され、底面にバリアメタルを備える配線層と、前記配線層における前記バリアメタルの一部を用いて形成した測温抵抗体と、を備えるものである。
【発明の効果】
【００１０】
本発明では、温度検出素子として、ポリシリコンダイオードではなく、バリアメタルの一部を用いて形成した測温抵抗体を備えている。測温抵抗体は、ポリシリコンダイオードよりも高い温度での使用が可能であるため、高温下（２００℃以上）での動作が想定される炭化珪素半導体装置にも適用可能である。また測温抵抗体は、ポリシリコンダイオードとは異なり、その形成工程でイオン注入を行う必要がない。さらに、測温抵抗体は、ソース電極やゲートパッドの底面に設けるバリアメタル１４の一部を利用して形成されている。そのため本実施の形態では製造工程数の増大は最小限に抑えられる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る炭化珪素半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図３】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図４】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図５】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図６】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図７】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図８】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図９】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図１０】実施の形態２に係る炭化珪素半導体装置における測温抵抗体のレイアウトを示す上面図である。
【図１１】実施の形態３に係る半導体装置における測温抵抗体のレイアウトを示す上面図である。
【図１２】実施の形態３に係る半導体装置における測温抵抗体のレイアウトを示す断面図である。
【図１３】実施の形態４に係る半導体装置における測温抵抗体のレイアウトを示す断面図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
図１は、実施の形態１に係る炭化珪素半導体装置（以下「ＳｉＣ半導体装置」）の構成を示す断面図である。ここではＳｉＣ半導体装置が半導体素子としてＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）を備える例を示す。このＳｉＣ半導体装置は、複数のＭＯＳＦＥＴセルを有すると共に、それら複数のＭＯＳＦＥＴセルが配設された領域を囲むように、電界集中を緩和するための終端構造が設けられた構造を有している。図１では活性領域の最外周のＭＯＳＦＥＴセルおよび、その外側の終端構造の構成を示している。以下、ＭＯＳＦＥＴセルが配設される領域（図１の左部分）を「活性領域」、終端構造が配設される領域（図１の右部分）を「終端領域」と称す。
【００１３】
図１に示すように、本実施の形態に係るＳｉＣ半導体装置は、ｎ+型のＳｉＣ基板１およびその上に成長させたｎ-型のエピタキシャル層２から成るエピタキシャル基板を用いて形成されている。
【００１４】
エピタキシャル層２の上面部には、ｐ型のウェル領域（ｐウェル領域）３が選択的に形成されている。ｐウェル領域３表面部分には、ｎ型のソース領域５が形成される。
【００１５】
一方、ＭＯＳＦＥＴセルが配置される活性領域を囲む終端領域においては、エピタキシャル層２の上面部に、終端構造の一部として働くｐ型のウェル領域（終端ｐウェル領域）４が形成されている。終端ｐウェル領域４の外周部には、終端ｐウェル領域４よりも不純物濃度が低いｐ型領域であるＪＴＥ（Junction Termination Extension）領域７が形成されている。
【００１６】
エピタキシャル層２上には、活性領域を覆うゲート酸化膜８と、終端領域を覆うフィールド酸化膜９が形成されている。ゲート酸化膜８の上には、隣り合うｐウェル領域３に跨るようにゲート電極１０が配設される。
【００１７】
ここで、ゲート電極１０の下方に位置する、ｐウェル領域３に隣接するエピタキシャル層２の部分（隣り合うｐウェル領域３に挟まれた領域）は「ＪＦＥＴ（Junction Field Effect Transistor）領域」と呼ばれる。またゲート電極１０の下方に位置する、ソース領域５とＪＦＥＴ領域とに挟まれた領域は、ＭＯＳＦＥＴの導通時にチャネルが形成される「チャネル領域」となる。
【００１８】
フィールド酸化膜９の上には、ゲート配線１１が配設される。ゲート配線１１はゲート電極１０と同じ配線層で形成されており、両者は不図示の領域で接続している。ゲート電極１０およびゲート配線１１上には、層間絶縁膜１２が形成されている。
【００１９】
層間絶縁膜１２上には、外部接続用の電極となるソース電極（ソースパッド）１５およびゲートパッド１６が配設される。ソース電極１５およびゲートパッド１６は、同一の配線層を用いて形成されており、その底面にはバリアメタル１４が設けられている。またＳｉＣ基板１の裏面（下面）には、ドレイン電極１７が配設される。
【００２０】
ソース電極１５は、層間絶縁膜１２に形成されたコンタクトホールを通して、ＭＯＳＦＥＴセルのソース領域５、ｐウェル領域３および終端ｐウェル領域４と電気的に接続する。ｐウェル領域３および終端ｐウェル領域４におけるソース電極１５との接続部分のそれぞれには、ｐ+型のコンタクト領域６が形成されている。また各コンタクトホールに露出したエピタキシャル層２の部分（ソース領域５、コンタクト領域６の上面）にはシリサイド１３が形成されており、ソース電極１５とソース領域５およびコンタクト領域６との間の接続は、そのシリサイド１３を介して成されている。
【００２１】
またゲートパッド１６は、層間絶縁膜１２に形成されたコンタクトホールを通してゲート配線１１に接続される。
【００２２】
本実施の形態のＳｉＣ半導体装置は、温度検出素子として、バリアメタル１４の一部を用いて形成した測温抵抗体２０を備えている。また測温抵抗体２０に接続し、その出力電圧を取り出すための温度センスパッド２１は、ソース電極１５およびゲートパッド１６と同じ、バリアメタル１４を底面に有する配線層を用いて形成される。測温抵抗体２０の抵抗値は温度に依存して変化するため、温度センスパッド２１に現れる測温抵抗体２０の出力電圧を用いて、測温抵抗体２０の抵抗値を測定することにより当該ＳｉＣ半導体装置の温度を検出することができる。
【００２３】
図２〜図９は、実施の形態１に係るＳｉＣ半導体装置の製造工程図である。以下ではこれらを参照しつつ、本実施の形態に係るＳｉＣ半導体装置の製造方法を説明する。
【００２４】
まず、ｎ+型のＳｉＣ基板１の上にｎ型のエピタキシャル層２を備えるエピタキシャル基板を用意する。そして、フォトリソグラフィ技術によりパターニングしたマスクを用いる選択的なイオン注入により、エピタキシャル層２の上面部分に、ｐウェル領域３、終端ｐウェル領域４、ｎ型のソース領域５、ｐ+型のコンタクト領域６およびＪＴＥ領域７をそれぞれ形成する（図２）。イオン注入する不純物は、ｎ型不純物としては窒素やリン、ｐ型不純物としてはアルミニウムやホウ素などを用いることができる。
【００２５】
その後、１５００℃以上の温度の熱処理を行うことで、イオン注入した不純物を電気的に活性化させると共に、イオン注入により生じた結晶欠陥を回復させる。
【００２６】
そして、エピタキシャル層２上に例えばＣＶＤ（Chemical Vapor Deposition）法などでシリコン酸化膜を堆積してパターニングすることにより、終端領域のエピタキシャル層２を覆うフィールド酸化膜９を形成する。さらに、例えば熱酸化法または堆積法により、活性領域のエピタキシャル層２の表面にシリコン酸化膜を形成することで、ゲート酸化膜８を形成する（図３）。
【００２７】
続いて、ゲート酸化膜８およびフィールド酸化膜９の上に、ポリシリコン膜をＣＶＤ法などで堆積し、それをフォトリソグラフィ技術を用いた選択的なエッチングによりパターニングすることで、ゲート電極１０およびゲート配線１１を形成する（図４）。
【００２８】
その後、ＣＶＤ法などによって層間絶縁膜１２を堆積する（図５）。そして、選択的なエッチングにより、層間絶縁膜１２に、ソース領域５の上面、ｐウェル領域３および終端ｐウェル領域４それぞれのコンタクト領域６の上面に達するコンタクトホールを形成する。
【００２９】
各コンタクトホールの底に露出したエピタキシャル層２（ソース領域５、コンタクト領域６）の表面にシリサイド１３を形成する。これと同時、あるいはその前後にドレイン電極１７のシリサイドを形成する。その後、ゲート配線１１の上面に達するコンタクトホールを形成する（図６）。シリサイド１３の形成手法の代表例としては、コンタクトホール内を含む全面に金属膜（例えばニッケル）を成膜し、熱処理を加えて金属膜と炭化珪素とを反応させてシリサイド１３を形成した後、未反応の金属膜を除去する方法が挙げられる。
【００３０】
その後、コンタクトホールの内部および層間絶縁膜１２上にバリアメタル１４を形成する（図７）。そして選択的なエッチングにより、この後形成するソース電極１５およびゲートパッド１６のパターンに応じてバリアメタル１４をパターニングする。このとき、バリアメタル１４の一部を用いて、温度検出素子である測温抵抗体２０を形成する（図８）。バリアメタル１４（測温抵抗体２０）としては、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉ膜、ＴｉＳｉ／ＴｉＮ膜（ＴｉＳｉとＴｉＮの積層構造）、ＴｉＳｉ／Ｔｉ膜（ＴｉＳｉとＴｉの積層構造）、ＴｉＮ／Ｔｉ膜（ＴｉＮとＴｉの積層構造）、ＴｉＳｉ／ＴｉＮ／Ｔｉ膜（ＴｉＳｉとＴｉＮとＴｉの積層構造）、Ｐｔ膜などを用いることができる。
【００３１】
続いて、コンタクトホール内を含む層間絶縁膜１２上にアルミニウム膜１８を形成する（図９）。そしてアルミニウム膜１８をパターニングして、ソース電極１５、ゲートパッド１６および温度センスパッド２１を形成する。
【００３２】
以上の工程により、図１に示したＳｉＣ半導体装置の構造が完成する。なお、図１では省略しているが、当該ＳｉＣ半導体装置の上面は保護膜（ポリイミド等）で覆われる。但し、ソース電極１５、ゲートパッド１６および温度センスパッド２１は、それぞれ外部接続のためのパッドして使用されるため、保護膜にはソース電極１５、ゲートパッド１６および温度センスパッド２１の上面を露出する開口が設けられる。
【００３３】
上記のように、本実施の形態のＳｉＣ半導体装置は、温度検出素子として、ポリシリコンダイオードではなく、バリアメタル１４の一部を用いて形成した測温抵抗体２０を備えている。測温抵抗体２０は、ポリシリコンダイオードよりも高い温度での使用が可能であるため、高温下（２００℃以上）での動作が想定されるＳｉＣ半導体装置にも適用可能である。
【００３４】
また測温抵抗体２０は、ポリシリコンダイオードとは異なり、その形成工程でイオン注入を行う必要がない。さらに、測温抵抗体２０は、ソース電極１５やゲートパッド１６の底面に設けられるバリアメタル１４の一部を利用して形成されている。そのため本実施の形態では製造工程数の増大は最小限に抑えられる。
【００３５】
例えば、測温抵抗体２０を有さない従来の半導体装置では、バリアメタルはソース電極やゲートパッドの底面にのみ残存させればよいため、通常、バリアメタルはその上の配線層（アルミニウム膜１８に相当）と同時にパターニングされる。一方、本発明では、バリアメタル１４から成る測温抵抗体２０上の一部分（両端）に、温度センスパッド２１を形成する必要があるため、アルミニウム膜１８のパターニングとバリアメタル１４のパターニングとを別々の工程で行う必要がある。つまり図８に示したパターニング工程が必要となる。そのため、従来の半導体装置の製造と比較して、パターニング工程が１回だけ増加するが、それ以外の工程追加は必要ない。
【００３６】
なお、温度検出素子としてポリシリコンダイオードを用いる場合には、ポリシリコンダイオードを形成するために、ポリシリコン膜の堆積工程や、イオン注入工程、パターニング工程等が個別に必要である（上記したように、ＳｉＣ半導体装置の製造では、半導体素子を形成するためのイオン注入と、ポリシリコンダイオードを形成するためのイオン注入とを同時に行うことができない）。従って本発明以上に、工程数の増大を伴うことになる。
【００３７】
本実施の形態では、半導体素子がＭＯＳＦＥＴであり、終端領域にＪＴＥ領域が設けられた構成を示したが、本発明に係るＳｉＣ半導体装置の半導体素子および終端領域の構造はこれに限定されるものではない。例えば、半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やｐｎ接合ダイオード、ショットキーバリアダイオード、サイリスタなどでもよいし、終端領域にはＪＴＥ領域７に代えてＦＬＲ（Field Limiting Ring）を設けてもよい。このことは、以下に示す各実施の形態でも同様である。
【００３８】
＜実施の形態２＞
図１０は、実施の形態２に係るＳｉＣ半導体装置のチップ３０の上面図であり、測温抵抗体２０のレイアウトを示している。図１０において、図１に示したものに対応する要素には、それと同一の符号を付してある。
【００３９】
図１０の如く、チップ３０の上面には、ソース電極１５、ゲートパッド１６、測温抵抗体２０および温度センスパッド２１が配設される（保護膜は不図示）。本実施の形態では、測温抵抗体２０をＳｉＣ半導体装置のチップ３０の中央部に配置している。なお、温度センスパッド２１から測温抵抗体２０へと延びる配線は、温度センスパッド２１と同じ配線層を用いて形成される。
【００４０】
通常、半導体装置のチップ中央部は最も温度が高くなる部分である。測温抵抗体２０をその部分に配置することにより、過電流等の異常によるＳｉＣ半導体装置の温度上昇をいち早く検出でき、確実に半導体装置を保護することができる。
【００４１】
図１０に示したソース電極１５、ゲートパッド１６および温度センスパッド２１の位置や形状、個数は一例に過ぎず、製品ごとに多種多様のケースが有り得る。また必要に応じて測温抵抗体２０および温度センスパッド２１の数も増やしてもよい。このことは、以下に示す各実施の形態でも同様である。
【００４２】
＜実施の形態３＞
図１１は、実施の形態３に係るＳｉＣ半導体装置のチップ３０の上面図であり、測温抵抗体２０のレイアウトを示している。図１１においても、図１に示したものに対応する要素には、それと同一の符号を付してある。
【００４３】
本実施の形態では、測温抵抗体２０をＳｉＣ半導体装置のチップ３０外周部の無効領域（電流が流れない領域）に配設し、且つ、チップ３０の活性領域を取り囲むように延在させている（無効領域には終端領域も含まれる）。
【００４４】
図１２は、実施の形態３における測温抵抗体２０のレイアウトを示す断面図であり、図１１のＡ−Ａ線に沿った断面に対応している。図１２のように、測温抵抗体２０は終端構造の一部である終端ｐウェル領域４の上方に配設される。終端ｐウェル領域４と測温抵抗体２０との間には、フィールド酸化膜９および層間絶縁膜１２が介在している。
【００４５】
図１１のように測温抵抗体２０を、チップ３０の活性領域を取り囲むように延在させることで、測温抵抗体２０を長くできる。測温抵抗体２０の抵抗値はその長さに比例するので、測温抵抗体２０を長くすれば、測温抵抗体２０から特定の大きさの出力電圧を得るために測温抵抗体２０に流す電流が小さくて済むようになる、という効果が得られる。
【００４６】
但し、測温抵抗体２０を長くするためには、測温抵抗体２０を配設する面積を大きく確保することが必要となるので、その分だけチップ３０の通電領域（活性領域）の面積、すなわち有効面積が制限されることが懸念される。本実施の形態では、測温抵抗体２０の配設領域を、チップ３０外周部の無効領域に確保しているため、チップ３０の有効面積を縮小する必要はない。これにより、チップ３０全体の面積の縮小化を図ることができる。特に、ＳｉＣ基板は単価が高いため、ＳｉＣ半導体装置の製造コストの削減に有効である。
【００４７】
＜実施の形態４＞
実施の形態４では、測温抵抗体２０に、終端構造の一部としてのフィールドプレートとしての機能を持たせる。本実施の形態における測温抵抗体２０のレイアウトは、図１１と同様であり、測温抵抗体２０は無効領域に、チップ３０の活性領域を取り囲むように配設される。
【００４８】
図１３は、実施の形態４における測温抵抗体２０のレイアウトを示す断面図であり、図１１のＡ−Ａ線に沿った断面に対応している。図１３のように、測温抵抗体２０は終端構造の終端ｐウェル領域４の外周部（ＪＴＥ領域７が形成された部分）の上方を跨ぐように配設される。すなわち測温抵抗体２０は、終端ｐウェル領域４およびＪＴＥ領域７が形成するｐｎ接合の終端部（ｐｎ接合がエピタキシャル層２の上面に達する部分）の上方に配設される。終端ｐウェル領域４およびＪＴＥ領域７が形成されたエピタキシャル層２と測温抵抗体２０との間には、フィールド酸化膜９および層間絶縁膜１２が介在している。
【００４９】
また測温抵抗体２０の電位は、チップ３０に対して独立した電位に設定され、その値は測温抵抗体２０がフィールドプレートとして機能できれば任意でよく、例えばフローティング電位でよい。厳密には、測温抵抗体２０の出力電圧を得るために、測温抵抗体２０には電流を流すため、その両端に数Ｖ程度の電位差が生じるが、パワー半導体装置ではチップ３０に高電圧（数百Ｖ以上）が印加されることが想定されるため、測温抵抗体２０の電位差は無視できる（フィールドプレートの作用に殆ど影響しない）と考えられる。
【００５０】
本実施の形態によれば、測温抵抗体２０がフィールドプレートとして働き、その電界効果により終端ｐウェル領域４の外周部における電界集中を緩和される。それによりＳｉＣ半導体装置の耐圧性能が安定し、その信頼性が向上する。
【００５１】
なお、実施の形態４においても、測温抵抗体２０は、チップ３０の活性領域を取り囲み、且つ、無効領域上に延在することになるため、実施の形態３と同様の効果を得ることができる。
【符号の説明】
【００５２】
１ ＳｉＣ基板、２ エピタキシャル層、３ ｐウェル領域、４ 終端ｐウェル領域、５ ソース領域、６ コンタクト領域、７ ＪＴＥ領域、８ ゲート酸化膜、９ フィールド酸化膜、１０ ゲート電極、１１ ゲート配線、１２ 層間絶縁膜、１３ シリサイド、１４ バリアメタル、１５ ソース電極、１６ ゲートパッド、１７ ドレイン電極、１８ アルミニウム膜、２０ 測温抵抗体、２１ 温度センスパッド、３０ チップ。
【技術分野】
【０００１】
本発明は、温度検出素子を備える炭化珪素半導体装置に関するものである。
【背景技術】
【０００２】
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかし炭化珪素を用いて形成される半導体装置（炭化珪素半導体装置）には、多くの解決すべき課題が残されている。
【０００３】
例えば保護回路の動作制御に用いられる温度検出素子を備える半導体装置が知られているが、シリコンを用いて形成される従来の半導体装置（シリコン半導体装置）では、温度検出素子としてポリシリコンで形成したダイオード（ポリシリコンダイオード）がよく使われている。ポリシリコンダイオードは、ポリシリコン膜に不純物（ドーパント）をイオン注入することで形成されるが、シリコン半導体装置上にポリシリコンダイオードを形成する場合、シリコン基板に半導体素子を形成するためのイオン注入と、ポリシリコンダイオードを形成するためのイオン注入とを同時に行えば、製造工程数の増加は最小限で済む。
【０００４】
一方、炭化珪素半導体装置の製造では、半導体素子を形成するためのイオン注入を行った後、１５００℃以上の熱処理を施す必要がある。そのため、炭化珪素半導体装置上に温度検出用のポリシリコンダイオードを形成する場合に、半導体素子を形成するためのイオン注入と、ポリシリコンダイオードを形成するためのイオン注入とを別々の工程で行う必要がある。つまり従来のシリコン半導体装置の場合に比べ、工程数が大きく増加する。
【０００５】
また、下記の特許文献１には、電力用トランジスタのソース電極の上に熱伝導性のある絶縁層を設け、その上に、温度検出抵抗として白金やポリシリコンの薄膜抵抗体を配設した構成の半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６３−２１３３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
先に述べたように、炭化珪素半導体装置に温度検出素子としてポリシリコンダイオードを内蔵させる場合、製造工程数の増大を招くため、製造コストの上昇が問題となる。また炭化珪素半導体装置は高温下での動作が期待されているが、ポリシリコンダイオードは２００℃以上の温度で動作させることは困難であるため、２００℃以上での動作が想定される炭化珪素半導体装置には、ポリシリコンダイオードを用いることができない。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、少ない工程数で形成でき、耐熱性に優れた温度検出素子を備える炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る炭化珪素半導体装置は、炭化珪素基板に形成された半導体素子と、前記炭化珪素基板上に配設され、底面にバリアメタルを備える配線層と、前記配線層における前記バリアメタルの一部を用いて形成した測温抵抗体と、を備えるものである。
【発明の効果】
【００１０】
本発明では、温度検出素子として、ポリシリコンダイオードではなく、バリアメタルの一部を用いて形成した測温抵抗体を備えている。測温抵抗体は、ポリシリコンダイオードよりも高い温度での使用が可能であるため、高温下（２００℃以上）での動作が想定される炭化珪素半導体装置にも適用可能である。また測温抵抗体は、ポリシリコンダイオードとは異なり、その形成工程でイオン注入を行う必要がない。さらに、測温抵抗体は、ソース電極やゲートパッドの底面に設けるバリアメタル１４の一部を利用して形成されている。そのため本実施の形態では製造工程数の増大は最小限に抑えられる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る炭化珪素半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図３】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図４】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図５】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図６】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図７】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図８】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図９】実施の形態１に係る炭化珪素半導体装置の製造工程図である。
【図１０】実施の形態２に係る炭化珪素半導体装置における測温抵抗体のレイアウトを示す上面図である。
【図１１】実施の形態３に係る半導体装置における測温抵抗体のレイアウトを示す上面図である。
【図１２】実施の形態３に係る半導体装置における測温抵抗体のレイアウトを示す断面図である。
【図１３】実施の形態４に係る半導体装置における測温抵抗体のレイアウトを示す断面図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
図１は、実施の形態１に係る炭化珪素半導体装置（以下「ＳｉＣ半導体装置」）の構成を示す断面図である。ここではＳｉＣ半導体装置が半導体素子としてＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）を備える例を示す。このＳｉＣ半導体装置は、複数のＭＯＳＦＥＴセルを有すると共に、それら複数のＭＯＳＦＥＴセルが配設された領域を囲むように、電界集中を緩和するための終端構造が設けられた構造を有している。図１では活性領域の最外周のＭＯＳＦＥＴセルおよび、その外側の終端構造の構成を示している。以下、ＭＯＳＦＥＴセルが配設される領域（図１の左部分）を「活性領域」、終端構造が配設される領域（図１の右部分）を「終端領域」と称す。
【００１３】
図１に示すように、本実施の形態に係るＳｉＣ半導体装置は、ｎ+型のＳｉＣ基板１およびその上に成長させたｎ-型のエピタキシャル層２から成るエピタキシャル基板を用いて形成されている。
【００１４】
エピタキシャル層２の上面部には、ｐ型のウェル領域（ｐウェル領域）３が選択的に形成されている。ｐウェル領域３表面部分には、ｎ型のソース領域５が形成される。
【００１５】
一方、ＭＯＳＦＥＴセルが配置される活性領域を囲む終端領域においては、エピタキシャル層２の上面部に、終端構造の一部として働くｐ型のウェル領域（終端ｐウェル領域）４が形成されている。終端ｐウェル領域４の外周部には、終端ｐウェル領域４よりも不純物濃度が低いｐ型領域であるＪＴＥ（Junction Termination Extension）領域７が形成されている。
【００１６】
エピタキシャル層２上には、活性領域を覆うゲート酸化膜８と、終端領域を覆うフィールド酸化膜９が形成されている。ゲート酸化膜８の上には、隣り合うｐウェル領域３に跨るようにゲート電極１０が配設される。
【００１７】
ここで、ゲート電極１０の下方に位置する、ｐウェル領域３に隣接するエピタキシャル層２の部分（隣り合うｐウェル領域３に挟まれた領域）は「ＪＦＥＴ（Junction Field Effect Transistor）領域」と呼ばれる。またゲート電極１０の下方に位置する、ソース領域５とＪＦＥＴ領域とに挟まれた領域は、ＭＯＳＦＥＴの導通時にチャネルが形成される「チャネル領域」となる。
【００１８】
フィールド酸化膜９の上には、ゲート配線１１が配設される。ゲート配線１１はゲート電極１０と同じ配線層で形成されており、両者は不図示の領域で接続している。ゲート電極１０およびゲート配線１１上には、層間絶縁膜１２が形成されている。
【００１９】
層間絶縁膜１２上には、外部接続用の電極となるソース電極（ソースパッド）１５およびゲートパッド１６が配設される。ソース電極１５およびゲートパッド１６は、同一の配線層を用いて形成されており、その底面にはバリアメタル１４が設けられている。またＳｉＣ基板１の裏面（下面）には、ドレイン電極１７が配設される。
【００２０】
ソース電極１５は、層間絶縁膜１２に形成されたコンタクトホールを通して、ＭＯＳＦＥＴセルのソース領域５、ｐウェル領域３および終端ｐウェル領域４と電気的に接続する。ｐウェル領域３および終端ｐウェル領域４におけるソース電極１５との接続部分のそれぞれには、ｐ+型のコンタクト領域６が形成されている。また各コンタクトホールに露出したエピタキシャル層２の部分（ソース領域５、コンタクト領域６の上面）にはシリサイド１３が形成されており、ソース電極１５とソース領域５およびコンタクト領域６との間の接続は、そのシリサイド１３を介して成されている。
【００２１】
またゲートパッド１６は、層間絶縁膜１２に形成されたコンタクトホールを通してゲート配線１１に接続される。
【００２２】
本実施の形態のＳｉＣ半導体装置は、温度検出素子として、バリアメタル１４の一部を用いて形成した測温抵抗体２０を備えている。また測温抵抗体２０に接続し、その出力電圧を取り出すための温度センスパッド２１は、ソース電極１５およびゲートパッド１６と同じ、バリアメタル１４を底面に有する配線層を用いて形成される。測温抵抗体２０の抵抗値は温度に依存して変化するため、温度センスパッド２１に現れる測温抵抗体２０の出力電圧を用いて、測温抵抗体２０の抵抗値を測定することにより当該ＳｉＣ半導体装置の温度を検出することができる。
【００２３】
図２〜図９は、実施の形態１に係るＳｉＣ半導体装置の製造工程図である。以下ではこれらを参照しつつ、本実施の形態に係るＳｉＣ半導体装置の製造方法を説明する。
【００２４】
まず、ｎ+型のＳｉＣ基板１の上にｎ型のエピタキシャル層２を備えるエピタキシャル基板を用意する。そして、フォトリソグラフィ技術によりパターニングしたマスクを用いる選択的なイオン注入により、エピタキシャル層２の上面部分に、ｐウェル領域３、終端ｐウェル領域４、ｎ型のソース領域５、ｐ+型のコンタクト領域６およびＪＴＥ領域７をそれぞれ形成する（図２）。イオン注入する不純物は、ｎ型不純物としては窒素やリン、ｐ型不純物としてはアルミニウムやホウ素などを用いることができる。
【００２５】
その後、１５００℃以上の温度の熱処理を行うことで、イオン注入した不純物を電気的に活性化させると共に、イオン注入により生じた結晶欠陥を回復させる。
【００２６】
そして、エピタキシャル層２上に例えばＣＶＤ（Chemical Vapor Deposition）法などでシリコン酸化膜を堆積してパターニングすることにより、終端領域のエピタキシャル層２を覆うフィールド酸化膜９を形成する。さらに、例えば熱酸化法または堆積法により、活性領域のエピタキシャル層２の表面にシリコン酸化膜を形成することで、ゲート酸化膜８を形成する（図３）。
【００２７】
続いて、ゲート酸化膜８およびフィールド酸化膜９の上に、ポリシリコン膜をＣＶＤ法などで堆積し、それをフォトリソグラフィ技術を用いた選択的なエッチングによりパターニングすることで、ゲート電極１０およびゲート配線１１を形成する（図４）。
【００２８】
その後、ＣＶＤ法などによって層間絶縁膜１２を堆積する（図５）。そして、選択的なエッチングにより、層間絶縁膜１２に、ソース領域５の上面、ｐウェル領域３および終端ｐウェル領域４それぞれのコンタクト領域６の上面に達するコンタクトホールを形成する。
【００２９】
各コンタクトホールの底に露出したエピタキシャル層２（ソース領域５、コンタクト領域６）の表面にシリサイド１３を形成する。これと同時、あるいはその前後にドレイン電極１７のシリサイドを形成する。その後、ゲート配線１１の上面に達するコンタクトホールを形成する（図６）。シリサイド１３の形成手法の代表例としては、コンタクトホール内を含む全面に金属膜（例えばニッケル）を成膜し、熱処理を加えて金属膜と炭化珪素とを反応させてシリサイド１３を形成した後、未反応の金属膜を除去する方法が挙げられる。
【００３０】
その後、コンタクトホールの内部および層間絶縁膜１２上にバリアメタル１４を形成する（図７）。そして選択的なエッチングにより、この後形成するソース電極１５およびゲートパッド１６のパターンに応じてバリアメタル１４をパターニングする。このとき、バリアメタル１４の一部を用いて、温度検出素子である測温抵抗体２０を形成する（図８）。バリアメタル１４（測温抵抗体２０）としては、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉ膜、ＴｉＳｉ／ＴｉＮ膜（ＴｉＳｉとＴｉＮの積層構造）、ＴｉＳｉ／Ｔｉ膜（ＴｉＳｉとＴｉの積層構造）、ＴｉＮ／Ｔｉ膜（ＴｉＮとＴｉの積層構造）、ＴｉＳｉ／ＴｉＮ／Ｔｉ膜（ＴｉＳｉとＴｉＮとＴｉの積層構造）、Ｐｔ膜などを用いることができる。
【００３１】
続いて、コンタクトホール内を含む層間絶縁膜１２上にアルミニウム膜１８を形成する（図９）。そしてアルミニウム膜１８をパターニングして、ソース電極１５、ゲートパッド１６および温度センスパッド２１を形成する。
【００３２】
以上の工程により、図１に示したＳｉＣ半導体装置の構造が完成する。なお、図１では省略しているが、当該ＳｉＣ半導体装置の上面は保護膜（ポリイミド等）で覆われる。但し、ソース電極１５、ゲートパッド１６および温度センスパッド２１は、それぞれ外部接続のためのパッドして使用されるため、保護膜にはソース電極１５、ゲートパッド１６および温度センスパッド２１の上面を露出する開口が設けられる。
【００３３】
上記のように、本実施の形態のＳｉＣ半導体装置は、温度検出素子として、ポリシリコンダイオードではなく、バリアメタル１４の一部を用いて形成した測温抵抗体２０を備えている。測温抵抗体２０は、ポリシリコンダイオードよりも高い温度での使用が可能であるため、高温下（２００℃以上）での動作が想定されるＳｉＣ半導体装置にも適用可能である。
【００３４】
また測温抵抗体２０は、ポリシリコンダイオードとは異なり、その形成工程でイオン注入を行う必要がない。さらに、測温抵抗体２０は、ソース電極１５やゲートパッド１６の底面に設けられるバリアメタル１４の一部を利用して形成されている。そのため本実施の形態では製造工程数の増大は最小限に抑えられる。
【００３５】
例えば、測温抵抗体２０を有さない従来の半導体装置では、バリアメタルはソース電極やゲートパッドの底面にのみ残存させればよいため、通常、バリアメタルはその上の配線層（アルミニウム膜１８に相当）と同時にパターニングされる。一方、本発明では、バリアメタル１４から成る測温抵抗体２０上の一部分（両端）に、温度センスパッド２１を形成する必要があるため、アルミニウム膜１８のパターニングとバリアメタル１４のパターニングとを別々の工程で行う必要がある。つまり図８に示したパターニング工程が必要となる。そのため、従来の半導体装置の製造と比較して、パターニング工程が１回だけ増加するが、それ以外の工程追加は必要ない。
【００３６】
なお、温度検出素子としてポリシリコンダイオードを用いる場合には、ポリシリコンダイオードを形成するために、ポリシリコン膜の堆積工程や、イオン注入工程、パターニング工程等が個別に必要である（上記したように、ＳｉＣ半導体装置の製造では、半導体素子を形成するためのイオン注入と、ポリシリコンダイオードを形成するためのイオン注入とを同時に行うことができない）。従って本発明以上に、工程数の増大を伴うことになる。
【００３７】
本実施の形態では、半導体素子がＭＯＳＦＥＴであり、終端領域にＪＴＥ領域が設けられた構成を示したが、本発明に係るＳｉＣ半導体装置の半導体素子および終端領域の構造はこれに限定されるものではない。例えば、半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やｐｎ接合ダイオード、ショットキーバリアダイオード、サイリスタなどでもよいし、終端領域にはＪＴＥ領域７に代えてＦＬＲ（Field Limiting Ring）を設けてもよい。このことは、以下に示す各実施の形態でも同様である。
【００３８】
＜実施の形態２＞
図１０は、実施の形態２に係るＳｉＣ半導体装置のチップ３０の上面図であり、測温抵抗体２０のレイアウトを示している。図１０において、図１に示したものに対応する要素には、それと同一の符号を付してある。
【００３９】
図１０の如く、チップ３０の上面には、ソース電極１５、ゲートパッド１６、測温抵抗体２０および温度センスパッド２１が配設される（保護膜は不図示）。本実施の形態では、測温抵抗体２０をＳｉＣ半導体装置のチップ３０の中央部に配置している。なお、温度センスパッド２１から測温抵抗体２０へと延びる配線は、温度センスパッド２１と同じ配線層を用いて形成される。
【００４０】
通常、半導体装置のチップ中央部は最も温度が高くなる部分である。測温抵抗体２０をその部分に配置することにより、過電流等の異常によるＳｉＣ半導体装置の温度上昇をいち早く検出でき、確実に半導体装置を保護することができる。
【００４１】
図１０に示したソース電極１５、ゲートパッド１６および温度センスパッド２１の位置や形状、個数は一例に過ぎず、製品ごとに多種多様のケースが有り得る。また必要に応じて測温抵抗体２０および温度センスパッド２１の数も増やしてもよい。このことは、以下に示す各実施の形態でも同様である。
【００４２】
＜実施の形態３＞
図１１は、実施の形態３に係るＳｉＣ半導体装置のチップ３０の上面図であり、測温抵抗体２０のレイアウトを示している。図１１においても、図１に示したものに対応する要素には、それと同一の符号を付してある。
【００４３】
本実施の形態では、測温抵抗体２０をＳｉＣ半導体装置のチップ３０外周部の無効領域（電流が流れない領域）に配設し、且つ、チップ３０の活性領域を取り囲むように延在させている（無効領域には終端領域も含まれる）。
【００４４】
図１２は、実施の形態３における測温抵抗体２０のレイアウトを示す断面図であり、図１１のＡ−Ａ線に沿った断面に対応している。図１２のように、測温抵抗体２０は終端構造の一部である終端ｐウェル領域４の上方に配設される。終端ｐウェル領域４と測温抵抗体２０との間には、フィールド酸化膜９および層間絶縁膜１２が介在している。
【００４５】
図１１のように測温抵抗体２０を、チップ３０の活性領域を取り囲むように延在させることで、測温抵抗体２０を長くできる。測温抵抗体２０の抵抗値はその長さに比例するので、測温抵抗体２０を長くすれば、測温抵抗体２０から特定の大きさの出力電圧を得るために測温抵抗体２０に流す電流が小さくて済むようになる、という効果が得られる。
【００４６】
但し、測温抵抗体２０を長くするためには、測温抵抗体２０を配設する面積を大きく確保することが必要となるので、その分だけチップ３０の通電領域（活性領域）の面積、すなわち有効面積が制限されることが懸念される。本実施の形態では、測温抵抗体２０の配設領域を、チップ３０外周部の無効領域に確保しているため、チップ３０の有効面積を縮小する必要はない。これにより、チップ３０全体の面積の縮小化を図ることができる。特に、ＳｉＣ基板は単価が高いため、ＳｉＣ半導体装置の製造コストの削減に有効である。
【００４７】
＜実施の形態４＞
実施の形態４では、測温抵抗体２０に、終端構造の一部としてのフィールドプレートとしての機能を持たせる。本実施の形態における測温抵抗体２０のレイアウトは、図１１と同様であり、測温抵抗体２０は無効領域に、チップ３０の活性領域を取り囲むように配設される。
【００４８】
図１３は、実施の形態４における測温抵抗体２０のレイアウトを示す断面図であり、図１１のＡ−Ａ線に沿った断面に対応している。図１３のように、測温抵抗体２０は終端構造の終端ｐウェル領域４の外周部（ＪＴＥ領域７が形成された部分）の上方を跨ぐように配設される。すなわち測温抵抗体２０は、終端ｐウェル領域４およびＪＴＥ領域７が形成するｐｎ接合の終端部（ｐｎ接合がエピタキシャル層２の上面に達する部分）の上方に配設される。終端ｐウェル領域４およびＪＴＥ領域７が形成されたエピタキシャル層２と測温抵抗体２０との間には、フィールド酸化膜９および層間絶縁膜１２が介在している。
【００４９】
また測温抵抗体２０の電位は、チップ３０に対して独立した電位に設定され、その値は測温抵抗体２０がフィールドプレートとして機能できれば任意でよく、例えばフローティング電位でよい。厳密には、測温抵抗体２０の出力電圧を得るために、測温抵抗体２０には電流を流すため、その両端に数Ｖ程度の電位差が生じるが、パワー半導体装置ではチップ３０に高電圧（数百Ｖ以上）が印加されることが想定されるため、測温抵抗体２０の電位差は無視できる（フィールドプレートの作用に殆ど影響しない）と考えられる。
【００５０】
本実施の形態によれば、測温抵抗体２０がフィールドプレートとして働き、その電界効果により終端ｐウェル領域４の外周部における電界集中を緩和される。それによりＳｉＣ半導体装置の耐圧性能が安定し、その信頼性が向上する。
【００５１】
なお、実施の形態４においても、測温抵抗体２０は、チップ３０の活性領域を取り囲み、且つ、無効領域上に延在することになるため、実施の形態３と同様の効果を得ることができる。
【符号の説明】
【００５２】
１ ＳｉＣ基板、２ エピタキシャル層、３ ｐウェル領域、４ 終端ｐウェル領域、５ ソース領域、６ コンタクト領域、７ ＪＴＥ領域、８ ゲート酸化膜、９ フィールド酸化膜、１０ ゲート電極、１１ ゲート配線、１２ 層間絶縁膜、１３ シリサイド、１４ バリアメタル、１５ ソース電極、１６ ゲートパッド、１７ ドレイン電極、１８ アルミニウム膜、２０ 測温抵抗体、２１ 温度センスパッド、３０ チップ。
【特許請求の範囲】
【請求項１】
炭化珪素基板に形成された半導体素子と、
前記炭化珪素基板上に配設され、底面にバリアメタルを備える配線層と、
前記配線層における前記バリアメタルの一部を用いて形成した測温抵抗体と、を備える
ことを特徴とする炭化珪素半導体装置。
【請求項２】
前記測温抵抗体は、平面視で、当該炭化珪素半導体装置のチップ中央部に配設される
請求項１記載の炭化珪素半導体装置。
【請求項３】
前記測温抵抗体は、平面視で、当該炭化珪素半導体装置のチップ外周部の電流が流れない領域に配設されている
請求項１記載の炭化珪素半導体装置。
【請求項４】
前記測温抵抗体は、平面視で、前記半導体素子が形成された活性領域を囲むように配設される
請求項１記載の炭化珪素半導体装置。
【請求項５】
前記測温抵抗体は、前記半導体素子の外側の終端領域に配設されており、フィールドプレートとしても機能する
請求項４記載の炭化珪素半導体装置。
【請求項６】
前記測温抵抗体の出力電圧を取り出すためのパッドは、前記配線層を用いて形成されている
請求項１から請求項５のいずれか一項記載の炭化珪素半導体装置。
【請求項７】
前記バリアメタルは、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉ膜、ＴｉＳｉ／ＴｉＮ膜、ＴｉＳｉ／Ｔｉ膜、ＴｉＮ／Ｔｉ膜、ＴｉＳｉ／ＴｉＮ／Ｔｉ膜、Ｐｔ膜のいずれかである
請求項１から請求項６のいずれか一項記載の炭化珪素半導体装置。
【請求項１】
炭化珪素基板に形成された半導体素子と、
前記炭化珪素基板上に配設され、底面にバリアメタルを備える配線層と、
前記配線層における前記バリアメタルの一部を用いて形成した測温抵抗体と、を備える
ことを特徴とする炭化珪素半導体装置。
【請求項２】
前記測温抵抗体は、平面視で、当該炭化珪素半導体装置のチップ中央部に配設される
請求項１記載の炭化珪素半導体装置。
【請求項３】
前記測温抵抗体は、平面視で、当該炭化珪素半導体装置のチップ外周部の電流が流れない領域に配設されている
請求項１記載の炭化珪素半導体装置。
【請求項４】
前記測温抵抗体は、平面視で、前記半導体素子が形成された活性領域を囲むように配設される
請求項１記載の炭化珪素半導体装置。
【請求項５】
前記測温抵抗体は、前記半導体素子の外側の終端領域に配設されており、フィールドプレートとしても機能する
請求項４記載の炭化珪素半導体装置。
【請求項６】
前記測温抵抗体の出力電圧を取り出すためのパッドは、前記配線層を用いて形成されている
請求項１から請求項５のいずれか一項記載の炭化珪素半導体装置。
【請求項７】
前記バリアメタルは、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉ膜、ＴｉＳｉ／ＴｉＮ膜、ＴｉＳｉ／Ｔｉ膜、ＴｉＮ／Ｔｉ膜、ＴｉＳｉ／ＴｉＮ／Ｔｉ膜、Ｐｔ膜のいずれかである
請求項１から請求項６のいずれか一項記載の炭化珪素半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−２６５６３（Ｐ２０１３−２６５６３Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６２２０４（Ｐ２０１１−１６２２０４）
【出願日】平成２３年７月２５日（２０１１．７．２５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２５日（２０１１．７．２５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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