画像形成装置、通信装置及びカートリッジ
【課題】回路規模を増大させることなく、複数のカートリッジと通信を行う画像形成装置を提供する。
【解決手段】本画像形成装置は、カートリッジへの送信信号を生成するためのクロック信号及びデータ信号を出力する出力端子及び前記カートリッジからの送信信号を入力する入力端子を有する制御回路を含む。本画像形成装置は、各カートリッジの第１電極面に接続される第１電極と、第２電極面に接続される第２電極とを有するＮ個のコネクタを含む。本画像形成装置は、入力端子とＮ個の第１電極とを接続するための１対Ｎの第１信号線と、出力端子とＮ個の第２電極とを接続するための１対Ｎの第２信号線とを含む。本画像形成装置は、第２信号線における１対Ｎへの分岐位置から第２電極までの間に挿入され、制御回路から出力される切り換え信号に基づいて第２電極と制御回路との接続状態を切り換えるＮ個の切り換え部を含む。
【解決手段】本画像形成装置は、カートリッジへの送信信号を生成するためのクロック信号及びデータ信号を出力する出力端子及び前記カートリッジからの送信信号を入力する入力端子を有する制御回路を含む。本画像形成装置は、各カートリッジの第１電極面に接続される第１電極と、第２電極面に接続される第２電極とを有するＮ個のコネクタを含む。本画像形成装置は、入力端子とＮ個の第１電極とを接続するための１対Ｎの第１信号線と、出力端子とＮ個の第２電極とを接続するための１対Ｎの第２信号線とを含む。本画像形成装置は、第２信号線における１対Ｎへの分岐位置から第２電極までの間に挿入され、制御回路から出力される切り換え信号に基づいて第２電極と制御回路との接続状態を切り換えるＮ個の切り換え部を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置等の電子機器に着脱される記憶媒体を搭載したユニットとデータ通信を行う画像形成装置に関する。
【背景技術】
【０００２】
近年、膨大な個体数の製品に対して、個別情報を記憶させ、それら製品と端末等との間での通信によって情報の書き換えを行うことにより、品質や流通等の情報管理が行われている。
【０００３】
これら製品の個体数や使用される環境等を考慮すると、各製品に付加される送受信装置と端末側の送受信装置とは、小型化及び低コスト化、さらに耐久性の観点からも、内部回路の構成を簡易にすることが望ましい。
【０００４】
特許文献１は、プリンタとカートリッジのメモリチップとの間において、２本の信号線で双方向のデータ通信を行う接触型受信装置を示している。この文献に記載の接触型送受信装置は、信号線の数を最小限に抑えているため、プリンタの接点コネクタ及びカートリッジの接点電極面が少なくなり、コスト的及び小型化に有利である。また、通常、プリンタとカートリッジとの通信においては、カートリッジの挿抜回数が少なく磨耗が少ないため接触型の通信が有効である。さらに、プリンタとカートリッジとの間の通信において、接触型の装置は、例えば電波を用いて通信するような非接触型の装置よりも、低コストで放射ノイズを軽減できるため有効である。
【特許文献１】特開２００３−２４８７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
カラー画像を印刷するプリンタでは、例えば複数色のトナーやインクを収容するための複数のカートリッジが装置内に存在し、それらカートリッジに付加された複数のメモリチップとの通信が必要となる。しかしながら、特許文献１では、複数のメモリチップとの通信方法又は構成については言及されていない。例えば、メモリチップと同じ数の駆動回路が必要な送受信装置では、回路規模が大きくなるとともに、大幅なコストアップが予想される。
【０００６】
本発明は、上述の問題に鑑みて成されたものであり、回路規模を増大させることなく、複数のカートリッジと通信を行う画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、例えば、情報を記憶するメモリを有する複数のカートリッジが着脱可能であって、複数のカートリッジのメモリの夫々と２本の信号線を用いて通信する画像形成装置として実現できる。本画像形成装置は、複数のカートリッジのメモリにデータ信号を送信するためのデータ送信部と、データ送信部からのデータ信号を複数のカートリッジのメモリに出力するための複数の信号線と、データ送信部にデータ信号を出力する制御部と、制御部から出力される信号に応じて、複数の信号線のうちの１本とデータ送信部とを接続することによって、複数のカートリッジのメモリのうちの１つにデータ送信部からデータ信号を送信するための切換部とを備えることを特徴とする。
【０００８】
また、本発明は、例えば、第１接点及び第２接点を有する複数のカートリッジと接触してデータ通信を行う通信装置として実現できる。通信装置は、複数のカートリッジのメモリにデータ信号を送信するためのデータ送信部と、データ送信部からのデータ信号を複数のカートリッジのメモリに出力するための複数の信号線と、データ送信部にデータ信号を出力する制御部と、制御部から出力される信号に応じて、複数の信号線のうちの１つとデータ送信部とを接続することによって、複数のカートリッジのメモリのうちの１つにデータ送信部からデータ信号を送信する切換部とを備えることを特徴とする。
【０００９】
また、本発明は、例えば、画像形成装置に着脱可能なカートリッジとして実現できる。カートリッジは、画像形成装置に含まれる通信装置と２本の信号線で接続するための第１接点及び第２接点と、第１接点及び第２接点に接続されたメモリチップとを備え、メモリチップは、カートリッジから通信装置へ送信するデータ信号に基づいて、動作状態が変化する定電流回路を備えることを特徴とする。
【発明の効果】
【００１０】
本発明は、回路規模を増大させることなく、複数のカートリッジと通信を行う画像形成装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る実施形態について図面を用いて説明する。なお、以下の実施の形態は特許請求の範囲に記載された発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。
【００１２】
＜画像形成装置＞
図１は、比較例の画像形成装置の構成例を示す図である。ここでは、比較例の画像形成装置１００に含まれる通信装置１０１と、画像形成装置１００に着脱される１つのカートリッジ１０２との構成について説明する。通信装置１０１とカートリッジ１０２とは、物理的に接触され、２本の信号線によってデータ通信が行われている。
【００１３】
通信装置１０１は、主に、制御回路１０３、送信回路としての駆動回路と受信回路とを含む送受信回路１０４及びコネクタ１０５を含んで構成される。カートリッジ１０２は、記憶メモリと、データを通信するためのインターフェースとを有するメモリチップ１０６を含んで構成される。制御回路１０３は、カートリッジ１０２とのデータ通信を制御する。送受信回路１０４は、制御回路１０３からの出力信号に基づいてメモリチップ１０６とデータ通信を行う。送受信回路１０４は、２本の信号線でデータ通信を行うため、メモリチップ１０６へ電源の供給、通信の同期のためのクロック供給及びデータの送受信の全てを行う。
【００１４】
メモリチップ１０６には、カートリッジ１０２を画像形成装置１００に挿入した際にコネクタ１０５と接触する電極面が設けてある。これにより、通信装置１０１とカートリッジ１０２との間で通信ラインが確保される。通信ラインの数が少ないほど、コネクタ１０５及びメモリチップ１０６の電極面の数が少なくなる。したがって、通信ラインの数を最小限、例えば、２本に留めることは、コスト的に非常に有利であるとともに、システム全体の小型化を図る上でも有利となる。また、メモリチップ１０６は、小型化したいという要望、また、バッテリーを持たせた場合にバッテリー寿命を考慮する必要がある等の問題から、電源を持たず、外部の送受信回路１０４により電源供給を受ける。
【００１５】
しかしながら、カラー画像形成装置等では、複数（Ｎ個）のカートリッジが挿入されるため、図１の構成をそのままカラー画像形成装置に実装すると、Ｎ個の送受信回路１０４が必要となる。ここで、Ｎとは２以上の自然数を示す。実装する送受信回路１０４の数が増大することは、回路規模及びコストの増大を招く。以下では、Ｎ個のカートリッジが着脱される本実施形態による画像形成装置について説明する。本実施形態による画像形成装置は、実装する駆動回路の数を増やすことなく、各カートリッジとのデータ通信を２本の信号線によって実現する。
【００１６】
図２は、本実施形態による画像形成装置の一例を示す図である。ここでは、本実施形態による画像形成装置２００に含まれる通信装置２０１と、画像形成装置２００に着脱可能なＮ個のカートリッジ２０２ａ、２０２ｂ、２０２ｃ、２０２ｄとの構成について説明する。なお、ここでは、着脱されるカートリッジ２０２の個数（Ｎ個）が４である場合について説明する。
【００１７】
通信装置２０１は、カートリッジとの通信を制御する制御部として機能する制御回路２０３、データ送信のためのデータ送信部として機能する駆動回路２０６、データを受信するためのデータ受信部として機能する受信回路２０８及び４つのコネクタを含む。各カートリッジ２０２ａ、２０２ｂ、２０２ｃ、２０２ｄは、それぞれメモリチップ２１４ａ、２１４ｂ、２１４ｃ、２１４ｄを含む。各メモリチップ２１４ａ、２１４ｂ、２１４ｃ、２１４ｄは、不図示の２つの電極面（第１電極面、第２電極面）を有する。
【００１８】
各コネクタは、第１接点としての第１電極面に接続される第１電極２１０ａ、２１０ｂ、２１０ｃ、２１０ｄと、第２接点として第２電極面に接続される第２電極２１１ａ、２１１ｂ、２１１ｃ、２１１ｄとを含み、メモリチップ２１４ａ、２１４ｂ、２１４ｃ、２１５ｄの夫々に接続される。例えば、メモリチップ２１４ａに接続されるコネクタは第１電極２１０ａ及び第２電極２１１ａを含み、メモリチップ２１４ｂに接続されるコネクタは、第１電極２１０ｂ及び第２電極２１１ｂを含む。したがって、カートリッジ２０２が画像形成装置２００に装着されると、カートリッジ２０２側の電極面と、通信装置２０１側の電極が接触することにより通信ラインが形成（接続）される。一方、カートリッジ２０２が画像形成装置２００から取り外されると、通信ラインは、物理的に切断される。また、本画像形成装置は、Ｍ個（Ｍは自然数）のカートリッジを装着することができる。そのため、本画像形成装置は、Ｍ個のコネクタを備えている。ただし、本画像形成装置には、Ｍ個以下であるＮ個のカートリッジだけが接続されてもよい。この場合、Ｍ−Ｎ個のコネクタは未接続の状態となる。もちろん、通常は、Ｍ＝Ｎとなる。
【００１９】
制御回路２０３は、カートリッジ２０２への送信信号を生成するためのクロック信号及びデータ信号を出力する出力端子２１３及びカートリッジ２０２からの送信信号を入力する入力端子２１２を有する。また、通信装置２０１は、制御回路２０３に含まれる入力端子２１２とＮ個の第１電極２１０とを接続するための１対Ｎの第１信号線２０４を含む。さらに、通信装置２０１は、出力端子２１３と各第２電極２１１とを接続するための１対Ｎの第２信号線２０５を含む。具体的に、第１信号線２０４は、各分岐点２１５ｂ、２１５ｃ、２１５ｄから分岐されて、各第１電極２１０へ接続される。また、第２信号線２０５は、各分岐点２１６ｂ、２１６ｃ、２１６ｄから分岐されて、各第２電極２１１へ接続される。
【００２０】
通信装置２０１は、第２信号線における各分岐点２１６から各第２電極２１１までに挿入される４つの切換部２０７ａ、２０７ｂ、２０７ｃ、２０７ｄをさらに含む。各切換部２０７ａ、２０７ｂ、２０７ｃ、２０７ｄは、制御回路２０３から出力される切換信号Ｓ３に基づいて各第２電極２１１と出力端子２１３との接続状態を接続又は切断に切り換える。なお、切換信号は、通信相手となるカートリッジを択一的に選択するための信号でもあるため、選択信号と呼ばれてもよい。具体的に、制御回路２０３は、切換信号Ｓ３によって、例えば、切換部２０７ａの接続状態を接続とし、切換部２０７ｂ、２０７ｃ、２０７ｄの接続状態を切断に制御する。この場合、通信装置２０１は、カートリッジ２０２ａとデータ通信を行うこととなる。このように、本実施形態による通信装置２０１は、切換部２０７ａ〜２０７ｄのうち１つの接続状態としその他を切断状態として、複数のカートリッジ２０２の中から選択的にデータ通信を実行することができる。
【００２１】
また、各切換部２０７（２０７ａ〜２０７ｄ）は、電界効果トランジスタ（以下ＦＥＴと称する）で実現されることが望ましい。これは、リレーなどに代表されるメカニカルなスイッチと比べて、サイズが非常に小さく、半導体素子で構成されたセレクタ回路よりも安価でかつ回路構成や回路のパターン配置において自由度の高い設計が可能となるためである。
【００２２】
以下では、第２信号線２０５のみに各切換部２０７を設けることで選択的なデータ通信が可能である原理について説明する。なお、ここでは、図２において、通信装置２０１と、カートリッジ２０２ａとがデータ通信を行う場合を想定する。制御回路２０３は、切換信号Ｓ３を出力して、切換部２０７ａであるＦＥＴのゲート信号をオン状態とする。また、制御回路２０３は、切換部２０７ｂ、２０７ｃ、２０７ｄであるＦＥＴのゲート信号をオフ状態とする。したがって、第２信号線２０５が接続されるのはメモリチップ２１４ａのみとなる。他のメモリチップ２１４ｂ、２１４ｃ、２１４ｄには、第１信号線２０４のみが接続され、第２信号線２０５はオープンとなる。そのため、メモリチップ２１４ｂ、２１４ｃ、２１４ｄの第１電極面と第２電極面との間の電位差はゼロとなる。よって、メモリチップ２１４ａのみが動作可能な状態となり、メモリチップ２１４ｂ、２１４ｃ、２１４ｄは、動作しない状態となる。このように、本実施形態による画像形成装置２００は、通信対象となるメモリチップ２１４に接続された２本の信号線のうち、１本の信号線のみに挿入された切換部２０７をオンオフ制御することによって、選択的なデータ通信が可能となる。
【００２３】
駆動回路２０６は、第２信号線２０５における出力端子２１３と各切換部２０７との間に挿入される。また、駆動回路２０６は、切換部２０７によって接続状態となっている第２電極２１１に対するカートリッジ２０２に第２信号線２０５を介して、電力を供給するとともに、制御回路２０３からのクロック信号及びデータ信号に基づいて送信信号を出力する。ここで、送信信号とは、制御回路２０３から出力されるクロック信号にデータ信号から取得した情報を重畳した信号となる。このように、本実施形態によれば、４つのカートリッジ２０２が装着された場合であっても、各切換部２０７により何れか１つのカートリッジ２０２と選択的なデータ通信が可能であるため、４つのカートリッジのメモリに対して４つの駆動回路２０６を実装する必要がない。
【００２４】
受信回路２０８は、第１信号線２０４における入力端子２１２と第１電極２１０との間に挿入され、切換部２０７により接続状態にされている第２電極に対応するカートリッジ２０２からの送信信号を受信する。受信回路２０８は、第１信号線２０４によって各カートリッジ２０２に共通に接続されている。これは、各切換部２０７により何れか１つのカートリッジ２０２と選択的なデータ通信が行われるため可能となる。すなわち、常に、何れか１つのカートリッジ２０２のメモリチップ２１４のみから信号が出力されるため、４つの受信回路２０８を実装する必要がなく、１つの受信回路２０８へ共通に接続することで問題ない。
【００２５】
本実施形態による通信装置２０１は、上述したように、切換部２０７によって第２信号線２０５の切り換えを行う。制御回路２０３は、通信対象以外のカートリッジ２０２のメモリチップ２１４に接続された第２信号線２０５の接続状態を切断とするため、各切換部２０７であるＦＥＴをオフ状態とする。しかしながら、実際に、ＦＥＴをオフ状態としても、ＦＥＴのドレイン端子とソース端子間には、寄生容量が必ず存在する。したがって、駆動回路２０６によってパルスを発生させた場合、オフ状態のＦＥＴであっても交流成分が通過してしまうため、通信対象ではないメモリチップ２１４に対しても交流電圧が印加されてしまう。通信装置２０１は、この問題を解決するために、一方の端が第１信号線２０４に接続され、他方の端が対応する第２信号線２０５における第２電極２１１と切換部２０７との間にそれぞれ接続される４つの電荷蓄積部を含む。本実施形態によれば、電界蓄積部としては、例えばコンデンサ２０９ａ、２０９ｂ、２０９ｃ、２０９ｄを用いている。コンデンサ２０９ａ、２０９ｂ、２０９ｃ、２０９ｄを接続することにより、以下のような近似式が成り立つ。
【００２６】
【数１】
【００２７】
ここで、例えば第２信号線２０５に出力される信号Ａと第１信号線２０４に出力される信号Ｂとの間の電圧差をＶＡＢ、通信対象ではないメモリチップ２１４の第１電極面及び第２電極面の２端子間にかかる電圧をＶＭ、コンデンサ２０９の容量をＣ１、ＦＥＴのドレイン−ソース間の寄生容量をＣ２とする。
【００２８】
厳密には図２に示す電流検出抵抗Ｒ１及びメモリチップ２１４の内部インピーダンスを考慮する必要があるが、それらのインピーダンスよりも、コンデンサ２０９のインピーダンスを小さくすることを前提として、近似計算で無視して考えている。さらに、メモリチップを確実に停止状態（オフ状態又はリセット状態）とするための端子間電圧をＶＯＦＦとすると、ＶＭ＜ＶＯＦＦとなるようにコンデンサ２０９の容量値を決定する必要がある。ＶＯＦＦ＝０．１Ｖ、ＶＡＢ＝５Ｖ、Ｃ２＝２０ｐＦとすると、数式１よりＣ１の容量値は、９８０ｐＦ以上と計算される。通信周波数を１００ｋＨｚ程度とすると、コンデンサ２０９のインピーダンスはおよそ１．６ｋΩと計算される。メモリチップ２１４の内部インピーダンスは少なくともこの数倍の値であり、コンデンサ２０９との並列接続における合成インピーダンスは、コンデンサ２０９のインピーダンスが支配的となる。
【００２９】
この９８０ｐＦのコンデンサを挿入することによって、通信対象ではないメモリチップ２１４の２端子間のインピーダンスは、ＦＥＴのドレイン−ソース間の寄生容量によるインピーダンスよりも十分に低くなる。そのため、駆動回路２０６によって交流電圧が印加されても、メモリチップ２１４の２端子間に印加される電圧を、停止状態となる電圧以下に押さえ込むことが可能となる。実際にはこの電圧からさらに電流検出抵抗Ｒ１分の電圧降下分を差し引いた値が、メモリチップ２１４に印加される電圧となるため、より確実に停止状態を保持することができる。
【００３０】
このような接触型の通信装置には、信号線の本数により様々な通信方式が存在する。しかしながら、信号線の本数の増加とともに、束線やコネクタを含めた総コストが上昇するため、最も小型で低コストなシステムを実現するには最小本数が２本の２線式が有効である。本実施形態による通信装置２０１は、複数のカートリッジ２０２が装着される場合であっても、駆動回路２０６及び受信回路２０８を増大させることなく、２線式のデータ通信を実現しうる。また、本通信装置２０１は、２本の信号線のうち１本の信号線のみに切換部２０７を設けることで選択的なデータ通信が可能である。よって、切換部２０７は、１メモリチップ２１４あたり１素子でよく、回路規模を増大させることなく、コスト的にも有利である。
【００３１】
＜通信方式の詳細＞
ここでは、通信方式の詳細について記述する。なお、以下では、駆動回路２０６とメモリチップ２１４との間で行われるダウンリンク及びアップリンクでのデータ通信について説明する。「ダウンリンク」とは、制御回路２０３からメモリチップ２１４へのデータ送信を示す。また、「アップリンク」とは、メモリチップ２１４から制御回路２０３へのデータ送信を示す。
（１）ダウンリンクの動作
図３は、本実施形態による通信装置から出力される信号の一例を示す図である。ここでは、ダウンリンク時に第１信号線２０４及び第２信号線２０５に出力される信号について説明する。
図３に示す信号Ａ３０１は、ダウンリンク時において、第２信号線２０５に出力される信号を示す。信号Ｂ３０２は、ダウンリンク時において、第１信号線２０４に出力される信号を示す。内部ＣＬＫ３０３は、各メモリチップ２１４内で信号Ａ３０１の立ち上がりエッジに同期して生成されるクロック信号を示す。
【００３２】
まず、信号Ｂ３０２は、図２に示す電流検出抵抗Ｒ１で接地されている。後述するが、電流検出抵抗Ｒ１は、受信信号検出用の数十Ω前後の小さい抵抗値である。そのため、信号Ｂ３０２は、ほぼゼロボルトとなる接地信号となる。一方、信号Ａ３０１は、駆動回路２０６によって出力され、クロック信号にデータ信号から取得した情報を重畳した信号である。具体的に、図３に示すように、信号Ａ３０１は、一定周期Ｔ１（通信周波数）にてＶＨとＶＬの２値変化を行う変調信号であり、常にＶＬ以上の電圧となる。
【００３３】
内部ＣＬＫ３０３は、信号Ａ３０１の立ち上がりエッジからある一定の遅延Ｔ２を加えたＯＮデューティーの信号である。信号Ａ３０１は、出力するデータ（”Ｈ”又は”Ｌ”）に基づき、電圧ＶＨとなる時間、すなわち、パルス幅が調整される。図３に示すように、信号Ａ３０１は、データ”Ｈ”のときパルス幅Ｔ３と調整され、データ“Ｌ”のときパルス幅Ｔ４と調整される。このとき、Ｔ４＜Ｔ２＜Ｔ３となる関係を成立させることが重要となる。これにより、各メモリチップ２１４は、内部ＣＬＫ３０３の立ち下がり時に、信号Ａ３０１のレベルがＶＨであるかＶＬであるかを判別することによって、データの受信が可能となる。
【００３４】
次に、図４を参照して、ダウンリンク時のメモリチップ２１４の内部動作例について説明する。図４は、本実施形態によるカートリッジに含まれるメモリチップの構成例を示す図である。なお、ここでは、各メモリチップ２１４ａ、２１４ｂ、２１４ｃ、２１４ｄが同様の構成であるため、メモリチップ２１４ａの構成を一例に説明する。
【００３５】
メモリチップ２１４ａは、電圧レベルを検出するための検出回路４０１、内部ＣＬＫを発生するためのクロック生成回路４０２、データを検出するための検出回路４０３、制御回路４０４、レギュレータ回路４０５、定電流回路４０６及びメモリ４０７を含む。レギュレータ回路４０５は、一定の電圧を出力するための回路である。また、定電流回路４０６についての説明は、アップリンク時のデータ通信を説明する中で記載する。
【００３６】
検出回路４０１は、ＶＨとＶＬとの間で２値変化する信号Ａ３０１の電圧レベルを検知する。クロック生成回路４０２は、検出回路４０１から出力される検知信号の変化によって、内部ＣＬＫ３０３を生成する。内部ＣＬＫ３０３は、図３に示すように、ＶＬからＶＨへの立ち上がりエッジにＴ２の遅延分を付加したパルス幅を有する。検出回路４０３は、内部ＣＬＫ３０３の立ち下がりエッジで、検出回路４０１の出力がＶＨなのかＶＬなのかを判定する。具体的に、検出回路４０３は、信号Ａ３０１のパルス幅がＴ３のときはデータ”Ｈ”と検出し、パルス幅Ｔ４のときはデータ”Ｌ”と検出する。検出回路４０３は、その検出結果を受信データとして制御回路４０４へ出力する。
（２）アップリンクの動作
次に、図４及び図５を参照して、アップリンク時のデータ通信について説明する。図５は、比較例のメモリチップの構成例を示す図である。
【００３７】
図５に示すように、メモリチップ５００は、受信回路を含む駆動回路５０１と２つのコネクタ５０２、５０３により接続される。メモリチップ５００は、内部ＣＬＫ生成回路５０４、データ検出回路５０５、制御回路５０７、レギュレータ回路５０８、メモリ５０９、スイッチ５１０及び抵抗５１１を含む。なお、内部ＣＬＫ生成回路５０４、データ検出回路５０５、制御回路５０７、レギュレータ回路５０８及びメモリ５０９は、図４に示す各要素と同様の動作を行う。
【００３８】
図５に示すように、スイッチ５１０と抵抗５１１とは、メモリチップ５００内の信号Ａと信号Ｂとが伝達される２本の信号線のライン間に直列に接続されて挿入される。メモリチップ５００から駆動回路５０１へ送信したいデータに基づき、制御回路５０７がスイッチ５１０をオンオフ制御する。これにより、メモリチップ５００での消費電流が２値変化し、通信装置２０１側で電流検出することによってデータ受信が可能となる。
【００３９】
本実施形態においては、図４に示すように、メモリチップ２１４は、電流Ｉ２の定電流回路４０６を含む。そして、メモリチップ２１４の制御回路４０４によって送信データに基づいて定電流回路４０６の動作状態をオンオフすることで信号を出力する。定電流回路４０６の消費電流Ｉ２以外に、メモリチップ２１４内でロジック動作やメモリアクセス動作によって定常的に電流が消費される。この電流値をＩ１とすると、信号Ａ及び信号Ｂに流れる電流は、Ｉ１とＩ２との間で２値変化することとなる。受信回路２０８は、これらの電流を電流検出抵抗Ｒ１で電圧として取り出す。これにより、通信装置２０１は、カートリッジ２０２から出力されるデータを受信する。
【００４０】
本実施形態では、複数のメモリチップ２１４との通信を行うために、ＦＥＴを用いて２本の信号線の片側の信号線の状態のみをオンオフすることで通信対象となるメモリチップを選択している。このとき、図２に示すように、２本の信号線のうちＦＥＴによって遮断されないほうの信号線側に、受信回路２０８を設ける。これにより、通信対象となるメモリチップ２１４によって切り換える必要がなく、通信装置２０１は、共通の受信回路２０８を１つ含むだけでよい。よって、通信装置２０１は、回路規模を増大させることなく、低コストで複数のカートリッジとのデータ通信を行うことができる。
【００４１】
さらに、電流検出による受信を行う上で重要となるのは、図１に示すように、コンデンサ２０９を接地電位Ｖ１に接続することである。コンデンサ２０９を接地電位Ｖ１ではなく、電流検出抵抗Ｒ１の２端子のうちメモリチップ２１４側に接続した場合を想定する。この場合、対象通信でないメモリチップ２１４及び対応する切換部２０７によって形成される容量成分経路から通過してきた交流電流が、電流検出抵抗Ｒ１を通過してしまうため、コンパレータＣＭＰ１での電圧検出マージンを低下させることとなる。また、切り換え時の電流検出抵抗Ｒ１による電圧ドロップが大きくなるため、通信波形を歪ませる結果となり通信に悪影響を与えることとなる。
【００４２】
コンデンサ２０９を接地電位Ｖ１に接続することで、電流検出抵抗Ｒ１を通過する不必要な電流成分を軽減させることが可能となり、受信回路２０８の検出精度を向上させることができる。本実施形態では、伝送する２つの信号のうち電位の低い方を固定電圧（図２に記載の接地電位Ｖ１）とし、電位の高い方を変調する方式について述べた。しかしながら、詳細に述べるまでもなく、電位の高い方を固定電圧（Ｖ１を接地電位ではなく基準電位とする）とし、電位の低い方を変調しても同様の効果が得られる。また、本実施形態では２つの信号のうち駆動回路側の信号をＦＥＴでオンオフする構成としているが、これを受信回路側の信号をＦＥＴでオンオフする構成をとっても同様の効果を得られる。
【００４３】
以上説明したように、本実施形態による画像形成装置は、通信装置と複数のカートリッジとのデータ通信において、第１信号線と第２信号線との２本の信号線でデータ通信を行う。また、本画像形成装置は、第２信号線の接続状態を接続又は切断に切り換える切換部を含む。これにより、本画像形成装置は、２本の信号線により、選択的にデータ通信を行うことができ、さらに、複数のカートリッジに対応する複数の駆動回路を必要としない。したがって、本画像形成装置は、回路規模を増大させることなく、複数のカートリッジとデータ通信を行うことができる。また、本画像形成装置は、片側の信号線のみに切換部を有することで、選択的なデータ通信を可能としている。よって、本画像形成装置は、より回路規模の増大を防止するとともに、低コスト化を実現しうる。
【００４４】
なお、本発明は、上記実施形態に限らず様々な変形が可能となる。一方の端が第１信号線に接続され、他方の端が第２電極と切換部との間の分岐された第２信号線に接続されるＮ個の電荷蓄積部をさらに含んでもよい。これにより、本画像形成装置は、切換部による切り換えの精度をさらに向上しうる。したがって、本画像形成装置は、２本の信号線により、選択的にデータ通信を行うことができる。よって、本画像形成装置は、回路規模を増大させることなく、複数のカートリッジとデータ通信を行うことができる。
【００４５】
また、本画像形成装置は、第１信号線に挿入され、カートリッジから出力された信号を受信する受信回路をさらに含んでもよい。これにより、本画像形成装置は、複数のカートリッジとデータ通信を行う場合であっても、第１信号線に挿入される１つの受信回路のみで各カートリッジから出力される信号を受信できる。よって、本画像形成装置は、回路規模を増大させることなく、複数のカートリッジとデータ通信を行うことができる。
【００４６】
また、受信回路は、受信回路内の基準電位又は接地電位に接続される電流検出抵抗を含んでもよい。この場合、電荷蓄積部は、電流検出抵抗が接続された基準電位又は接地電位に接続されてもよい。これにより、本画像形成装置は、２つの信号のうち、電位の低い方を固定電圧とし、電位の高い方を変調してもよい。さらに、本画像形成装置は、電位の高い方を固定電圧とし、電位の低い方を変調してもよい。したがって、本画像形成装置は、汎用性の高い設計が可能であるといえよう。
【００４７】
さらに、本実施形態によれば、切換部は、電界効果トランジスタ（ＦＥＴ）であってもよい。ＦＥＴは、リレーなどに代表されるメカニカルスイッチと比べて、サイズが非常に小さく、半導体素子で構成されたセレクタ回路よりも安価でかつ回路構成やパターン配置において自由度の高い設計が可能である。これにより、本画像形成装置は、複数のカートリッジとデータ通信を行う場合であっても、回路規模をより縮小しうる。
【図面の簡単な説明】
【００４８】
【図１】比較例の画像形成装置の構成例を示す図である。
【図２】本実施形態による画像形成装置の一例を示す図である。
【図３】本実施形態による通信装置から出力される信号の一例を示す図である。
【図４】本実施形態によるカートリッジに含まれるメモリチップの構成例を示す図である。
【図５】比較例のメモリチップの構成例を示す図である。
【符号の説明】
【００４９】
２００：画像形成装置
２０１：通信装置
２０２ａ〜ｄ：カートリッジ
２０３：制御回路
２０４：第１信号線
２０５：第２信号線
２０６：駆動回路
２０７ａ〜ｄ：切り換え部
２０８：受信回路
２０９ａ〜ｄ：コンデンサ
２１０ａ〜ｄ：第１電極
２１１ａ〜ｄ：第２電極
２１２：入力端子
２１３：出力端子
２１４ａ〜ｄ：メモリチップ
２１５ｂ〜ｄ：分岐位置
２１６ｂ〜ｄ：分岐位置
【技術分野】
【０００１】
本発明は、画像形成装置等の電子機器に着脱される記憶媒体を搭載したユニットとデータ通信を行う画像形成装置に関する。
【背景技術】
【０００２】
近年、膨大な個体数の製品に対して、個別情報を記憶させ、それら製品と端末等との間での通信によって情報の書き換えを行うことにより、品質や流通等の情報管理が行われている。
【０００３】
これら製品の個体数や使用される環境等を考慮すると、各製品に付加される送受信装置と端末側の送受信装置とは、小型化及び低コスト化、さらに耐久性の観点からも、内部回路の構成を簡易にすることが望ましい。
【０００４】
特許文献１は、プリンタとカートリッジのメモリチップとの間において、２本の信号線で双方向のデータ通信を行う接触型受信装置を示している。この文献に記載の接触型送受信装置は、信号線の数を最小限に抑えているため、プリンタの接点コネクタ及びカートリッジの接点電極面が少なくなり、コスト的及び小型化に有利である。また、通常、プリンタとカートリッジとの通信においては、カートリッジの挿抜回数が少なく磨耗が少ないため接触型の通信が有効である。さらに、プリンタとカートリッジとの間の通信において、接触型の装置は、例えば電波を用いて通信するような非接触型の装置よりも、低コストで放射ノイズを軽減できるため有効である。
【特許文献１】特開２００３−２４８７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
カラー画像を印刷するプリンタでは、例えば複数色のトナーやインクを収容するための複数のカートリッジが装置内に存在し、それらカートリッジに付加された複数のメモリチップとの通信が必要となる。しかしながら、特許文献１では、複数のメモリチップとの通信方法又は構成については言及されていない。例えば、メモリチップと同じ数の駆動回路が必要な送受信装置では、回路規模が大きくなるとともに、大幅なコストアップが予想される。
【０００６】
本発明は、上述の問題に鑑みて成されたものであり、回路規模を増大させることなく、複数のカートリッジと通信を行う画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、例えば、情報を記憶するメモリを有する複数のカートリッジが着脱可能であって、複数のカートリッジのメモリの夫々と２本の信号線を用いて通信する画像形成装置として実現できる。本画像形成装置は、複数のカートリッジのメモリにデータ信号を送信するためのデータ送信部と、データ送信部からのデータ信号を複数のカートリッジのメモリに出力するための複数の信号線と、データ送信部にデータ信号を出力する制御部と、制御部から出力される信号に応じて、複数の信号線のうちの１本とデータ送信部とを接続することによって、複数のカートリッジのメモリのうちの１つにデータ送信部からデータ信号を送信するための切換部とを備えることを特徴とする。
【０００８】
また、本発明は、例えば、第１接点及び第２接点を有する複数のカートリッジと接触してデータ通信を行う通信装置として実現できる。通信装置は、複数のカートリッジのメモリにデータ信号を送信するためのデータ送信部と、データ送信部からのデータ信号を複数のカートリッジのメモリに出力するための複数の信号線と、データ送信部にデータ信号を出力する制御部と、制御部から出力される信号に応じて、複数の信号線のうちの１つとデータ送信部とを接続することによって、複数のカートリッジのメモリのうちの１つにデータ送信部からデータ信号を送信する切換部とを備えることを特徴とする。
【０００９】
また、本発明は、例えば、画像形成装置に着脱可能なカートリッジとして実現できる。カートリッジは、画像形成装置に含まれる通信装置と２本の信号線で接続するための第１接点及び第２接点と、第１接点及び第２接点に接続されたメモリチップとを備え、メモリチップは、カートリッジから通信装置へ送信するデータ信号に基づいて、動作状態が変化する定電流回路を備えることを特徴とする。
【発明の効果】
【００１０】
本発明は、回路規模を増大させることなく、複数のカートリッジと通信を行う画像形成装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る実施形態について図面を用いて説明する。なお、以下の実施の形態は特許請求の範囲に記載された発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。
【００１２】
＜画像形成装置＞
図１は、比較例の画像形成装置の構成例を示す図である。ここでは、比較例の画像形成装置１００に含まれる通信装置１０１と、画像形成装置１００に着脱される１つのカートリッジ１０２との構成について説明する。通信装置１０１とカートリッジ１０２とは、物理的に接触され、２本の信号線によってデータ通信が行われている。
【００１３】
通信装置１０１は、主に、制御回路１０３、送信回路としての駆動回路と受信回路とを含む送受信回路１０４及びコネクタ１０５を含んで構成される。カートリッジ１０２は、記憶メモリと、データを通信するためのインターフェースとを有するメモリチップ１０６を含んで構成される。制御回路１０３は、カートリッジ１０２とのデータ通信を制御する。送受信回路１０４は、制御回路１０３からの出力信号に基づいてメモリチップ１０６とデータ通信を行う。送受信回路１０４は、２本の信号線でデータ通信を行うため、メモリチップ１０６へ電源の供給、通信の同期のためのクロック供給及びデータの送受信の全てを行う。
【００１４】
メモリチップ１０６には、カートリッジ１０２を画像形成装置１００に挿入した際にコネクタ１０５と接触する電極面が設けてある。これにより、通信装置１０１とカートリッジ１０２との間で通信ラインが確保される。通信ラインの数が少ないほど、コネクタ１０５及びメモリチップ１０６の電極面の数が少なくなる。したがって、通信ラインの数を最小限、例えば、２本に留めることは、コスト的に非常に有利であるとともに、システム全体の小型化を図る上でも有利となる。また、メモリチップ１０６は、小型化したいという要望、また、バッテリーを持たせた場合にバッテリー寿命を考慮する必要がある等の問題から、電源を持たず、外部の送受信回路１０４により電源供給を受ける。
【００１５】
しかしながら、カラー画像形成装置等では、複数（Ｎ個）のカートリッジが挿入されるため、図１の構成をそのままカラー画像形成装置に実装すると、Ｎ個の送受信回路１０４が必要となる。ここで、Ｎとは２以上の自然数を示す。実装する送受信回路１０４の数が増大することは、回路規模及びコストの増大を招く。以下では、Ｎ個のカートリッジが着脱される本実施形態による画像形成装置について説明する。本実施形態による画像形成装置は、実装する駆動回路の数を増やすことなく、各カートリッジとのデータ通信を２本の信号線によって実現する。
【００１６】
図２は、本実施形態による画像形成装置の一例を示す図である。ここでは、本実施形態による画像形成装置２００に含まれる通信装置２０１と、画像形成装置２００に着脱可能なＮ個のカートリッジ２０２ａ、２０２ｂ、２０２ｃ、２０２ｄとの構成について説明する。なお、ここでは、着脱されるカートリッジ２０２の個数（Ｎ個）が４である場合について説明する。
【００１７】
通信装置２０１は、カートリッジとの通信を制御する制御部として機能する制御回路２０３、データ送信のためのデータ送信部として機能する駆動回路２０６、データを受信するためのデータ受信部として機能する受信回路２０８及び４つのコネクタを含む。各カートリッジ２０２ａ、２０２ｂ、２０２ｃ、２０２ｄは、それぞれメモリチップ２１４ａ、２１４ｂ、２１４ｃ、２１４ｄを含む。各メモリチップ２１４ａ、２１４ｂ、２１４ｃ、２１４ｄは、不図示の２つの電極面（第１電極面、第２電極面）を有する。
【００１８】
各コネクタは、第１接点としての第１電極面に接続される第１電極２１０ａ、２１０ｂ、２１０ｃ、２１０ｄと、第２接点として第２電極面に接続される第２電極２１１ａ、２１１ｂ、２１１ｃ、２１１ｄとを含み、メモリチップ２１４ａ、２１４ｂ、２１４ｃ、２１５ｄの夫々に接続される。例えば、メモリチップ２１４ａに接続されるコネクタは第１電極２１０ａ及び第２電極２１１ａを含み、メモリチップ２１４ｂに接続されるコネクタは、第１電極２１０ｂ及び第２電極２１１ｂを含む。したがって、カートリッジ２０２が画像形成装置２００に装着されると、カートリッジ２０２側の電極面と、通信装置２０１側の電極が接触することにより通信ラインが形成（接続）される。一方、カートリッジ２０２が画像形成装置２００から取り外されると、通信ラインは、物理的に切断される。また、本画像形成装置は、Ｍ個（Ｍは自然数）のカートリッジを装着することができる。そのため、本画像形成装置は、Ｍ個のコネクタを備えている。ただし、本画像形成装置には、Ｍ個以下であるＮ個のカートリッジだけが接続されてもよい。この場合、Ｍ−Ｎ個のコネクタは未接続の状態となる。もちろん、通常は、Ｍ＝Ｎとなる。
【００１９】
制御回路２０３は、カートリッジ２０２への送信信号を生成するためのクロック信号及びデータ信号を出力する出力端子２１３及びカートリッジ２０２からの送信信号を入力する入力端子２１２を有する。また、通信装置２０１は、制御回路２０３に含まれる入力端子２１２とＮ個の第１電極２１０とを接続するための１対Ｎの第１信号線２０４を含む。さらに、通信装置２０１は、出力端子２１３と各第２電極２１１とを接続するための１対Ｎの第２信号線２０５を含む。具体的に、第１信号線２０４は、各分岐点２１５ｂ、２１５ｃ、２１５ｄから分岐されて、各第１電極２１０へ接続される。また、第２信号線２０５は、各分岐点２１６ｂ、２１６ｃ、２１６ｄから分岐されて、各第２電極２１１へ接続される。
【００２０】
通信装置２０１は、第２信号線における各分岐点２１６から各第２電極２１１までに挿入される４つの切換部２０７ａ、２０７ｂ、２０７ｃ、２０７ｄをさらに含む。各切換部２０７ａ、２０７ｂ、２０７ｃ、２０７ｄは、制御回路２０３から出力される切換信号Ｓ３に基づいて各第２電極２１１と出力端子２１３との接続状態を接続又は切断に切り換える。なお、切換信号は、通信相手となるカートリッジを択一的に選択するための信号でもあるため、選択信号と呼ばれてもよい。具体的に、制御回路２０３は、切換信号Ｓ３によって、例えば、切換部２０７ａの接続状態を接続とし、切換部２０７ｂ、２０７ｃ、２０７ｄの接続状態を切断に制御する。この場合、通信装置２０１は、カートリッジ２０２ａとデータ通信を行うこととなる。このように、本実施形態による通信装置２０１は、切換部２０７ａ〜２０７ｄのうち１つの接続状態としその他を切断状態として、複数のカートリッジ２０２の中から選択的にデータ通信を実行することができる。
【００２１】
また、各切換部２０７（２０７ａ〜２０７ｄ）は、電界効果トランジスタ（以下ＦＥＴと称する）で実現されることが望ましい。これは、リレーなどに代表されるメカニカルなスイッチと比べて、サイズが非常に小さく、半導体素子で構成されたセレクタ回路よりも安価でかつ回路構成や回路のパターン配置において自由度の高い設計が可能となるためである。
【００２２】
以下では、第２信号線２０５のみに各切換部２０７を設けることで選択的なデータ通信が可能である原理について説明する。なお、ここでは、図２において、通信装置２０１と、カートリッジ２０２ａとがデータ通信を行う場合を想定する。制御回路２０３は、切換信号Ｓ３を出力して、切換部２０７ａであるＦＥＴのゲート信号をオン状態とする。また、制御回路２０３は、切換部２０７ｂ、２０７ｃ、２０７ｄであるＦＥＴのゲート信号をオフ状態とする。したがって、第２信号線２０５が接続されるのはメモリチップ２１４ａのみとなる。他のメモリチップ２１４ｂ、２１４ｃ、２１４ｄには、第１信号線２０４のみが接続され、第２信号線２０５はオープンとなる。そのため、メモリチップ２１４ｂ、２１４ｃ、２１４ｄの第１電極面と第２電極面との間の電位差はゼロとなる。よって、メモリチップ２１４ａのみが動作可能な状態となり、メモリチップ２１４ｂ、２１４ｃ、２１４ｄは、動作しない状態となる。このように、本実施形態による画像形成装置２００は、通信対象となるメモリチップ２１４に接続された２本の信号線のうち、１本の信号線のみに挿入された切換部２０７をオンオフ制御することによって、選択的なデータ通信が可能となる。
【００２３】
駆動回路２０６は、第２信号線２０５における出力端子２１３と各切換部２０７との間に挿入される。また、駆動回路２０６は、切換部２０７によって接続状態となっている第２電極２１１に対するカートリッジ２０２に第２信号線２０５を介して、電力を供給するとともに、制御回路２０３からのクロック信号及びデータ信号に基づいて送信信号を出力する。ここで、送信信号とは、制御回路２０３から出力されるクロック信号にデータ信号から取得した情報を重畳した信号となる。このように、本実施形態によれば、４つのカートリッジ２０２が装着された場合であっても、各切換部２０７により何れか１つのカートリッジ２０２と選択的なデータ通信が可能であるため、４つのカートリッジのメモリに対して４つの駆動回路２０６を実装する必要がない。
【００２４】
受信回路２０８は、第１信号線２０４における入力端子２１２と第１電極２１０との間に挿入され、切換部２０７により接続状態にされている第２電極に対応するカートリッジ２０２からの送信信号を受信する。受信回路２０８は、第１信号線２０４によって各カートリッジ２０２に共通に接続されている。これは、各切換部２０７により何れか１つのカートリッジ２０２と選択的なデータ通信が行われるため可能となる。すなわち、常に、何れか１つのカートリッジ２０２のメモリチップ２１４のみから信号が出力されるため、４つの受信回路２０８を実装する必要がなく、１つの受信回路２０８へ共通に接続することで問題ない。
【００２５】
本実施形態による通信装置２０１は、上述したように、切換部２０７によって第２信号線２０５の切り換えを行う。制御回路２０３は、通信対象以外のカートリッジ２０２のメモリチップ２１４に接続された第２信号線２０５の接続状態を切断とするため、各切換部２０７であるＦＥＴをオフ状態とする。しかしながら、実際に、ＦＥＴをオフ状態としても、ＦＥＴのドレイン端子とソース端子間には、寄生容量が必ず存在する。したがって、駆動回路２０６によってパルスを発生させた場合、オフ状態のＦＥＴであっても交流成分が通過してしまうため、通信対象ではないメモリチップ２１４に対しても交流電圧が印加されてしまう。通信装置２０１は、この問題を解決するために、一方の端が第１信号線２０４に接続され、他方の端が対応する第２信号線２０５における第２電極２１１と切換部２０７との間にそれぞれ接続される４つの電荷蓄積部を含む。本実施形態によれば、電界蓄積部としては、例えばコンデンサ２０９ａ、２０９ｂ、２０９ｃ、２０９ｄを用いている。コンデンサ２０９ａ、２０９ｂ、２０９ｃ、２０９ｄを接続することにより、以下のような近似式が成り立つ。
【００２６】
【数１】
【００２７】
ここで、例えば第２信号線２０５に出力される信号Ａと第１信号線２０４に出力される信号Ｂとの間の電圧差をＶＡＢ、通信対象ではないメモリチップ２１４の第１電極面及び第２電極面の２端子間にかかる電圧をＶＭ、コンデンサ２０９の容量をＣ１、ＦＥＴのドレイン−ソース間の寄生容量をＣ２とする。
【００２８】
厳密には図２に示す電流検出抵抗Ｒ１及びメモリチップ２１４の内部インピーダンスを考慮する必要があるが、それらのインピーダンスよりも、コンデンサ２０９のインピーダンスを小さくすることを前提として、近似計算で無視して考えている。さらに、メモリチップを確実に停止状態（オフ状態又はリセット状態）とするための端子間電圧をＶＯＦＦとすると、ＶＭ＜ＶＯＦＦとなるようにコンデンサ２０９の容量値を決定する必要がある。ＶＯＦＦ＝０．１Ｖ、ＶＡＢ＝５Ｖ、Ｃ２＝２０ｐＦとすると、数式１よりＣ１の容量値は、９８０ｐＦ以上と計算される。通信周波数を１００ｋＨｚ程度とすると、コンデンサ２０９のインピーダンスはおよそ１．６ｋΩと計算される。メモリチップ２１４の内部インピーダンスは少なくともこの数倍の値であり、コンデンサ２０９との並列接続における合成インピーダンスは、コンデンサ２０９のインピーダンスが支配的となる。
【００２９】
この９８０ｐＦのコンデンサを挿入することによって、通信対象ではないメモリチップ２１４の２端子間のインピーダンスは、ＦＥＴのドレイン−ソース間の寄生容量によるインピーダンスよりも十分に低くなる。そのため、駆動回路２０６によって交流電圧が印加されても、メモリチップ２１４の２端子間に印加される電圧を、停止状態となる電圧以下に押さえ込むことが可能となる。実際にはこの電圧からさらに電流検出抵抗Ｒ１分の電圧降下分を差し引いた値が、メモリチップ２１４に印加される電圧となるため、より確実に停止状態を保持することができる。
【００３０】
このような接触型の通信装置には、信号線の本数により様々な通信方式が存在する。しかしながら、信号線の本数の増加とともに、束線やコネクタを含めた総コストが上昇するため、最も小型で低コストなシステムを実現するには最小本数が２本の２線式が有効である。本実施形態による通信装置２０１は、複数のカートリッジ２０２が装着される場合であっても、駆動回路２０６及び受信回路２０８を増大させることなく、２線式のデータ通信を実現しうる。また、本通信装置２０１は、２本の信号線のうち１本の信号線のみに切換部２０７を設けることで選択的なデータ通信が可能である。よって、切換部２０７は、１メモリチップ２１４あたり１素子でよく、回路規模を増大させることなく、コスト的にも有利である。
【００３１】
＜通信方式の詳細＞
ここでは、通信方式の詳細について記述する。なお、以下では、駆動回路２０６とメモリチップ２１４との間で行われるダウンリンク及びアップリンクでのデータ通信について説明する。「ダウンリンク」とは、制御回路２０３からメモリチップ２１４へのデータ送信を示す。また、「アップリンク」とは、メモリチップ２１４から制御回路２０３へのデータ送信を示す。
（１）ダウンリンクの動作
図３は、本実施形態による通信装置から出力される信号の一例を示す図である。ここでは、ダウンリンク時に第１信号線２０４及び第２信号線２０５に出力される信号について説明する。
図３に示す信号Ａ３０１は、ダウンリンク時において、第２信号線２０５に出力される信号を示す。信号Ｂ３０２は、ダウンリンク時において、第１信号線２０４に出力される信号を示す。内部ＣＬＫ３０３は、各メモリチップ２１４内で信号Ａ３０１の立ち上がりエッジに同期して生成されるクロック信号を示す。
【００３２】
まず、信号Ｂ３０２は、図２に示す電流検出抵抗Ｒ１で接地されている。後述するが、電流検出抵抗Ｒ１は、受信信号検出用の数十Ω前後の小さい抵抗値である。そのため、信号Ｂ３０２は、ほぼゼロボルトとなる接地信号となる。一方、信号Ａ３０１は、駆動回路２０６によって出力され、クロック信号にデータ信号から取得した情報を重畳した信号である。具体的に、図３に示すように、信号Ａ３０１は、一定周期Ｔ１（通信周波数）にてＶＨとＶＬの２値変化を行う変調信号であり、常にＶＬ以上の電圧となる。
【００３３】
内部ＣＬＫ３０３は、信号Ａ３０１の立ち上がりエッジからある一定の遅延Ｔ２を加えたＯＮデューティーの信号である。信号Ａ３０１は、出力するデータ（”Ｈ”又は”Ｌ”）に基づき、電圧ＶＨとなる時間、すなわち、パルス幅が調整される。図３に示すように、信号Ａ３０１は、データ”Ｈ”のときパルス幅Ｔ３と調整され、データ“Ｌ”のときパルス幅Ｔ４と調整される。このとき、Ｔ４＜Ｔ２＜Ｔ３となる関係を成立させることが重要となる。これにより、各メモリチップ２１４は、内部ＣＬＫ３０３の立ち下がり時に、信号Ａ３０１のレベルがＶＨであるかＶＬであるかを判別することによって、データの受信が可能となる。
【００３４】
次に、図４を参照して、ダウンリンク時のメモリチップ２１４の内部動作例について説明する。図４は、本実施形態によるカートリッジに含まれるメモリチップの構成例を示す図である。なお、ここでは、各メモリチップ２１４ａ、２１４ｂ、２１４ｃ、２１４ｄが同様の構成であるため、メモリチップ２１４ａの構成を一例に説明する。
【００３５】
メモリチップ２１４ａは、電圧レベルを検出するための検出回路４０１、内部ＣＬＫを発生するためのクロック生成回路４０２、データを検出するための検出回路４０３、制御回路４０４、レギュレータ回路４０５、定電流回路４０６及びメモリ４０７を含む。レギュレータ回路４０５は、一定の電圧を出力するための回路である。また、定電流回路４０６についての説明は、アップリンク時のデータ通信を説明する中で記載する。
【００３６】
検出回路４０１は、ＶＨとＶＬとの間で２値変化する信号Ａ３０１の電圧レベルを検知する。クロック生成回路４０２は、検出回路４０１から出力される検知信号の変化によって、内部ＣＬＫ３０３を生成する。内部ＣＬＫ３０３は、図３に示すように、ＶＬからＶＨへの立ち上がりエッジにＴ２の遅延分を付加したパルス幅を有する。検出回路４０３は、内部ＣＬＫ３０３の立ち下がりエッジで、検出回路４０１の出力がＶＨなのかＶＬなのかを判定する。具体的に、検出回路４０３は、信号Ａ３０１のパルス幅がＴ３のときはデータ”Ｈ”と検出し、パルス幅Ｔ４のときはデータ”Ｌ”と検出する。検出回路４０３は、その検出結果を受信データとして制御回路４０４へ出力する。
（２）アップリンクの動作
次に、図４及び図５を参照して、アップリンク時のデータ通信について説明する。図５は、比較例のメモリチップの構成例を示す図である。
【００３７】
図５に示すように、メモリチップ５００は、受信回路を含む駆動回路５０１と２つのコネクタ５０２、５０３により接続される。メモリチップ５００は、内部ＣＬＫ生成回路５０４、データ検出回路５０５、制御回路５０７、レギュレータ回路５０８、メモリ５０９、スイッチ５１０及び抵抗５１１を含む。なお、内部ＣＬＫ生成回路５０４、データ検出回路５０５、制御回路５０７、レギュレータ回路５０８及びメモリ５０９は、図４に示す各要素と同様の動作を行う。
【００３８】
図５に示すように、スイッチ５１０と抵抗５１１とは、メモリチップ５００内の信号Ａと信号Ｂとが伝達される２本の信号線のライン間に直列に接続されて挿入される。メモリチップ５００から駆動回路５０１へ送信したいデータに基づき、制御回路５０７がスイッチ５１０をオンオフ制御する。これにより、メモリチップ５００での消費電流が２値変化し、通信装置２０１側で電流検出することによってデータ受信が可能となる。
【００３９】
本実施形態においては、図４に示すように、メモリチップ２１４は、電流Ｉ２の定電流回路４０６を含む。そして、メモリチップ２１４の制御回路４０４によって送信データに基づいて定電流回路４０６の動作状態をオンオフすることで信号を出力する。定電流回路４０６の消費電流Ｉ２以外に、メモリチップ２１４内でロジック動作やメモリアクセス動作によって定常的に電流が消費される。この電流値をＩ１とすると、信号Ａ及び信号Ｂに流れる電流は、Ｉ１とＩ２との間で２値変化することとなる。受信回路２０８は、これらの電流を電流検出抵抗Ｒ１で電圧として取り出す。これにより、通信装置２０１は、カートリッジ２０２から出力されるデータを受信する。
【００４０】
本実施形態では、複数のメモリチップ２１４との通信を行うために、ＦＥＴを用いて２本の信号線の片側の信号線の状態のみをオンオフすることで通信対象となるメモリチップを選択している。このとき、図２に示すように、２本の信号線のうちＦＥＴによって遮断されないほうの信号線側に、受信回路２０８を設ける。これにより、通信対象となるメモリチップ２１４によって切り換える必要がなく、通信装置２０１は、共通の受信回路２０８を１つ含むだけでよい。よって、通信装置２０１は、回路規模を増大させることなく、低コストで複数のカートリッジとのデータ通信を行うことができる。
【００４１】
さらに、電流検出による受信を行う上で重要となるのは、図１に示すように、コンデンサ２０９を接地電位Ｖ１に接続することである。コンデンサ２０９を接地電位Ｖ１ではなく、電流検出抵抗Ｒ１の２端子のうちメモリチップ２１４側に接続した場合を想定する。この場合、対象通信でないメモリチップ２１４及び対応する切換部２０７によって形成される容量成分経路から通過してきた交流電流が、電流検出抵抗Ｒ１を通過してしまうため、コンパレータＣＭＰ１での電圧検出マージンを低下させることとなる。また、切り換え時の電流検出抵抗Ｒ１による電圧ドロップが大きくなるため、通信波形を歪ませる結果となり通信に悪影響を与えることとなる。
【００４２】
コンデンサ２０９を接地電位Ｖ１に接続することで、電流検出抵抗Ｒ１を通過する不必要な電流成分を軽減させることが可能となり、受信回路２０８の検出精度を向上させることができる。本実施形態では、伝送する２つの信号のうち電位の低い方を固定電圧（図２に記載の接地電位Ｖ１）とし、電位の高い方を変調する方式について述べた。しかしながら、詳細に述べるまでもなく、電位の高い方を固定電圧（Ｖ１を接地電位ではなく基準電位とする）とし、電位の低い方を変調しても同様の効果が得られる。また、本実施形態では２つの信号のうち駆動回路側の信号をＦＥＴでオンオフする構成としているが、これを受信回路側の信号をＦＥＴでオンオフする構成をとっても同様の効果を得られる。
【００４３】
以上説明したように、本実施形態による画像形成装置は、通信装置と複数のカートリッジとのデータ通信において、第１信号線と第２信号線との２本の信号線でデータ通信を行う。また、本画像形成装置は、第２信号線の接続状態を接続又は切断に切り換える切換部を含む。これにより、本画像形成装置は、２本の信号線により、選択的にデータ通信を行うことができ、さらに、複数のカートリッジに対応する複数の駆動回路を必要としない。したがって、本画像形成装置は、回路規模を増大させることなく、複数のカートリッジとデータ通信を行うことができる。また、本画像形成装置は、片側の信号線のみに切換部を有することで、選択的なデータ通信を可能としている。よって、本画像形成装置は、より回路規模の増大を防止するとともに、低コスト化を実現しうる。
【００４４】
なお、本発明は、上記実施形態に限らず様々な変形が可能となる。一方の端が第１信号線に接続され、他方の端が第２電極と切換部との間の分岐された第２信号線に接続されるＮ個の電荷蓄積部をさらに含んでもよい。これにより、本画像形成装置は、切換部による切り換えの精度をさらに向上しうる。したがって、本画像形成装置は、２本の信号線により、選択的にデータ通信を行うことができる。よって、本画像形成装置は、回路規模を増大させることなく、複数のカートリッジとデータ通信を行うことができる。
【００４５】
また、本画像形成装置は、第１信号線に挿入され、カートリッジから出力された信号を受信する受信回路をさらに含んでもよい。これにより、本画像形成装置は、複数のカートリッジとデータ通信を行う場合であっても、第１信号線に挿入される１つの受信回路のみで各カートリッジから出力される信号を受信できる。よって、本画像形成装置は、回路規模を増大させることなく、複数のカートリッジとデータ通信を行うことができる。
【００４６】
また、受信回路は、受信回路内の基準電位又は接地電位に接続される電流検出抵抗を含んでもよい。この場合、電荷蓄積部は、電流検出抵抗が接続された基準電位又は接地電位に接続されてもよい。これにより、本画像形成装置は、２つの信号のうち、電位の低い方を固定電圧とし、電位の高い方を変調してもよい。さらに、本画像形成装置は、電位の高い方を固定電圧とし、電位の低い方を変調してもよい。したがって、本画像形成装置は、汎用性の高い設計が可能であるといえよう。
【００４７】
さらに、本実施形態によれば、切換部は、電界効果トランジスタ（ＦＥＴ）であってもよい。ＦＥＴは、リレーなどに代表されるメカニカルスイッチと比べて、サイズが非常に小さく、半導体素子で構成されたセレクタ回路よりも安価でかつ回路構成やパターン配置において自由度の高い設計が可能である。これにより、本画像形成装置は、複数のカートリッジとデータ通信を行う場合であっても、回路規模をより縮小しうる。
【図面の簡単な説明】
【００４８】
【図１】比較例の画像形成装置の構成例を示す図である。
【図２】本実施形態による画像形成装置の一例を示す図である。
【図３】本実施形態による通信装置から出力される信号の一例を示す図である。
【図４】本実施形態によるカートリッジに含まれるメモリチップの構成例を示す図である。
【図５】比較例のメモリチップの構成例を示す図である。
【符号の説明】
【００４９】
２００：画像形成装置
２０１：通信装置
２０２ａ〜ｄ：カートリッジ
２０３：制御回路
２０４：第１信号線
２０５：第２信号線
２０６：駆動回路
２０７ａ〜ｄ：切り換え部
２０８：受信回路
２０９ａ〜ｄ：コンデンサ
２１０ａ〜ｄ：第１電極
２１１ａ〜ｄ：第２電極
２１２：入力端子
２１３：出力端子
２１４ａ〜ｄ：メモリチップ
２１５ｂ〜ｄ：分岐位置
２１６ｂ〜ｄ：分岐位置
【特許請求の範囲】
【請求項１】
情報を記憶するメモリを有する複数のカートリッジが着脱可能であって、複数の前記カートリッジのメモリの夫々と２本の信号線を用いて通信する画像形成装置であって、
複数の前記カートリッジのメモリにデータ信号を送信するためのデータ送信部と、
前記データ送信部からのデータ信号を複数の前記カートリッジのメモリに出力するための複数の信号線と、
前記データ送信部にデータ信号を出力する制御部と、
前記制御部から出力される信号に応じて、複数の前記信号線のうちの１本と前記データ送信部とを接続することによって、複数の前記カートリッジのメモリのうちの１つに前記データ送信部からデータ信号を送信するための切換部と
を備えることを特徴とする画像形成装置。
【請求項２】
更に、複数の前記カートリッジのメモリのうちの１つから送信されたデータ信号を受信するデータ受信部を備え、
前記制御部は、前記データ送信部によるデータ信号の出力と前記データ受信部によるデータ信号の受信とを選択的に実行することを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記カートリッジは、第１接点及び第２接点を有し、
前記制御部は、
前記カートリッジへの送信信号を生成するために、前記データ送信部にクロック信号及び前記データ信号を出力する出力端子と、前記データ受信部から送信された信号を入力する入力端子とを備え、
複数の前記カートリッジの夫々の前記第１接点に接続される第１電極と、前記第２接点に接続される第２電極とを有する複数のコネクタと、
前記２本の信号線は、前記入力端子と複数の前記第１電極とを接続するための第１信号線と、
前記出力端子と複数の前記第２電極とを接続するための第２信号線とから構成され、
前記切換部は、
前記第２信号線における複数の前記カートリッジのメモリの夫々の前記第２電極までの間に挿入され、前記制御部から出力される切換信号に基づいて複数の前記第２電極と前記データ送信部との接続状態を切り換え、
前記データ送信部は、
前記第２信号線において前記出力端子と各切換部との間に挿入され、前記切換部によって接続状態となっている前記第２電極に対応する前記カートリッジのメモリに前記第２信号線を介して、電力を供給するとともに、前記クロック信号及び前記データ信号に基づいて送信信号を出力する駆動回路であることを特徴とする請求項２に記載の画像形成装置。
【請求項４】
一方の端が前記第１信号線に接続され、他方の端が対応する前記第２信号線における前記第２電極と前記切換部との間にそれぞれ接続される複数の電荷蓄積部をさらに備えることを特徴とする請求項３に記載の画像形成装置。
【請求項５】
前記データ受信部は、
前記第１信号線における前記入力端子と前記第１電極との間に挿入され、前記切換部により接続状態にされている前記第２電極に対応するカートリッジから信号を受信する受信回路であることを特徴とする請求項３に記載の画像形成装置。
【請求項６】
前記受信回路は、
前記第１電極と、前記受信回路内の基準電位又は接地電位との間に、前記カートリッジから前記第１信号線に出力される送信信号の電流を検出するための電流検出抵抗を含み、
各電荷蓄積部の一方の端は、前記電流検出抵抗が接続された前記基準電位又は前記接地電位に接続されることを特徴とする請求項５に記載の画像形成装置。
【請求項７】
前記切換部は、前記切換信号がゲートに入力される電界効果トランジスタであることを特徴とする請求項３に記載の画像形成装置。
【請求項８】
第１接点及び第２接点を有する複数のカートリッジと接触してデータ通信を行う通信装置であって、
複数の前記カートリッジのメモリにデータ信号を送信するためのデータ送信部と、
前記データ送信部からのデータ信号を複数の前記カートリッジのメモリに出力するための複数の信号線と、
前記データ送信部にデータ信号を出力する制御部と、
前記制御部から出力される信号に応じて、複数の前記信号線のうちの１つと前記データ送信部とを接続することによって、複数の前記カートリッジのメモリのうちの１つに前記データ送信部からデータ信号を送信する切換部と
を備えることを特徴とする通信装置。
【請求項９】
更に、複数の前記カートリッジのメモリのうちの１つから送信されたデータ信号を受信するデータ受信部を備え、
前記制御部は、前記データ送信部によるデータ信号の出力と前記データ受信部によるデータ信号の受信とを選択的に実行することを特徴とする請求項８に記載の通信装置。
【請求項１０】
画像形成装置に着脱可能なカートリッジであって、
前記画像形成装置に含まれる通信装置と２本の信号線で接続するための第１接点及び第２接点と、
前記第１接点及び前記第２接点に接続されたメモリチップとを備え、
前記メモリチップは、
前記カートリッジから前記通信装置へ送信するデータ信号に基づいて、動作状態が変化する定電流回路を備えることを特徴とするカートリッジ。
【請求項１１】
更に、前記定電流回路の動作状態を制御する制御回路を備えることを特徴とする請求項１０に記載のカートリッジ。
【請求項１】
情報を記憶するメモリを有する複数のカートリッジが着脱可能であって、複数の前記カートリッジのメモリの夫々と２本の信号線を用いて通信する画像形成装置であって、
複数の前記カートリッジのメモリにデータ信号を送信するためのデータ送信部と、
前記データ送信部からのデータ信号を複数の前記カートリッジのメモリに出力するための複数の信号線と、
前記データ送信部にデータ信号を出力する制御部と、
前記制御部から出力される信号に応じて、複数の前記信号線のうちの１本と前記データ送信部とを接続することによって、複数の前記カートリッジのメモリのうちの１つに前記データ送信部からデータ信号を送信するための切換部と
を備えることを特徴とする画像形成装置。
【請求項２】
更に、複数の前記カートリッジのメモリのうちの１つから送信されたデータ信号を受信するデータ受信部を備え、
前記制御部は、前記データ送信部によるデータ信号の出力と前記データ受信部によるデータ信号の受信とを選択的に実行することを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記カートリッジは、第１接点及び第２接点を有し、
前記制御部は、
前記カートリッジへの送信信号を生成するために、前記データ送信部にクロック信号及び前記データ信号を出力する出力端子と、前記データ受信部から送信された信号を入力する入力端子とを備え、
複数の前記カートリッジの夫々の前記第１接点に接続される第１電極と、前記第２接点に接続される第２電極とを有する複数のコネクタと、
前記２本の信号線は、前記入力端子と複数の前記第１電極とを接続するための第１信号線と、
前記出力端子と複数の前記第２電極とを接続するための第２信号線とから構成され、
前記切換部は、
前記第２信号線における複数の前記カートリッジのメモリの夫々の前記第２電極までの間に挿入され、前記制御部から出力される切換信号に基づいて複数の前記第２電極と前記データ送信部との接続状態を切り換え、
前記データ送信部は、
前記第２信号線において前記出力端子と各切換部との間に挿入され、前記切換部によって接続状態となっている前記第２電極に対応する前記カートリッジのメモリに前記第２信号線を介して、電力を供給するとともに、前記クロック信号及び前記データ信号に基づいて送信信号を出力する駆動回路であることを特徴とする請求項２に記載の画像形成装置。
【請求項４】
一方の端が前記第１信号線に接続され、他方の端が対応する前記第２信号線における前記第２電極と前記切換部との間にそれぞれ接続される複数の電荷蓄積部をさらに備えることを特徴とする請求項３に記載の画像形成装置。
【請求項５】
前記データ受信部は、
前記第１信号線における前記入力端子と前記第１電極との間に挿入され、前記切換部により接続状態にされている前記第２電極に対応するカートリッジから信号を受信する受信回路であることを特徴とする請求項３に記載の画像形成装置。
【請求項６】
前記受信回路は、
前記第１電極と、前記受信回路内の基準電位又は接地電位との間に、前記カートリッジから前記第１信号線に出力される送信信号の電流を検出するための電流検出抵抗を含み、
各電荷蓄積部の一方の端は、前記電流検出抵抗が接続された前記基準電位又は前記接地電位に接続されることを特徴とする請求項５に記載の画像形成装置。
【請求項７】
前記切換部は、前記切換信号がゲートに入力される電界効果トランジスタであることを特徴とする請求項３に記載の画像形成装置。
【請求項８】
第１接点及び第２接点を有する複数のカートリッジと接触してデータ通信を行う通信装置であって、
複数の前記カートリッジのメモリにデータ信号を送信するためのデータ送信部と、
前記データ送信部からのデータ信号を複数の前記カートリッジのメモリに出力するための複数の信号線と、
前記データ送信部にデータ信号を出力する制御部と、
前記制御部から出力される信号に応じて、複数の前記信号線のうちの１つと前記データ送信部とを接続することによって、複数の前記カートリッジのメモリのうちの１つに前記データ送信部からデータ信号を送信する切換部と
を備えることを特徴とする通信装置。
【請求項９】
更に、複数の前記カートリッジのメモリのうちの１つから送信されたデータ信号を受信するデータ受信部を備え、
前記制御部は、前記データ送信部によるデータ信号の出力と前記データ受信部によるデータ信号の受信とを選択的に実行することを特徴とする請求項８に記載の通信装置。
【請求項１０】
画像形成装置に着脱可能なカートリッジであって、
前記画像形成装置に含まれる通信装置と２本の信号線で接続するための第１接点及び第２接点と、
前記第１接点及び前記第２接点に接続されたメモリチップとを備え、
前記メモリチップは、
前記カートリッジから前記通信装置へ送信するデータ信号に基づいて、動作状態が変化する定電流回路を備えることを特徴とするカートリッジ。
【請求項１１】
更に、前記定電流回路の動作状態を制御する制御回路を備えることを特徴とする請求項１０に記載のカートリッジ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−１５９０３５（Ｐ２００８−１５９０３５Ａ）
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願番号】特願２００７−２９７２０５（Ｐ２００７−２９７２０５）
【出願日】平成１９年１１月１５日（２００７．１１．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２０年７月１０日（２００８．７．１０）
【国際特許分類】
【出願日】平成１９年１１月１５日（２００７．１１．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
[ Back to top ]