発振回路及び半導体装置
【課題】周波数可変範囲の広い発振回路及び発振回路を備えた半導体装置を提供する。
【解決手段】第１の端子と第２の端子との間に接続されたインダクタンス素子と、インダクタンス素子と並列に第１の端子と第２の端子との間に接続された増幅回路と、第１の端子及び第２の端子に接続された第１の容量素子と、を備えた共振型発振回路であって、インダクタンス素子の配線の途中に２箇所以上の引き出し部を設け、２箇所以上設けた引き出し部の間にオンしたときに当該引き出し部間を短絡するスイッチ素子と第２の容量素子とが並列に接続されている。
【解決手段】第１の端子と第２の端子との間に接続されたインダクタンス素子と、インダクタンス素子と並列に第１の端子と第２の端子との間に接続された増幅回路と、第１の端子及び第２の端子に接続された第１の容量素子と、を備えた共振型発振回路であって、インダクタンス素子の配線の途中に２箇所以上の引き出し部を設け、２箇所以上設けた引き出し部の間にオンしたときに当該引き出し部間を短絡するスイッチ素子と第２の容量素子とが並列に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路及び半導体装置に関する。特に、発振周波数を可変にした共振型発振回路及びその発振回路を半導体基板上に形成した半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ、地上波デジタルＴＶなど種々の高速なデジタル無線方式が実用化されている。また、デジタル信号処理を行う半導体集積回路においても、特にＧＨｚ以上の高速な動作をするものでは無線回路と同様のアナログ技術が使用される。このような回路では受動素子として半導体基板上に形成されたオンチップインダクタを使用する。このインダクタは半導体上のメタル配線を渦巻き状に巻いた形状をしている。
【０００３】
このようなオンチップインダクタはアナログ回路において共振回路の一部として多用される。共振回路はインダクタとキャパシタを直列もしくは並列に接続して共振させる。その共振周波数ｆ０は、（１）式に示すようにインダクタのインダクタンス値Ｌとキャパシタのキャパシタンス値Ｃで決まる。
【０００４】
【数１】
【０００５】
共振回路はこの共振周波数ｆ０において高いゲイン、インピーダンスマッチング、発振等の効果を発揮する。しかし、このような共振は共振周波数近傍の狭帯域の周波数でのみ起こるので、種々の周波数で動作できる回路を作成するためには共振周波数を変化させる必要がある。このためにはＬもしくはＣを変化させなければならない。図９はこの共振回路を使用したアンプの例で、図のようにＭＩＳＦＥＴ Ｍ３１にインダクタＬ３１とキャパシタＣ３１で構成された負荷を接続する。このときのゲインはＭ３１のトランスコンダクタンスをＧｍ、インダクタの直列抵抗をＲ３１とし、キャパシタの直列抵抗とキャパシタ以外の寄生容量を無視すると（２）式となる。
【０００６】
【数２】
【０００７】
（２）式より、アンプのゲインはキャパシタンスを増加させると低下し、インダクタンスを増加させると向上する。一般に共振周波数を変化させるにはキャパシタンスを変化させる方式が用いられている。これは、キャパシタンスはオンチップではｐ−ｎ接合を用いたバラクタなどの素子により容易に可変キャパシタが実現できるためである。しかし、（１）式よりインダクタンス固定でキャパシタンスの変化によって共振周波数を変化させた場合Ｃが増加する低周波側ではゲインが下がる。つまり、キャパシタンスの変化のみでは共振周波数を大幅に変えることは難しい。
【０００８】
特許文献１には、オンチップの発振器で、インダクタとキャパシタを一体化させた構造も提案されている。この断面の構造を図１０（ａ）に、平面の構造を図１０（ｂ）に示す。図１０（ａ）は、図１０（ｂ）のＡＡ断面での構造を示す。図１０に示すようにインダクタ配線Ｌ８直下のｐ型シリコンとｎウェルで形成されるｐ−ｎ接合部分をインダクタ配線に接続する。これによってインダクタ配線とｎ型基板につながるグラウンド配線Ｇ８の間にｐ−ｎ接合分の容量が発生する。この容量はインダクタ配線全体に存在するので、この回路は図１１のような伝送線路的な回路を持つ発振器となる。しかし、この回路では発振周波数は伝送線路の遅延時間に依存するので、集中定数的なＬＣ共振器の動作をしない。このために、不要な高調波が多く発生するという問題があった。
【０００９】
また、特許文献２の図３には、ＬＣ共振型発振回路において、ＬＣ発振回路を構成するインダクタンス素子（Ｌ１）と対向するように配置され相互誘導結合される二次側インダクタンス素子（Ｌ２）を設け、さらに二次側インダクタンス素子の両端子間に容量素子（Ｃ２）とスイッチ素子（ＳＷ１）とを並列に接続する。上記スイッチ素子がオフされた状態では二次側インダクタンス素子の両端子間に容量素子が接続された状態となって等価インダクタンスが増加し、上記スイッチ素子がオンされた状態では二次側インダクタンス素子の両端子間が短絡された状態となって等価インダクタンスが減少できるようにして、周波数可変範囲を広くしてＱの変化を少なくしようとする発振回路が記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３１９６２４号公報
【特許文献２】特開２００７−１７４５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下の分析は本発明により与えられる。特許文献２のように相互インダクタンスを利用してトランスの二次側インダクタンス変化を一次側に反映させる方式では、トランスの結合係数の分しか一次側に変化を起こすことはできない。特に、共振回路を半導体基板の上に形成しようとすると基板による損失のため一次側と二次側の結合係数を大きくすることは困難であり、インダクタンス値の変化は限定されたものになる。
【００１２】
従来のインダクタとキャパシタを用いた発振回路では発振周波数を大幅に変化させることは難しかった。
【課題を解決するための手段】
【００１３】
本発明の１つの側面による発振回路は、第１の端子と第２の端子との間に接続されたインダクタンス素子と、前記インダクタンス素子と並列に前記第１の端子と第２の端子との間に接続された増幅回路と、前記第１の端子及び第２の端子に接続された第１の容量素子と、を備えた共振型発振回路であって、前記インダクタンス素子の配線の途中に２箇所以上の引き出し部を設け、前記２箇所以上設けた引き出し部の間に、オンしたときに当該引き出し部の間を短絡するスイッチ素子と、第２の容量素子と、が並列に接続されている。
【００１４】
また、本発明の他の側面による半導体装置は、上記発振回路が半導体基板の上に形成されている。
【発明の効果】
【００１５】
本発明によれば、一つのスイッチでインダクタとキャパシタを同時に切り替えることができるので、発振周波数を広い範囲で変えることができる。また、発振周波数範囲の広い共振型発振回路を内蔵する半導体装置が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１による発振回路のブロック図である。
【図２】実施例１による発振回路の詳細な構成を示す回路図の一例である。
【図３】比較例の発振回路の回路図である。
【図４】実施例２による発振回路のブロック図である。
【図５】実施例３による発振回路のブロック図である。
【図６】実施例４においてスイッチ素子と第２の容量素子の断面構造を示す模式図である。
【図７】実施例５による発振回路のブロック図である。
【図８】実施例６による発振回路のブロック図である。
【図９】共振回路を使用したアンプを説明する等価回路図である。
【図１０】従来の分布定数型共振回路の構造を示す（ａ）ＡＡ断面における構造を示す図と、（ｂ）平面的な構造を示す図である。
【図１１】従来の分布定数型共振回路の等価回路図である。
【発明を実施するための形態】
【００１７】
最初に本発明の実施形態の概要について説明し、その後で、各実施例に基づいて、詳細に説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１８】
一例を図１、図２、図４〜図８に示すように、本発明の一実施形態の発振回路は、第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）との間に接続されたインダクタンス素子（１、１Ａ、１Ｂ）と、インダクタンス素子（１、１Ａ、１Ｂ）と並列に第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）との間に接続された増幅回路２と、第１の端子及び第２の端子に接続された第１の容量素子（Ｖ１、Ｃ１）と、を備えた共振型発振回路であって、インダクタンス素子（１、１Ａ、１Ｂ）の配線の途中に２箇所以上の引き出し部（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、Ｈ、Ｉ、Ｊ、Ｋ、Ｔ）を設け、２箇所以上設けた引き出し部（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、Ｈ、Ｉ、Ｊ、Ｋ、Ｔ）の間に、オンしたときに当該引き出し部間を短絡するスイッチ素子（Ｍ１、Ｍ２、Ｍ２１）と、第２の容量素子（Ｖ２、Ｃ２、Ｖ２１、Ｖ２２）と、が並列に接続されている。
【００１９】
また、一例を図７、図８に示すように、本発明の一実施形態の発振回路は、インダクタンス素子が第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）との間に並列に接続された複数のインダクタンス素子（１Ａ、１Ｂ）を含むものであってもよい。
【００２０】
また、一例を図１、図２、図５〜図８に示すように、インダクタンス素子（１、１Ａ、１Ｂ）が第１及び第２の端子（ＯＵＴＴとＯＵＴＢ）からみた特性が等しくなるように対称に配置されるとともに、引き出し部がｎ組（ｎは自然数）設けられ、ｎ組の引き出し部にそれぞれｎ個のスイッチ素子とｎ個の前記第２の容量素子とが並列に接続され、各組の引き出し部（図１、図２、図６のＢとＣ、図５のＨとＫ、ＩとＪ、図７のＥとＦ）は、各スイッチ素子をオンしたときとオフしたときの第１及び第２の端子（ＯＵＴＴとＯＵＴＢ）からみた特性が等しくなるように対称に配置されている。このようにインダクタンス素子と引き出し部を対称に配置することにより、スイッチ素子をオンしたときに各スイッチ素子は、インダクタの中点で接続されることになる。発振中にこの点の電位は変動しないので、スイッチ素子の寄生容量による発振周波数への影響を除去することができる。
【００２１】
また、一例を図４に示すように、引き出し部の一部Ｔがインダクタンス素子１の末端に設けられているものであってもよい。ただし、インダクタンスの両端にスイッチ素子を接続するとスイッチ素子がオンすると発振を維持できなくなるので好ましくない。したがって、この場合は、引き出し部を対称に配置することはできない。
【００２２】
また、一例を図７に示すように、インダクタンス素子（１Ａ、１Ｂ）は、第１の引き出し部Ｅが設けられた第１のインダクタンス素子１Ａと第２の引き出し部Ｆが設けられた第２のインダクタンス素子１Ｂとを含み、第１の引き出し部Ｅと第２の引き出し部Ｆとの間にスイッチ素子Ｍ１と第２の容量素子Ｖ２が並列に接続されているものであってもよい。
【００２３】
さらに、一例を図８に示すように、インダクタンス素子（１Ａ、１Ｂ）は、それぞれ複数の引き出し部（Ｈ、ＩとＪ、Ｋ）を設けた第１のインダクタンス素子１Ａと第２のインダクタンス素子１Ｂと、を含み、第１のインダンス素子に設けた複数の引き出し部（Ｈ、Ｉ）と前記第２のインダクタンス素子１Ｂに設けた複数の引き出し部（Ｊ、Ｋ）との間にそれぞれ、複数のスイッチ素子（Ｍ１とＭ２）と複数の第２の容量素子（Ｖ２１とＶ２２）とが並列に接続されているものであってもよい。
【００２４】
また、一例を図１、図４〜図８に示すように、第１及び第２の容量素子の内、少なくとも一方の容量値を可変にするものであってもよい。スイッチ素子のオンオフによりインダクタンス及び容量値を変えることに加えて、容量値を可変にすることにより、周波数の可変範囲を広げたり、発振周波数の微調整を行うことができる。第１及び第２の容量素子をいずれも可変にすることがより好ましいが、少なくともどちらかを可変にすることによりその効果が得られる。ただし、第２の容量素子はその容量素子を並列に接続されたスイッチ素子がオフしている場合にのみ容量値を可変にする効果が得られる。
【００２５】
また、一例を図６に示すように、本発明の半導体装置は、上記発振回路を半導体基板ＰＳ２１の上に形成することができる。すなわち、上記発振回路のインダクタンス素子、増幅回路、容量素子、スイッチ素子はすべて半導体基板の上に形成することができる。従って、他の回路と共に上記発振回路を内蔵する半導体集積回路を実現することもできる。
【００２６】
また、一例を図６に示すように容量素子が半導体基板ＰＳ２１に形成されたｐｎ接合容量であってもよい。図６では、ソースドレイン部Ｄ２１とｐウェルＰＷ２１とのｐｎ接合容量、ｐウェルＰＷ２１とソースドレイン部Ｓ２１とのｐｎ接合容量が直列に接続された容量素子を引き出し部Ｂと引き出し部Ｃとの間に設けている。
【００２７】
また、一例を図６に示すようにスイッチ素子がＭＩＳＦＥＴであってもよい。図６では、ＭＩＳＦＥＴ（Ｍ２１）をスイッチ素子として用いている。
【００２８】
また、一例を図６に示すように容量素子がＭＩＳＦＥＴのソースドレイン部（Ｄ２１、Ｓ２１）に形成されたｐｎ接合容量であってもよい。図６では、ソースドレイン部（Ｄ２１、Ｓ２１）とｐウェルＰＷ２１とのｐｎ接合容量を容量素子として用いている。
【００２９】
また、一例を図６に示すようにＭＩＳＦＥＴ（Ｍ２１）を半導体基板ＰＳ２１の表面に設けられたウェルＰＷ２１の表面に形成し、ウェルＰＷ２１の電位を制御することにより前記容量素子の容量値を可変にすることができる。図６では、ウェルＰＷ２１の電位はＤＣ的には、端子ＷＣＯＮＴから与えられる電位により固定されるが、ＡＣ的には、固定されていないと考えられるので、ソースドレイン部Ｄ２１とＰウェルＰＷ２１のｐｎ接合容量、ｐウェルＰＷ２１とソースドレイン部Ｓ２１のｐｎ接合容量からなる直列接続された容量である第２の容量素子の容量値を可変にすることができる。
【００３０】
以上で概要の説明を終え、以下、本発明の実施例について、図面を参照して詳しく説明する。
【実施例１】
【００３１】
図１は、実施例１による発振回路のブロック図である。図１において、ＯＵＴＴ端子とＯＵＴＢ端子は、発振回路の入出力端子である。ＯＵＴＴ端子とＯＵＴＢ端子との間に発振波形が出力される。ＯＵＴＴ端子とＯＵＴＢ端子との間には、インダクタンス素子１と増幅回路２が並列に接続されている。図１の増幅回路２は、入力がＯＵＴＢ端子に出力がＯＵＴＴ端子に接続されたインバータ回路ＩＮＶ１と、入力がＯＵＴＴ端子に出力がＯＵＴＢ端子に接続されたインバータ回路ＩＮＶ２とより構成される。なお、増幅回路２は、図１の構成に限定されず、インダクタと容量によるＯＵＴＢ端子とＯＵＴＴ端子間における共振を増幅し維持する増幅回路であれば、どのような構成の増幅回路であってもよい。ただし、ＯＵＴＢ端子とＯＵＴＴ端子からみて対称な構成であることが望ましい。さらに、ＯＵＴＴ端子とＯＵＴＢ端子には、容量素子Ｖ１が接続されている。この容量素子Ｖ１はバラクタであり、容量値を可変にすることができる。
【００３２】
インダクタンス素子１の配線の途中には、引き出し部ＢとＣが設けられ、引き出し部ＢとＣとの間には、容量素子Ｖ２とスイッチ素子Ｍ１が並列に接続されている。容量素子Ｖ２も容量素子Ｖ１と同様にバラクタであり、容量値を可変にすることができる。なお、図１では、容量素子Ｖ１とＶ２は、共にバラクタによる可変容量としているが、固定容量であってもよい。ただし、発振回路の発振周波数を自由に変えられるようにするためには、少なくともどちらか、発振周波数の範囲をより広く自由に変えられるようにするためには、両方を可変容量とすることが望ましい。また、バラクタは可変容量の一例であり、図示しない外部の回路から容量値を制御可能な可変容量であればバラクタ以外の可変容量であってもよい。また、スイッチＭ１はＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）金属絶縁半導体型電界効果トランジスタであり、図１の外部から与えられる制御信号ＬＣＮＴによりオンオフが制御される。
【００３３】
インダクタンス素子１は、間に引き出し部ＢとＣとをはさんだインダクタＬ１、インダクタＬ２、インダクタＬ３の直列接続により構成される。ここで、インダクタンス素子１の両端に接続されたＯＵＴＴ端子、ＯＵＴＢ端子からみたインダクタンス素子１の特性が等しくなるようにインダクタＬ１とインダクタＬ３は対称に設けることが望ましい。言い換えるならば、引き出し部Ｂと引き出し部Ｃは、ＯＵＴＴ端子とＯＵＴＢ端子からみたインダクタンス素子の特性が等しくなるように対称となる位置に設けることが望ましい。
【００３４】
インダクタＬ１〜Ｌ３とバラクタＶ１とＶ２はＬＣ共振回路を構成している。スイッチ素子Ｍ１がオフのときはＯＵＴＴ端子とＯＵＴＢ端子の端子間のＬＣ共振器のインダクタンスはＬ１、Ｌ２、Ｌ３の和となり、キャパシタンスはＶ１とＶ２を並列接続したものとみなすことができる。また、スイッチ素子Ｍ１がオンのときはＬＣ共振器のインダクタンスはＬ１、Ｌ３の和となり、キャパシタンスはＶ１のみとみなすことができる。また、インダクタＬ１とインダクタＬ３を対称に設け、ＬＣ共振器を対称に構成すると、スイッチ素子がオンのときにＭＩＳＦＥＴ Ｍ１に接続される引き出し部ＢとＣはインダクタの中点となる。このために、発振中にこの点の電位は変動せず、この点につながるＭＩＳＦＥＴのもつ寄生容量（図示省略）は発振周波数に影響しない。
【００３５】
次に、この発振回路の特性について詳しく解析する。図１において、インダクタンスとキャパシタンスの直列抵抗を無視して、スイッチがオフの時、ＯＵＴＴ−ＯＵＴＢ端子からみたインダクタとキャパシタで構成される発振器のアドミタンスＹを求める。ここで、Ｖ１とＶ２のキャパシタンス値がそれぞれ一定値Ｃ１、Ｃ２であると仮定して計算する。図１よりアドミタンスＹは（３）式で与えられる。
【００３６】
【数３】
【００３７】
（３）式においてアドミタンスＹの分子が０となる周波数がこの発振器の発振周波数である。（３）式は２つの共振周波数を持つ。ここで、Ｃ２×Ｌ２が十分小さければω４の項は無視できるので高い方の発振周波数は無視でき、スイッチオフ時の発振周波数は（４）式で表される。
【００３８】
【数４】
【００３９】
つまり、Ｃ２×Ｌ２分だけＣ２が無いときより発振器の発振周波数を下げられる。つまり、Ｃ２は実質的には（５）式の容量として振舞う。
【００４０】
【数５】
【００４１】
また、Ｃ１とＣ２は共に可変容量であるから、Ｃ２の変化も発振周波数変化に寄与できる。スイッチがオンの時はＬ２とＣ２は両端が短絡されているので、全体共振器全体での容量はＣ１、インダクタンスはＬ１＋Ｌ３となり、発振周波数は（６）式で表される。
【００４２】
【数６】
【００４３】
つまりインダクタンス値と容量を１つのスイッチ素子で同時に増減させることが出来る。また、インダクタンス値が小さい時に容量も小さくできるので、インダクタンス減少時のゲイン低下を抑制できる。以上は固定容量で計算したが、Ｖ１、Ｖ２は可変容量であるから、ｆＯＦＦとｆＯＮはそれぞれＣ１とＣ２の値の変化によっても増減させることが出来る。インダクタが対称ならば、スイッチ素子がオンの時にスイッチ素子の引き出し部Ｂ、Ｃはインダクタの中点となる。よって図１でＩＮＶ１とＩＮＶ２で構成される発振回路が対称な場合、インダクタの中点の電圧は発振中に変動しない。このためにスイッチ素子であるＭＩＳＦＥＴが寄生容量を持っていてもこの容量はスイッチ素子がオンの時は発振周波数には影響しない。
【００４４】
次に、（３）式でＣ２×Ｌ２が大きいときを考える。この時はω４の項は無視できない。（３）式でω２Ｃ２Ｌ２＞＞１と仮定すると（７）式が成立する。
【００４５】
【数７】
【００４６】
（７）式を用いると高いほうの発振周波数は（８）式で求められる。
【００４７】
【数８】
【００４８】
ここで高いほうの発振周波数ｆｈが低いほうの発振周波数ｆＯＦＦの２倍であるとｆＯＦＦの高調波とｆｈが強めあうのでｆＯＦＦよりもｆｈの発振が支配的となり、ｆＯＦＦの発振が得られない。このことが起こる条件は（９）式により求められる。
【００４９】
【数９】
【００５０】
３倍以上のｆの高調波は小さいので、これらの周波数とｆｈが重なっても支配的な発振とはならない。よって安定な発振を得るためには（１０）式のようにＣ２、Ｌ２を選ぶことが望ましい。
【００５１】
【数１０】
【００５２】
ここで例えばＬ２＜＜Ｌ１＋Ｌ３、Ｃ２Ｌ２＜＜Ｃ１（Ｌ１＋Ｌ３）ならばＣ１＞３Ｃ２でこの条件を満たすことが出来る。
【００５３】
図２は、実施例１による発振回路のより詳細な構成を示す回路図の一例である。図２において、図１と構成、機能が同一である素子、回路、端子、信号は、同一の符号を付し、重複した説明は省略する。図２において、ＭＩＳＦＥＴ Ｍ１３とＭ１１、Ｍ１２とＭ１０はそれぞれインバータ回路となり、インバータ回路の電流源となるＭＯＳＦＥＴ ＭＣ１と共に増幅回路２を構成している。また、図２では、第１の容量素子Ｃ１、第２の容量素子Ｃ２を共に固定容量を用いている。その他の構成は、図１で説明したとおりである。また、図３は、図２と比較するための回路である。図３の回路は、図２から第２の容量素子Ｃ２を取り除き、第１の容量Ｃ１をより容量値の大きな固定容量Ｃ３に置き換えている。その他の構成は図２と同一である。
【００５４】
図２の実施例１の回路と図３の比較例の回路に対してＳＰＩＣＥシミュレーションにより、スイッチ素子のオンオフによる発振周波数の変化を計算した。この結果を表１に示す。なお、表１に示すシミュレーションでは、９０ｎｍノードのＣＭＯＳを仮定してシミュレーションを行った。シミュレーションの条件は、電源電圧ＶＤＤ＝１Ｖとし、スイッチ素子の制御電圧ＬＣＮＴは０Ｖ（オフ）または１Ｖ（オン）としている。また、Ｌ１＝Ｌ３＝２．５ｎＨ、Ｌ２＝５ｎＨとし、Ｌ１とＬ３には１０Ω、Ｌ２には２０Ωの直列寄生抵抗を仮定する。さらにＣ１＝Ｃ２＝０．１ｐＦ、Ｃ３＝０．１５ｐＦとする。
【００５５】
【表１】
【００５６】
表１に示すとおり、図２の実施例と図３の比較例とを比較すると図２の実施例の方が大きな発振周波数の変化が得られていることが分かる。すなわち、単にスイッチ素子Ｍ１を設けるだけでなく、スイッチ素子Ｍ１に対して第２の容量素子Ｃ２を並列に接続することにより発振周波数の変化する範囲をより広くできることが理解できる。
【実施例２】
【００５７】
図４は、実施例２による発振回路のブロック図である。図４において、図１と構成、機能が同一である素子、回路、端子、信号は、同一の符号を付し、重複した説明は省略する。図４では、インダクタンス素子１に引き出し部ＡとＴが設けられている。引き出し部Ａは図１の引き出し部Ｂ、Ｃと同様に、インダクタンス素子１を構成する直列に接続された複数のインダクタの間に設けられているが、引き出し部Ｔはインダクタンス素子１の末端に設けられている。スイッチ素子として機能するＭＩＳＦＥＴ Ｍ１と第２の容量素子となるバラクタＶ２がこの引き出し部ＡとＴとの間に並列に接続されている。図４では、引き出し部Ｔをインダクタンス素子１の末端に設けているので、引き出し部ＡとＴとの位置がＯＵＴＴ端子、ＯＵＴＢ端子から見て対称とならないが、スイッチ素子であるＭＩＳＦＥＴ Ｍ１の寄生容量の発振周波数に対する影響を問題にしなければ、図４のような構成でも問題はない。図４の実施例２においても、一つのスイッチ素子Ｍ１のオンオフによりＬＣ共振器のインダクタンスと容量値を同時に変化させることができるので、発振周波数範囲を広く取ることができる。
【実施例３】
【００５８】
図５は、実施例３による発振回路のブロック図である。図５では、インダクタンス素子１の配線の途中の４箇所に引き出し部Ｈ、Ｉ、Ｊ、Ｋが設けられており、インダクタンス素子１は、インダクタＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５の５つのインダクタが直列に接続されたインダクタンス素子と考えることができる。ここで、インダクタＬ１とＬ５、及び、Ｌ２とＬ４は、それぞれ、インダクタンス素子１の末端に接続される端子ＯＵＴＴ、ＯＵＴＢから見た特性が等価になるように対称に配置することが望ましい。言い換えるならば、引き出し部ＩとＪ、及び、引き出し部ＨとＫは、それぞれ、端子ＯＵＴＴ、ＯＵＴＢから見て対称になるように配置する。引き出し部ＩとＪにはスイッチ素子Ｍ１と容量素子Ｖ２１が、引き出し部ＨとＫにはスイッチ素子Ｍ２と容量素子Ｖ２２が、それぞれ並列に接続されている。なお、スイッチ素子Ｍ１、Ｍ２はＭＩＳＦＥＴで構成され、容量素子Ｖ１、Ｖ２１、Ｖ２２は可変容量素子であるバラクタで構成される。容量素子Ｖ１、Ｖ２１、Ｖ２２は固定容量であってもよいが、周波数可変範囲を広く取り、周波数を自由に変更できるようにするためには、容量素子Ｖ１、Ｖ２１、Ｖ２２のうち、一部の容量素子、より望ましくは全部の容量素子が可変容量素子で構成されることが好ましい。
【００５９】
ここで、スイッチ素子Ｍ１とＭ２がオフのときはＬＣ共振器のインダクタンスはＬ１〜Ｌ５の和となり、キャパシタンスはＶ１とＶ２１、Ｖ２２を並列接続したものとみなすことができる。また、スイッチ素子Ｍ１がオンのときはＬＣ共振器のインダクタンスはＬ１、Ｌ２、Ｌ４、Ｌ５の和となり、キャパシタンスはＶ１とＶ２１の並列接続とみなすことができる。スイッチ素子Ｍ２がオンのときはＬＣ共振器のインダクタンスはＬ１とＬ５の和となり、キャパシタンスはＶ１のみとなる。また、ＬＣ共振器が対称になるように、インダクタンス素子１と引き出し部Ｈ〜Ｋを配置すれば、スイッチ素子Ｍ１がオンのときはＭＩＳＦＥＴ Ｍ１の接続される引き出し部Ｉ、Ｊはインダクタの中点となる。このために、発振中にこの点の電位は変動せず、この点につながるＭＩＳＦＥＴのもつ寄生容量（図には示されていない）は発振周波数に影響しない。さらに、スイッチ素子Ｍ２がオンのときはＭＩＳＦＥＴ Ｍ２の接続される引き出し部Ｈ、Ｋはインダクタの中点となる。このために、発振中にこの点の電位は変動せず、この点につながるＭＩＳＦＥＴ Ｍ２とその内側のＭ１のもつ寄生容量（図には示されていない）は発振周波数に影響しない。
【実施例４】
【００６０】
図６は、実施例４の半導体装置において発振回路を構成するスイッチ素子と第２の容量素子の断面構造を示す模式図である。実施例４は、図１に示す実施例１の発振回路を半導体基板の上に形成する半導体装置の実施例である。実施例４の発振回路の構成は基本的に図１に示す実施例１の発振回路と構成は同一である。ただし、スイッチ素子Ｍ２１（図１のスイッチ素子Ｍ１に相当）と可変容量素子Ｖ２を半導体基板上に形成する具体的な一例を示している。スイッチ素子Ｍ２１は半導体基板上のｎ型ＭＩＳＦＥＴとして形成される。
【００６１】
図６において、ｎ型ＭＩＳＦＥＴ Ｍ２１はｐ型基板ＰＳ１の表面に設けられたディープｎウェルＤＮＷ１のさらに表面に設けられたｐウェルＰＷ１の表面に形成されている。インダクタＬ２の両端に設けられた引き出し部ＢとＣが、それぞれｎ型ＭＩＳＦＥＴ Ｍ２１のドレインとソースとなるソースドレイン部Ｄ２１とＳ２１とに接続されている。ｎ型ＭＩＳＦＥＴ Ｍ２１のゲート電極には、制御信号ＬＣＮＴが接続されている。また、ｐ型基板ＰＳ２１はグラウンド電位、ディープｎウェルＤＮＷ２１は電源電位ＶＤＤに接続されている。なお、ＤＮＷ２１の電位は電源電位ＶＤＤには限られず、ｐウェルＰＷ２１よりも高い任意の値をとることが出来る。ここで、ｎ型ＭＩＳＦＥＴ Ｍ２１のゲートに接続される制御信号ＬＣＮＴがｎ型ＭＩＳＦＥＴ Ｍ２１のしきい値以下ならばＭ２１はオフとなり、ＬＣ共振器のインダクタンスはＬ１、Ｌ２、Ｌ３の和となる。一方、ＬＣＮＴがしきい値以上ならばＭ２１はオンとなり、ＬＣ共振器のインダクタンスはＬ１、Ｌ３の和となる。また、ソースドレイン部Ｓ２１とＤ２１はｐウェルＰＷ２１との間にｐｎ接合を形成し、容量を持つ。この容量はＳ２１−ＰＷ１間とＤ２１−ＰＷ１間の容量であるが、ＭＩＳＦＥＴのソース−ドレインが対称でＰＷ１の電圧を一定としておけば、両者の容量が直列接続された容量がＳ２１−Ｄ２１間にあるとみなすことが出来る。この容量はｐ−ｎ接合で形成されているのでＷＣＯＮＴ端子によりＰＷ１の電位を変えることで容量値を変化させることができる。すなわち、実質的には図１の可変容量Ｖ１と同じ働きをさせることが出来る。
【実施例５】
【００６２】
図７は、実施例５による発振回路のブロック図である。図７の実施例５の発振回路では、ＯＵＴＴ端子とＯＵＴＢ端子との間にインダクタンス素子１Ａとインダクタンス素子1Ｂとが並列に接続されている。また、インダクタンス素子１Ａの配線の途中に引き出し部Ｅが設けられ、インダクタンス素子１Ｂの配線の途中に引き出し部Ｆが設けられている。さらに、引き出し部Ｅと引き出し部Ｆとの間には、スイッチ素子Ｍ１と第２の容量素子Ｖ２が並列に接続されている。スイッチ素子Ｍ１はＭＩＳＦＥＴであり、第２の容量素子Ｖ２はバラクタである。この構成により、インダクタＬ１１〜Ｌ１３、Ｌ２１〜Ｌ２３、容量素子Ｖ１、Ｖ２、スイッチ素子Ｍ１で構成されるＬＣ共振回路が形成される。ここで、スイッチ素子Ｍ１がオフの場合は第２の容量素子Ｖ２の容量が図１の場合と同様にＯＵＴＴ、ＯＵＴＢの共振器の共振周波数に影響するが、オンするとその影響は無くなる。すなわち、図１と同様に、スイッチのオンオフによって、インダクタンスとキャパシタンスを同時に切り替えることが可能となる。なお、この実施例においても、インダクタンス素子１Ａ、１Ｂの形状及び引き出し部Ｅ、Ｆの位置は、ＯＵＴＴ端子とＯＵＴＢ端子から見た特性が等しくなるように対称に配置されていることが望ましい。
【実施例６】
【００６３】
図８は、実施例６による発振回路のブロック図である。図８は、図７で説明した実施例５の発振回路よりさらに、インダクタンス素子１Ａ、１Ｂに設けられる引き出し部の数が増え、並列接続されるスイッチ素子と容量素子の数が増えている。インダクタンス素子１Ａには、引き出し部ＨとＩが設けられ、インダクタンス素子１Ｂには、引き出し部ＪとＫが設けられている。さらに、引き出し部Ｈと引き出し部Ｋとの間には、スイッチ素子Ｍ１と第２の容量素子Ｖ２１が並列に接続され、引き出し部Ｉと引き出し部Ｊとの間には、スイッチ素子Ｍ２と第２の容量素子Ｖ２２が並列に接続されている。また、ＭＩＳＦＥＴで構成されるスイッチ素子Ｍ１、Ｍ２のゲートには、制御信号ＬＣＮＴ１とＬＣＮＴ２とが接続される。その他の構成は、他の実施例と同一である。上記構成により、インダクタＬ１１〜Ｌ１５、Ｌ２１〜Ｌ２５、容量素子Ｖ１、Ｖ２１、Ｖ２２、スイッチ素子Ｍ１、Ｍ２で構成されるＬＣ共振器が形成される。ここではスイッチ素子がＭ１とＭ２の２つである場合を示しているが、同様に３個以上のスイッチ素子を持つ構成も製造可能である。
【００６４】
ここで、スイッチがＭ１とＭ２がオフの場合はＶ２１、Ｖ２２の容量が図１の場合と同様にＯＵＴＴ、ＯＵＴＢの共振器の共振周波数に影響するが、Ｍ１をオンとするとＶ２１の影響は無くなり、Ｍ２をオンとするとＶ２２の影響は無くなる。Ｍ１、Ｍ２の両方をオンとすることも出来、Ｍ１とＭ２の組み合わせで４通りのインダクタンスとキャパシタンスの状態を実現できる。なお、この実施例の場合も、インダクタンス素子１Ａ、１Ｂの形状及び引き出し部ＨとＫ及びＩとＪの位置は、それぞれＯＵＴＴ端子とＯＵＴＢ端子から見た特性が等しくなるように対称に配置されていることが望ましい。
【００６５】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６６】
１、１Ａ、１Ｂ：インダクタンス素子
２：増幅回路
ＩＮＶ１、ＩＮＶ２：インバータ回路
Ｍ１、Ｍ２、Ｍ２１：ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）金属絶縁半導体型電界効果トランジスタ（スイッチ素子）
Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１５、Ｍ３１：ＭＩＳＦＥＴ
Ｌ１〜Ｌ５、Ｌ１１〜Ｌ１５、Ｌ２１〜Ｌ２５、Ｌ３１：インダクタ
Ｖ１：第１の容量素子（可変容量；バラクタ）
Ｖ２、Ｖ２１、Ｖ２２：第２の容量素子（可変容量；バラクタ）
Ｃ１：第１の容量素子（固定容量；キャパシタ）
Ｃ２：第２の容量素子（固定容量；キャパシタ）
Ａ、Ｂ、Ｃ、Ｅ、Ｆ、Ｈ、Ｉ、Ｊ、Ｋ、Ｔ：引き出し部
ＯＵＴＴ、ＯＵＴＢ、ＶＤＤ、ＩＮ、ＯＵＴ：端子
ＬＣＮＴ、ＬＣＮＴ１、ＬＣＮＴ２、ＷＣＯＮＴ：制御信号
ＰＷ２１：ｐウェル
ＤＮＷ２１：ディープｎウェル
ＰＳ２１：ｐ型基板
Ｓ２１、Ｄ２１：ソースドレイン部
Ｃ３１：固定容量
Ｒ３１：抵抗
Ｇ８：グランド配線
Ｌ８：インダクタ配線
【技術分野】
【０００１】
本発明は、発振回路及び半導体装置に関する。特に、発振周波数を可変にした共振型発振回路及びその発振回路を半導体基板上に形成した半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ、地上波デジタルＴＶなど種々の高速なデジタル無線方式が実用化されている。また、デジタル信号処理を行う半導体集積回路においても、特にＧＨｚ以上の高速な動作をするものでは無線回路と同様のアナログ技術が使用される。このような回路では受動素子として半導体基板上に形成されたオンチップインダクタを使用する。このインダクタは半導体上のメタル配線を渦巻き状に巻いた形状をしている。
【０００３】
このようなオンチップインダクタはアナログ回路において共振回路の一部として多用される。共振回路はインダクタとキャパシタを直列もしくは並列に接続して共振させる。その共振周波数ｆ０は、（１）式に示すようにインダクタのインダクタンス値Ｌとキャパシタのキャパシタンス値Ｃで決まる。
【０００４】
【数１】
【０００５】
共振回路はこの共振周波数ｆ０において高いゲイン、インピーダンスマッチング、発振等の効果を発揮する。しかし、このような共振は共振周波数近傍の狭帯域の周波数でのみ起こるので、種々の周波数で動作できる回路を作成するためには共振周波数を変化させる必要がある。このためにはＬもしくはＣを変化させなければならない。図９はこの共振回路を使用したアンプの例で、図のようにＭＩＳＦＥＴ Ｍ３１にインダクタＬ３１とキャパシタＣ３１で構成された負荷を接続する。このときのゲインはＭ３１のトランスコンダクタンスをＧｍ、インダクタの直列抵抗をＲ３１とし、キャパシタの直列抵抗とキャパシタ以外の寄生容量を無視すると（２）式となる。
【０００６】
【数２】
【０００７】
（２）式より、アンプのゲインはキャパシタンスを増加させると低下し、インダクタンスを増加させると向上する。一般に共振周波数を変化させるにはキャパシタンスを変化させる方式が用いられている。これは、キャパシタンスはオンチップではｐ−ｎ接合を用いたバラクタなどの素子により容易に可変キャパシタが実現できるためである。しかし、（１）式よりインダクタンス固定でキャパシタンスの変化によって共振周波数を変化させた場合Ｃが増加する低周波側ではゲインが下がる。つまり、キャパシタンスの変化のみでは共振周波数を大幅に変えることは難しい。
【０００８】
特許文献１には、オンチップの発振器で、インダクタとキャパシタを一体化させた構造も提案されている。この断面の構造を図１０（ａ）に、平面の構造を図１０（ｂ）に示す。図１０（ａ）は、図１０（ｂ）のＡＡ断面での構造を示す。図１０に示すようにインダクタ配線Ｌ８直下のｐ型シリコンとｎウェルで形成されるｐ−ｎ接合部分をインダクタ配線に接続する。これによってインダクタ配線とｎ型基板につながるグラウンド配線Ｇ８の間にｐ−ｎ接合分の容量が発生する。この容量はインダクタ配線全体に存在するので、この回路は図１１のような伝送線路的な回路を持つ発振器となる。しかし、この回路では発振周波数は伝送線路の遅延時間に依存するので、集中定数的なＬＣ共振器の動作をしない。このために、不要な高調波が多く発生するという問題があった。
【０００９】
また、特許文献２の図３には、ＬＣ共振型発振回路において、ＬＣ発振回路を構成するインダクタンス素子（Ｌ１）と対向するように配置され相互誘導結合される二次側インダクタンス素子（Ｌ２）を設け、さらに二次側インダクタンス素子の両端子間に容量素子（Ｃ２）とスイッチ素子（ＳＷ１）とを並列に接続する。上記スイッチ素子がオフされた状態では二次側インダクタンス素子の両端子間に容量素子が接続された状態となって等価インダクタンスが増加し、上記スイッチ素子がオンされた状態では二次側インダクタンス素子の両端子間が短絡された状態となって等価インダクタンスが減少できるようにして、周波数可変範囲を広くしてＱの変化を少なくしようとする発振回路が記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３１９６２４号公報
【特許文献２】特開２００７−１７４５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下の分析は本発明により与えられる。特許文献２のように相互インダクタンスを利用してトランスの二次側インダクタンス変化を一次側に反映させる方式では、トランスの結合係数の分しか一次側に変化を起こすことはできない。特に、共振回路を半導体基板の上に形成しようとすると基板による損失のため一次側と二次側の結合係数を大きくすることは困難であり、インダクタンス値の変化は限定されたものになる。
【００１２】
従来のインダクタとキャパシタを用いた発振回路では発振周波数を大幅に変化させることは難しかった。
【課題を解決するための手段】
【００１３】
本発明の１つの側面による発振回路は、第１の端子と第２の端子との間に接続されたインダクタンス素子と、前記インダクタンス素子と並列に前記第１の端子と第２の端子との間に接続された増幅回路と、前記第１の端子及び第２の端子に接続された第１の容量素子と、を備えた共振型発振回路であって、前記インダクタンス素子の配線の途中に２箇所以上の引き出し部を設け、前記２箇所以上設けた引き出し部の間に、オンしたときに当該引き出し部の間を短絡するスイッチ素子と、第２の容量素子と、が並列に接続されている。
【００１４】
また、本発明の他の側面による半導体装置は、上記発振回路が半導体基板の上に形成されている。
【発明の効果】
【００１５】
本発明によれば、一つのスイッチでインダクタとキャパシタを同時に切り替えることができるので、発振周波数を広い範囲で変えることができる。また、発振周波数範囲の広い共振型発振回路を内蔵する半導体装置が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１による発振回路のブロック図である。
【図２】実施例１による発振回路の詳細な構成を示す回路図の一例である。
【図３】比較例の発振回路の回路図である。
【図４】実施例２による発振回路のブロック図である。
【図５】実施例３による発振回路のブロック図である。
【図６】実施例４においてスイッチ素子と第２の容量素子の断面構造を示す模式図である。
【図７】実施例５による発振回路のブロック図である。
【図８】実施例６による発振回路のブロック図である。
【図９】共振回路を使用したアンプを説明する等価回路図である。
【図１０】従来の分布定数型共振回路の構造を示す（ａ）ＡＡ断面における構造を示す図と、（ｂ）平面的な構造を示す図である。
【図１１】従来の分布定数型共振回路の等価回路図である。
【発明を実施するための形態】
【００１７】
最初に本発明の実施形態の概要について説明し、その後で、各実施例に基づいて、詳細に説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１８】
一例を図１、図２、図４〜図８に示すように、本発明の一実施形態の発振回路は、第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）との間に接続されたインダクタンス素子（１、１Ａ、１Ｂ）と、インダクタンス素子（１、１Ａ、１Ｂ）と並列に第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）との間に接続された増幅回路２と、第１の端子及び第２の端子に接続された第１の容量素子（Ｖ１、Ｃ１）と、を備えた共振型発振回路であって、インダクタンス素子（１、１Ａ、１Ｂ）の配線の途中に２箇所以上の引き出し部（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、Ｈ、Ｉ、Ｊ、Ｋ、Ｔ）を設け、２箇所以上設けた引き出し部（Ａ、Ｂ、Ｃ、Ｅ、Ｆ、Ｈ、Ｉ、Ｊ、Ｋ、Ｔ）の間に、オンしたときに当該引き出し部間を短絡するスイッチ素子（Ｍ１、Ｍ２、Ｍ２１）と、第２の容量素子（Ｖ２、Ｃ２、Ｖ２１、Ｖ２２）と、が並列に接続されている。
【００１９】
また、一例を図７、図８に示すように、本発明の一実施形態の発振回路は、インダクタンス素子が第１の端子と第２の端子（ＯＵＴＴとＯＵＴＢ）との間に並列に接続された複数のインダクタンス素子（１Ａ、１Ｂ）を含むものであってもよい。
【００２０】
また、一例を図１、図２、図５〜図８に示すように、インダクタンス素子（１、１Ａ、１Ｂ）が第１及び第２の端子（ＯＵＴＴとＯＵＴＢ）からみた特性が等しくなるように対称に配置されるとともに、引き出し部がｎ組（ｎは自然数）設けられ、ｎ組の引き出し部にそれぞれｎ個のスイッチ素子とｎ個の前記第２の容量素子とが並列に接続され、各組の引き出し部（図１、図２、図６のＢとＣ、図５のＨとＫ、ＩとＪ、図７のＥとＦ）は、各スイッチ素子をオンしたときとオフしたときの第１及び第２の端子（ＯＵＴＴとＯＵＴＢ）からみた特性が等しくなるように対称に配置されている。このようにインダクタンス素子と引き出し部を対称に配置することにより、スイッチ素子をオンしたときに各スイッチ素子は、インダクタの中点で接続されることになる。発振中にこの点の電位は変動しないので、スイッチ素子の寄生容量による発振周波数への影響を除去することができる。
【００２１】
また、一例を図４に示すように、引き出し部の一部Ｔがインダクタンス素子１の末端に設けられているものであってもよい。ただし、インダクタンスの両端にスイッチ素子を接続するとスイッチ素子がオンすると発振を維持できなくなるので好ましくない。したがって、この場合は、引き出し部を対称に配置することはできない。
【００２２】
また、一例を図７に示すように、インダクタンス素子（１Ａ、１Ｂ）は、第１の引き出し部Ｅが設けられた第１のインダクタンス素子１Ａと第２の引き出し部Ｆが設けられた第２のインダクタンス素子１Ｂとを含み、第１の引き出し部Ｅと第２の引き出し部Ｆとの間にスイッチ素子Ｍ１と第２の容量素子Ｖ２が並列に接続されているものであってもよい。
【００２３】
さらに、一例を図８に示すように、インダクタンス素子（１Ａ、１Ｂ）は、それぞれ複数の引き出し部（Ｈ、ＩとＪ、Ｋ）を設けた第１のインダクタンス素子１Ａと第２のインダクタンス素子１Ｂと、を含み、第１のインダンス素子に設けた複数の引き出し部（Ｈ、Ｉ）と前記第２のインダクタンス素子１Ｂに設けた複数の引き出し部（Ｊ、Ｋ）との間にそれぞれ、複数のスイッチ素子（Ｍ１とＭ２）と複数の第２の容量素子（Ｖ２１とＶ２２）とが並列に接続されているものであってもよい。
【００２４】
また、一例を図１、図４〜図８に示すように、第１及び第２の容量素子の内、少なくとも一方の容量値を可変にするものであってもよい。スイッチ素子のオンオフによりインダクタンス及び容量値を変えることに加えて、容量値を可変にすることにより、周波数の可変範囲を広げたり、発振周波数の微調整を行うことができる。第１及び第２の容量素子をいずれも可変にすることがより好ましいが、少なくともどちらかを可変にすることによりその効果が得られる。ただし、第２の容量素子はその容量素子を並列に接続されたスイッチ素子がオフしている場合にのみ容量値を可変にする効果が得られる。
【００２５】
また、一例を図６に示すように、本発明の半導体装置は、上記発振回路を半導体基板ＰＳ２１の上に形成することができる。すなわち、上記発振回路のインダクタンス素子、増幅回路、容量素子、スイッチ素子はすべて半導体基板の上に形成することができる。従って、他の回路と共に上記発振回路を内蔵する半導体集積回路を実現することもできる。
【００２６】
また、一例を図６に示すように容量素子が半導体基板ＰＳ２１に形成されたｐｎ接合容量であってもよい。図６では、ソースドレイン部Ｄ２１とｐウェルＰＷ２１とのｐｎ接合容量、ｐウェルＰＷ２１とソースドレイン部Ｓ２１とのｐｎ接合容量が直列に接続された容量素子を引き出し部Ｂと引き出し部Ｃとの間に設けている。
【００２７】
また、一例を図６に示すようにスイッチ素子がＭＩＳＦＥＴであってもよい。図６では、ＭＩＳＦＥＴ（Ｍ２１）をスイッチ素子として用いている。
【００２８】
また、一例を図６に示すように容量素子がＭＩＳＦＥＴのソースドレイン部（Ｄ２１、Ｓ２１）に形成されたｐｎ接合容量であってもよい。図６では、ソースドレイン部（Ｄ２１、Ｓ２１）とｐウェルＰＷ２１とのｐｎ接合容量を容量素子として用いている。
【００２９】
また、一例を図６に示すようにＭＩＳＦＥＴ（Ｍ２１）を半導体基板ＰＳ２１の表面に設けられたウェルＰＷ２１の表面に形成し、ウェルＰＷ２１の電位を制御することにより前記容量素子の容量値を可変にすることができる。図６では、ウェルＰＷ２１の電位はＤＣ的には、端子ＷＣＯＮＴから与えられる電位により固定されるが、ＡＣ的には、固定されていないと考えられるので、ソースドレイン部Ｄ２１とＰウェルＰＷ２１のｐｎ接合容量、ｐウェルＰＷ２１とソースドレイン部Ｓ２１のｐｎ接合容量からなる直列接続された容量である第２の容量素子の容量値を可変にすることができる。
【００３０】
以上で概要の説明を終え、以下、本発明の実施例について、図面を参照して詳しく説明する。
【実施例１】
【００３１】
図１は、実施例１による発振回路のブロック図である。図１において、ＯＵＴＴ端子とＯＵＴＢ端子は、発振回路の入出力端子である。ＯＵＴＴ端子とＯＵＴＢ端子との間に発振波形が出力される。ＯＵＴＴ端子とＯＵＴＢ端子との間には、インダクタンス素子１と増幅回路２が並列に接続されている。図１の増幅回路２は、入力がＯＵＴＢ端子に出力がＯＵＴＴ端子に接続されたインバータ回路ＩＮＶ１と、入力がＯＵＴＴ端子に出力がＯＵＴＢ端子に接続されたインバータ回路ＩＮＶ２とより構成される。なお、増幅回路２は、図１の構成に限定されず、インダクタと容量によるＯＵＴＢ端子とＯＵＴＴ端子間における共振を増幅し維持する増幅回路であれば、どのような構成の増幅回路であってもよい。ただし、ＯＵＴＢ端子とＯＵＴＴ端子からみて対称な構成であることが望ましい。さらに、ＯＵＴＴ端子とＯＵＴＢ端子には、容量素子Ｖ１が接続されている。この容量素子Ｖ１はバラクタであり、容量値を可変にすることができる。
【００３２】
インダクタンス素子１の配線の途中には、引き出し部ＢとＣが設けられ、引き出し部ＢとＣとの間には、容量素子Ｖ２とスイッチ素子Ｍ１が並列に接続されている。容量素子Ｖ２も容量素子Ｖ１と同様にバラクタであり、容量値を可変にすることができる。なお、図１では、容量素子Ｖ１とＶ２は、共にバラクタによる可変容量としているが、固定容量であってもよい。ただし、発振回路の発振周波数を自由に変えられるようにするためには、少なくともどちらか、発振周波数の範囲をより広く自由に変えられるようにするためには、両方を可変容量とすることが望ましい。また、バラクタは可変容量の一例であり、図示しない外部の回路から容量値を制御可能な可変容量であればバラクタ以外の可変容量であってもよい。また、スイッチＭ１はＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）金属絶縁半導体型電界効果トランジスタであり、図１の外部から与えられる制御信号ＬＣＮＴによりオンオフが制御される。
【００３３】
インダクタンス素子１は、間に引き出し部ＢとＣとをはさんだインダクタＬ１、インダクタＬ２、インダクタＬ３の直列接続により構成される。ここで、インダクタンス素子１の両端に接続されたＯＵＴＴ端子、ＯＵＴＢ端子からみたインダクタンス素子１の特性が等しくなるようにインダクタＬ１とインダクタＬ３は対称に設けることが望ましい。言い換えるならば、引き出し部Ｂと引き出し部Ｃは、ＯＵＴＴ端子とＯＵＴＢ端子からみたインダクタンス素子の特性が等しくなるように対称となる位置に設けることが望ましい。
【００３４】
インダクタＬ１〜Ｌ３とバラクタＶ１とＶ２はＬＣ共振回路を構成している。スイッチ素子Ｍ１がオフのときはＯＵＴＴ端子とＯＵＴＢ端子の端子間のＬＣ共振器のインダクタンスはＬ１、Ｌ２、Ｌ３の和となり、キャパシタンスはＶ１とＶ２を並列接続したものとみなすことができる。また、スイッチ素子Ｍ１がオンのときはＬＣ共振器のインダクタンスはＬ１、Ｌ３の和となり、キャパシタンスはＶ１のみとみなすことができる。また、インダクタＬ１とインダクタＬ３を対称に設け、ＬＣ共振器を対称に構成すると、スイッチ素子がオンのときにＭＩＳＦＥＴ Ｍ１に接続される引き出し部ＢとＣはインダクタの中点となる。このために、発振中にこの点の電位は変動せず、この点につながるＭＩＳＦＥＴのもつ寄生容量（図示省略）は発振周波数に影響しない。
【００３５】
次に、この発振回路の特性について詳しく解析する。図１において、インダクタンスとキャパシタンスの直列抵抗を無視して、スイッチがオフの時、ＯＵＴＴ−ＯＵＴＢ端子からみたインダクタとキャパシタで構成される発振器のアドミタンスＹを求める。ここで、Ｖ１とＶ２のキャパシタンス値がそれぞれ一定値Ｃ１、Ｃ２であると仮定して計算する。図１よりアドミタンスＹは（３）式で与えられる。
【００３６】
【数３】
【００３７】
（３）式においてアドミタンスＹの分子が０となる周波数がこの発振器の発振周波数である。（３）式は２つの共振周波数を持つ。ここで、Ｃ２×Ｌ２が十分小さければω４の項は無視できるので高い方の発振周波数は無視でき、スイッチオフ時の発振周波数は（４）式で表される。
【００３８】
【数４】
【００３９】
つまり、Ｃ２×Ｌ２分だけＣ２が無いときより発振器の発振周波数を下げられる。つまり、Ｃ２は実質的には（５）式の容量として振舞う。
【００４０】
【数５】
【００４１】
また、Ｃ１とＣ２は共に可変容量であるから、Ｃ２の変化も発振周波数変化に寄与できる。スイッチがオンの時はＬ２とＣ２は両端が短絡されているので、全体共振器全体での容量はＣ１、インダクタンスはＬ１＋Ｌ３となり、発振周波数は（６）式で表される。
【００４２】
【数６】
【００４３】
つまりインダクタンス値と容量を１つのスイッチ素子で同時に増減させることが出来る。また、インダクタンス値が小さい時に容量も小さくできるので、インダクタンス減少時のゲイン低下を抑制できる。以上は固定容量で計算したが、Ｖ１、Ｖ２は可変容量であるから、ｆＯＦＦとｆＯＮはそれぞれＣ１とＣ２の値の変化によっても増減させることが出来る。インダクタが対称ならば、スイッチ素子がオンの時にスイッチ素子の引き出し部Ｂ、Ｃはインダクタの中点となる。よって図１でＩＮＶ１とＩＮＶ２で構成される発振回路が対称な場合、インダクタの中点の電圧は発振中に変動しない。このためにスイッチ素子であるＭＩＳＦＥＴが寄生容量を持っていてもこの容量はスイッチ素子がオンの時は発振周波数には影響しない。
【００４４】
次に、（３）式でＣ２×Ｌ２が大きいときを考える。この時はω４の項は無視できない。（３）式でω２Ｃ２Ｌ２＞＞１と仮定すると（７）式が成立する。
【００４５】
【数７】
【００４６】
（７）式を用いると高いほうの発振周波数は（８）式で求められる。
【００４７】
【数８】
【００４８】
ここで高いほうの発振周波数ｆｈが低いほうの発振周波数ｆＯＦＦの２倍であるとｆＯＦＦの高調波とｆｈが強めあうのでｆＯＦＦよりもｆｈの発振が支配的となり、ｆＯＦＦの発振が得られない。このことが起こる条件は（９）式により求められる。
【００４９】
【数９】
【００５０】
３倍以上のｆの高調波は小さいので、これらの周波数とｆｈが重なっても支配的な発振とはならない。よって安定な発振を得るためには（１０）式のようにＣ２、Ｌ２を選ぶことが望ましい。
【００５１】
【数１０】
【００５２】
ここで例えばＬ２＜＜Ｌ１＋Ｌ３、Ｃ２Ｌ２＜＜Ｃ１（Ｌ１＋Ｌ３）ならばＣ１＞３Ｃ２でこの条件を満たすことが出来る。
【００５３】
図２は、実施例１による発振回路のより詳細な構成を示す回路図の一例である。図２において、図１と構成、機能が同一である素子、回路、端子、信号は、同一の符号を付し、重複した説明は省略する。図２において、ＭＩＳＦＥＴ Ｍ１３とＭ１１、Ｍ１２とＭ１０はそれぞれインバータ回路となり、インバータ回路の電流源となるＭＯＳＦＥＴ ＭＣ１と共に増幅回路２を構成している。また、図２では、第１の容量素子Ｃ１、第２の容量素子Ｃ２を共に固定容量を用いている。その他の構成は、図１で説明したとおりである。また、図３は、図２と比較するための回路である。図３の回路は、図２から第２の容量素子Ｃ２を取り除き、第１の容量Ｃ１をより容量値の大きな固定容量Ｃ３に置き換えている。その他の構成は図２と同一である。
【００５４】
図２の実施例１の回路と図３の比較例の回路に対してＳＰＩＣＥシミュレーションにより、スイッチ素子のオンオフによる発振周波数の変化を計算した。この結果を表１に示す。なお、表１に示すシミュレーションでは、９０ｎｍノードのＣＭＯＳを仮定してシミュレーションを行った。シミュレーションの条件は、電源電圧ＶＤＤ＝１Ｖとし、スイッチ素子の制御電圧ＬＣＮＴは０Ｖ（オフ）または１Ｖ（オン）としている。また、Ｌ１＝Ｌ３＝２．５ｎＨ、Ｌ２＝５ｎＨとし、Ｌ１とＬ３には１０Ω、Ｌ２には２０Ωの直列寄生抵抗を仮定する。さらにＣ１＝Ｃ２＝０．１ｐＦ、Ｃ３＝０．１５ｐＦとする。
【００５５】
【表１】
【００５６】
表１に示すとおり、図２の実施例と図３の比較例とを比較すると図２の実施例の方が大きな発振周波数の変化が得られていることが分かる。すなわち、単にスイッチ素子Ｍ１を設けるだけでなく、スイッチ素子Ｍ１に対して第２の容量素子Ｃ２を並列に接続することにより発振周波数の変化する範囲をより広くできることが理解できる。
【実施例２】
【００５７】
図４は、実施例２による発振回路のブロック図である。図４において、図１と構成、機能が同一である素子、回路、端子、信号は、同一の符号を付し、重複した説明は省略する。図４では、インダクタンス素子１に引き出し部ＡとＴが設けられている。引き出し部Ａは図１の引き出し部Ｂ、Ｃと同様に、インダクタンス素子１を構成する直列に接続された複数のインダクタの間に設けられているが、引き出し部Ｔはインダクタンス素子１の末端に設けられている。スイッチ素子として機能するＭＩＳＦＥＴ Ｍ１と第２の容量素子となるバラクタＶ２がこの引き出し部ＡとＴとの間に並列に接続されている。図４では、引き出し部Ｔをインダクタンス素子１の末端に設けているので、引き出し部ＡとＴとの位置がＯＵＴＴ端子、ＯＵＴＢ端子から見て対称とならないが、スイッチ素子であるＭＩＳＦＥＴ Ｍ１の寄生容量の発振周波数に対する影響を問題にしなければ、図４のような構成でも問題はない。図４の実施例２においても、一つのスイッチ素子Ｍ１のオンオフによりＬＣ共振器のインダクタンスと容量値を同時に変化させることができるので、発振周波数範囲を広く取ることができる。
【実施例３】
【００５８】
図５は、実施例３による発振回路のブロック図である。図５では、インダクタンス素子１の配線の途中の４箇所に引き出し部Ｈ、Ｉ、Ｊ、Ｋが設けられており、インダクタンス素子１は、インダクタＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５の５つのインダクタが直列に接続されたインダクタンス素子と考えることができる。ここで、インダクタＬ１とＬ５、及び、Ｌ２とＬ４は、それぞれ、インダクタンス素子１の末端に接続される端子ＯＵＴＴ、ＯＵＴＢから見た特性が等価になるように対称に配置することが望ましい。言い換えるならば、引き出し部ＩとＪ、及び、引き出し部ＨとＫは、それぞれ、端子ＯＵＴＴ、ＯＵＴＢから見て対称になるように配置する。引き出し部ＩとＪにはスイッチ素子Ｍ１と容量素子Ｖ２１が、引き出し部ＨとＫにはスイッチ素子Ｍ２と容量素子Ｖ２２が、それぞれ並列に接続されている。なお、スイッチ素子Ｍ１、Ｍ２はＭＩＳＦＥＴで構成され、容量素子Ｖ１、Ｖ２１、Ｖ２２は可変容量素子であるバラクタで構成される。容量素子Ｖ１、Ｖ２１、Ｖ２２は固定容量であってもよいが、周波数可変範囲を広く取り、周波数を自由に変更できるようにするためには、容量素子Ｖ１、Ｖ２１、Ｖ２２のうち、一部の容量素子、より望ましくは全部の容量素子が可変容量素子で構成されることが好ましい。
【００５９】
ここで、スイッチ素子Ｍ１とＭ２がオフのときはＬＣ共振器のインダクタンスはＬ１〜Ｌ５の和となり、キャパシタンスはＶ１とＶ２１、Ｖ２２を並列接続したものとみなすことができる。また、スイッチ素子Ｍ１がオンのときはＬＣ共振器のインダクタンスはＬ１、Ｌ２、Ｌ４、Ｌ５の和となり、キャパシタンスはＶ１とＶ２１の並列接続とみなすことができる。スイッチ素子Ｍ２がオンのときはＬＣ共振器のインダクタンスはＬ１とＬ５の和となり、キャパシタンスはＶ１のみとなる。また、ＬＣ共振器が対称になるように、インダクタンス素子１と引き出し部Ｈ〜Ｋを配置すれば、スイッチ素子Ｍ１がオンのときはＭＩＳＦＥＴ Ｍ１の接続される引き出し部Ｉ、Ｊはインダクタの中点となる。このために、発振中にこの点の電位は変動せず、この点につながるＭＩＳＦＥＴのもつ寄生容量（図には示されていない）は発振周波数に影響しない。さらに、スイッチ素子Ｍ２がオンのときはＭＩＳＦＥＴ Ｍ２の接続される引き出し部Ｈ、Ｋはインダクタの中点となる。このために、発振中にこの点の電位は変動せず、この点につながるＭＩＳＦＥＴ Ｍ２とその内側のＭ１のもつ寄生容量（図には示されていない）は発振周波数に影響しない。
【実施例４】
【００６０】
図６は、実施例４の半導体装置において発振回路を構成するスイッチ素子と第２の容量素子の断面構造を示す模式図である。実施例４は、図１に示す実施例１の発振回路を半導体基板の上に形成する半導体装置の実施例である。実施例４の発振回路の構成は基本的に図１に示す実施例１の発振回路と構成は同一である。ただし、スイッチ素子Ｍ２１（図１のスイッチ素子Ｍ１に相当）と可変容量素子Ｖ２を半導体基板上に形成する具体的な一例を示している。スイッチ素子Ｍ２１は半導体基板上のｎ型ＭＩＳＦＥＴとして形成される。
【００６１】
図６において、ｎ型ＭＩＳＦＥＴ Ｍ２１はｐ型基板ＰＳ１の表面に設けられたディープｎウェルＤＮＷ１のさらに表面に設けられたｐウェルＰＷ１の表面に形成されている。インダクタＬ２の両端に設けられた引き出し部ＢとＣが、それぞれｎ型ＭＩＳＦＥＴ Ｍ２１のドレインとソースとなるソースドレイン部Ｄ２１とＳ２１とに接続されている。ｎ型ＭＩＳＦＥＴ Ｍ２１のゲート電極には、制御信号ＬＣＮＴが接続されている。また、ｐ型基板ＰＳ２１はグラウンド電位、ディープｎウェルＤＮＷ２１は電源電位ＶＤＤに接続されている。なお、ＤＮＷ２１の電位は電源電位ＶＤＤには限られず、ｐウェルＰＷ２１よりも高い任意の値をとることが出来る。ここで、ｎ型ＭＩＳＦＥＴ Ｍ２１のゲートに接続される制御信号ＬＣＮＴがｎ型ＭＩＳＦＥＴ Ｍ２１のしきい値以下ならばＭ２１はオフとなり、ＬＣ共振器のインダクタンスはＬ１、Ｌ２、Ｌ３の和となる。一方、ＬＣＮＴがしきい値以上ならばＭ２１はオンとなり、ＬＣ共振器のインダクタンスはＬ１、Ｌ３の和となる。また、ソースドレイン部Ｓ２１とＤ２１はｐウェルＰＷ２１との間にｐｎ接合を形成し、容量を持つ。この容量はＳ２１−ＰＷ１間とＤ２１−ＰＷ１間の容量であるが、ＭＩＳＦＥＴのソース−ドレインが対称でＰＷ１の電圧を一定としておけば、両者の容量が直列接続された容量がＳ２１−Ｄ２１間にあるとみなすことが出来る。この容量はｐ−ｎ接合で形成されているのでＷＣＯＮＴ端子によりＰＷ１の電位を変えることで容量値を変化させることができる。すなわち、実質的には図１の可変容量Ｖ１と同じ働きをさせることが出来る。
【実施例５】
【００６２】
図７は、実施例５による発振回路のブロック図である。図７の実施例５の発振回路では、ＯＵＴＴ端子とＯＵＴＢ端子との間にインダクタンス素子１Ａとインダクタンス素子1Ｂとが並列に接続されている。また、インダクタンス素子１Ａの配線の途中に引き出し部Ｅが設けられ、インダクタンス素子１Ｂの配線の途中に引き出し部Ｆが設けられている。さらに、引き出し部Ｅと引き出し部Ｆとの間には、スイッチ素子Ｍ１と第２の容量素子Ｖ２が並列に接続されている。スイッチ素子Ｍ１はＭＩＳＦＥＴであり、第２の容量素子Ｖ２はバラクタである。この構成により、インダクタＬ１１〜Ｌ１３、Ｌ２１〜Ｌ２３、容量素子Ｖ１、Ｖ２、スイッチ素子Ｍ１で構成されるＬＣ共振回路が形成される。ここで、スイッチ素子Ｍ１がオフの場合は第２の容量素子Ｖ２の容量が図１の場合と同様にＯＵＴＴ、ＯＵＴＢの共振器の共振周波数に影響するが、オンするとその影響は無くなる。すなわち、図１と同様に、スイッチのオンオフによって、インダクタンスとキャパシタンスを同時に切り替えることが可能となる。なお、この実施例においても、インダクタンス素子１Ａ、１Ｂの形状及び引き出し部Ｅ、Ｆの位置は、ＯＵＴＴ端子とＯＵＴＢ端子から見た特性が等しくなるように対称に配置されていることが望ましい。
【実施例６】
【００６３】
図８は、実施例６による発振回路のブロック図である。図８は、図７で説明した実施例５の発振回路よりさらに、インダクタンス素子１Ａ、１Ｂに設けられる引き出し部の数が増え、並列接続されるスイッチ素子と容量素子の数が増えている。インダクタンス素子１Ａには、引き出し部ＨとＩが設けられ、インダクタンス素子１Ｂには、引き出し部ＪとＫが設けられている。さらに、引き出し部Ｈと引き出し部Ｋとの間には、スイッチ素子Ｍ１と第２の容量素子Ｖ２１が並列に接続され、引き出し部Ｉと引き出し部Ｊとの間には、スイッチ素子Ｍ２と第２の容量素子Ｖ２２が並列に接続されている。また、ＭＩＳＦＥＴで構成されるスイッチ素子Ｍ１、Ｍ２のゲートには、制御信号ＬＣＮＴ１とＬＣＮＴ２とが接続される。その他の構成は、他の実施例と同一である。上記構成により、インダクタＬ１１〜Ｌ１５、Ｌ２１〜Ｌ２５、容量素子Ｖ１、Ｖ２１、Ｖ２２、スイッチ素子Ｍ１、Ｍ２で構成されるＬＣ共振器が形成される。ここではスイッチ素子がＭ１とＭ２の２つである場合を示しているが、同様に３個以上のスイッチ素子を持つ構成も製造可能である。
【００６４】
ここで、スイッチがＭ１とＭ２がオフの場合はＶ２１、Ｖ２２の容量が図１の場合と同様にＯＵＴＴ、ＯＵＴＢの共振器の共振周波数に影響するが、Ｍ１をオンとするとＶ２１の影響は無くなり、Ｍ２をオンとするとＶ２２の影響は無くなる。Ｍ１、Ｍ２の両方をオンとすることも出来、Ｍ１とＭ２の組み合わせで４通りのインダクタンスとキャパシタンスの状態を実現できる。なお、この実施例の場合も、インダクタンス素子１Ａ、１Ｂの形状及び引き出し部ＨとＫ及びＩとＪの位置は、それぞれＯＵＴＴ端子とＯＵＴＢ端子から見た特性が等しくなるように対称に配置されていることが望ましい。
【００６５】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６６】
１、１Ａ、１Ｂ：インダクタンス素子
２：増幅回路
ＩＮＶ１、ＩＮＶ２：インバータ回路
Ｍ１、Ｍ２、Ｍ２１：ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）金属絶縁半導体型電界効果トランジスタ（スイッチ素子）
Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１５、Ｍ３１：ＭＩＳＦＥＴ
Ｌ１〜Ｌ５、Ｌ１１〜Ｌ１５、Ｌ２１〜Ｌ２５、Ｌ３１：インダクタ
Ｖ１：第１の容量素子（可変容量；バラクタ）
Ｖ２、Ｖ２１、Ｖ２２：第２の容量素子（可変容量；バラクタ）
Ｃ１：第１の容量素子（固定容量；キャパシタ）
Ｃ２：第２の容量素子（固定容量；キャパシタ）
Ａ、Ｂ、Ｃ、Ｅ、Ｆ、Ｈ、Ｉ、Ｊ、Ｋ、Ｔ：引き出し部
ＯＵＴＴ、ＯＵＴＢ、ＶＤＤ、ＩＮ、ＯＵＴ：端子
ＬＣＮＴ、ＬＣＮＴ１、ＬＣＮＴ２、ＷＣＯＮＴ：制御信号
ＰＷ２１：ｐウェル
ＤＮＷ２１：ディープｎウェル
ＰＳ２１：ｐ型基板
Ｓ２１、Ｄ２１：ソースドレイン部
Ｃ３１：固定容量
Ｒ３１：抵抗
Ｇ８：グランド配線
Ｌ８：インダクタ配線
【特許請求の範囲】
【請求項１】
第１の端子と第２の端子との間に接続されたインダクタンス素子と、
前記インダクタンス素子と並列に前記第１の端子と第２の端子との間に接続された増幅回路と、
前記第１の端子及び第２の端子に接続された第１の容量素子と、
を備えた共振型発振回路であって、
前記インダクタンス素子の配線の途中に２箇所以上の引き出し部を設け、前記２箇所以上設けた引き出し部の間に、オンしたときに当該引き出し部の間を短絡するスイッチ素子と、第２の容量素子と、が並列に接続されていることを特徴とする発振回路。
【請求項２】
前記インダクタンス素子が前記第１の端子と前記第２の端子との間に並列に接続された複数のインダクタンス素子を含むことを特徴とする請求項１記載の発振回路。
【請求項３】
前記インダクタンス素子が前記第１及び第２の端子からみた特性が等しくなるように対称に配置されるとともに、
前記引き出し部がｎ組（ｎは自然数）設けられ、前記ｎ組の引き出し部にそれぞれｎ個の前記スイッチ素子とｎ個の前記第２の容量素子とが並列に接続され、前記各組の引き出し部は、各スイッチ素子をオンしたときとオフしたときの前記第１及び第２の端子からみた特性が等しくなるように対称に配置されていることを特徴とする請求項１又は２記載の発振回路。
【請求項４】
前記引き出し部の一部が前記インダクタンス素子の末端に設けられていることを特徴とする請求項１又は２記載の発振回路。
【請求項５】
前記インダクタンス素子は、第１の引き出し部が設けられた第１のインダクタンス素子と第２の引き出し部が設けられた第２のインダクタンス素子とを含み、
前記第１の引き出し部と前記第２の引き出し部との間に前記スイッチ素子と前記第２の容量素子が並列に接続されていることを特徴とする請求項１乃至４いずれか１項記載の発振回路。
【請求項６】
前記インダクタンス素子は、それぞれ複数の引き出し部を設けた第１のインダクタンス素子と第２のインダクタンス素子と、を含み、
前記第１のインダンス素子に設けた複数の引き出し部と前記第２のインダクタンス素子に設けた複数の引き出し部との間にそれぞれ、複数の前記スイッチ素子と複数の前記第２の容量素子とが並列に接続されていることを特徴とする請求項１乃至５いずれか１項記載の発振回路。
【請求項７】
前記第１及び第２の容量素子の内、少なくとも一方の容量値が可変であることを特徴とする請求項１乃至６いずれか１項記載の発振回路。
【請求項８】
前記請求項１乃至７いずれか１項記載の発振回路が半導体基板の上に形成されていることを特徴とする半導体装置。
【請求項９】
前記容量素子が前記半導体基板に形成されたｐｎ接合容量であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記スイッチ素子がＭＩＳＦＥＴであることを特徴とする請求項８又は９記載の半導体装置。
【請求項１１】
前記容量素子がＭＩＳＦＥＴのソースドレイン部に形成されたｐｎ接合容量であることを特徴とする請求項８乃至１０いずれか１項記載の半導体装置。
【請求項１２】
前記ＭＩＳＦＥＴを半導体基板の表面に設けられたウェルの表面に形成し、前記ウェルの電位を制御することにより前記容量素子の容量値を可変にすることを特徴とする請求項１１記載の半導体装置。
【請求項１】
第１の端子と第２の端子との間に接続されたインダクタンス素子と、
前記インダクタンス素子と並列に前記第１の端子と第２の端子との間に接続された増幅回路と、
前記第１の端子及び第２の端子に接続された第１の容量素子と、
を備えた共振型発振回路であって、
前記インダクタンス素子の配線の途中に２箇所以上の引き出し部を設け、前記２箇所以上設けた引き出し部の間に、オンしたときに当該引き出し部の間を短絡するスイッチ素子と、第２の容量素子と、が並列に接続されていることを特徴とする発振回路。
【請求項２】
前記インダクタンス素子が前記第１の端子と前記第２の端子との間に並列に接続された複数のインダクタンス素子を含むことを特徴とする請求項１記載の発振回路。
【請求項３】
前記インダクタンス素子が前記第１及び第２の端子からみた特性が等しくなるように対称に配置されるとともに、
前記引き出し部がｎ組（ｎは自然数）設けられ、前記ｎ組の引き出し部にそれぞれｎ個の前記スイッチ素子とｎ個の前記第２の容量素子とが並列に接続され、前記各組の引き出し部は、各スイッチ素子をオンしたときとオフしたときの前記第１及び第２の端子からみた特性が等しくなるように対称に配置されていることを特徴とする請求項１又は２記載の発振回路。
【請求項４】
前記引き出し部の一部が前記インダクタンス素子の末端に設けられていることを特徴とする請求項１又は２記載の発振回路。
【請求項５】
前記インダクタンス素子は、第１の引き出し部が設けられた第１のインダクタンス素子と第２の引き出し部が設けられた第２のインダクタンス素子とを含み、
前記第１の引き出し部と前記第２の引き出し部との間に前記スイッチ素子と前記第２の容量素子が並列に接続されていることを特徴とする請求項１乃至４いずれか１項記載の発振回路。
【請求項６】
前記インダクタンス素子は、それぞれ複数の引き出し部を設けた第１のインダクタンス素子と第２のインダクタンス素子と、を含み、
前記第１のインダンス素子に設けた複数の引き出し部と前記第２のインダクタンス素子に設けた複数の引き出し部との間にそれぞれ、複数の前記スイッチ素子と複数の前記第２の容量素子とが並列に接続されていることを特徴とする請求項１乃至５いずれか１項記載の発振回路。
【請求項７】
前記第１及び第２の容量素子の内、少なくとも一方の容量値が可変であることを特徴とする請求項１乃至６いずれか１項記載の発振回路。
【請求項８】
前記請求項１乃至７いずれか１項記載の発振回路が半導体基板の上に形成されていることを特徴とする半導体装置。
【請求項９】
前記容量素子が前記半導体基板に形成されたｐｎ接合容量であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記スイッチ素子がＭＩＳＦＥＴであることを特徴とする請求項８又は９記載の半導体装置。
【請求項１１】
前記容量素子がＭＩＳＦＥＴのソースドレイン部に形成されたｐｎ接合容量であることを特徴とする請求項８乃至１０いずれか１項記載の半導体装置。
【請求項１２】
前記ＭＩＳＦＥＴを半導体基板の表面に設けられたウェルの表面に形成し、前記ウェルの電位を制御することにより前記容量素子の容量値を可変にすることを特徴とする請求項１１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１０１３２２（Ｐ２０１１−１０１３２２Ａ）
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願番号】特願２００９−２５６４９４（Ｐ２００９−２５６４９４）
【出願日】平成２１年１１月９日（２００９．１１．９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．Ｂｌｕｅｔｏｏｔｈ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願日】平成２１年１１月９日（２００９．１１．９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．Ｂｌｕｅｔｏｏｔｈ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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