発振回路
【課題】コンパレータの消費電力を抑えつつ、高周波の発振出力の振幅を検出できる、発振回路を提供すること。
【解決手段】水晶振動子１を共振器として使用して発振出力Ｖｘを生成する発振出力生成回路１１と、発振出力Ｖｘの振幅を検出する振幅検出回路１５と、振幅検出回路１５の出力Ｖｓに応じて発振出力Ｖｘをブーストするブースト回路１６とを有する発振回路であって、振幅検出回路１５は、発振出力Ｖｘが入力される絶対値回路１２と、絶対値回路１２の出力を入力とするローパスフィルタ１３と、ローパスフィルタ１３の出力を入力とするコンパレータ１４とを備えることを特徴とする、発振回路。
【解決手段】水晶振動子１を共振器として使用して発振出力Ｖｘを生成する発振出力生成回路１１と、発振出力Ｖｘの振幅を検出する振幅検出回路１５と、振幅検出回路１５の出力Ｖｓに応じて発振出力Ｖｘをブーストするブースト回路１６とを有する発振回路であって、振幅検出回路１５は、発振出力Ｖｘが入力される絶対値回路１２と、絶対値回路１２の出力を入力とするローパスフィルタ１３と、ローパスフィルタ１３の出力を入力とするコンパレータ１４とを備えることを特徴とする、発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振動子を共振器として使用して発振出力を生成する発振回路に関する。
【背景技術】
【０００２】
振動子を共振器として使用して発振出力を生成する発振回路の先行技術文献として、例えば特許文献１が知られている。特許文献１の発振回路は、振動子に並列接続された増幅回路として２つのインバータ回路と、発振開始からの時間をカウントするタイマー回路とを備えるものである。この発振回路は、発振開始から一定期間、２つのインバータ回路の両方を動作させ、その一定期間の経過後に、一方のインバータ回路のみを動作させ、他方のインバータ回路を停止させることにより、発振が安定するまでの時間の短縮と消費電流の低減を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１４７８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、振動子の特性はその種類や個体差によって変わりうる。そのため、タイマー回路によりカウントされた発振開始からの時間が一定値を超えると発振出力のブーストを停止させる上述の従来技術では、タイマー回路の設定によっては、発振出力が安定する前に発振出力のブーストが停止してしまうおそれがある。
【０００５】
そこで、そのような弊害を避けるため、検出された発振出力の振幅が一定値を超えると発振出力のブーストを停止させる方法が考えられる。この方法を実現するには、発振出力のブーストを停止させるため、発振出力の振幅が十分に大きくなった時点で変化する信号Ｖｓを出力する振幅検出回路が必要となる。
【０００６】
図１に、信号Ｖｓを出力する振幅検出回路の一例を示す。図１の振幅検出回路は、パルス幅検出回路を用いて信号Ｖｓを出力するものである。初段のコンパレータ４は、発振出力の振幅をＶｉｎとして閾値電圧Ｖｂｉａｓと直接比較する回路である。このように高周波の発振振幅をコンパレータでモニターする場合、入力される発振振幅の変化に追従できるように、高スルーレートが要求される。
【０００７】
ところが、スルーレートは、コンパレータの出力電圧をＶｏｕｔ、コンパレータ内の容量のキャパシタンスをＣ、その容量を充放電する電流をＩとすると、
ＳＲ＝ｄＶｏｕｔ／ｄｔ＝Ｉ／Ｃ ・・・（１）
で定義される。そのため、（１）に示されるように、スルーレートを高くするためには、電流Ｉの大きくしなければならず、コンパレータの消費電力が増加してしまう。
【０００８】
そこで、本発明は、コンパレータの消費電力を抑えつつ、高周波の発振出力の振幅を検出できる、発振回路の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係る発振回路は、
振動子を共振器として使用して発振出力を生成する発振出力生成回路と、
前記発振出力の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力に応じて前記発振出力をブーストするブースト回路とを有する発振回路であって、
前記振幅検出回路は、
前記発振出力が入力される絶対値回路と、
前記絶対値回路の出力を入力とするローパスフィルタと、
前記ローパスフィルタの出力を入力とするコンパレータとを備えることを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、コンパレータの消費電力を抑えつつ、高周波の発振出力の振幅を検出できる。
【図面の簡単な説明】
【００１１】
【図１】パルス幅検出回路を用いて信号Ｖｓを出力する振幅検出回路の一例である。
【図２】本発明の実施形態例である発振回路１００の構成図である。
【図３】振幅検出回路１５の一例である。
【図４】各信号のタイムチャートである。
【図５】ブースト回路の無い発振回路の起動時間のシミュレーション結果である。
【図６】ブースト回路の有る発振回路の起動時間のシミュレーション結果である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図２は、本発明の実施形態例である発振回路１００の構成図である。発振回路１００は、水晶振動子１を共振器として使用してＯＳＣＯＵＴ端子から出力される発振出力Ｖｘを生成する発振出力生成回路１１と、発振出力Ｖｘの振幅を検出する振幅検出回路１５と、振幅検出回路１５の出力信号Ｖｓに応じて発振出力Ｖｘをブーストするブースト回路１６とを有するものである。振幅検出回路１５は、発振出力Ｖｘが入力される絶対値回路１２と、絶対値回路１２の出力信号Ｖａｂｓを入力とするローパスフィルタ１３と、ローパスフィルタ１３の出力信号を入力信号Ｖｉｎとするコンパレータ１４とを備えるものである。
【００１３】
したがって、このような構成を備える発振回路１００によれば、発振出力Ｖｘの絶対値として絶対値回路１２から出力された高周波の出力信号Ｖａｂｓは（図４（ｂ）参照）、ローパスフィルタ１３によって低周波の信号に変換され、コンパレータ１４の入力信号Ｖｉｎとして入力される（図４（ｃ）参照）。高周波の発振出力Ｖｘを低周波信号に変換することで、コンパレータ１４のスルーレートが低くても、高周波の発振出力Ｖｘの振幅を正しく検出できる。したがって、コンパレータ内の寄生容量を充電する電流を小さく設定できるため、コンパレータの消費電力を抑えることができる。
【００１４】
次に、発振回路１００の構成について更に具体的に説明する。
【００１５】
図２において、発振回路１００は、半導体集積回路（ＩＣ）で構成された発振器である。発振回路１００は、発振出力生成回路１１と、振幅検出回路１５と、ブースト回路１６とを備えている。発振出力生成回路１１に接続される水晶振動子１は、入力側のＸＴ１端子と出力側のＸＴ２端子を介して発振回路１００に外付けされている。発振出力生成回路１１と、振幅検出回路１５と、ブースト回路１６は、共通の電源２から供給される一定の基準電圧Ｖｒｅｆを電源電圧として動作する。なお、各図に示されるトランジスタは、例えば、ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を表す。
【００１６】
発振出力生成回路１１は、ＣＭＯＳインバータＳ１と、容量素子Ｃ１１と、容量素子Ｃ１２と、帰還抵抗Ｒ１とを備え、ＯＳＣＯＵＴ端子から出力される一定の発振周波数の発振出力Ｖｘを生成する。
【００１７】
ＣＭＯＳインバータＳ１は、ＰチャネルのトランジスタＭ１とＮチャネルのトランジスタＭ２から構成され、電源２によって生成される一定の基準電圧Ｖｒｅｆを電源電圧として動作する。ＣＭＯＳインバータＳ１は、水晶振動子１に並列接続されている。
【００１８】
容量素子Ｃ１１は、ＣＭＯＳインバータＳ１の入力部であるノードａとグランドとの間に接続されている。ノードａは、ＸＴ１端子に接続されている。
【００１９】
容量素子Ｃ１２は、ＣＭＯＳインバータＳ１の出力部であるノードｂとグランドとの間に接続される。ノードｂは、ＸＴ２端子に接続されている。容量素子Ｃ１２は、ＣＭＯＳインバータＳ１の出力部であるノードｂとグランドとの間に、ダンピング抵抗Ｒ２を介して接続されてもよい。ダンピング抵抗Ｒ２が挿入されている場合、ダンピング抵抗Ｒ２と容量素子Ｃ１２との接続点であるノードｃが、ＸＴ２端子に接続されている。ダンピング抵抗Ｒ２を追加することによって、意図しないスプリアス発振を抑制できるとともに、発振出力Ｖｘの振幅が過剰に大きくなること防止できる。
【００２０】
帰還抵抗Ｒ１は、ＣＭＯＳインバータＳ１に並列接続され、ノードａとノードｂとの間に挿入されている。水晶振動子１の両端のＤＣ電圧は帰還抵抗Ｒ１により同電位である。また、コルビッツの容量素子Ｃ１１，Ｃ１２を調整することで、水晶振動子１の両側の電圧Ｖｘ１とＶｘ２は、同じ振幅に調整できる。
【００２１】
振幅検出回路１５は、絶対値回路１２と、ローパスフィルタ１３と、コンパレータ１４とを備えている。絶対値回路１２は、発振出力Ｖｘを絶対値化する回路である。水晶の両端電圧発振出力Ｖｘ１、Ｖｘ２の電圧を入力として、それぞれ発振中心に対して正側部分のみを取り出し、発振出力Ｖｘの振幅の大きさに応じて変化する信号として、発振出力Ｖｘを絶対値化した信号Ｖａｂｓを出力する。ローパスフィルタ１３は、振幅変動の大きい出力信号Ｖａｂｓを所定のフィルタ定数によって平均値化する事で振幅変動の小さい信号に整流し、コンパレータ１４の入力信号Ｖｉｎを生成する。コンパレータ１４は、入力信号Ｖｉｎを所定の閾値電圧Ｖｂｉａｓと比較して、その比較結果を信号Ｖｓとして出力する。コンパレータ１４は、入力信号Ｖｉｎが閾値電圧Ｖｂｉａｓよりも小さいとき、ローレベルの信号Ｖｓを出力し、入力信号Ｖｉｎが閾値電圧Ｖｂｉａｓよりも大きいとき、ハイレベルの信号Ｖｓを出力する。入力信号Ｖｉｎは整流によって発振波形よりも振幅が減衰する為、コンパレータの閾値は減衰量に合わせて比例的に調整される。
【００２２】
図３は、振幅検出回路１５の一例である。図３には、絶対値回路１２と、ローパスフィルタ１３と、コンパレータ１４の詳細な構成が示されている。
【００２３】
絶対値回路１２は、絶対値回路１２の出力ノードにソースが共通接続されたＮチャネルのトランジスタＭ１１，Ｍ１２を備えている。トランジスタＭ１１のゲートが、水晶振動子１の入力側のＸＴ１端子（図２参照）に接続され、トランジスタＭ１２のゲートが、水晶振動子１の出力側のＸＴ２端子（図２参照）に接続されている。
【００２４】
このように接続されていることによって、絶対値回路１２は、図４（ａ）に示されるように、水晶振動子１の両側の電圧Ｖｘ１とＶｘ２が互いに逆位相であることを利用して、図４（ｂ）に示されるように、発振出力Ｖｘの絶対値信号Ｖａｂｓを出力できる。
【００２５】
また、このように接続されていることによって、トランジスタＭ１１，Ｍ１２は、発振出力生成回路１１及びブースト回路１６と同じタイミングで電源２から電流を引っ張ることになる。そのため、トランジスタＭ１１，Ｍ１２のドレインが、発振出力生成回路１１及びブースト回路１６に給電する同一の電源２から供給される基準電圧Ｖｒｅｆに接続されていても、トランジスタＭ１１，Ｍ１２のオン／オフが、発振出力生成回路１１及びブースト回路１６の動作に与える影響を、図１の回路に比べて、抑えることができる。その結果、発振出力の停止等の不具合が生じる可能性を抑制できる。
【００２６】
例えば図１の回路構成では、発振出力Ｖｘと異なるデューティ比のパルスが生成されるため（発振出力Ｖｘのデューティ比は約５０％）、電流源８は、発振出力生成回路１１及びブースト回路１６と異なるタイミングで電源２から電流を引っ張る。そのため、基準電圧Ｖｒｅｆに余分な脈動が生じやすく、発振出力生成回路１１及びブースト回路１６の動作に影響を与えるおそれがある。
【００２７】
ローパスフィルタ１３は、容量素子Ｃ１と抵抗Ｒ４から構成されるＣＲフィルタである。抵抗Ｒ４の一端が、絶対値回路１２の出力ノードに接続されている。抵抗Ｒ４と容量素子Ｃ１との接続ノードは、基準電圧Ｖｒｅｆを動作電源電圧とするカレントミラーの出力トランジスタＭ１４のドレインに接続されている。このように接続されることによって、ローパスフィルタ１３は、図４（ｃ）に示されるように、絶対値信号ＶａｂｓからＣＲフィルタで高周波成分を取り除いた信号Ｖｉｎを出力できる。また、このカレントミラーは、容量素子Ｃ１のディスチャージ量を制限するとともに、絶対値回路１２の電流を制限する。なお、抵抗Ｒ４は、絶対値回路１２とカレントミラーとの間ではなく、絶対値回路１２とカレントミラーとの間の接続点と、容量素子Ｃ１との間に配置してもよい。
【００２８】
コンパレータ１４は、差動対とカレントミラーから構成される。差動対の一方のトランジスタＭ１８のゲートに入力信号Ｖｉｎが入力され、差動対のもう一方のトランジスタＭ１９のゲートに閾値電圧Ｖｂｉａｓが入力される。コンパレータ１４は、低周波の入力信号Ｖｉｎを閾値電圧Ｖｂｉａｓと比較するため、スルーレートが低くてもよい。したがって、コンパレータ１４内の寄生容量を充電する電流Ｉ１，Ｉ２を小さく設定できるので、消費電力を低減できる。
【００２９】
また、コンパレータ１４は、閾値電圧Ｖｂｉａｓにヒステリシスを設けるヒステリシス回路を備えている。ヒステリシス回路は、コンパレータ１４の出力ノードにゲートが接続されたＮチャネルのトランジスタＭ２４を備える。トランジスタＭ２４のオン／オフにより、抵抗の分圧比が変化することによって、閾値電圧Ｖｂｉａｓが変化する。これにより、入力信号Ｖｉｎに含まれる平滑化しきれなかったリップルの影響による誤動作を防止する。
【００３０】
図２において、ブースト回路１６は、コンパレータ１４によって発振出力Ｖｘの振幅が所定の基準値を超えることが検出されることにより、発振出力Ｖｘをブーストすることを停止する。すなわち、ブースト回路１６は、入力信号Ｖｉｎが閾値電圧Ｖｂｉａｓを超えたことを表すハイレベルの信号Ｖｓが入力されることにより、発振出力Ｖｘをブーストすることを停止する。
【００３１】
ブースト回路１６は、発振出力ＶｘをブーストするＣＭＯＳインバータＳ２と、ＣＭＯＳインバータＳ２の動作を停止させる停止回路（反転回路３、並びにＰチャネルのトランジスタＭ５及びＮチャネルのトランジスタＭ６）を備えている。
【００３２】
トランジスタＭ５は、ゲートがコンパレータ１４の出力ノードに接続され、ソースが基準電圧Ｖｒｅｆに接続され、ドレインがＣＭＯＳインバータＳ２のトランジスタＭ３のソースに接続されている。トランジスタＭ６は、ゲートが反転回路３を介してコンパレータ１４の出力ノードに接続され、ソースがグランドに接続され、ドレインがＣＭＯＳインバータＳ２のトランジスタＭ４のソースに接続されている。このように接続されていることによって、コンパレータ１４の出力信号Ｖｓに応じて、ブースト回路１６のＣＭＯＳインバータＳ２によるブースト動作とそのブースト動作の停止を制御できる。
【００３３】
ＣＭＯＳインバータＳ２は、ＰチャネルのトランジスタＭ３とＮチャネルのトランジスタＭ４から構成され、基準電圧Ｖｒｅｆを電源電圧として動作する。ＣＭＯＳインバータＳ２の入力部（すなわち、トランジスタＭ３，Ｍ４のゲート）は、ＣＭＯＳインバータＳ１の入力部に接続されている。ＣＭＯＳインバータＳ２の出力部（すなわち、トランジスタＭ３，Ｍ４のドレイン）は、ＣＭＯＳインバータＳ１の出力部に接続されている。ＣＭＯＳインバータＳ２の出力部は、容量素子Ｃ１２とＸＴ２端子に接続されている。
【００３４】
図２の場合、ＣＭＯＳインバータＳ２は、ダンピング抵抗Ｒ２を介して、ＣＭＯＳインバータＳ１と並列に接続されている。ＣＭＯＳインバータＳ１の出力部であるノードｂは、ダンピング抵抗Ｒ２を介して容量素子Ｃ１２に接続され、ＣＭＯＳインバータＳ２の出力部であるノードｃは、ダンピング抵抗を介さずに容量素子Ｃ１２に直接接続されている。ダンピング抵抗Ｒ２は意図しないスプリアス発振抑制のため挿入されるが、損失として働くため、負性抵抗を低下させてしまう。負性抵抗は大きいほど、発振出力Ｖｘの振幅の増大速度が速くなる。そのため、起動時のみに動作するブースト回路１６のＣＭＯＳインバータＳ２のノードｃが、ダンピング抵抗を介さずに容量素子Ｃ１２及びＸＴ２端子に接続されていることにより、ダンピング抵抗を介して接続される場合に比べて、発振出力Ｖｘの振幅の増大速度を速くできる。すなわち、発振が安定するまでの時間を短縮できる。
【００３５】
また、ブースト回路１６を構成するトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６のサイズは、発振出力生成回路１１のＣＭＯＳインバータＳ１を構成するトランジスタＭ１，Ｍ２のサイズよりも小さくする。これにより、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６の寄生容量を抑えるとともに、発振の種となる初期ノイズとして、フリッカノイズを大きくできるため、発振出力Ｖｘの振幅の増大速度を速くできる。なお、トランジスタのサイズは、ゲート長とゲート幅によって決められる。トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６のゲート長は、例えば、トランジスタＭ１，Ｍ２のゲート長の０．０５倍〜０．１５倍が好ましい。トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６のゲート幅は、例えば、トランジスタＭ１，Ｍ２のゲート幅の０．０６倍〜０．２倍が好ましい。
【００３６】
図５，６に、発振出力Ｖｘが安定するまでの起動時間のシミュレーション結果を示す。図５は、図２の発振回路１００に対して、振幅検出回路１５とブースト回路１６とダンピング抵抗Ｒ２とが無い回路についてのシミュレーション結果である。図６は、図２の発振回路１００についてのシミュレーション結果である。図５，６は、基準電圧Ｖｒｅｆを１．６Ｖとし、基準電圧Ｖｒｅｆの投入時から発振出力Ｖｘの振幅が定常時の９０％に到達する時点までの起動時間を測定した結果である。図５，６に示されるように、ブースト回路１６等を備える図２の発振回路１００によれば、ブースト回路１６等が無い場合に比べて、起動時間を約４０％短縮できる。
【００３７】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。
【００３８】
例えば、発振出力を生成するための共振器は、水晶振動子に限らず、セラミック振動子などでもよい。
【符号の説明】
【００３９】
１ 水晶振動子
２ 電源
３ 反転回路
１１ 発振出力生成回路
１２ 絶対値回路
１３ ローパスフィルタ
１４ コンパレータ
１５ 振幅検出回路
１６ ブースト回路
【技術分野】
【０００１】
本発明は、振動子を共振器として使用して発振出力を生成する発振回路に関する。
【背景技術】
【０００２】
振動子を共振器として使用して発振出力を生成する発振回路の先行技術文献として、例えば特許文献１が知られている。特許文献１の発振回路は、振動子に並列接続された増幅回路として２つのインバータ回路と、発振開始からの時間をカウントするタイマー回路とを備えるものである。この発振回路は、発振開始から一定期間、２つのインバータ回路の両方を動作させ、その一定期間の経過後に、一方のインバータ回路のみを動作させ、他方のインバータ回路を停止させることにより、発振が安定するまでの時間の短縮と消費電流の低減を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１４７８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、振動子の特性はその種類や個体差によって変わりうる。そのため、タイマー回路によりカウントされた発振開始からの時間が一定値を超えると発振出力のブーストを停止させる上述の従来技術では、タイマー回路の設定によっては、発振出力が安定する前に発振出力のブーストが停止してしまうおそれがある。
【０００５】
そこで、そのような弊害を避けるため、検出された発振出力の振幅が一定値を超えると発振出力のブーストを停止させる方法が考えられる。この方法を実現するには、発振出力のブーストを停止させるため、発振出力の振幅が十分に大きくなった時点で変化する信号Ｖｓを出力する振幅検出回路が必要となる。
【０００６】
図１に、信号Ｖｓを出力する振幅検出回路の一例を示す。図１の振幅検出回路は、パルス幅検出回路を用いて信号Ｖｓを出力するものである。初段のコンパレータ４は、発振出力の振幅をＶｉｎとして閾値電圧Ｖｂｉａｓと直接比較する回路である。このように高周波の発振振幅をコンパレータでモニターする場合、入力される発振振幅の変化に追従できるように、高スルーレートが要求される。
【０００７】
ところが、スルーレートは、コンパレータの出力電圧をＶｏｕｔ、コンパレータ内の容量のキャパシタンスをＣ、その容量を充放電する電流をＩとすると、
ＳＲ＝ｄＶｏｕｔ／ｄｔ＝Ｉ／Ｃ ・・・（１）
で定義される。そのため、（１）に示されるように、スルーレートを高くするためには、電流Ｉの大きくしなければならず、コンパレータの消費電力が増加してしまう。
【０００８】
そこで、本発明は、コンパレータの消費電力を抑えつつ、高周波の発振出力の振幅を検出できる、発振回路の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係る発振回路は、
振動子を共振器として使用して発振出力を生成する発振出力生成回路と、
前記発振出力の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力に応じて前記発振出力をブーストするブースト回路とを有する発振回路であって、
前記振幅検出回路は、
前記発振出力が入力される絶対値回路と、
前記絶対値回路の出力を入力とするローパスフィルタと、
前記ローパスフィルタの出力を入力とするコンパレータとを備えることを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、コンパレータの消費電力を抑えつつ、高周波の発振出力の振幅を検出できる。
【図面の簡単な説明】
【００１１】
【図１】パルス幅検出回路を用いて信号Ｖｓを出力する振幅検出回路の一例である。
【図２】本発明の実施形態例である発振回路１００の構成図である。
【図３】振幅検出回路１５の一例である。
【図４】各信号のタイムチャートである。
【図５】ブースト回路の無い発振回路の起動時間のシミュレーション結果である。
【図６】ブースト回路の有る発振回路の起動時間のシミュレーション結果である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図２は、本発明の実施形態例である発振回路１００の構成図である。発振回路１００は、水晶振動子１を共振器として使用してＯＳＣＯＵＴ端子から出力される発振出力Ｖｘを生成する発振出力生成回路１１と、発振出力Ｖｘの振幅を検出する振幅検出回路１５と、振幅検出回路１５の出力信号Ｖｓに応じて発振出力Ｖｘをブーストするブースト回路１６とを有するものである。振幅検出回路１５は、発振出力Ｖｘが入力される絶対値回路１２と、絶対値回路１２の出力信号Ｖａｂｓを入力とするローパスフィルタ１３と、ローパスフィルタ１３の出力信号を入力信号Ｖｉｎとするコンパレータ１４とを備えるものである。
【００１３】
したがって、このような構成を備える発振回路１００によれば、発振出力Ｖｘの絶対値として絶対値回路１２から出力された高周波の出力信号Ｖａｂｓは（図４（ｂ）参照）、ローパスフィルタ１３によって低周波の信号に変換され、コンパレータ１４の入力信号Ｖｉｎとして入力される（図４（ｃ）参照）。高周波の発振出力Ｖｘを低周波信号に変換することで、コンパレータ１４のスルーレートが低くても、高周波の発振出力Ｖｘの振幅を正しく検出できる。したがって、コンパレータ内の寄生容量を充電する電流を小さく設定できるため、コンパレータの消費電力を抑えることができる。
【００１４】
次に、発振回路１００の構成について更に具体的に説明する。
【００１５】
図２において、発振回路１００は、半導体集積回路（ＩＣ）で構成された発振器である。発振回路１００は、発振出力生成回路１１と、振幅検出回路１５と、ブースト回路１６とを備えている。発振出力生成回路１１に接続される水晶振動子１は、入力側のＸＴ１端子と出力側のＸＴ２端子を介して発振回路１００に外付けされている。発振出力生成回路１１と、振幅検出回路１５と、ブースト回路１６は、共通の電源２から供給される一定の基準電圧Ｖｒｅｆを電源電圧として動作する。なお、各図に示されるトランジスタは、例えば、ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を表す。
【００１６】
発振出力生成回路１１は、ＣＭＯＳインバータＳ１と、容量素子Ｃ１１と、容量素子Ｃ１２と、帰還抵抗Ｒ１とを備え、ＯＳＣＯＵＴ端子から出力される一定の発振周波数の発振出力Ｖｘを生成する。
【００１７】
ＣＭＯＳインバータＳ１は、ＰチャネルのトランジスタＭ１とＮチャネルのトランジスタＭ２から構成され、電源２によって生成される一定の基準電圧Ｖｒｅｆを電源電圧として動作する。ＣＭＯＳインバータＳ１は、水晶振動子１に並列接続されている。
【００１８】
容量素子Ｃ１１は、ＣＭＯＳインバータＳ１の入力部であるノードａとグランドとの間に接続されている。ノードａは、ＸＴ１端子に接続されている。
【００１９】
容量素子Ｃ１２は、ＣＭＯＳインバータＳ１の出力部であるノードｂとグランドとの間に接続される。ノードｂは、ＸＴ２端子に接続されている。容量素子Ｃ１２は、ＣＭＯＳインバータＳ１の出力部であるノードｂとグランドとの間に、ダンピング抵抗Ｒ２を介して接続されてもよい。ダンピング抵抗Ｒ２が挿入されている場合、ダンピング抵抗Ｒ２と容量素子Ｃ１２との接続点であるノードｃが、ＸＴ２端子に接続されている。ダンピング抵抗Ｒ２を追加することによって、意図しないスプリアス発振を抑制できるとともに、発振出力Ｖｘの振幅が過剰に大きくなること防止できる。
【００２０】
帰還抵抗Ｒ１は、ＣＭＯＳインバータＳ１に並列接続され、ノードａとノードｂとの間に挿入されている。水晶振動子１の両端のＤＣ電圧は帰還抵抗Ｒ１により同電位である。また、コルビッツの容量素子Ｃ１１，Ｃ１２を調整することで、水晶振動子１の両側の電圧Ｖｘ１とＶｘ２は、同じ振幅に調整できる。
【００２１】
振幅検出回路１５は、絶対値回路１２と、ローパスフィルタ１３と、コンパレータ１４とを備えている。絶対値回路１２は、発振出力Ｖｘを絶対値化する回路である。水晶の両端電圧発振出力Ｖｘ１、Ｖｘ２の電圧を入力として、それぞれ発振中心に対して正側部分のみを取り出し、発振出力Ｖｘの振幅の大きさに応じて変化する信号として、発振出力Ｖｘを絶対値化した信号Ｖａｂｓを出力する。ローパスフィルタ１３は、振幅変動の大きい出力信号Ｖａｂｓを所定のフィルタ定数によって平均値化する事で振幅変動の小さい信号に整流し、コンパレータ１４の入力信号Ｖｉｎを生成する。コンパレータ１４は、入力信号Ｖｉｎを所定の閾値電圧Ｖｂｉａｓと比較して、その比較結果を信号Ｖｓとして出力する。コンパレータ１４は、入力信号Ｖｉｎが閾値電圧Ｖｂｉａｓよりも小さいとき、ローレベルの信号Ｖｓを出力し、入力信号Ｖｉｎが閾値電圧Ｖｂｉａｓよりも大きいとき、ハイレベルの信号Ｖｓを出力する。入力信号Ｖｉｎは整流によって発振波形よりも振幅が減衰する為、コンパレータの閾値は減衰量に合わせて比例的に調整される。
【００２２】
図３は、振幅検出回路１５の一例である。図３には、絶対値回路１２と、ローパスフィルタ１３と、コンパレータ１４の詳細な構成が示されている。
【００２３】
絶対値回路１２は、絶対値回路１２の出力ノードにソースが共通接続されたＮチャネルのトランジスタＭ１１，Ｍ１２を備えている。トランジスタＭ１１のゲートが、水晶振動子１の入力側のＸＴ１端子（図２参照）に接続され、トランジスタＭ１２のゲートが、水晶振動子１の出力側のＸＴ２端子（図２参照）に接続されている。
【００２４】
このように接続されていることによって、絶対値回路１２は、図４（ａ）に示されるように、水晶振動子１の両側の電圧Ｖｘ１とＶｘ２が互いに逆位相であることを利用して、図４（ｂ）に示されるように、発振出力Ｖｘの絶対値信号Ｖａｂｓを出力できる。
【００２５】
また、このように接続されていることによって、トランジスタＭ１１，Ｍ１２は、発振出力生成回路１１及びブースト回路１６と同じタイミングで電源２から電流を引っ張ることになる。そのため、トランジスタＭ１１，Ｍ１２のドレインが、発振出力生成回路１１及びブースト回路１６に給電する同一の電源２から供給される基準電圧Ｖｒｅｆに接続されていても、トランジスタＭ１１，Ｍ１２のオン／オフが、発振出力生成回路１１及びブースト回路１６の動作に与える影響を、図１の回路に比べて、抑えることができる。その結果、発振出力の停止等の不具合が生じる可能性を抑制できる。
【００２６】
例えば図１の回路構成では、発振出力Ｖｘと異なるデューティ比のパルスが生成されるため（発振出力Ｖｘのデューティ比は約５０％）、電流源８は、発振出力生成回路１１及びブースト回路１６と異なるタイミングで電源２から電流を引っ張る。そのため、基準電圧Ｖｒｅｆに余分な脈動が生じやすく、発振出力生成回路１１及びブースト回路１６の動作に影響を与えるおそれがある。
【００２７】
ローパスフィルタ１３は、容量素子Ｃ１と抵抗Ｒ４から構成されるＣＲフィルタである。抵抗Ｒ４の一端が、絶対値回路１２の出力ノードに接続されている。抵抗Ｒ４と容量素子Ｃ１との接続ノードは、基準電圧Ｖｒｅｆを動作電源電圧とするカレントミラーの出力トランジスタＭ１４のドレインに接続されている。このように接続されることによって、ローパスフィルタ１３は、図４（ｃ）に示されるように、絶対値信号ＶａｂｓからＣＲフィルタで高周波成分を取り除いた信号Ｖｉｎを出力できる。また、このカレントミラーは、容量素子Ｃ１のディスチャージ量を制限するとともに、絶対値回路１２の電流を制限する。なお、抵抗Ｒ４は、絶対値回路１２とカレントミラーとの間ではなく、絶対値回路１２とカレントミラーとの間の接続点と、容量素子Ｃ１との間に配置してもよい。
【００２８】
コンパレータ１４は、差動対とカレントミラーから構成される。差動対の一方のトランジスタＭ１８のゲートに入力信号Ｖｉｎが入力され、差動対のもう一方のトランジスタＭ１９のゲートに閾値電圧Ｖｂｉａｓが入力される。コンパレータ１４は、低周波の入力信号Ｖｉｎを閾値電圧Ｖｂｉａｓと比較するため、スルーレートが低くてもよい。したがって、コンパレータ１４内の寄生容量を充電する電流Ｉ１，Ｉ２を小さく設定できるので、消費電力を低減できる。
【００２９】
また、コンパレータ１４は、閾値電圧Ｖｂｉａｓにヒステリシスを設けるヒステリシス回路を備えている。ヒステリシス回路は、コンパレータ１４の出力ノードにゲートが接続されたＮチャネルのトランジスタＭ２４を備える。トランジスタＭ２４のオン／オフにより、抵抗の分圧比が変化することによって、閾値電圧Ｖｂｉａｓが変化する。これにより、入力信号Ｖｉｎに含まれる平滑化しきれなかったリップルの影響による誤動作を防止する。
【００３０】
図２において、ブースト回路１６は、コンパレータ１４によって発振出力Ｖｘの振幅が所定の基準値を超えることが検出されることにより、発振出力Ｖｘをブーストすることを停止する。すなわち、ブースト回路１６は、入力信号Ｖｉｎが閾値電圧Ｖｂｉａｓを超えたことを表すハイレベルの信号Ｖｓが入力されることにより、発振出力Ｖｘをブーストすることを停止する。
【００３１】
ブースト回路１６は、発振出力ＶｘをブーストするＣＭＯＳインバータＳ２と、ＣＭＯＳインバータＳ２の動作を停止させる停止回路（反転回路３、並びにＰチャネルのトランジスタＭ５及びＮチャネルのトランジスタＭ６）を備えている。
【００３２】
トランジスタＭ５は、ゲートがコンパレータ１４の出力ノードに接続され、ソースが基準電圧Ｖｒｅｆに接続され、ドレインがＣＭＯＳインバータＳ２のトランジスタＭ３のソースに接続されている。トランジスタＭ６は、ゲートが反転回路３を介してコンパレータ１４の出力ノードに接続され、ソースがグランドに接続され、ドレインがＣＭＯＳインバータＳ２のトランジスタＭ４のソースに接続されている。このように接続されていることによって、コンパレータ１４の出力信号Ｖｓに応じて、ブースト回路１６のＣＭＯＳインバータＳ２によるブースト動作とそのブースト動作の停止を制御できる。
【００３３】
ＣＭＯＳインバータＳ２は、ＰチャネルのトランジスタＭ３とＮチャネルのトランジスタＭ４から構成され、基準電圧Ｖｒｅｆを電源電圧として動作する。ＣＭＯＳインバータＳ２の入力部（すなわち、トランジスタＭ３，Ｍ４のゲート）は、ＣＭＯＳインバータＳ１の入力部に接続されている。ＣＭＯＳインバータＳ２の出力部（すなわち、トランジスタＭ３，Ｍ４のドレイン）は、ＣＭＯＳインバータＳ１の出力部に接続されている。ＣＭＯＳインバータＳ２の出力部は、容量素子Ｃ１２とＸＴ２端子に接続されている。
【００３４】
図２の場合、ＣＭＯＳインバータＳ２は、ダンピング抵抗Ｒ２を介して、ＣＭＯＳインバータＳ１と並列に接続されている。ＣＭＯＳインバータＳ１の出力部であるノードｂは、ダンピング抵抗Ｒ２を介して容量素子Ｃ１２に接続され、ＣＭＯＳインバータＳ２の出力部であるノードｃは、ダンピング抵抗を介さずに容量素子Ｃ１２に直接接続されている。ダンピング抵抗Ｒ２は意図しないスプリアス発振抑制のため挿入されるが、損失として働くため、負性抵抗を低下させてしまう。負性抵抗は大きいほど、発振出力Ｖｘの振幅の増大速度が速くなる。そのため、起動時のみに動作するブースト回路１６のＣＭＯＳインバータＳ２のノードｃが、ダンピング抵抗を介さずに容量素子Ｃ１２及びＸＴ２端子に接続されていることにより、ダンピング抵抗を介して接続される場合に比べて、発振出力Ｖｘの振幅の増大速度を速くできる。すなわち、発振が安定するまでの時間を短縮できる。
【００３５】
また、ブースト回路１６を構成するトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６のサイズは、発振出力生成回路１１のＣＭＯＳインバータＳ１を構成するトランジスタＭ１，Ｍ２のサイズよりも小さくする。これにより、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６の寄生容量を抑えるとともに、発振の種となる初期ノイズとして、フリッカノイズを大きくできるため、発振出力Ｖｘの振幅の増大速度を速くできる。なお、トランジスタのサイズは、ゲート長とゲート幅によって決められる。トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６のゲート長は、例えば、トランジスタＭ１，Ｍ２のゲート長の０．０５倍〜０．１５倍が好ましい。トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６のゲート幅は、例えば、トランジスタＭ１，Ｍ２のゲート幅の０．０６倍〜０．２倍が好ましい。
【００３６】
図５，６に、発振出力Ｖｘが安定するまでの起動時間のシミュレーション結果を示す。図５は、図２の発振回路１００に対して、振幅検出回路１５とブースト回路１６とダンピング抵抗Ｒ２とが無い回路についてのシミュレーション結果である。図６は、図２の発振回路１００についてのシミュレーション結果である。図５，６は、基準電圧Ｖｒｅｆを１．６Ｖとし、基準電圧Ｖｒｅｆの投入時から発振出力Ｖｘの振幅が定常時の９０％に到達する時点までの起動時間を測定した結果である。図５，６に示されるように、ブースト回路１６等を備える図２の発振回路１００によれば、ブースト回路１６等が無い場合に比べて、起動時間を約４０％短縮できる。
【００３７】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。
【００３８】
例えば、発振出力を生成するための共振器は、水晶振動子に限らず、セラミック振動子などでもよい。
【符号の説明】
【００３９】
１ 水晶振動子
２ 電源
３ 反転回路
１１ 発振出力生成回路
１２ 絶対値回路
１３ ローパスフィルタ
１４ コンパレータ
１５ 振幅検出回路
１６ ブースト回路
【特許請求の範囲】
【請求項１】
振動子を共振器として使用して発振出力を生成する発振出力生成回路と、
前記発振出力の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力に応じて前記発振出力をブーストするブースト回路とを有する発振回路であって、
前記振幅検出回路は、
前記発振出力が入力される絶対値回路と、
前記絶対値回路の出力を入力とするローパスフィルタと、
前記ローパスフィルタの出力を入力とするコンパレータとを備えることを特徴とする、発振回路。
【請求項２】
前記絶対値回路は、
前記絶対値回路の出力部に共通接続された第１のトランジスタ及び第２のトランジスタを備え、
前記第１のトランジスタのゲートが、前記振動子の入力側に接続され、前記第２のトランジスタのゲートが、前記振動子の出力側に接続される、請求項１に記載の発振回路。
【請求項３】
前記第１のトランジスタ及び前記第２のトランジスタは、前記発振出力生成回路及び前記ブースト回路に給電する同一の電源から給電される、請求項２に記載の発振回路。
【請求項４】
前記発振出力生成回路が、前記振動子に並列接続される第１のＣＭＯＳインバータを含み、
前記ブースト回路が、前記発振出力をブーストする第２のＣＭＯＳインバータを含み、
前記第１のＣＭＯＳインバータの出力部は、ダンピング抵抗を介して前記振動子の出力側の容量素子に接続され、前記第２のＣＭＯＳインバータの出力部は、ダンピング抵抗を介さずに前記容量素子に接続される、請求項１から３のいずれか一項に記載の発振回路。
【請求項５】
前記第２のＣＭＯＳインバータを構成するトランジスタのサイズは、前記第１のＣＭＯＳインバータを構成するトランジスタのサイズよりも小さい、請求項４に記載の発振回路。
【請求項１】
振動子を共振器として使用して発振出力を生成する発振出力生成回路と、
前記発振出力の振幅を検出する振幅検出回路と、
前記振幅検出回路の出力に応じて前記発振出力をブーストするブースト回路とを有する発振回路であって、
前記振幅検出回路は、
前記発振出力が入力される絶対値回路と、
前記絶対値回路の出力を入力とするローパスフィルタと、
前記ローパスフィルタの出力を入力とするコンパレータとを備えることを特徴とする、発振回路。
【請求項２】
前記絶対値回路は、
前記絶対値回路の出力部に共通接続された第１のトランジスタ及び第２のトランジスタを備え、
前記第１のトランジスタのゲートが、前記振動子の入力側に接続され、前記第２のトランジスタのゲートが、前記振動子の出力側に接続される、請求項１に記載の発振回路。
【請求項３】
前記第１のトランジスタ及び前記第２のトランジスタは、前記発振出力生成回路及び前記ブースト回路に給電する同一の電源から給電される、請求項２に記載の発振回路。
【請求項４】
前記発振出力生成回路が、前記振動子に並列接続される第１のＣＭＯＳインバータを含み、
前記ブースト回路が、前記発振出力をブーストする第２のＣＭＯＳインバータを含み、
前記第１のＣＭＯＳインバータの出力部は、ダンピング抵抗を介して前記振動子の出力側の容量素子に接続され、前記第２のＣＭＯＳインバータの出力部は、ダンピング抵抗を介さずに前記容量素子に接続される、請求項１から３のいずれか一項に記載の発振回路。
【請求項５】
前記第２のＣＭＯＳインバータを構成するトランジスタのサイズは、前記第１のＣＭＯＳインバータを構成するトランジスタのサイズよりも小さい、請求項４に記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−９０３２（Ｐ２０１３−９０３２Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１３８４３９（Ｐ２０１１−１３８４３９）
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
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