磁場制御構造
【課題】本発明は、磁場制御構造に関し、特に、集積回路を構成する基板上に渦電流が発生しないように磁力線を制御する磁場制御構造に関する。
【解決手段】本発明による磁場制御構造は、集積回路における磁場制御構造であって、磁場を発生させる磁場発生源1、2と、磁場発生源1、2の近傍に、または磁場発生源1、2に接して配置された磁性体3とを備え、磁性体3によって磁場発生源1、2からの所定方向の磁力線を吸収することを特徴とする。
【解決手段】本発明による磁場制御構造は、集積回路における磁場制御構造であって、磁場を発生させる磁場発生源1、2と、磁場発生源1、2の近傍に、または磁場発生源1、2に接して配置された磁性体3とを備え、磁性体3によって磁場発生源1、2からの所定方向の磁力線を吸収することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路において磁場発生源から発生する磁力線の発生方向を制御する磁場制御構造に関する。
【背景技術】
【0002】
トランジスタやメモリ等がSi基板に混載されているSoC(System on Chip)において、Si基板上に配置された磁場を発生させるインダクターや配線などを動作させると、インダクターや配線から発生した磁場がSi基板中に渦電流を発生させ電力として消費される。このような基板での損失を低減するために、SOI(Silicon On Insulator)基板を用いる方法がある(例えば、特許文献1参照)。
【0003】
【特許文献1】特開2001−308273号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかし、SOI基板もSi基板ほどではないが渦電流が発生してしまうため、渦電流が発生する領域にはトランジスタ、特に高性能なトランジスタを配置することができない。従って、渦電流が発生する領域以外にトランジスタを配置する必要があるため、素子全体が大きくなるという問題とともに、コストがかかるという問題もある。
【0005】
本発明は、これらの問題を解決するためになされたもので、基板上に渦電流が発生しないように磁場発生源から発生する磁力線を制御する磁場制御構造に関する。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明による磁場制御構造は、集積回路における磁場制御構造であって、磁場を発生させる磁場発生源と、磁場発生源の近傍に、または磁場発生源に接して配置された磁性体とを備え、磁性体によって磁場発生源からの所定方向の磁力線を吸収することを特徴とする。
【発明の効果】
【0007】
本発明によると、磁場を発生させる磁場発生源と、磁場発生源の近傍に、または磁場発生源に接して配置された磁性体とを備え、磁性体によって磁場発生源からの所定方向の磁力線を吸収するため、基板上に渦電流が発生しないように磁場発生源から発生する磁力線を制御することができる。
【発明を実施するための最良の形態】
【0008】
本発明の実施形態について、図面を用いて以下に説明する。
【0009】
図1は、本発明の実施形態による磁場制御構造の一例を示す図である。図1に示すように、磁性材料3はインダクター1とSi基板4との間に配置されている。本実施形態による磁場制御構造は、Si基板4上に形成した集積回路における磁場制御構造であって、磁場を発生させるインダクター1(磁場発生源)と、インダクター1の近傍に、またはインダクター1に接して配置された磁性材料3(磁性体)とを備え、磁性材料3によってインダクター1からの所定方向の磁力線を吸収することを特徴としている。図1に示す磁場制御構造は、インダクター1と磁性材料3とから構成される。なお、本実施形態におけるSi基板4上には、例えばトランジスタやメモリなどが配置されているものとする。
【0010】
図2は、図1に示す磁場発生源であるインダクター1を電源配線2としたものである。その他の構成および動作は、図1と同様である。図2に示す磁場制御構造は、電源配線2と磁性材料3とから構成される。
【0011】
図1および図2に示すように、電流Iが流れることによりインダクター1または電源配線2から発生した磁力線は、磁性材料3にて吸収される。そのため、Si基板4に磁力線が届かず、Si基板4中に渦電流が生じることもない。
【0012】
図3および図4は、インダクター1を磁場発生源とした場合における磁場制御構造の磁性材料3の構造の一例であり、図5は、電源配線2を磁場発生源とした場合における磁場制御構造の磁性材料3の構造の一例を示した図である。図3〜図5に示すような構成とすることによって、図1および図2と同様の効果が得られる。
【0013】
このようにすることによって、Si基板4中に渦電流が発生しないため、不必要な電力を消費することはない。また、Si基板4上に自由にトランジスタなどを配置することが可能となるため、素子全体が大きくなることなく、コストも軽減される。
【0014】
図6および図7は、本発明の実施形態による磁場制御構造の一例を示す図である。図6に示すように、配線5はインダクター1とSi基板4との間に配置されており、配線5のインダクター1側の面に磁性材料3が形成されている。一方、図7では、磁性材料3を配線5のSi基板4側の面に形成したものである。
【0015】
図6および図7に示すように、インダクター1から発生した磁力線は、磁性材料3にて吸収される。そのため、Si基板4に磁力線が届かず、Si基板4中に渦電流が生じることもない。
【0016】
図8および図9は、本発明の実施形態による磁場制御構造の一例を示す図である。図8に示すように、磁性材料3は配線5のインダクター1側の面を除く3面を覆うように形成されている。一方、図9では、磁性材料3を配線5のSi基板4側の面を除く3面を覆うように形成したものである。図8および図9のような構成とすることによって、図6および図7と同様の効果が得られる。
【0017】
このようにすることによって、Si基板4中に渦電流が発生しないため、Si基板4上に自由にトランジスタなどを配置することが可能となる。また、磁性材料3は配線5の形成工程にて同時に形成可能であるため、作成工程数が削減され、コストも軽減される。
【0018】
図10および図11は、本発明の実施形態による磁場制御構造の一例を示す図である。図10に示すように、インダクター1とSi基板4との間には、磁性材料3aおよび磁性材料3bが配置されている。一方、図11では、インダクター1とSi基板4との間に配置された配線5aおよび配線5bのインダクター1側の面に、磁性材料3aおよび磁性材料3bをそれぞれ形成している。
【0019】
図10および図11に示すように、磁性材料3を2層にすることによって、インダクター1から発生した磁力線のシールド力がさらに向上するためSi基板4に磁力線が届かず、Si基板4中に渦電流が生じることがない。
【0020】
図12および図13は、本発明の実施形態による磁場制御構造の一例を示す図である。図12および図13に示すように、磁性材料3aおよび磁性材料3bは、インダクター1とSi基板4との間に配置されている。図12では、磁性材料3aは配線5aのSi基板4側の面を除く3面を覆うように形成し、磁性材料3bは配線5bのインダクター1側の面を除く3面を覆うように形成している。一方、図13では、磁性材料3aは配線5aの4面を全て覆うように形成し、磁性材料3bは配線5bのインダクター1側の面を除く3面を覆うように形成している。図12および図13のような構成とすることによって、図10および図11と同様の効果が得られる。
【0021】
このように、磁性材料3を複数用いることによって、磁場発生源であるインダクター1から発生した磁力線のシールド力をさらに向上させることができる。なお、本発明の実施形態では磁性材料3を2層としたが、任意の複数層であってもよい。
【0022】
図14(a)〜(e)は、本発明の実施形態による磁場制御構造の一例を示す図である。図14は、磁場発生源であるインダクター1および電源配線2に接して磁性材料3を形成することを特徴としている。図14について、紙面上側を上面、紙面下側を下面とした場合において、図14(a)は、磁性材料3を形成していないインダクター1および電源配線2を示している。図14(b)は、インダクター1および電源配線2の下面に磁性材料3を形成している。図14(c)は、インダクター1および電源配線2の上面を除く3面に磁性材料3を形成している。図14(d)は、インダクター1および電源配線2の下面を除く3面に磁性材料3を形成している。図14(e)は、インダクター1および電源配線2の4面全てに磁性材料3を形成している。
【0023】
このように、磁場発生源であるインダクター1および電源配線2に接して磁性材料3を形成することによって、インダクター1および電源配線2から発生した磁力線に対するシールド力が向上する。
【0024】
図15は、本発明の実施形態による磁場制御構造の使用例を示す図である。図15では、メモリをMRAM(Magnetoresistive Random Access Memory)とした、MRAM混載SoCに本実施形態の磁場制御構造を使用しているとする。
【0025】
図15に示すように、クラッド配線6とクラッド配線7との交点にMRAMセル8が両配線に上下に挟まれるように配置されている。クラッド配線6およびクラッド配線7のそれぞれは、MRAMセル8側の面以外の3面に磁性材料3を形成している。
【0026】
このような構造とすることによって、クラッド配線6およびクラッド配線7から発生した磁力線を、効率的にMRAMセル8に集中させることが可能となる。
【0027】
なお、本発明の実施形態ではメモリとしてMRAMを使用したが、MRAM以外のメモリであっても適用可能である。また、本発明の実施形態ではSi基板4を用いたが、その他の基板を用いてもよい。
【0028】
本発明の実施形態において、磁性材料3には、磁力吸収能力が大きいNiFeを用いてもよく、磁場発生源の方向に凸部を有していてもよい。この凸部は、磁性材料3の端部に形成してもよい。また、電気的には寄与しない、体積を稼ぐためだけのダミーパターンを形成してもよい。
【図面の簡単な説明】
【0029】
【図1】本発明の実施形態による磁場制御構造の一例を示す図である。
【図2】本発明の実施形態による磁場制御構造の一例を示す図である。
【図3】本発明の実施形態による磁場制御構造の一例を示す図である。
【図4】本発明の実施形態による磁場制御構造の一例を示す図である。
【図5】本発明の実施形態による磁場制御構造の一例を示す図である。
【図6】本発明の実施形態による磁場制御構造の一例を示す図である。
【図7】本発明の実施形態による磁場制御構造の一例を示す図である。
【図8】本発明の実施形態による磁場制御構造の一例を示す図である。
【図9】本発明の実施形態による磁場制御構造の一例を示す図である。
【図10】本発明の実施形態による磁場制御構造の一例を示す図である。
【図11】本発明の実施形態による磁場制御構造の一例を示す図である。
【図12】本発明の実施形態による磁場制御構造の一例を示す図である。
【図13】本発明の実施形態による磁場制御構造の一例を示す図である。
【図14】本発明の実施形態による磁場制御構造の一例を示す図である。
【図15】本発明の実施形態による磁場制御構造の使用例を示す図である。
【符号の説明】
【0030】
1 インダクター、2 電源配線、3 磁性材料、4 Si基板、5 配線、6 クラッド配線、7 クラッド配線、8 MRAMセル。
【技術分野】
【0001】
本発明は、集積回路において磁場発生源から発生する磁力線の発生方向を制御する磁場制御構造に関する。
【背景技術】
【0002】
トランジスタやメモリ等がSi基板に混載されているSoC(System on Chip)において、Si基板上に配置された磁場を発生させるインダクターや配線などを動作させると、インダクターや配線から発生した磁場がSi基板中に渦電流を発生させ電力として消費される。このような基板での損失を低減するために、SOI(Silicon On Insulator)基板を用いる方法がある(例えば、特許文献1参照)。
【0003】
【特許文献1】特開2001−308273号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかし、SOI基板もSi基板ほどではないが渦電流が発生してしまうため、渦電流が発生する領域にはトランジスタ、特に高性能なトランジスタを配置することができない。従って、渦電流が発生する領域以外にトランジスタを配置する必要があるため、素子全体が大きくなるという問題とともに、コストがかかるという問題もある。
【0005】
本発明は、これらの問題を解決するためになされたもので、基板上に渦電流が発生しないように磁場発生源から発生する磁力線を制御する磁場制御構造に関する。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明による磁場制御構造は、集積回路における磁場制御構造であって、磁場を発生させる磁場発生源と、磁場発生源の近傍に、または磁場発生源に接して配置された磁性体とを備え、磁性体によって磁場発生源からの所定方向の磁力線を吸収することを特徴とする。
【発明の効果】
【0007】
本発明によると、磁場を発生させる磁場発生源と、磁場発生源の近傍に、または磁場発生源に接して配置された磁性体とを備え、磁性体によって磁場発生源からの所定方向の磁力線を吸収するため、基板上に渦電流が発生しないように磁場発生源から発生する磁力線を制御することができる。
【発明を実施するための最良の形態】
【0008】
本発明の実施形態について、図面を用いて以下に説明する。
【0009】
図1は、本発明の実施形態による磁場制御構造の一例を示す図である。図1に示すように、磁性材料3はインダクター1とSi基板4との間に配置されている。本実施形態による磁場制御構造は、Si基板4上に形成した集積回路における磁場制御構造であって、磁場を発生させるインダクター1(磁場発生源)と、インダクター1の近傍に、またはインダクター1に接して配置された磁性材料3(磁性体)とを備え、磁性材料3によってインダクター1からの所定方向の磁力線を吸収することを特徴としている。図1に示す磁場制御構造は、インダクター1と磁性材料3とから構成される。なお、本実施形態におけるSi基板4上には、例えばトランジスタやメモリなどが配置されているものとする。
【0010】
図2は、図1に示す磁場発生源であるインダクター1を電源配線2としたものである。その他の構成および動作は、図1と同様である。図2に示す磁場制御構造は、電源配線2と磁性材料3とから構成される。
【0011】
図1および図2に示すように、電流Iが流れることによりインダクター1または電源配線2から発生した磁力線は、磁性材料3にて吸収される。そのため、Si基板4に磁力線が届かず、Si基板4中に渦電流が生じることもない。
【0012】
図3および図4は、インダクター1を磁場発生源とした場合における磁場制御構造の磁性材料3の構造の一例であり、図5は、電源配線2を磁場発生源とした場合における磁場制御構造の磁性材料3の構造の一例を示した図である。図3〜図5に示すような構成とすることによって、図1および図2と同様の効果が得られる。
【0013】
このようにすることによって、Si基板4中に渦電流が発生しないため、不必要な電力を消費することはない。また、Si基板4上に自由にトランジスタなどを配置することが可能となるため、素子全体が大きくなることなく、コストも軽減される。
【0014】
図6および図7は、本発明の実施形態による磁場制御構造の一例を示す図である。図6に示すように、配線5はインダクター1とSi基板4との間に配置されており、配線5のインダクター1側の面に磁性材料3が形成されている。一方、図7では、磁性材料3を配線5のSi基板4側の面に形成したものである。
【0015】
図6および図7に示すように、インダクター1から発生した磁力線は、磁性材料3にて吸収される。そのため、Si基板4に磁力線が届かず、Si基板4中に渦電流が生じることもない。
【0016】
図8および図9は、本発明の実施形態による磁場制御構造の一例を示す図である。図8に示すように、磁性材料3は配線5のインダクター1側の面を除く3面を覆うように形成されている。一方、図9では、磁性材料3を配線5のSi基板4側の面を除く3面を覆うように形成したものである。図8および図9のような構成とすることによって、図6および図7と同様の効果が得られる。
【0017】
このようにすることによって、Si基板4中に渦電流が発生しないため、Si基板4上に自由にトランジスタなどを配置することが可能となる。また、磁性材料3は配線5の形成工程にて同時に形成可能であるため、作成工程数が削減され、コストも軽減される。
【0018】
図10および図11は、本発明の実施形態による磁場制御構造の一例を示す図である。図10に示すように、インダクター1とSi基板4との間には、磁性材料3aおよび磁性材料3bが配置されている。一方、図11では、インダクター1とSi基板4との間に配置された配線5aおよび配線5bのインダクター1側の面に、磁性材料3aおよび磁性材料3bをそれぞれ形成している。
【0019】
図10および図11に示すように、磁性材料3を2層にすることによって、インダクター1から発生した磁力線のシールド力がさらに向上するためSi基板4に磁力線が届かず、Si基板4中に渦電流が生じることがない。
【0020】
図12および図13は、本発明の実施形態による磁場制御構造の一例を示す図である。図12および図13に示すように、磁性材料3aおよび磁性材料3bは、インダクター1とSi基板4との間に配置されている。図12では、磁性材料3aは配線5aのSi基板4側の面を除く3面を覆うように形成し、磁性材料3bは配線5bのインダクター1側の面を除く3面を覆うように形成している。一方、図13では、磁性材料3aは配線5aの4面を全て覆うように形成し、磁性材料3bは配線5bのインダクター1側の面を除く3面を覆うように形成している。図12および図13のような構成とすることによって、図10および図11と同様の効果が得られる。
【0021】
このように、磁性材料3を複数用いることによって、磁場発生源であるインダクター1から発生した磁力線のシールド力をさらに向上させることができる。なお、本発明の実施形態では磁性材料3を2層としたが、任意の複数層であってもよい。
【0022】
図14(a)〜(e)は、本発明の実施形態による磁場制御構造の一例を示す図である。図14は、磁場発生源であるインダクター1および電源配線2に接して磁性材料3を形成することを特徴としている。図14について、紙面上側を上面、紙面下側を下面とした場合において、図14(a)は、磁性材料3を形成していないインダクター1および電源配線2を示している。図14(b)は、インダクター1および電源配線2の下面に磁性材料3を形成している。図14(c)は、インダクター1および電源配線2の上面を除く3面に磁性材料3を形成している。図14(d)は、インダクター1および電源配線2の下面を除く3面に磁性材料3を形成している。図14(e)は、インダクター1および電源配線2の4面全てに磁性材料3を形成している。
【0023】
このように、磁場発生源であるインダクター1および電源配線2に接して磁性材料3を形成することによって、インダクター1および電源配線2から発生した磁力線に対するシールド力が向上する。
【0024】
図15は、本発明の実施形態による磁場制御構造の使用例を示す図である。図15では、メモリをMRAM(Magnetoresistive Random Access Memory)とした、MRAM混載SoCに本実施形態の磁場制御構造を使用しているとする。
【0025】
図15に示すように、クラッド配線6とクラッド配線7との交点にMRAMセル8が両配線に上下に挟まれるように配置されている。クラッド配線6およびクラッド配線7のそれぞれは、MRAMセル8側の面以外の3面に磁性材料3を形成している。
【0026】
このような構造とすることによって、クラッド配線6およびクラッド配線7から発生した磁力線を、効率的にMRAMセル8に集中させることが可能となる。
【0027】
なお、本発明の実施形態ではメモリとしてMRAMを使用したが、MRAM以外のメモリであっても適用可能である。また、本発明の実施形態ではSi基板4を用いたが、その他の基板を用いてもよい。
【0028】
本発明の実施形態において、磁性材料3には、磁力吸収能力が大きいNiFeを用いてもよく、磁場発生源の方向に凸部を有していてもよい。この凸部は、磁性材料3の端部に形成してもよい。また、電気的には寄与しない、体積を稼ぐためだけのダミーパターンを形成してもよい。
【図面の簡単な説明】
【0029】
【図1】本発明の実施形態による磁場制御構造の一例を示す図である。
【図2】本発明の実施形態による磁場制御構造の一例を示す図である。
【図3】本発明の実施形態による磁場制御構造の一例を示す図である。
【図4】本発明の実施形態による磁場制御構造の一例を示す図である。
【図5】本発明の実施形態による磁場制御構造の一例を示す図である。
【図6】本発明の実施形態による磁場制御構造の一例を示す図である。
【図7】本発明の実施形態による磁場制御構造の一例を示す図である。
【図8】本発明の実施形態による磁場制御構造の一例を示す図である。
【図9】本発明の実施形態による磁場制御構造の一例を示す図である。
【図10】本発明の実施形態による磁場制御構造の一例を示す図である。
【図11】本発明の実施形態による磁場制御構造の一例を示す図である。
【図12】本発明の実施形態による磁場制御構造の一例を示す図である。
【図13】本発明の実施形態による磁場制御構造の一例を示す図である。
【図14】本発明の実施形態による磁場制御構造の一例を示す図である。
【図15】本発明の実施形態による磁場制御構造の使用例を示す図である。
【符号の説明】
【0030】
1 インダクター、2 電源配線、3 磁性材料、4 Si基板、5 配線、6 クラッド配線、7 クラッド配線、8 MRAMセル。
【特許請求の範囲】
【請求項1】
集積回路における磁場制御構造であって、
磁場を発生させる磁場発生源と、
前記磁場発生源の近傍に、または前記磁場発生源に接して配置された磁性体と、
を備え、
前記磁性体によって前記磁場発生源からの所定方向の磁力線を吸収することを特徴とする、磁場制御構造。
【請求項1】
集積回路における磁場制御構造であって、
磁場を発生させる磁場発生源と、
前記磁場発生源の近傍に、または前記磁場発生源に接して配置された磁性体と、
を備え、
前記磁性体によって前記磁場発生源からの所定方向の磁力線を吸収することを特徴とする、磁場制御構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2010−103207(P2010−103207A)
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願番号】特願2008−271647(P2008−271647)
【出願日】平成20年10月22日(2008.10.22)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願日】平成20年10月22日(2008.10.22)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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