膜のエッチング選択比の変更方法
結晶膜のパターン形成方法を提供する。第１の原子を含む縮退格子を有する結晶膜が第１領域及び第２領域に設けられる。ドーパントが第１領域内の第１の原子を置換し、第１領域に非縮退結晶膜を形成する。第１領域及び第２領域はウェットエッチャントに晒され、ウェットエッチャントは第１領域の非縮退格子をエッチングせずに第２領域の縮退格子をエッチングする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は結晶膜のパターン形成方法に関し、より具体的には結晶膜のエッチング選択比の変更方法に関する。
【背景技術】
【０００２】
半導体集積回路は複数層のパターン形成された薄膜から製造される。パターン形成された結晶及び多結晶薄膜が今日の集積回路製造の至るところで用いられている。例えば、パターン形成された半導体結晶膜、例えばエピタキシャルシリコン、ガリウム砒素、及びInSb等が非プレーナ型又は３（tri）ゲート型デバイスにおける半導体ボディ又はフィンの形成のために用いられている。さらに高誘電率の金属酸化物結晶膜が今日の集積回路におけるゲート誘電層を形成するために用いられている。現在、結晶膜は先ず所望のパターンを有するマスクを結晶膜上に形成することによってパターン形成される。それから、ウェットエッチャントが用いられて、結晶膜の露光部分がエッチング除去される。残念ながら、ウェットエッチャントはマスクをアンダーカットし、マスクパターンと結果的な結晶膜パターンとの間の忠実性は乏しいものとなる。結晶膜のパターン形成とマスクとの間の忠実性の欠如は、結晶膜のパターン形成寸法をさらに縮小する可能性を制限してしまう。結晶膜寸法をさらに縮小可能であることは、より強力な集積回路、例えばマイクロプロセッサ等、を作成するために機能をより高密度化することにおいて不可欠である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、結晶膜のエッチング選択比の変更方法、及びそれを用いた結晶膜のパターン形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
結晶膜のエッチング選択比の変更方法について述べる。以下の記載では、多数の具体的な詳細事項が本発明の完全な理解のために説明される。その他、周知の半導体処理技術及び特徴については、本発明を不必要に不明瞭としないために、特に詳細には説明しない。
【０００５】
本発明は、結晶膜のエッチング選択比を、膜の格子エネルギーを変えることによって変更する方法である。本発明に従って、エッチングされるべき結晶膜が設けられる。結晶膜は対称格子又は“縮退”格子を有する。そして、ドーパント原子が結晶内の一部内に置かれ、ドーパントによる結晶膜の原子の置換を引き起こすのに十分なエネルギーまで膜が熱せられる。結晶膜原子と十分に異なる大きさを有するドーパント原子を用いることにより、格子歪みを引き起こし、且つ格子を非対称又は“非縮退”にする。格子の一部分を非縮退にすることは格子内に熱的安定化又は格子“エネルギーダンプ”を生じさせる原因となり、非縮退部分をより頑丈にし、かつ、よりエッチングされにくくする。より安定な非縮退格子部分は、エッチャントに対して、変化されていない膜の縮退部分が有するより高い活性化障壁を有する。結晶膜の縮退格子部分と非縮退格子部分との間の活性化エネルギー障壁の相違は、結晶膜の縮退部分をエッチング除去するには十分に高いが、非縮退部分をエッチング除去するには十分に高くない活性化エネルギーを有するエッチャントを用いることによって活用され得る。このようにして、膜の非縮退部分をエッチングすることなく膜の縮退格子部分をエッチング除去することができ、非常に選択性の高いエッチングプロセスを得ることができる。本発明は100：1より大きい選択比を実現するために用いられ得る。すなわち、本発明は特定のエッチャントにより、膜の縮退部分を膜の非縮退部分より100倍以上速くエッチングすることを可能にする。このようなエッチング選択比は、膜のマスクレス・エッチングを可能にするため、また、ウェットエッチャントを用いながら異方性エッチングを可能にするために活用され得る。このようなプロセスは、例えば、フィンＦＥＴ若しくは非プレーナ型デバイスのフィン又はボディの形成に用いられる半導体膜等の、結晶膜のパターン形成において価値のあるものとなり、且つ／或いは、（プレーナ型及び非プレーナ型デバイスの双方において）ゲート置換処理中に結晶性犠牲ゲート電極を除去するために用いられ得る。結晶膜の選択性エッチングのその他の用途、例えばゲート誘電体として用いられる高誘電率の誘電体膜の選択性エッチング等、は本発明の説明から明らかになるところである。
【発明を実施するための最良の形態】
【０００６】
図１Ａ乃至１Ｄは、本発明の一実施形態に従った膜のパターン形成方法の一例を例示している。本発明に従って、エッチングされるべき膜102が設けられる。膜102は対称又は縮退格子を有する結晶膜である。結晶膜は、例えばエピタキシャル膜又はモノ結晶膜等の単結晶膜とすることができる。結晶膜102はまた、単結晶材料の複数のグレインを有する多結晶膜とすることもできる。結晶膜は、モザイク状の膜ではなく、ドーパント原子が導入され格子原子と置換されるように個々の単位セル又はグレインが十分に大きいものとされるべきである。これにより、格子を歪ませ、非縮退にさせるので、縮退格子部分とは十分に異なる格子エネルギー、及びそれによる、エッチャントに対する十分に異なる活性化障壁を与えることが可能になる。本発明の一実施形態では、結晶膜102はモザイク状ではない縮退格子である。本発明の一実施形態では、結晶膜102は単結晶半導体膜であり、例えば、これらに限られないがシリコン、ガリウム砒素、及びInSb等である。本発明の一実施形態では、結晶膜102は高誘電率の金属酸化膜であり、例えば、これらに限られないが酸化ハフニウム、酸化ジルコニウム、酸化チタン及び酸化タンタル等である。
【０００７】
結晶膜102は基板104に形成される。本発明の一実施形態では、基板104は半導体・オン・インシュレータ（ＳＯＩ）基板を形成するための絶縁基板104である。本発明の一実施形態では、絶縁基板は例えばシリコン単結晶基板108に形成されたシリコン酸化物又はシリコン窒化物等の絶縁膜106を含む。
【０００８】
次に、図１Ｂに示されるように、ドーパント原子が結晶膜102内に導入され、結晶膜102内にドープ領域110を形成する。ドープ領域110は結晶膜102上にマスク112を形成することによって形成することができる。マスク112は開口114を有し、開口114は結晶膜102のドーパントが導入されるべき位置すなわち領域110を規定する。マスク112はフォトレジスト膜を結晶膜102上の一面に堆積すること、及び周知のフォトリソグラフィプロセス、によって形成されるフォトレジストのマスクとすることができる。フォトリソグラフィプロセスとは、例えばフォトレジスト膜に開口114を形成するためのマスキング、露光及び現像等である。理想的にはフォトレジストマスク112が用いられるが、例えば、これらに限られないが、シリコン酸化膜、シリコン窒化膜若しくはシリコン酸窒化膜、又はこれらの組み合わせから形成されるハードマスク等の、その他の種類のマスクも使用可能である。そして、例えば開口114を介したイオン注入によって、ドーパントを領域110に導入することが可能である。マスク112は、マスク112に覆われた位置にある結晶膜102にドーパントが導入されるのを防止する。本発明の一実施形態では、０°の注入角度（すなわち、基板104面に垂直な注入角度）を用いてドーパントが導入される。このようにして、ドーパントは開口114と位置整合されて結晶膜102の領域110に導入される。本発明の実施形態では、０°又は実質的に０°のイオン注入角が望ましいが、角度方向の濃度分布を備えるドープ領域が望ましい場合には、より大きい角度でのイオン注入を用いることもできる。ドープ領域110を形成するために、本発明の実施形態はマスク112及びイオン注入を用いているが、その他の周知技術もドープ領域110を形成するために用いることができる。例えば、これらに限られないが、固相拡散などである。
【０００９】
結晶膜102に導入されたドーパント原子は、結晶膜102を形成する原子とは十分に異なる大きさを有する。ドーパントは、それらが結晶膜102の格子内の原子を置換するとき、格子の対称性を歪ませ、かつ格子を非対称又は非縮退にするのに十分な程度に結晶膜の原子とは異なる（すなわち、大きい又は小さい）物理サイズを有する。本発明の一実施形態では、ドーパント原子は結晶格子の原子より小さい。本発明の代わりの実施形態では、ドーパント原子は物理的に結晶格子の原子より大きい。本発明の一実施形態では、ドーパントは結晶膜に関して電気的に中性であり、そのため、それらが活性化されるとき結晶膜の導電性を変化させない。本発明の一実施形態では、ドーパントは結晶膜に関して電気的に中性ではなく、結晶膜を導電型（すなわち、ｎ型又はｐ型）の結晶膜にさせる。
【００１０】
ドーパント原子は十分な大きさであり、そのため、それらが格子内の原子を置換するとき、それらは格子エネルギーを十分な量だけ変化させ、一方を他方に対して選択的にエッチングすることを可能にする。
【００１１】
本発明の一実施形態では、結晶膜がシリコンであるとき、ドーパント原子はボロン又は炭素とすることができる。本発明の一実施形態では、結晶膜がガリウム砒素であるとき、ドーパント原子はボロン又は炭素とすることができる。本発明の一実施形態では、結晶膜がInSbであるとき、ドーパント原子はボロン、炭素又はリンとすることができる。非縮退膜をエッチングすることなく縮退膜を選択的にエッチングすることが可能な程度にまで縮退結晶膜102を非縮退結晶膜にするため、十分な濃度を生成するように十分な数のドーパントが結晶膜102の領域110に導入される。1×1015原子/cm3と1×1022原子/cm3との間のドーパント濃度範囲は適度なエッチング差をもたらすことが見出された。
【００１２】
認識されるべきは、図１Ｂに示されるようにこの時点では、ドーパントは結晶膜102の領域110に導入されているが、格子内の格子間の割り込み位置に属していることである。すなわち、この時点ではドーパントは、ドーパント原子が結晶格子の原子を置換するための“活性化”が為されていない。
【００１３】
続いて、図１Ｃに示されるように、領域110のドーパントが活性化され、ドーパントは結晶格子内を格子間位置から移動し、格子の原子を置換する。ドーパント原子は格子を構成する原子とは異なる物理サイズを有するので、ドーパント原子による格子原子の置換によって、領域110の結晶膜は歪ませられて非対称になる。それにより、“非縮退”結晶格子領域116が形成される。ドーパント原子は、結晶格子の原子を置換するに連れて、領域116の結晶格子を非対称にし、縮退結晶格子102に対して“エネルギーダンプ”を生じさせる要因となる。“エネルギーダンプ”は非縮退結晶格子領域116を生成するが、非縮退結晶格子領域116は結晶膜102の縮退結晶格子部分118と比較して、低い格子エネルギー及び安定な構造を有する。ドーパントの活性化は本質的に、図１Ｃに示されるように非縮退領域116及び縮退領域118を有する結晶膜102を作り出す。非縮退格子領域116は結晶膜102の縮退格子領域118より低い（熱力学的により安定な）格子エネルギーを有し、安定であるので、非縮退格子領域116をエッチングするには縮退格子領域118より高い活性化障壁が越えられなければならない。エッチングに対する活性化障壁の差は、非縮退領域116をエッチングすることなく縮退部分118を選択的にエッチングするために活用され得る。
【００１４】
次に、図１Ｄに示されるように、非縮退格子部分116をエッチングすることなく、結晶膜102の縮退部分118がエッチングで除去される。縮退格子部分118は、非縮退格子部分116より不安定であり、それ故に、連合反応を利用するエッチャントが打ち勝つべき活性化エネルギー障壁は、縮退格子部分118に対する活性化エネルギーの方が非縮退部分116に対する活性化エネルギーより低い。連合反応を利用してエッチングを行い、かつ縮退格子部分の活性化エネルギー障壁に打ち勝つが非縮退格子部分116のそれには打ち勝てないエッチャントを用いることにより、非縮退部分をエッチングすることなく縮退部分をエッチングで除去することが可能である。連合反応を利用してエッチングを行うエッチャントは、求核（又、ある場合には求電子）結合を利用するエッチャントであり、この結合によって格子（例えば、シリコン）を構成する原子が格子から移動する前にエッチャントに直接的に結合される。本発明の一実施形態では、連合反応を利用するエッチャントであり、かつ結晶膜の縮退部分118に対する反応しきい障壁に打ち勝つに十分であるが、非縮退部分116のそれには打ち勝てない活性化エネルギー又は化学的エネルギーを有するエッチャントを用いて、結晶膜がエッチングされる。このようにして、結晶膜102の非縮退部分116をエッチングすることなく、縮退格子部分118をエッチングで除去することが可能である。縮退格子部分118及び非縮退格子部分116を結晶膜に形成すること、及び適切なエッチャントを利用することによって、100：1より大きなエッチング選択比を得ることができる。
【００１５】
結晶膜102がシリコンである場合、非酸化性の塩基性溶液を有するウェットエッチャントを利用することにより、結晶膜102の非縮退格子部分116をエッチングで除去することなく、縮退格子部分をエッチングで除去することが可能である。本発明の一実施形態では、シリコン結晶膜118は水酸化物エッチャント、例えば、これらに限られないが、水酸化カリウム（KOH）及び水酸化アンモニウム等、を利用してエッチングされる。本発明の一実施形態では、シリコンエッチャントは９と１１との間のｐＨ値を有する。本発明の一実施形態では、縮退結晶膜118は体積含有率で１％から30％の間の水酸化アンモニウムを含むところの、水酸化アンモニウム及び水を有するウェットエッチャントで除去される。本発明の一実施形態では、水酸化アンモニウム及び水のエッチャントが15℃から45℃の間の温度で用いられ、エッチング処理中にメガソニック又は超音波のエネルギーが溶液に与えられる。本発明の一実施形態では、基板が回転させられながら縮退格子部分118が除去される。
【００１６】
結晶膜102がガリウム砒素又はInSbのとき、例えば、硝酸、又は酸存在下での過酸化水素等の、酸化剤を含むエッチャントを利用することによって、非縮退格子部分116をエッチングすることなく縮退部分118をエッチングで除去することができる。本発明の一実施形態では、InSb又はGaAsの縮退部分118は４未満のｐH値、理想的には２と４との間のｐH値を有するエッチャントでエッチングされる。
【００１７】
縮退格子部分118の除去後、非縮退部分116のみが残る。認識されるべきは、結晶膜102は、マスク104の開口114に直接的に位置整合されたパターン形成結晶膜116を生成するようにエッチングされていることである。加えて、結晶膜102はウェットエッチャントを用いて異方性エッチングされている（垂直方向の１方向のみにエッチングされている）。結晶膜102は、基板を有害なプラズマに晒すプラズマエッチャント又はその他のドライエッチング技術を必要とすることなく、垂直な側壁を備える結晶膜116パターンを生成するようにエッチングされている。さらに、結晶膜102は、エッチング中にマスクをそこにあらしめずして、結晶膜116パターンを生成するようにエッチングされている。このように、膜102はマスクレスプロセスでエッチングされる。さらに、本発明により、マスク及びウェットエッチャントを用いる膜パターン形成に一般に付随するマスクの横方向アンダーカットに苦しまされることなく、開口114との間で高度に忠実な形状116が作り出されている。
【００１８】
本発明の一実施形態では、パターン形成された結晶膜116は、例えば、これらに限られないがシリコン、ガリウム砒素、InSb等の半導体膜であり、図１Ｅに示されるような非プレーナ型又は３ゲートトランジスタのボディ若しくはフィンを形成するために用いられる。非プレーナ型トランジスタを形成するために、例えば二酸化シリコン又はシリコン窒化物等のゲート誘電層118が、パターン形成された結晶半導体膜116の頂部及び側壁を覆うように形成される。パターン形成された結晶半導体ボディ116の頂部及び側壁の表面に設けられたゲート誘電層118に接するように、ゲート電極120が形成される。ソース及びドレイン領域122が、図１Ｅに示されるように、ゲート電極に対して対応するように半導体ボディ116内に形成される。ゲート誘電層118及びゲート電極120は、図１Ｄに示される基板を覆うようにゲート誘電層118を一面に堆積し、それからゲート電極材料をゲート誘電膜を覆うように一面に堆積することによって形成され得る。ゲート誘電膜及びゲート金属膜は、その後、周知のフォトリソグラフィ及びエッチング技術により、ゲート電極120及びゲート誘電層118を形成するようにパターン形成される。次に、ソース及びドレイン領域122を形成するために、周知のイオン注入技術を用いて、ｎ型又はｐ型の何れかの導電型のイオンが半導体ボディ116に注入される。
【００１９】
図１Ａ乃至１Ｄに関して記載され且つ説明された本発明の実施形態は、縮退格子を有する結晶膜に始まり、膜の一部が非縮退格子にされ、そして、非縮退格子部分はエッチングで除去されることなく縮退格子部分がエッチング除去された。しかし、他の実施形態において、結晶膜をマスクレスで選択的にパターン形成するために同一の考え方を用いることができる。例えば、本発明の一実施形態では、非縮退格子を有する結晶膜が最初に設けられ得る。非縮退格子を有する結晶膜は、上述のように、対称構造を有する結晶格子内に比較的大きい又は小さい大きさのドーパントを代入して結晶格子を歪ませ、より低く、熱力学的に安定化された格子エネルギーを与えることにより形成され得る。例えば、最初の結晶膜は、非縮退格子を有する結晶膜をもたらすように格子内のシリコン原子を置換したボロン原子を有するシリコン結晶膜とすることができる。それから、格子の原子と同様の大きさの原子またはドーパントが非縮退格子のドーパント原子を置換し、縮退した又は非縮退性の程度が小さい結晶膜部分を作り出す。例えば、ボロンがドープされたシリコン結晶膜にシリコン原子が注入され、ボロン原子を置換し、シリコン膜を縮退、又はより小程度の非縮退性にする。縮退格子またはより小程度の非縮退性の格子部分は、その後、適当なエッチャントで除去されることが可能である。このようにして、変化のない非縮退結晶格子部分は残り、縮退又はより小程度の非縮退性に変化させられた結晶格子部分は除去される。
【００２０】
格子構造、又はエッチング選択比を変化させるエネルギーを変更することを利用する本発明の他の実施形態では、縮退格子構造を有する結晶膜が設けられる。それから、結晶膜の第１部分が、縮退結晶膜の原子を置換するドーパント原子でドープされ、第１程度の非縮退性、又は第１格子エネルギーを有する格子構造を備えた第１領域が設けられる。そして、縮退格子の第２部分が、異なるドーパント、又はより多くの或いはより少ない同一ドーパントでドープされ、第２程度の非縮退性又は第２格子エネルギーを有する格子構造を備えた第２領域が設けられる。双方の部分とも“非縮退”格子にされているが、格子エネルギーの差、又は“非縮退性”の程度の差は、他方をエッチングすることなく一方を選択的にエッチングすることを可能とするように活用され得る。このように、本発明の実施形態は、結晶膜の第１部分の格子構造又は格子エネルギーを第２部分のそれらに対して、他方をエッチングすることなく一方をエッチング可能な程度に変化させる。
【００２１】
図２Ａ乃至２Ｐは、本発明の選択性エッチングプロセスを活用するゲート置換技術を利用した、金属ゲート電極を備えるｐ型デバイス、及び金属ゲート電極を備えるｎ型非プレーナ型デバイスを形成する方法を例示している。ゲート置換技術は、ｐ型デバイス及びｎ型デバイスのための異なる材料で形成されたゲート電極を可能にする。このようにして、ｐ型デバイスのゲート電極はｐ型デバイスに調整された仕事関数を有することができ、同時に、ｎ型デバイスのゲート電極はｎ型デバイスに調整された仕事関数を有することができる。ゲート電極の仕事関数を特定のデバイス型に調整することにより、
ＣＭＯＳ集積回路の性能は劇的に改善され得る。図２Ａ乃至２Ｐは、伝統的なプレーナ型デバイスを有するＣＭＯＳ集積回路を形成するためのゲート置換方法を例示しているが、同一の技術が、図１Ｅに示されるような非プレーナ型デバイスすなわち３ゲートデバイスを有するＣＭＯＳ集積回路を形成するために用いられ得る。
【００２２】
本発明の実施形態に従ったＣＭＯＳ集積回路を形成するため、第１に、例えばシリコン単結晶基板等の半導体基板202が設けられる。基板202は、ｎ型デバイスのためにｐ導電型にドープされた領域204、及びｐ型デバイスのためにｎ導電型にドープされた領域206を含んでいる。分離領域208、例えばトレンチ分離領域（ＳＴＩ）等、が領域204と領域206とを電気的に分離するために基板202に形成されている。次に、図２Ａに示されるように、犠牲ゲート誘電層212が基板202上に形成される。犠牲ゲート誘電層212は、理想的には、犠牲ゲート電極材料の除去又はエッチングの際に十分にエッチングされない材料から形成される。後に犠牲ゲート電極が除去されるときに、この層が下地の半導体ボディを保護し得るようにするためである。犠牲ゲート電極材料及び半導体基板202が例えばシリコン等の同一材料から形成されているとき、これは特に重要である。本発明の一実施形態では、犠牲ゲート誘電体は酸化物であり、例えば、10Åと30Åとの間の厚さに形成された二酸化シリコンである。犠牲ゲート誘電体が成長される誘電体である場合、それは半導体基板202の露出表面にのみ形成され、分離領域208上には形成されない。犠牲ゲート誘電体が体積膜である場合、図２Ａに示されるように、それは半導体基板202だけでなく分離領域208上にも一面に形成される。
【００２３】
続いて、犠牲ゲート電極材料が犠牲ゲート誘電体上の一面に堆積される。犠牲ゲート電極材料213は、後に形成される非プレーナ型デバイスのゲート電極の高さに望まれる厚さまで堆積される。犠牲ゲート電極材料及び犠牲ゲート誘電体は、それから、周知の技術によってパターン形成される。周知の技術とは、例えば、図２Ｂに示されるようなｎ型デバイスの犠牲ゲート電極214、及びｐ型デバイスの犠牲ゲート電極216を形成するためのフォトリソグラフィ及びエッチングである。犠牲ゲート電極214及び216は、後に形成されるｐ型デバイス及びｎ型デバイスのゲート電極に望まれるのと同一の形状及び同一の位置にパターン形成される。
【００２４】
犠牲ゲート電極材料は、変質犠牲材料に変質され得る材料であり、それにより、犠牲材料又は変質犠牲材料の何れかが選択的にエッチング又は除去され、他方はエッチング又は除去されることがないような材料である。すなわち、犠牲ゲート電極材料は、以下の何れかのように変質され得る材料で形成される：（１）変質犠牲材料はエッチング又は除去されるが、変質前の犠牲材料をエッチングすることはない、又は（２）変質前の犠牲材料はエッチング又は除去されるが、変質犠牲材料をエッチング又は除去することはない。後述するように、ｐ型犠牲ゲート電極とｎ型犠牲ゲート電極との間にこの違いを設けることは、異なる犠牲ゲート電極が別々の時点で除去されることを可能にし、開口が後に異なる材料で充填されることを可能にする。
【００２５】
本発明の一実施形態では、犠牲材料は結晶構造を有する材料であり、例えば、膜をエッチングするために必要な活性化エネルギーを増大させることによって変質され得る多結晶膜又は単結晶膜などである。本発明の一実施形態では、結晶膜は、非対称格子又は“非縮退”格子を作り出すようにドーパントを配置することによって変化され得る対称格子又は縮退格子を有する。本発明の一実施形態では、犠牲膜は結晶格子を変化させることによって変えられ得る結晶膜であり、変化後の結晶格子は変化前の結晶格子よりエッチングに対して十分に高い活性化エネルギー障壁を有する。本発明の一実施形態では、犠牲材料はドーパント原子で膜内の結晶格子の原子を置換することによって変えられる結晶膜であり、それによって、変化前の結晶格子より高い活性化エネルギーを有する変化後の結晶格子が形成される。換言すれば、犠牲膜を変化させ、それに変化前の犠牲膜より高い活性化障壁を与えるように、ドーパントが結晶格子内に配置される。このように、変化前の膜をエッチングで除去するために十分に高い活性化エネルギーを有するが、変化後の膜をエッチングするためには十分に高い活性化エネルギーを有さないエッチャントは、変化前の膜のみをエッチングし、変化後の膜はエッチングしないことになる。このように、本発明の実施形態は、十分に異なる格子エネルギーを生成するように変質され得る犠牲材料を利用し、このエネルギーの差が、一方を選択的に除去し他方を除去しないように活用される。本発明の一実施形態では、ｎ型領域上の犠牲ゲート電極とｐ型領域上の変質された犠牲ゲート電極との活性化エネルギー差は、一方をエッチングし他方をエッチングしないことを可能にするのに十分である。加えて、本発明の一実施形態では、ｐ型デバイスの犠牲ゲート電極材料、及びｎ型デバイスの犠牲ゲート電極材料の双方が変質されるが、変質後の膜間の差が一方を他方に対して選択的にエッチングすることを可能にするのに十分であるように変質される。本発明の一実施形態では、犠牲膜はポリシリコン膜である。本発明の他の実施形態では、犠牲膜は単結晶シリコン膜又はエピタキシャルシリコン膜である。本発明の一実施形態では、ポリシリコンの犠牲ゲート電極材料は、ボロン原子で結晶格子内のシリコン原子を置換することによって変質される。
【００２６】
続いて、必要であれば、半導体基板202の犠牲ゲート電極214及び216に対して対向する両側を、ソース及びドレイン領域の形成に用いられる同一導電型の不純物でドーピングすることによって、頂上領域すなわちソース及びドレイン領域の延在部が形成されてもよい。本発明の一実施形態では、頂上領域は周知のイオン注入技術を用いて形成される。第１に、図２Ｃに示されるように、ｎ型デバイスの領域上にフォトレジストマスク218が形成され、ｐ型デバイスの領域はマスクされずに残される。それから、ｐ型デバイスの犠牲ゲート電極216のエッジ外側に位置整合されてｐ型不純物が半導体基板202にイオン注入される。犠牲ゲート電極216は、半導体基板202のチャネル領域209が頂上形成工程中にｐ型ドーパントでドープされるのを防止する。この時、犠牲ゲート電極はｐ型ドーパントでドープされる。注入プロセスはｐ型ドーパント、例えばボロン等、を犠牲ゲート電極216内に置く。しかしながら、ドーパントはこの時点では未だ高温プロセスによって活性化されていないので、ドーパント原子は格子内の格子間位置にあり、格子内の原子と未だ置換されていない。本発明の一実施形態では、半導体基板202及び犠牲ゲート電極216がシリコンであるとき、ボロン濃度が1×1019から1×1021原子/cm3の間である頂上領域211を後に形成するように、それらはボロンイオンを用いて技術的によく知られたドーズ量とエネルギーでドープされ得る。フォトレジストマスク218はｎ型デバイス領域がｐ導電型イオンでドープされることを防止する。
【００２７】
続いて、図２Ｄに示されるように、フォトレジストマスク218が除去され、ｐ型デバイス上にフォトレジストマスク220が形成され、ｎ型デバイスはマスクされずに残される。次に、ｎ型不純物イオンが頂上領域213を形成するように、犠牲ゲート電極に対して対向する半導体基板202にイオン注入される。犠牲ゲート電極214は、半導体基板202のチャネル領域215が頂上形成工程中にドープされるのを防止する。この時、犠牲ゲート電極214はやはりｐ型ドーパントでドープされる。しかしながら、ドーパントはこの時点では未だ高温プロセスによって活性化されていないので、ドーパントは犠牲ゲート電極214及び半導体基板202の格子内の格子間位置にあり、格子内の原子と未だ置換されていない。本発明の一実施形態では、半導体基板202及び犠牲ゲート電極214がシリコンであるとき、1×1019から1×1021原子/cm3の間のｎ型濃度を有する頂上領域を作り出すように、砒素原子又はリン原子が技術的によく知られたドーズ量とエネルギーで注入され得る。そして、フォトレジストマスク220が除去される。
【００２８】
次に、必要な場合には、誘電体側壁スペーサ222が、図２Ｅに示されるように犠牲ゲート電極214及び216の対向する側壁に沿って形成される。側壁スペーサは周知の如何なる技術によって形成されてもよく、例えば、等角の側壁スペーサ誘電体を、犠牲ゲート電極214及び216の頂部表面及び側壁、並びに基板202の露出表面を含む基板上の一面に堆積させることによって形成される。誘電体スペーサ材料はスペーサ222に望まれる幅にほぼ等しい厚さに堆積される。本発明の一実施形態では、誘電体スペーサ材料は20Åから350Åの間の厚さに堆積される。スペーサ材料は、例えばシリコン窒化物、シリコン酸化物、シリコン酸窒化物又はそれらの組み合わせ等の誘電体とすることができる。本発明の一実施形態では、スペーサ材料はホットウォール低圧化学気相堆積（ＬＰＣＶＤ）プロセスによって形成されたシリコン窒化物である。そして、誘電体スペーサ材料は異方性のエッチバックが為され、犠牲ゲート電極214及び216の水平表面（例えば、頂部表面）、並びに半導体基板202及び絶縁基板202の頂部表面から誘電体スペーサ材料が除去される。その一方で、犠牲ゲート電極214及び216の垂直表面（例えば、側壁）のスペーサ材料は残され、図２Ｅに示されるような側壁スペーサ222を形成する。
【００２９】
この時点で、必要な場合には、１段高いソース及びドレイン領域を形成するように、追加のシリコンが基板202上に形成されてもよい。追加のシリコン、例えばエピタキシャルシリコン等、が周知の選択的な堆積プロセスを利用して半導体基板202の露出表面に形成され得る。選択的シリコン堆積プロセスは、エピタキシャルシリコン等のシリコンを含む領域上、例えば基板202に堆積し、シリコンを含まない領域、例えば側壁スペーサ222にはシリコンを堆積しない。
【００３０】
続いて、犠牲ゲート電極214及び216に対して対向する半導体基板202に、高濃度のソース及びドレインコンタクト領域が形成されてもよい。本発明の一実施形態では、高濃度のソース及びドレイン領域がイオン注入によって形成される。このようなプロセスでは、ｎ型トランジスタ領域上にフォトレジストマスク224が形成され、ｐ型トランジスタ領域はマスクされずに残される。それから、基板上に形成された側壁スペーサのエッジ外側に位置整合されてｐ型ドーパントが半導体基板202にイオン注入され、ソース及びドレインコンタクト領域225を形成する。加えて、イオン注入プロセスはｐ型ドーパントを犠牲ゲート電極216に注入する。半導体基板202がシリコンであり、犠牲ゲート電極216がポリシリコンであるとき、ポリシリコンの犠牲ゲート電極216及びシリコン基板202内に1×1019から1×1021原子/cm3の間のボロン濃度を後に形成するように、ボロンイオンは技術的によく知られたドーズ量とエネルギーでドープされ得る。ドーパントはこの時点では未だ高温プロセスによって活性化されていないので、ドーパント原子は格子内の格子間位置にあり、格子内の原子と未だ置換されていない。犠牲ゲート電極216は、高濃度のソース及びドレインコンタクト注入の際にｐ型デバイスのチャネル領域209がｐ型不純物でドープされないように、チャネル領域209を隠す働きをする。さらに、側壁スペーサ222は、その下にある先に形成された半導体基板202の頂上領域211が、高濃度のソース及びドレイン注入によってドープされることを防止する。
【００３１】
次に、フォトレジストマスク224が除去される。そして、図２Ｇに示されるように、ｐ型トランジスタ領域上にフォトレジストマスク226が形成され、ｎ型トランジスタ領域はマスクされずに残される。次に、ｎ導電型イオンが高濃度にドープされたソース及びドレインコンタクト領域を形成するための犠牲ゲート電極214の側壁スペーサに対して対向する半導体基板202にイオン注入される。犠牲ゲート電極214は、高濃度のソース及びドレイン形成工程の際にｎ型デバイスのチャネル領域215がドープされないように、チャネル領域215を隠す働きをする。さらに、側壁スペーサ222は、その下にある先に形成された半導体基板202の頂上領域213が、高濃度のソース及びドレイン注入によってドープされることを防止する。高濃度のソース及びドレイン注入は同時に犠牲ゲート電極214をｎ型不純物でドープする。ドーパントは未だ高温プロセスによって活性化されていないので、ドーパントは犠牲ゲート電極214及び半導体基板202の格子内の格子間位置にあり、格子内の原子と未だ置換されていない。本発明の一実施形態では、半導体基板202及び犠牲ゲート電極がシリコンであるとき、1×1019から1×1021原子/cm3の間のリン濃度を後に形成するように、リン原子が技術的によく知られたドーズ量とエネルギーで注入され得る。
【００３２】
次に、図２Ｈに示されるように、半導体基板202内に置かれたドーパントを活性化するために基板がアニールされる。さらに、この活性化アニールは同時に、犠牲ゲート電極214及び216内に置かれたドーパントを活性化する。すなわち、基板はここで、半導体基板202内のｎ型ドーパント及びｐ型ドーパントを格子間位置から移動させ、格子内の原子と置換させるために十分な温度及び時間でアニールされ、ｎ型ソース及びドレイン領域、並びにｐ型ソース及びドレイン領域が形成される。本発明の一実施形態では、1×1019から1×1021原子/cm3の範囲内の濃度を有する頂上領域、並びに高濃度のソース及びドレインコンタクト領域がアニールによって形成される。アニールによって同時に、犠牲ゲート電極214内にあるｎ型ドーパントが格子間位置から移動され、犠牲ゲート電極214の格子内の原子と置換される。さらに、アニールによって同時に、ｐ型ドーパントが犠牲ゲート電極216内の格子間位置から移動され、犠牲ゲート電極216の格子内の原子と置換される。
【００３３】
本発明の一実施形態では、犠牲ゲート電極がポリシリコンであるとき、ボロン原子が犠牲ゲート電極216の格子内のシリコン原子を置換し、リン原子が犠牲ゲート電極214の格子内のシリコン原子を置換する。ボロン原子はシリコン原子より小さいため、シリコン原子の場合と比較して、ボロン原子はシリコン原子との、より近接し、より堅固な結合を格子内で形成する。その結果、シリコン格子はもはや完全な対称ではなく、格子の“エネルギーダンプ”を生じさせる。多結晶の犠牲ゲート電極216内のシリコン格子が対称性の低いもの、又は歪んだものとなるとき、結晶格子は“非縮退”である言うことができる。犠牲ゲート電極216内の結晶格子を“非縮退”にすること、及び現れたエネルギーダンプは、ボロンがドープされた多結晶の犠牲シリコン膜を、ドープされていないポリシリコン膜、すなわち対称格子又は“縮退”格子を有するポリシリコン膜と比較して、より安定にし、エッチングするには、より高い活性化エネルギーを必要とすることになる。このように、図２Ｈに示されるように、犠牲ポリシリコンゲート電極216内の熱的活性化は、犠牲ゲート電極216を変質犠牲ゲート電極228に変化させる。なお、変質犠牲ゲート電極228は変質前の犠牲ゲート電極とは異なるエッチング特性を有する。多結晶の犠牲ゲート電極214内のリン原子の活性化もまた、シリコン格子を歪ませ、或いは“非縮退”にするが、犠牲ポリシリコンゲート電極216におけるボロン原子より遙かに小さい程度である（これは、リン原子はシリコン原子の大きさに近い物理的大きさを有するからである）。リンドーパントは、ポリシリコン犠牲ゲート電極214のシリコン格子の僅かな歪みのみを生じさせる（すなわち、僅かにのみ格子を“非縮退”にする）ので、犠牲ゲート電極214は変質されないと見なし得る。イオン注入及び活性化の結果、変質犠牲ゲート電極228及び非変質犠牲ゲート電極214が形成されるが、これらは、変質犠牲ゲート電極をエッチングすることなく非変質犠牲ゲート電極を選択的にエッチングするために活用可能な異なる格子エネルギー及びエネルギー障壁を有する。
【００３４】
次に、図２Ｉに示されるように、誘電層230が基板上の一面に堆積される。誘電層は犠牲ゲート電極214及び変質犠牲ゲート電極228を含めて基板を完全に覆うに十分な厚さに形成される。誘電層230は、変質及び非変質犠牲ゲート材料228及び214に対して選択的にエッチングされ得る材料で形成される。すなわち、誘電体は、誘電層230を有意にエッチングすることなく犠牲ゲート電極214及び変質犠牲ゲート電極228が除去され得るところの材料で形成される。誘電層を一面に堆積した後、誘電膜の上表面が犠牲ゲート電極214及び変質犠牲ゲート電極228と平坦になり、かつ犠牲ゲート電極214及び変質犠牲ゲート電極228の頂部表面が図２Ｉに示されるように露出されるまで、誘電層が例えば化学機械平坦化（ＣＭＰ）によって平坦化される。
【００３５】
続いて、図２Ｊに示されるように、変質犠牲ゲート電極228は除去されることなく、犠牲ゲート電極214が除去される。犠牲ゲート電極214が除去された後、犠牲ゲート誘電層210も除去される。犠牲ゲート電極214の除去により、ｎ型デバイスのゲート電極が形成されることになる開口が形成される。犠牲ゲート電極214及び犠牲誘電層210を除去することにより、ｎ型デバイスの半導体基板のチャネル領域215が図２Ｊに示されるように露出される。
【００３６】
犠牲ゲート電極214は、変質犠牲ゲート電極材料228を有意にエッチングすることなく犠牲ゲート電極材料214をエッチング可能なエッチャントで除去される。本発明の一実施形態では、犠牲ゲート電極214はウェットエッチャントで除去される。本発明の一実施形態では、ウェットエッチャントは100：1より大きい犠牲ゲート電極材料の変質犠牲ゲート電極材料に対する選択比を有する（すなわち、ウェットエッチャントは、変質犠牲ゲート電極材料より少なくとも100倍速く犠牲ゲート電極材料をエッチングする）。本発明の一実施形態では、ｎ型ポリシリコン犠牲ゲート電極材料214がウェットエッチャントで除去される。本発明の一実施形態では、ｎ型ポリシリコン犠牲ゲート電極材料214がウェットエッチャントで除去される間、メガソニックエネルギーが印加される。本発明の一実施形態では、ｎ型ポリシリコン犠牲ゲート電極材料214が金属の水酸化物、例えば、これらに限られないが水酸化カリウム（KOH）または水酸化アンモニウム（NH4OH）、を有するウェットエッチャントで除去される。本発明の一実施形態では、犠牲ポリシリコンゲート電極214が、体積含有率で１％から30％の間の水酸化アンモニウムを含むところの水酸化アンモニウム及び水を有するウェットエッチャントで除去される。本発明の一実施形態では、水酸化アンモニウム及び水のエッチャントが15℃から45℃の間の温度に温められ、エッチング処理中にメガソニック又は超音波のエネルギーが溶液に与えられる。本発明の一実施形態では、基板が回転させられながら犠牲ゲート電極214が除去される。本発明の一実施形態では、変質犠牲ゲート電極228の結晶格子の活性化エネルギー障壁に打ち勝つに十分なエネルギーを有さないエッチャントで、犠牲ゲート電極214が除去される。このように、犠牲ゲート電極214のエッチングの際、変質犠牲ゲート電極228はエッチングされないままである。本発明により、ｐ型デバイスの犠牲ゲート電極を除去することなく、またマスク又はその他フォトリソグラフィプロセス工程を必要とすることなく、ｎ型デバイスの犠牲ゲート電極214の除去が可能になる。このように、犠牲ゲート電極214はマスクレス手法で除去され、そのことは、高価なフォトリソグラフィプロセス工程を節約し、本発明を製造可能なものにする。犠牲ゲート電極材料214が除去された時点で、エッチャントは犠牲誘電層210で停止する。本発明の一実施形態では、犠牲誘電層210は酸化膜であり、犠牲ゲート電極に対して少なくとも10：1の選択比を有する。次に犠牲ゲート誘電層210が、例えば、これに限られないが弗酸水溶液等のエッチャントで除去される。
【００３７】
続いて、ｎ型デバイスのゲート誘電層及びゲート電極材料が、図２Ｋに示されるように開口232内に形成される。最初にゲート誘電膜234が基板上の一面に堆積される。ゲート誘電体は半導体基板202のチャネル領域215を覆う。ゲート誘電体は周知の如何なるプロセスによって形成されてもよい。本発明の一実施形態では、二酸化シリコン又はシリコン酸窒化物等のゲート誘電層234の成長のために、例えばドライ酸化又はウェット酸化等の熱酸化プロセスが用いられる。本発明の他の実施形態では、高誘電率（高ｋ）ゲート誘電層の堆積のために、例えばＣＶＤ又はＡＬＤ等の等角の堆積プロセスが用いられる。次に、ｎ型デバイスのゲート電極材料236がゲート誘電体234上の一面に堆積される。ゲート電極材料236は周知のゲート電極材料の何れでもよい。本発明の一実施形態では、ゲート電極材料はｎ型デバイスのために調整された仕事関数を有する。本発明の一実施形態では、ゲート電極は3.9eVから4.2eVの間の仕事関数を有する。本発明の一実施形態では、半導体基板202がｐ型シリコンであるとき、ゲート電極材料は、約3.9eVと約4.2eVとの間の仕事関数を有するハフニウム、ジルコニウム、チタン、タンタル、及びアルミニウムから成るグループから選択される。次に、誘電層210の上表面が図２Ｌに示されるように露わにされるまで、ゲート電極材料236が平坦化される。ゲート電極材料及びゲート誘電体が誘電膜230の頂部から磨き落とされ、或いは除去された時点で、ｎ型デバイスのゲート電極238が形成される。
【００３８】
続いて、図２Ｍに示されるように、ｎ型デバイスのゲート電極238を除去することなく、変質犠牲ゲート電極228がここで除去される。変質犠牲ゲート電極228が除去された後、犠牲ゲート酸化膜210が除去される。変質犠牲ゲート電極228及び犠牲ゲート誘電層210の除去により、非プレーナ型ｐ型デバイスの半導体基板202のチャネル領域209が図２Ｍに示されるように露出される。さらに、変質犠牲ゲート電極228の除去により、ｐ型デバイスのゲート電極が後に形成されることになる開口240が誘電層230内に形成される。本発明の一実施形態では、ボロンがドープされたポリシリコン犠牲ゲート電極228が、水酸化テトラメチルアンモニウム及び水を含むウェットエッチャントを用いて除去される。本発明の一実施形態では、水酸化テトラメチルアンモニウムは体積含有率で溶液の10から35％の間である。本発明の一実施形態では、エッチングの間、水酸化テトラメチルアンモニウム溶液は60℃から95℃の間に加温される。本発明の一実施形態では、超音波又はメガソニックのエネルギー等の音響エネルギーがエッチング処理中に印加される。音響エネルギーはエッチャントを撹拌するが、それは、開口240から除去されるべき変質犠牲ゲート電極228からの残渣をエッチングすることを可能にし、また、新しいエッチャントが溝240内に入り込んで変質犠牲ゲート228をエッチングすることを可能にする。
【００３９】
本発明の一実施形態では、犠牲ゲート誘電体210が変質犠牲ゲート電極のエッチングにとってのエッチング停止層として機能するように、犠牲ゲート電極のエッチャントは犠牲ゲート誘電層に対して選択的である（すなわち、犠牲ゲート誘電体をエッチングしない、あるいは僅かにのみエッチングする）。このようにして、下にある半導体基板202はエッチャントから保護される。犠牲ゲート電極228の犠牲ゲート誘電体に対するエッチング選択比は少なくとも10：1であることが望ましい。
【００４０】
次に、犠牲ゲート誘電層210が除去される。本発明の一実施形態では、犠牲ゲート誘電層210は酸化膜であり、弗酸水溶液を含むエッチャントで除去され得る。
【００４１】
続いて、図２Ｎに示されるように、ｎ型デバイスのゲート誘電膜242が基板上の一面に堆積される。ゲート誘電体は半導体基板202のチャネル領域209の上表面及び側壁を覆う。ゲート誘電層242は周知の如何なるプロセスによって形成されてもよい。本発明の一実施形態では、ゲート誘電体は熱的に成長された酸化膜、例えばシリコン酸化物又はシリコン酸窒化物である。本発明の一実施形態では、例えばＣＶＤ又はＡＬＤ等の等角のプロセスによって堆積された堆積酸化膜である。ゲート誘電層は、酸化タンタル、酸化チタン、酸化ハフニウム、酸化ジルコニウム、ＰＺＴ、ＢＳＴ、酸化アルミニウム、及びそれらのケイ酸塩から成るグループから選択される高ｋ絶縁膜を有してもよい。ゲート誘電層242の一面的な堆積により、基板202上及びゲート電極238の露出部分の頂部上にゲート誘電層が形成される。次に、ｐ型デバイスのゲート電極材料244がゲート誘電層242上の一面に堆積される。ゲート電極材料244は周知のゲート電極材料の何れでもよい。本発明の一実施形態では、ゲート電極材料はｐ型デバイスのために調整された仕事関数を有する金属膜である。本発明の一実施形態では、半導体基板202がｎ型シリコンであるとき、ゲート電極材料は、約4.9eVと約5.2eVとの間の仕事関数を有するルテニウム、パラジウム、コバルト、ニッケル、又は導電性金属酸化物を有する。本発明の一実施形態では、ゲート電極244は4.9eVから5.2eVの間の仕事関数を有する。
【００４２】
続いて、図２Ｏに示されるように、誘電膜230の頂部表面に形成されたゲート電極材料244及びゲート誘電層242が誘電膜230の頂部表面から除去され、ｐ型デバイスのゲート電極246を形成するとともに、ｎ型デバイスのゲート電極238を露出する。誘電層230の頂部表面に形成されたゲート誘電層及びゲート電極244は、例えばＣＭＰ又はその他の適した手段によって除去され得る。この時点で、金属ゲート電極を備えるｎ型デバイス、及び金属ゲート電極を備えるｐ型デバイスのゲート置換プロセスを利用した製造が形作られている。必要であれば、図２Ｐに示されるようにｐ型及びｎ型デバイスを露出するように、誘電層230がここで除去されてもよい。例えば、相補型金属酸化物半導体（ＣＭＯＳ）集積回路を形成するために、ソース及びドレイン領域にシリサイドを形成し、ｎ型トランジスタとｐ型トランジスタとを相互接続して機能集積回路とするような処理がここで用いられてもよい。
【図面の簡単な説明】
【００４３】
【図１Ａ】本発明に従った結晶膜のエッチング方法を例示する図である。
【図１Ｂ】本発明に従った結晶膜のエッチング方法を例示する図である。
【図１Ｃ】本発明に従った結晶膜のエッチング方法を例示する図である。
【図１Ｄ】本発明に従った結晶膜のエッチング方法を例示する図である。
【図１Ｅ】図１Ａ乃至Ｄに例示されるように形成された選択性エッチングされた膜上への非プレーナ型デバイスの形成を例示する図である。
【図２Ａ】本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｂ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｃ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｄ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｅ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｆ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｇ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｈ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｉ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｊ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｋ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｌ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｍ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｎ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｏ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｐ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【技術分野】
【０００１】
本発明は結晶膜のパターン形成方法に関し、より具体的には結晶膜のエッチング選択比の変更方法に関する。
【背景技術】
【０００２】
半導体集積回路は複数層のパターン形成された薄膜から製造される。パターン形成された結晶及び多結晶薄膜が今日の集積回路製造の至るところで用いられている。例えば、パターン形成された半導体結晶膜、例えばエピタキシャルシリコン、ガリウム砒素、及びInSb等が非プレーナ型又は３（tri）ゲート型デバイスにおける半導体ボディ又はフィンの形成のために用いられている。さらに高誘電率の金属酸化物結晶膜が今日の集積回路におけるゲート誘電層を形成するために用いられている。現在、結晶膜は先ず所望のパターンを有するマスクを結晶膜上に形成することによってパターン形成される。それから、ウェットエッチャントが用いられて、結晶膜の露光部分がエッチング除去される。残念ながら、ウェットエッチャントはマスクをアンダーカットし、マスクパターンと結果的な結晶膜パターンとの間の忠実性は乏しいものとなる。結晶膜のパターン形成とマスクとの間の忠実性の欠如は、結晶膜のパターン形成寸法をさらに縮小する可能性を制限してしまう。結晶膜寸法をさらに縮小可能であることは、より強力な集積回路、例えばマイクロプロセッサ等、を作成するために機能をより高密度化することにおいて不可欠である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、結晶膜のエッチング選択比の変更方法、及びそれを用いた結晶膜のパターン形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
結晶膜のエッチング選択比の変更方法について述べる。以下の記載では、多数の具体的な詳細事項が本発明の完全な理解のために説明される。その他、周知の半導体処理技術及び特徴については、本発明を不必要に不明瞭としないために、特に詳細には説明しない。
【０００５】
本発明は、結晶膜のエッチング選択比を、膜の格子エネルギーを変えることによって変更する方法である。本発明に従って、エッチングされるべき結晶膜が設けられる。結晶膜は対称格子又は“縮退”格子を有する。そして、ドーパント原子が結晶内の一部内に置かれ、ドーパントによる結晶膜の原子の置換を引き起こすのに十分なエネルギーまで膜が熱せられる。結晶膜原子と十分に異なる大きさを有するドーパント原子を用いることにより、格子歪みを引き起こし、且つ格子を非対称又は“非縮退”にする。格子の一部分を非縮退にすることは格子内に熱的安定化又は格子“エネルギーダンプ”を生じさせる原因となり、非縮退部分をより頑丈にし、かつ、よりエッチングされにくくする。より安定な非縮退格子部分は、エッチャントに対して、変化されていない膜の縮退部分が有するより高い活性化障壁を有する。結晶膜の縮退格子部分と非縮退格子部分との間の活性化エネルギー障壁の相違は、結晶膜の縮退部分をエッチング除去するには十分に高いが、非縮退部分をエッチング除去するには十分に高くない活性化エネルギーを有するエッチャントを用いることによって活用され得る。このようにして、膜の非縮退部分をエッチングすることなく膜の縮退格子部分をエッチング除去することができ、非常に選択性の高いエッチングプロセスを得ることができる。本発明は100：1より大きい選択比を実現するために用いられ得る。すなわち、本発明は特定のエッチャントにより、膜の縮退部分を膜の非縮退部分より100倍以上速くエッチングすることを可能にする。このようなエッチング選択比は、膜のマスクレス・エッチングを可能にするため、また、ウェットエッチャントを用いながら異方性エッチングを可能にするために活用され得る。このようなプロセスは、例えば、フィンＦＥＴ若しくは非プレーナ型デバイスのフィン又はボディの形成に用いられる半導体膜等の、結晶膜のパターン形成において価値のあるものとなり、且つ／或いは、（プレーナ型及び非プレーナ型デバイスの双方において）ゲート置換処理中に結晶性犠牲ゲート電極を除去するために用いられ得る。結晶膜の選択性エッチングのその他の用途、例えばゲート誘電体として用いられる高誘電率の誘電体膜の選択性エッチング等、は本発明の説明から明らかになるところである。
【発明を実施するための最良の形態】
【０００６】
図１Ａ乃至１Ｄは、本発明の一実施形態に従った膜のパターン形成方法の一例を例示している。本発明に従って、エッチングされるべき膜102が設けられる。膜102は対称又は縮退格子を有する結晶膜である。結晶膜は、例えばエピタキシャル膜又はモノ結晶膜等の単結晶膜とすることができる。結晶膜102はまた、単結晶材料の複数のグレインを有する多結晶膜とすることもできる。結晶膜は、モザイク状の膜ではなく、ドーパント原子が導入され格子原子と置換されるように個々の単位セル又はグレインが十分に大きいものとされるべきである。これにより、格子を歪ませ、非縮退にさせるので、縮退格子部分とは十分に異なる格子エネルギー、及びそれによる、エッチャントに対する十分に異なる活性化障壁を与えることが可能になる。本発明の一実施形態では、結晶膜102はモザイク状ではない縮退格子である。本発明の一実施形態では、結晶膜102は単結晶半導体膜であり、例えば、これらに限られないがシリコン、ガリウム砒素、及びInSb等である。本発明の一実施形態では、結晶膜102は高誘電率の金属酸化膜であり、例えば、これらに限られないが酸化ハフニウム、酸化ジルコニウム、酸化チタン及び酸化タンタル等である。
【０００７】
結晶膜102は基板104に形成される。本発明の一実施形態では、基板104は半導体・オン・インシュレータ（ＳＯＩ）基板を形成するための絶縁基板104である。本発明の一実施形態では、絶縁基板は例えばシリコン単結晶基板108に形成されたシリコン酸化物又はシリコン窒化物等の絶縁膜106を含む。
【０００８】
次に、図１Ｂに示されるように、ドーパント原子が結晶膜102内に導入され、結晶膜102内にドープ領域110を形成する。ドープ領域110は結晶膜102上にマスク112を形成することによって形成することができる。マスク112は開口114を有し、開口114は結晶膜102のドーパントが導入されるべき位置すなわち領域110を規定する。マスク112はフォトレジスト膜を結晶膜102上の一面に堆積すること、及び周知のフォトリソグラフィプロセス、によって形成されるフォトレジストのマスクとすることができる。フォトリソグラフィプロセスとは、例えばフォトレジスト膜に開口114を形成するためのマスキング、露光及び現像等である。理想的にはフォトレジストマスク112が用いられるが、例えば、これらに限られないが、シリコン酸化膜、シリコン窒化膜若しくはシリコン酸窒化膜、又はこれらの組み合わせから形成されるハードマスク等の、その他の種類のマスクも使用可能である。そして、例えば開口114を介したイオン注入によって、ドーパントを領域110に導入することが可能である。マスク112は、マスク112に覆われた位置にある結晶膜102にドーパントが導入されるのを防止する。本発明の一実施形態では、０°の注入角度（すなわち、基板104面に垂直な注入角度）を用いてドーパントが導入される。このようにして、ドーパントは開口114と位置整合されて結晶膜102の領域110に導入される。本発明の実施形態では、０°又は実質的に０°のイオン注入角が望ましいが、角度方向の濃度分布を備えるドープ領域が望ましい場合には、より大きい角度でのイオン注入を用いることもできる。ドープ領域110を形成するために、本発明の実施形態はマスク112及びイオン注入を用いているが、その他の周知技術もドープ領域110を形成するために用いることができる。例えば、これらに限られないが、固相拡散などである。
【０００９】
結晶膜102に導入されたドーパント原子は、結晶膜102を形成する原子とは十分に異なる大きさを有する。ドーパントは、それらが結晶膜102の格子内の原子を置換するとき、格子の対称性を歪ませ、かつ格子を非対称又は非縮退にするのに十分な程度に結晶膜の原子とは異なる（すなわち、大きい又は小さい）物理サイズを有する。本発明の一実施形態では、ドーパント原子は結晶格子の原子より小さい。本発明の代わりの実施形態では、ドーパント原子は物理的に結晶格子の原子より大きい。本発明の一実施形態では、ドーパントは結晶膜に関して電気的に中性であり、そのため、それらが活性化されるとき結晶膜の導電性を変化させない。本発明の一実施形態では、ドーパントは結晶膜に関して電気的に中性ではなく、結晶膜を導電型（すなわち、ｎ型又はｐ型）の結晶膜にさせる。
【００１０】
ドーパント原子は十分な大きさであり、そのため、それらが格子内の原子を置換するとき、それらは格子エネルギーを十分な量だけ変化させ、一方を他方に対して選択的にエッチングすることを可能にする。
【００１１】
本発明の一実施形態では、結晶膜がシリコンであるとき、ドーパント原子はボロン又は炭素とすることができる。本発明の一実施形態では、結晶膜がガリウム砒素であるとき、ドーパント原子はボロン又は炭素とすることができる。本発明の一実施形態では、結晶膜がInSbであるとき、ドーパント原子はボロン、炭素又はリンとすることができる。非縮退膜をエッチングすることなく縮退膜を選択的にエッチングすることが可能な程度にまで縮退結晶膜102を非縮退結晶膜にするため、十分な濃度を生成するように十分な数のドーパントが結晶膜102の領域110に導入される。1×1015原子/cm3と1×1022原子/cm3との間のドーパント濃度範囲は適度なエッチング差をもたらすことが見出された。
【００１２】
認識されるべきは、図１Ｂに示されるようにこの時点では、ドーパントは結晶膜102の領域110に導入されているが、格子内の格子間の割り込み位置に属していることである。すなわち、この時点ではドーパントは、ドーパント原子が結晶格子の原子を置換するための“活性化”が為されていない。
【００１３】
続いて、図１Ｃに示されるように、領域110のドーパントが活性化され、ドーパントは結晶格子内を格子間位置から移動し、格子の原子を置換する。ドーパント原子は格子を構成する原子とは異なる物理サイズを有するので、ドーパント原子による格子原子の置換によって、領域110の結晶膜は歪ませられて非対称になる。それにより、“非縮退”結晶格子領域116が形成される。ドーパント原子は、結晶格子の原子を置換するに連れて、領域116の結晶格子を非対称にし、縮退結晶格子102に対して“エネルギーダンプ”を生じさせる要因となる。“エネルギーダンプ”は非縮退結晶格子領域116を生成するが、非縮退結晶格子領域116は結晶膜102の縮退結晶格子部分118と比較して、低い格子エネルギー及び安定な構造を有する。ドーパントの活性化は本質的に、図１Ｃに示されるように非縮退領域116及び縮退領域118を有する結晶膜102を作り出す。非縮退格子領域116は結晶膜102の縮退格子領域118より低い（熱力学的により安定な）格子エネルギーを有し、安定であるので、非縮退格子領域116をエッチングするには縮退格子領域118より高い活性化障壁が越えられなければならない。エッチングに対する活性化障壁の差は、非縮退領域116をエッチングすることなく縮退部分118を選択的にエッチングするために活用され得る。
【００１４】
次に、図１Ｄに示されるように、非縮退格子部分116をエッチングすることなく、結晶膜102の縮退部分118がエッチングで除去される。縮退格子部分118は、非縮退格子部分116より不安定であり、それ故に、連合反応を利用するエッチャントが打ち勝つべき活性化エネルギー障壁は、縮退格子部分118に対する活性化エネルギーの方が非縮退部分116に対する活性化エネルギーより低い。連合反応を利用してエッチングを行い、かつ縮退格子部分の活性化エネルギー障壁に打ち勝つが非縮退格子部分116のそれには打ち勝てないエッチャントを用いることにより、非縮退部分をエッチングすることなく縮退部分をエッチングで除去することが可能である。連合反応を利用してエッチングを行うエッチャントは、求核（又、ある場合には求電子）結合を利用するエッチャントであり、この結合によって格子（例えば、シリコン）を構成する原子が格子から移動する前にエッチャントに直接的に結合される。本発明の一実施形態では、連合反応を利用するエッチャントであり、かつ結晶膜の縮退部分118に対する反応しきい障壁に打ち勝つに十分であるが、非縮退部分116のそれには打ち勝てない活性化エネルギー又は化学的エネルギーを有するエッチャントを用いて、結晶膜がエッチングされる。このようにして、結晶膜102の非縮退部分116をエッチングすることなく、縮退格子部分118をエッチングで除去することが可能である。縮退格子部分118及び非縮退格子部分116を結晶膜に形成すること、及び適切なエッチャントを利用することによって、100：1より大きなエッチング選択比を得ることができる。
【００１５】
結晶膜102がシリコンである場合、非酸化性の塩基性溶液を有するウェットエッチャントを利用することにより、結晶膜102の非縮退格子部分116をエッチングで除去することなく、縮退格子部分をエッチングで除去することが可能である。本発明の一実施形態では、シリコン結晶膜118は水酸化物エッチャント、例えば、これらに限られないが、水酸化カリウム（KOH）及び水酸化アンモニウム等、を利用してエッチングされる。本発明の一実施形態では、シリコンエッチャントは９と１１との間のｐＨ値を有する。本発明の一実施形態では、縮退結晶膜118は体積含有率で１％から30％の間の水酸化アンモニウムを含むところの、水酸化アンモニウム及び水を有するウェットエッチャントで除去される。本発明の一実施形態では、水酸化アンモニウム及び水のエッチャントが15℃から45℃の間の温度で用いられ、エッチング処理中にメガソニック又は超音波のエネルギーが溶液に与えられる。本発明の一実施形態では、基板が回転させられながら縮退格子部分118が除去される。
【００１６】
結晶膜102がガリウム砒素又はInSbのとき、例えば、硝酸、又は酸存在下での過酸化水素等の、酸化剤を含むエッチャントを利用することによって、非縮退格子部分116をエッチングすることなく縮退部分118をエッチングで除去することができる。本発明の一実施形態では、InSb又はGaAsの縮退部分118は４未満のｐH値、理想的には２と４との間のｐH値を有するエッチャントでエッチングされる。
【００１７】
縮退格子部分118の除去後、非縮退部分116のみが残る。認識されるべきは、結晶膜102は、マスク104の開口114に直接的に位置整合されたパターン形成結晶膜116を生成するようにエッチングされていることである。加えて、結晶膜102はウェットエッチャントを用いて異方性エッチングされている（垂直方向の１方向のみにエッチングされている）。結晶膜102は、基板を有害なプラズマに晒すプラズマエッチャント又はその他のドライエッチング技術を必要とすることなく、垂直な側壁を備える結晶膜116パターンを生成するようにエッチングされている。さらに、結晶膜102は、エッチング中にマスクをそこにあらしめずして、結晶膜116パターンを生成するようにエッチングされている。このように、膜102はマスクレスプロセスでエッチングされる。さらに、本発明により、マスク及びウェットエッチャントを用いる膜パターン形成に一般に付随するマスクの横方向アンダーカットに苦しまされることなく、開口114との間で高度に忠実な形状116が作り出されている。
【００１８】
本発明の一実施形態では、パターン形成された結晶膜116は、例えば、これらに限られないがシリコン、ガリウム砒素、InSb等の半導体膜であり、図１Ｅに示されるような非プレーナ型又は３ゲートトランジスタのボディ若しくはフィンを形成するために用いられる。非プレーナ型トランジスタを形成するために、例えば二酸化シリコン又はシリコン窒化物等のゲート誘電層118が、パターン形成された結晶半導体膜116の頂部及び側壁を覆うように形成される。パターン形成された結晶半導体ボディ116の頂部及び側壁の表面に設けられたゲート誘電層118に接するように、ゲート電極120が形成される。ソース及びドレイン領域122が、図１Ｅに示されるように、ゲート電極に対して対応するように半導体ボディ116内に形成される。ゲート誘電層118及びゲート電極120は、図１Ｄに示される基板を覆うようにゲート誘電層118を一面に堆積し、それからゲート電極材料をゲート誘電膜を覆うように一面に堆積することによって形成され得る。ゲート誘電膜及びゲート金属膜は、その後、周知のフォトリソグラフィ及びエッチング技術により、ゲート電極120及びゲート誘電層118を形成するようにパターン形成される。次に、ソース及びドレイン領域122を形成するために、周知のイオン注入技術を用いて、ｎ型又はｐ型の何れかの導電型のイオンが半導体ボディ116に注入される。
【００１９】
図１Ａ乃至１Ｄに関して記載され且つ説明された本発明の実施形態は、縮退格子を有する結晶膜に始まり、膜の一部が非縮退格子にされ、そして、非縮退格子部分はエッチングで除去されることなく縮退格子部分がエッチング除去された。しかし、他の実施形態において、結晶膜をマスクレスで選択的にパターン形成するために同一の考え方を用いることができる。例えば、本発明の一実施形態では、非縮退格子を有する結晶膜が最初に設けられ得る。非縮退格子を有する結晶膜は、上述のように、対称構造を有する結晶格子内に比較的大きい又は小さい大きさのドーパントを代入して結晶格子を歪ませ、より低く、熱力学的に安定化された格子エネルギーを与えることにより形成され得る。例えば、最初の結晶膜は、非縮退格子を有する結晶膜をもたらすように格子内のシリコン原子を置換したボロン原子を有するシリコン結晶膜とすることができる。それから、格子の原子と同様の大きさの原子またはドーパントが非縮退格子のドーパント原子を置換し、縮退した又は非縮退性の程度が小さい結晶膜部分を作り出す。例えば、ボロンがドープされたシリコン結晶膜にシリコン原子が注入され、ボロン原子を置換し、シリコン膜を縮退、又はより小程度の非縮退性にする。縮退格子またはより小程度の非縮退性の格子部分は、その後、適当なエッチャントで除去されることが可能である。このようにして、変化のない非縮退結晶格子部分は残り、縮退又はより小程度の非縮退性に変化させられた結晶格子部分は除去される。
【００２０】
格子構造、又はエッチング選択比を変化させるエネルギーを変更することを利用する本発明の他の実施形態では、縮退格子構造を有する結晶膜が設けられる。それから、結晶膜の第１部分が、縮退結晶膜の原子を置換するドーパント原子でドープされ、第１程度の非縮退性、又は第１格子エネルギーを有する格子構造を備えた第１領域が設けられる。そして、縮退格子の第２部分が、異なるドーパント、又はより多くの或いはより少ない同一ドーパントでドープされ、第２程度の非縮退性又は第２格子エネルギーを有する格子構造を備えた第２領域が設けられる。双方の部分とも“非縮退”格子にされているが、格子エネルギーの差、又は“非縮退性”の程度の差は、他方をエッチングすることなく一方を選択的にエッチングすることを可能とするように活用され得る。このように、本発明の実施形態は、結晶膜の第１部分の格子構造又は格子エネルギーを第２部分のそれらに対して、他方をエッチングすることなく一方をエッチング可能な程度に変化させる。
【００２１】
図２Ａ乃至２Ｐは、本発明の選択性エッチングプロセスを活用するゲート置換技術を利用した、金属ゲート電極を備えるｐ型デバイス、及び金属ゲート電極を備えるｎ型非プレーナ型デバイスを形成する方法を例示している。ゲート置換技術は、ｐ型デバイス及びｎ型デバイスのための異なる材料で形成されたゲート電極を可能にする。このようにして、ｐ型デバイスのゲート電極はｐ型デバイスに調整された仕事関数を有することができ、同時に、ｎ型デバイスのゲート電極はｎ型デバイスに調整された仕事関数を有することができる。ゲート電極の仕事関数を特定のデバイス型に調整することにより、
ＣＭＯＳ集積回路の性能は劇的に改善され得る。図２Ａ乃至２Ｐは、伝統的なプレーナ型デバイスを有するＣＭＯＳ集積回路を形成するためのゲート置換方法を例示しているが、同一の技術が、図１Ｅに示されるような非プレーナ型デバイスすなわち３ゲートデバイスを有するＣＭＯＳ集積回路を形成するために用いられ得る。
【００２２】
本発明の実施形態に従ったＣＭＯＳ集積回路を形成するため、第１に、例えばシリコン単結晶基板等の半導体基板202が設けられる。基板202は、ｎ型デバイスのためにｐ導電型にドープされた領域204、及びｐ型デバイスのためにｎ導電型にドープされた領域206を含んでいる。分離領域208、例えばトレンチ分離領域（ＳＴＩ）等、が領域204と領域206とを電気的に分離するために基板202に形成されている。次に、図２Ａに示されるように、犠牲ゲート誘電層212が基板202上に形成される。犠牲ゲート誘電層212は、理想的には、犠牲ゲート電極材料の除去又はエッチングの際に十分にエッチングされない材料から形成される。後に犠牲ゲート電極が除去されるときに、この層が下地の半導体ボディを保護し得るようにするためである。犠牲ゲート電極材料及び半導体基板202が例えばシリコン等の同一材料から形成されているとき、これは特に重要である。本発明の一実施形態では、犠牲ゲート誘電体は酸化物であり、例えば、10Åと30Åとの間の厚さに形成された二酸化シリコンである。犠牲ゲート誘電体が成長される誘電体である場合、それは半導体基板202の露出表面にのみ形成され、分離領域208上には形成されない。犠牲ゲート誘電体が体積膜である場合、図２Ａに示されるように、それは半導体基板202だけでなく分離領域208上にも一面に形成される。
【００２３】
続いて、犠牲ゲート電極材料が犠牲ゲート誘電体上の一面に堆積される。犠牲ゲート電極材料213は、後に形成される非プレーナ型デバイスのゲート電極の高さに望まれる厚さまで堆積される。犠牲ゲート電極材料及び犠牲ゲート誘電体は、それから、周知の技術によってパターン形成される。周知の技術とは、例えば、図２Ｂに示されるようなｎ型デバイスの犠牲ゲート電極214、及びｐ型デバイスの犠牲ゲート電極216を形成するためのフォトリソグラフィ及びエッチングである。犠牲ゲート電極214及び216は、後に形成されるｐ型デバイス及びｎ型デバイスのゲート電極に望まれるのと同一の形状及び同一の位置にパターン形成される。
【００２４】
犠牲ゲート電極材料は、変質犠牲材料に変質され得る材料であり、それにより、犠牲材料又は変質犠牲材料の何れかが選択的にエッチング又は除去され、他方はエッチング又は除去されることがないような材料である。すなわち、犠牲ゲート電極材料は、以下の何れかのように変質され得る材料で形成される：（１）変質犠牲材料はエッチング又は除去されるが、変質前の犠牲材料をエッチングすることはない、又は（２）変質前の犠牲材料はエッチング又は除去されるが、変質犠牲材料をエッチング又は除去することはない。後述するように、ｐ型犠牲ゲート電極とｎ型犠牲ゲート電極との間にこの違いを設けることは、異なる犠牲ゲート電極が別々の時点で除去されることを可能にし、開口が後に異なる材料で充填されることを可能にする。
【００２５】
本発明の一実施形態では、犠牲材料は結晶構造を有する材料であり、例えば、膜をエッチングするために必要な活性化エネルギーを増大させることによって変質され得る多結晶膜又は単結晶膜などである。本発明の一実施形態では、結晶膜は、非対称格子又は“非縮退”格子を作り出すようにドーパントを配置することによって変化され得る対称格子又は縮退格子を有する。本発明の一実施形態では、犠牲膜は結晶格子を変化させることによって変えられ得る結晶膜であり、変化後の結晶格子は変化前の結晶格子よりエッチングに対して十分に高い活性化エネルギー障壁を有する。本発明の一実施形態では、犠牲材料はドーパント原子で膜内の結晶格子の原子を置換することによって変えられる結晶膜であり、それによって、変化前の結晶格子より高い活性化エネルギーを有する変化後の結晶格子が形成される。換言すれば、犠牲膜を変化させ、それに変化前の犠牲膜より高い活性化障壁を与えるように、ドーパントが結晶格子内に配置される。このように、変化前の膜をエッチングで除去するために十分に高い活性化エネルギーを有するが、変化後の膜をエッチングするためには十分に高い活性化エネルギーを有さないエッチャントは、変化前の膜のみをエッチングし、変化後の膜はエッチングしないことになる。このように、本発明の実施形態は、十分に異なる格子エネルギーを生成するように変質され得る犠牲材料を利用し、このエネルギーの差が、一方を選択的に除去し他方を除去しないように活用される。本発明の一実施形態では、ｎ型領域上の犠牲ゲート電極とｐ型領域上の変質された犠牲ゲート電極との活性化エネルギー差は、一方をエッチングし他方をエッチングしないことを可能にするのに十分である。加えて、本発明の一実施形態では、ｐ型デバイスの犠牲ゲート電極材料、及びｎ型デバイスの犠牲ゲート電極材料の双方が変質されるが、変質後の膜間の差が一方を他方に対して選択的にエッチングすることを可能にするのに十分であるように変質される。本発明の一実施形態では、犠牲膜はポリシリコン膜である。本発明の他の実施形態では、犠牲膜は単結晶シリコン膜又はエピタキシャルシリコン膜である。本発明の一実施形態では、ポリシリコンの犠牲ゲート電極材料は、ボロン原子で結晶格子内のシリコン原子を置換することによって変質される。
【００２６】
続いて、必要であれば、半導体基板202の犠牲ゲート電極214及び216に対して対向する両側を、ソース及びドレイン領域の形成に用いられる同一導電型の不純物でドーピングすることによって、頂上領域すなわちソース及びドレイン領域の延在部が形成されてもよい。本発明の一実施形態では、頂上領域は周知のイオン注入技術を用いて形成される。第１に、図２Ｃに示されるように、ｎ型デバイスの領域上にフォトレジストマスク218が形成され、ｐ型デバイスの領域はマスクされずに残される。それから、ｐ型デバイスの犠牲ゲート電極216のエッジ外側に位置整合されてｐ型不純物が半導体基板202にイオン注入される。犠牲ゲート電極216は、半導体基板202のチャネル領域209が頂上形成工程中にｐ型ドーパントでドープされるのを防止する。この時、犠牲ゲート電極はｐ型ドーパントでドープされる。注入プロセスはｐ型ドーパント、例えばボロン等、を犠牲ゲート電極216内に置く。しかしながら、ドーパントはこの時点では未だ高温プロセスによって活性化されていないので、ドーパント原子は格子内の格子間位置にあり、格子内の原子と未だ置換されていない。本発明の一実施形態では、半導体基板202及び犠牲ゲート電極216がシリコンであるとき、ボロン濃度が1×1019から1×1021原子/cm3の間である頂上領域211を後に形成するように、それらはボロンイオンを用いて技術的によく知られたドーズ量とエネルギーでドープされ得る。フォトレジストマスク218はｎ型デバイス領域がｐ導電型イオンでドープされることを防止する。
【００２７】
続いて、図２Ｄに示されるように、フォトレジストマスク218が除去され、ｐ型デバイス上にフォトレジストマスク220が形成され、ｎ型デバイスはマスクされずに残される。次に、ｎ型不純物イオンが頂上領域213を形成するように、犠牲ゲート電極に対して対向する半導体基板202にイオン注入される。犠牲ゲート電極214は、半導体基板202のチャネル領域215が頂上形成工程中にドープされるのを防止する。この時、犠牲ゲート電極214はやはりｐ型ドーパントでドープされる。しかしながら、ドーパントはこの時点では未だ高温プロセスによって活性化されていないので、ドーパントは犠牲ゲート電極214及び半導体基板202の格子内の格子間位置にあり、格子内の原子と未だ置換されていない。本発明の一実施形態では、半導体基板202及び犠牲ゲート電極214がシリコンであるとき、1×1019から1×1021原子/cm3の間のｎ型濃度を有する頂上領域を作り出すように、砒素原子又はリン原子が技術的によく知られたドーズ量とエネルギーで注入され得る。そして、フォトレジストマスク220が除去される。
【００２８】
次に、必要な場合には、誘電体側壁スペーサ222が、図２Ｅに示されるように犠牲ゲート電極214及び216の対向する側壁に沿って形成される。側壁スペーサは周知の如何なる技術によって形成されてもよく、例えば、等角の側壁スペーサ誘電体を、犠牲ゲート電極214及び216の頂部表面及び側壁、並びに基板202の露出表面を含む基板上の一面に堆積させることによって形成される。誘電体スペーサ材料はスペーサ222に望まれる幅にほぼ等しい厚さに堆積される。本発明の一実施形態では、誘電体スペーサ材料は20Åから350Åの間の厚さに堆積される。スペーサ材料は、例えばシリコン窒化物、シリコン酸化物、シリコン酸窒化物又はそれらの組み合わせ等の誘電体とすることができる。本発明の一実施形態では、スペーサ材料はホットウォール低圧化学気相堆積（ＬＰＣＶＤ）プロセスによって形成されたシリコン窒化物である。そして、誘電体スペーサ材料は異方性のエッチバックが為され、犠牲ゲート電極214及び216の水平表面（例えば、頂部表面）、並びに半導体基板202及び絶縁基板202の頂部表面から誘電体スペーサ材料が除去される。その一方で、犠牲ゲート電極214及び216の垂直表面（例えば、側壁）のスペーサ材料は残され、図２Ｅに示されるような側壁スペーサ222を形成する。
【００２９】
この時点で、必要な場合には、１段高いソース及びドレイン領域を形成するように、追加のシリコンが基板202上に形成されてもよい。追加のシリコン、例えばエピタキシャルシリコン等、が周知の選択的な堆積プロセスを利用して半導体基板202の露出表面に形成され得る。選択的シリコン堆積プロセスは、エピタキシャルシリコン等のシリコンを含む領域上、例えば基板202に堆積し、シリコンを含まない領域、例えば側壁スペーサ222にはシリコンを堆積しない。
【００３０】
続いて、犠牲ゲート電極214及び216に対して対向する半導体基板202に、高濃度のソース及びドレインコンタクト領域が形成されてもよい。本発明の一実施形態では、高濃度のソース及びドレイン領域がイオン注入によって形成される。このようなプロセスでは、ｎ型トランジスタ領域上にフォトレジストマスク224が形成され、ｐ型トランジスタ領域はマスクされずに残される。それから、基板上に形成された側壁スペーサのエッジ外側に位置整合されてｐ型ドーパントが半導体基板202にイオン注入され、ソース及びドレインコンタクト領域225を形成する。加えて、イオン注入プロセスはｐ型ドーパントを犠牲ゲート電極216に注入する。半導体基板202がシリコンであり、犠牲ゲート電極216がポリシリコンであるとき、ポリシリコンの犠牲ゲート電極216及びシリコン基板202内に1×1019から1×1021原子/cm3の間のボロン濃度を後に形成するように、ボロンイオンは技術的によく知られたドーズ量とエネルギーでドープされ得る。ドーパントはこの時点では未だ高温プロセスによって活性化されていないので、ドーパント原子は格子内の格子間位置にあり、格子内の原子と未だ置換されていない。犠牲ゲート電極216は、高濃度のソース及びドレインコンタクト注入の際にｐ型デバイスのチャネル領域209がｐ型不純物でドープされないように、チャネル領域209を隠す働きをする。さらに、側壁スペーサ222は、その下にある先に形成された半導体基板202の頂上領域211が、高濃度のソース及びドレイン注入によってドープされることを防止する。
【００３１】
次に、フォトレジストマスク224が除去される。そして、図２Ｇに示されるように、ｐ型トランジスタ領域上にフォトレジストマスク226が形成され、ｎ型トランジスタ領域はマスクされずに残される。次に、ｎ導電型イオンが高濃度にドープされたソース及びドレインコンタクト領域を形成するための犠牲ゲート電極214の側壁スペーサに対して対向する半導体基板202にイオン注入される。犠牲ゲート電極214は、高濃度のソース及びドレイン形成工程の際にｎ型デバイスのチャネル領域215がドープされないように、チャネル領域215を隠す働きをする。さらに、側壁スペーサ222は、その下にある先に形成された半導体基板202の頂上領域213が、高濃度のソース及びドレイン注入によってドープされることを防止する。高濃度のソース及びドレイン注入は同時に犠牲ゲート電極214をｎ型不純物でドープする。ドーパントは未だ高温プロセスによって活性化されていないので、ドーパントは犠牲ゲート電極214及び半導体基板202の格子内の格子間位置にあり、格子内の原子と未だ置換されていない。本発明の一実施形態では、半導体基板202及び犠牲ゲート電極がシリコンであるとき、1×1019から1×1021原子/cm3の間のリン濃度を後に形成するように、リン原子が技術的によく知られたドーズ量とエネルギーで注入され得る。
【００３２】
次に、図２Ｈに示されるように、半導体基板202内に置かれたドーパントを活性化するために基板がアニールされる。さらに、この活性化アニールは同時に、犠牲ゲート電極214及び216内に置かれたドーパントを活性化する。すなわち、基板はここで、半導体基板202内のｎ型ドーパント及びｐ型ドーパントを格子間位置から移動させ、格子内の原子と置換させるために十分な温度及び時間でアニールされ、ｎ型ソース及びドレイン領域、並びにｐ型ソース及びドレイン領域が形成される。本発明の一実施形態では、1×1019から1×1021原子/cm3の範囲内の濃度を有する頂上領域、並びに高濃度のソース及びドレインコンタクト領域がアニールによって形成される。アニールによって同時に、犠牲ゲート電極214内にあるｎ型ドーパントが格子間位置から移動され、犠牲ゲート電極214の格子内の原子と置換される。さらに、アニールによって同時に、ｐ型ドーパントが犠牲ゲート電極216内の格子間位置から移動され、犠牲ゲート電極216の格子内の原子と置換される。
【００３３】
本発明の一実施形態では、犠牲ゲート電極がポリシリコンであるとき、ボロン原子が犠牲ゲート電極216の格子内のシリコン原子を置換し、リン原子が犠牲ゲート電極214の格子内のシリコン原子を置換する。ボロン原子はシリコン原子より小さいため、シリコン原子の場合と比較して、ボロン原子はシリコン原子との、より近接し、より堅固な結合を格子内で形成する。その結果、シリコン格子はもはや完全な対称ではなく、格子の“エネルギーダンプ”を生じさせる。多結晶の犠牲ゲート電極216内のシリコン格子が対称性の低いもの、又は歪んだものとなるとき、結晶格子は“非縮退”である言うことができる。犠牲ゲート電極216内の結晶格子を“非縮退”にすること、及び現れたエネルギーダンプは、ボロンがドープされた多結晶の犠牲シリコン膜を、ドープされていないポリシリコン膜、すなわち対称格子又は“縮退”格子を有するポリシリコン膜と比較して、より安定にし、エッチングするには、より高い活性化エネルギーを必要とすることになる。このように、図２Ｈに示されるように、犠牲ポリシリコンゲート電極216内の熱的活性化は、犠牲ゲート電極216を変質犠牲ゲート電極228に変化させる。なお、変質犠牲ゲート電極228は変質前の犠牲ゲート電極とは異なるエッチング特性を有する。多結晶の犠牲ゲート電極214内のリン原子の活性化もまた、シリコン格子を歪ませ、或いは“非縮退”にするが、犠牲ポリシリコンゲート電極216におけるボロン原子より遙かに小さい程度である（これは、リン原子はシリコン原子の大きさに近い物理的大きさを有するからである）。リンドーパントは、ポリシリコン犠牲ゲート電極214のシリコン格子の僅かな歪みのみを生じさせる（すなわち、僅かにのみ格子を“非縮退”にする）ので、犠牲ゲート電極214は変質されないと見なし得る。イオン注入及び活性化の結果、変質犠牲ゲート電極228及び非変質犠牲ゲート電極214が形成されるが、これらは、変質犠牲ゲート電極をエッチングすることなく非変質犠牲ゲート電極を選択的にエッチングするために活用可能な異なる格子エネルギー及びエネルギー障壁を有する。
【００３４】
次に、図２Ｉに示されるように、誘電層230が基板上の一面に堆積される。誘電層は犠牲ゲート電極214及び変質犠牲ゲート電極228を含めて基板を完全に覆うに十分な厚さに形成される。誘電層230は、変質及び非変質犠牲ゲート材料228及び214に対して選択的にエッチングされ得る材料で形成される。すなわち、誘電体は、誘電層230を有意にエッチングすることなく犠牲ゲート電極214及び変質犠牲ゲート電極228が除去され得るところの材料で形成される。誘電層を一面に堆積した後、誘電膜の上表面が犠牲ゲート電極214及び変質犠牲ゲート電極228と平坦になり、かつ犠牲ゲート電極214及び変質犠牲ゲート電極228の頂部表面が図２Ｉに示されるように露出されるまで、誘電層が例えば化学機械平坦化（ＣＭＰ）によって平坦化される。
【００３５】
続いて、図２Ｊに示されるように、変質犠牲ゲート電極228は除去されることなく、犠牲ゲート電極214が除去される。犠牲ゲート電極214が除去された後、犠牲ゲート誘電層210も除去される。犠牲ゲート電極214の除去により、ｎ型デバイスのゲート電極が形成されることになる開口が形成される。犠牲ゲート電極214及び犠牲誘電層210を除去することにより、ｎ型デバイスの半導体基板のチャネル領域215が図２Ｊに示されるように露出される。
【００３６】
犠牲ゲート電極214は、変質犠牲ゲート電極材料228を有意にエッチングすることなく犠牲ゲート電極材料214をエッチング可能なエッチャントで除去される。本発明の一実施形態では、犠牲ゲート電極214はウェットエッチャントで除去される。本発明の一実施形態では、ウェットエッチャントは100：1より大きい犠牲ゲート電極材料の変質犠牲ゲート電極材料に対する選択比を有する（すなわち、ウェットエッチャントは、変質犠牲ゲート電極材料より少なくとも100倍速く犠牲ゲート電極材料をエッチングする）。本発明の一実施形態では、ｎ型ポリシリコン犠牲ゲート電極材料214がウェットエッチャントで除去される。本発明の一実施形態では、ｎ型ポリシリコン犠牲ゲート電極材料214がウェットエッチャントで除去される間、メガソニックエネルギーが印加される。本発明の一実施形態では、ｎ型ポリシリコン犠牲ゲート電極材料214が金属の水酸化物、例えば、これらに限られないが水酸化カリウム（KOH）または水酸化アンモニウム（NH4OH）、を有するウェットエッチャントで除去される。本発明の一実施形態では、犠牲ポリシリコンゲート電極214が、体積含有率で１％から30％の間の水酸化アンモニウムを含むところの水酸化アンモニウム及び水を有するウェットエッチャントで除去される。本発明の一実施形態では、水酸化アンモニウム及び水のエッチャントが15℃から45℃の間の温度に温められ、エッチング処理中にメガソニック又は超音波のエネルギーが溶液に与えられる。本発明の一実施形態では、基板が回転させられながら犠牲ゲート電極214が除去される。本発明の一実施形態では、変質犠牲ゲート電極228の結晶格子の活性化エネルギー障壁に打ち勝つに十分なエネルギーを有さないエッチャントで、犠牲ゲート電極214が除去される。このように、犠牲ゲート電極214のエッチングの際、変質犠牲ゲート電極228はエッチングされないままである。本発明により、ｐ型デバイスの犠牲ゲート電極を除去することなく、またマスク又はその他フォトリソグラフィプロセス工程を必要とすることなく、ｎ型デバイスの犠牲ゲート電極214の除去が可能になる。このように、犠牲ゲート電極214はマスクレス手法で除去され、そのことは、高価なフォトリソグラフィプロセス工程を節約し、本発明を製造可能なものにする。犠牲ゲート電極材料214が除去された時点で、エッチャントは犠牲誘電層210で停止する。本発明の一実施形態では、犠牲誘電層210は酸化膜であり、犠牲ゲート電極に対して少なくとも10：1の選択比を有する。次に犠牲ゲート誘電層210が、例えば、これに限られないが弗酸水溶液等のエッチャントで除去される。
【００３７】
続いて、ｎ型デバイスのゲート誘電層及びゲート電極材料が、図２Ｋに示されるように開口232内に形成される。最初にゲート誘電膜234が基板上の一面に堆積される。ゲート誘電体は半導体基板202のチャネル領域215を覆う。ゲート誘電体は周知の如何なるプロセスによって形成されてもよい。本発明の一実施形態では、二酸化シリコン又はシリコン酸窒化物等のゲート誘電層234の成長のために、例えばドライ酸化又はウェット酸化等の熱酸化プロセスが用いられる。本発明の他の実施形態では、高誘電率（高ｋ）ゲート誘電層の堆積のために、例えばＣＶＤ又はＡＬＤ等の等角の堆積プロセスが用いられる。次に、ｎ型デバイスのゲート電極材料236がゲート誘電体234上の一面に堆積される。ゲート電極材料236は周知のゲート電極材料の何れでもよい。本発明の一実施形態では、ゲート電極材料はｎ型デバイスのために調整された仕事関数を有する。本発明の一実施形態では、ゲート電極は3.9eVから4.2eVの間の仕事関数を有する。本発明の一実施形態では、半導体基板202がｐ型シリコンであるとき、ゲート電極材料は、約3.9eVと約4.2eVとの間の仕事関数を有するハフニウム、ジルコニウム、チタン、タンタル、及びアルミニウムから成るグループから選択される。次に、誘電層210の上表面が図２Ｌに示されるように露わにされるまで、ゲート電極材料236が平坦化される。ゲート電極材料及びゲート誘電体が誘電膜230の頂部から磨き落とされ、或いは除去された時点で、ｎ型デバイスのゲート電極238が形成される。
【００３８】
続いて、図２Ｍに示されるように、ｎ型デバイスのゲート電極238を除去することなく、変質犠牲ゲート電極228がここで除去される。変質犠牲ゲート電極228が除去された後、犠牲ゲート酸化膜210が除去される。変質犠牲ゲート電極228及び犠牲ゲート誘電層210の除去により、非プレーナ型ｐ型デバイスの半導体基板202のチャネル領域209が図２Ｍに示されるように露出される。さらに、変質犠牲ゲート電極228の除去により、ｐ型デバイスのゲート電極が後に形成されることになる開口240が誘電層230内に形成される。本発明の一実施形態では、ボロンがドープされたポリシリコン犠牲ゲート電極228が、水酸化テトラメチルアンモニウム及び水を含むウェットエッチャントを用いて除去される。本発明の一実施形態では、水酸化テトラメチルアンモニウムは体積含有率で溶液の10から35％の間である。本発明の一実施形態では、エッチングの間、水酸化テトラメチルアンモニウム溶液は60℃から95℃の間に加温される。本発明の一実施形態では、超音波又はメガソニックのエネルギー等の音響エネルギーがエッチング処理中に印加される。音響エネルギーはエッチャントを撹拌するが、それは、開口240から除去されるべき変質犠牲ゲート電極228からの残渣をエッチングすることを可能にし、また、新しいエッチャントが溝240内に入り込んで変質犠牲ゲート228をエッチングすることを可能にする。
【００３９】
本発明の一実施形態では、犠牲ゲート誘電体210が変質犠牲ゲート電極のエッチングにとってのエッチング停止層として機能するように、犠牲ゲート電極のエッチャントは犠牲ゲート誘電層に対して選択的である（すなわち、犠牲ゲート誘電体をエッチングしない、あるいは僅かにのみエッチングする）。このようにして、下にある半導体基板202はエッチャントから保護される。犠牲ゲート電極228の犠牲ゲート誘電体に対するエッチング選択比は少なくとも10：1であることが望ましい。
【００４０】
次に、犠牲ゲート誘電層210が除去される。本発明の一実施形態では、犠牲ゲート誘電層210は酸化膜であり、弗酸水溶液を含むエッチャントで除去され得る。
【００４１】
続いて、図２Ｎに示されるように、ｎ型デバイスのゲート誘電膜242が基板上の一面に堆積される。ゲート誘電体は半導体基板202のチャネル領域209の上表面及び側壁を覆う。ゲート誘電層242は周知の如何なるプロセスによって形成されてもよい。本発明の一実施形態では、ゲート誘電体は熱的に成長された酸化膜、例えばシリコン酸化物又はシリコン酸窒化物である。本発明の一実施形態では、例えばＣＶＤ又はＡＬＤ等の等角のプロセスによって堆積された堆積酸化膜である。ゲート誘電層は、酸化タンタル、酸化チタン、酸化ハフニウム、酸化ジルコニウム、ＰＺＴ、ＢＳＴ、酸化アルミニウム、及びそれらのケイ酸塩から成るグループから選択される高ｋ絶縁膜を有してもよい。ゲート誘電層242の一面的な堆積により、基板202上及びゲート電極238の露出部分の頂部上にゲート誘電層が形成される。次に、ｐ型デバイスのゲート電極材料244がゲート誘電層242上の一面に堆積される。ゲート電極材料244は周知のゲート電極材料の何れでもよい。本発明の一実施形態では、ゲート電極材料はｐ型デバイスのために調整された仕事関数を有する金属膜である。本発明の一実施形態では、半導体基板202がｎ型シリコンであるとき、ゲート電極材料は、約4.9eVと約5.2eVとの間の仕事関数を有するルテニウム、パラジウム、コバルト、ニッケル、又は導電性金属酸化物を有する。本発明の一実施形態では、ゲート電極244は4.9eVから5.2eVの間の仕事関数を有する。
【００４２】
続いて、図２Ｏに示されるように、誘電膜230の頂部表面に形成されたゲート電極材料244及びゲート誘電層242が誘電膜230の頂部表面から除去され、ｐ型デバイスのゲート電極246を形成するとともに、ｎ型デバイスのゲート電極238を露出する。誘電層230の頂部表面に形成されたゲート誘電層及びゲート電極244は、例えばＣＭＰ又はその他の適した手段によって除去され得る。この時点で、金属ゲート電極を備えるｎ型デバイス、及び金属ゲート電極を備えるｐ型デバイスのゲート置換プロセスを利用した製造が形作られている。必要であれば、図２Ｐに示されるようにｐ型及びｎ型デバイスを露出するように、誘電層230がここで除去されてもよい。例えば、相補型金属酸化物半導体（ＣＭＯＳ）集積回路を形成するために、ソース及びドレイン領域にシリサイドを形成し、ｎ型トランジスタとｐ型トランジスタとを相互接続して機能集積回路とするような処理がここで用いられてもよい。
【図面の簡単な説明】
【００４３】
【図１Ａ】本発明に従った結晶膜のエッチング方法を例示する図である。
【図１Ｂ】本発明に従った結晶膜のエッチング方法を例示する図である。
【図１Ｃ】本発明に従った結晶膜のエッチング方法を例示する図である。
【図１Ｄ】本発明に従った結晶膜のエッチング方法を例示する図である。
【図１Ｅ】図１Ａ乃至Ｄに例示されるように形成された選択性エッチングされた膜上への非プレーナ型デバイスの形成を例示する図である。
【図２Ａ】本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｂ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｃ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｄ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｅ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｆ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｇ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｈ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｉ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｊ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｋ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｌ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｍ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｎ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｏ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【図２Ｐ】図２Ａ乃至Ｐは、本発明に従った結晶膜の選択性エッチングを用いるゲート置換技術を利用した、ｎ型トランジスタ及びｐ型トランジスタを有するＣＭＯＳ集積回路の製造方法を例示する図である。
【特許請求の範囲】
【請求項１】
結晶膜をパターン形成する方法であって：
第１の原子を含む縮退格子を有する結晶膜を第１領域及び第２領域に形成する形成工程；
前記第１領域の前記結晶膜の格子間位置にドーパントを置く配置工程；
前記ドーパントが前記格子内の前記第１の原子を置換するように前記ドーパントを活性化する活性化工程であり、前記第１領域に非縮退格子を形成するが、前記第２領域は縮退格子のままであるところの活性化工程；及び
前記第１領域及び前記第２領域をウェットエッチャントに晒すエッチング工程であり、前記ウェットエッチャントは前記第１領域の前記非縮退格子をエッチングせずに前記第２領域の前記縮退格子をエッチングするところのエッチング工程；
を有する方法。
【請求項２】
請求項１に記載の方法であって、前記結晶膜が半導体膜であるところの方法。
【請求項３】
請求項２に記載の方法であって、前記半導体膜がシリコン膜であるところの方法。
【請求項４】
請求項３に記載の方法であって、前記シリコン膜が多結晶膜であるところの方法。
【請求項５】
請求項１に記載の方法であって、前記結晶膜がガリウム砒素及びInSbから成るグループから選択されるところの方法。
【請求項６】
請求項１に記載の方法であって、前記エッチャントが前記縮退格子をエッチングするために連合反応を用いるところの方法。
【請求項７】
請求項３に記載の方法であって、前記エッチャントが非酸化性の塩基性溶液であるところの方法。
【請求項８】
請求項７に記載の方法であって、前記エッチャントが水酸化物を有し、かつ９と１１との間のｐＨを有するところの方法。
【請求項９】
請求項５に記載の方法であって、前記エッチャントが酸存在下での酸化剤を有するところの方法。
【請求項１０】
請求項９に記載の方法であって、前記エッチャントが硝酸及び過酸化水素から成るグループから選択される酸化剤を有し、かつ前記エッチャントが２と４との間のｐＨを有するところの方法。
【請求項１１】
請求項１に記載の方法であって、前記第１領域の前記非縮退格子が第１格子エネルギーを有し、かつ前記第２領域の前記縮退格子が第２格子エネルギーを有し、前記第２格子エネルギーが前記第１格子エネルギーより熱力学的に高い（より安定でない）ところの方法。
【請求項１２】
請求項１に記載の方法であって、前記非縮退格子が前記エッチャントに対する第１活性化エネルギー障壁を有し、かつ前記縮退格子が前記エッチャントに対する第２活性化エネルギー障壁を有し、前記第２活性化エネルギー障壁が前記第１活性化エネルギー障壁より小さいところの方法。
【請求項１３】
請求項１２に記載の方法であって、前記エッチャントが前記第２活性化エネルギー障壁より大きく、かつ前記第１活性化エネルギー障壁より小さい化学エネルギーを有するところの方法。
【請求項１４】
結晶膜をパターン形成する方法であって：
第１の原子を含む格子を有する結晶膜に開口を有するマスクを形成する形成工程であり、前記開口が第１領域上に形成され、かつ前記マスクが第２領域を覆うところの形成工程；
前記開口の下にある前記結晶膜の前記第１領域に前記開口を介してドーパントを注入する注入工程；
前記マスクを除く除去工程；
前記第１領域にある前記結晶膜の前記格子内の前記第１の原子を前記ドーパントが置換するように前記結晶膜を熱する加熱工程；及び
前記第１領域及び前記第２領域をエッチャントに晒すエッチング工程であり、前記エッチャントは前記第１領域をエッチングせずに前記第２領域をエッチングするところのエッチング工程；
を有する方法。
【請求項１５】
請求項１４に記載の方法であって、前記第１領域の前記ドーパントを有する前記格子が非縮退格子であるところの方法。
【請求項１６】
請求項１５に記載の方法であって、前記第２領域の前記格子が縮退格子であるところの方法。
【請求項１７】
請求項１４に記載の方法であって、前記ドーパントが前記第１の原子より小さいところの方法。
【請求項１８】
請求項１４に記載の方法であって、前記ドーパントが前記第１の原子より大きいところの方法。
【請求項１９】
請求項１４に記載の方法であって、前記第１の原子がシリコンであり、かつ前記ドーパントの原子がボロンであるところの方法。
【請求項２０】
結晶膜をパターン形成する方法であって：
第１の原子を含む縮退格子を有する結晶膜を第１領域及び第２領域に設ける設膜工程；
前記第１領域の前記縮退格子の前記第１の原子をドーパント原子で置き換え、前記第１領域に非縮退格子を形成する置換工程；及び
前記非縮退格子を有する前記第１領域及び前記縮退格子を有する前記第２領域をエッチャントに晒すエッチング工程であり、前記エッチャントは前記第１領域をエッチングせずに前記第２領域をエッチングするところのエッチング工程；
を有する方法。
【請求項２１】
請求項２０に記載の方法であって、前記結晶膜がシリコンであるところの方法。
【請求項２２】
請求項２１に記載の方法であって、前記ドーパント原子がボロンであるところの方法。
【請求項２３】
結晶膜をパターン形成する方法であって：
非縮退格子を有する結晶膜を第１領域及び第２領域に設ける設膜工程；
前記第１領域の前記非縮退格子内で原子に置換させる置換工程であり、前記第１領域の前記格子を、縮退格子を有する格子、又は前記第２領域の前記格子より少ない非縮退格子を有する格子にする置換工程；及び
前記第１領域及び前記第２領域をエッチャントに晒すエッチング工程であり、前記エッチャントは前記第２領域の前記非縮退格子をエッチングせずに前記第１領域の前記縮退格子又は前記より少ない非縮退格子をエッチングするところのエッチング工程；
を有する方法。
【請求項２４】
請求項２３に記載の方法であって、前記非縮退格子を有する前記結晶膜がボロンをドープされたシリコン膜であるところの方法。
【請求項２５】
請求項２４に記載の方法であって、前記原子がシリコン原子であるところの方法。
【請求項２６】
集積回路の製造方法であって：
半導体基板の第１チャネル領域上に第１犠牲ゲート電極を形成し、かつ前記半導体基板の第２チャネル領域上に第２犠牲ゲート電極を形成する工程；
前記第１犠牲ゲート電極はエッチャントでエッチングされ、かつ前記第２犠牲ゲート電極はエッチングされないように、前記第１犠牲ゲート電極及び／又は前記第２犠牲ゲート電極を変化させる工程；
前記第１犠牲ゲート電極を覆うように、かつ前記第２犠牲ゲート電極を覆うように誘電層を形成する工程；
前記第１犠牲ゲート電極及び前記第２犠牲ゲート電極の頂部表面を露出するように前記誘電層を平坦化する工程；
前記第１犠牲ゲート電極及び／又は前記第２犠牲ゲート電極を変化させる工程の後に、第１の開口を形成して前記半導体基板の前記第１チャネル領域を露出するように、前記第２犠牲ゲート電極をエッチングすることなく前記第１犠牲ゲート電極を前記エッチャントでエッチングする工程；
前記半導体基板の前記第１チャネル領域上及び前記誘電膜の頂部表面に第１金属膜を堆積する工程；
第１金属ゲート電極を形成するように、前記誘電層の頂部から前記第１金属膜を除去する工程；
第２の開口を形成するように前記第２犠牲ゲート電極材料を除去する工程；
前記誘電層上及び前記第２の開口内に前記第１金属膜とは異なる第２金属膜を形成する工程；及び
第２金属ゲート電極を形成するように、前記誘電層の頂部から前記第２金属膜を除去する工程；
を有する製造方法。
【請求項２７】
請求項２６に記載の製造方法であって、前記第１金属膜が3.9eVと4.2eVとの間の仕事関数を有するところの製造方法。
【請求項２８】
請求項２６に記載の製造方法であって、前記第２金属膜が4.9eVから5.2eVの間の仕事関数を有するところの製造方法。
【請求項２９】
結晶膜を選択的にパターン形成する方法であって：
第１格子エネルギーを有する格子を持つ結晶膜を第１領域及び第２領域に設ける設膜工程；
前記第１領域と前記第２領域との間で格子エネルギーに差異を設けるように前記第１領域及び／又は前記第２領域の前記格子を変化させる変質工程；及び
前記第１領域及び前記第２領域をエッチャントに晒すエッチング工程であり、前記エッチャントは前記第１領域又は前記第２領域の何れか一方をエッチングし、他方の領域をエッチングしないところのエッチング工程；
を有する方法。
【請求項３０】
請求項２９に記載の方法であって、前記結晶膜がシリコン膜であるところの方法。
【請求項３１】
請求項３０に記載の方法であって、前記第１領域がボロン原子をドープすることによって変化させられるところの方法。
【請求項１】
結晶膜をパターン形成する方法であって：
第１の原子を含む縮退格子を有する結晶膜を第１領域及び第２領域に形成する形成工程；
前記第１領域の前記結晶膜の格子間位置にドーパントを置く配置工程；
前記ドーパントが前記格子内の前記第１の原子を置換するように前記ドーパントを活性化する活性化工程であり、前記第１領域に非縮退格子を形成するが、前記第２領域は縮退格子のままであるところの活性化工程；及び
前記第１領域及び前記第２領域をウェットエッチャントに晒すエッチング工程であり、前記ウェットエッチャントは前記第１領域の前記非縮退格子をエッチングせずに前記第２領域の前記縮退格子をエッチングするところのエッチング工程；
を有する方法。
【請求項２】
請求項１に記載の方法であって、前記結晶膜が半導体膜であるところの方法。
【請求項３】
請求項２に記載の方法であって、前記半導体膜がシリコン膜であるところの方法。
【請求項４】
請求項３に記載の方法であって、前記シリコン膜が多結晶膜であるところの方法。
【請求項５】
請求項１に記載の方法であって、前記結晶膜がガリウム砒素及びInSbから成るグループから選択されるところの方法。
【請求項６】
請求項１に記載の方法であって、前記エッチャントが前記縮退格子をエッチングするために連合反応を用いるところの方法。
【請求項７】
請求項３に記載の方法であって、前記エッチャントが非酸化性の塩基性溶液であるところの方法。
【請求項８】
請求項７に記載の方法であって、前記エッチャントが水酸化物を有し、かつ９と１１との間のｐＨを有するところの方法。
【請求項９】
請求項５に記載の方法であって、前記エッチャントが酸存在下での酸化剤を有するところの方法。
【請求項１０】
請求項９に記載の方法であって、前記エッチャントが硝酸及び過酸化水素から成るグループから選択される酸化剤を有し、かつ前記エッチャントが２と４との間のｐＨを有するところの方法。
【請求項１１】
請求項１に記載の方法であって、前記第１領域の前記非縮退格子が第１格子エネルギーを有し、かつ前記第２領域の前記縮退格子が第２格子エネルギーを有し、前記第２格子エネルギーが前記第１格子エネルギーより熱力学的に高い（より安定でない）ところの方法。
【請求項１２】
請求項１に記載の方法であって、前記非縮退格子が前記エッチャントに対する第１活性化エネルギー障壁を有し、かつ前記縮退格子が前記エッチャントに対する第２活性化エネルギー障壁を有し、前記第２活性化エネルギー障壁が前記第１活性化エネルギー障壁より小さいところの方法。
【請求項１３】
請求項１２に記載の方法であって、前記エッチャントが前記第２活性化エネルギー障壁より大きく、かつ前記第１活性化エネルギー障壁より小さい化学エネルギーを有するところの方法。
【請求項１４】
結晶膜をパターン形成する方法であって：
第１の原子を含む格子を有する結晶膜に開口を有するマスクを形成する形成工程であり、前記開口が第１領域上に形成され、かつ前記マスクが第２領域を覆うところの形成工程；
前記開口の下にある前記結晶膜の前記第１領域に前記開口を介してドーパントを注入する注入工程；
前記マスクを除く除去工程；
前記第１領域にある前記結晶膜の前記格子内の前記第１の原子を前記ドーパントが置換するように前記結晶膜を熱する加熱工程；及び
前記第１領域及び前記第２領域をエッチャントに晒すエッチング工程であり、前記エッチャントは前記第１領域をエッチングせずに前記第２領域をエッチングするところのエッチング工程；
を有する方法。
【請求項１５】
請求項１４に記載の方法であって、前記第１領域の前記ドーパントを有する前記格子が非縮退格子であるところの方法。
【請求項１６】
請求項１５に記載の方法であって、前記第２領域の前記格子が縮退格子であるところの方法。
【請求項１７】
請求項１４に記載の方法であって、前記ドーパントが前記第１の原子より小さいところの方法。
【請求項１８】
請求項１４に記載の方法であって、前記ドーパントが前記第１の原子より大きいところの方法。
【請求項１９】
請求項１４に記載の方法であって、前記第１の原子がシリコンであり、かつ前記ドーパントの原子がボロンであるところの方法。
【請求項２０】
結晶膜をパターン形成する方法であって：
第１の原子を含む縮退格子を有する結晶膜を第１領域及び第２領域に設ける設膜工程；
前記第１領域の前記縮退格子の前記第１の原子をドーパント原子で置き換え、前記第１領域に非縮退格子を形成する置換工程；及び
前記非縮退格子を有する前記第１領域及び前記縮退格子を有する前記第２領域をエッチャントに晒すエッチング工程であり、前記エッチャントは前記第１領域をエッチングせずに前記第２領域をエッチングするところのエッチング工程；
を有する方法。
【請求項２１】
請求項２０に記載の方法であって、前記結晶膜がシリコンであるところの方法。
【請求項２２】
請求項２１に記載の方法であって、前記ドーパント原子がボロンであるところの方法。
【請求項２３】
結晶膜をパターン形成する方法であって：
非縮退格子を有する結晶膜を第１領域及び第２領域に設ける設膜工程；
前記第１領域の前記非縮退格子内で原子に置換させる置換工程であり、前記第１領域の前記格子を、縮退格子を有する格子、又は前記第２領域の前記格子より少ない非縮退格子を有する格子にする置換工程；及び
前記第１領域及び前記第２領域をエッチャントに晒すエッチング工程であり、前記エッチャントは前記第２領域の前記非縮退格子をエッチングせずに前記第１領域の前記縮退格子又は前記より少ない非縮退格子をエッチングするところのエッチング工程；
を有する方法。
【請求項２４】
請求項２３に記載の方法であって、前記非縮退格子を有する前記結晶膜がボロンをドープされたシリコン膜であるところの方法。
【請求項２５】
請求項２４に記載の方法であって、前記原子がシリコン原子であるところの方法。
【請求項２６】
集積回路の製造方法であって：
半導体基板の第１チャネル領域上に第１犠牲ゲート電極を形成し、かつ前記半導体基板の第２チャネル領域上に第２犠牲ゲート電極を形成する工程；
前記第１犠牲ゲート電極はエッチャントでエッチングされ、かつ前記第２犠牲ゲート電極はエッチングされないように、前記第１犠牲ゲート電極及び／又は前記第２犠牲ゲート電極を変化させる工程；
前記第１犠牲ゲート電極を覆うように、かつ前記第２犠牲ゲート電極を覆うように誘電層を形成する工程；
前記第１犠牲ゲート電極及び前記第２犠牲ゲート電極の頂部表面を露出するように前記誘電層を平坦化する工程；
前記第１犠牲ゲート電極及び／又は前記第２犠牲ゲート電極を変化させる工程の後に、第１の開口を形成して前記半導体基板の前記第１チャネル領域を露出するように、前記第２犠牲ゲート電極をエッチングすることなく前記第１犠牲ゲート電極を前記エッチャントでエッチングする工程；
前記半導体基板の前記第１チャネル領域上及び前記誘電膜の頂部表面に第１金属膜を堆積する工程；
第１金属ゲート電極を形成するように、前記誘電層の頂部から前記第１金属膜を除去する工程；
第２の開口を形成するように前記第２犠牲ゲート電極材料を除去する工程；
前記誘電層上及び前記第２の開口内に前記第１金属膜とは異なる第２金属膜を形成する工程；及び
第２金属ゲート電極を形成するように、前記誘電層の頂部から前記第２金属膜を除去する工程；
を有する製造方法。
【請求項２７】
請求項２６に記載の製造方法であって、前記第１金属膜が3.9eVと4.2eVとの間の仕事関数を有するところの製造方法。
【請求項２８】
請求項２６に記載の製造方法であって、前記第２金属膜が4.9eVから5.2eVの間の仕事関数を有するところの製造方法。
【請求項２９】
結晶膜を選択的にパターン形成する方法であって：
第１格子エネルギーを有する格子を持つ結晶膜を第１領域及び第２領域に設ける設膜工程；
前記第１領域と前記第２領域との間で格子エネルギーに差異を設けるように前記第１領域及び／又は前記第２領域の前記格子を変化させる変質工程；及び
前記第１領域及び前記第２領域をエッチャントに晒すエッチング工程であり、前記エッチャントは前記第１領域又は前記第２領域の何れか一方をエッチングし、他方の領域をエッチングしないところのエッチング工程；
を有する方法。
【請求項３０】
請求項２９に記載の方法であって、前記結晶膜がシリコン膜であるところの方法。
【請求項３１】
請求項３０に記載の方法であって、前記第１領域がボロン原子をドープすることによって変化させられるところの方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図２Ｏ】
【図２Ｐ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ｎ】
【図２Ｏ】
【図２Ｐ】
【公表番号】特表２００７−５１７４０６（Ｐ２００７−５１７４０６Ａ）
【公表日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願番号】特願２００６−５４７３９１（Ｐ２００６−５４７３９１）
【出願日】平成１６年１２月２３日（２００４．１２．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３３９３
【国際公開番号】ＷＯ２００５／０６７０２０
【国際公開日】平成１７年７月２１日（２００５．７．２１）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願日】平成１６年１２月２３日（２００４．１２．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３３９３
【国際公開番号】ＷＯ２００５／０６７０２０
【国際公開日】平成１７年７月２１日（２００５．７．２１）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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