表示装置及び電子機器
【課題】画素電極電位に起因したオフリーク電流が上昇しにくい低消費電力の表示装置を提供すること。
【解決手段】表示装置は、対向配置された第１の基板及び第２の基板と、第１の基板と第２の基板との間に配置された表示素子と、第１の基板の表示素子側に形成された薄膜トランジスター２４と、薄膜トランジスター２４の表示素子側に、平面視で薄膜トランジスター２４と重なるように形成された画素電極２１と、薄膜トランジスター２４と画素電極２１との間の層に形成されたシールド電極２６と、を備える。シールド電極２６は、平面視で少なくとも薄膜トランジスター２４の低濃度不純物領域に重なる位置に配置される。
【解決手段】表示装置は、対向配置された第１の基板及び第２の基板と、第１の基板と第２の基板との間に配置された表示素子と、第１の基板の表示素子側に形成された薄膜トランジスター２４と、薄膜トランジスター２４の表示素子側に、平面視で薄膜トランジスター２４と重なるように形成された画素電極２１と、薄膜トランジスター２４と画素電極２１との間の層に形成されたシールド電極２６と、を備える。シールド電極２６は、平面視で少なくとも薄膜トランジスター２４の低濃度不純物領域に重なる位置に配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスターを用いた表示装置及び電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス基板の画素回路には、少なくとも画素スイッチング用の薄膜トランジスター（ＴＦＴ）が構成される。ＴＦＴの形成方法として、ゲート電極をマスクとして不純物を打ち込むセルフアライン構造がある。この構造で形成したＴＦＴは寄生容量が少なく、ＴＦＴの特性を均一にすることができるが、オフリーク電流が大きいという問題点がある。このようなオフリーク電流が大きいＴＦＴを画素回路に用いると、消費電流の増加、表示ムラ、誤動作などの原因となる。
【０００３】
そこで、アクティブマトリクス基板には、チャネル領域の両端に不純物濃度が低い領域を形成したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造や、不純物を打ち込まない領域を形成したオフセット構造のＴＦＴが用いられている。このタイプのＴＦＴではドレイン端での電界が緩和されるので、オフリーク電流を低減することができる。従って、画素回路にＬＤＤ構造やオフセット構造のＴＦＴを用いることで、消費電流を小さく、かつ、表示ムラ、誤動作などを防止することができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１０２５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記に示すように、ＬＤＤ構造またはオフセット構造のＴＦＴを用いることで、オフリーク電流を低減することができる。しかしながら、画素ピッチを短くし、高解像度の画素を形成しようとした場合、絶縁膜を介してＴＦＴを覆うように画素電極を形成しなくてはならない場合がある。この構造の場合、画素電極からの漏れ電界が絶縁膜を介してＴＦＴに作用し、キャリアを誘起することが判明した。この結果、ＴＦＴの閾値電圧（Ｖｔｈ）がシフトし、オフリーク電流が増大することが判明した。
【０００６】
図９はＮ型ＴＦＴの電気特性と画素電極電位の関係を示した図である。ＴＦＴを覆う画素電極がない場合（Ｎｏｎｅ Ｐｉｘｅｌ）と比較し、画素電極が電位を持つ場合はＴＦＴの電気特性が変化する。特に、画素電極電位（Ｖｐｉｘｅｌ）がＴＦＴをオンとする極性の電位を持った場合には、ＴＦＴの電気特性がデプレッション型となるようにＶｔｈがシフトするため、Ｖｇｓ＝０Ｖにおけるリーク電流が増大してしまう。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するように、以下の形態または適用例として実現される。
【０００８】
［適用例１］第１の基板と、前記第１の基板に対向配置された第２の基板と、前記第１の基板と前記第２の基板との間に配置された表示素子と、前記第１の基板の前記表示素子側に形成された薄膜トランジスターと、前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、前記薄膜トランジスターは、ゲート電極と、前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、前記チャネル領域と同じ層内で形成され、平面視で前記ゲート電極の端部の外側に位置する低濃度不純物領域と、前記チャネル領域及び前記低濃度不純物領域と同じ層内で形成され、平面視で前記低濃度不純物領域の外側に位置する高濃度不純物領域と、を有し、前記シールド電極は、平面視で少なくとも前記低濃度不純物領域に重なる位置に配置されることを特徴とする表示装置。
【０００９】
発明者は、絶縁膜を介してＴＦＴを覆うように画素電極を形成した場合にオフリーク電流が増大する原因を、画素電極からの漏れ電界が前記絶縁膜を介してチャネル領域又はＬＤＤ領域に作用し、キャリアが誘起されることでＶｔｈがシフトすることにあると突き止めた。従って、上記表示装置によれば、シールド電極によって画素電極からの漏れ電界を遮蔽することができ、チャネル領域又はＬＤＤ領域でキャリアが誘起されることがなく、オフリーク電流の増大を抑制することができる。
【００１０】
［適用例２］上述の適用例において、前記薄膜トランジスターはスタガ型トランジスターであり、前記シールド電極は、平面視で、前記ゲート電極と前記チャネル領域とが重なる領域の全部又は一部に重ならないように配置される表示装置。
【００１１】
スタガ型のＴＦＴの場合、ゲート電極がチャネル領域に対してシールド電極として作用するため、少なくともＬＤＤ領域をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００１２】
［適用例３］上述の適用例において、前記薄膜トランジスターは逆スタガ型トランジスターであり、前記シールド電極は、平面視で前記チャネル領域及び前記低濃度不純物領域に重なる位置に配置される表示装置。
【００１３】
逆スタガ型のＴＦＴの場合、画素電極電位はチャネル領域及びＬＤＤ領域に影響する。よって、チャネル領域及びＬＤＤ領域をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００１４】
［適用例４］第１の基板と、前記第１の基板に対向配置された第２の基板と、前記第１の基板と前記第２の基板との間に配置された表示素子と、前記第１の基板の前記表示素子側に形成された薄膜トランジスターと、前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、前記薄膜トランジスターは、ゲート電極と、前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、前記チャネル領域と同じ層内で形成され、平面視で前記ゲート電極の端部の外側に位置するオフセット領域と、前記チャネル領域及び前記オフセット領域と同じ層内で形成され、平面視で前記オフセット領域の外側に位置する高濃度不純物領域と、を有し、前記シールド電極は、平面視で少なくとも前記オフセット領域に重なる位置に配置される表示装置。
【００１５】
発明者は、絶縁膜を介してＴＦＴを覆うように画素電極を形成した場合にオフリーク電流が増大する原因を、画素電極からの漏れ電界が前記絶縁膜を介してチャネル領域又はオフセット領域に作用し、キャリアが誘起されることでＶｔｈがシフトすることにあると突き止めた。従って上記表示装置によれば、シールド電極によって画素電極からの漏れ電界を遮蔽することができ、チャネル領域又はオフセット領域でキャリアが誘起されることがなく、オフリーク電流の増大を抑制することができる。
【００１６】
［適用例５］上述の適用例において、前記薄膜トランジスターはスタガ型トランジスターであり、前記シールド電極は、平面視で、前記ゲート電極と前記チャネル領域とが重なる領域の全部又は一部に重ならないように配置される表示装置。
【００１７】
スタガ型のＴＦＴの場合、ゲート電極がチャネル領域に対してシールド電極として作用するため、少なくともオフセット領域をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００１８】
［適用例６］上述の適用例において、前記薄膜トランジスターは逆スタガ型トランジスターであり、前記シールド電極は、平面視で前記チャネル領域及び前記オフセット領域に重なる位置に配置される表示装置。
【００１９】
逆スタガ型のＴＦＴの場合、画素電極電位はチャネル領域及びオフセット領域に影響する。よって、チャネル領域及びオフセット領域をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００２０】
［適用例７］第１の基板と、前記第１の基板に対向配置された第２の基板と、前記第１の基板と前記第２の基板との間に配置された表示素子と、前記第１の基板の前記表示素子側に形成された逆スタガ型の薄膜トランジスターと、前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、前記薄膜トランジスターは、ゲート電極と、前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、前記チャネル領域の一部に重なるように配置されたソース電極と、前記チャネル領域の一部に重なるように配置され、前記ソース電極との間に空隙を有して配置されたドレイン電極と、を有し、前記シールド電極は、平面視で少なくとも前記空隙に重なる位置に配置される表示装置。
【００２１】
上述の構造のＴＦＴによれば、ソース・ドレイン電極がシールド電極として作用するため、少なくともソース・ドレイン電極の間の空隙をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００２２】
［適用例８］上述の適用例において、前記薄膜トランジスターはＮ型であり、前記シールド電極は、前記薄膜トランジスターのソースに印加されている電位以下の電位を持つ配線に接続される表示装置。
【００２３】
このような構成によれば、シールド電極の電位によりＬＤＤ領域またはオフセット領域にキャリアが誘起されないため、オフリーク電流の増大を効果的に抑制することができる。
【００２４】
［適用例９］上述の適用例において、前記薄膜トランジスターはＰ型であり、前記シールド電極は、前記薄膜トランジスターのソースに印加されている電位以上の電位を持つ配線に接続される表示装置。
【００２５】
このような構成によれば、シールド電極の電位によりＬＤＤ領域またはオフセット領域にキャリアが誘起されないため、オフリーク電流の増大を効果的に抑制することができる。
【００２６】
［適用例１０］上述の適用例において、前記表示素子は電気泳動表示素子である表示装置。
【００２７】
［適用例１１］上述の適用例の前記表示装置を表示部に備える電子機器。
【図面の簡単な説明】
【００２８】
【図１】第１実施形態に係る表示装置の全体構成を示すブロック図。
【図２】第１実施形態に係る表示装置の画素の構成を示す等価回路図。
【図３】第１実施形態に係る表示装置の表示部の部分断面図。
【図４】画素の構成を具体的に示す平面図。
【図５】図４における画素スイッチング素子の断面図。
【図６】第２実施形態に係る表示装置のＴＦＴのＬＤＤ領域とシールド電極の関係を示す断面図。
【図７】第３実施形態に係る表示装置のＴＦＴにおける半導体層とシールド電極の関係を示す断面図。
【図８】第４実施形態に係る表示装置のＴＦＴにおける半導体層とシールド電極の関係を示す断面図。
【図９】画素電極電位によるＴＦＴの電気特性の変化を示すゲート電圧―ドレイン電流特性図。
【図１０】表示装置を適用した電子機器の一例たる腕時計の構成を示す正視図。
【図１１】表示装置を適用した電子機器の一例たる電子ペーパーの構成を示す斜視図。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施の形態について説明する。以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００３０】
（第１実施形態）
図１は、本実施形態に係る表示装置１の全体構成を示すブロック図である。表示装置１は、複数の画素２０が配列された表示部３と、走査線駆動回路６０と、データ線駆動回路７０とを備えている。表示部３には、走査線駆動回路６０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。画素２０は走査線４０とデータ線５０との交差部に対応して配置されている。各画素２０は走査線４０及びデータ線５０にそれぞれ接続されている。
【００３１】
図２は、画素２０の構成を示す等価回路図である。図２に示すように、画素２０には、画素スイッチング素子２４と、保持容量２５と、画素電極２１と、共通電極２２と、表示素子としての電気泳動素子５１とを備えている。画素スイッチング素子２４は、電界効果型のＮ型トランジスターである。画素スイッチング素子２４のゲート端子には走査線４０が接続され、ソース端子にはデータ線５０が接続され、ドレイン端子には保持容量２５の一端及び画素電極２１が接続されている。保持容量２５のもう一端は、容量線８０に接続されている。容量線８０は、走査線４０の延在方向に沿って配置され、データ線５０と平面視で交差するように配置されている。
【００３２】
図３は、本実施形態に係る表示装置１の表示部３の部分断面図である。図３に示すように、表示部３は、基板４１と対向基板４６との間に電気泳動素子５１が挟持される構成となっている。なお、本実施形態では、対向基板４６側に画像を表示することを前提として説明する。
【００３３】
基板４１は、例えばガラスやプラスチック等からなる基板である。基板４１上には、図示を省略するが、画素スイッチング素子２４、保持容量２５、走査線４０、データ線５０、容量線８０等が作りこまれた積層構造が形成されている。この積層構造の上層側に複数の画素電極２１がマトリクス状に設けられている。
【００３４】
対向基板４６は例えばガラスやプラスチック等からなる透明な基板である。対向基板４６における基板４１との対向面上には、共通電極２２が複数の画素電極２１と対向するように形成されている。共通電極２２は、例えばマグネシウム銀（ＭｇＡｇ）、インジウム・スズ酸化物（ＩＴＯ）、インジウム・亜鉛酸化物（ＩＺＯ）等の透明導電材料から形成されている。
【００３５】
電気泳動素子５１は、電気泳動粒子を含むマイクロカプセル４９を複数と、例えば樹脂等からなるバインダー４７と、接着層４８とを有している。複数のマイクロカプセル４９は、バインダー４７によって相互に固着されている。マイクロカプセル４９及びバインダー４７は、接着層４８によって基板４１に固定されている。
【００３６】
図４は、本実施形態に係る表示装置１の内、１つの画素２０の構成を具体的に示す平面図である。図５は、図４における一点鎖線（１）で示した切断線での断面を示す図であり、主に画素スイッチング素子２４の断面構造を示している。なお、図は説明用に要部を記載したものであり、対向基板の構成を省略している。
【００３７】
図５で示すように、画素２０の断面構造は、第１層としての半導体層３０、第２層としての、ゲート電極２７を含む第１配線層、第３層としての、データ線５０及びシールド電極２６を含む第２配線層、第４層としての、画素電極２１を含む画素電極層の４層構造となっている。図４に示すように、データ線５０と走査線４０の交点に対応して画素スイッチング素子２４が形成され、半導体層３０において設けられた電極と容量線８０に接続された第２層の電極とによって保持容量２５が形成されている。容量線８０は第２層により形成されている。
【００３８】
図５において、基板４１の上に図示されていない窒化シリコンおよび二酸化シリコンからなる下地絶縁膜が形成されている。下地絶縁膜は基板４１からの不純物の拡散を防止する役割を持つ。下地絶縁膜の上に、第１層の半導体層３０が配置されている。半導体層３０は、少なくとも一つのチャネル領域３３と、チャネル領域３３の外側に位置するＬＤＤ領域３２と、ＬＤＤ領域３２の外側に位置する高濃度不純物領域３１を有している。このようにＬＤＤ領域３２を持つ構造のＴＦＴは、ドレイン端においてドレイン−ソース間の電界が緩和されるので、オフリーク電流を低減することができる。
【００３９】
高濃度不純物領域３１には画素電位を給電するデータ線５０が接続されている。半導体層３０上にはゲート絶縁膜４２が形成されており、ゲート絶縁膜４２を介してチャネル領域３３と対峙する位置にゲート電極２７が第２層に形成されている。ここで、ゲート電極２７を形成後、ゲート電極２７をマスクとしてＬＤＤ領域３２へのイオン注入が行われる。従って、図５の断面においてチャネル領域３３の端部と、ゲート電極７２の端部とは平面視で一致している。
【００４０】
上記の構成により画素スイッチング素子２４が形成される。より詳しくは、画素スイッチング素子２４は、チャネル領域３３と、ＬＤＤ領域３２と、高濃度不純物領域３１のうちＬＤＤ領域３２に隣接する部分と、ゲート絶縁膜４２と、ゲート電極２７のうちチャネル領域３３に重なる部分とによって構成される。画素スイッチング素子２４を覆うように層間絶縁膜４３が形成され、層間絶縁膜４３上には第３層を構成するデータ線５０およびシールド電極２６が形成されている。シールド電極２６は容量線８０に電気的に接続され、平面視で少なくともＬＤＤ領域３２と重なっている。
【００４１】
第３層の上層には、図示しない窒化シリコンによる保護膜を備えるアクリル系樹脂による平坦化絶縁膜４４が形成され、その上層に画素電極２１が形成されている。画素電極２１は平面視で少なくとも画素スイッチング素子２４のＬＤＤ領域３２と重なっている。画素電極２１は平面視で画素スイッチング素子２４の全体に重なっていてもよい。
【００４２】
本実施形態によれば、半導体層３０と画素電極２１の間に、容量線８０に接続されたシールド電極２６が形成されている。かかる形態によれば、画素電極２１に印加された電位により画素スイッチング素子２４の方向に発生する漏れ電界は、シールド電極２６により阻まれるため、半導体層３０、特にＬＤＤ領域３２に対して漏れ電界が影響を及ぼさず、ＬＤＤ領域３２において不必要なキャリアが誘起されることがない。従ってＴＦＴのＶｔｈがシフトすることなく、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を阻むことができる。
【００４３】
さらに、本実施形態は、シールド電極２６がグラウンド電位に接続された容量線８０に接続されている。容量線８０には通常グラウンド電位を印加するため、係る形態によれば、シールド電極２６の電位は画素スイッチング素子２４におけるソース線の電位以下となる。従って、シールド電極２６の電位の影響によりＬＤＤ領域３２においてキャリアが誘起されずＴＦＴのＶｔｈがシフトしないため、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を好適に阻むことができる。
【００４４】
本実施形態ではシールド電極２６を容量線８０に接続したが、別途専用に用意したシールド電極用の配線に接続しても構わない。この場合、シールド電極２６の電位を独立して制御することができるため、容量線８０の電位を変化させるなどの駆動を行ってもシールド電極２６の電位を画素スイッチング素子２４のソース電位以下に固定することができる。
【００４５】
なお、画素スイッチング素子２４がＰ型の場合、シールド電極２６の電位を画素スイッチング素子２４のソース電位以上とする必要がある。シールド電極２６を容量線８０に接続する場合、容量線８０の電位を高電位と設定するか、容量線８０の電位をグラウンド電位とした上で画素に入力するデータを負電位とする。この場合、シールド電極２６の電位は画素スイッチング素子２４のソース電位以上となる。従って、シールド電極２６の電位の影響によりＬＤＤ領域３２においてキャリアが誘起されずＴＦＴのＶｔｈがシフトしないため、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を好適に阻むことができる。
【００４６】
（第２実施形態）
図６は、図５の断面図におけるシールド電極２６が、ＬＤＤ領域３２を覆い、ゲート電極２７の全てまたは一部を覆わないように形成した場合の断面図である。すなわち、シールド電極２６は、平面視で、ゲート電極２７とチャネル領域とが重なる領域の全部又は一部に重ならないように配置されている。ゲート電極２７は、画素スイッチング素子２４をオフ状態とする期間ではグラウンド電位に接続される。このため、ゲート電極２７上においては、画素電極２１がもつ電位による漏れ電界はゲート電極２７に阻まれ、半導体層３０に影響を及ぼすことはない。従って、シールド電極２６にてＬＤＤ領域３２の上を覆うことで、画素電極２１の漏れ電界によるオフリーク電流の上昇を阻むことができる。このようにシールド電極２６の面積を小さくすることによって、シールド電極２６とゲート電極２７との間、シールド電極２６と画素電極２１との間に発生する寄生容量を小さくすることができる。従って、走査線の駆動時などに発生する寄生容量の充放電電流を低減でき、低消費電力のＴＦＴパネルを作製することができる。
【００４７】
（第３実施形態）
図７は、画素スイッチング素子２４にＬＤＤ構造を持つ逆スタガ構造のＴＦＴを用いた場合の断面図である。逆スタガ構造のＴＦＴでは、基板４１の上に図示されていない下地絶縁膜が形成され、その上側にまずゲート電極２７が形成される。その上層にゲート絶縁膜４２を介して半導体層３０が形成され、画素スイッチング素子２４が形成される。本実施形態では、第１層がゲート電極２７を含む層、第２層が半導体層３０を含む層、第３層がソース・ドレイン電極３９を含む層、第４層がシールド電極２６を含む層、第５層が画素電極２１を含む層となる。
【００４８】
半導体層３０は、ゲート電極２７とゲート絶縁膜４２を介して対峙するチャネル領域３３とチャネル領域３３の外側に位置するＬＤＤ領域３２と、ＬＤＤ領域３２の外側に位置する真性領域３４により形成される。画素スイッチング素子２４は、チャネル領域３３、ＬＤＤ領域３２、ゲート絶縁膜４２及びゲート電極２７のうちチャネル領域３３に重なる部分によって構成される。このようにＬＤＤ領域３２を持つ構造のＴＦＴは、ドレイン端においてドレイン−ソース間の電界が緩和されるので、オフリーク電流を低減することができる。
【００４９】
画素スイッチング素子２４の半導体層３０には、第３層によるソース・ドレイン電極が接続される。これらを覆うように保護絶縁膜４５が形成され、保護絶縁膜４５上には第４層によるシールド電極２６が形成されている。シールド電極２６は容量線８０に電気的に接続され、平面視で少なくともチャネル領域３３及びＬＤＤ領域３２と重なっている。その上層には図示しない窒化シリコンによる保護膜を含むアクリル系樹脂による平坦化絶縁膜４４が形成され、その上層に画素電極２１が形成されている。画素電極２１は平面視で少なくとも画素スイッチング素子２４のＬＤＤ領域３２と重なっている。画素電極２１は平面視で画素スイッチング素子２４の全体に重なっていてもよい。
【００５０】
本実施形態によれば半導体層３０と画素電極２１の間に、容量線８０に接続されたシールド電極２６が形成されている。係る形態によれば、画素電極２１に印加された電位による漏れ電界はシールド電極２６により阻まれるため、半導体層３０、特にチャネル領域３３およびＬＤＤ領域３２に対して漏れ電界が影響を及ぼさず、キャリアが誘起されることがない。従ってＴＦＴのＶｔｈがシフトすることなく、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を阻むことができる。
【００５１】
（第４実施形態）
図８は、画素スイッチング素子２４にＬＤＤ構造を持たない逆スタガ構造のＴＦＴを用いた場合の断面図である。以下では図７との相違点を中心に説明する。基板４１の上に図示されていない下地絶縁膜が形成され、その上側にまずゲート電極２７が形成される。その上層にゲート絶縁膜４２を介して半導体層３０が形成され、画素スイッチング素子２４が形成される。半導体層３０は、ゲート電極２７とゲート絶縁膜４２を介して対峙するチャネル領域３３とチャネル領域３３の外側に位置する真性領域３４により形成される。
【００５２】
画素スイッチング素子２４の半導体層３０には、第３層によるソース・ドレイン電極が接続される。ソース・ドレイン電極は、いずれも平面視でチャネル領域３３の一部と重なっている。また、ソース・ドレイン電極は、チャネル長となる空隙をあけて形成される。換言すれば、ソース電極とドレイン電極との間の空隙の幅がチャネル長に相当する。これらを覆うように保護絶縁膜４５が形成され、保護絶縁膜４５上には第４層によるシールド電極２６が形成されている。シールド電極２６は容量線８０に電気的に接続され、平面視で少なくともソース電極およびドレイン電極間の空隙と重なっている。画素スイッチング素子２４は、チャネル領域３３、ゲート絶縁膜４２及びゲート電極２７のうちチャネル領域３３に重なる部分によって構成される。
【００５３】
本実施形態によれば半導体層３０と画素電極２１の間に、容量線８０に接続されたシールド電極２６が形成されている。係る形態によれば、画素電極２１に印加された電位による漏れ電界はシールド電極２６により阻まれるため、半導体層３０、特にチャネル領域３３およびＬＤＤ領域３２に対して漏れ電界が影響を及ぼさず、キャリアが誘起されることがない。従ってＴＦＴのＶｔｈがシフトすることなく、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を阻むことができる。
【００５４】
（変形例）
ＴＦＴのオフリーク電流を低減する方法として、ＬＤＤ構造のほかにオフセット構造がある。オフセット構造とは、チャネル領域３３と高濃度不純物領域３１の間に真性領域を設けた構造である。言い換えると、第１実施形態から第３実施形態中の低濃度不純物領域３２を真性領域に置き換えた構造である。
【００５５】
上記の各実施形態は、ＬＤＤ構造に替えてオフセット構造とした場合も適合する。従って、オフセット構造のＴＦＴであれば、上記の説明においてＬＤＤ構造をオフセット構造と置き換え、ＬＤＤ領域をオフセット領域と置き換えればよい。
【００５６】
（応用例）
本発明のシールド電極の効果は画素スイッチング素子だけに限らない。画素回路が複数のＴＦＴで構成されている場合、全てのＴＦＴに対して適用することができる。また、シールド電極の接続先は容量線や専用の独立配線に限らない。一例として、メモリー回路にラッチ回路を採用する画素回路の場合、Ｐ型ＴＦＴを覆うシールド電極は高電位電源線に接続し、Ｎ型ＴＦＴを覆うシールド電極はグラウンド電源線に接続すればよい。
【００５７】
（電子機器）
次に、上述した表示装置を適用した電子機器について、図１０及び図１１を参照して説明する。図１１は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
【００５８】
時計ケース１００２の正面には、上記実施形態の表示装置を含む表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００５９】
図１４は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の表示装置を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００６０】
以上の腕時計１０００、電子ペーパー１１００によれば、本発明に係る表示装置が採用されているので、消費電力が小さく、高品質な画像表示を行うことができる。
【００６１】
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る表示装置は好適に用いることができる。
【符号の説明】
【００６２】
１…表示装置、３…表示部、２０…画素、２１…画素電極、２２…共通電極、２３…表示素子、２４…画素スイッチング素子、２５…保持容量、２６…シールド電極、２７…ゲート電極、３０…半導体層、３１…高濃度不純物領域、３２…ＬＤＤ領域、３３…チャネル領域、３４…真性領域、４０…走査線、、４１…基板、４２…ゲート絶縁膜、４３…層間絶縁膜、４４…平坦化絶縁膜、４５…保護絶縁膜、４６…対向基板、４７…バインダー、４８…接着層、４９…マイクロカプセル、５０…データ線、５１…電気泳動素子、６０…走査線駆動回路、７０…データ線駆動回路、８０…容量線、１０００…腕時計、１００２…時計ケース、１００３…バンド、１００５…表示部、１０１０…竜頭、１０１１…操作ボタン、１０２１…秒針、１０２２…分針、１０２３…時針、１１００…電子ペーパー、１１０１…表示領域、１１０２…本体。
【技術分野】
【０００１】
本発明は、薄膜トランジスターを用いた表示装置及び電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス基板の画素回路には、少なくとも画素スイッチング用の薄膜トランジスター（ＴＦＴ）が構成される。ＴＦＴの形成方法として、ゲート電極をマスクとして不純物を打ち込むセルフアライン構造がある。この構造で形成したＴＦＴは寄生容量が少なく、ＴＦＴの特性を均一にすることができるが、オフリーク電流が大きいという問題点がある。このようなオフリーク電流が大きいＴＦＴを画素回路に用いると、消費電流の増加、表示ムラ、誤動作などの原因となる。
【０００３】
そこで、アクティブマトリクス基板には、チャネル領域の両端に不純物濃度が低い領域を形成したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造や、不純物を打ち込まない領域を形成したオフセット構造のＴＦＴが用いられている。このタイプのＴＦＴではドレイン端での電界が緩和されるので、オフリーク電流を低減することができる。従って、画素回路にＬＤＤ構造やオフセット構造のＴＦＴを用いることで、消費電流を小さく、かつ、表示ムラ、誤動作などを防止することができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１０２５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記に示すように、ＬＤＤ構造またはオフセット構造のＴＦＴを用いることで、オフリーク電流を低減することができる。しかしながら、画素ピッチを短くし、高解像度の画素を形成しようとした場合、絶縁膜を介してＴＦＴを覆うように画素電極を形成しなくてはならない場合がある。この構造の場合、画素電極からの漏れ電界が絶縁膜を介してＴＦＴに作用し、キャリアを誘起することが判明した。この結果、ＴＦＴの閾値電圧（Ｖｔｈ）がシフトし、オフリーク電流が増大することが判明した。
【０００６】
図９はＮ型ＴＦＴの電気特性と画素電極電位の関係を示した図である。ＴＦＴを覆う画素電極がない場合（Ｎｏｎｅ Ｐｉｘｅｌ）と比較し、画素電極が電位を持つ場合はＴＦＴの電気特性が変化する。特に、画素電極電位（Ｖｐｉｘｅｌ）がＴＦＴをオンとする極性の電位を持った場合には、ＴＦＴの電気特性がデプレッション型となるようにＶｔｈがシフトするため、Ｖｇｓ＝０Ｖにおけるリーク電流が増大してしまう。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するように、以下の形態または適用例として実現される。
【０００８】
［適用例１］第１の基板と、前記第１の基板に対向配置された第２の基板と、前記第１の基板と前記第２の基板との間に配置された表示素子と、前記第１の基板の前記表示素子側に形成された薄膜トランジスターと、前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、前記薄膜トランジスターは、ゲート電極と、前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、前記チャネル領域と同じ層内で形成され、平面視で前記ゲート電極の端部の外側に位置する低濃度不純物領域と、前記チャネル領域及び前記低濃度不純物領域と同じ層内で形成され、平面視で前記低濃度不純物領域の外側に位置する高濃度不純物領域と、を有し、前記シールド電極は、平面視で少なくとも前記低濃度不純物領域に重なる位置に配置されることを特徴とする表示装置。
【０００９】
発明者は、絶縁膜を介してＴＦＴを覆うように画素電極を形成した場合にオフリーク電流が増大する原因を、画素電極からの漏れ電界が前記絶縁膜を介してチャネル領域又はＬＤＤ領域に作用し、キャリアが誘起されることでＶｔｈがシフトすることにあると突き止めた。従って、上記表示装置によれば、シールド電極によって画素電極からの漏れ電界を遮蔽することができ、チャネル領域又はＬＤＤ領域でキャリアが誘起されることがなく、オフリーク電流の増大を抑制することができる。
【００１０】
［適用例２］上述の適用例において、前記薄膜トランジスターはスタガ型トランジスターであり、前記シールド電極は、平面視で、前記ゲート電極と前記チャネル領域とが重なる領域の全部又は一部に重ならないように配置される表示装置。
【００１１】
スタガ型のＴＦＴの場合、ゲート電極がチャネル領域に対してシールド電極として作用するため、少なくともＬＤＤ領域をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００１２】
［適用例３］上述の適用例において、前記薄膜トランジスターは逆スタガ型トランジスターであり、前記シールド電極は、平面視で前記チャネル領域及び前記低濃度不純物領域に重なる位置に配置される表示装置。
【００１３】
逆スタガ型のＴＦＴの場合、画素電極電位はチャネル領域及びＬＤＤ領域に影響する。よって、チャネル領域及びＬＤＤ領域をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００１４】
［適用例４］第１の基板と、前記第１の基板に対向配置された第２の基板と、前記第１の基板と前記第２の基板との間に配置された表示素子と、前記第１の基板の前記表示素子側に形成された薄膜トランジスターと、前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、前記薄膜トランジスターは、ゲート電極と、前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、前記チャネル領域と同じ層内で形成され、平面視で前記ゲート電極の端部の外側に位置するオフセット領域と、前記チャネル領域及び前記オフセット領域と同じ層内で形成され、平面視で前記オフセット領域の外側に位置する高濃度不純物領域と、を有し、前記シールド電極は、平面視で少なくとも前記オフセット領域に重なる位置に配置される表示装置。
【００１５】
発明者は、絶縁膜を介してＴＦＴを覆うように画素電極を形成した場合にオフリーク電流が増大する原因を、画素電極からの漏れ電界が前記絶縁膜を介してチャネル領域又はオフセット領域に作用し、キャリアが誘起されることでＶｔｈがシフトすることにあると突き止めた。従って上記表示装置によれば、シールド電極によって画素電極からの漏れ電界を遮蔽することができ、チャネル領域又はオフセット領域でキャリアが誘起されることがなく、オフリーク電流の増大を抑制することができる。
【００１６】
［適用例５］上述の適用例において、前記薄膜トランジスターはスタガ型トランジスターであり、前記シールド電極は、平面視で、前記ゲート電極と前記チャネル領域とが重なる領域の全部又は一部に重ならないように配置される表示装置。
【００１７】
スタガ型のＴＦＴの場合、ゲート電極がチャネル領域に対してシールド電極として作用するため、少なくともオフセット領域をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００１８】
［適用例６］上述の適用例において、前記薄膜トランジスターは逆スタガ型トランジスターであり、前記シールド電極は、平面視で前記チャネル領域及び前記オフセット領域に重なる位置に配置される表示装置。
【００１９】
逆スタガ型のＴＦＴの場合、画素電極電位はチャネル領域及びオフセット領域に影響する。よって、チャネル領域及びオフセット領域をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００２０】
［適用例７］第１の基板と、前記第１の基板に対向配置された第２の基板と、前記第１の基板と前記第２の基板との間に配置された表示素子と、前記第１の基板の前記表示素子側に形成された逆スタガ型の薄膜トランジスターと、前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、前記薄膜トランジスターは、ゲート電極と、前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、前記チャネル領域の一部に重なるように配置されたソース電極と、前記チャネル領域の一部に重なるように配置され、前記ソース電極との間に空隙を有して配置されたドレイン電極と、を有し、前記シールド電極は、平面視で少なくとも前記空隙に重なる位置に配置される表示装置。
【００２１】
上述の構造のＴＦＴによれば、ソース・ドレイン電極がシールド電極として作用するため、少なくともソース・ドレイン電極の間の空隙をシールド電極で覆うことにより、オフリーク電流の増大を抑制することができる。
【００２２】
［適用例８］上述の適用例において、前記薄膜トランジスターはＮ型であり、前記シールド電極は、前記薄膜トランジスターのソースに印加されている電位以下の電位を持つ配線に接続される表示装置。
【００２３】
このような構成によれば、シールド電極の電位によりＬＤＤ領域またはオフセット領域にキャリアが誘起されないため、オフリーク電流の増大を効果的に抑制することができる。
【００２４】
［適用例９］上述の適用例において、前記薄膜トランジスターはＰ型であり、前記シールド電極は、前記薄膜トランジスターのソースに印加されている電位以上の電位を持つ配線に接続される表示装置。
【００２５】
このような構成によれば、シールド電極の電位によりＬＤＤ領域またはオフセット領域にキャリアが誘起されないため、オフリーク電流の増大を効果的に抑制することができる。
【００２６】
［適用例１０］上述の適用例において、前記表示素子は電気泳動表示素子である表示装置。
【００２７】
［適用例１１］上述の適用例の前記表示装置を表示部に備える電子機器。
【図面の簡単な説明】
【００２８】
【図１】第１実施形態に係る表示装置の全体構成を示すブロック図。
【図２】第１実施形態に係る表示装置の画素の構成を示す等価回路図。
【図３】第１実施形態に係る表示装置の表示部の部分断面図。
【図４】画素の構成を具体的に示す平面図。
【図５】図４における画素スイッチング素子の断面図。
【図６】第２実施形態に係る表示装置のＴＦＴのＬＤＤ領域とシールド電極の関係を示す断面図。
【図７】第３実施形態に係る表示装置のＴＦＴにおける半導体層とシールド電極の関係を示す断面図。
【図８】第４実施形態に係る表示装置のＴＦＴにおける半導体層とシールド電極の関係を示す断面図。
【図９】画素電極電位によるＴＦＴの電気特性の変化を示すゲート電圧―ドレイン電流特性図。
【図１０】表示装置を適用した電子機器の一例たる腕時計の構成を示す正視図。
【図１１】表示装置を適用した電子機器の一例たる電子ペーパーの構成を示す斜視図。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施の形態について説明する。以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００３０】
（第１実施形態）
図１は、本実施形態に係る表示装置１の全体構成を示すブロック図である。表示装置１は、複数の画素２０が配列された表示部３と、走査線駆動回路６０と、データ線駆動回路７０とを備えている。表示部３には、走査線駆動回路６０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。画素２０は走査線４０とデータ線５０との交差部に対応して配置されている。各画素２０は走査線４０及びデータ線５０にそれぞれ接続されている。
【００３１】
図２は、画素２０の構成を示す等価回路図である。図２に示すように、画素２０には、画素スイッチング素子２４と、保持容量２５と、画素電極２１と、共通電極２２と、表示素子としての電気泳動素子５１とを備えている。画素スイッチング素子２４は、電界効果型のＮ型トランジスターである。画素スイッチング素子２４のゲート端子には走査線４０が接続され、ソース端子にはデータ線５０が接続され、ドレイン端子には保持容量２５の一端及び画素電極２１が接続されている。保持容量２５のもう一端は、容量線８０に接続されている。容量線８０は、走査線４０の延在方向に沿って配置され、データ線５０と平面視で交差するように配置されている。
【００３２】
図３は、本実施形態に係る表示装置１の表示部３の部分断面図である。図３に示すように、表示部３は、基板４１と対向基板４６との間に電気泳動素子５１が挟持される構成となっている。なお、本実施形態では、対向基板４６側に画像を表示することを前提として説明する。
【００３３】
基板４１は、例えばガラスやプラスチック等からなる基板である。基板４１上には、図示を省略するが、画素スイッチング素子２４、保持容量２５、走査線４０、データ線５０、容量線８０等が作りこまれた積層構造が形成されている。この積層構造の上層側に複数の画素電極２１がマトリクス状に設けられている。
【００３４】
対向基板４６は例えばガラスやプラスチック等からなる透明な基板である。対向基板４６における基板４１との対向面上には、共通電極２２が複数の画素電極２１と対向するように形成されている。共通電極２２は、例えばマグネシウム銀（ＭｇＡｇ）、インジウム・スズ酸化物（ＩＴＯ）、インジウム・亜鉛酸化物（ＩＺＯ）等の透明導電材料から形成されている。
【００３５】
電気泳動素子５１は、電気泳動粒子を含むマイクロカプセル４９を複数と、例えば樹脂等からなるバインダー４７と、接着層４８とを有している。複数のマイクロカプセル４９は、バインダー４７によって相互に固着されている。マイクロカプセル４９及びバインダー４７は、接着層４８によって基板４１に固定されている。
【００３６】
図４は、本実施形態に係る表示装置１の内、１つの画素２０の構成を具体的に示す平面図である。図５は、図４における一点鎖線（１）で示した切断線での断面を示す図であり、主に画素スイッチング素子２４の断面構造を示している。なお、図は説明用に要部を記載したものであり、対向基板の構成を省略している。
【００３７】
図５で示すように、画素２０の断面構造は、第１層としての半導体層３０、第２層としての、ゲート電極２７を含む第１配線層、第３層としての、データ線５０及びシールド電極２６を含む第２配線層、第４層としての、画素電極２１を含む画素電極層の４層構造となっている。図４に示すように、データ線５０と走査線４０の交点に対応して画素スイッチング素子２４が形成され、半導体層３０において設けられた電極と容量線８０に接続された第２層の電極とによって保持容量２５が形成されている。容量線８０は第２層により形成されている。
【００３８】
図５において、基板４１の上に図示されていない窒化シリコンおよび二酸化シリコンからなる下地絶縁膜が形成されている。下地絶縁膜は基板４１からの不純物の拡散を防止する役割を持つ。下地絶縁膜の上に、第１層の半導体層３０が配置されている。半導体層３０は、少なくとも一つのチャネル領域３３と、チャネル領域３３の外側に位置するＬＤＤ領域３２と、ＬＤＤ領域３２の外側に位置する高濃度不純物領域３１を有している。このようにＬＤＤ領域３２を持つ構造のＴＦＴは、ドレイン端においてドレイン−ソース間の電界が緩和されるので、オフリーク電流を低減することができる。
【００３９】
高濃度不純物領域３１には画素電位を給電するデータ線５０が接続されている。半導体層３０上にはゲート絶縁膜４２が形成されており、ゲート絶縁膜４２を介してチャネル領域３３と対峙する位置にゲート電極２７が第２層に形成されている。ここで、ゲート電極２７を形成後、ゲート電極２７をマスクとしてＬＤＤ領域３２へのイオン注入が行われる。従って、図５の断面においてチャネル領域３３の端部と、ゲート電極７２の端部とは平面視で一致している。
【００４０】
上記の構成により画素スイッチング素子２４が形成される。より詳しくは、画素スイッチング素子２４は、チャネル領域３３と、ＬＤＤ領域３２と、高濃度不純物領域３１のうちＬＤＤ領域３２に隣接する部分と、ゲート絶縁膜４２と、ゲート電極２７のうちチャネル領域３３に重なる部分とによって構成される。画素スイッチング素子２４を覆うように層間絶縁膜４３が形成され、層間絶縁膜４３上には第３層を構成するデータ線５０およびシールド電極２６が形成されている。シールド電極２６は容量線８０に電気的に接続され、平面視で少なくともＬＤＤ領域３２と重なっている。
【００４１】
第３層の上層には、図示しない窒化シリコンによる保護膜を備えるアクリル系樹脂による平坦化絶縁膜４４が形成され、その上層に画素電極２１が形成されている。画素電極２１は平面視で少なくとも画素スイッチング素子２４のＬＤＤ領域３２と重なっている。画素電極２１は平面視で画素スイッチング素子２４の全体に重なっていてもよい。
【００４２】
本実施形態によれば、半導体層３０と画素電極２１の間に、容量線８０に接続されたシールド電極２６が形成されている。かかる形態によれば、画素電極２１に印加された電位により画素スイッチング素子２４の方向に発生する漏れ電界は、シールド電極２６により阻まれるため、半導体層３０、特にＬＤＤ領域３２に対して漏れ電界が影響を及ぼさず、ＬＤＤ領域３２において不必要なキャリアが誘起されることがない。従ってＴＦＴのＶｔｈがシフトすることなく、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を阻むことができる。
【００４３】
さらに、本実施形態は、シールド電極２６がグラウンド電位に接続された容量線８０に接続されている。容量線８０には通常グラウンド電位を印加するため、係る形態によれば、シールド電極２６の電位は画素スイッチング素子２４におけるソース線の電位以下となる。従って、シールド電極２６の電位の影響によりＬＤＤ領域３２においてキャリアが誘起されずＴＦＴのＶｔｈがシフトしないため、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を好適に阻むことができる。
【００４４】
本実施形態ではシールド電極２６を容量線８０に接続したが、別途専用に用意したシールド電極用の配線に接続しても構わない。この場合、シールド電極２６の電位を独立して制御することができるため、容量線８０の電位を変化させるなどの駆動を行ってもシールド電極２６の電位を画素スイッチング素子２４のソース電位以下に固定することができる。
【００４５】
なお、画素スイッチング素子２４がＰ型の場合、シールド電極２６の電位を画素スイッチング素子２４のソース電位以上とする必要がある。シールド電極２６を容量線８０に接続する場合、容量線８０の電位を高電位と設定するか、容量線８０の電位をグラウンド電位とした上で画素に入力するデータを負電位とする。この場合、シールド電極２６の電位は画素スイッチング素子２４のソース電位以上となる。従って、シールド電極２６の電位の影響によりＬＤＤ領域３２においてキャリアが誘起されずＴＦＴのＶｔｈがシフトしないため、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を好適に阻むことができる。
【００４６】
（第２実施形態）
図６は、図５の断面図におけるシールド電極２６が、ＬＤＤ領域３２を覆い、ゲート電極２７の全てまたは一部を覆わないように形成した場合の断面図である。すなわち、シールド電極２６は、平面視で、ゲート電極２７とチャネル領域とが重なる領域の全部又は一部に重ならないように配置されている。ゲート電極２７は、画素スイッチング素子２４をオフ状態とする期間ではグラウンド電位に接続される。このため、ゲート電極２７上においては、画素電極２１がもつ電位による漏れ電界はゲート電極２７に阻まれ、半導体層３０に影響を及ぼすことはない。従って、シールド電極２６にてＬＤＤ領域３２の上を覆うことで、画素電極２１の漏れ電界によるオフリーク電流の上昇を阻むことができる。このようにシールド電極２６の面積を小さくすることによって、シールド電極２６とゲート電極２７との間、シールド電極２６と画素電極２１との間に発生する寄生容量を小さくすることができる。従って、走査線の駆動時などに発生する寄生容量の充放電電流を低減でき、低消費電力のＴＦＴパネルを作製することができる。
【００４７】
（第３実施形態）
図７は、画素スイッチング素子２４にＬＤＤ構造を持つ逆スタガ構造のＴＦＴを用いた場合の断面図である。逆スタガ構造のＴＦＴでは、基板４１の上に図示されていない下地絶縁膜が形成され、その上側にまずゲート電極２７が形成される。その上層にゲート絶縁膜４２を介して半導体層３０が形成され、画素スイッチング素子２４が形成される。本実施形態では、第１層がゲート電極２７を含む層、第２層が半導体層３０を含む層、第３層がソース・ドレイン電極３９を含む層、第４層がシールド電極２６を含む層、第５層が画素電極２１を含む層となる。
【００４８】
半導体層３０は、ゲート電極２７とゲート絶縁膜４２を介して対峙するチャネル領域３３とチャネル領域３３の外側に位置するＬＤＤ領域３２と、ＬＤＤ領域３２の外側に位置する真性領域３４により形成される。画素スイッチング素子２４は、チャネル領域３３、ＬＤＤ領域３２、ゲート絶縁膜４２及びゲート電極２７のうちチャネル領域３３に重なる部分によって構成される。このようにＬＤＤ領域３２を持つ構造のＴＦＴは、ドレイン端においてドレイン−ソース間の電界が緩和されるので、オフリーク電流を低減することができる。
【００４９】
画素スイッチング素子２４の半導体層３０には、第３層によるソース・ドレイン電極が接続される。これらを覆うように保護絶縁膜４５が形成され、保護絶縁膜４５上には第４層によるシールド電極２６が形成されている。シールド電極２６は容量線８０に電気的に接続され、平面視で少なくともチャネル領域３３及びＬＤＤ領域３２と重なっている。その上層には図示しない窒化シリコンによる保護膜を含むアクリル系樹脂による平坦化絶縁膜４４が形成され、その上層に画素電極２１が形成されている。画素電極２１は平面視で少なくとも画素スイッチング素子２４のＬＤＤ領域３２と重なっている。画素電極２１は平面視で画素スイッチング素子２４の全体に重なっていてもよい。
【００５０】
本実施形態によれば半導体層３０と画素電極２１の間に、容量線８０に接続されたシールド電極２６が形成されている。係る形態によれば、画素電極２１に印加された電位による漏れ電界はシールド電極２６により阻まれるため、半導体層３０、特にチャネル領域３３およびＬＤＤ領域３２に対して漏れ電界が影響を及ぼさず、キャリアが誘起されることがない。従ってＴＦＴのＶｔｈがシフトすることなく、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を阻むことができる。
【００５１】
（第４実施形態）
図８は、画素スイッチング素子２４にＬＤＤ構造を持たない逆スタガ構造のＴＦＴを用いた場合の断面図である。以下では図７との相違点を中心に説明する。基板４１の上に図示されていない下地絶縁膜が形成され、その上側にまずゲート電極２７が形成される。その上層にゲート絶縁膜４２を介して半導体層３０が形成され、画素スイッチング素子２４が形成される。半導体層３０は、ゲート電極２７とゲート絶縁膜４２を介して対峙するチャネル領域３３とチャネル領域３３の外側に位置する真性領域３４により形成される。
【００５２】
画素スイッチング素子２４の半導体層３０には、第３層によるソース・ドレイン電極が接続される。ソース・ドレイン電極は、いずれも平面視でチャネル領域３３の一部と重なっている。また、ソース・ドレイン電極は、チャネル長となる空隙をあけて形成される。換言すれば、ソース電極とドレイン電極との間の空隙の幅がチャネル長に相当する。これらを覆うように保護絶縁膜４５が形成され、保護絶縁膜４５上には第４層によるシールド電極２６が形成されている。シールド電極２６は容量線８０に電気的に接続され、平面視で少なくともソース電極およびドレイン電極間の空隙と重なっている。画素スイッチング素子２４は、チャネル領域３３、ゲート絶縁膜４２及びゲート電極２７のうちチャネル領域３３に重なる部分によって構成される。
【００５３】
本実施形態によれば半導体層３０と画素電極２１の間に、容量線８０に接続されたシールド電極２６が形成されている。係る形態によれば、画素電極２１に印加された電位による漏れ電界はシールド電極２６により阻まれるため、半導体層３０、特にチャネル領域３３およびＬＤＤ領域３２に対して漏れ電界が影響を及ぼさず、キャリアが誘起されることがない。従ってＴＦＴのＶｔｈがシフトすることなく、画素電極２１の電位による画素スイッチング素子２４のオフリーク電流の上昇を阻むことができる。
【００５４】
（変形例）
ＴＦＴのオフリーク電流を低減する方法として、ＬＤＤ構造のほかにオフセット構造がある。オフセット構造とは、チャネル領域３３と高濃度不純物領域３１の間に真性領域を設けた構造である。言い換えると、第１実施形態から第３実施形態中の低濃度不純物領域３２を真性領域に置き換えた構造である。
【００５５】
上記の各実施形態は、ＬＤＤ構造に替えてオフセット構造とした場合も適合する。従って、オフセット構造のＴＦＴであれば、上記の説明においてＬＤＤ構造をオフセット構造と置き換え、ＬＤＤ領域をオフセット領域と置き換えればよい。
【００５６】
（応用例）
本発明のシールド電極の効果は画素スイッチング素子だけに限らない。画素回路が複数のＴＦＴで構成されている場合、全てのＴＦＴに対して適用することができる。また、シールド電極の接続先は容量線や専用の独立配線に限らない。一例として、メモリー回路にラッチ回路を採用する画素回路の場合、Ｐ型ＴＦＴを覆うシールド電極は高電位電源線に接続し、Ｎ型ＴＦＴを覆うシールド電極はグラウンド電源線に接続すればよい。
【００５７】
（電子機器）
次に、上述した表示装置を適用した電子機器について、図１０及び図１１を参照して説明する。図１１は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
【００５８】
時計ケース１００２の正面には、上記実施形態の表示装置を含む表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００５９】
図１４は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の表示装置を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００６０】
以上の腕時計１０００、電子ペーパー１１００によれば、本発明に係る表示装置が採用されているので、消費電力が小さく、高品質な画像表示を行うことができる。
【００６１】
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る表示装置は好適に用いることができる。
【符号の説明】
【００６２】
１…表示装置、３…表示部、２０…画素、２１…画素電極、２２…共通電極、２３…表示素子、２４…画素スイッチング素子、２５…保持容量、２６…シールド電極、２７…ゲート電極、３０…半導体層、３１…高濃度不純物領域、３２…ＬＤＤ領域、３３…チャネル領域、３４…真性領域、４０…走査線、、４１…基板、４２…ゲート絶縁膜、４３…層間絶縁膜、４４…平坦化絶縁膜、４５…保護絶縁膜、４６…対向基板、４７…バインダー、４８…接着層、４９…マイクロカプセル、５０…データ線、５１…電気泳動素子、６０…走査線駆動回路、７０…データ線駆動回路、８０…容量線、１０００…腕時計、１００２…時計ケース、１００３…バンド、１００５…表示部、１０１０…竜頭、１０１１…操作ボタン、１０２１…秒針、１０２２…分針、１０２３…時針、１１００…電子ペーパー、１１０１…表示領域、１１０２…本体。
【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板に対向配置された第２の基板と、
前記第１の基板と前記第２の基板との間に配置された表示素子と、
前記第１の基板の前記表示素子側に形成された薄膜トランジスターと、
前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、
前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、
前記薄膜トランジスターは、
ゲート電極と、
前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、
前記チャネル領域と同じ層内で形成され、平面視で前記ゲート電極の端部の外側に位置する低濃度不純物領域と、
前記チャネル領域及び前記低濃度不純物領域と同じ層内で形成され、平面視で前記低濃度不純物領域の外側に位置する高濃度不純物領域と、を有し、
前記シールド電極は、平面視で少なくとも前記低濃度不純物領域に重なる位置に配置される、
ことを特徴とする表示装置。
【請求項２】
前記薄膜トランジスターはスタガ型トランジスターであり、前記シールド電極は、平面視で、前記ゲート電極と前記チャネル領域とが重なる領域の全部又は一部に重ならないように配置される、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記薄膜トランジスターは逆スタガ型トランジスターであり、前記シールド電極は、平面視で前記チャネル領域及び前記低濃度不純物領域に重なる位置に配置されることを特徴とする請求項１に記載の表示装置。
【請求項４】
第１の基板と、
前記第１の基板に対向配置された第２の基板と、
前記第１の基板と前記第２の基板との間に配置された表示素子と、
前記第１の基板の前記表示素子側に形成された薄膜トランジスターと、
前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、
前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、
前記薄膜トランジスターは、
ゲート電極と、
前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、
前記チャネル領域と同じ層内で形成され、平面視で前記ゲート電極の端部の外側に位置するオフセット領域と、
前記チャネル領域及び前記オフセット領域と同じ層内で形成され、平面視で前記オフセット領域の外側に位置する高濃度不純物領域と、を有し、
前記シールド電極は、平面視で少なくとも前記オフセット領域に重なる位置に配置される、
ことを特徴とする表示装置。
【請求項５】
前記薄膜トランジスターはスタガ型トランジスターであり、前記シールド電極は、平面視で、前記ゲート電極と前記チャネル領域とが重なる領域の全部又は一部に重ならないように配置される、
ことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記薄膜トランジスターは逆スタガ型トランジスターであり、前記シールド電極は、平面視で前記チャネル領域及び前記オフセット領域に重なる位置に配置されることを特徴とする請求項４に記載の表示装置。
【請求項７】
第１の基板と、
前記第１の基板に対向配置された第２の基板と、
前記第１の基板と前記第２の基板との間に配置された表示素子と、
前記第１の基板の前記表示素子側に形成された逆スタガ型の薄膜トランジスターと、
前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、
前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、
前記薄膜トランジスターは、
ゲート電極と、
前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、
前記チャネル領域の一部に重なるように配置されたソース電極と、
前記チャネル領域の一部に重なるように配置され、前記ソース電極との間に空隙を有して配置されたドレイン電極と、を有し、
前記シールド電極は、平面視で少なくとも前記空隙に重なる位置に配置される、
ことを特徴とする表示装置。
【請求項８】
前記薄膜トランジスターはＮ型であり、前記シールド電極は、前記薄膜トランジスターのソースに印加されている電位以下の電位を持つ配線に接続される、
ことを特徴とする請求項１から７のいずれか一項に記載の表示装置。
【請求項９】
前記薄膜トランジスターはＰ型であり、前記シールド電極は、前記薄膜トランジスターのソースに印加されている電位以上の電位を持つ配線に接続される、
ことを特徴とする請求項１から７のいずれか一項に記載の表示装置。
【請求項１０】
前記表示素子は電気泳動表示素子であることを特徴とする請求項１から９のいずれか一項に記載の表示装置。
【請求項１１】
請求項１から１０のいずれか一項に記載の表示装置を表示部に備えることを特徴とする電子機器。
【請求項１】
第１の基板と、
前記第１の基板に対向配置された第２の基板と、
前記第１の基板と前記第２の基板との間に配置された表示素子と、
前記第１の基板の前記表示素子側に形成された薄膜トランジスターと、
前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、
前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、
前記薄膜トランジスターは、
ゲート電極と、
前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、
前記チャネル領域と同じ層内で形成され、平面視で前記ゲート電極の端部の外側に位置する低濃度不純物領域と、
前記チャネル領域及び前記低濃度不純物領域と同じ層内で形成され、平面視で前記低濃度不純物領域の外側に位置する高濃度不純物領域と、を有し、
前記シールド電極は、平面視で少なくとも前記低濃度不純物領域に重なる位置に配置される、
ことを特徴とする表示装置。
【請求項２】
前記薄膜トランジスターはスタガ型トランジスターであり、前記シールド電極は、平面視で、前記ゲート電極と前記チャネル領域とが重なる領域の全部又は一部に重ならないように配置される、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記薄膜トランジスターは逆スタガ型トランジスターであり、前記シールド電極は、平面視で前記チャネル領域及び前記低濃度不純物領域に重なる位置に配置されることを特徴とする請求項１に記載の表示装置。
【請求項４】
第１の基板と、
前記第１の基板に対向配置された第２の基板と、
前記第１の基板と前記第２の基板との間に配置された表示素子と、
前記第１の基板の前記表示素子側に形成された薄膜トランジスターと、
前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、
前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、
前記薄膜トランジスターは、
ゲート電極と、
前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、
前記チャネル領域と同じ層内で形成され、平面視で前記ゲート電極の端部の外側に位置するオフセット領域と、
前記チャネル領域及び前記オフセット領域と同じ層内で形成され、平面視で前記オフセット領域の外側に位置する高濃度不純物領域と、を有し、
前記シールド電極は、平面視で少なくとも前記オフセット領域に重なる位置に配置される、
ことを特徴とする表示装置。
【請求項５】
前記薄膜トランジスターはスタガ型トランジスターであり、前記シールド電極は、平面視で、前記ゲート電極と前記チャネル領域とが重なる領域の全部又は一部に重ならないように配置される、
ことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記薄膜トランジスターは逆スタガ型トランジスターであり、前記シールド電極は、平面視で前記チャネル領域及び前記オフセット領域に重なる位置に配置されることを特徴とする請求項４に記載の表示装置。
【請求項７】
第１の基板と、
前記第１の基板に対向配置された第２の基板と、
前記第１の基板と前記第２の基板との間に配置された表示素子と、
前記第１の基板の前記表示素子側に形成された逆スタガ型の薄膜トランジスターと、
前記薄膜トランジスターの前記表示素子側に、平面視で前記薄膜トランジスターと重なるように形成された画素電極と、
前記薄膜トランジスターと前記画素電極との間の層に形成されたシールド電極と、を備え、
前記薄膜トランジスターは、
ゲート電極と、
前記ゲート電極に対してゲート絶縁膜を介して対峙するチャネル領域と、
前記チャネル領域の一部に重なるように配置されたソース電極と、
前記チャネル領域の一部に重なるように配置され、前記ソース電極との間に空隙を有して配置されたドレイン電極と、を有し、
前記シールド電極は、平面視で少なくとも前記空隙に重なる位置に配置される、
ことを特徴とする表示装置。
【請求項８】
前記薄膜トランジスターはＮ型であり、前記シールド電極は、前記薄膜トランジスターのソースに印加されている電位以下の電位を持つ配線に接続される、
ことを特徴とする請求項１から７のいずれか一項に記載の表示装置。
【請求項９】
前記薄膜トランジスターはＰ型であり、前記シールド電極は、前記薄膜トランジスターのソースに印加されている電位以上の電位を持つ配線に接続される、
ことを特徴とする請求項１から７のいずれか一項に記載の表示装置。
【請求項１０】
前記表示素子は電気泳動表示素子であることを特徴とする請求項１から９のいずれか一項に記載の表示装置。
【請求項１１】
請求項１から１０のいずれか一項に記載の表示装置を表示部に備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１４６６２０（Ｐ２０１１−１４６６２０Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−７８８２（Ｐ２０１０−７８８２）
【出願日】平成２２年１月１８日（２０１０．１．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２２年１月１８日（２０１０．１．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]