連想メモリ
【課題】 低消費電力で、高速に動作可能な連想メモリを提供する。
【解決手段】 本発明の実施形態によれば、記憶データに応じて第１の磁化状態に設定される第１のスピンＭＯＳＦＥＴと前記記憶データに応じて第２の磁化状態に設定される第２のスピンＭＯＳＦＥＴとが並列に接続されたスピンＭＯＳＦＥＴ対と、検索データに応じて、前記第１のスピンＭＯＳＦＥＴおよび第２のスピンＭＯＳＦＥＴのいずれか一方が導通するようゲート電圧を印加する第１の配線と、前記スピンＭＯＳＦＥＴ対に対して電流を印加する第２の配線とを有する。
【解決手段】 本発明の実施形態によれば、記憶データに応じて第１の磁化状態に設定される第１のスピンＭＯＳＦＥＴと前記記憶データに応じて第２の磁化状態に設定される第２のスピンＭＯＳＦＥＴとが並列に接続されたスピンＭＯＳＦＥＴ対と、検索データに応じて、前記第１のスピンＭＯＳＦＥＴおよび第２のスピンＭＯＳＦＥＴのいずれか一方が導通するようゲート電圧を印加する第１の配線と、前記スピンＭＯＳＦＥＴ対に対して電流を印加する第２の配線とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、連想メモリに関する。
【背景技術】
【０００２】
高速検索用途のメモリの１つに連想メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ、以下ではＣＡＭと称する）がある。ＣＡＭは、ルーターやＣＰＵ／キャッシュ間などで用いられるハードウェア高速検索用途のメモリである。ＳＲＡＭやＤＲＡＭなどの一般的なＲＡＭなどのメモリは、アドレスを指定されると、そのアドレスに格納されたデータを返す。それに対して、ＣＡＭは、検索データが指定されると、全内容から指定された検索データと一致する記憶データを検索し、その記憶データが記憶されているアドレスを返す。実際には、通常のＲＡＭと組み合わせてＣＡＭ／ＲＡＭとして用いられ、ユーザから見ると、あるデータワードを入力すると、そのデータワードに関連付けられた他のデータワードが出力される。
【０００３】
連想メモリは、全ての検索用途においてＲＡＭよりも高速な検索が可能である。しかしながら連想メモリは、検索のために物理的なメモリ空間を必要とすることから、回路面積が大きくなるという問題がある。また、単純な記憶セルから構成されるＲＡＭと異なり、完全並行動作する連想メモリではメモリ内の全ビット毎に入力データとの比較回路が必要である。しかも、１ビットの一致ではなくデータワード全体の一致を探さなければならないため、比較結果をまとめる回路も必要である。これらの追加回路によって連想メモリの回路面積が増大し、製造コストも増大する。回路面積の増加は相対的にデータストアのための領域を削減することになり、ユーザにとってはメモリ空間を失うことになる。また、追加した比較回路はデータが入力される度に全体が待ち受け動作するため、ＲＡＭと比較して大きな静的消費電力が存在する。その結果、コストと消費電力に対する検索スピードのトレードオフ関係となり、現状では連想メモリは非常に高速な検索が必須な用途でのみ使用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−７４００１号公報
【非特許文献】
【０００５】
【非特許文献１】Ｓｈｏｕｎ Ｍａｔｓｕｎａｇａ ｅｔ ａｌ．， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ ２ （２００９） ０２３００４．
【非特許文献２】Ｗｅｉｚｈｏｎｇ Ｗａｎｇ, ＩＥＥＥ Ｔｒａｎｓ. ｏｎ Ｍａｇｎ. Ｖｏｌ. ４６， ｎｏ． ６， （２０１０） ｐ． １９６７．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、低消費電力で、高速に動作可能な連想メモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態は、記憶データに応じて第１の磁化状態に設定される第１のスピンＭＯＳＦＥＴと前記記憶データに応じて第２の磁化状態に設定される第２のスピンＭＯＳＦＥＴとが並列に接続されたスピンＭＯＳＦＥＴ対と、検索データに応じて、前記第１のスピンＭＯＳＦＥＴおよび第２のスピンＭＯＳＦＥＴのいずれか一方が導通するようゲート電圧を印加する第１の配線と、前記スピンＭＯＳＦＥＴ対に対して電流を印加する第２の配線とを有することを特徴とする連想メモリに関する。
【図面の簡単な説明】
【０００８】
【図１】一般的なスピンＭＯＳＦＥＴの構造を示す図。
【図２】本発明の実施形態に係るスピンＭＯＳＦＥＴの特性を示す模式図。
【図３】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図４】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図５】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図６】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図７】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図８】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図９】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図１０】本発明の実施形態に係る１ビットの情報を格納するＣＡＭセルの構成を示す図。
【図１１】本発明の実施形態に係る１ビットの情報を格納するＣＡＭセルの動作を説明する図。
【図１２】本発明の実施形態に係る１ビットの情報を格納するＣＡＭセルの動作を説明する図。
【図１３】本発明の実施形態に係る磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の特性を示す図。
【図１４】本発明の実施形態に係る磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の特性を示す図。
【図１５】本発明の実施形態に係るＣＡＭアレイの構成を示す図。
【図１６】本発明の実施形態に係るＣＡＭを用いた検索の説明図。
【図１７】本発明の実施形態に係るＣＡＭを用いた検索の説明図。
【図１８】本発明の実施形態に係るＣＡＭを用いた検索の説明図。
【図１９】本発明の実施形態に係る４ビットのＣＡＭセルの特性を示す図。
【図２０】本発明の実施形態に係る４ビットのＣＡＭセルの特性を示す図。
【図２１】本発明の実施形態に係るＣＡＭアレイの一部の構成を示す図。
【図２２】本発明の実施形態に係るＣＡＭを用いた書き込みの説明図。
【図２３】本発明の実施形態に係るＣＡＭを用いた書き込みの説明図。
【図２４】本発明の実施形態に係るＣＡＭを用いた書き込みの説明図。
【図２５】スピンＭＯＳＦＥＴの書込み特性を示す図。
【図２６】本発明の実施形態に係るＣＡＭアレイの構成を示す図。
【図２７】本発明の実施形態に係る８ビットのＣＡＭセルの特性を示す図。
【図２８】本発明の実施形態に係る８ビットのＣＡＭセルの特性を示す図。
【図２９】本発明の実施形態に係る１６ビットのＣＡＭセルの特性を示す図。
【図３０】本発明の実施形態に係る１６ビットのＣＡＭセルの特性を示す図。
【図３１】本発明の実施形態に係るＣＡＭアレイのビット数と読み出し電流差の関係を示す図。
【図３２】本発明の実施形態に係るＣＡＭアレイの一部の構成を示す図。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、本発明の実施形態について図面を参照して説明する。図１は、スピンＭＯＳ電界効果トランジスタ（以下、スピンＭＯＳＦＥＴと称する）の構造を示す図である。このスピンＭＯＳＦＥＴ１は、半導体基板２上に離間して磁性体（スピン偏極材料）から成るソース・ドレイン（Ｓ／Ｄ）電極３が形成される。Ｓ／Ｄ電極３の一方は磁化の向きが固着された磁性層を有し、他方は磁化の向きが可変の磁性層を有する。また、Ｓ／Ｄ電極３下にはそれぞれ拡散層４が形成され、拡散層４の間の半導体基板２上にゲート絶縁膜５が形成され、ゲート絶縁膜５上にはゲート電極６が形成される。
【００１０】
スピンＭＯＳＦＥＴ１において、ゲート電極６にゲート電圧を印加すると、電子はスピン偏極を保持したまま、半導体基板２のチャネルを伝導する。ソースとドレインの磁性体の磁化の向きの関係は、２つの磁性体の磁化の向きが略平行な平行状態（Ｐａｒａｌｌｅｌ）と略反平行な反平行状態（Ａｎｔｉ−Ｐａｒａｌｌｅｌ）とがあり、平行状態か反平行状態かに応じて２つの磁性体間の抵抗値が異なる。平行状態では反平行状態よりも抵抗値が低く、出力電流が高い。
【００１１】
図２に、スピンＭＯＳＦＥＴのＩｄ−Ｖｄ特性、Ｉｄ−Ｖｇ特性を表す。図２では、磁化平行状態のときの特性を実線で表し、磁化反平行状態のときの特性を破線で表す。図２に示すように、磁化の向きが平行状態のときに電流が大きく、通常のＭＯＳＦＥＴと同等の駆動電流が得られる。それに対して、反平行状態のときは平行状態のときよりも電流が小さくなる。反平行状態の振る舞いは動作メカニズムによりいくつかに分類される。磁性体のスピン偏極率が小さく磁気抵抗が小さい場合は図２のＴｙｐｅ−Ａのようになる。スピンＭＯＳＦＥＴの電極がハーフメタルのようにスピンアップかダウンの片方のバンドでギャップを有する場合、閾値が変化するようなＩｄ−Ｖｄ特性となる（図２のＴｙｐｅ−C）。ドレイン端で強く散乱するような構造の場合、移動度が低下するようなＩｄ−Ｖｄ特性となる（図２のＴｙｐｅ−B）。また、図２のＴｙｐｅ−ＢとＴｙｐｅ−Ｃの両方の効果が現れた場合、移動度が低下し、閾値が変化するようなＩｄ−Ｖｄ特性となる（図２のＴｙｐｅ−Ｄ）。これらは、製造するスピンＭＯＳＦＥＴの電極とチャネルの材料と構造に依存して決まり、いくつかの動作原理が重ね合わせられた特性になる。
【００１２】
このような磁化状態に応じた電流の差を利用して、ソースとドレインの磁性体の磁化の向きが平行状態であるか反平行状態であるかを読み取ることができる。以下では、反平行状態のときに、Ｔｙｐｅ−Ｂのように移動度が変化したようなＩｄ−Ｖｄ特性であるとして説明する。なお、ソースとドレインの磁性体の磁化の向きの関係は平行状態と反平行状態であるとして説明するが、平行状態と反平行状態に限られず、スピンＭＯＳＦＥＴの抵抗が異なれば良い。この理由はＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）の場合と同様に、スピンＭＯＳの磁化方向が平行だからといって多数派スピンが伝導するとは限らないからである。
【００１３】
次に、本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法について説明する。ここでは、例としてｎ型スピンＭＯＳＦＥＴの製造方法を説明する。図３に示すように、例えばホウ素（Ｂ）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型シリコン半導体基板１０にシリコン酸化膜からなる素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１１を形成する。そして、その素子分離領域１１を境界として一方に第１の半導体領域（ｐ−ｗｅｌｌ）１２を不純物のイオン注入により形成する。第１の半導体領域１２には、後述する工程を経てｎ型スピンＭＯＳＦＥＴが形成される。また、第１の半導体領域１２に対して素子分離領域１１を挟んだ隣の領域には、例えば第２の半導体領域（ｎ−ｗｅｌｌ）１３を不純物のイオン注入により形成し、第２の半導体領域１３にｐ型スピンＭＯＳＦＥＴを形成することができる。
【００１４】
図４に示すように、半導体領域１２上にゲート絶縁膜１４を膜厚１ｎｍ程度形成する。ゲート絶縁膜１４としては、例えばシリコン酸化膜を熱酸化法により形成する。ただし、これに限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）を適用することも可能である。具体的には、Ｌａ２Ｏ５、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＰｒＯ３、ＬａＡｌＯ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等をゲート絶縁膜１４に適用することが可能である。あるいは、シリコン酸化膜や高誘電率絶縁膜に、窒素やフッ素を添加した絶縁膜を適用することも可能である。また、これらの化合物の組成比を変化させた絶縁膜や、複数の絶縁膜を組み合わせた複合膜を適用することも可能である。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを添加した絶縁膜を適用することも可能である。
【００１５】
次に、ゲート絶縁膜１４上にゲート電極となるポリシリコン膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法によって１００ｎｍ〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（ＲＩＥ）等のエッチング技術により、図５に示すように、ゲート絶縁膜１４およびゲート電極となるポリシリコン膜をパターニングし、ゲート長が３０ｎｍ程度以下のゲート電極１５とゲート絶縁膜１４を形成する。また、必要に応じて、ここでポスト酸化を行い、膜厚１〜２ｎｍの酸化膜を形成する。
【００１６】
なお、ゲート電極１５の材料は、ポリシリコンに限ることはなく、いわゆるメタルゲート材料（例えば、Ｔｉ、Ｔａ、Ｗなどの金属単体、窒化物、炭化物、酸化物など）を適用することが可能である。
【００１７】
次に、ＬＰ−ＣＶＤ法によって半導体基板１０上にシリコン窒化膜を８ｎｍ程度堆積する。そして、ＲＩＥ法によってエッチバックすることにより、図６に示すように、シリコン窒化膜をゲート電極１５の側面にのみ残す。これにより、ゲート電極１５の側面に側壁絶縁膜１６を形成する。
【００１８】
その後、図７に示すように、スパッタ法により膜厚１０ｎｍ程度の磁性層１７、例えば、（ＣｏＦｅ）８０Ｐ２０膜を半導体領域１２上に形成する。これにより、スピンＭＯＳＦＥＴのソース／ドレイン領域となる領域１２上に（ＣｏＦｅ）８０Ｐ２０膜１７が接するように堆積する。
【００１９】
そして、図８に示すように、第１の熱処理として例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、２５０℃、３０秒程度のアニールを行い、（ＣｏＦｅ）８０Ｐ２０膜からリン（Ｐ）を半導体領域１２の表面より内部へと拡散させる。これにより、ゲート電極１５の両側の半導体領域１２内にソース／ドレイン領域としてのｎ+型半導体領域（不純物拡散領域）１２Ａ、１２Ｂを形成する。
【００２０】
ここで、（ＣｏＦｅ）８０Ｐ２０膜におけるＣｏとＦｅの組成は原子比で２：１とし、熱処理はシリサイド化が起きる典型的な温度である３００℃よりも低温とすることが望ましい。熱処理の温度を３００℃よりも低温とすることにより、ＣｏＳｉ、ＦｅＳｉなどへのシリサイド化を抑制したまま、不純物元素のみを拡散することができる。
【００２１】
次に、第２の熱処理としてＲＴＡにより、４５０℃、３０秒程度のアニールを施すことにより、（ＣｏＦｅ）８０Ｐ２０膜１７中のＣｏＦｅをシリサイド化させる。すなわち、図９に示すように、（ＣｏＦｅ）８０Ｐ２０膜１７の少なくとも一部をシリサイド化させて、ｎ＋型半導体領域１２Ａ、１２Ｂ上に磁性シリサイド層１８Ａ、１８Ｂをそれぞれ形成する。さらに、ＲＩＥ法によりエッチバックすることにより、シリサイド層１８Ａ、１８Ｂ上にソース／ドレイン電極としての（ＣｏＦｅ）８０Ｐ２０膜１７を残す。なお、このとき、ゲート電極１５上にもシリサイド膜１９が形成される。
【００２２】
この第２の熱処理によりシリサイド化したのは、ｎ＋型半導体領域と（ＣｏＦｅ）８０Ｐ２０膜１７との界面からＳｉ基板側へ５ｎｍ程度の深さまでであった。ここで、形成されたシリサイド層１８Ａ、１８Ｂは、Ｃｏ３ＳｉとＦｅ３Ｓｉの混晶であり、磁性層である。この磁性層はシリコンに対し高いスピン偏極率を有する電流注入が可能である。また、ＣｏとＦｅの組成によっては、ホイスラー合金（Ｃｏ２ＦｅＳｉ）も形成される。この場合も、高いスピン偏極率を有している。
【００２３】
すなわち、シリコンと接して磁性シリサイド層１８Ａ、１８Ｂが形成され、その上にシリサイド化しなかった磁性層１７が存在する構造が形成され、磁性シリサイド層１８Ａ、１８Ｂのスピン偏極率は(ＣｏＦｅ)８０Ｐ２０膜（磁性層）１７よりも高い。
【００２４】
本実施形態のスピンＭＯＳＦＥＴでは、ｎ＋型半導体領域１２Ａ、１２Ｂと磁性シリサイド層１８Ａ、１８Ｂとの界面層は高濃度のリン（Ｐ）を有し、その濃度は、例えば４×１０２０〜４×１０２１ａｔｏｍｓ／ｃｍ３である。
【００２５】
以上説明したような方法によって、図９に示すようなｎ型スピンＭＯＳＦＥＴを製造することができる。なお、上述の説明では、ゲート部（ゲート絶縁膜１４およびゲート電極１５）をソース／ドレイン領域１２Ａ、１２Ｂの形成前に作成するゲートファーストプロセスを用いて説明したが、ゲート部をソース／ドレイン領域の形成後に作成するゲートラストプロセスを用いても良い。ゲートラストプロセスでは、ゲート作成部にダミーゲートを形成した後にソース／ドレイン領域を形成し、次いでダミーゲートを剥離し、ゲート部を作成する。
【００２６】
また、第１の熱処理（低温）と第２の熱処理（高温）の順序を入れ替えても良いし、熱処理の回数を１回のみにしても良い。これらの場合でも、プロセス条件の最適化により高いスピン偏極率を有する磁性シリサイド層を形成できる。また、半導体基板は、シリコンに限るわけではなく、その他の半導体基板、例えばゲルマニウム（Ｇｅ）あるいはＳｉとＧｅの混晶から成る半導体基板を用いても良い。
【００２７】
さらに、ソースまたはドレインの片方、あるいは両方にＭＴＪを用いてスピン注入書き込みを容易にした構造を用いても良い。また、ソース・ドレイン電極と半導体の間にトンネル絶縁膜を設け、スピン注入効率を高める構造にしても良い。これらは製造者が設計仕様に合わせて適宜選択できる事項である。
【００２８】
次に、上記製造方法にて作成したスピンＭＯＳＦＥＴを用いたＣＡＭの構成と動作を説明する。本実施形態に係るＣＡＭは、ＣＡＭセルがマトリクス状に配列されたＣＡＭアレイを有する。
【００２９】
図１０は、本実施形態に係るＣＡＭにおいて、１ビットの情報を格納するＣＡＭセルの構成を示す図である。図１０に示すように、本実施形態に係るＣＡＭセル１００では、１対のスピンＭＯＳＦＥＴが並列に接続され、両方のスピンＭＯＳＦＥＴのゲートがサーチラインＳＬに接続されている。ＣＡＭセル１００は、１ビットの情報をこの１対のスピンＭＯＳＦＥＴによって格納する。この１対のスピンＭＯＳＦＥＴは、入力電圧に対して相補的に動作するよう、例えば一方をｎ型スピンＭＯＳＦＥＴ４０、他方をｐ型スピンＭＯＳＦＥＴ５０で構成する。ｎ型スピンＭＯＳＦＥＴ４０とｐ型スピンＭＯＳＦＥＴ５０のそれぞれの電圧閾値は、ノーマリーオン、ノーマリーオフのどちらかになるように、ドーピング濃度等のプロセス条件で適切に制御しておく。これはＣＭＯＳインバーターの作製方法と同じ考え方である。これによって、ｎ型スピンＭＯＳＦＥＴ４０とｐ型スピンＭＯＳＦＥＴ５０の両方のゲートに、図示しない制御回路によって検索データの”１”に対応付けられた電圧信号が入力されたときは、ｎ型スピンＭＯＳＦＥＴ４０のみがＯＮ、ｐ型スピンＭＯＳＦＥＴ５０はＯＦＦとなる。一方、検索データの”０”に対応付けられた電圧信号が入力されたときは、ｐ型スピンＭＯＳＦＥＴ５０のみがＯＮ、ｎ型スピンＭＯＳＦＥＴ４０はＯＦＦとなる。
【００３０】
また、このスピンＭＯＳＦＥＴ対では、ｎ型スピンＭＯＳＦＥＴ４０に、記憶すべきデータに対応する磁化情報を書き込み、ｐ型スピンＭＯＳＦＥＴ５０にはｎ型スピンＭＯＳＦＥＴ４０に記憶した磁化情報と相補的な磁化情報を書き込む。つまりは、ｎ型スピンＭＯＳＦＥＴ４０に磁化平行の磁化情報を書き込むならば、ｐ型スピンＭＯＳＦＥＴ５０に磁化反平行の磁化情報を書き込み、ｎ型スピンＭＯＳＦＥＴ４０に磁化反平行の磁化情報を書き込むならば、ｐ型スピンＭＯＳＦＥＴ５０に磁化平行の磁化情報を書き込む。本実施形態では、ｎ型スピンＭＯＳＦＥＴ４０に磁化平行の磁化情報が書き込まれているとき（ｐ型スピンＭＯＳＦＥＴ５０に磁化反平行の磁化情報が書き込まれているとき）の記憶データを”１”とする。また、ｎ型スピンＭＯＳＦＥＴ４０に磁化反平行の磁化情報が書き込まれているとき（ｐ型スピンＭＯＳＦＥＴ５０に磁化平行の磁化情報が書き込まれているとき）の記憶データを”０”であるとする。
【００３１】
なお、検索データの内容を”１”、”０”、および”Ｄｏｎ’ｔ Ｃａｒｅ”の３値で構成するＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ）の場合、記憶データが”Ｄｏｎ’ｔ Ｃａｒｅ”の場合には、ｎ型スピンＭＯＳＦＥＴ４０およびｐ型スピンＭＯＳＦＥＴ５０の両方に磁化平行の磁化情報を書き込む。
【００３２】
図１１と図１２を用いて図１０に示すスピンＭＯＳＦＥＴ対の動作を説明する。このＣＡＭセル１００の記憶データを”１”にする場合、ｎ型スピンＭＯＳＦＥＴ４０を磁化平行状態（図１１中ではＰと示す）にし、ｐ型スピンＭＯＳＦＥＴ５０を磁化反平行状態（図１１中ではＡＰと示す）にする。そして、検索データが”１”の場合には、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”１”を入力し、ＩＮに駆動電圧ＶＤＤを印加してＩＮからＯＵＴへ電流を流す。すると、ｎ型スピンＭＯＳＦＥＴ４０が導通し、磁化平行状態のスピンＭＯＳＦＥＴに電流が流れる。一方、検索データが”０”の場合には、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”０”を入力し、ＩＮに駆動電圧ＶＤＤを印加してＩＮからＯＵＴへ電流を流す。すると、ｐ型スピンＭＯＳＦＥＴ５０が導通し、磁化反平行状態のスピンＭＯＳＦＥＴに電流が流れる。
【００３３】
このＣＡＭセルの記憶データを”０”にする場合には、ｎ型スピンＭＯＳＦＥＴ４０を磁化反平行状態にし、ｐ型スピンＭＯＳＦＥＴ５０を磁化平行状態にする。そして、検索データが”１”の場合には、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”１”を入力し、ＩＮに駆動電圧ＶＤＤを印加してＩＮからＯＵＴへ電流を流す。すると、磁化反平行状態のｎ型スピンＭＯＳＦＥＴ４０に電流が流れる。一方、検索データが”０”の場合には、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”０”を入力し、ＩＮに駆動電圧ＶＤＤを印加してＩＮからＯＵＴへ電流を流す。すると、磁化平行状態のｐ型スピンＭＯＳＦＥＴ５０に電流が流れる。
【００３４】
このＣＡＭセルの記憶データを”Ｄｏｎ’ｔ ｃａｒｅ”にする場合、ｎ型スピンＭＯＳＦＥＴ４０を磁化平行状態にし、ｐ型スピンＭＯＳＦＥＴ５０を磁化平行状態にする。すると、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”１”が入力されてｎ型スピンＭＯＳＦＥＴ４０が導通したとしても、”０”が入力されてｐ型スピンＭＯＳＦＥＴ５０が導通したとしても、磁化平行状態のスピンＭＯＳＦＥＴに電流が流れる。
【００３５】
このように、本実施形態に係るＣＡＭセルでは、記憶データと検索データが一致する場合には、磁化平行状態のスピンＭＯＳＦＥＴに電流が流れ、一致しない場合には、磁化反平行状態のスピンＭＯＳＦＥＴに電流が流れる。
【００３６】
このようなＣＡＭセルの動作は、ＣＡＭセルの記憶データと検索データの排他的論理和（ＸＯＲ）を出力する過程と対応する。図１２は、記憶データＳと検索データＣとが一致する場合と不一致の場合を示している。なお、ＣＡＭセルの記憶データを”Ｄｏｎ’ｔ ｃａｒｅ”にする動作は、検索データＣおよびその反転値Ｃ’を”１”としてデータを出力することに相当する。
【００３７】
図１３、図１４に磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流を示す。また、磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流との比率を表す磁気電流（ＭＣ：Ｍａｇｎｅｔ Ｃｕｒｒｅｎｔ）の比も図１３、図１４中に示す。図１３、図１４のとおり、磁化平行状態のスピンＭＯＳＦＥＴに電流が流れる場合には、磁化反平行状態のスピンＭＯＳＦＥＴに電流が流れる場合と比較して、抵抗が低く、ＯＵＴを流れる電流が高い。そのため、ＯＵＴを流れる電流を所定の閾値と比較することによって、記憶データと検索データが一致するか否かを判断することができる。
【００３８】
図１５は、本実施形態に係るＣＡＭアレイの構成を示す図である。本実施形態では、例えば検索データ１ワードが４ビットから構成されるとする。図１５に示すＣＡＭアレイは、１ビットを構成する一対のスピンＭＯＳＦＥＴが１ワード分（本例では４ビット分）直列に接続され、ＣＡＭアレイに格納する検索可能なデータ数以上の数（ｎ）のワードを備える。ただし、図１５では省略して２つのワードを示している。なお、図１５では、スピンＭＯＳのＳ、Ｄを直列接続にしているが、ゲート電圧を定義するためには基板電位を取っておき、基板電位は変更することが出来る。
【００３９】
本実施形態に係るＣＡＭアレイにおいて、データ検索時には、ＭＬ（ｎ）ＩＮに駆動電圧ＶＤＤを印加し、ＭＬ（ｎ）ＩＮからＭＬ（ｎ）ＯＵＴへ電流を流し、ＭＬ（ｎ）ＯＵＴに流れる電流によって、検索データとワードＭＬ（ｎ）に記憶された情報とが一致するかどうかを判定する。
【００４０】
図１６〜図１８を用いて、本実施形態に係るＣＡＭを用いた検索について説明する。図１６は、記憶データと検索データとが一致する場合の検索の例である。図１６に示した１ワード分のＣＡＭセルでは、１つめのビットを構成するＣＡＭセル１０１は”１”を記憶する（ｎ型スピンＭＯＳＦＥＴを磁化平行状態であり、ｐ型スピンＭＯＳＦＥＴが磁化反平行状態である）。２つめのビットを構成するＣＡＭセル１０２は”０”を記憶する（ｎ型スピンＭＯＳＦＥＴは磁化反平行状態、ｐ型スピンＭＯＳＦＥＴは磁化平行状態である）。３つめのビットを構成するＣＡＭセル１０３は”１”を記憶する（ｎ型スピンＭＯＳＦＥＴは磁化平行状態、ｐ型スピンＭＯＳＦＥＴは磁化反平行状態である）。４つめのビットを構成するＣＡＭセル１０４は”１”を記憶する（ｎ型スピンＭＯＳＦＥＴは磁化平行状態、ｐ型スピンＭＯＳＦＥＴは磁化反平行状態である）。
【００４１】
この状態で、検索データ”１０１１”との照合を行う。つまり、１ビット目のＣＡＭセルのｎ型スピンＭＯＳＦＥＴとｐ型スピンＭＯＳＦＥＴの両方のゲートに電圧信号の”１”が入力され、２ビット目のＣＡＭセルの両方のゲートに電圧信号の”０”が入力され、３ビット目のＣＡＭセルの両方のゲートに電圧信号の”１”が入力され、４ビット目のＣＡＭセルの両方のゲートに電圧信号の”１”が入力される。
【００４２】
これによって、１ビット目のＣＡＭセル１０１は、ｎ型スピンＭＯＳＦＥＴがＯＮとなりｐ型スピンＭＯＳＦＥＴがＯＦＦとなる。２ビット目のＣＡＭセル１０２は、ｎ型スピンＭＯＳＦＥＴがＯＦＦとなり、ｐ型スピンＭＯＳＦＥＴがＯＮとなる。３ビット目のＣＡＭセル１０３は、ｎ型スピンＭＯＳＦＥＴがＯＮとなり、ｐ型スピンＭＯＳＦＥＴがＯＦＦとなる。４ビット目のＣＡＭセル１０４は、ｎ型スピンＭＯＳＦＥＴがＯＮとなり、ｐ型スピンＭＯＳＦＥＴがＯＦＦとなる。このため、１ビット目〜４ビット目の全て、磁化平行状態のスピンＭＯＳＦＥＴを電流が流れる。
【００４３】
それに対して、図１７は記憶データと検索データとが一致しない場合の検索の例である。図１７に示した１ワード分のＣＡＭセルに記憶されたデータは”１０１０”であり、検索データは”１０１１”であるとする。この場合、４ビット目のＣＡＭセル１０４の記憶データは”０”であるため、ＣＡＭセル１０４のｎ型スピンＭＯＳＦＥＴは磁化反平行状態、ｐ型スピンＭＯＳＦＥＴは磁化平行状態である。一方、検索データの４ビット目は”１”であるため、ＣＡＭセル１０４の両方のゲートに電圧信号の”１”が入力され、ｎ型スピンＭＯＳＦＥＴがＯＮとなる。そのため、４ビット目のＣＡＭセル１０４は磁化反平行状態のｎ型スピンＭＯＳＦＥＴを電流が流れる。
【００４４】
このように、記憶データと検索データが一致する場合は、全て磁化平行状態のスピンＭＯＳＦＥＴを電流が流れるのに対して、記憶データと検索データが１ビットでも一致しない場合は、少なくとも１つの磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れる。そのため、記憶データと検索データが一致する場合には記憶データと検索データが一致しない場合と比較して出力電流が高い。言い換えると抵抗が低い。
【００４５】
図１９、図２０に４ビット全て磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と４ビットのうち１ビットは磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れ、残り３ビットは磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流を示す。また、磁気電流比も図１９、図２０中に図示する。
【００４６】
図１９、図２０のとおり、４ビット全て磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と４ビットのうち１ビットでも磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流とには差がある。そこで、全て一致と等価な参照セル、すなわち、磁化状態が平行の時の抵抗を有するトランジスタのみで構成されたセルを設けておき、これらの電流を比較することで当たり判定ができる。例えば図２１に示すように読み出し出力として参照セル６０との比較器７０を設けておく。比較器７０に入力されるときには、ＣＡＭセル１０４からの出力電流は電圧に変換され、参照セル６０から出力された信号の電圧と比較する。なお、参照セル６０と比較器７０は図２１に示した形態だけでなく、様々な変形が可能である。例えば、参照セルに関しては、1つのトランジスタとするのではなく、検索ビット列と同じ構成のものを磁化平行にセットして用いる方法がある。比較器に関しては、負帰還をかけていないＯＰアンプであればコンパレータとして用いることができ、一般的なもので良い。
【００４７】
図１８は、Ｄｏｎ’ｔ ｃａｒｅビットがある場合の検索の例である。図１８の例では、４ビット目のＣＡＭセル１０４の記憶データが”Ｄｏｎ’ｔ ｃａｒｅ”であるデータを記憶している１ワード分のＣＡＭセルを示す。このＣＡＭセル１０４のｎ型スピンＭＯＳＦＥＴとｐ型スピンＭＯＳＦＥＴは両方とも磁化平行状態である。このとき、検索データが”１０１０”であっても”１０１１”であっても、全て磁化平行状態のスピンＭＯＳＦＥＴを電流が流れる。そのため、４ビット目の検索データにかかわらずに検索データと記憶データとが一致するか否かを判定することができる。
【００４８】
なお、上述の説明では、記憶データを”１”にする場合、ｎ型スピンＭＯＳＦＥＴを磁化平行状態にし、ｐ型スピンＭＯＳＦＥＴを磁化反平行状態にして、検索データが”１”の場合にｎ型スピンＭＯＳＦＥＴをＯＮにするとして説明したが、これには限られない。例えば、記憶データを”１”にする場合にｐ型スピンＭＯＳＦＥＴを磁化平行状態にして、検索データが”１”の場合にｐ型スピンＭＯＳＦＥＴをＯＮにしても良い。また、検索データと記憶データが全て一致する場合に全て磁化反平行のスピンＭＯＳＦＥＴを電流が流れて、１ビットでも一致する場合には少なくとも１つの磁化平行状態のスピンＭＯＳＦＥＴを電流が流れるようにしても良い。つまり、記憶データが”１”または”０”の場合には、データ記憶時に、対のスピンＭＯＳＦＥＴのうち、記憶データが”１”か”０”かに応じたいずれか一方を磁化平行状態にするとともに他方を磁化反平行状態とする。また、検索時には、ゲート電極にかける電圧に応じて、対のスピンＭＯＳＦＥＴのいずれか一方が導通し、他方が導通しないように動作すれば良い。
【００４９】
次に、図２２〜図２４を用いて本実施形態に係るＣＡＭへの記憶データの書き込みについて説明する。記憶データの書き込みはワード単位で行い、検索データの内容を”１”、”０”の２値で表すＢＣＡＭ（Ｂｉｎａｒｙ ＣＡＭ）の場合は２回、ＴＣＡＭの場合は３回の手順で書き込む。ここでは、”１”、”０”、”１”、”Ｄｏｎ’ｔ ｃａｒｅ”の４ビットを書き込む場合を例にして説明する。図２２〜図２４に示すように、本実施形態に係るＣＡＭは、書き込むワードを選択するために、１ワードごとにパストランジスタ８１、８２を有する。
【００５０】
図２２は、記憶データ書込みの第１手順を示す図である。まず、書き込みたいスピンＭＯＳＦＥＴ対にデータ読み出し時よりも十分大きなゲート電圧を与える。このとき、記憶すべきデータが”１”もしくは”Ｄｏｎ’ｔ ｃａｒｅ”のＣＡＭセルにはｎ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな正のゲート電圧を与え、記憶すべきデータが”０”のＣＡＭセルにはｐ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな負のゲート電圧を与える。
【００５１】
そして、図示しない制御回路が、ＷＥを昇圧してパストランジスタ８１、８２をＯＮにし、ＷＬからＷＬ’へ、もしくは、ＷＬ’からＷＬへ電流を流して、スピン注入磁化反転（スピン注入磁化反転については、例えば、特許文献１参照）により磁化情報を書き込む。図２５は、スピンＭＯＳＦＥＴの書込み特性を示す図である。図２５のとおり、スピンＭＯＳＦＥＴは、Ｉｔｈ以上の正の電流を流したときに、磁化反平行から磁化平行へ磁化情報が変化し、Ｉｔｈ以上の負の電流を流したときに、磁化平行から磁化反平行へ磁化情報が変化する。
【００５２】
なお、ＣＡＭセルへデータを書き込む時に、データ読み出し時よりも十分大きなゲート電圧を与える理由は、読み出し時と書き込み時の動作マージンを大きくするためである。つまり、書き込みゲート電圧を例えば２Ｖ以上と大きくしなければスピン注入磁化反転が起きるために必要なＩｔｈ以上の大きな電流が得られないようにしておき、読み出しゲート電圧を例えば１Ｖ以下と小さく設定しておいて、小さな電流で読み出す。これによって、データ読み出し時に誤ってデータが書き込まれることを防ぐことができる。
【００５３】
本実施形態では、ＷＬからＷＬ’へ電流を流したときに、磁化情報が磁化平行から磁化反平行に変化すると定義する。また、ＷＬ’からＷＬへ電流を流したときに、磁化情報が磁化反平行から磁化平行へ変化すると定義する。
【００５４】
ＷＬ’にＨｉｇｈの電圧を印加し、ＷＬをＧＮＤにすると、ＷＬ’からＷＬへＩｔｈ以上の電流が流れ、磁化反平行状態のスピンＭＯＳＦＥＴは磁化平行状態へ変化し、磁化平行状態のスピンＭＯＳＦＥＴは、磁化平行状態のままとなる。これによって、図２２に示すように、１ビット目のＣＡＭセル１０１のｎ型スピンＭＯＳＦＥＴ、２ビット目のＣＡＭセル１０２のｐ型スピンＭＯＳＦＥＴ、３ビット目のＣＡＭセル１０３のｎ型スピンＭＯＳＦＥＴ、４ビット目のＣＡＭセル１０４のｎ型スピンＭＯＳＦＥＴが磁化平行状態となる。
【００５５】
次に、図２３に示す記憶データの第２手順に移る。第２手順では、第１手順にてゲート電極に加えた電圧と逆の電圧をゲート電極に加える。つまり、記憶すべきデータが”１”もしくは”Ｄｏｎ’ｔ ｃａｒｅ”のＣＡＭセルには、ｐ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな負のゲート電圧を与え、記憶すべきデータが”０”のＣＡＭセルにはｎ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな正のゲート電圧を与える。
【００５６】
そして、第１手順とは逆に、ＷＬにＨｉｇｈの電圧を印加し、ＷＬ’をＧＮＤにすると、ＷＬからＷＬ’へＩｔｈ以上の電流が流れ、磁化平行状態のスピンＭＯＳＦＥＴは磁化反平行状態へ変化し、磁化反平行状態のスピンＭＯＳＦＥＴは、磁化反平行状態のままとなる。これによって、図２３に示すように、１ビット目のＣＡＭセル１０１のｐ型スピンＭＯＳＦＥＴ、２ビット目のＣＡＭセル１０２のｎ型スピンＭＯＳＦＥＴ、３ビット目のＣＡＭセル１０３のｐ型スピンＭＯＳＦＥＴ、４ビット目のＣＡＭセル１０４のｐ型スピンＭＯＳＦＥＴが磁化反平行状態となる。
【００５７】
次に、図２４に示す記憶データの第３手順に移る。第３手順では、記憶すべきデータが”１”もしくは”０”のＣＡＭセルには第１手順と同じ電圧をゲート電極に加え、記憶すべきデータが”Ｄｏｎ’ｔ ｃａｒｅ”のＣＡＭセルには第１手順と逆の電圧をゲート電圧に加える。つまり、記憶すべきデータが”１”のＣＡＭセルには、ｎ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな正のゲート電圧を与え、記憶すべきデータが”０”もしくは”Ｄｏｎ’ｔ ｃａｒｅ”のＣＡＭセルにはｐ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな負のゲート電圧を与える。
【００５８】
そして、第１手順と同様に、ＷＬ’にＨｉｇｈの電圧を印加し、ＷＬをＧＮＤにすると、ＷＬ’からＷＬへＩｔｈ以上の電流が流れ、磁化反平行状態のスピンＭＯＳＦＥＴは磁化平行状態へ変化し、磁化平行状態のスピンＭＯＳＦＥＴは、磁化平行状態のままとなる。４ビット目のＣＡＭセル１０４のｐ型スピンＭＯＳＦＥＴが磁化平行状態となる。この第３手順が完了すると、図２４のようにＣＡＭセルに対して”１”、”０”、”Ｄｏｎ’ｔ ｃａｒｅ”のいずれかの記憶データが書き込まれた状態となる。
【００５９】
なお、上述の書き込み手順では、第１手順にて一方のスピンＭＯＳＦＥＴを磁化平行状態にし、第２手順にて他方のスピンＭＯＳＦＥＴを磁化反平行状態にしたが、第１手順と第２手順の順番を入れ替えても良い。また、第１手順にて”Ｄｏｎ’ｔ ｃａｒｅ”ビットのｎ型スピンＭＯＳＦＥＴを磁化平行状態にし、第３手順にて”Ｄｏｎ’ｔ ｃａｒｅ”ビットのｐ型スピンＭＯＳＦＥＴを磁化平行状態にしたが、第１手順にてｐ型スピンＭＯＳＦＥＴを磁化平行状態にし、第３手順にてｎ型スピンＭＯＳＦＥＴを磁化平行状態にしても良い。
【００６０】
このように、ＣＡＭへの書き込みは、基本的にスピンＲＡＭの書き込み選択方式と同等の方式によって行うことができ、１ビットのスピンＭＯＳＦＥＴへの書き込み方式を多ビットへの書き込み方式に拡張したため、ＢＣＡＭの場合には１ワードあたり２回の書き込み手順、ＴＣＡＭの場合には１ワードあたり３回の書き込み手順で多ビットに書き込むことができる。
【００６１】
以上説明したように、本実施形態に係るＣＡＭは、相補的に動作する一対のスピンＭＯＳＦＥＴを直列に接続して構成する。このため、１ビットずつ逐次読み出したり書き込んだりするＣＡＭと比較して、並列に処理することができるため、高速に動作することができる。また、スピンＭＯＳＦＥＴを使って不揮発なＣＡＭを実現することができ、不使用のメモリブロックへの供給電力を止めるなどして、低消費電力化を達成することができる。
【００６２】
さらに、このような構成のＣＡＭは、フロントエンドプロセスのみで作製できるため、シンプルな配線で構成されて設計が容易となる。また、例えばＭＲＡＭ型のＣＡＭのようにトランジスタとＭＴＪを組み合わせたＣＡＭが、トランジスタとＭＴＪの抵抗の整合性を取る必要があるのに比較して、本実施形態に係るＣＡＭでは抵抗の増大が抑えられる。また、ＭＲＡＭ型のＣＡＭと比較して、比較的小さく配線も短くなることから、ＲＣ遅延を抑えることができ、より高速に動作することができる。
【００６３】
（第２の実施の形態）
次に、本発明の第２の実施形態について説明する。本実施形態に係るＣＡＭは、ｎ型かｐ型かどちらか一方のスピンＭＯＳＦＥＴを用いて構成される。図２６は、第２の実施形態に係るＣＡＭにおいて、１ビットの情報を格納するＣＡＭセルの構成を示す図である。第２の実施形態に係るＣＡＭセル２００は、２つのｎ型スピンＭＯＳＦＥＴと２本のサーチラインＳＬ、Ｓ’Ｌを含む。一方のスピンＭＯＳＦＥＴ４１はＳＬに接続され、他方のスピンＭＯＳＦＥＴ４２はＳ’Ｌに接続される。Ｓ’ＬはＳＬの反転値をスピンＭＯＳＦＥＴ４２に入力する。このように２本の配線に対して相補的な入力値を与えるには、配線対ＳＬとＳ’Ｌとの間にＣＭＯＳインバーターを設ける。また、スピンＭＯＳＦＥＴのＳ、Ｄを直列接続にしているが、ゲート電圧を定義するためには基板電位を取っておく。
【００６４】
第２の実施形態に係るＣＡＭセル２００は、第１の実施形態に係るＣＡＭセル１００と同様に１ワード分のＣＡＭセルを直列に接続して構成される。配線Ｓ’ＬにはＳＬの反転値が与えられるため、スピンＭＯＳＦＥＴ対は、一方がＯＮなら他方はＯＦＦとなるよう動作する。また、スピンＭＯＳＦＥＴ対の磁化情報は、第１の実施形態と同様に相補的な情報を書き込む。つまり、記憶データが”１”の場合には一方を磁化平行状態にして他方を磁化反平行状態にし、記憶データが”０”の場合には”１”の場合とは逆に一方を磁化反平行状態にして他方を磁化平行状態にし、記憶データが”Ｄｏｎ’ｔ ｃａｒｅ”の場合には両方を磁化平行状態にする。このように構成されたＣＡＭの読み出し方法、書き込み方法については第１の実施形態にて説明した方法と同様であるため、説明を省略する。
【００６５】
このようにｎ型とｐ型のいずれか一方のスピンＭＯＳＦＥＴを用いてＣＡＭセルを構成する場合、第１の実施形態と比較してゲート入力のための配線が増えるものの、対となるスピンＭＯＳＦＥＴの磁気電流比（ＭＣ比）を同じにするのが容易であるため、プロセスが簡便となる。
【００６６】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。本実施形態は、１ワードが４ビットよりも多い場合のＣＡＭである。１ワードのビット数が多くなるにつれて、読み出し信号電圧が小さくなる。図２７、図２８に８ビット分のスピンＭＯＳＦＥＴ対を直列に接続して、全て磁化平行状態のスピンＭＯＳＦＥＴを電流が通った場合（検索データと記憶データが一致する場合。図中のＭａｔｃｈ）と、１箇所磁化反平行状態のスピンＭＯＳＦＥＴを電流が通った場合（検索データと記憶データが１ビット異なる場合。図中のＭｉｓｍａｔｃｈ）の出力電流と、ＭＣ比を示す。また、図２９、図３０に１６ビット分のスピンＭＯＳＦＥＴ対を直列に接続して、全て磁化平行状態のスピンＭＯＳＦＥＴを電流が通った場合と、１箇所磁化反平行状態のスピンＭＯＳＦＥＴを電流が通った場合の出力電流と、ＭＣ比を示す。また、図３１に読み出し時に検索データと記憶データとが一致する場合と１ビット異なる場合との出力電流の差と、１ワードを構成するビット数との関係を示す。１ワードが４ビットの場合（図１９、図２０）、８ビットの場合（図２７、図２８）、１６ビットの場合（図２９、図３０）を比較すると、１ワードあたりのビット数が増えるほど出力電流が小さくなり、Ｍａｔｃｈの場合とＭｉｓｍａｔｃｈの場合の出力電流の差が小さくなる。
【００６７】
そこで、スピンＭＯＳＦＥＴ対一つ当たりのＭＣ比を高く設定する。高いＭＣ比を得るにはゲート長の短いスピンＭＯＳＦＥＴを用いるか、高いスピン偏極率を有する磁性電極を用いれば良い。具体的には、ＣＭＯＳスケーリングルールに従い、１３０ｎｍ、９０ｎｍ、６５ｎｍ、４５ｎｍと微細化していき、２２ｎｍ世代以降で、かつ、物理的に準バリスティックな電子輸送が実現されるゲート長ほどになるとスピン散乱機構の質的変化によりスピン緩和が劇的に抑えられる可能性を有している。高スピン偏極材料としては、磁性体単体では第一原理計算と実験でハーフメタル性（完全スピン偏極率１００％）が確認されているＣｏ系フルホイスラー合金Ｃｏ２ＭｎＳｉや、酸化物ペロブスカイトＬａＳｒＭｎＯ3などのうち半導体材料との格子整合性などの組み合わせに優れる材料を用いるか、あるいは、一般的な磁性材料でＦｅ、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢなどとＭｇＯトンネルバリアを組み合わせて実効的に高いスピン偏極率を得る方法がある。
【００６８】
これによって、多ビットでも比較的大きな信号を得ることができる。すなわちスピンＭＯＳＦＥＴを用いたＣＡＭ高性能化の指導原理はＭＣ比を大きくすることである。このように高いＭＣ比を有するスピンＭＯＳＦＥＴを用いる場合には、第１の実施形態や第２の実施形態にて説明したＣＡＭと同様の構成で構成され、ＣＡＭからのデータの読み出し方法とＣＡＭへのデータの書き込み方法も同様の方法で実現できる。
【００６９】
別の方法としては、スピンＭＯＳＦＥＴ対から出力された信号の電圧を増幅するセンスアンプを多段に設ける方法がある。比較器に入力する段階ではスピンＭＯＳＦＥＴ対からの出力電流を電圧に変換して参照セルとの比較を行うため、センスアンプを多段に設けてスピンＭＯＳＦＥＴ対から出力される小さな信号電圧を増幅して比較器に入力する。これによって、スピンＭＯＳＦＥＴ対から出力される信号が小さくても、検索データと記憶データが一致する場合と一致しない場合とを判別することができる。このようにセンスアンプを多段に設ける場合でも、ＣＡＭからのデータの読み出し方法とＣＡＭへのデータの書き込み方法は第１の実施形態や第２の実施形態にて説明したものと同様の方法で実現できる。
【００７０】
また、別の方法としては、１ワードの検索データを複数に分けて多段にしても良い。例えば、１ワードが８ビットから成る場合に、４ビットずつ２ブロックのＣＡＭで検索し、２ブロック両方で検索データと記憶データが一致すれば、１ワードの検索データが記憶データに合致すると判断することができる。このように多段に分けて検索すると、全てのビットを直列に接続したＣＡＭセルで検索する場合と比較して、検索を並列に行うため、検索にかかる速度が低下しない。また、複数のブロックに分けて検索することで、ＣＡＭの検索動作時に不要なブロックの電源を切っておくことができ、低消費電力化が実現できる。このように多段に分けて検索する場合であっても、ＣＡＭからのデータの読み出し方法とＣＡＭへのデータの書き込み方法は第１の実施形態や第２の実施形態にて説明したものと同様の方法で実現できる。
【００７１】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。本実施形態では、電流誘起磁場によって磁化情報を書き込む。電流誘起磁場による磁化情報の書き込みのために、スピンＭＯＳＦＥＴのソースあるいはドレインのいずれか一方に対して直交するように磁場書き込み線を設ける。図３２は、ドレインに直交するように磁場書き込み線を設け、ドレインに磁化情報を書き込む場合のＣＡＭアレイの例である。図３２では、本実施形態に係るＣＡＭアレイの一部を図示している。電流誘起磁場による磁化情報の書き込みは、互いに交差して配置された磁場書き込み線に同時に電流を流すことによって誘起される合成磁場を利用する。同時に電流を流した磁場書き込み線の交点近傍に配置されたスピンＭＯＳＦＥＴでは、合成磁場によって磁化の反転が生じる。
【００７２】
例えば、図３２の１ビット目のＣＡＭセル１０１の磁化情報を書き込む場合を例にして説明する。磁場書き込み線ＷＷ１に、図３２の左から右へ電流を流すことで、磁場書き込み線ＷＷ１が交差するスピンＭＯＳＦＥＴには上向きの磁界が発生し、磁場書き込み線ＷＢ１に図３２の下から上へ電流を流すことで、磁場書き込み線ＷＢ１が交差するスピンＭＯＳＦＥＴには左向きの磁界が発生する。そのため、ＣＡＭセル１０１のｎ型スピンＭＯＳＦＥＴでは、磁場書き込み線ＷＷ１とＷＢ１に同時に電流が流されると、左上向きの磁界が発生する。この方向が磁化容易軸となるようにスピンＭＯＳＦＥＴの電極構造を形成する。これによって、磁場書き込み線ＷＷ１に図３２の左から右へ電流を流すとともに、磁場書き込み線ＷＢ１に図３２の下から上へ電流を流す場合と、磁場書き込み線ＷＷ１に図３２の右から左へ電流を流すとともに、磁場書き込み線ＷＢ１に図３２の上から下へ電流を流す場合とで、異なる磁化情報を書き込むことができる。ＣＡＭセル１０１のｎ型スピンＭＯＳＦＥＴへの磁化情報の書き込みが終了すると、磁場書き込み線¬ＷＷ１、ＷＢ１を用いてＣＡＭセル１０１のｐ型スピンＭＯＳＦＥＴへの磁化情報の書き込みを行う。ｐ型スピンＭＯＳＦＥＴへの磁化情報の書き込み方法はｎ型スピンＭＯＳＦＥＴへの磁化情報の書き込み方法と同様であるため、説明を省略する。
【００７３】
本実施形態に係るＣＡＭからのデータの読み出しについては、第１の実施形態にて説明した読み出し方法と同様の方法を取ることができる。なお、図３２では、ｎ型とｐ型のスピンＭＯＳＦＥＴ対を用いる場合を例にしたが、第２の実施形態にて説明したように、ｎ型もしくはｐ型いずれか一方のスピンＭＯＳＦＥＴ対を用いるようにしても良い。
【００７４】
このように、電流誘起磁場によって磁化情報を書き込むＣＡＭは、第１の実施形態にて説明したスピン注入磁化反転によって磁化情報を書き込むＣＡＭと比較して、素子サイズを小さくしたときに書き込みに要するエネルギーが大きく、ゲート入力配線を避けるための設計が必要であり、例えば、漏れ磁場などの影響を避け、容量結合を抑制しなければならない。しかしながら、スピンＭＯＳＦＥＴ電極のサイズが例えば１００ｎｍ以上の場合は、本実施形態に係るＣＡＭのように磁場書き込み線を設けて書き込み制御することが可能である。この場合、素子の読み出し配線と書き込み配線が独立して存在するため、これらの配線を別々に最適化した構造にすることができる。
【００７５】
以上説明したように、本発明の実施形態に係るＣＡＭは、小さな回路面積にて、低消費電力で、高速に動作することができる。なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。
【符号の説明】
【００７６】
１…スピンＭＯＳＦＥＴ、２…半導体基板、３…Ｓ／Ｄ電極、４…拡散層、５…ゲート絶縁膜、６…ゲート電極、１０…ｐ型シリコン半導体基板、１１…素子分離領域、１２…第１の半導体領域、１３…第２の半導体領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…側壁絶縁膜、１７…磁性層、１８Ａ・１８Ｂ…磁性シリサイド層、１９…シリサイド膜、４０…ｎ型スピンＭＯＳＦＥＴ、５０…ｐ型スピンＭＯＳＦＥＴ、６０…参照セル、７０…比較器、８１・８２…パストランジスタ、１００・１０１・１０２・１０３・１０４・１０５・１０６・１０７・１０８・２００…ＣＡＭセル
【技術分野】
【０００１】
本発明の実施形態は、連想メモリに関する。
【背景技術】
【０００２】
高速検索用途のメモリの１つに連想メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ、以下ではＣＡＭと称する）がある。ＣＡＭは、ルーターやＣＰＵ／キャッシュ間などで用いられるハードウェア高速検索用途のメモリである。ＳＲＡＭやＤＲＡＭなどの一般的なＲＡＭなどのメモリは、アドレスを指定されると、そのアドレスに格納されたデータを返す。それに対して、ＣＡＭは、検索データが指定されると、全内容から指定された検索データと一致する記憶データを検索し、その記憶データが記憶されているアドレスを返す。実際には、通常のＲＡＭと組み合わせてＣＡＭ／ＲＡＭとして用いられ、ユーザから見ると、あるデータワードを入力すると、そのデータワードに関連付けられた他のデータワードが出力される。
【０００３】
連想メモリは、全ての検索用途においてＲＡＭよりも高速な検索が可能である。しかしながら連想メモリは、検索のために物理的なメモリ空間を必要とすることから、回路面積が大きくなるという問題がある。また、単純な記憶セルから構成されるＲＡＭと異なり、完全並行動作する連想メモリではメモリ内の全ビット毎に入力データとの比較回路が必要である。しかも、１ビットの一致ではなくデータワード全体の一致を探さなければならないため、比較結果をまとめる回路も必要である。これらの追加回路によって連想メモリの回路面積が増大し、製造コストも増大する。回路面積の増加は相対的にデータストアのための領域を削減することになり、ユーザにとってはメモリ空間を失うことになる。また、追加した比較回路はデータが入力される度に全体が待ち受け動作するため、ＲＡＭと比較して大きな静的消費電力が存在する。その結果、コストと消費電力に対する検索スピードのトレードオフ関係となり、現状では連想メモリは非常に高速な検索が必須な用途でのみ使用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−７４００１号公報
【非特許文献】
【０００５】
【非特許文献１】Ｓｈｏｕｎ Ｍａｔｓｕｎａｇａ ｅｔ ａｌ．， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ ２ （２００９） ０２３００４．
【非特許文献２】Ｗｅｉｚｈｏｎｇ Ｗａｎｇ, ＩＥＥＥ Ｔｒａｎｓ. ｏｎ Ｍａｇｎ. Ｖｏｌ. ４６， ｎｏ． ６， （２０１０） ｐ． １９６７．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、低消費電力で、高速に動作可能な連想メモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態は、記憶データに応じて第１の磁化状態に設定される第１のスピンＭＯＳＦＥＴと前記記憶データに応じて第２の磁化状態に設定される第２のスピンＭＯＳＦＥＴとが並列に接続されたスピンＭＯＳＦＥＴ対と、検索データに応じて、前記第１のスピンＭＯＳＦＥＴおよび第２のスピンＭＯＳＦＥＴのいずれか一方が導通するようゲート電圧を印加する第１の配線と、前記スピンＭＯＳＦＥＴ対に対して電流を印加する第２の配線とを有することを特徴とする連想メモリに関する。
【図面の簡単な説明】
【０００８】
【図１】一般的なスピンＭＯＳＦＥＴの構造を示す図。
【図２】本発明の実施形態に係るスピンＭＯＳＦＥＴの特性を示す模式図。
【図３】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図４】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図５】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図６】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図７】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図８】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図９】本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法を示す図。
【図１０】本発明の実施形態に係る１ビットの情報を格納するＣＡＭセルの構成を示す図。
【図１１】本発明の実施形態に係る１ビットの情報を格納するＣＡＭセルの動作を説明する図。
【図１２】本発明の実施形態に係る１ビットの情報を格納するＣＡＭセルの動作を説明する図。
【図１３】本発明の実施形態に係る磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の特性を示す図。
【図１４】本発明の実施形態に係る磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の特性を示す図。
【図１５】本発明の実施形態に係るＣＡＭアレイの構成を示す図。
【図１６】本発明の実施形態に係るＣＡＭを用いた検索の説明図。
【図１７】本発明の実施形態に係るＣＡＭを用いた検索の説明図。
【図１８】本発明の実施形態に係るＣＡＭを用いた検索の説明図。
【図１９】本発明の実施形態に係る４ビットのＣＡＭセルの特性を示す図。
【図２０】本発明の実施形態に係る４ビットのＣＡＭセルの特性を示す図。
【図２１】本発明の実施形態に係るＣＡＭアレイの一部の構成を示す図。
【図２２】本発明の実施形態に係るＣＡＭを用いた書き込みの説明図。
【図２３】本発明の実施形態に係るＣＡＭを用いた書き込みの説明図。
【図２４】本発明の実施形態に係るＣＡＭを用いた書き込みの説明図。
【図２５】スピンＭＯＳＦＥＴの書込み特性を示す図。
【図２６】本発明の実施形態に係るＣＡＭアレイの構成を示す図。
【図２７】本発明の実施形態に係る８ビットのＣＡＭセルの特性を示す図。
【図２８】本発明の実施形態に係る８ビットのＣＡＭセルの特性を示す図。
【図２９】本発明の実施形態に係る１６ビットのＣＡＭセルの特性を示す図。
【図３０】本発明の実施形態に係る１６ビットのＣＡＭセルの特性を示す図。
【図３１】本発明の実施形態に係るＣＡＭアレイのビット数と読み出し電流差の関係を示す図。
【図３２】本発明の実施形態に係るＣＡＭアレイの一部の構成を示す図。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、本発明の実施形態について図面を参照して説明する。図１は、スピンＭＯＳ電界効果トランジスタ（以下、スピンＭＯＳＦＥＴと称する）の構造を示す図である。このスピンＭＯＳＦＥＴ１は、半導体基板２上に離間して磁性体（スピン偏極材料）から成るソース・ドレイン（Ｓ／Ｄ）電極３が形成される。Ｓ／Ｄ電極３の一方は磁化の向きが固着された磁性層を有し、他方は磁化の向きが可変の磁性層を有する。また、Ｓ／Ｄ電極３下にはそれぞれ拡散層４が形成され、拡散層４の間の半導体基板２上にゲート絶縁膜５が形成され、ゲート絶縁膜５上にはゲート電極６が形成される。
【００１０】
スピンＭＯＳＦＥＴ１において、ゲート電極６にゲート電圧を印加すると、電子はスピン偏極を保持したまま、半導体基板２のチャネルを伝導する。ソースとドレインの磁性体の磁化の向きの関係は、２つの磁性体の磁化の向きが略平行な平行状態（Ｐａｒａｌｌｅｌ）と略反平行な反平行状態（Ａｎｔｉ−Ｐａｒａｌｌｅｌ）とがあり、平行状態か反平行状態かに応じて２つの磁性体間の抵抗値が異なる。平行状態では反平行状態よりも抵抗値が低く、出力電流が高い。
【００１１】
図２に、スピンＭＯＳＦＥＴのＩｄ−Ｖｄ特性、Ｉｄ−Ｖｇ特性を表す。図２では、磁化平行状態のときの特性を実線で表し、磁化反平行状態のときの特性を破線で表す。図２に示すように、磁化の向きが平行状態のときに電流が大きく、通常のＭＯＳＦＥＴと同等の駆動電流が得られる。それに対して、反平行状態のときは平行状態のときよりも電流が小さくなる。反平行状態の振る舞いは動作メカニズムによりいくつかに分類される。磁性体のスピン偏極率が小さく磁気抵抗が小さい場合は図２のＴｙｐｅ−Ａのようになる。スピンＭＯＳＦＥＴの電極がハーフメタルのようにスピンアップかダウンの片方のバンドでギャップを有する場合、閾値が変化するようなＩｄ−Ｖｄ特性となる（図２のＴｙｐｅ−C）。ドレイン端で強く散乱するような構造の場合、移動度が低下するようなＩｄ−Ｖｄ特性となる（図２のＴｙｐｅ−B）。また、図２のＴｙｐｅ−ＢとＴｙｐｅ−Ｃの両方の効果が現れた場合、移動度が低下し、閾値が変化するようなＩｄ−Ｖｄ特性となる（図２のＴｙｐｅ−Ｄ）。これらは、製造するスピンＭＯＳＦＥＴの電極とチャネルの材料と構造に依存して決まり、いくつかの動作原理が重ね合わせられた特性になる。
【００１２】
このような磁化状態に応じた電流の差を利用して、ソースとドレインの磁性体の磁化の向きが平行状態であるか反平行状態であるかを読み取ることができる。以下では、反平行状態のときに、Ｔｙｐｅ−Ｂのように移動度が変化したようなＩｄ−Ｖｄ特性であるとして説明する。なお、ソースとドレインの磁性体の磁化の向きの関係は平行状態と反平行状態であるとして説明するが、平行状態と反平行状態に限られず、スピンＭＯＳＦＥＴの抵抗が異なれば良い。この理由はＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）の場合と同様に、スピンＭＯＳの磁化方向が平行だからといって多数派スピンが伝導するとは限らないからである。
【００１３】
次に、本発明の実施形態に係るスピンＭＯＳＦＥＴの製造方法について説明する。ここでは、例としてｎ型スピンＭＯＳＦＥＴの製造方法を説明する。図３に示すように、例えばホウ素（Ｂ）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型シリコン半導体基板１０にシリコン酸化膜からなる素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１１を形成する。そして、その素子分離領域１１を境界として一方に第１の半導体領域（ｐ−ｗｅｌｌ）１２を不純物のイオン注入により形成する。第１の半導体領域１２には、後述する工程を経てｎ型スピンＭＯＳＦＥＴが形成される。また、第１の半導体領域１２に対して素子分離領域１１を挟んだ隣の領域には、例えば第２の半導体領域（ｎ−ｗｅｌｌ）１３を不純物のイオン注入により形成し、第２の半導体領域１３にｐ型スピンＭＯＳＦＥＴを形成することができる。
【００１４】
図４に示すように、半導体領域１２上にゲート絶縁膜１４を膜厚１ｎｍ程度形成する。ゲート絶縁膜１４としては、例えばシリコン酸化膜を熱酸化法により形成する。ただし、これに限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）を適用することも可能である。具体的には、Ｌａ２Ｏ５、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＰｒＯ３、ＬａＡｌＯ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等をゲート絶縁膜１４に適用することが可能である。あるいは、シリコン酸化膜や高誘電率絶縁膜に、窒素やフッ素を添加した絶縁膜を適用することも可能である。また、これらの化合物の組成比を変化させた絶縁膜や、複数の絶縁膜を組み合わせた複合膜を適用することも可能である。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを添加した絶縁膜を適用することも可能である。
【００１５】
次に、ゲート絶縁膜１４上にゲート電極となるポリシリコン膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法によって１００ｎｍ〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（ＲＩＥ）等のエッチング技術により、図５に示すように、ゲート絶縁膜１４およびゲート電極となるポリシリコン膜をパターニングし、ゲート長が３０ｎｍ程度以下のゲート電極１５とゲート絶縁膜１４を形成する。また、必要に応じて、ここでポスト酸化を行い、膜厚１〜２ｎｍの酸化膜を形成する。
【００１６】
なお、ゲート電極１５の材料は、ポリシリコンに限ることはなく、いわゆるメタルゲート材料（例えば、Ｔｉ、Ｔａ、Ｗなどの金属単体、窒化物、炭化物、酸化物など）を適用することが可能である。
【００１７】
次に、ＬＰ−ＣＶＤ法によって半導体基板１０上にシリコン窒化膜を８ｎｍ程度堆積する。そして、ＲＩＥ法によってエッチバックすることにより、図６に示すように、シリコン窒化膜をゲート電極１５の側面にのみ残す。これにより、ゲート電極１５の側面に側壁絶縁膜１６を形成する。
【００１８】
その後、図７に示すように、スパッタ法により膜厚１０ｎｍ程度の磁性層１７、例えば、（ＣｏＦｅ）８０Ｐ２０膜を半導体領域１２上に形成する。これにより、スピンＭＯＳＦＥＴのソース／ドレイン領域となる領域１２上に（ＣｏＦｅ）８０Ｐ２０膜１７が接するように堆積する。
【００１９】
そして、図８に示すように、第１の熱処理として例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、２５０℃、３０秒程度のアニールを行い、（ＣｏＦｅ）８０Ｐ２０膜からリン（Ｐ）を半導体領域１２の表面より内部へと拡散させる。これにより、ゲート電極１５の両側の半導体領域１２内にソース／ドレイン領域としてのｎ+型半導体領域（不純物拡散領域）１２Ａ、１２Ｂを形成する。
【００２０】
ここで、（ＣｏＦｅ）８０Ｐ２０膜におけるＣｏとＦｅの組成は原子比で２：１とし、熱処理はシリサイド化が起きる典型的な温度である３００℃よりも低温とすることが望ましい。熱処理の温度を３００℃よりも低温とすることにより、ＣｏＳｉ、ＦｅＳｉなどへのシリサイド化を抑制したまま、不純物元素のみを拡散することができる。
【００２１】
次に、第２の熱処理としてＲＴＡにより、４５０℃、３０秒程度のアニールを施すことにより、（ＣｏＦｅ）８０Ｐ２０膜１７中のＣｏＦｅをシリサイド化させる。すなわち、図９に示すように、（ＣｏＦｅ）８０Ｐ２０膜１７の少なくとも一部をシリサイド化させて、ｎ＋型半導体領域１２Ａ、１２Ｂ上に磁性シリサイド層１８Ａ、１８Ｂをそれぞれ形成する。さらに、ＲＩＥ法によりエッチバックすることにより、シリサイド層１８Ａ、１８Ｂ上にソース／ドレイン電極としての（ＣｏＦｅ）８０Ｐ２０膜１７を残す。なお、このとき、ゲート電極１５上にもシリサイド膜１９が形成される。
【００２２】
この第２の熱処理によりシリサイド化したのは、ｎ＋型半導体領域と（ＣｏＦｅ）８０Ｐ２０膜１７との界面からＳｉ基板側へ５ｎｍ程度の深さまでであった。ここで、形成されたシリサイド層１８Ａ、１８Ｂは、Ｃｏ３ＳｉとＦｅ３Ｓｉの混晶であり、磁性層である。この磁性層はシリコンに対し高いスピン偏極率を有する電流注入が可能である。また、ＣｏとＦｅの組成によっては、ホイスラー合金（Ｃｏ２ＦｅＳｉ）も形成される。この場合も、高いスピン偏極率を有している。
【００２３】
すなわち、シリコンと接して磁性シリサイド層１８Ａ、１８Ｂが形成され、その上にシリサイド化しなかった磁性層１７が存在する構造が形成され、磁性シリサイド層１８Ａ、１８Ｂのスピン偏極率は(ＣｏＦｅ)８０Ｐ２０膜（磁性層）１７よりも高い。
【００２４】
本実施形態のスピンＭＯＳＦＥＴでは、ｎ＋型半導体領域１２Ａ、１２Ｂと磁性シリサイド層１８Ａ、１８Ｂとの界面層は高濃度のリン（Ｐ）を有し、その濃度は、例えば４×１０２０〜４×１０２１ａｔｏｍｓ／ｃｍ３である。
【００２５】
以上説明したような方法によって、図９に示すようなｎ型スピンＭＯＳＦＥＴを製造することができる。なお、上述の説明では、ゲート部（ゲート絶縁膜１４およびゲート電極１５）をソース／ドレイン領域１２Ａ、１２Ｂの形成前に作成するゲートファーストプロセスを用いて説明したが、ゲート部をソース／ドレイン領域の形成後に作成するゲートラストプロセスを用いても良い。ゲートラストプロセスでは、ゲート作成部にダミーゲートを形成した後にソース／ドレイン領域を形成し、次いでダミーゲートを剥離し、ゲート部を作成する。
【００２６】
また、第１の熱処理（低温）と第２の熱処理（高温）の順序を入れ替えても良いし、熱処理の回数を１回のみにしても良い。これらの場合でも、プロセス条件の最適化により高いスピン偏極率を有する磁性シリサイド層を形成できる。また、半導体基板は、シリコンに限るわけではなく、その他の半導体基板、例えばゲルマニウム（Ｇｅ）あるいはＳｉとＧｅの混晶から成る半導体基板を用いても良い。
【００２７】
さらに、ソースまたはドレインの片方、あるいは両方にＭＴＪを用いてスピン注入書き込みを容易にした構造を用いても良い。また、ソース・ドレイン電極と半導体の間にトンネル絶縁膜を設け、スピン注入効率を高める構造にしても良い。これらは製造者が設計仕様に合わせて適宜選択できる事項である。
【００２８】
次に、上記製造方法にて作成したスピンＭＯＳＦＥＴを用いたＣＡＭの構成と動作を説明する。本実施形態に係るＣＡＭは、ＣＡＭセルがマトリクス状に配列されたＣＡＭアレイを有する。
【００２９】
図１０は、本実施形態に係るＣＡＭにおいて、１ビットの情報を格納するＣＡＭセルの構成を示す図である。図１０に示すように、本実施形態に係るＣＡＭセル１００では、１対のスピンＭＯＳＦＥＴが並列に接続され、両方のスピンＭＯＳＦＥＴのゲートがサーチラインＳＬに接続されている。ＣＡＭセル１００は、１ビットの情報をこの１対のスピンＭＯＳＦＥＴによって格納する。この１対のスピンＭＯＳＦＥＴは、入力電圧に対して相補的に動作するよう、例えば一方をｎ型スピンＭＯＳＦＥＴ４０、他方をｐ型スピンＭＯＳＦＥＴ５０で構成する。ｎ型スピンＭＯＳＦＥＴ４０とｐ型スピンＭＯＳＦＥＴ５０のそれぞれの電圧閾値は、ノーマリーオン、ノーマリーオフのどちらかになるように、ドーピング濃度等のプロセス条件で適切に制御しておく。これはＣＭＯＳインバーターの作製方法と同じ考え方である。これによって、ｎ型スピンＭＯＳＦＥＴ４０とｐ型スピンＭＯＳＦＥＴ５０の両方のゲートに、図示しない制御回路によって検索データの”１”に対応付けられた電圧信号が入力されたときは、ｎ型スピンＭＯＳＦＥＴ４０のみがＯＮ、ｐ型スピンＭＯＳＦＥＴ５０はＯＦＦとなる。一方、検索データの”０”に対応付けられた電圧信号が入力されたときは、ｐ型スピンＭＯＳＦＥＴ５０のみがＯＮ、ｎ型スピンＭＯＳＦＥＴ４０はＯＦＦとなる。
【００３０】
また、このスピンＭＯＳＦＥＴ対では、ｎ型スピンＭＯＳＦＥＴ４０に、記憶すべきデータに対応する磁化情報を書き込み、ｐ型スピンＭＯＳＦＥＴ５０にはｎ型スピンＭＯＳＦＥＴ４０に記憶した磁化情報と相補的な磁化情報を書き込む。つまりは、ｎ型スピンＭＯＳＦＥＴ４０に磁化平行の磁化情報を書き込むならば、ｐ型スピンＭＯＳＦＥＴ５０に磁化反平行の磁化情報を書き込み、ｎ型スピンＭＯＳＦＥＴ４０に磁化反平行の磁化情報を書き込むならば、ｐ型スピンＭＯＳＦＥＴ５０に磁化平行の磁化情報を書き込む。本実施形態では、ｎ型スピンＭＯＳＦＥＴ４０に磁化平行の磁化情報が書き込まれているとき（ｐ型スピンＭＯＳＦＥＴ５０に磁化反平行の磁化情報が書き込まれているとき）の記憶データを”１”とする。また、ｎ型スピンＭＯＳＦＥＴ４０に磁化反平行の磁化情報が書き込まれているとき（ｐ型スピンＭＯＳＦＥＴ５０に磁化平行の磁化情報が書き込まれているとき）の記憶データを”０”であるとする。
【００３１】
なお、検索データの内容を”１”、”０”、および”Ｄｏｎ’ｔ Ｃａｒｅ”の３値で構成するＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ）の場合、記憶データが”Ｄｏｎ’ｔ Ｃａｒｅ”の場合には、ｎ型スピンＭＯＳＦＥＴ４０およびｐ型スピンＭＯＳＦＥＴ５０の両方に磁化平行の磁化情報を書き込む。
【００３２】
図１１と図１２を用いて図１０に示すスピンＭＯＳＦＥＴ対の動作を説明する。このＣＡＭセル１００の記憶データを”１”にする場合、ｎ型スピンＭＯＳＦＥＴ４０を磁化平行状態（図１１中ではＰと示す）にし、ｐ型スピンＭＯＳＦＥＴ５０を磁化反平行状態（図１１中ではＡＰと示す）にする。そして、検索データが”１”の場合には、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”１”を入力し、ＩＮに駆動電圧ＶＤＤを印加してＩＮからＯＵＴへ電流を流す。すると、ｎ型スピンＭＯＳＦＥＴ４０が導通し、磁化平行状態のスピンＭＯＳＦＥＴに電流が流れる。一方、検索データが”０”の場合には、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”０”を入力し、ＩＮに駆動電圧ＶＤＤを印加してＩＮからＯＵＴへ電流を流す。すると、ｐ型スピンＭＯＳＦＥＴ５０が導通し、磁化反平行状態のスピンＭＯＳＦＥＴに電流が流れる。
【００３３】
このＣＡＭセルの記憶データを”０”にする場合には、ｎ型スピンＭＯＳＦＥＴ４０を磁化反平行状態にし、ｐ型スピンＭＯＳＦＥＴ５０を磁化平行状態にする。そして、検索データが”１”の場合には、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”１”を入力し、ＩＮに駆動電圧ＶＤＤを印加してＩＮからＯＵＴへ電流を流す。すると、磁化反平行状態のｎ型スピンＭＯＳＦＥＴ４０に電流が流れる。一方、検索データが”０”の場合には、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”０”を入力し、ＩＮに駆動電圧ＶＤＤを印加してＩＮからＯＵＴへ電流を流す。すると、磁化平行状態のｐ型スピンＭＯＳＦＥＴ５０に電流が流れる。
【００３４】
このＣＡＭセルの記憶データを”Ｄｏｎ’ｔ ｃａｒｅ”にする場合、ｎ型スピンＭＯＳＦＥＴ４０を磁化平行状態にし、ｐ型スピンＭＯＳＦＥＴ５０を磁化平行状態にする。すると、スピンＭＯＳＦＥＴ対の両方のゲートに電圧信号の”１”が入力されてｎ型スピンＭＯＳＦＥＴ４０が導通したとしても、”０”が入力されてｐ型スピンＭＯＳＦＥＴ５０が導通したとしても、磁化平行状態のスピンＭＯＳＦＥＴに電流が流れる。
【００３５】
このように、本実施形態に係るＣＡＭセルでは、記憶データと検索データが一致する場合には、磁化平行状態のスピンＭＯＳＦＥＴに電流が流れ、一致しない場合には、磁化反平行状態のスピンＭＯＳＦＥＴに電流が流れる。
【００３６】
このようなＣＡＭセルの動作は、ＣＡＭセルの記憶データと検索データの排他的論理和（ＸＯＲ）を出力する過程と対応する。図１２は、記憶データＳと検索データＣとが一致する場合と不一致の場合を示している。なお、ＣＡＭセルの記憶データを”Ｄｏｎ’ｔ ｃａｒｅ”にする動作は、検索データＣおよびその反転値Ｃ’を”１”としてデータを出力することに相当する。
【００３７】
図１３、図１４に磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流を示す。また、磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流との比率を表す磁気電流（ＭＣ：Ｍａｇｎｅｔ Ｃｕｒｒｅｎｔ）の比も図１３、図１４中に示す。図１３、図１４のとおり、磁化平行状態のスピンＭＯＳＦＥＴに電流が流れる場合には、磁化反平行状態のスピンＭＯＳＦＥＴに電流が流れる場合と比較して、抵抗が低く、ＯＵＴを流れる電流が高い。そのため、ＯＵＴを流れる電流を所定の閾値と比較することによって、記憶データと検索データが一致するか否かを判断することができる。
【００３８】
図１５は、本実施形態に係るＣＡＭアレイの構成を示す図である。本実施形態では、例えば検索データ１ワードが４ビットから構成されるとする。図１５に示すＣＡＭアレイは、１ビットを構成する一対のスピンＭＯＳＦＥＴが１ワード分（本例では４ビット分）直列に接続され、ＣＡＭアレイに格納する検索可能なデータ数以上の数（ｎ）のワードを備える。ただし、図１５では省略して２つのワードを示している。なお、図１５では、スピンＭＯＳのＳ、Ｄを直列接続にしているが、ゲート電圧を定義するためには基板電位を取っておき、基板電位は変更することが出来る。
【００３９】
本実施形態に係るＣＡＭアレイにおいて、データ検索時には、ＭＬ（ｎ）ＩＮに駆動電圧ＶＤＤを印加し、ＭＬ（ｎ）ＩＮからＭＬ（ｎ）ＯＵＴへ電流を流し、ＭＬ（ｎ）ＯＵＴに流れる電流によって、検索データとワードＭＬ（ｎ）に記憶された情報とが一致するかどうかを判定する。
【００４０】
図１６〜図１８を用いて、本実施形態に係るＣＡＭを用いた検索について説明する。図１６は、記憶データと検索データとが一致する場合の検索の例である。図１６に示した１ワード分のＣＡＭセルでは、１つめのビットを構成するＣＡＭセル１０１は”１”を記憶する（ｎ型スピンＭＯＳＦＥＴを磁化平行状態であり、ｐ型スピンＭＯＳＦＥＴが磁化反平行状態である）。２つめのビットを構成するＣＡＭセル１０２は”０”を記憶する（ｎ型スピンＭＯＳＦＥＴは磁化反平行状態、ｐ型スピンＭＯＳＦＥＴは磁化平行状態である）。３つめのビットを構成するＣＡＭセル１０３は”１”を記憶する（ｎ型スピンＭＯＳＦＥＴは磁化平行状態、ｐ型スピンＭＯＳＦＥＴは磁化反平行状態である）。４つめのビットを構成するＣＡＭセル１０４は”１”を記憶する（ｎ型スピンＭＯＳＦＥＴは磁化平行状態、ｐ型スピンＭＯＳＦＥＴは磁化反平行状態である）。
【００４１】
この状態で、検索データ”１０１１”との照合を行う。つまり、１ビット目のＣＡＭセルのｎ型スピンＭＯＳＦＥＴとｐ型スピンＭＯＳＦＥＴの両方のゲートに電圧信号の”１”が入力され、２ビット目のＣＡＭセルの両方のゲートに電圧信号の”０”が入力され、３ビット目のＣＡＭセルの両方のゲートに電圧信号の”１”が入力され、４ビット目のＣＡＭセルの両方のゲートに電圧信号の”１”が入力される。
【００４２】
これによって、１ビット目のＣＡＭセル１０１は、ｎ型スピンＭＯＳＦＥＴがＯＮとなりｐ型スピンＭＯＳＦＥＴがＯＦＦとなる。２ビット目のＣＡＭセル１０２は、ｎ型スピンＭＯＳＦＥＴがＯＦＦとなり、ｐ型スピンＭＯＳＦＥＴがＯＮとなる。３ビット目のＣＡＭセル１０３は、ｎ型スピンＭＯＳＦＥＴがＯＮとなり、ｐ型スピンＭＯＳＦＥＴがＯＦＦとなる。４ビット目のＣＡＭセル１０４は、ｎ型スピンＭＯＳＦＥＴがＯＮとなり、ｐ型スピンＭＯＳＦＥＴがＯＦＦとなる。このため、１ビット目〜４ビット目の全て、磁化平行状態のスピンＭＯＳＦＥＴを電流が流れる。
【００４３】
それに対して、図１７は記憶データと検索データとが一致しない場合の検索の例である。図１７に示した１ワード分のＣＡＭセルに記憶されたデータは”１０１０”であり、検索データは”１０１１”であるとする。この場合、４ビット目のＣＡＭセル１０４の記憶データは”０”であるため、ＣＡＭセル１０４のｎ型スピンＭＯＳＦＥＴは磁化反平行状態、ｐ型スピンＭＯＳＦＥＴは磁化平行状態である。一方、検索データの４ビット目は”１”であるため、ＣＡＭセル１０４の両方のゲートに電圧信号の”１”が入力され、ｎ型スピンＭＯＳＦＥＴがＯＮとなる。そのため、４ビット目のＣＡＭセル１０４は磁化反平行状態のｎ型スピンＭＯＳＦＥＴを電流が流れる。
【００４４】
このように、記憶データと検索データが一致する場合は、全て磁化平行状態のスピンＭＯＳＦＥＴを電流が流れるのに対して、記憶データと検索データが１ビットでも一致しない場合は、少なくとも１つの磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れる。そのため、記憶データと検索データが一致する場合には記憶データと検索データが一致しない場合と比較して出力電流が高い。言い換えると抵抗が低い。
【００４５】
図１９、図２０に４ビット全て磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と４ビットのうち１ビットは磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れ、残り３ビットは磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流を示す。また、磁気電流比も図１９、図２０中に図示する。
【００４６】
図１９、図２０のとおり、４ビット全て磁化平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流と４ビットのうち１ビットでも磁化反平行状態のスピンＭＯＳＦＥＴを電流が流れた場合の出力電流とには差がある。そこで、全て一致と等価な参照セル、すなわち、磁化状態が平行の時の抵抗を有するトランジスタのみで構成されたセルを設けておき、これらの電流を比較することで当たり判定ができる。例えば図２１に示すように読み出し出力として参照セル６０との比較器７０を設けておく。比較器７０に入力されるときには、ＣＡＭセル１０４からの出力電流は電圧に変換され、参照セル６０から出力された信号の電圧と比較する。なお、参照セル６０と比較器７０は図２１に示した形態だけでなく、様々な変形が可能である。例えば、参照セルに関しては、1つのトランジスタとするのではなく、検索ビット列と同じ構成のものを磁化平行にセットして用いる方法がある。比較器に関しては、負帰還をかけていないＯＰアンプであればコンパレータとして用いることができ、一般的なもので良い。
【００４７】
図１８は、Ｄｏｎ’ｔ ｃａｒｅビットがある場合の検索の例である。図１８の例では、４ビット目のＣＡＭセル１０４の記憶データが”Ｄｏｎ’ｔ ｃａｒｅ”であるデータを記憶している１ワード分のＣＡＭセルを示す。このＣＡＭセル１０４のｎ型スピンＭＯＳＦＥＴとｐ型スピンＭＯＳＦＥＴは両方とも磁化平行状態である。このとき、検索データが”１０１０”であっても”１０１１”であっても、全て磁化平行状態のスピンＭＯＳＦＥＴを電流が流れる。そのため、４ビット目の検索データにかかわらずに検索データと記憶データとが一致するか否かを判定することができる。
【００４８】
なお、上述の説明では、記憶データを”１”にする場合、ｎ型スピンＭＯＳＦＥＴを磁化平行状態にし、ｐ型スピンＭＯＳＦＥＴを磁化反平行状態にして、検索データが”１”の場合にｎ型スピンＭＯＳＦＥＴをＯＮにするとして説明したが、これには限られない。例えば、記憶データを”１”にする場合にｐ型スピンＭＯＳＦＥＴを磁化平行状態にして、検索データが”１”の場合にｐ型スピンＭＯＳＦＥＴをＯＮにしても良い。また、検索データと記憶データが全て一致する場合に全て磁化反平行のスピンＭＯＳＦＥＴを電流が流れて、１ビットでも一致する場合には少なくとも１つの磁化平行状態のスピンＭＯＳＦＥＴを電流が流れるようにしても良い。つまり、記憶データが”１”または”０”の場合には、データ記憶時に、対のスピンＭＯＳＦＥＴのうち、記憶データが”１”か”０”かに応じたいずれか一方を磁化平行状態にするとともに他方を磁化反平行状態とする。また、検索時には、ゲート電極にかける電圧に応じて、対のスピンＭＯＳＦＥＴのいずれか一方が導通し、他方が導通しないように動作すれば良い。
【００４９】
次に、図２２〜図２４を用いて本実施形態に係るＣＡＭへの記憶データの書き込みについて説明する。記憶データの書き込みはワード単位で行い、検索データの内容を”１”、”０”の２値で表すＢＣＡＭ（Ｂｉｎａｒｙ ＣＡＭ）の場合は２回、ＴＣＡＭの場合は３回の手順で書き込む。ここでは、”１”、”０”、”１”、”Ｄｏｎ’ｔ ｃａｒｅ”の４ビットを書き込む場合を例にして説明する。図２２〜図２４に示すように、本実施形態に係るＣＡＭは、書き込むワードを選択するために、１ワードごとにパストランジスタ８１、８２を有する。
【００５０】
図２２は、記憶データ書込みの第１手順を示す図である。まず、書き込みたいスピンＭＯＳＦＥＴ対にデータ読み出し時よりも十分大きなゲート電圧を与える。このとき、記憶すべきデータが”１”もしくは”Ｄｏｎ’ｔ ｃａｒｅ”のＣＡＭセルにはｎ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな正のゲート電圧を与え、記憶すべきデータが”０”のＣＡＭセルにはｐ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな負のゲート電圧を与える。
【００５１】
そして、図示しない制御回路が、ＷＥを昇圧してパストランジスタ８１、８２をＯＮにし、ＷＬからＷＬ’へ、もしくは、ＷＬ’からＷＬへ電流を流して、スピン注入磁化反転（スピン注入磁化反転については、例えば、特許文献１参照）により磁化情報を書き込む。図２５は、スピンＭＯＳＦＥＴの書込み特性を示す図である。図２５のとおり、スピンＭＯＳＦＥＴは、Ｉｔｈ以上の正の電流を流したときに、磁化反平行から磁化平行へ磁化情報が変化し、Ｉｔｈ以上の負の電流を流したときに、磁化平行から磁化反平行へ磁化情報が変化する。
【００５２】
なお、ＣＡＭセルへデータを書き込む時に、データ読み出し時よりも十分大きなゲート電圧を与える理由は、読み出し時と書き込み時の動作マージンを大きくするためである。つまり、書き込みゲート電圧を例えば２Ｖ以上と大きくしなければスピン注入磁化反転が起きるために必要なＩｔｈ以上の大きな電流が得られないようにしておき、読み出しゲート電圧を例えば１Ｖ以下と小さく設定しておいて、小さな電流で読み出す。これによって、データ読み出し時に誤ってデータが書き込まれることを防ぐことができる。
【００５３】
本実施形態では、ＷＬからＷＬ’へ電流を流したときに、磁化情報が磁化平行から磁化反平行に変化すると定義する。また、ＷＬ’からＷＬへ電流を流したときに、磁化情報が磁化反平行から磁化平行へ変化すると定義する。
【００５４】
ＷＬ’にＨｉｇｈの電圧を印加し、ＷＬをＧＮＤにすると、ＷＬ’からＷＬへＩｔｈ以上の電流が流れ、磁化反平行状態のスピンＭＯＳＦＥＴは磁化平行状態へ変化し、磁化平行状態のスピンＭＯＳＦＥＴは、磁化平行状態のままとなる。これによって、図２２に示すように、１ビット目のＣＡＭセル１０１のｎ型スピンＭＯＳＦＥＴ、２ビット目のＣＡＭセル１０２のｐ型スピンＭＯＳＦＥＴ、３ビット目のＣＡＭセル１０３のｎ型スピンＭＯＳＦＥＴ、４ビット目のＣＡＭセル１０４のｎ型スピンＭＯＳＦＥＴが磁化平行状態となる。
【００５５】
次に、図２３に示す記憶データの第２手順に移る。第２手順では、第１手順にてゲート電極に加えた電圧と逆の電圧をゲート電極に加える。つまり、記憶すべきデータが”１”もしくは”Ｄｏｎ’ｔ ｃａｒｅ”のＣＡＭセルには、ｐ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな負のゲート電圧を与え、記憶すべきデータが”０”のＣＡＭセルにはｎ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな正のゲート電圧を与える。
【００５６】
そして、第１手順とは逆に、ＷＬにＨｉｇｈの電圧を印加し、ＷＬ’をＧＮＤにすると、ＷＬからＷＬ’へＩｔｈ以上の電流が流れ、磁化平行状態のスピンＭＯＳＦＥＴは磁化反平行状態へ変化し、磁化反平行状態のスピンＭＯＳＦＥＴは、磁化反平行状態のままとなる。これによって、図２３に示すように、１ビット目のＣＡＭセル１０１のｐ型スピンＭＯＳＦＥＴ、２ビット目のＣＡＭセル１０２のｎ型スピンＭＯＳＦＥＴ、３ビット目のＣＡＭセル１０３のｐ型スピンＭＯＳＦＥＴ、４ビット目のＣＡＭセル１０４のｐ型スピンＭＯＳＦＥＴが磁化反平行状態となる。
【００５７】
次に、図２４に示す記憶データの第３手順に移る。第３手順では、記憶すべきデータが”１”もしくは”０”のＣＡＭセルには第１手順と同じ電圧をゲート電極に加え、記憶すべきデータが”Ｄｏｎ’ｔ ｃａｒｅ”のＣＡＭセルには第１手順と逆の電圧をゲート電圧に加える。つまり、記憶すべきデータが”１”のＣＡＭセルには、ｎ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな正のゲート電圧を与え、記憶すべきデータが”０”もしくは”Ｄｏｎ’ｔ ｃａｒｅ”のＣＡＭセルにはｐ型スピンＭＯＳＦＥＴがＯＮとなるように十分大きな負のゲート電圧を与える。
【００５８】
そして、第１手順と同様に、ＷＬ’にＨｉｇｈの電圧を印加し、ＷＬをＧＮＤにすると、ＷＬ’からＷＬへＩｔｈ以上の電流が流れ、磁化反平行状態のスピンＭＯＳＦＥＴは磁化平行状態へ変化し、磁化平行状態のスピンＭＯＳＦＥＴは、磁化平行状態のままとなる。４ビット目のＣＡＭセル１０４のｐ型スピンＭＯＳＦＥＴが磁化平行状態となる。この第３手順が完了すると、図２４のようにＣＡＭセルに対して”１”、”０”、”Ｄｏｎ’ｔ ｃａｒｅ”のいずれかの記憶データが書き込まれた状態となる。
【００５９】
なお、上述の書き込み手順では、第１手順にて一方のスピンＭＯＳＦＥＴを磁化平行状態にし、第２手順にて他方のスピンＭＯＳＦＥＴを磁化反平行状態にしたが、第１手順と第２手順の順番を入れ替えても良い。また、第１手順にて”Ｄｏｎ’ｔ ｃａｒｅ”ビットのｎ型スピンＭＯＳＦＥＴを磁化平行状態にし、第３手順にて”Ｄｏｎ’ｔ ｃａｒｅ”ビットのｐ型スピンＭＯＳＦＥＴを磁化平行状態にしたが、第１手順にてｐ型スピンＭＯＳＦＥＴを磁化平行状態にし、第３手順にてｎ型スピンＭＯＳＦＥＴを磁化平行状態にしても良い。
【００６０】
このように、ＣＡＭへの書き込みは、基本的にスピンＲＡＭの書き込み選択方式と同等の方式によって行うことができ、１ビットのスピンＭＯＳＦＥＴへの書き込み方式を多ビットへの書き込み方式に拡張したため、ＢＣＡＭの場合には１ワードあたり２回の書き込み手順、ＴＣＡＭの場合には１ワードあたり３回の書き込み手順で多ビットに書き込むことができる。
【００６１】
以上説明したように、本実施形態に係るＣＡＭは、相補的に動作する一対のスピンＭＯＳＦＥＴを直列に接続して構成する。このため、１ビットずつ逐次読み出したり書き込んだりするＣＡＭと比較して、並列に処理することができるため、高速に動作することができる。また、スピンＭＯＳＦＥＴを使って不揮発なＣＡＭを実現することができ、不使用のメモリブロックへの供給電力を止めるなどして、低消費電力化を達成することができる。
【００６２】
さらに、このような構成のＣＡＭは、フロントエンドプロセスのみで作製できるため、シンプルな配線で構成されて設計が容易となる。また、例えばＭＲＡＭ型のＣＡＭのようにトランジスタとＭＴＪを組み合わせたＣＡＭが、トランジスタとＭＴＪの抵抗の整合性を取る必要があるのに比較して、本実施形態に係るＣＡＭでは抵抗の増大が抑えられる。また、ＭＲＡＭ型のＣＡＭと比較して、比較的小さく配線も短くなることから、ＲＣ遅延を抑えることができ、より高速に動作することができる。
【００６３】
（第２の実施の形態）
次に、本発明の第２の実施形態について説明する。本実施形態に係るＣＡＭは、ｎ型かｐ型かどちらか一方のスピンＭＯＳＦＥＴを用いて構成される。図２６は、第２の実施形態に係るＣＡＭにおいて、１ビットの情報を格納するＣＡＭセルの構成を示す図である。第２の実施形態に係るＣＡＭセル２００は、２つのｎ型スピンＭＯＳＦＥＴと２本のサーチラインＳＬ、Ｓ’Ｌを含む。一方のスピンＭＯＳＦＥＴ４１はＳＬに接続され、他方のスピンＭＯＳＦＥＴ４２はＳ’Ｌに接続される。Ｓ’ＬはＳＬの反転値をスピンＭＯＳＦＥＴ４２に入力する。このように２本の配線に対して相補的な入力値を与えるには、配線対ＳＬとＳ’Ｌとの間にＣＭＯＳインバーターを設ける。また、スピンＭＯＳＦＥＴのＳ、Ｄを直列接続にしているが、ゲート電圧を定義するためには基板電位を取っておく。
【００６４】
第２の実施形態に係るＣＡＭセル２００は、第１の実施形態に係るＣＡＭセル１００と同様に１ワード分のＣＡＭセルを直列に接続して構成される。配線Ｓ’ＬにはＳＬの反転値が与えられるため、スピンＭＯＳＦＥＴ対は、一方がＯＮなら他方はＯＦＦとなるよう動作する。また、スピンＭＯＳＦＥＴ対の磁化情報は、第１の実施形態と同様に相補的な情報を書き込む。つまり、記憶データが”１”の場合には一方を磁化平行状態にして他方を磁化反平行状態にし、記憶データが”０”の場合には”１”の場合とは逆に一方を磁化反平行状態にして他方を磁化平行状態にし、記憶データが”Ｄｏｎ’ｔ ｃａｒｅ”の場合には両方を磁化平行状態にする。このように構成されたＣＡＭの読み出し方法、書き込み方法については第１の実施形態にて説明した方法と同様であるため、説明を省略する。
【００６５】
このようにｎ型とｐ型のいずれか一方のスピンＭＯＳＦＥＴを用いてＣＡＭセルを構成する場合、第１の実施形態と比較してゲート入力のための配線が増えるものの、対となるスピンＭＯＳＦＥＴの磁気電流比（ＭＣ比）を同じにするのが容易であるため、プロセスが簡便となる。
【００６６】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。本実施形態は、１ワードが４ビットよりも多い場合のＣＡＭである。１ワードのビット数が多くなるにつれて、読み出し信号電圧が小さくなる。図２７、図２８に８ビット分のスピンＭＯＳＦＥＴ対を直列に接続して、全て磁化平行状態のスピンＭＯＳＦＥＴを電流が通った場合（検索データと記憶データが一致する場合。図中のＭａｔｃｈ）と、１箇所磁化反平行状態のスピンＭＯＳＦＥＴを電流が通った場合（検索データと記憶データが１ビット異なる場合。図中のＭｉｓｍａｔｃｈ）の出力電流と、ＭＣ比を示す。また、図２９、図３０に１６ビット分のスピンＭＯＳＦＥＴ対を直列に接続して、全て磁化平行状態のスピンＭＯＳＦＥＴを電流が通った場合と、１箇所磁化反平行状態のスピンＭＯＳＦＥＴを電流が通った場合の出力電流と、ＭＣ比を示す。また、図３１に読み出し時に検索データと記憶データとが一致する場合と１ビット異なる場合との出力電流の差と、１ワードを構成するビット数との関係を示す。１ワードが４ビットの場合（図１９、図２０）、８ビットの場合（図２７、図２８）、１６ビットの場合（図２９、図３０）を比較すると、１ワードあたりのビット数が増えるほど出力電流が小さくなり、Ｍａｔｃｈの場合とＭｉｓｍａｔｃｈの場合の出力電流の差が小さくなる。
【００６７】
そこで、スピンＭＯＳＦＥＴ対一つ当たりのＭＣ比を高く設定する。高いＭＣ比を得るにはゲート長の短いスピンＭＯＳＦＥＴを用いるか、高いスピン偏極率を有する磁性電極を用いれば良い。具体的には、ＣＭＯＳスケーリングルールに従い、１３０ｎｍ、９０ｎｍ、６５ｎｍ、４５ｎｍと微細化していき、２２ｎｍ世代以降で、かつ、物理的に準バリスティックな電子輸送が実現されるゲート長ほどになるとスピン散乱機構の質的変化によりスピン緩和が劇的に抑えられる可能性を有している。高スピン偏極材料としては、磁性体単体では第一原理計算と実験でハーフメタル性（完全スピン偏極率１００％）が確認されているＣｏ系フルホイスラー合金Ｃｏ２ＭｎＳｉや、酸化物ペロブスカイトＬａＳｒＭｎＯ3などのうち半導体材料との格子整合性などの組み合わせに優れる材料を用いるか、あるいは、一般的な磁性材料でＦｅ、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢなどとＭｇＯトンネルバリアを組み合わせて実効的に高いスピン偏極率を得る方法がある。
【００６８】
これによって、多ビットでも比較的大きな信号を得ることができる。すなわちスピンＭＯＳＦＥＴを用いたＣＡＭ高性能化の指導原理はＭＣ比を大きくすることである。このように高いＭＣ比を有するスピンＭＯＳＦＥＴを用いる場合には、第１の実施形態や第２の実施形態にて説明したＣＡＭと同様の構成で構成され、ＣＡＭからのデータの読み出し方法とＣＡＭへのデータの書き込み方法も同様の方法で実現できる。
【００６９】
別の方法としては、スピンＭＯＳＦＥＴ対から出力された信号の電圧を増幅するセンスアンプを多段に設ける方法がある。比較器に入力する段階ではスピンＭＯＳＦＥＴ対からの出力電流を電圧に変換して参照セルとの比較を行うため、センスアンプを多段に設けてスピンＭＯＳＦＥＴ対から出力される小さな信号電圧を増幅して比較器に入力する。これによって、スピンＭＯＳＦＥＴ対から出力される信号が小さくても、検索データと記憶データが一致する場合と一致しない場合とを判別することができる。このようにセンスアンプを多段に設ける場合でも、ＣＡＭからのデータの読み出し方法とＣＡＭへのデータの書き込み方法は第１の実施形態や第２の実施形態にて説明したものと同様の方法で実現できる。
【００７０】
また、別の方法としては、１ワードの検索データを複数に分けて多段にしても良い。例えば、１ワードが８ビットから成る場合に、４ビットずつ２ブロックのＣＡＭで検索し、２ブロック両方で検索データと記憶データが一致すれば、１ワードの検索データが記憶データに合致すると判断することができる。このように多段に分けて検索すると、全てのビットを直列に接続したＣＡＭセルで検索する場合と比較して、検索を並列に行うため、検索にかかる速度が低下しない。また、複数のブロックに分けて検索することで、ＣＡＭの検索動作時に不要なブロックの電源を切っておくことができ、低消費電力化が実現できる。このように多段に分けて検索する場合であっても、ＣＡＭからのデータの読み出し方法とＣＡＭへのデータの書き込み方法は第１の実施形態や第２の実施形態にて説明したものと同様の方法で実現できる。
【００７１】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。本実施形態では、電流誘起磁場によって磁化情報を書き込む。電流誘起磁場による磁化情報の書き込みのために、スピンＭＯＳＦＥＴのソースあるいはドレインのいずれか一方に対して直交するように磁場書き込み線を設ける。図３２は、ドレインに直交するように磁場書き込み線を設け、ドレインに磁化情報を書き込む場合のＣＡＭアレイの例である。図３２では、本実施形態に係るＣＡＭアレイの一部を図示している。電流誘起磁場による磁化情報の書き込みは、互いに交差して配置された磁場書き込み線に同時に電流を流すことによって誘起される合成磁場を利用する。同時に電流を流した磁場書き込み線の交点近傍に配置されたスピンＭＯＳＦＥＴでは、合成磁場によって磁化の反転が生じる。
【００７２】
例えば、図３２の１ビット目のＣＡＭセル１０１の磁化情報を書き込む場合を例にして説明する。磁場書き込み線ＷＷ１に、図３２の左から右へ電流を流すことで、磁場書き込み線ＷＷ１が交差するスピンＭＯＳＦＥＴには上向きの磁界が発生し、磁場書き込み線ＷＢ１に図３２の下から上へ電流を流すことで、磁場書き込み線ＷＢ１が交差するスピンＭＯＳＦＥＴには左向きの磁界が発生する。そのため、ＣＡＭセル１０１のｎ型スピンＭＯＳＦＥＴでは、磁場書き込み線ＷＷ１とＷＢ１に同時に電流が流されると、左上向きの磁界が発生する。この方向が磁化容易軸となるようにスピンＭＯＳＦＥＴの電極構造を形成する。これによって、磁場書き込み線ＷＷ１に図３２の左から右へ電流を流すとともに、磁場書き込み線ＷＢ１に図３２の下から上へ電流を流す場合と、磁場書き込み線ＷＷ１に図３２の右から左へ電流を流すとともに、磁場書き込み線ＷＢ１に図３２の上から下へ電流を流す場合とで、異なる磁化情報を書き込むことができる。ＣＡＭセル１０１のｎ型スピンＭＯＳＦＥＴへの磁化情報の書き込みが終了すると、磁場書き込み線¬ＷＷ１、ＷＢ１を用いてＣＡＭセル１０１のｐ型スピンＭＯＳＦＥＴへの磁化情報の書き込みを行う。ｐ型スピンＭＯＳＦＥＴへの磁化情報の書き込み方法はｎ型スピンＭＯＳＦＥＴへの磁化情報の書き込み方法と同様であるため、説明を省略する。
【００７３】
本実施形態に係るＣＡＭからのデータの読み出しについては、第１の実施形態にて説明した読み出し方法と同様の方法を取ることができる。なお、図３２では、ｎ型とｐ型のスピンＭＯＳＦＥＴ対を用いる場合を例にしたが、第２の実施形態にて説明したように、ｎ型もしくはｐ型いずれか一方のスピンＭＯＳＦＥＴ対を用いるようにしても良い。
【００７４】
このように、電流誘起磁場によって磁化情報を書き込むＣＡＭは、第１の実施形態にて説明したスピン注入磁化反転によって磁化情報を書き込むＣＡＭと比較して、素子サイズを小さくしたときに書き込みに要するエネルギーが大きく、ゲート入力配線を避けるための設計が必要であり、例えば、漏れ磁場などの影響を避け、容量結合を抑制しなければならない。しかしながら、スピンＭＯＳＦＥＴ電極のサイズが例えば１００ｎｍ以上の場合は、本実施形態に係るＣＡＭのように磁場書き込み線を設けて書き込み制御することが可能である。この場合、素子の読み出し配線と書き込み配線が独立して存在するため、これらの配線を別々に最適化した構造にすることができる。
【００７５】
以上説明したように、本発明の実施形態に係るＣＡＭは、小さな回路面積にて、低消費電力で、高速に動作することができる。なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。
【符号の説明】
【００７６】
１…スピンＭＯＳＦＥＴ、２…半導体基板、３…Ｓ／Ｄ電極、４…拡散層、５…ゲート絶縁膜、６…ゲート電極、１０…ｐ型シリコン半導体基板、１１…素子分離領域、１２…第１の半導体領域、１３…第２の半導体領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…側壁絶縁膜、１７…磁性層、１８Ａ・１８Ｂ…磁性シリサイド層、１９…シリサイド膜、４０…ｎ型スピンＭＯＳＦＥＴ、５０…ｐ型スピンＭＯＳＦＥＴ、６０…参照セル、７０…比較器、８１・８２…パストランジスタ、１００・１０１・１０２・１０３・１０４・１０５・１０６・１０７・１０８・２００…ＣＡＭセル
【特許請求の範囲】
【請求項１】
記憶データに応じた磁化状態に設定される第１のスピンＭＯＳＦＥＴと前記記憶データに応じた磁化状態に設定される第２のスピンＭＯＳＦＥＴとが並列に接続されたスピンＭＯＳＦＥＴ対と、
検索データに応じて、前記第１のスピンＭＯＳＦＥＴおよび第２のスピンＭＯＳＦＥＴのいずれか一方が導通するようゲート電圧を印加する第１の配線と、
前記スピンＭＯＳＦＥＴ対に対して電流を印加する第２の配線とを有することを特徴とする連想メモリ。
【請求項２】
前記スピンＭＯＳＦＥＴ対は直列に複数接続され、前記第２の配線は、前記直列に接続された複数のスピンＭＯＳＦＥＴ対に対して電流を印加することを特徴とする請求項１に記載の連想メモリ。
【請求項３】
前記スピンＭＯＳＦＥＴ対からの出力信号と基準値との比較により、前記スピンＭＯＳＦＥＴ対の前記記憶データと前記検索データとの一致を判断する比較器を更に有することを特徴とする請求項１または２に記載の連想メモリ。
【請求項４】
前記記憶データは２つの値から成り、前記第１のスピンＭＯＳＦＥＴと第２のスピンＭＯＳＦＥＴのうち、前記スピンＭＯＳＦＥＴ対の一方が他方よりも抵抗が高い磁化状態に設定されることを特徴とする請求項１乃至３のいずれか１項に記載の連想メモリ。
【請求項５】
前記記憶データは、”１”、”０”、または”Ｄｏｎ’ｔ ｃａｒｅ”の３値から成り、前記スピンＭＯＳＦＥＴ対に設定する記憶データが”１”または”０”の場合、前記第１のスピンＭＯＳＦＥＴは第１の磁化状態に設定され、前記第２のスピンＭＯＳＦＥＴは、第１のスピンＭＯＳＦＥＴと抵抗の異なる第２の磁化状態に設定され、前記記憶データが”Ｄｏｎ’ｔ ｃａｒｅ”の場合、前記第２のスピンＭＯＳＦＥＴは前記第１のスピンＭＯＳＦＥＴと同じ第１の磁化状態に設定されることを特徴とする請求項１乃至３のいずれか１項に記載の連想メモリ。
【請求項６】
前記第１のスピンＭＯＳＦＥＴと第２のスピンＭＯＳＦＥＴの一方がｎ型スピンＭＯＳＦＥＴであり、他方がｐ型スピンＭＯＳＦＥＴであることを特徴とする請求項１乃至５のいずれか１項に記載の連想メモリ。
【請求項７】
前記第１のスピンＭＯＳＦＥＴと第２のスピンＭＯＳＦＥＴの両方が同じｎ型スピンＭＯＳＦＥＴもしくはｐ型スピンＭＯＳＦＥＴであって、前記第１の配線は、第１のスピンＭＯＳＦＥＴに第１の電圧を印加する第１のサブ配線と前記第１の電圧と異なる第２の電圧を前記第２のスピンＭＯＳＦＥＴに印加する第２のサブ配線を含むことを特徴とする請求項１乃至５のいずれか１項に記載の連想メモリ。
【請求項８】
記憶データの書き込み時において、前記第１の配線は前記検索データに応じて印加するゲート電圧よりも大きい電圧をスピンＭＯＳＦＥＴ対に印加することを特徴とする請求項１乃至７のいずれか１項に記載の連想メモリ。
【請求項９】
前記スピンＭＯＳＦＥＴ対のソースもしくはドレインのいずれか一方に交差するように配置された電流線をさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の連想メモリ。
【請求項１０】
前記直列に接続された複数のスピンＭＯＳＦＥＴ対のそれぞれを、第１の磁化状態に設定するスピンＭＯＳＦＥＴが導通するよう入力ゲート電圧を与えて、前記直列に接続された複数のスピンＭＯＳＦＥＴ対に対して第１の方向に所定の閾値以上の電流を流し、前記直列に接続された複数のスピンＭＯＳＦＥＴ対のそれぞれを、前記第１の磁化状態とは異なる第２の磁化状態に設定するスピンＭＯＳＦＥＴが導通するよう入力ゲート電圧を与えて、前記直列に接続された複数のスピンＭＯＳＦＥＴ対に対して前記第１の方向とは反対の第２の方向に所定の閾値以上の電流を流して前記スピンＭＯＳＦＥＴ対の磁化状態を設定する制御回路を更に有することを特徴とする請求項１乃至７のいずれか１項に記載の連想メモリ。
【請求項１】
記憶データに応じた磁化状態に設定される第１のスピンＭＯＳＦＥＴと前記記憶データに応じた磁化状態に設定される第２のスピンＭＯＳＦＥＴとが並列に接続されたスピンＭＯＳＦＥＴ対と、
検索データに応じて、前記第１のスピンＭＯＳＦＥＴおよび第２のスピンＭＯＳＦＥＴのいずれか一方が導通するようゲート電圧を印加する第１の配線と、
前記スピンＭＯＳＦＥＴ対に対して電流を印加する第２の配線とを有することを特徴とする連想メモリ。
【請求項２】
前記スピンＭＯＳＦＥＴ対は直列に複数接続され、前記第２の配線は、前記直列に接続された複数のスピンＭＯＳＦＥＴ対に対して電流を印加することを特徴とする請求項１に記載の連想メモリ。
【請求項３】
前記スピンＭＯＳＦＥＴ対からの出力信号と基準値との比較により、前記スピンＭＯＳＦＥＴ対の前記記憶データと前記検索データとの一致を判断する比較器を更に有することを特徴とする請求項１または２に記載の連想メモリ。
【請求項４】
前記記憶データは２つの値から成り、前記第１のスピンＭＯＳＦＥＴと第２のスピンＭＯＳＦＥＴのうち、前記スピンＭＯＳＦＥＴ対の一方が他方よりも抵抗が高い磁化状態に設定されることを特徴とする請求項１乃至３のいずれか１項に記載の連想メモリ。
【請求項５】
前記記憶データは、”１”、”０”、または”Ｄｏｎ’ｔ ｃａｒｅ”の３値から成り、前記スピンＭＯＳＦＥＴ対に設定する記憶データが”１”または”０”の場合、前記第１のスピンＭＯＳＦＥＴは第１の磁化状態に設定され、前記第２のスピンＭＯＳＦＥＴは、第１のスピンＭＯＳＦＥＴと抵抗の異なる第２の磁化状態に設定され、前記記憶データが”Ｄｏｎ’ｔ ｃａｒｅ”の場合、前記第２のスピンＭＯＳＦＥＴは前記第１のスピンＭＯＳＦＥＴと同じ第１の磁化状態に設定されることを特徴とする請求項１乃至３のいずれか１項に記載の連想メモリ。
【請求項６】
前記第１のスピンＭＯＳＦＥＴと第２のスピンＭＯＳＦＥＴの一方がｎ型スピンＭＯＳＦＥＴであり、他方がｐ型スピンＭＯＳＦＥＴであることを特徴とする請求項１乃至５のいずれか１項に記載の連想メモリ。
【請求項７】
前記第１のスピンＭＯＳＦＥＴと第２のスピンＭＯＳＦＥＴの両方が同じｎ型スピンＭＯＳＦＥＴもしくはｐ型スピンＭＯＳＦＥＴであって、前記第１の配線は、第１のスピンＭＯＳＦＥＴに第１の電圧を印加する第１のサブ配線と前記第１の電圧と異なる第２の電圧を前記第２のスピンＭＯＳＦＥＴに印加する第２のサブ配線を含むことを特徴とする請求項１乃至５のいずれか１項に記載の連想メモリ。
【請求項８】
記憶データの書き込み時において、前記第１の配線は前記検索データに応じて印加するゲート電圧よりも大きい電圧をスピンＭＯＳＦＥＴ対に印加することを特徴とする請求項１乃至７のいずれか１項に記載の連想メモリ。
【請求項９】
前記スピンＭＯＳＦＥＴ対のソースもしくはドレインのいずれか一方に交差するように配置された電流線をさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の連想メモリ。
【請求項１０】
前記直列に接続された複数のスピンＭＯＳＦＥＴ対のそれぞれを、第１の磁化状態に設定するスピンＭＯＳＦＥＴが導通するよう入力ゲート電圧を与えて、前記直列に接続された複数のスピンＭＯＳＦＥＴ対に対して第１の方向に所定の閾値以上の電流を流し、前記直列に接続された複数のスピンＭＯＳＦＥＴ対のそれぞれを、前記第１の磁化状態とは異なる第２の磁化状態に設定するスピンＭＯＳＦＥＴが導通するよう入力ゲート電圧を与えて、前記直列に接続された複数のスピンＭＯＳＦＥＴ対に対して前記第１の方向とは反対の第２の方向に所定の閾値以上の電流を流して前記スピンＭＯＳＦＥＴ対の磁化状態を設定する制御回路を更に有することを特徴とする請求項１乃至７のいずれか１項に記載の連想メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
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【図３】
【図４】
【図５】
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【図１０】
【図１１】
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【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１２−１７４３３０（Ｐ２０１２−１７４３３０Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３８６９９（Ｐ２０１１−３８６９９）
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２４日（２０１１．２．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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