電圧制御発振回路及び水晶発振器
【課題】水晶振動子などの共振素子が接続される差動増幅回路を有する電圧制御発振回路において、周波数可変範囲が広くし、位相雑音を小さくし、かつさまざまな振動周波数の共振素子に適合できるようにする。
【解決手段】差動増幅回路(Q1,Q2)の第1及び第2の入力に共振素子21を接続し、この第1及び第2の入力のそれぞれに電圧制御型容量素子VC1,VC2を接続する。差動増幅回路の差動出力にそれぞれエミッタフォロワー回路(Q3,I3;Q4,I4)を接続し、容量C3と電圧制御型容量素子VC3を介して一方のエミッタフォロワー回路の出力を第2の入力に帰還させ、容量C4と電圧制御型容量素子VC4を介して他方のエミッタフォロワー回路の出力を第1の入力に帰還させる。電圧制御型容量素子VC1〜VC4に制御電圧を印加する。
【解決手段】差動増幅回路(Q1,Q2)の第1及び第2の入力に共振素子21を接続し、この第1及び第2の入力のそれぞれに電圧制御型容量素子VC1,VC2を接続する。差動増幅回路の差動出力にそれぞれエミッタフォロワー回路(Q3,I3;Q4,I4)を接続し、容量C3と電圧制御型容量素子VC3を介して一方のエミッタフォロワー回路の出力を第2の入力に帰還させ、容量C4と電圧制御型容量素子VC4を介して他方のエミッタフォロワー回路の出力を第1の入力に帰還させる。電圧制御型容量素子VC1〜VC4に制御電圧を印加する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、差動増幅回路の差動入力間に例えば圧電振動子からなる共振素子を接続した発振回路に関する。特に本発明は、外部入力電圧によって発振周波数の制御を行うことが可能な電圧制御発振回路と、そのような電圧制御発振回路を用いて構成された水晶発振器と、に関する。
【背景技術】
【0002】
各種の電子機器内には発振回路が設けられている。電子機器の小型化の進行とともに、発振回路を集積回路(IC)上に構成することが広く行われるようになってきた。この場合、集積回路にはトランジスタや抵抗、コンデンサなどの多数の回路素子を容易に集積することが可能であるから、発振回路の回路構成として、電源雑音の抑圧効果の高い差動型のものを採用することにより、低雑音の発振回路を構成することができる。
【0003】
差動型発振回路は、差動型の増幅回路に対し、発振周波数を決定するための共振素子を接続することにより構成される。ここでいう共振素子には、水晶振動子に代表される圧電振動子の他に、機械共振子、LC(インダクタ−キャパシタ)共振回路などが含まれる。
【0004】
特開平3−230605号公報(特許文献1)には、1対のバイポーラトランジスタからなる差動増幅回路を使用し、2つのバイポーラトランジスタのベース間に水晶振動子などの共振素子を接続した差動型発振回路が開示されている。図20は、特許文献1に示された差動型発振回路を示している。
【0005】
トランジスタ31,32のエミッタは共通接続されており、この共通接続点と接地点との間に電流源37が設けられている。トランジスタ31,32のコレクタは、それぞれ負荷抵抗35a,35bを介して電源電圧Vccが供給されている。共振素子21は、一端がトランジスタ31のベースに接続し他端がトランジスタ32のベースに接続している。トランジスタ32のベースとトランジスタ31のコレクタとの間に帰還容量33aが接続し、トランジスタ31のベースとトランジスタ32のコレクタとの間に帰還容量34aが接続している。図中、トランジスタ31,32と接地点との間にそれぞれ配置されている容量33b,34bは、いずれも帰還容量の寄生容量である。電源電圧Vccが供給されるバイアス回路36が設けられており、バイアス回路36からバイアス抵抗38a,38bを介してそれぞれトランジスタ31,32のベースにベースバイアス電圧が供給されている。一対の差動発振出力Lo,/Loがトランジスタ32,31のコレクタから得られる。
【0006】
図20に示した回路は、差動増幅回路により、大きなループ利得を得ることが可能なので、低消費電力で高い発振起動特性、言い換えると大きな負性抵抗を実現できるという利点がある。
【0007】
ところで、共振素子21として水晶振動子などを用いている場合であっても、外部からの制御電圧に応じて発振周波数を変化させたい場合がある。外部からの制御電圧に応じて発振周波数を制御可能な発振回路を電圧制御発振回路(VCO)と呼ぶが、図20に示す回路における帰還容量の寄生容量33b,34bを電圧制御型可変容量に置き換えることにより、周波数可変範囲の広い電圧制御発振回路(VCO)を構成可能であることが容易に推測できる。
【0008】
図21は、図20に示した発振回路を電圧制御型とした回路の一例を示している。トランジスタQ1,Q2のエミッタは共通接続され、この共通接続点と接地点との間に電流源I1が設けられている。トランジスタQ1,Q2のコレクタは、それぞれ負荷抵抗(コレクタ抵抗)R1,R2を介して電源電圧Vccが供給されている。共振素子21は、一端がノードX1を介してトランジスタQ1のベースに接続し、他端がノードX2を介してトランジスタQ2のベースに接続している。ノードX1,X2にはそれぞれ電圧制御型の可変容量VC1,VC2が接続し、可変容量VC1,VC2の他端には制御電圧Vcontが供給されている。したがって、ノードX1,X2は、共振素子21に対して可変容量VC1,VC2がそれぞれ接続する接続点ということになり、ノードX1,X2に対してトランジスタQ1,Q2のベースがそれぞれ接続していることになる。ノードX1とトランジスタQ2のコレクタとの間に帰還容量C1が接続し、ノードX2とトランジスタQ1のコレクタとの間に帰還容量C2が接続している。ノードX1、X2にはそれぞれバイアス抵抗R3,R4が接続されており、このバイアス抵抗R3,R4により、トランジスタQ1,Q2のベースにバイアス電圧Vbが供給されている。そして、ノードX1,X2間の電圧差を増幅する差動型のバッファ増幅器22が設けられており、バッファ増幅器22からの差動出力が出力端子OUTPUTに供給されている。
【0009】
図21に示す回路は、可変容量VC1,VC2に印加される制御電圧Vcontによって、広い周波数可変範囲内での電圧制御発振を実現することができる。しかしながら図21に示す回路は、可変容量VC1,VC2の容量値に応じてループ特性が大きく変動する、という問題を有する。図22を用いて、図21に示す回路におけるループ特性の変化を説明する。
【0010】
図22は、図21に示す回路において共振素子21として振動周波数が75MHzの水晶振動子を用い、可変容量VC1,VC2の値が2pF〜10pFの範囲で変化したときの、75MHzの近辺の周波数帯でのループ特性を示している。図中、G1〜G4は利得特性を示し、P1〜P4は位相特性を示している。G1,P1は、可変容量VC1,VC2の各々が2pFであるときの特性を示し、G2,P2は容量値が3pFであるときの特性を示し、G3,P3は6pFのときの特性を示し、G4,P4は10pFであるときの特性を示している。利得が0dB以上であって位相特性が0°となる周波数が発振周波数であり、この周波数における利得が発振状態でのループ利得を表す。また、周波数に対する特性の変化が急峻であるほど、回路のQ値が大きいことになる。
【0011】
図22から言えることは、可変容量VC1,VC2の値が変化するとループ利得と回路のQ値が変動する、ということである。具体的には、可変容量が小さいほど(すなわち発振周波数が高いほど)ループ利得が高くなり、同時に回路のQ値が低くなる。特性G1とG4とを比較するとG1の方が周波数変化に対して傾斜がなだらかであり、特性P1とP4とを比較してもP1の方が傾斜がなだらかになっており、これは、容量値の低い側でのQ値の低下を意味している。
【0012】
ループ利得及びQ値の変動は、電圧制御発振回路の特性に影響を与える。具体的には、ループ利得の変動は負性抵抗の変動をもたらし、これは、可変容量に対する制御電圧Vcontによって発振回路の起動特性が異なってくることを意味している。また、回路のQ値の低下は、位相雑音の劣化を招く。
【0013】
特に、この種の電圧制御発振回路では、発振用の差動増幅回路や可変容量素子は集積回路(IC)チップ内に設け、水晶振動子などの共振素子をICチップに対する外付け部品としてICチップに接続する構成とすることが一般的である。どのような種類のどのような振動周波数の共振素子を用いるかは発振回路の用途等に応じて適宜に定められるものであるが、ICチップに関しては、コストや在庫管理等の観点から、異なる種類や異なる振動周波数の共振素子に対して同一の品種のICチップを用いることができるようにすることが好ましい。しかしながら、同一のICチップに対して異なる種類や振動周波数の共振素子を接続するようにした場合、接続される共振素子によっては、上述した起動特性の変動やQ値の劣化などの問題がより顕著になる可能性がある。
【0014】
また、電圧制御発振回路自体を配線基板あるいは回路基板上に実装されるパッケージ部品として構成することが可能である。例えば、共振素子として水晶振動子を用い、発振用の差動増幅回路や可変容量素子を設けたICチップと水晶振動子とを同一の容器内に収容して構成された水晶発振器は、小型化が容易であるので、携帯電話機などのポータブル機器に広く用いられている。この場合、ICチップには、水晶振動子の温度−周波数特性を補償する温度補償回路なども組み込むことができる。
【0015】
なお、1対のバイポーラトランジスタからなる差動増幅回路を用い、2つのトランジスタのコレクタ間にLC共振回路を挿入して発振回路を構成した例が特開2001−156545号公報(特許文献2)に示されている。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特開平3−230605号公報(第3図)
【特許文献2】特開2001−156545号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
上述したように、差動増幅回路を用い従来技術に基づいた電圧制御発振回路では、ループ特性が制御電圧により変動し、その結果、電圧制御発振回路において、起動特性や位相雑音などの特性に悪影響が及ぼされるいう課題がある。
【0018】
本発明の目的は、集積回路上に構成することに適し、周波数可変範囲が広く、位相雑音が小さい電圧制御発振回路であって、さまざまな種類や振動周波数の共振素子に適合できる電圧制御発振回路を提供することにある。
【0019】
本発明の別の目的は、周波数可変範囲が広く、位相雑音が小さく、種々の発振周波数に対応できる水晶発振器を提供することにある。
【課題を解決するための手段】
【0020】
本発明の電圧制御発振回路は、共振素子が接続される電圧制御発振回路であって、共振素子の両端にそれぞれ接続する第1及び第2のノードと、1対の差動入力を構成する第1及び第2の入力と1対の差動出力を構成する第1及び第2の出力とを有する差動増幅回路と、第1及び第2のノードにそれぞれ接続する第1及び第2の電圧制御型可変容量と、第1及び第2の出力にそれぞれ接続された第1及び第2の負荷容量と、第1及び第2の出力にそれぞれ接続された第1及び第2のフォロワー回路と、第1のフォロワー回路の出力に対して直列に接続された第1の帰還容量及び第3の電圧制御型可変容量と、第2のフォロワー回路の出力に対して直列に接続された第2の帰還容量及び第4の電圧制御型可変容量と、を有し、第1及び第2のノードがそれぞれ第1及び第2の差動入力に接続し、かつ、第1のフォロワー回路の出力が第1の帰還容量及び第3の電圧制御型可変容量を介して第2のノードに帰還し、第2のフォロワー回路の出力が第2の帰還容量及び第4の電圧制御型可変容量を介して第1のノードに帰還し、第1乃至第4の電圧制御型可変容量に対して制御電圧が印加される。
【0021】
本発明の水晶発振器は、水晶振動子と、水晶振動子が接続されるICチップと、容器と、を備え、容器に水晶振動子とICチップとが収容された水晶発振器であって、ICチップは、水晶振動子が接続される電圧制御発振回路を少なくとも集積しており、電圧制御発振回路は、水晶振動子の両端にそれぞれ接続する第1及び第2のノードと、1対の差動入力を構成する第1及び第2の入力と1対の差動出力を構成する第1及び第2の出力とを有する差動増幅回路と、第1及び第2のノードにそれぞれ接続する第1及び第2の電圧制御型可変容量と、第1及び第2の出力にそれぞれ接続された第1及び第2の負荷容量と、第1及び第2の出力にそれぞれ接続された第1及び第2のフォロワー回路と、第1のフォロワー回路の出力に対して直列に接続された第1の帰還容量及び第3の電圧制御型可変容量と、第2のフォロワー回路の出力に対して直列に接続された第2の帰還容量及び第4の電圧制御型可変容量と、を有し、第1及び第2のノードがそれぞれ第1及び第2の差動入力に接続し、かつ、第1のフォロワー回路の出力が第1の帰還容量及び第3の電圧制御型可変容量を介して第2のノードに帰還し、第2のフォロワー回路の出力が第2の帰還容量及び第4の電圧制御型可変容量を介して第1のノードに帰還し、第1乃至第4の電圧制御型可変容量に対して制御電圧が印加される。
【発明の効果】
【0022】
本発明の電圧制御発振回路では、差動増幅回路の1対の入力に対応してそれぞれ第1及び第2の電圧制御型可変容量を接続し、差動増幅回路の1対の差動出力にそれぞれエミッタフォロワー回路などのフォロワー回路を接続し、一方のフォロワー回路の出力を第3の電圧制御型可変容量を介して差動増幅回路に帰還させ、他方のフォロワー回路の出力を第4の電圧制御型可変容量を介して差動増幅回路に帰還させ、第1乃至第4の電圧制御型可変容量に対して制御電圧を印加する。これにより、制御電圧の変化によらずに差動増幅回路のループ特性が一定に保たれるようになって、起動特性や位相雑音などの電圧制御発振回路の特性が良好に維持されるようになる。また、共振素子の特性にもよらずに差動増幅回路のループ特性を良好に維持できるので、異なる種類、異なる振動周波数の共振素子にも対応できるようになる。
【0023】
また本発明の水晶発振器では、上述した電圧制御発振回路を用いることにより、周波数可変範囲が広く、位相雑音が小さく、種々の発振周波数に対応できるようになる。
【図面の簡単な説明】
【0024】
【図1】本発明の第1の実施形態の電圧制御発振回路の構成を示す回路図である。
【図2】図1に示した回路によるループ特性の改善を示すグラフである。
【図3】図1に示した回路による位相雑音特性の改善を示すグラフである。
【図4】本発明の第2の実施形態の電圧制御発振回路の構成を示す回路図である。
【図5】図4に示した回路による位相雑音特性の改善を示すグラフである。
【図6】本発明の第3の実施形態の電圧制御発振回路の構成を示す回路図である。
【図7】可変抵抗の構成の一例を示す回路図である。
【図8】スイッチドキャパシタ可変容量の構成の一例を示す回路図である。
【図9】可変型電流源の構成の一例を示す回路図である。
【図10】本発明の第4の実施形態の電圧制御発振回路の構成を示す回路図である。
【図11】本発明の第5の実施形態の電圧制御発振回路の構成を示す回路図である。
【図12】図6に示す電圧制御発振回路において電圧制御型可変容量としてバラクタダイオードを用いた例を示回路図である。
【図13】図6に示す電圧制御発振回路において電圧制御型可変容量としてMOS(金属−酸化物−半導体)容量を用いた例を示す回路図である。
【図14】図6に示す電圧制御発振回路において電圧制御型可変容量としてMOS容量を用いた別の例を示す回路図である。
【図15】MOS容量の構成の一例を示す断面図である。
【図16】図15に示したMOS容量の概略平面図である。
【図17】本発明に基づく水晶発振器の構成の一例を示す断面図である。
【図18】蓋部材を取り除いた状態での図17に示す水晶発振器の平面図である。
【図19】蓋部材と水晶片とを取り除いた状態での図17に示す水晶発振器の平面図である。
【図20】関連技術における、差動増幅回路を用いた発振回路の構成の一例を示す回路図である。
【図21】図20に示した発振回路に基づいて構成された電圧制御発振回路の一例を示す回路図である。
【図22】図21に示す回路のループ特性を示すグラフである。
【図23】図21に示す回路において帰還経路を切断した場合における交流等価回路を示す回路図である。
【発明を実施するための形態】
【0025】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。
【0026】
本発明に基づく電圧制御発振回路を説明する前に、最初に、従来技術による電圧制御発振回路において制御電圧に応じてループ利得が変動することの理由に関し、本発明者が検討した結果を説明する。図21に示した回路では、トランジスタQ1,Q2からなる差動増幅回路の出力すなわちトランジスタのコレクタ側の出力が、それぞれ、容量C1,C2と可変容量VC1,VC2とからなる分圧回路によって分圧された信号として、差動増幅回路の入力側すなわちトランジスタのベースに帰還される構造となっている。したがって、可変容量VC1,VC2の値が変化すれば、帰還量も変化するためループ利得が変動する。
【0027】
次に、従来の電圧制御発振回路において制御電圧に応じてQ値が低下することの理由について、本発明者が検討した結果を説明する。図23は、図21に示す回路においてトランジスタQ1,Q2への帰還経路がないものとしたときの、すなわち、トランジスタQ1,Q2が設けられていないものとしたときの、交流(AC)的な等価回路を示している。ここでは、図21におけるバイアス抵抗R3,R4は、差動増幅回路の負荷抵抗R1,R2よりも十分に大きくて無視できるものとする。
【0028】
説明を簡単にするために共振素子21のQ値が無限大(∞)であると仮定すると、図23に示す回路全体のQ値は、負荷抵抗R1,R2の値をゼロにすれば無限大となり、理想の発振回路を構成できることになる。しかしながら実際には、抵抗R1,R2は有限の値を有するため、Q値の低下がもたらされる。図23に示す回路において、抵抗R1,R2の値と容量C1,C2の値は変化しないので、Q値に与える抵抗R1,R2の影響を考えると、可変容量VC1,VC2の値が小さいほど、Q値も小さくなるという結論が得られる。したがって、図22によって説明したように、可変容量VC1,VC2が小さいとき、すなわち高周波数側で発振させるときに、回路のQ値が減少するという現象が現れる。
【0029】
以上の考察から、図21に示されるような回路において、制御電圧の変化に対してループ利得が変化しないようにするためには、容量C1,C2も可変容量素子で構成し、制御電圧に応じて容量C1,C2が可変容量VC1,VC2と同率で変化するようにすればよいことが分かる。また、Q値の低下を防ぐためには、差動増幅回路の出力インピーダンスをゼロに近付ければよく、そのためには、差動増幅回路に対して例えばエミッタフォロワー回路を付加することが考えられる。しかしながら単純にエミッタフォロワー回路を追加した場合には、ループ利得が最大となる周波数において信号の位相回転が360°(=0°)となるという条件を満たすことができないので、良好な発振を維持することができない。
【0030】
以上の点を踏まえ、本発明者は、良好な発振を維持することができる電圧制御発振回路として、下記に示す各実施形態の電圧制御発振回路を提案する。
【0031】
図1は、本発明の第1の実施形態の電圧制御発振回路を示している。図1に示す回路は、図21に示す回路に対し、制御電圧VcontによらずにQ値が高く維持されるように、トランジスタQ3,Q4と電流源I2,I3とからなる2つのエミッタフォロワー回路を追加し、さらに制御電圧Vcontによらずにループ利得が一定となるようにしたものである。上述の説明では、ループ利得を一定とするためには容量C1,C2を可変容量にすればよいとしたが、エミッタフォロワー回路を追加する都合上、図1に示した回路では、直列接続された電圧制御型の可変容量VC3,VC4と容量C3,C4とを追加している。容量C3,VC3はトランジスタQ1のベースに信号を帰還させる容量として機能し、容量C4,VC4はトランジスタQ2のベースに信号を帰還させる容量として機能する。
【0032】
ところで図21に示す回路では、差動増幅回路の負荷抵抗R1,R2と差動増幅回路の出力に接続する容量負荷により信号に遅延を与え、ループ利得が最大となる周波数で位相が0°になる機能を実現している。容量負荷は、容量C1,C2及び可変容量VC1,VC2からなる。単純にエミッタフォロワー回路を追加した場合には、ループ利得が最大となる周波数で信号の位相回転が0°とはならない。そこで図1に示す本実施形態での発振回路では、容量C1がトランジスタQ2のコレクタと接地点との間を接続し、容量C2がトランジスタQ1のコレクタと接地点とを接続し、これらの容量C1,C2によって信号に位相回転を与え、図21に示した従来の回路と同様に、ループ利得が最大となる周波数で信号位相が0°になるようにしている。
【0033】
以下、図1に示した回路の細部について、図21に示した回路からの追加部分を中心に説明する。
【0034】
一方のエミッタフォロワー回路を構成するトランジスタQ3は、そのコレクタが電源電圧Vccに接続し、ベースはトランジスタQ2のコレクタに接続している。電流源I2は、トランジスタQ3のエミッタと接地点との間に設けられている。トランジスタQ3のエミッタには、容量C3の一端が接続し、容量C3の他端は、可変容量VC3を介して、ノードX1に接続している。同様に、もう一つのエミッタフォロワー回路を構成するトランジスタQ4は、そのコレクタが電源電圧Vccに接続し、ベースはトランジスタQ1のコレクタに接続している。電流源I3は、トランジスタQ4のエミッタと接地点との間に設けられている。トランジスタQ4のエミッタには、容量C4の一端が接続し、容量C4の他端は、可変容量VC4を介して、ノードX2に接続している。制御電圧Vcontは、容量C3と可変容量VC3との接続点に対し抵抗R6を介して印加され、容量C4と可変容量VC4との接続点に対し抵抗R7を介して印加される。さらに、抵抗R8を介して、制御電圧Vcontが可変容量VC1,VC2に印加される。
【0035】
電圧制御型可変容量VC1〜VC4としては、印加される電圧に応じて容量値が変化する素子、すなわち、容量に電圧依存性がある素子が用いられるが、そのような素子としては、可変容量ダイオード、バラクタダイオード、MOS(金属−酸化物−半導体)容量などが挙げられる。また、複数の回路素子を組み合わせることによりその容量値に電圧依存性が現れるような回路も、電圧制御型可変容量として用いることができる。
【0036】
図2は、図1に示す電圧制御発振回路において、制御電圧Vcontを変化させることにより発振周波数を変化させたときの、ループ特性の変化を示している。ここでは、共振素子21として振動周波数が75MHzの水晶振動子を用い、可変容量VC1,VC2の値を2pF〜10pFの範囲で変化させて発振周波数を変化させている。図中、G1〜G4は利得特性を示し、P1〜P4は位相特性を示している。G1,P1は、可変容量VC1,VC2の各々が2pFであるときの特性を示し、G2,P2は容量値が3pFであるときの特性を示し、G3,P3は6pFのときの特性を示し、G4,P4は10pFであるときの特性を示している。
【0037】
図2に示されるように、図1に示す発振回路では、制御電圧Vcontに応じて容量VC1,VC2の値を変化させてもループ利得にはほとんど変化がなく、Q値もほとんど変化しない。
【0038】
図3は、図1に示した発振回路と図21に示した発振回路との位相雑音特性を比較したグラフである。ここでは、発振回路を構成する各半導体の接合温度Tjを25℃とし、可変容量VC1,VC2の容量がいずれも3pFであるとした。図中、位相雑音Aと記載されているものは図21に示した従来の回路の位相雑音特性であり、位相雑音Bと記載されているものが図1に示す本実施形態の回路の位相雑音特性である。図3に示されるように、図1に示す回路は、従来の回路に比べ、位相雑音特性が約6dBc/Hz改善されていた。これは、Q値の改善による効果である。なお、オフセット周波数が10kHz以上の領域では位相雑音が一定になっているが、これは、回路の熱雑音によって位相雑音が制限されるためである。
【0039】
以上説明したように、第1の実施形態によれば、周波数可変範囲が広く、位相雑音が小さい電圧制御発振回路を実現できる。
【0040】
図4は、本発明の第2の実施形態の電圧制御発振回路を示している。この発振回路は、図1に示した発振回路における差動増幅回路の各入力に、それぞれエミッタフォロワー回路を追加したものである。
【0041】
具体的に説明すれば、トランジスタQ1のベースに対して、トランジスタQ5及び電流源I4からなるエミッタフォロワー回路が接続している。トランジスタQ5のエミッタはトランジスタQ1のベースに接続し、電流源I4はトランジスタQ5のエミッタと接地点との間に設けられている。トランジスタQ5のベースはノードX1に接続し、トランジスタQ5のコレクタは電源Vccに接続している。同様に、トランジスタQ2のベースに対して、トランジスタQ6及び電流源I5からなるエミッタフォロワー回路が接続している。トランジスタQ6のエミッタはトランジスタQ2のベースに接続し、電流源I5はトランジスタQ6のエミッタと接地点との間に設けられている。トランジスタQ6のベースはノードX2に接続し、トランジスタQ6のコレクタは電源Vccに接続している。
【0042】
図1に示した第1の実施形態の回路では、周辺温度が上昇したときに各バイポーラトランジスタの電流増幅率hfeが低下し、その結果、入力トランジスタQ1,Q2のベース電流が増加して、位相雑音の低下がもたらされる。これに対し、図4に示す第2の実施形態の回路において、トランジスタQ1,Q2の入力に対してそれぞれ接続されたエミッタフォロワー回路は、この高温時の位相雑音の劣化を防止するための回路であり、トランジスタQ1,Q2のベース電流の増加が、トランジスタQ5,Q6により実質的に抑制される。これによって、図4に示す回路では、位相雑音の低下を抑えることができる。
【0043】
図5は、図1に示した発振回路と図4に示した高温対策を施した発振回路との位相雑音特性を比較したグラフである。ここでは、発振回路を構成する各半導体の接合温度Tjを85℃とし、可変容量VC1,VC2の容量がいずれも3pFであるとした。図中、位相雑音Cと記載されているものは図1に示す第1の実施形態の回路の位相雑音特性であり、位相雑音Dと記載されているものが図4に示す本実施形態の回路の位相雑音特性である。図5に示されるように、エミッタフォロワー回路を追加することにより、高温時の位相雑音が約12dBc/Hz改善していることが分かる。
【0044】
図6は、本発明の第3の実施形態の電圧制御発振回路を示している。
【0045】
電圧制御発振回路を集積回路(IC)上に構成する場合、経済上の理由などの各種の理由から、同一の電圧制御発振回路において異なる種類や異なる振動周波数の種々の共振素子を利用できることが望まれる。図6に示す回路は、図4に示す回路と同様のものであるが、種々の共振素子に対応できるように修正を加えたものである。すなわち図6に示す回路は、図4に示す回路における電流源I1と負荷抵抗R1,R2と負荷容量C1,C2の値をそれぞれ可変できるようにした回路であり、これらの値を調整することにより、さまざまな周波数の共振素子などに対応可能になる。したがって図6に示す回路では、電流源I1の代わりに可変電流源VI1が設けられ、負荷抵抗R1,R2の代わりに可変抵抗VR1,VR2が設けられ、負荷容量C1,C2の代わりに可変容量SC1,SC2が設けられている。
【0046】
より具体的に説明すると、例えば、共振素子21として振動周波数が75MHzの水晶振動子を用いたときに負荷容量SC1,SC2の適正値がいずれも2pFであったとする。共振素子21として振動周波数が150MHzの水晶振動子を用いる場合には、差動増幅回路の帯域を2倍にする必要があり、この時の負荷容量SC1,SC2の適正値は1pFとなる。
【0047】
また、同様の効果を可変電流源VI1と可変抵抗VR1,VR2によっても実現できる。具体的には、負荷容量SC1,SC2は2pFのままとし、電流源VI1の電流量を2倍にし、負荷抵抗VR1,VR2の値を1/2にすることにより、同様の効果が得られる。したがって、これらの素子の値を可変とすることにより、図6に示す第3の実施形態の電圧制御発振回路は、さまざまな種類や振動周波数の共振素子に適用できる。
【0048】
これらの可変素子を実現する具体的な回路例を図7〜図9に示す。図7は、可変型の負荷抵抗VR1,VR2の具体的構成例を示しており、図8は可変型の負荷容量SC1,SC2の具体的構成例を示しており、図9は可変型の電流源VI1の具体的構成例を示している。これらの可変素子は、全て、ロジック信号を入力することにより、その素子値を切り替える機能を有している。
【0049】
図7に示した可変型の負荷抵抗は、電源Vccに接続する端子T1と、トランジスタQ1あるいはQ2のコレクタに接続する端子T2とを備えている。端子T1には、抵抗Ra0の一端が接続するとともに、n個のPチャネルMOSFET(MOS型電界効果トランジスタ)MP1〜MP(n)のドレインが並列に接続している。抵抗Ra0の他端は端子T2に接続する。トランジスタMP1〜MP(n)のソースは、それぞれ、抵抗Ra1〜Ra(n)を介して端子T2に接続する。トランジスタMP1〜MP(n)のゲートには、それぞれ、制御信号Rcont1〜Rcont(n)が供給されるようになっている。したがってこの可変型の負荷抵抗では、論理信号であるn本の制御信号Rcont1〜Rcont(n)によってトランジスタMP1〜MP(n)のオンオフを制御することによって、所望の抵抗値とすることができる。
【0050】
図8に示した可変型の負荷容量は、スイッチドキャパシタとして構成されるものであり、トランジスタQ3あるいはQ4のベースに接続する端子T3と、接地点に接続する端子T4とを備えている。端子T4には、n個のNチャネルMOSFET(MOS型電界効果トランジスタ)MN1〜MN(n)のソースが並列に接続している。トランジスタMN1〜MN(n)のドレインは、それぞれ、容量(キャパシタ)Ca1〜Ca(n)を介して端子T3に接続する。トランジスタMN1〜MN(n)のゲートには、それぞれ、制御信号Ccont1〜Ccont(n)が供給されるようになっている。したがってこの可変型の容量では、論理信号であるn本の制御信号Ccont1〜Ccont(n)によってトランジスタMN1〜MN(n)のオンオフを制御することによって、所望の容量値とすることができる。
【0051】
図9に示す可変電流源は、m>nとして、電流出力端子Ioutと、基準電流源Ioと、全体としてカレントミラー回路を構成する(m+1)個のバイポーラトランジスタQa0〜Qa(m)と、2n個のMチャネルMOS電界効果トランジスタMa1〜Ma(n),Mb1〜Mb(n)と、(m+1)個の抵抗Rb0〜Rb(m)と、n個のインバータ(論理反転回路)Inv1〜Inv(n)を備えている。トランジスタQa0〜Qa(m)のエミッタは、それぞれ抵抗Rb0〜Rb(m)を介して接地している。トランジスタQa0〜Qa(n)のコレクタは、電流出力端子Ioutに並列に接続している。トランジスタQa(n+1)〜Qa(m)のベース及びコレクタは、基準電流源Ioの出力に接続する。トランジスタMb1〜Mb(n)のソースは接地され、トランジスタMb1〜Mb(n)のドレインはそれぞれトランジスタMa1〜Ma(n)のソースに接続し、これらのドレインとソースとの接続点に対して、それぞれ、トランジスタQa1〜Qa(n)のベースが接続する。トランジスタMa1〜Ma(n)のドレインは、基準電流源Ioの出力に接続する。トランジスタMb1〜Mb(n)のゲートには、それぞれ、制御信号Icont1B〜Icont(n)Bが供給され、トランジスタMa1〜Ma(n)のゲートには、それぞれ、インバータInv1〜Inv(n)を介して制御信号Icont1B〜Icont(n)Bが供給されるようなっている。したがって、この構成では、論理信号である制御信号Icont1B〜Icont(n)Bにより、トランジスタQa1〜Qa(n)のベースを接地電位とするか基準電流源Ioの出力に接続するかを選択できることになる。したがってこの回路では、カレントミラー回路に参加することとなるトランジスタの数を制御信号Icont1B〜Icont(n)Bのオンオフ制御によって増減させることができ、可変電流源として機能させることが可能になる。なお、位相雑音の低減のためには、各バイポーラトランジスタQa0〜Qa(m)の電流増幅率は小さい方が好ましい。
【0052】
図6に示した第3の実施形態の回路は、図4に示した第2の実施形態の回路における抵抗R1,R2と電流源I1と容量C1,C2の各々を可変素子としたものであるが、図1に示した第1の実施形態の回路においても同様に、抵抗R1,R2と電流源I1と容量C1,C2の各々を可変素子としてもよい。
【0053】
図10は、本発明の第4の実施形態の電圧制御発振回路を示している。
【0054】
上述した各実施形態の電圧制御発振回路は、各種の異なる振動周波数の共振素子21を利用できるようにしたものであるが、共振素子21としてQ値が極めて大きなものを接続した場合に、不具合が発生する可能性がある。例えば、共振素子21として用いる水晶振動子の振動周波数が低い場合、例えば10MHz以下である場合には、水晶振動子自体のQ値が非常に高くなり、例えばQ=106程度となり、その結果、水晶振動子の両端での信号の電圧振幅が非常に大きくなり、水晶振動子が電気的に直接接続しているトランジスタの耐圧を超え、そのトランジスタを破壊する可能性がある。そこで図10に示した回路では、共振素子21と、差動増幅回路の入力あるいはその入力段のエミッタフォロワー回路との間に、容量で構成された分圧回路を挿入し、トランジスタのベースに加わる信号の振幅を小さくしている。
【0055】
具体的には図10に示す回路は、図6に示す回路に対し、抵抗R9,R10と容量C5,C6とスイッチドキャパシタ型の可変容量SC3,SC4とを追加したものである。ノードX1とトランジスタQ5のベースとの間に容量C5が挿入され、トランジスタQ5のベースには抵抗R9を介してバイアス電圧Vbが供給される。トランジスタQ5のベースには、他端が接地された可変容量SC3も接続し、容量C5,SC3によって可変分圧回路が構成されている。同様に、ノードX2とトランジスタQ6のベースとの間に容量C6が挿入され、トランジスタQ6のベースには抵抗R10を介してバイアス電圧Vbが供給される。トランジスタQ6のベースには、他端が接地された可変容量SC4も接続し、容量C6,SC4によって可変分圧回路が構成されている。これらの分圧回路により、エミッタフォロワー回路及び差動増幅回路に対する入力信号の振幅を小さくしている。共振素子21の特性に応じて可変容量SC3,SC4の値を定めればよいから、さまざまな種類の異なる振動周波数の共振素子21に対してこの電圧制御発振回路を適用できるようになる。可変容量SC3,SC4としては、例えば、上述の図9に示した構成のものを使用することができる。
【0056】
図10に示す第4の実施形態の回路は、図6に示す第3の実施形態の回路に対して抵抗R9,R10と容量C5,C6とスイッチドキャパシタ型の可変容量SC3,SC4とを追加したものであるが、同様に、例えば図1に示した第1の実施形態の回路にも、抵抗R9,R10と容量C5,C6とスイッチドキャパシタ型の可変容量SC3,SC4とを追加することができる。その場合は、容量C5,SC3及び抵抗R9の相互接続点がトランジスタQ1のベースに接続し、容量C6,SC4及び抵抗R10の相互接続点がトランジスタQ2のベースに接続することになる。
【0057】
図11は、本発明の第5の実施形態の電圧制御発振回路を示している。
【0058】
上述の図6及び図10に示した電圧制御発振回路は,回路内に可変素子を配置することによって、種々のタイプの種々の共振素子に対応できるようにしている。しかしながら、これらの可変素子を制御する信号端子を集積回路上に配置すると、その集積回路のチップ面積が非常に大きくなり現実的ではなくなる。そこで図11に示した回路では、電圧制御発振回路(VCO)20が集積される集積回路上に、プログラマブルROM(PROM;プログラマブル読み出し専用メモリ)23を配置している。さらに、PROM23に書き込まれているデータを各可変素子に対する制御信号に変換して電圧制御発振回路20内の各可変素子に供給するスイッチ制御部24と、PROM23に対するデータの書き込み及び読み出しを行うインターフェース回路25とが集積回路に設けられており、これらによってプログラマブル電圧制御発振回路が構成されている。電圧制御発振回路20内の可変素子は、具体的は、可変抵抗VR、スイッチドキャパシタ型の可変容量SC及び可変電流源VIである。ロジック回路として設けられるインタフェース回路25には、シリアル形式でのPROM23の書き込み及び読み出しデータのための入出力端子(S−Data I/O)と、クロック信号のための端子(CLK)と、書き込みと読み出しとを切り替えるための信号の端子(R/W)が設けられている。
【0059】
図11に示すように構成することにより、集積回路に設けられる端子数を削減することが可能となり、また、PROM23に書き込むデータを変えることにより、各種のさまざまな振動周波数の共振素子21に適用できる電圧制御発振回路を実現できる。さらに、この構成の電圧制御発振回路を用いることにより、発振回路の製造の自動化が可能になる。
【0060】
次に、上述した各実施形態の電圧制御発振回路において使用可能な電圧可変型容量素子について説明する。ここでは、図6に示した第3の実施形態の電圧制御発振回路の可変容量VC1〜VC4に具体的な電圧可変型容量素子を適用した例を説明する。
【0061】
図12に示した回路では、図6の回路の可変容量VC1〜VC4として、それぞれバラクタダイオードVCD1〜VCD4を用いている。バラクタダイオードVCD1,VCD3はそのカソードがノードX1に接続し、バラクタダイオードVCD2,VCD4はそのカソードがノードX2に接続している。バラクタダイオードVCD1,VCD2及び抵抗R8の相互接続点は、容量C7を介して接地点に接続している。
【0062】
図13に示した回路では、図6の回路の可変容量VC1〜VC4として、それぞれMOS容量MVC1〜MVC4を用いている。MOS容量MVC1,MVC3はそのゲート電極側がノードX1に接続し、MOS容量MVC2,MVC4はそのゲート電極側がノードX2に接続している。MOS容量MVC1,MVC2及び抵抗R8の相互接続点は、容量C7を介して接地点に接続している。
【0063】
図14は、図13に示した回路におけるMOS容量MVC1〜MVC4の各々の接続方向を逆転させた回路を示している。この回路では、MOS容量MVC1〜MVC4の各々の接続方向を逆転させたために、MOS容量に印加するバイアス電圧の極性も反転させる必要がある。そこで図14に示した回路では、ノードX1とトランジスタQ5のベースとの間に容量C5を挿入し、ノードX2とトランジスタQ6のベースとの間に容量C6を挿入し、バイアス抵抗R3,R4の相互接続点に対し、バイアス電圧ではなく制御電圧Vcontを印加し、抵抗R4〜R8の相互接続点に対し、制御電圧ではなくて第1のバイアス電圧Vb1を印加するようにしている。さらに、第2のバイアス電圧Vb2が、抵抗R11を介してトランジスタQ5のベースに印加され、抵抗R12を介してトランジスタQ6のベースに印加されるようにしている。
【0064】
図12〜図14に示す回路では、図6に示す回路と比べ、2つの電圧可変型容量素子と抵抗R8との相互接続点が、容量C7を介して、交流的に接地されている。この容量C7は必ずしも必要な素子ではない。2つの電圧可変型容量素子における印加電圧と容量との関係が線形関係にあれば、2つの電圧可変型容量素子の共通接続点は、交流的には仮想接地点となり、交流成分に着目すれば常にゼロ電位となっている。しかしながら実際の電圧可変型容量素子における電圧−容量特性は非線形であるので、交流成分に関する仮想接地が成り立たなくなり、その結果、位相雑音の劣化が発生する。したがって、電圧可変型容量素子の非線形性が大きい場合には、容量C7を電圧可変型容量素子の相互接続点と接地点との間に設けることにより、位相雑音の劣化を抑圧することができる。
【0065】
図15及び図16は、図13及び図14に示される電圧制御発振回路に用いることができるMOS容量の具体的な構造を示している。図15は断面図であり、図16は酸化物層44を取り除いた状態での概略平面図である。
【0066】
集積回路を構成する半導体基板であるシリコン基板41の表面に、N型不純物が導入されたNウェル領域42が設けられており、Nウェル領域42の端部には、より高濃度にN型不純物が導入されてN+領域とされた電極引き出し領域43が設けられている。電極引き出し領域43の形成位置を除き、Nウェル領域42の上方には、MOSFETでのゲート絶縁膜に相当する薄い酸化物層を介して、ポリシリコン(多結晶シリコン)電極45が配置されている。Nウェル領域42とポリシリコン電極45との間の酸化物層の厚さが図ではTOXで表されている。そして、シリコン基板41上には、Nウェル領域42や電極引き出し領域43、ポリシリコン電極45を含めてこれらの全体を覆うように、SiO2などからなる酸化物層44が設けられている。Nウェル領域42とポリシリコン電極45との間の薄い酸化物層も酸化物層44の一部である。
【0067】
酸化物層44の内部には、半導体集積回路での層間配線層に相当する配線層46,47が設けられており、配線層46はコンタクト48を介してポリシリコン電極45に電気的に接続し、配線層47はコンタクト49を介して電極引き出し領域43に電気的に接続する。配線層46によってMOS容量のゲート電極側が引き出され、配線層47によって半導体基板側が引き出されることになる。
【0068】
以上、本発明の各実施形態の電圧制御発振回路について、差動増幅回路が1対のNPNバイポーラトランジスタによって構成され、そのような差動増幅回路に対してエミッタフォロワー回路を接続した場合を例に挙げて説明したが、本発明に基づく電圧制御発振回路の構成はこれに限られるものではない。例えば、NチャネルMOSトランジスタを用いた差動増幅回路を用いることも可能であり、エミッタフォロワー回路の代わりに、ソースフォロワー回路などの他の形式のフォロワー回路を用いることもできる。
【0069】
次に、上述した電圧制御発振回路において共振素子として水晶振動子を用い、全体を1つの構成部品として一体化して水晶発振器として構成した例を説明する。図17は、本発明に基づく水晶発振器の断面構成を示している。
【0070】
図17に示した水晶発振器は、回路基板あるいは配線基板に対して表面実装するのに適したものである。水晶発振器では、例えば積層セラミックなどからなる扁平な略直方体形状の容器本体1の1主面に、略長方形の凹部2が形成されており、凹部2内に水晶片3とIC(集積回路)チップ4が収容されている。容器本体1に金属製の蓋部材5をかぶせて凹部2を閉鎖することにより、容器本体1と蓋部材5からなる容器内に水晶片3とICチップ4とが密閉封入されている。水晶片3は、水晶振動子として機能するものである。ICチップ4は、上述のいずれかの電圧制御発振回路から共振素子21を除いた部分の電子回路が半導体基板に集積されたものである。ICチップ4においてこれらの電子回路が形成されている方の主面を回路形成面と呼ぶ。
【0071】
図18は蓋部材5を取り除いた状態での水晶発振器の平面図であり、図19は、さらに水晶片3を取り除いた状態での水晶発振器の平面図である。容器本体1の図示上面には、凹部2を取り囲むように、環状に金属膜16が形成されている。この金属膜16は、蓋部材5を容器本体1に接合するために用いられるものである。
【0072】
水晶片3は、例えば、略長方形のATカットの水晶片であり、その両方の主面の各々の中央部には励振電極11が形成されている。水晶片3の一方の短辺の両端に向けて、両方の励振電極11からそれぞれ引出電極12が延出している。各引出電極12は、水晶片3の端部の位置において水晶片3の両方の主面間で折り返すように形成されている。
【0073】
容器本体1の凹部2の内側壁には、2段の段部6,7が形成されている。ここで凹部の内底面8からの高さは、第1の段部6の方が、第2の段部7よりも低くなっている。第1の段部6は、凹部2の両方の長辺に沿って形成されており、第2の段部7は、凹部2の一方の短辺に沿って形成されている。第1の段部6の上面には、ICチップ4との電気的接続に用いられる複数のパッド(接続電極)14が設けられている。また、第2の段部7の上面には、水晶片3との電気的接続に用いられる一対の保持端子13が設けられている。保持端子13は、容器本体1に形成された導電路を介して、パッド14のうちの2つと電気的に接続している。容器本体1の外側面には、キャスタレーションによって形成された複数の実装電極15が設けられている。実装電極15は、この水晶発振器を回路基板あるいは配線基板上に表面実装する際に用いられるものである。実装電極15は、容器本体1に形成された導電路によって、パッド14と電気的に接続している。実装電極15には、電源電圧の端子VCC、出力信号用の端子OUTM,OUTP、接地端子GND、制御電圧入力用の端子VCONT、出力イネーブル信号入力の端子OEなどが含まれる。
【0074】
ICチップ4は、その回路形成面が上を向くようにして、凹部2の内底面8に固着されており、回路形成面の接続パッドは、金(Au)線などの導線10を用いたワイヤボンディングにより、第1の段部6に設けられているパッド14に電気的に接続している。これにより、ICチップ4は、実装電極15に対して電気的に接続することになる。
【0075】
水晶片3は、一対の引出電極12が引き出されている位置でこれらの引出電極12を導電性接着剤9によって保持端子13に固着させることによって、凹部2内に保持され、ICチップ4に対して電気的に接続している。このとき、水晶片3は、凹部2内において、ICチップ4を覆うように、ICチップ4の上方に位置している。
【0076】
このような水晶発振器は、凹部2の内底面8にICチップ4を固着させてワイヤボンディングを行い、次に、水晶片3を保持端子13に固着させ、その後、容器本体1の上面であって凹部2の開口を囲む位置に蓋部材5を接合して凹部2を閉じ、容器本体1内に水晶片3とICチップ4とを密閉封入することによって完成する。
【符号の説明】
【0077】
1:容器本体、2:凹部、3:水晶片、4:ICチップ、5:蓋部材、6,7:段部、8:内底面、9:導電性接着剤、10:導線、11:励振電極、12:引出電極、13:保持端子、14:パッド、15:実装電極、16:金属膜、20:電圧制御発振回路、21:共振素子、22:バッファ増幅器、23:プログラマブルROM、24:スイッチ制御部、25:インタフェース回路、41:シリコン基板、42:Nウェル領域、43:電極引き出し領域、44:酸化物層、45:ポリシリコン電極、46,47:配線層、48,49:コンタクト。
【技術分野】
【0001】
本発明は、差動増幅回路の差動入力間に例えば圧電振動子からなる共振素子を接続した発振回路に関する。特に本発明は、外部入力電圧によって発振周波数の制御を行うことが可能な電圧制御発振回路と、そのような電圧制御発振回路を用いて構成された水晶発振器と、に関する。
【背景技術】
【0002】
各種の電子機器内には発振回路が設けられている。電子機器の小型化の進行とともに、発振回路を集積回路(IC)上に構成することが広く行われるようになってきた。この場合、集積回路にはトランジスタや抵抗、コンデンサなどの多数の回路素子を容易に集積することが可能であるから、発振回路の回路構成として、電源雑音の抑圧効果の高い差動型のものを採用することにより、低雑音の発振回路を構成することができる。
【0003】
差動型発振回路は、差動型の増幅回路に対し、発振周波数を決定するための共振素子を接続することにより構成される。ここでいう共振素子には、水晶振動子に代表される圧電振動子の他に、機械共振子、LC(インダクタ−キャパシタ)共振回路などが含まれる。
【0004】
特開平3−230605号公報(特許文献1)には、1対のバイポーラトランジスタからなる差動増幅回路を使用し、2つのバイポーラトランジスタのベース間に水晶振動子などの共振素子を接続した差動型発振回路が開示されている。図20は、特許文献1に示された差動型発振回路を示している。
【0005】
トランジスタ31,32のエミッタは共通接続されており、この共通接続点と接地点との間に電流源37が設けられている。トランジスタ31,32のコレクタは、それぞれ負荷抵抗35a,35bを介して電源電圧Vccが供給されている。共振素子21は、一端がトランジスタ31のベースに接続し他端がトランジスタ32のベースに接続している。トランジスタ32のベースとトランジスタ31のコレクタとの間に帰還容量33aが接続し、トランジスタ31のベースとトランジスタ32のコレクタとの間に帰還容量34aが接続している。図中、トランジスタ31,32と接地点との間にそれぞれ配置されている容量33b,34bは、いずれも帰還容量の寄生容量である。電源電圧Vccが供給されるバイアス回路36が設けられており、バイアス回路36からバイアス抵抗38a,38bを介してそれぞれトランジスタ31,32のベースにベースバイアス電圧が供給されている。一対の差動発振出力Lo,/Loがトランジスタ32,31のコレクタから得られる。
【0006】
図20に示した回路は、差動増幅回路により、大きなループ利得を得ることが可能なので、低消費電力で高い発振起動特性、言い換えると大きな負性抵抗を実現できるという利点がある。
【0007】
ところで、共振素子21として水晶振動子などを用いている場合であっても、外部からの制御電圧に応じて発振周波数を変化させたい場合がある。外部からの制御電圧に応じて発振周波数を制御可能な発振回路を電圧制御発振回路(VCO)と呼ぶが、図20に示す回路における帰還容量の寄生容量33b,34bを電圧制御型可変容量に置き換えることにより、周波数可変範囲の広い電圧制御発振回路(VCO)を構成可能であることが容易に推測できる。
【0008】
図21は、図20に示した発振回路を電圧制御型とした回路の一例を示している。トランジスタQ1,Q2のエミッタは共通接続され、この共通接続点と接地点との間に電流源I1が設けられている。トランジスタQ1,Q2のコレクタは、それぞれ負荷抵抗(コレクタ抵抗)R1,R2を介して電源電圧Vccが供給されている。共振素子21は、一端がノードX1を介してトランジスタQ1のベースに接続し、他端がノードX2を介してトランジスタQ2のベースに接続している。ノードX1,X2にはそれぞれ電圧制御型の可変容量VC1,VC2が接続し、可変容量VC1,VC2の他端には制御電圧Vcontが供給されている。したがって、ノードX1,X2は、共振素子21に対して可変容量VC1,VC2がそれぞれ接続する接続点ということになり、ノードX1,X2に対してトランジスタQ1,Q2のベースがそれぞれ接続していることになる。ノードX1とトランジスタQ2のコレクタとの間に帰還容量C1が接続し、ノードX2とトランジスタQ1のコレクタとの間に帰還容量C2が接続している。ノードX1、X2にはそれぞれバイアス抵抗R3,R4が接続されており、このバイアス抵抗R3,R4により、トランジスタQ1,Q2のベースにバイアス電圧Vbが供給されている。そして、ノードX1,X2間の電圧差を増幅する差動型のバッファ増幅器22が設けられており、バッファ増幅器22からの差動出力が出力端子OUTPUTに供給されている。
【0009】
図21に示す回路は、可変容量VC1,VC2に印加される制御電圧Vcontによって、広い周波数可変範囲内での電圧制御発振を実現することができる。しかしながら図21に示す回路は、可変容量VC1,VC2の容量値に応じてループ特性が大きく変動する、という問題を有する。図22を用いて、図21に示す回路におけるループ特性の変化を説明する。
【0010】
図22は、図21に示す回路において共振素子21として振動周波数が75MHzの水晶振動子を用い、可変容量VC1,VC2の値が2pF〜10pFの範囲で変化したときの、75MHzの近辺の周波数帯でのループ特性を示している。図中、G1〜G4は利得特性を示し、P1〜P4は位相特性を示している。G1,P1は、可変容量VC1,VC2の各々が2pFであるときの特性を示し、G2,P2は容量値が3pFであるときの特性を示し、G3,P3は6pFのときの特性を示し、G4,P4は10pFであるときの特性を示している。利得が0dB以上であって位相特性が0°となる周波数が発振周波数であり、この周波数における利得が発振状態でのループ利得を表す。また、周波数に対する特性の変化が急峻であるほど、回路のQ値が大きいことになる。
【0011】
図22から言えることは、可変容量VC1,VC2の値が変化するとループ利得と回路のQ値が変動する、ということである。具体的には、可変容量が小さいほど(すなわち発振周波数が高いほど)ループ利得が高くなり、同時に回路のQ値が低くなる。特性G1とG4とを比較するとG1の方が周波数変化に対して傾斜がなだらかであり、特性P1とP4とを比較してもP1の方が傾斜がなだらかになっており、これは、容量値の低い側でのQ値の低下を意味している。
【0012】
ループ利得及びQ値の変動は、電圧制御発振回路の特性に影響を与える。具体的には、ループ利得の変動は負性抵抗の変動をもたらし、これは、可変容量に対する制御電圧Vcontによって発振回路の起動特性が異なってくることを意味している。また、回路のQ値の低下は、位相雑音の劣化を招く。
【0013】
特に、この種の電圧制御発振回路では、発振用の差動増幅回路や可変容量素子は集積回路(IC)チップ内に設け、水晶振動子などの共振素子をICチップに対する外付け部品としてICチップに接続する構成とすることが一般的である。どのような種類のどのような振動周波数の共振素子を用いるかは発振回路の用途等に応じて適宜に定められるものであるが、ICチップに関しては、コストや在庫管理等の観点から、異なる種類や異なる振動周波数の共振素子に対して同一の品種のICチップを用いることができるようにすることが好ましい。しかしながら、同一のICチップに対して異なる種類や振動周波数の共振素子を接続するようにした場合、接続される共振素子によっては、上述した起動特性の変動やQ値の劣化などの問題がより顕著になる可能性がある。
【0014】
また、電圧制御発振回路自体を配線基板あるいは回路基板上に実装されるパッケージ部品として構成することが可能である。例えば、共振素子として水晶振動子を用い、発振用の差動増幅回路や可変容量素子を設けたICチップと水晶振動子とを同一の容器内に収容して構成された水晶発振器は、小型化が容易であるので、携帯電話機などのポータブル機器に広く用いられている。この場合、ICチップには、水晶振動子の温度−周波数特性を補償する温度補償回路なども組み込むことができる。
【0015】
なお、1対のバイポーラトランジスタからなる差動増幅回路を用い、2つのトランジスタのコレクタ間にLC共振回路を挿入して発振回路を構成した例が特開2001−156545号公報(特許文献2)に示されている。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特開平3−230605号公報(第3図)
【特許文献2】特開2001−156545号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
上述したように、差動増幅回路を用い従来技術に基づいた電圧制御発振回路では、ループ特性が制御電圧により変動し、その結果、電圧制御発振回路において、起動特性や位相雑音などの特性に悪影響が及ぼされるいう課題がある。
【0018】
本発明の目的は、集積回路上に構成することに適し、周波数可変範囲が広く、位相雑音が小さい電圧制御発振回路であって、さまざまな種類や振動周波数の共振素子に適合できる電圧制御発振回路を提供することにある。
【0019】
本発明の別の目的は、周波数可変範囲が広く、位相雑音が小さく、種々の発振周波数に対応できる水晶発振器を提供することにある。
【課題を解決するための手段】
【0020】
本発明の電圧制御発振回路は、共振素子が接続される電圧制御発振回路であって、共振素子の両端にそれぞれ接続する第1及び第2のノードと、1対の差動入力を構成する第1及び第2の入力と1対の差動出力を構成する第1及び第2の出力とを有する差動増幅回路と、第1及び第2のノードにそれぞれ接続する第1及び第2の電圧制御型可変容量と、第1及び第2の出力にそれぞれ接続された第1及び第2の負荷容量と、第1及び第2の出力にそれぞれ接続された第1及び第2のフォロワー回路と、第1のフォロワー回路の出力に対して直列に接続された第1の帰還容量及び第3の電圧制御型可変容量と、第2のフォロワー回路の出力に対して直列に接続された第2の帰還容量及び第4の電圧制御型可変容量と、を有し、第1及び第2のノードがそれぞれ第1及び第2の差動入力に接続し、かつ、第1のフォロワー回路の出力が第1の帰還容量及び第3の電圧制御型可変容量を介して第2のノードに帰還し、第2のフォロワー回路の出力が第2の帰還容量及び第4の電圧制御型可変容量を介して第1のノードに帰還し、第1乃至第4の電圧制御型可変容量に対して制御電圧が印加される。
【0021】
本発明の水晶発振器は、水晶振動子と、水晶振動子が接続されるICチップと、容器と、を備え、容器に水晶振動子とICチップとが収容された水晶発振器であって、ICチップは、水晶振動子が接続される電圧制御発振回路を少なくとも集積しており、電圧制御発振回路は、水晶振動子の両端にそれぞれ接続する第1及び第2のノードと、1対の差動入力を構成する第1及び第2の入力と1対の差動出力を構成する第1及び第2の出力とを有する差動増幅回路と、第1及び第2のノードにそれぞれ接続する第1及び第2の電圧制御型可変容量と、第1及び第2の出力にそれぞれ接続された第1及び第2の負荷容量と、第1及び第2の出力にそれぞれ接続された第1及び第2のフォロワー回路と、第1のフォロワー回路の出力に対して直列に接続された第1の帰還容量及び第3の電圧制御型可変容量と、第2のフォロワー回路の出力に対して直列に接続された第2の帰還容量及び第4の電圧制御型可変容量と、を有し、第1及び第2のノードがそれぞれ第1及び第2の差動入力に接続し、かつ、第1のフォロワー回路の出力が第1の帰還容量及び第3の電圧制御型可変容量を介して第2のノードに帰還し、第2のフォロワー回路の出力が第2の帰還容量及び第4の電圧制御型可変容量を介して第1のノードに帰還し、第1乃至第4の電圧制御型可変容量に対して制御電圧が印加される。
【発明の効果】
【0022】
本発明の電圧制御発振回路では、差動増幅回路の1対の入力に対応してそれぞれ第1及び第2の電圧制御型可変容量を接続し、差動増幅回路の1対の差動出力にそれぞれエミッタフォロワー回路などのフォロワー回路を接続し、一方のフォロワー回路の出力を第3の電圧制御型可変容量を介して差動増幅回路に帰還させ、他方のフォロワー回路の出力を第4の電圧制御型可変容量を介して差動増幅回路に帰還させ、第1乃至第4の電圧制御型可変容量に対して制御電圧を印加する。これにより、制御電圧の変化によらずに差動増幅回路のループ特性が一定に保たれるようになって、起動特性や位相雑音などの電圧制御発振回路の特性が良好に維持されるようになる。また、共振素子の特性にもよらずに差動増幅回路のループ特性を良好に維持できるので、異なる種類、異なる振動周波数の共振素子にも対応できるようになる。
【0023】
また本発明の水晶発振器では、上述した電圧制御発振回路を用いることにより、周波数可変範囲が広く、位相雑音が小さく、種々の発振周波数に対応できるようになる。
【図面の簡単な説明】
【0024】
【図1】本発明の第1の実施形態の電圧制御発振回路の構成を示す回路図である。
【図2】図1に示した回路によるループ特性の改善を示すグラフである。
【図3】図1に示した回路による位相雑音特性の改善を示すグラフである。
【図4】本発明の第2の実施形態の電圧制御発振回路の構成を示す回路図である。
【図5】図4に示した回路による位相雑音特性の改善を示すグラフである。
【図6】本発明の第3の実施形態の電圧制御発振回路の構成を示す回路図である。
【図7】可変抵抗の構成の一例を示す回路図である。
【図8】スイッチドキャパシタ可変容量の構成の一例を示す回路図である。
【図9】可変型電流源の構成の一例を示す回路図である。
【図10】本発明の第4の実施形態の電圧制御発振回路の構成を示す回路図である。
【図11】本発明の第5の実施形態の電圧制御発振回路の構成を示す回路図である。
【図12】図6に示す電圧制御発振回路において電圧制御型可変容量としてバラクタダイオードを用いた例を示回路図である。
【図13】図6に示す電圧制御発振回路において電圧制御型可変容量としてMOS(金属−酸化物−半導体)容量を用いた例を示す回路図である。
【図14】図6に示す電圧制御発振回路において電圧制御型可変容量としてMOS容量を用いた別の例を示す回路図である。
【図15】MOS容量の構成の一例を示す断面図である。
【図16】図15に示したMOS容量の概略平面図である。
【図17】本発明に基づく水晶発振器の構成の一例を示す断面図である。
【図18】蓋部材を取り除いた状態での図17に示す水晶発振器の平面図である。
【図19】蓋部材と水晶片とを取り除いた状態での図17に示す水晶発振器の平面図である。
【図20】関連技術における、差動増幅回路を用いた発振回路の構成の一例を示す回路図である。
【図21】図20に示した発振回路に基づいて構成された電圧制御発振回路の一例を示す回路図である。
【図22】図21に示す回路のループ特性を示すグラフである。
【図23】図21に示す回路において帰還経路を切断した場合における交流等価回路を示す回路図である。
【発明を実施するための形態】
【0025】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。
【0026】
本発明に基づく電圧制御発振回路を説明する前に、最初に、従来技術による電圧制御発振回路において制御電圧に応じてループ利得が変動することの理由に関し、本発明者が検討した結果を説明する。図21に示した回路では、トランジスタQ1,Q2からなる差動増幅回路の出力すなわちトランジスタのコレクタ側の出力が、それぞれ、容量C1,C2と可変容量VC1,VC2とからなる分圧回路によって分圧された信号として、差動増幅回路の入力側すなわちトランジスタのベースに帰還される構造となっている。したがって、可変容量VC1,VC2の値が変化すれば、帰還量も変化するためループ利得が変動する。
【0027】
次に、従来の電圧制御発振回路において制御電圧に応じてQ値が低下することの理由について、本発明者が検討した結果を説明する。図23は、図21に示す回路においてトランジスタQ1,Q2への帰還経路がないものとしたときの、すなわち、トランジスタQ1,Q2が設けられていないものとしたときの、交流(AC)的な等価回路を示している。ここでは、図21におけるバイアス抵抗R3,R4は、差動増幅回路の負荷抵抗R1,R2よりも十分に大きくて無視できるものとする。
【0028】
説明を簡単にするために共振素子21のQ値が無限大(∞)であると仮定すると、図23に示す回路全体のQ値は、負荷抵抗R1,R2の値をゼロにすれば無限大となり、理想の発振回路を構成できることになる。しかしながら実際には、抵抗R1,R2は有限の値を有するため、Q値の低下がもたらされる。図23に示す回路において、抵抗R1,R2の値と容量C1,C2の値は変化しないので、Q値に与える抵抗R1,R2の影響を考えると、可変容量VC1,VC2の値が小さいほど、Q値も小さくなるという結論が得られる。したがって、図22によって説明したように、可変容量VC1,VC2が小さいとき、すなわち高周波数側で発振させるときに、回路のQ値が減少するという現象が現れる。
【0029】
以上の考察から、図21に示されるような回路において、制御電圧の変化に対してループ利得が変化しないようにするためには、容量C1,C2も可変容量素子で構成し、制御電圧に応じて容量C1,C2が可変容量VC1,VC2と同率で変化するようにすればよいことが分かる。また、Q値の低下を防ぐためには、差動増幅回路の出力インピーダンスをゼロに近付ければよく、そのためには、差動増幅回路に対して例えばエミッタフォロワー回路を付加することが考えられる。しかしながら単純にエミッタフォロワー回路を追加した場合には、ループ利得が最大となる周波数において信号の位相回転が360°(=0°)となるという条件を満たすことができないので、良好な発振を維持することができない。
【0030】
以上の点を踏まえ、本発明者は、良好な発振を維持することができる電圧制御発振回路として、下記に示す各実施形態の電圧制御発振回路を提案する。
【0031】
図1は、本発明の第1の実施形態の電圧制御発振回路を示している。図1に示す回路は、図21に示す回路に対し、制御電圧VcontによらずにQ値が高く維持されるように、トランジスタQ3,Q4と電流源I2,I3とからなる2つのエミッタフォロワー回路を追加し、さらに制御電圧Vcontによらずにループ利得が一定となるようにしたものである。上述の説明では、ループ利得を一定とするためには容量C1,C2を可変容量にすればよいとしたが、エミッタフォロワー回路を追加する都合上、図1に示した回路では、直列接続された電圧制御型の可変容量VC3,VC4と容量C3,C4とを追加している。容量C3,VC3はトランジスタQ1のベースに信号を帰還させる容量として機能し、容量C4,VC4はトランジスタQ2のベースに信号を帰還させる容量として機能する。
【0032】
ところで図21に示す回路では、差動増幅回路の負荷抵抗R1,R2と差動増幅回路の出力に接続する容量負荷により信号に遅延を与え、ループ利得が最大となる周波数で位相が0°になる機能を実現している。容量負荷は、容量C1,C2及び可変容量VC1,VC2からなる。単純にエミッタフォロワー回路を追加した場合には、ループ利得が最大となる周波数で信号の位相回転が0°とはならない。そこで図1に示す本実施形態での発振回路では、容量C1がトランジスタQ2のコレクタと接地点との間を接続し、容量C2がトランジスタQ1のコレクタと接地点とを接続し、これらの容量C1,C2によって信号に位相回転を与え、図21に示した従来の回路と同様に、ループ利得が最大となる周波数で信号位相が0°になるようにしている。
【0033】
以下、図1に示した回路の細部について、図21に示した回路からの追加部分を中心に説明する。
【0034】
一方のエミッタフォロワー回路を構成するトランジスタQ3は、そのコレクタが電源電圧Vccに接続し、ベースはトランジスタQ2のコレクタに接続している。電流源I2は、トランジスタQ3のエミッタと接地点との間に設けられている。トランジスタQ3のエミッタには、容量C3の一端が接続し、容量C3の他端は、可変容量VC3を介して、ノードX1に接続している。同様に、もう一つのエミッタフォロワー回路を構成するトランジスタQ4は、そのコレクタが電源電圧Vccに接続し、ベースはトランジスタQ1のコレクタに接続している。電流源I3は、トランジスタQ4のエミッタと接地点との間に設けられている。トランジスタQ4のエミッタには、容量C4の一端が接続し、容量C4の他端は、可変容量VC4を介して、ノードX2に接続している。制御電圧Vcontは、容量C3と可変容量VC3との接続点に対し抵抗R6を介して印加され、容量C4と可変容量VC4との接続点に対し抵抗R7を介して印加される。さらに、抵抗R8を介して、制御電圧Vcontが可変容量VC1,VC2に印加される。
【0035】
電圧制御型可変容量VC1〜VC4としては、印加される電圧に応じて容量値が変化する素子、すなわち、容量に電圧依存性がある素子が用いられるが、そのような素子としては、可変容量ダイオード、バラクタダイオード、MOS(金属−酸化物−半導体)容量などが挙げられる。また、複数の回路素子を組み合わせることによりその容量値に電圧依存性が現れるような回路も、電圧制御型可変容量として用いることができる。
【0036】
図2は、図1に示す電圧制御発振回路において、制御電圧Vcontを変化させることにより発振周波数を変化させたときの、ループ特性の変化を示している。ここでは、共振素子21として振動周波数が75MHzの水晶振動子を用い、可変容量VC1,VC2の値を2pF〜10pFの範囲で変化させて発振周波数を変化させている。図中、G1〜G4は利得特性を示し、P1〜P4は位相特性を示している。G1,P1は、可変容量VC1,VC2の各々が2pFであるときの特性を示し、G2,P2は容量値が3pFであるときの特性を示し、G3,P3は6pFのときの特性を示し、G4,P4は10pFであるときの特性を示している。
【0037】
図2に示されるように、図1に示す発振回路では、制御電圧Vcontに応じて容量VC1,VC2の値を変化させてもループ利得にはほとんど変化がなく、Q値もほとんど変化しない。
【0038】
図3は、図1に示した発振回路と図21に示した発振回路との位相雑音特性を比較したグラフである。ここでは、発振回路を構成する各半導体の接合温度Tjを25℃とし、可変容量VC1,VC2の容量がいずれも3pFであるとした。図中、位相雑音Aと記載されているものは図21に示した従来の回路の位相雑音特性であり、位相雑音Bと記載されているものが図1に示す本実施形態の回路の位相雑音特性である。図3に示されるように、図1に示す回路は、従来の回路に比べ、位相雑音特性が約6dBc/Hz改善されていた。これは、Q値の改善による効果である。なお、オフセット周波数が10kHz以上の領域では位相雑音が一定になっているが、これは、回路の熱雑音によって位相雑音が制限されるためである。
【0039】
以上説明したように、第1の実施形態によれば、周波数可変範囲が広く、位相雑音が小さい電圧制御発振回路を実現できる。
【0040】
図4は、本発明の第2の実施形態の電圧制御発振回路を示している。この発振回路は、図1に示した発振回路における差動増幅回路の各入力に、それぞれエミッタフォロワー回路を追加したものである。
【0041】
具体的に説明すれば、トランジスタQ1のベースに対して、トランジスタQ5及び電流源I4からなるエミッタフォロワー回路が接続している。トランジスタQ5のエミッタはトランジスタQ1のベースに接続し、電流源I4はトランジスタQ5のエミッタと接地点との間に設けられている。トランジスタQ5のベースはノードX1に接続し、トランジスタQ5のコレクタは電源Vccに接続している。同様に、トランジスタQ2のベースに対して、トランジスタQ6及び電流源I5からなるエミッタフォロワー回路が接続している。トランジスタQ6のエミッタはトランジスタQ2のベースに接続し、電流源I5はトランジスタQ6のエミッタと接地点との間に設けられている。トランジスタQ6のベースはノードX2に接続し、トランジスタQ6のコレクタは電源Vccに接続している。
【0042】
図1に示した第1の実施形態の回路では、周辺温度が上昇したときに各バイポーラトランジスタの電流増幅率hfeが低下し、その結果、入力トランジスタQ1,Q2のベース電流が増加して、位相雑音の低下がもたらされる。これに対し、図4に示す第2の実施形態の回路において、トランジスタQ1,Q2の入力に対してそれぞれ接続されたエミッタフォロワー回路は、この高温時の位相雑音の劣化を防止するための回路であり、トランジスタQ1,Q2のベース電流の増加が、トランジスタQ5,Q6により実質的に抑制される。これによって、図4に示す回路では、位相雑音の低下を抑えることができる。
【0043】
図5は、図1に示した発振回路と図4に示した高温対策を施した発振回路との位相雑音特性を比較したグラフである。ここでは、発振回路を構成する各半導体の接合温度Tjを85℃とし、可変容量VC1,VC2の容量がいずれも3pFであるとした。図中、位相雑音Cと記載されているものは図1に示す第1の実施形態の回路の位相雑音特性であり、位相雑音Dと記載されているものが図4に示す本実施形態の回路の位相雑音特性である。図5に示されるように、エミッタフォロワー回路を追加することにより、高温時の位相雑音が約12dBc/Hz改善していることが分かる。
【0044】
図6は、本発明の第3の実施形態の電圧制御発振回路を示している。
【0045】
電圧制御発振回路を集積回路(IC)上に構成する場合、経済上の理由などの各種の理由から、同一の電圧制御発振回路において異なる種類や異なる振動周波数の種々の共振素子を利用できることが望まれる。図6に示す回路は、図4に示す回路と同様のものであるが、種々の共振素子に対応できるように修正を加えたものである。すなわち図6に示す回路は、図4に示す回路における電流源I1と負荷抵抗R1,R2と負荷容量C1,C2の値をそれぞれ可変できるようにした回路であり、これらの値を調整することにより、さまざまな周波数の共振素子などに対応可能になる。したがって図6に示す回路では、電流源I1の代わりに可変電流源VI1が設けられ、負荷抵抗R1,R2の代わりに可変抵抗VR1,VR2が設けられ、負荷容量C1,C2の代わりに可変容量SC1,SC2が設けられている。
【0046】
より具体的に説明すると、例えば、共振素子21として振動周波数が75MHzの水晶振動子を用いたときに負荷容量SC1,SC2の適正値がいずれも2pFであったとする。共振素子21として振動周波数が150MHzの水晶振動子を用いる場合には、差動増幅回路の帯域を2倍にする必要があり、この時の負荷容量SC1,SC2の適正値は1pFとなる。
【0047】
また、同様の効果を可変電流源VI1と可変抵抗VR1,VR2によっても実現できる。具体的には、負荷容量SC1,SC2は2pFのままとし、電流源VI1の電流量を2倍にし、負荷抵抗VR1,VR2の値を1/2にすることにより、同様の効果が得られる。したがって、これらの素子の値を可変とすることにより、図6に示す第3の実施形態の電圧制御発振回路は、さまざまな種類や振動周波数の共振素子に適用できる。
【0048】
これらの可変素子を実現する具体的な回路例を図7〜図9に示す。図7は、可変型の負荷抵抗VR1,VR2の具体的構成例を示しており、図8は可変型の負荷容量SC1,SC2の具体的構成例を示しており、図9は可変型の電流源VI1の具体的構成例を示している。これらの可変素子は、全て、ロジック信号を入力することにより、その素子値を切り替える機能を有している。
【0049】
図7に示した可変型の負荷抵抗は、電源Vccに接続する端子T1と、トランジスタQ1あるいはQ2のコレクタに接続する端子T2とを備えている。端子T1には、抵抗Ra0の一端が接続するとともに、n個のPチャネルMOSFET(MOS型電界効果トランジスタ)MP1〜MP(n)のドレインが並列に接続している。抵抗Ra0の他端は端子T2に接続する。トランジスタMP1〜MP(n)のソースは、それぞれ、抵抗Ra1〜Ra(n)を介して端子T2に接続する。トランジスタMP1〜MP(n)のゲートには、それぞれ、制御信号Rcont1〜Rcont(n)が供給されるようになっている。したがってこの可変型の負荷抵抗では、論理信号であるn本の制御信号Rcont1〜Rcont(n)によってトランジスタMP1〜MP(n)のオンオフを制御することによって、所望の抵抗値とすることができる。
【0050】
図8に示した可変型の負荷容量は、スイッチドキャパシタとして構成されるものであり、トランジスタQ3あるいはQ4のベースに接続する端子T3と、接地点に接続する端子T4とを備えている。端子T4には、n個のNチャネルMOSFET(MOS型電界効果トランジスタ)MN1〜MN(n)のソースが並列に接続している。トランジスタMN1〜MN(n)のドレインは、それぞれ、容量(キャパシタ)Ca1〜Ca(n)を介して端子T3に接続する。トランジスタMN1〜MN(n)のゲートには、それぞれ、制御信号Ccont1〜Ccont(n)が供給されるようになっている。したがってこの可変型の容量では、論理信号であるn本の制御信号Ccont1〜Ccont(n)によってトランジスタMN1〜MN(n)のオンオフを制御することによって、所望の容量値とすることができる。
【0051】
図9に示す可変電流源は、m>nとして、電流出力端子Ioutと、基準電流源Ioと、全体としてカレントミラー回路を構成する(m+1)個のバイポーラトランジスタQa0〜Qa(m)と、2n個のMチャネルMOS電界効果トランジスタMa1〜Ma(n),Mb1〜Mb(n)と、(m+1)個の抵抗Rb0〜Rb(m)と、n個のインバータ(論理反転回路)Inv1〜Inv(n)を備えている。トランジスタQa0〜Qa(m)のエミッタは、それぞれ抵抗Rb0〜Rb(m)を介して接地している。トランジスタQa0〜Qa(n)のコレクタは、電流出力端子Ioutに並列に接続している。トランジスタQa(n+1)〜Qa(m)のベース及びコレクタは、基準電流源Ioの出力に接続する。トランジスタMb1〜Mb(n)のソースは接地され、トランジスタMb1〜Mb(n)のドレインはそれぞれトランジスタMa1〜Ma(n)のソースに接続し、これらのドレインとソースとの接続点に対して、それぞれ、トランジスタQa1〜Qa(n)のベースが接続する。トランジスタMa1〜Ma(n)のドレインは、基準電流源Ioの出力に接続する。トランジスタMb1〜Mb(n)のゲートには、それぞれ、制御信号Icont1B〜Icont(n)Bが供給され、トランジスタMa1〜Ma(n)のゲートには、それぞれ、インバータInv1〜Inv(n)を介して制御信号Icont1B〜Icont(n)Bが供給されるようなっている。したがって、この構成では、論理信号である制御信号Icont1B〜Icont(n)Bにより、トランジスタQa1〜Qa(n)のベースを接地電位とするか基準電流源Ioの出力に接続するかを選択できることになる。したがってこの回路では、カレントミラー回路に参加することとなるトランジスタの数を制御信号Icont1B〜Icont(n)Bのオンオフ制御によって増減させることができ、可変電流源として機能させることが可能になる。なお、位相雑音の低減のためには、各バイポーラトランジスタQa0〜Qa(m)の電流増幅率は小さい方が好ましい。
【0052】
図6に示した第3の実施形態の回路は、図4に示した第2の実施形態の回路における抵抗R1,R2と電流源I1と容量C1,C2の各々を可変素子としたものであるが、図1に示した第1の実施形態の回路においても同様に、抵抗R1,R2と電流源I1と容量C1,C2の各々を可変素子としてもよい。
【0053】
図10は、本発明の第4の実施形態の電圧制御発振回路を示している。
【0054】
上述した各実施形態の電圧制御発振回路は、各種の異なる振動周波数の共振素子21を利用できるようにしたものであるが、共振素子21としてQ値が極めて大きなものを接続した場合に、不具合が発生する可能性がある。例えば、共振素子21として用いる水晶振動子の振動周波数が低い場合、例えば10MHz以下である場合には、水晶振動子自体のQ値が非常に高くなり、例えばQ=106程度となり、その結果、水晶振動子の両端での信号の電圧振幅が非常に大きくなり、水晶振動子が電気的に直接接続しているトランジスタの耐圧を超え、そのトランジスタを破壊する可能性がある。そこで図10に示した回路では、共振素子21と、差動増幅回路の入力あるいはその入力段のエミッタフォロワー回路との間に、容量で構成された分圧回路を挿入し、トランジスタのベースに加わる信号の振幅を小さくしている。
【0055】
具体的には図10に示す回路は、図6に示す回路に対し、抵抗R9,R10と容量C5,C6とスイッチドキャパシタ型の可変容量SC3,SC4とを追加したものである。ノードX1とトランジスタQ5のベースとの間に容量C5が挿入され、トランジスタQ5のベースには抵抗R9を介してバイアス電圧Vbが供給される。トランジスタQ5のベースには、他端が接地された可変容量SC3も接続し、容量C5,SC3によって可変分圧回路が構成されている。同様に、ノードX2とトランジスタQ6のベースとの間に容量C6が挿入され、トランジスタQ6のベースには抵抗R10を介してバイアス電圧Vbが供給される。トランジスタQ6のベースには、他端が接地された可変容量SC4も接続し、容量C6,SC4によって可変分圧回路が構成されている。これらの分圧回路により、エミッタフォロワー回路及び差動増幅回路に対する入力信号の振幅を小さくしている。共振素子21の特性に応じて可変容量SC3,SC4の値を定めればよいから、さまざまな種類の異なる振動周波数の共振素子21に対してこの電圧制御発振回路を適用できるようになる。可変容量SC3,SC4としては、例えば、上述の図9に示した構成のものを使用することができる。
【0056】
図10に示す第4の実施形態の回路は、図6に示す第3の実施形態の回路に対して抵抗R9,R10と容量C5,C6とスイッチドキャパシタ型の可変容量SC3,SC4とを追加したものであるが、同様に、例えば図1に示した第1の実施形態の回路にも、抵抗R9,R10と容量C5,C6とスイッチドキャパシタ型の可変容量SC3,SC4とを追加することができる。その場合は、容量C5,SC3及び抵抗R9の相互接続点がトランジスタQ1のベースに接続し、容量C6,SC4及び抵抗R10の相互接続点がトランジスタQ2のベースに接続することになる。
【0057】
図11は、本発明の第5の実施形態の電圧制御発振回路を示している。
【0058】
上述の図6及び図10に示した電圧制御発振回路は,回路内に可変素子を配置することによって、種々のタイプの種々の共振素子に対応できるようにしている。しかしながら、これらの可変素子を制御する信号端子を集積回路上に配置すると、その集積回路のチップ面積が非常に大きくなり現実的ではなくなる。そこで図11に示した回路では、電圧制御発振回路(VCO)20が集積される集積回路上に、プログラマブルROM(PROM;プログラマブル読み出し専用メモリ)23を配置している。さらに、PROM23に書き込まれているデータを各可変素子に対する制御信号に変換して電圧制御発振回路20内の各可変素子に供給するスイッチ制御部24と、PROM23に対するデータの書き込み及び読み出しを行うインターフェース回路25とが集積回路に設けられており、これらによってプログラマブル電圧制御発振回路が構成されている。電圧制御発振回路20内の可変素子は、具体的は、可変抵抗VR、スイッチドキャパシタ型の可変容量SC及び可変電流源VIである。ロジック回路として設けられるインタフェース回路25には、シリアル形式でのPROM23の書き込み及び読み出しデータのための入出力端子(S−Data I/O)と、クロック信号のための端子(CLK)と、書き込みと読み出しとを切り替えるための信号の端子(R/W)が設けられている。
【0059】
図11に示すように構成することにより、集積回路に設けられる端子数を削減することが可能となり、また、PROM23に書き込むデータを変えることにより、各種のさまざまな振動周波数の共振素子21に適用できる電圧制御発振回路を実現できる。さらに、この構成の電圧制御発振回路を用いることにより、発振回路の製造の自動化が可能になる。
【0060】
次に、上述した各実施形態の電圧制御発振回路において使用可能な電圧可変型容量素子について説明する。ここでは、図6に示した第3の実施形態の電圧制御発振回路の可変容量VC1〜VC4に具体的な電圧可変型容量素子を適用した例を説明する。
【0061】
図12に示した回路では、図6の回路の可変容量VC1〜VC4として、それぞれバラクタダイオードVCD1〜VCD4を用いている。バラクタダイオードVCD1,VCD3はそのカソードがノードX1に接続し、バラクタダイオードVCD2,VCD4はそのカソードがノードX2に接続している。バラクタダイオードVCD1,VCD2及び抵抗R8の相互接続点は、容量C7を介して接地点に接続している。
【0062】
図13に示した回路では、図6の回路の可変容量VC1〜VC4として、それぞれMOS容量MVC1〜MVC4を用いている。MOS容量MVC1,MVC3はそのゲート電極側がノードX1に接続し、MOS容量MVC2,MVC4はそのゲート電極側がノードX2に接続している。MOS容量MVC1,MVC2及び抵抗R8の相互接続点は、容量C7を介して接地点に接続している。
【0063】
図14は、図13に示した回路におけるMOS容量MVC1〜MVC4の各々の接続方向を逆転させた回路を示している。この回路では、MOS容量MVC1〜MVC4の各々の接続方向を逆転させたために、MOS容量に印加するバイアス電圧の極性も反転させる必要がある。そこで図14に示した回路では、ノードX1とトランジスタQ5のベースとの間に容量C5を挿入し、ノードX2とトランジスタQ6のベースとの間に容量C6を挿入し、バイアス抵抗R3,R4の相互接続点に対し、バイアス電圧ではなく制御電圧Vcontを印加し、抵抗R4〜R8の相互接続点に対し、制御電圧ではなくて第1のバイアス電圧Vb1を印加するようにしている。さらに、第2のバイアス電圧Vb2が、抵抗R11を介してトランジスタQ5のベースに印加され、抵抗R12を介してトランジスタQ6のベースに印加されるようにしている。
【0064】
図12〜図14に示す回路では、図6に示す回路と比べ、2つの電圧可変型容量素子と抵抗R8との相互接続点が、容量C7を介して、交流的に接地されている。この容量C7は必ずしも必要な素子ではない。2つの電圧可変型容量素子における印加電圧と容量との関係が線形関係にあれば、2つの電圧可変型容量素子の共通接続点は、交流的には仮想接地点となり、交流成分に着目すれば常にゼロ電位となっている。しかしながら実際の電圧可変型容量素子における電圧−容量特性は非線形であるので、交流成分に関する仮想接地が成り立たなくなり、その結果、位相雑音の劣化が発生する。したがって、電圧可変型容量素子の非線形性が大きい場合には、容量C7を電圧可変型容量素子の相互接続点と接地点との間に設けることにより、位相雑音の劣化を抑圧することができる。
【0065】
図15及び図16は、図13及び図14に示される電圧制御発振回路に用いることができるMOS容量の具体的な構造を示している。図15は断面図であり、図16は酸化物層44を取り除いた状態での概略平面図である。
【0066】
集積回路を構成する半導体基板であるシリコン基板41の表面に、N型不純物が導入されたNウェル領域42が設けられており、Nウェル領域42の端部には、より高濃度にN型不純物が導入されてN+領域とされた電極引き出し領域43が設けられている。電極引き出し領域43の形成位置を除き、Nウェル領域42の上方には、MOSFETでのゲート絶縁膜に相当する薄い酸化物層を介して、ポリシリコン(多結晶シリコン)電極45が配置されている。Nウェル領域42とポリシリコン電極45との間の酸化物層の厚さが図ではTOXで表されている。そして、シリコン基板41上には、Nウェル領域42や電極引き出し領域43、ポリシリコン電極45を含めてこれらの全体を覆うように、SiO2などからなる酸化物層44が設けられている。Nウェル領域42とポリシリコン電極45との間の薄い酸化物層も酸化物層44の一部である。
【0067】
酸化物層44の内部には、半導体集積回路での層間配線層に相当する配線層46,47が設けられており、配線層46はコンタクト48を介してポリシリコン電極45に電気的に接続し、配線層47はコンタクト49を介して電極引き出し領域43に電気的に接続する。配線層46によってMOS容量のゲート電極側が引き出され、配線層47によって半導体基板側が引き出されることになる。
【0068】
以上、本発明の各実施形態の電圧制御発振回路について、差動増幅回路が1対のNPNバイポーラトランジスタによって構成され、そのような差動増幅回路に対してエミッタフォロワー回路を接続した場合を例に挙げて説明したが、本発明に基づく電圧制御発振回路の構成はこれに限られるものではない。例えば、NチャネルMOSトランジスタを用いた差動増幅回路を用いることも可能であり、エミッタフォロワー回路の代わりに、ソースフォロワー回路などの他の形式のフォロワー回路を用いることもできる。
【0069】
次に、上述した電圧制御発振回路において共振素子として水晶振動子を用い、全体を1つの構成部品として一体化して水晶発振器として構成した例を説明する。図17は、本発明に基づく水晶発振器の断面構成を示している。
【0070】
図17に示した水晶発振器は、回路基板あるいは配線基板に対して表面実装するのに適したものである。水晶発振器では、例えば積層セラミックなどからなる扁平な略直方体形状の容器本体1の1主面に、略長方形の凹部2が形成されており、凹部2内に水晶片3とIC(集積回路)チップ4が収容されている。容器本体1に金属製の蓋部材5をかぶせて凹部2を閉鎖することにより、容器本体1と蓋部材5からなる容器内に水晶片3とICチップ4とが密閉封入されている。水晶片3は、水晶振動子として機能するものである。ICチップ4は、上述のいずれかの電圧制御発振回路から共振素子21を除いた部分の電子回路が半導体基板に集積されたものである。ICチップ4においてこれらの電子回路が形成されている方の主面を回路形成面と呼ぶ。
【0071】
図18は蓋部材5を取り除いた状態での水晶発振器の平面図であり、図19は、さらに水晶片3を取り除いた状態での水晶発振器の平面図である。容器本体1の図示上面には、凹部2を取り囲むように、環状に金属膜16が形成されている。この金属膜16は、蓋部材5を容器本体1に接合するために用いられるものである。
【0072】
水晶片3は、例えば、略長方形のATカットの水晶片であり、その両方の主面の各々の中央部には励振電極11が形成されている。水晶片3の一方の短辺の両端に向けて、両方の励振電極11からそれぞれ引出電極12が延出している。各引出電極12は、水晶片3の端部の位置において水晶片3の両方の主面間で折り返すように形成されている。
【0073】
容器本体1の凹部2の内側壁には、2段の段部6,7が形成されている。ここで凹部の内底面8からの高さは、第1の段部6の方が、第2の段部7よりも低くなっている。第1の段部6は、凹部2の両方の長辺に沿って形成されており、第2の段部7は、凹部2の一方の短辺に沿って形成されている。第1の段部6の上面には、ICチップ4との電気的接続に用いられる複数のパッド(接続電極)14が設けられている。また、第2の段部7の上面には、水晶片3との電気的接続に用いられる一対の保持端子13が設けられている。保持端子13は、容器本体1に形成された導電路を介して、パッド14のうちの2つと電気的に接続している。容器本体1の外側面には、キャスタレーションによって形成された複数の実装電極15が設けられている。実装電極15は、この水晶発振器を回路基板あるいは配線基板上に表面実装する際に用いられるものである。実装電極15は、容器本体1に形成された導電路によって、パッド14と電気的に接続している。実装電極15には、電源電圧の端子VCC、出力信号用の端子OUTM,OUTP、接地端子GND、制御電圧入力用の端子VCONT、出力イネーブル信号入力の端子OEなどが含まれる。
【0074】
ICチップ4は、その回路形成面が上を向くようにして、凹部2の内底面8に固着されており、回路形成面の接続パッドは、金(Au)線などの導線10を用いたワイヤボンディングにより、第1の段部6に設けられているパッド14に電気的に接続している。これにより、ICチップ4は、実装電極15に対して電気的に接続することになる。
【0075】
水晶片3は、一対の引出電極12が引き出されている位置でこれらの引出電極12を導電性接着剤9によって保持端子13に固着させることによって、凹部2内に保持され、ICチップ4に対して電気的に接続している。このとき、水晶片3は、凹部2内において、ICチップ4を覆うように、ICチップ4の上方に位置している。
【0076】
このような水晶発振器は、凹部2の内底面8にICチップ4を固着させてワイヤボンディングを行い、次に、水晶片3を保持端子13に固着させ、その後、容器本体1の上面であって凹部2の開口を囲む位置に蓋部材5を接合して凹部2を閉じ、容器本体1内に水晶片3とICチップ4とを密閉封入することによって完成する。
【符号の説明】
【0077】
1:容器本体、2:凹部、3:水晶片、4:ICチップ、5:蓋部材、6,7:段部、8:内底面、9:導電性接着剤、10:導線、11:励振電極、12:引出電極、13:保持端子、14:パッド、15:実装電極、16:金属膜、20:電圧制御発振回路、21:共振素子、22:バッファ増幅器、23:プログラマブルROM、24:スイッチ制御部、25:インタフェース回路、41:シリコン基板、42:Nウェル領域、43:電極引き出し領域、44:酸化物層、45:ポリシリコン電極、46,47:配線層、48,49:コンタクト。
【特許請求の範囲】
【請求項1】
共振素子が接続される電圧制御発振回路であって、
前記共振素子の両端にそれぞれ接続する第1及び第2のノードと、
1対の差動入力を構成する第1及び第2の入力と1対の差動出力を構成する第1及び第2の出力とを有する差動増幅回路と、
前記第1及び第2のノードにそれぞれ接続する第1及び第2の電圧制御型可変容量と、
前記第1及び第2の出力にそれぞれ接続された第1及び第2の負荷容量と、
前記第1及び第2の出力にそれぞれ接続された第1及び第2のフォロワー回路と、
前記第1のフォロワー回路の出力に対して直列に接続された第1の帰還容量及び第3の電圧制御型可変容量と、
前記第2のフォロワー回路の出力に対して直列に接続された第2の帰還容量及び第4の電圧制御型可変容量と、
を有し、
前記第1及び第2のノードがそれぞれ前記第1及び第2の差動入力に接続し、かつ、前記第1のフォロワー回路の出力が前記第1の帰還容量及び前記第3の電圧制御型可変容量を介して前記第2のノードに帰還し、前記第2のフォロワー回路の出力が前記第2の帰還容量及び前記第4の電圧制御型可変容量を介して前記第1のノードに帰還し、前記第1乃至第4の電圧制御型可変容量に対して制御電圧が印加される、電圧制御発振回路。
【請求項2】
前記第1のノードと前記第1の入力との間に挿入された第3のフォロワー回路と、
前記第2のノードと前記第2の入力との間に挿入された第4のフォロワー回路と、
をさらに備える請求項1に記載の電圧制御発振回路。
【請求項3】
デジタル制御可能な可変容量を有し、前記第1のノードと前記第1の入力との間に挿入された第1の可変分圧回路と、
デジタル制御可能な可変容量を有し、前記第2のノードと前記第2の入力との間に挿入された第2の可変分圧回路と、
をさらに有する、請求項1に記載の電圧制御発振回路。
【請求項4】
デジタル制御信号によって制御可能な可変容量を有し、前記第1のノードと前記第3のフォロワー回路の入力との間に挿入された第1の可変分圧回路と、
デジタル制御信号によって制御可能な可変容量を有し、前記第2のノードと前記第4のフォロワー回路の入力との間に挿入された第2の可変分圧回路と、
をさらに有する、請求項2に記載の電圧制御発振回路。
【請求項5】
前記差動増幅回路の電流源と前記第1及び第2の出力にそれぞれ接続する負荷抵抗と前記第1及び第2の容量とをデジタル制御信号によって制御可能な可変素子によって構成する、請求項1乃至4のいずれか1項に記載の電圧制御発振回路。
【請求項6】
外部よりデータを書き込むことが可能なメモリー回路と、
前記メモリー回路に書き込まれたデータに基づいて前記デジタル制御信号を発生する制御部と、
をさらに備える、クレーム3乃至5のいずれか1項に記載の電圧制御発振回路。
【請求項7】
前記差動増幅回路は、共通エミッタ接続または共通ソース接続された第1及び第2のトランジスタと、前記共通エミッタ接続あるいは共通ソース接続の接続点に接続された電流源と、を有し、前記第1及び第2のトランジスタの出力端がそれぞれ前記第1及び第2の出力であり、前記第1及び第2のトランジスタの入力端がそれぞれ前記第1及び第2の入力である、請求項1乃至6のいずれか1項に記載の電圧制御発振回路。
【請求項8】
請求項1乃至7のいずれか1項に記載の電圧制御発振回路を少なくとも集積したICチップと、
前記共振素子である水晶振動子と、
容器と、
を備え、
前記容器に前記水晶振動子と前記ICチップとが収容された水晶発振器。
【請求項9】
前記容器は、容器本体と、容器本体に形成された凹部を閉鎖する蓋部材と、を備え、
前記凹部内に、前記水晶振動子として機能する水晶片と、前記ICチップとが前記蓋部材によって密閉封入されている、請求項8に記載の水晶発振器。
【請求項1】
共振素子が接続される電圧制御発振回路であって、
前記共振素子の両端にそれぞれ接続する第1及び第2のノードと、
1対の差動入力を構成する第1及び第2の入力と1対の差動出力を構成する第1及び第2の出力とを有する差動増幅回路と、
前記第1及び第2のノードにそれぞれ接続する第1及び第2の電圧制御型可変容量と、
前記第1及び第2の出力にそれぞれ接続された第1及び第2の負荷容量と、
前記第1及び第2の出力にそれぞれ接続された第1及び第2のフォロワー回路と、
前記第1のフォロワー回路の出力に対して直列に接続された第1の帰還容量及び第3の電圧制御型可変容量と、
前記第2のフォロワー回路の出力に対して直列に接続された第2の帰還容量及び第4の電圧制御型可変容量と、
を有し、
前記第1及び第2のノードがそれぞれ前記第1及び第2の差動入力に接続し、かつ、前記第1のフォロワー回路の出力が前記第1の帰還容量及び前記第3の電圧制御型可変容量を介して前記第2のノードに帰還し、前記第2のフォロワー回路の出力が前記第2の帰還容量及び前記第4の電圧制御型可変容量を介して前記第1のノードに帰還し、前記第1乃至第4の電圧制御型可変容量に対して制御電圧が印加される、電圧制御発振回路。
【請求項2】
前記第1のノードと前記第1の入力との間に挿入された第3のフォロワー回路と、
前記第2のノードと前記第2の入力との間に挿入された第4のフォロワー回路と、
をさらに備える請求項1に記載の電圧制御発振回路。
【請求項3】
デジタル制御可能な可変容量を有し、前記第1のノードと前記第1の入力との間に挿入された第1の可変分圧回路と、
デジタル制御可能な可変容量を有し、前記第2のノードと前記第2の入力との間に挿入された第2の可変分圧回路と、
をさらに有する、請求項1に記載の電圧制御発振回路。
【請求項4】
デジタル制御信号によって制御可能な可変容量を有し、前記第1のノードと前記第3のフォロワー回路の入力との間に挿入された第1の可変分圧回路と、
デジタル制御信号によって制御可能な可変容量を有し、前記第2のノードと前記第4のフォロワー回路の入力との間に挿入された第2の可変分圧回路と、
をさらに有する、請求項2に記載の電圧制御発振回路。
【請求項5】
前記差動増幅回路の電流源と前記第1及び第2の出力にそれぞれ接続する負荷抵抗と前記第1及び第2の容量とをデジタル制御信号によって制御可能な可変素子によって構成する、請求項1乃至4のいずれか1項に記載の電圧制御発振回路。
【請求項6】
外部よりデータを書き込むことが可能なメモリー回路と、
前記メモリー回路に書き込まれたデータに基づいて前記デジタル制御信号を発生する制御部と、
をさらに備える、クレーム3乃至5のいずれか1項に記載の電圧制御発振回路。
【請求項7】
前記差動増幅回路は、共通エミッタ接続または共通ソース接続された第1及び第2のトランジスタと、前記共通エミッタ接続あるいは共通ソース接続の接続点に接続された電流源と、を有し、前記第1及び第2のトランジスタの出力端がそれぞれ前記第1及び第2の出力であり、前記第1及び第2のトランジスタの入力端がそれぞれ前記第1及び第2の入力である、請求項1乃至6のいずれか1項に記載の電圧制御発振回路。
【請求項8】
請求項1乃至7のいずれか1項に記載の電圧制御発振回路を少なくとも集積したICチップと、
前記共振素子である水晶振動子と、
容器と、
を備え、
前記容器に前記水晶振動子と前記ICチップとが収容された水晶発振器。
【請求項9】
前記容器は、容器本体と、容器本体に形成された凹部を閉鎖する蓋部材と、を備え、
前記凹部内に、前記水晶振動子として機能する水晶片と、前記ICチップとが前記蓋部材によって密閉封入されている、請求項8に記載の水晶発振器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2012−213140(P2012−213140A)
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願番号】特願2012−20854(P2012−20854)
【出願日】平成24年2月2日(2012.2.2)
【出願人】(000232483)日本電波工業株式会社 (1,148)
【Fターム(参考)】
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願日】平成24年2月2日(2012.2.2)
【出願人】(000232483)日本電波工業株式会社 (1,148)
【Fターム(参考)】
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