電子デバイスとその製造方法
【課題】電子デバイスとその製造方法において、封止による気密性を高めること。
【解決手段】SOI基板１にカンチレバー（可動部分）４ｘを形成する工程と、カンチレバー４ｘの上方に、隙間gにより互いに分離された複数の電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５を形成する工程と、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５の上に第１の保護膜３１を形成する工程と、第１の保護膜３１の上に、該第１の保護膜３１よりも段差被覆性の良い第２の保護膜３２を形成することにより、第２の保護膜３２で隙間ｇを塞ぐ工程とを有する電子デバイスの製造方法による。
【解決手段】SOI基板１にカンチレバー（可動部分）４ｘを形成する工程と、カンチレバー４ｘの上方に、隙間gにより互いに分離された複数の電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５を形成する工程と、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５の上に第１の保護膜３１を形成する工程と、第１の保護膜３１の上に、該第１の保護膜３１よりも段差被覆性の良い第２の保護膜３２を形成することにより、第２の保護膜３２で隙間ｇを塞ぐ工程とを有する電子デバイスの製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスとその製造方法に関する。
【背景技術】
【０００２】
携帯電話等の電子機器では、搭載される電子デバイスの微細化を進めるべく、MEMS(Micro Electro Mechanical Systems)技術が採用されつつある。MEMS技術で作製される電子デバイスとしては、例えば、RFスイッチ、マイクロミラー素子、及び加速度センサ等がある。
【０００３】
これらの電子デバイスは、カンチレバー等の可動部分を備えているため、封止に際しては可動部分の動きを阻害しないように封止部材を設けるのが好ましい。
【０００４】
電子デバイスに対する封止技術として様々な方法が研究されている。但し、いずれの技術も改良の余地がある。
【０００５】
例えば、ウエハレベルパッケージ（WLP）により電子デバイスの基板にキャップを接合する封止技術があるが、この技術ではキャップの高さが原因で電子デバイスの低背化が困難である。また、この方法には、キャップの内側から外側に配線を引き出すための加工や、キャップ自身に対する加工によって、電子デバイスのコストが上昇するという問題がある。
【０００６】
一方、有機フィルムでカンチレバー等の可動部分を覆う封止技術もあるが、この技術では封止エリアが広い場合に有機フィルムが撓んで可動部分に接触するおそれがある。更に、有機フィルムを支持する枠の厚さにより、電子デバイスの低背化が難しいという問題もある。
【０００７】
また、電子デバイスの上側全面にスパッタ法で酸化シリコン膜を形成し、その酸化シリコン膜で電子デバイスを封止する技術もある。しかし、スパッタ法は段差被覆性が悪いため、電子デバイスの開口部が酸化シリコン膜で塞がらずに電子デバイスの気密性が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１６０４９２号公報
【特許文献２】特開２００７−８８１８９号公報
【特許文献３】特開２００６−２９７５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電子デバイスとその製造方法において、封止による気密性を高めることを目的とする。
【課題を解決するための手段】
【００１０】
以下の開示の一観点によれば、基板に可動部分を形成する工程と、前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、前記電極膜の上に第１の保護膜を形成する工程と、前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程とを有する電子デバイスの製造方法が提供される。
【００１１】
また、その開示の他の観点によれば、可動部分が形成された基板と、前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、前記電極膜の上に形成され、有機物を含まない第１の保護膜と、前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜とを有する電子デバイスが提供される。
【発明の効果】
【００１２】
以下の開示によれば、電極膜の上に第１の保護膜を形成した後、各電極膜の間の隙間を第２の保護膜で埋めることにより、電子デバイスを封止する。第２の保護膜は、第１の保護膜と比較して段差被覆性が良好なので、第１の保護膜のみで隙間を塞ぐ場合と比較して隙間を確実に埋めることができ、封止による気密性を高めることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１実施形態に係る電子デバイスの平面図である。
【図２】図２は、電極膜を除いた第１実施形態に係る電子デバイスの一部切り欠き平面図である。
【図３】図３（ａ）は図１のＸ１−Ｘ１線に沿う断面図であり、図３（ｂ）は図１のＸ２−Ｘ２線に沿う断面図である。
【図４】図４は、図１のＸ３−Ｘ３線に沿う断面図である。
【図５】図５（ａ）は、スイッチが閉状態における図１のＸ１−Ｘ１線に沿う断面図であり、図５（ｂ）は、スイッチが閉状態における図１のＸ２−Ｘ２線に沿う断面図である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その３）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その４）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その５）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その６）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その７）である。
【図１３】図１３は、第１実施形態に係る電子デバイスの製造途中の断面図（その８）である。
【図１４】図１４は、第１実施形態に係る電子デバイスの製造途中の断面図（その９）である。
【図１５】図１５は、第１実施形態に係る電子デバイスの製造途中の断面図（その１０）である。
【図１６】図１６は、第１実施形態に係る電子デバイスの製造途中の断面図（その１１）である。
【図１７】図１７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１２）である。
【図１８】図１８は、第１実施形態に係る電子デバイスの製造途中の断面図（その１３）である。
【図１９】図１９は、第１実施形態に係る電子デバイスの製造途中の平面図（その１）である。
【図２０】図２０は、第１実施形態に係る電子デバイスの製造途中の平面図（その２）である。
【図２１】図２１は、第１実施形態に係る電子デバイスの製造途中の平面図（その３）である。
【図２２】図２２は、第２実施形態に係る電子デバイスの平面図である。
【図２３】図２３（ａ）は第２実施形態に係る電子デバイスの拡大平面図であり、図２３（ｂ）は図２３（ａ）のＸ８−Ｘ８線に沿う断面図である。
【発明を実施するための形態】
【００１４】
以下に、添付図面を参照しながら、各実施形態に係る電子デバイスについて説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態に係る電子デバイスの平面図である。
【００１６】
この電子デバイス１００は、RF信号をスイッチングするためのスイッチ素子であって、SOI基板１の上に第１のアンカー電極膜２５Ａ、ブリッジ電極膜２５Ｂ、第２のアンカー電極膜２５Ｃ、スイッチ電極膜２５Ｓ、及び接地電極膜２５Ｇを備える。
【００１７】
そして、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの上には、これらの電極膜に信号を入出力するためのはんだバンプ３５が接合される。
【００１８】
図２は、これらの電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓを除いた電子デバイス１００の一部切り欠き平面図である。
【００１９】
図２に示されるように、SOI(Silicon On Insulator)基板１はシリコン基材２、中間酸化シリコン膜３、及びシリコン膜４をこの順に積層してなる。そして、最上層のシリコン膜４にはスリット４ａが形成され、これによりシリコン膜４のカンチレバー（可動部分）４ｘの輪郭が画定される。
【００２０】
更に、カンチレバー４ｘの上には、スイッチングの対象となるRF信号が伝播する信号線６と、スイッチング用の電圧が印加される導電性ランド７が形成される。
【００２１】
図３（ａ）は、図１のＸ１−Ｘ１線に沿う断面図である。
【００２２】
図３（ａ）に示すように、カンチレバー４ｘの下の中間絶縁膜３は除去され、これによりカンチレバー４ｘと信号線６とが上方に弾性変形可能となる。
【００２３】
そして、第１のアンカー電極膜２５Ａは、信号線６の端部に接続され、信号線６にスイッチングの対象となるRF信号を供給するように機能する。
【００２４】
また、各電極膜２５Ａ、２５Ｓ、２５Ｇの間には、これらが電気的に短絡するのを防止するための隙間gが形成される。そして、その隙間gから可動部分４ｘに外部雰囲気が侵入するのを防止すべく、各電極膜２５Ａ、２５Ｓ、２５Ｇの上には保護膜３３が設けられ、その保護膜３３によって隙間gが塞がれる。
【００２５】
図３（ｂ）は、図１のＸ２−Ｘ２線に沿う断面図である。
【００２６】
図３（ｂ）に示すように、ブリッジ電極膜２５Ｂは、導電性ランド７の上方を横断するように設けられる。そのブリッジ電極膜２５Ｂと導電性ランド７との間にスイッチング電圧を付与すると、後述のように静電力によって導電性ランド７がブリッジ電極膜２５Ｂに引き付けられ、それによりカンチレバー４ｘが上方に弾性変形することになる。
【００２７】
図４は、図１のＸ３−Ｘ３線に沿う断面図である。
【００２８】
図４に示すように、第２のアンカー電極膜２５Ｃは、導電性ランド７の端部に接続される。そして、第２のアンカー電極膜２５Ｃを介して、導電性ランド７に対して上記のスイッチング電圧が印加される。
【００２９】
図５（ａ）は、スイッチが閉状態における図１のＸ１−Ｘ１線に沿う断面図であり、図５（ｂ）は、スイッチが閉状態における図１のＸ２−Ｘ２線に沿う断面図である。
【００３０】
図５（ｂ）に示すように、ブリッジ電極膜２５Ｂと導電性ランド７との間にスイッチング電圧を印加することでカンチレバー４ｘが上方に弾性変形する。その結果、図５（ａ）のようにスイッチング電極膜２５Ｓの接点Ｃが信号線６とコンタクトし、第１のアンカー電極膜２５Ａとスイッチング電極膜２５Ｓとの間にRF信号が流れることになる。
【００３１】
次に、上記の電子デバイス１００の製造方法について説明する。
【００３２】
図６〜図１８は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、これらの図において、図１〜図５で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【００３３】
この電子デバイスを製造するには、ウエハレベルで以下の工程を行う。
【００３４】
まず、図６（ａ）に示すように、シリコン基材２、中間酸化シリコン膜３、及びシリコン膜４をこの順に積層したSOI基板１を用意する。SOI基板１の厚さは特に限定されない。本実施形態では、シリコン基材２の厚さを５２５μm、中間酸化シリコン膜３の厚さを４μm、シリコン膜４の厚さを１５μmとする。
【００３５】
なお、後述のようにシリコン膜４の上には各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓが直接形成されるため、これらの電極同士が電気的に接続されないようにすべく、シリコン膜４の抵抗率は１０００Ωcm以上の高抵抗とするのが好ましい。
【００３６】
次に、スパッタ法によりシリコン膜４の上に密着膜６ａと金膜６ｂとをこの順に形成する。このうち、密着膜６ａとしては厚さが約５０nmのクロム膜を形成し、金膜６ｂの厚さは約５００nmとする。そして、フォトリソグラフィとイオンミリングによりこれらの膜６ａ、６ｂをパターニングして既述の信号線６を形成する。
【００３７】
図１９は、本工程を終了した後の平面図であって、上記の図６（ａ）は図１９のＸ４−Ｘ４線に沿う断面図に相当する。
【００３８】
図１９に示すように、上記の信号線６の形成と同時に、SOI基板１の上には各膜６ａ、６ｂをパターニングしてなる導電性ランド７が形成される。
【００３９】
次いで、図６（ｂ）に示すように、SOI基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン９を形成する。
【００４０】
そして、第１のレジストパターン９をマスクにしてシリコン膜４をRIE(Reactive Ion Etching)によりドライエッチングし、シリコン膜４に幅が約２μmのスリット４ａを形成する。
【００４１】
そのドライエッチングとしては、エッチングの異方性が高いDeep-RIEを採用するのが好ましい。Deep-RIEでは、エッチング雰囲気中にSF6とC4F8とを交互に供給することで、エッチングと堆積物による側壁保護とが交互に進行し、スリット４ａの側壁をSOI基板１の上面に対して垂直にすることが可能となる。
【００４２】
この後に、第１のレジストパターン９は除去される。
【００４３】
図２０は、本工程を終了した後の平面図であって、上記の図６（ｂ）は図２０のＸ５−Ｘ５線に沿う断面図に相当する。
【００４４】
図２０に示されるように、上記のスリット４ａによってシリコン膜４のカンチレバー４ｘの輪郭が画定される。
【００４５】
次に、図７（ａ）に示すように、SOI基板１の上側全面にプラズマCVD法で犠牲膜８として酸化シリコン膜を約５μmの厚さに形成する。
【００４６】
続いて、図７（ｂ）に示すように、犠牲膜８の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン１０を形成する。
【００４７】
そして、CF4ガスをエッチングガスとして使用するRIEにより、第２のレジストパターン１０をマスクにして犠牲膜８を途中の深さまでエッチングして、犠牲膜８に約４μm程度の第１の溝８ａを形成する。
【００４８】
この後に、第２のレジストパターン１０は除去される。
【００４９】
次いで、図８（ａ）に示すように、犠牲膜８の上に第３のレジストパターン１２を形成し、それをマスクにして犠牲膜８をその上面から約０．５μm程度の深さまでドライエッチングし、犠牲膜８に第２の溝８ｂを形成する。
【００５０】
このドライエッチングはRIEにより行われ、エッチングガスとしては例えばCF4ガスが使用される。
【００５１】
その後、第３のレジストパターン１２は除去される。
【００５２】
次に、図８（ｂ）に示すように、SOI基板１の上側全面に再びフォトレジストを塗布し、それを露光、現像することにより第４のレジストパターン１４を形成する。
【００５３】
そして、エッチングガスとしてCF4ガスを使用するRIEにより犠牲膜８をドライエッチングし、第４のレジストパターン１４で覆われていない部分に残存している厚さ約０．５μmの犠牲膜８を完全に除去する。
【００５４】
このエッチングを終了後、第４のレジストパターン１４は除去される。
【００５５】
続いて、図９（ａ）に示すように、シリコン膜４と犠牲膜８のそれぞれの上に密着膜１５ａとしてスパッタ法により厚さ約５０nmのモリブデン膜を形成し、更にその上に厚さ約３００nmの金膜１５ｂを形成して、これらの膜１５ａ、１５ｂをシード層１５とする。
【００５６】
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。
【００５７】
まず、シード層１５の上にポジ型のフォトレジスト２０を塗布する。
【００５８】
次いで、フォトレジスト２０の所要部分に露光光を照射して感光部２０ａを形成し、当該感光部２０ａからなる潜像をフォトレジスト２０に形成する。その潜像は、既述の各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓ（図１参照）に対応した平面形状を有する。
【００５９】
本工程における露光条件は特に限定されない。本実施形態では、オーバー露光となる条件でフォトレジスト２０を露光し、上記の感光部２０ａを形成する。ここで、オーバー露光とは、ジャスト露光よりも露光時間を長くして行われる露光を言う。そして、ジャスト露光とは、フォトレジスト２０を現像したときに、感光部２０ａの残渣が発生せずに感光部２０ａが完全に除去される最低限の露光時間で露光を行うことを言う。
【００６０】
このようにオーバー露光を行うと、フォトレジスト２０の表層では多量の露光光により感光部２０ａの幅が広がるのに対し、フォトレジスト２０の底面付近では露光光が減衰するため感光部２０ａの幅が狭まり、感光部２０ａの側面を傾斜させることができる。
【００６１】
続いて、図１０（ａ）に示すように、フォトレジスト２０を現像することにより、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓ（図１参照）に対応した窓２０ｃを備えたメッキレジスト２０ｂを形成する。
【００６２】
本実施形態では、上記のようにオーバー露光により感光部２０ａの側面を傾斜させたため、窓２０ｃの側面も基板１に対して傾斜させることが可能となる。
【００６３】
次に、図１０（ｂ）に示すように、シード層１５を給電層にしながら窓２０ｃ内に電解メッキ法により金メッキ膜を約２０μmの厚さに成長させ、その金メッキ膜を既述の電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓとする。
【００６４】
なお、これらの電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの一部は、犠牲膜８の上にも形成される。
【００６５】
続いて、図１１（ａ）に示すように、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓとメッキレジスト２０ｂのそれぞれの上に、後述の保護膜に対する密着膜２７として蒸着法によりクロム膜を約２００nmの厚さに形成する。
【００６６】
その後に、図１１（ｂ）に示すようにメッキレジスト２０ｂを除去する。これにより、メッキレジスト２０ｂ上の不要な金メッキ膜や密着膜２７がリフトオフされることになる。
【００６７】
リフトオフ後の各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの間には、これらの電極膜同士が電気的にショートするのを防止するための隙間gが設けられる。
【００６８】
また、上記したメッキレジスト２０ｂの側面の形状を反映し、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの側面も基板１の上面に対して傾斜する。
【００６９】
次に、図１２（ａ）に示すように、エッチング液としてヨウ素とヨウ化カリウムの水溶液を使用しながら、リフトオフ後にSOI基板１上に残存するシード層１５をウエットエッチングにより除去する。なお、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの下のシード層１５は、これらの電極膜がマスクとなるためエッチングされずに残存する。
【００７０】
また、犠牲膜８の第２の溝８ｂに埋め込まれている部分のスイッチ電極膜２５Ｓは、接点Cとして供される。
【００７１】
次いで、図１２（ｂ）に示すように、隙間gを通じて犠牲膜８をウエットエッチングし、カンチレバー４ｘの上方に当該カンチレバー４ｘが動くことができる空間Sを形成する。
【００７２】
このウエットエッチングで使用されるエッチング液としては、例えば、フッ酸溶液がある。
【００７３】
そのフッ酸溶液は、シリコン膜４のスリット４ａを通じて中間酸化シリコン膜３にも侵入する。そのため、カンチレバー４ｘの下方の中間酸化シリコン膜３もフッ酸溶液によりウエットエッチングされ、それによりカンチレバー４ｘが上方に弾性変形可能となる。
【００７４】
また、図１２（ｂ）の点線円内に示すように、本実施形態では、電極膜２５Ａ、２５Ｇの各側面２５ｘを基板１に対して傾斜させている。そのため、点線のように側面２５ｘが基板１に対して垂直な場合と比較して、基板１寄りの各電極膜２５Ａ、２５Ｇ同士の間隔が広まり、電極膜２５Ａ、２５Ｇの側面間に形成される不要な浮遊静電容量Cpを低減することができる。
【００７５】
図２１は、本工程を終了した後の平面図であって、上記の図１２（ｂ）は図２１のＸ６−Ｘ６線に沿う断面図に相当する。
【００７６】
次いで、図１３に示すように、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの各々を燐酸と酢酸の混合溶液に曝し、スイッチング電極膜２５Ｓの接点Ｃの表面の密着膜１５ａを除去する。
【００７７】
これにより、金よりも酸化し易いモリブデンを含む密着膜１５ａが原因で接点Cの表面の酸化が進行するのを防止できるので、カンチレバー４ｘが上方に撓んだときに信号線６と接点Cとの接触抵抗を低い状態に抑えることが可能となる。
【００７８】
図１４の第１断面は、本工程を終了後の図１３の接点Ｃ付近の拡大断面図である。なお、図１４の第２断面は、図２１のＸ７−Ｘ７線に沿う断面図である。
【００７９】
第１断面に示すように、本工程を終了した時点では、電極膜２５Ｓ、２５Ｇの隙間gの幅W1は８μm程度である。そして、スリット４ａの幅W2は２μm程度であり、隙間gの幅W1よりも狭い。
【００８０】
これ以降の工程について、図１５〜図１６を参照して説明する。なお、図１５〜図１６の各断面は、図１４における断面に対応する。
【００８１】
まず、図１５に示すように、エッチングガスとしてSF6ガスを使用するRIEによりシリコン膜４とカンチレバー４ｘを等方的にドライエッチングすることにより、スリット４ａの幅W2を隙間gの幅W1以上の幅、例えば８μm程度に拡幅する。
【００８２】
次に、図１６に示すように、各電極膜２５Ｓ、２５Ｇの上に第１の保護膜３１としてスパッタ法により酸化シリコン膜を５μm程度の厚さに形成する。
【００８３】
そのスパッタ法では、酸化シリコンからなるスパッタターゲットを使用し、スパッタガスとしてアルゴンガスを使用する。このような成膜方法によれば、第１の保護膜３１の酸化シリコン膜中に有機物が入る余地はなく、第１の保護膜３１は有機物を含まない膜となる。
【００８４】
その第１の保護膜３１により隙間gをなるべく埋め込むのが好ましく、本実施形態では各電極膜２５Ｓ、２５Ｇの側面から張り出した第１の保護膜３１同士の間隔W3が０．５μm以下になるように第１の保護膜３１を形成する。
【００８５】
ここで、第２断面に示すように、第１の保護膜３１は隙間gを通じてスリット４ａの角部にも堆積する。
【００８６】
但し、スパッタ法で形成した第１の保護膜３１は段差被覆性が悪いため、第１の保護膜３１によってスリット４ａが完全に塞がれることはなく、カンチレバー４ｘの動きが第１の保護膜３１によって阻害されるのを防止できる。
【００８７】
しかも、本工程の前に、図１５の工程でスリット４ａの幅W2を広げてあるので、第１の保護膜３１によりスリット４ａが塞がる危険性を一層低減できる。
【００８８】
なお、図１５の工程でスリット４ａの幅W2を広げるのではなく、スリット４ａを形成する工程（図６（ｂ））において予めスリット４ａを広くしておくことも考えられる。しかし、これでは犠牲膜８（図７（ｂ））の上面がスリット４ａの形状を拾って湾曲し、図７（ｂ）の工程で第２のレジストパターン１０を用いた犠牲膜８のエッチングを精度良く行うことができない。
【００８９】
そのため、図７（ｂ）の工程で犠牲膜８を精度良くエッチングするという観点からは、本実施形態のようにスリット４ａを形成した後に、図１５の工程でスリット４ａの幅W2を広げるのが好ましい。
【００９０】
次いで、図１６に示すように、第１の保護膜３１の上に、TEOS（テトラエトキシシラン）ガスを使用するプラズマCVD法により酸化シリコン膜を２μm程度の厚さに形成し、その酸化シリコン膜を第２の保護膜３２とする。TEOSガスは有機ガスであるため、上記のようにTEOSガスを使用して形成した第２の保護膜３２の膜中には有機物が含まれる。
【００９１】
ここまでの工程により、第１の保護膜３１と第２の保護膜３２とを備えた保護膜３３により、各電極膜２５Ｓ、２５Ｇやカンチレバー４ｘ等がウエハレベルパッケージ技術で封止されたことになる。
【００９２】
第２の保護膜３２の成膜方法として採用されるTEOSガスを使用するプラズマCVD法は、第１の保護膜３１の成膜方法であるスパッタ法と比較して段差被覆性が良いので、各電極膜２５Ｓ、２５Ｇ間の隙間gを第２の保護膜３２で確実に防ぐことができる。そのため、外部の大気が隙間gを通じてカンチレバー４等の可動部分に至るのを抑制でき、スパッタ法で形成された酸化シリコンだけで封止する場合と比較して、封止による気密性を高めることが可能となる。
【００９３】
更に、第２の保護膜３２の成膜前に、予め第１の保護膜３１を形成して幅W3を狭めてあるので、TEOSガスが隙間gを通じてスリット４ａに到達し難くなる。その結果、スリット４ａの角部に第２の保護膜３２が形成される危険性を低減でき、その第２の保護膜３２が原因でカンチレバー４ｘの動きが阻害されるのを防止することが可能となる。
【００９４】
図１７（ａ）は、本工程を終了した後の全体断面図であり、既述の図６〜図１３における各断面図に対応する。
【００９５】
図１７（ａ）に示すように、シリコン基板１の縁部における接地電極膜２５Ｇは、デバイスの外周からカンチレバー４ｘ等を囲う枠２５Ｙとして機能する。そして、その枠２５Ｙがシリコン基板１の上面に直接接続されるので、デバイスの外周から内部に外部雰囲気が侵入するのを防止することができる。
【００９６】
次に、図１７（ｂ）に示すように、フォトリソグラフィにより保護膜３３をパターニングして、スイッチ電極膜２５Ｓと第１のアンカー電極膜２５Ａの上の保護膜３３に開口３３ａを形成する。
【００９７】
その後、図１８に示すように、開口３３ａから露出する各電極膜２５Ｓ、２５Ａの表面にはんだバンプ３５を接合し、本実施形態に係る電子デバイス１００の基本構造を完成させる。
【００９８】
以上説明した本実施形態によれば、図１６を参照して説明したように、スパッタ法で第１の保護膜３１を形成することにより電極膜２５Ｓ、２５Ｇ間の隙間gをある程度塞いでおき、その後に第２の保護膜３２で隙間gを完全に塞ぐ。
【００９９】
その第２の保護膜３２は、第１の保護膜３１と比較して段差被覆性に優れたTEOSガスを使用するプラズマCVD法で形成されるため、第２の保護膜３２で隙間gを完全に塞ぐことができ、封止による気密性を高めることができる。
【０１００】
そのため、外部雰囲気から接点Cを確実に隔離することができるようになり、外部雰囲気が原因で接点Cが酸化するのを抑制でき、電子デバイス１００の長寿命化を実現することが可能となる。
【０１０１】
また、上記のように段差被覆性の悪い第１の保護膜３１で隙間gをある程度塞ぐことで、隙間gを通じて段差被覆性の良好な第２の絶縁膜３２がスリット４ａに形成されるのを防止でき、その第２の絶縁膜３２によってカンチレバー４ｘの動きが阻害される危険性を低減できる。
【０１０２】
各保護膜３１、３２の成膜方法は上記に限定されず、第１の保護膜３１よりも段差被覆性の良い成膜方法で第２の保護膜３２を成膜すればよい。
【０１０３】
例えば、第１の保護膜３１をスパッタ法、蒸着法、及びシラン（SiH4）ガスを使用するCVD法のいずれかで成膜する場合、当該第１の保護膜３１よりも段差被覆性が良い第２の保護膜３２の成膜方法としては、TEOSガスを使用するプラズマCVD法又は熱CVD法がある。
【０１０４】
更に、本実施形態では、従来のようにキャップを使用せずに封止を行うので、キャップを不要とした分だけデバイスの低背化と低コスト化とを実現することもできる。
【０１０５】
なお、上記では電子デバイスとしてRFスイッチを製造したが、マイクロミラー素子や加速度センサー等のようにMEMS技術で製造される他の電子デバイスにも本実施形態の保護膜３１、３２を適用し得る。これについては、後述の第２実施形態でも同様である。
【０１０６】
（第２実施形態）
図２２は、第２実施形態に係る電子デバイス２００の平面図である。なお、図２２において、第１実施形態におけるのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０１０７】
図２２に示すように、本実施形態では、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの間の隙間gを平面視で蛇行させる。これ以外は第１実施形態と同じである。
【０１０８】
図２３（ａ）はこの電子デバイス２００の拡大平面図であり、図２３（ｂ）は図２３（ａ）のＸ８−Ｘ８線に沿う断面図である。
【０１０９】
図２３（ａ）の例では、ブリッジ電極２５Ｂの延在方向Dに沿って隙間gが蛇行している。このように蛇行させると、隙間gが平面視でストレートの場合と比較して、図２３（ｂ）のようにＸ８−Ｘ８線に沿って電極膜２５Ｂの断面が多く現れる。
【０１１０】
そのため、スパッタ法で第１の保護膜３１を形成するときの酸化シリコンを含むスパッタ粒子３１ｘが、隙間gに現れる電極膜２５Ｂに衝突する機会が増え、SOI基板１に到達し難くなる。
【０１１１】
その結果、隙間gの幅W1（図２３（ａ）参照）を第１実施形態よりも広げても、スリット４ａの角部における第１の保護膜３１の堆積量が増大せず、カンチレバー４ｘの動き易さを確保することができる。例えば、第１実施形態では８μmであった幅W1を、本実施形態では１０μm程度にすることができる。
【０１１２】
これにより、隙間gを広げて各電極膜２５Ａ、２５Ｂ、２５Ｇ、２５Ｓ間の浮遊静電容量を低減でき、電子デバイス２００の高性能化を実現することが可能となる。
【０１１３】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１１４】
（付記１） 基板に可動部分を形成する工程と、
前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、
前記電極膜の上に第１の保護膜を形成する工程と、
前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程と、
を有することを特徴とする電子デバイスの製造方法。
【０１１５】
（付記２） 前記第１の保護膜として、スパッタ法、蒸着法、及びシランガスを使用するCVD法のいずれかで酸化シリコン膜を形成し、
前記第２の保護膜として、TEOSガスを使用するCVD法で酸化シリコン膜を形成することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１１６】
（付記３） 前記複数の電極膜を形成する工程において、前記隙間を平面視で蛇行させることを特徴とする付記１に記載の電子デバイスの製造方法。
【０１１７】
（付記４） 前記複数の電極膜を形成する工程において、前記電極膜の側面を傾斜させることを特徴とする付記１に記載の電子デバイスの製造方法。
【０１１８】
（付記５） 前記複数の電極膜を形成する工程は、
前記基板の上にフォトレジストを塗布する工程と、
オーバー露光となる条件で前記フォトレジストを露光し、該フォトレジストに前記複数の電極膜に対応した潜像を形成する工程と、
前記露光の後、前記フォトレジストを現像することにより、窓を備えたメッキレジストを形成する工程と、
前記窓内と前記メッキレジスト上にメッキ膜を形成する工程と、
前記メッキ膜を形成した後、前記メッキレジストを除去することにより、前記窓内に残る前記メッキ膜を前記複数の電極膜にする工程とを有することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１１９】
（付記６） 前記可動部分を形成する工程は、
前記基板として、シリコン基材、中間酸化シリコン膜、及びシリコン膜が順に形成されたSOI基板を用意する工程と、
前記シリコン膜に前記可動部分の輪郭を画定するスリットを形成し、該輪郭の内側の前記シリコン膜を前記可動部分とする工程と、
前記スリットを通じて前記中間酸化シリコン膜の一部をエッチングし、前記可動部分を弾性変形可能にする工程とを有することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１２０】
（付記７） 前記スリットを形成した後であって、前記複数の電極膜を形成する前に、前記可動部分の上に犠牲膜を形成する工程を更に有し、
前記複数の電極膜を形成する工程において、該電極膜の一部を前記犠牲膜の上に形成し、
前記電極膜を形成した後に前記犠牲膜を除去することにより、前記可動部分が動ける空間を形成することを特徴とする付記６に記載の電子デバイスの製造方法。
【０１２１】
（付記８） 前記電極膜を形成した後に、前記スリットの幅を広げる工程を更に有することを特徴とする付記７に記載の電子デバイスの製造方法。
【０１２２】
（付記９） 可動部分が形成された基板と、
前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、
前記電極膜の上に形成され、有機物を含まない第１の保護膜と、
前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜と、
を有することを特徴とする電子デバイス。
【０１２３】
（付記１０） 前記第１の保護膜は酸化シリコン膜であり、
前記第２の保護膜は、前記有機物を含む酸化シリコン膜であることを特徴とする付記９に記載の電子デバイス。
【符号の説明】
【０１２４】
１…SOI基板、２…シリコン基材、３…中間酸化シリコン膜、４…シリコン膜、４ａ…スリット、４ｘ…カンチレバー、６…信号線、６ａ…密着膜、６ｂ…金膜、７…導電性ランド、８…犠牲膜、８ａ…第１の溝、８ｂ…第２の溝、９…第１のレジストパターン、１０…第２のレジストパターン、１２…第３のレジストパターン、１４…第４のレジストパターン、１５…シード層、１５ａ…密着膜、１５ｂ…金膜、２０…フォトレジスト、２０ａ…感光部、２０ｂ…メッキレジスト、２０ｃ…窓、２５Ａ…第１のアンカー電極膜、２５Ｂ…ブリッジ電極膜、２５Ｃ…第２のアンカー電極膜、２５Ｓ…スイッチ電極膜、２５Ｇ…接地電極膜、２５Ｙ…枠、２７…密着膜、３１…第１の保護膜、３１ｘ…スパッタ粒子、３２…第２の保護膜、３３…保護膜、３３ａ…開口、３５…はんだバンプ、Ｃ…接点、ｇ…隙間、S…空間。
【技術分野】
【０００１】
本発明は、電子デバイスとその製造方法に関する。
【背景技術】
【０００２】
携帯電話等の電子機器では、搭載される電子デバイスの微細化を進めるべく、MEMS(Micro Electro Mechanical Systems)技術が採用されつつある。MEMS技術で作製される電子デバイスとしては、例えば、RFスイッチ、マイクロミラー素子、及び加速度センサ等がある。
【０００３】
これらの電子デバイスは、カンチレバー等の可動部分を備えているため、封止に際しては可動部分の動きを阻害しないように封止部材を設けるのが好ましい。
【０００４】
電子デバイスに対する封止技術として様々な方法が研究されている。但し、いずれの技術も改良の余地がある。
【０００５】
例えば、ウエハレベルパッケージ（WLP）により電子デバイスの基板にキャップを接合する封止技術があるが、この技術ではキャップの高さが原因で電子デバイスの低背化が困難である。また、この方法には、キャップの内側から外側に配線を引き出すための加工や、キャップ自身に対する加工によって、電子デバイスのコストが上昇するという問題がある。
【０００６】
一方、有機フィルムでカンチレバー等の可動部分を覆う封止技術もあるが、この技術では封止エリアが広い場合に有機フィルムが撓んで可動部分に接触するおそれがある。更に、有機フィルムを支持する枠の厚さにより、電子デバイスの低背化が難しいという問題もある。
【０００７】
また、電子デバイスの上側全面にスパッタ法で酸化シリコン膜を形成し、その酸化シリコン膜で電子デバイスを封止する技術もある。しかし、スパッタ法は段差被覆性が悪いため、電子デバイスの開口部が酸化シリコン膜で塞がらずに電子デバイスの気密性が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１６０４９２号公報
【特許文献２】特開２００７−８８１８９号公報
【特許文献３】特開２００６−２９７５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電子デバイスとその製造方法において、封止による気密性を高めることを目的とする。
【課題を解決するための手段】
【００１０】
以下の開示の一観点によれば、基板に可動部分を形成する工程と、前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、前記電極膜の上に第１の保護膜を形成する工程と、前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程とを有する電子デバイスの製造方法が提供される。
【００１１】
また、その開示の他の観点によれば、可動部分が形成された基板と、前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、前記電極膜の上に形成され、有機物を含まない第１の保護膜と、前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜とを有する電子デバイスが提供される。
【発明の効果】
【００１２】
以下の開示によれば、電極膜の上に第１の保護膜を形成した後、各電極膜の間の隙間を第２の保護膜で埋めることにより、電子デバイスを封止する。第２の保護膜は、第１の保護膜と比較して段差被覆性が良好なので、第１の保護膜のみで隙間を塞ぐ場合と比較して隙間を確実に埋めることができ、封止による気密性を高めることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１実施形態に係る電子デバイスの平面図である。
【図２】図２は、電極膜を除いた第１実施形態に係る電子デバイスの一部切り欠き平面図である。
【図３】図３（ａ）は図１のＸ１−Ｘ１線に沿う断面図であり、図３（ｂ）は図１のＸ２−Ｘ２線に沿う断面図である。
【図４】図４は、図１のＸ３−Ｘ３線に沿う断面図である。
【図５】図５（ａ）は、スイッチが閉状態における図１のＸ１−Ｘ１線に沿う断面図であり、図５（ｂ）は、スイッチが閉状態における図１のＸ２−Ｘ２線に沿う断面図である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その３）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その４）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その５）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その６）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その７）である。
【図１３】図１３は、第１実施形態に係る電子デバイスの製造途中の断面図（その８）である。
【図１４】図１４は、第１実施形態に係る電子デバイスの製造途中の断面図（その９）である。
【図１５】図１５は、第１実施形態に係る電子デバイスの製造途中の断面図（その１０）である。
【図１６】図１６は、第１実施形態に係る電子デバイスの製造途中の断面図（その１１）である。
【図１７】図１７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１２）である。
【図１８】図１８は、第１実施形態に係る電子デバイスの製造途中の断面図（その１３）である。
【図１９】図１９は、第１実施形態に係る電子デバイスの製造途中の平面図（その１）である。
【図２０】図２０は、第１実施形態に係る電子デバイスの製造途中の平面図（その２）である。
【図２１】図２１は、第１実施形態に係る電子デバイスの製造途中の平面図（その３）である。
【図２２】図２２は、第２実施形態に係る電子デバイスの平面図である。
【図２３】図２３（ａ）は第２実施形態に係る電子デバイスの拡大平面図であり、図２３（ｂ）は図２３（ａ）のＸ８−Ｘ８線に沿う断面図である。
【発明を実施するための形態】
【００１４】
以下に、添付図面を参照しながら、各実施形態に係る電子デバイスについて説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態に係る電子デバイスの平面図である。
【００１６】
この電子デバイス１００は、RF信号をスイッチングするためのスイッチ素子であって、SOI基板１の上に第１のアンカー電極膜２５Ａ、ブリッジ電極膜２５Ｂ、第２のアンカー電極膜２５Ｃ、スイッチ電極膜２５Ｓ、及び接地電極膜２５Ｇを備える。
【００１７】
そして、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの上には、これらの電極膜に信号を入出力するためのはんだバンプ３５が接合される。
【００１８】
図２は、これらの電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓを除いた電子デバイス１００の一部切り欠き平面図である。
【００１９】
図２に示されるように、SOI(Silicon On Insulator)基板１はシリコン基材２、中間酸化シリコン膜３、及びシリコン膜４をこの順に積層してなる。そして、最上層のシリコン膜４にはスリット４ａが形成され、これによりシリコン膜４のカンチレバー（可動部分）４ｘの輪郭が画定される。
【００２０】
更に、カンチレバー４ｘの上には、スイッチングの対象となるRF信号が伝播する信号線６と、スイッチング用の電圧が印加される導電性ランド７が形成される。
【００２１】
図３（ａ）は、図１のＸ１−Ｘ１線に沿う断面図である。
【００２２】
図３（ａ）に示すように、カンチレバー４ｘの下の中間絶縁膜３は除去され、これによりカンチレバー４ｘと信号線６とが上方に弾性変形可能となる。
【００２３】
そして、第１のアンカー電極膜２５Ａは、信号線６の端部に接続され、信号線６にスイッチングの対象となるRF信号を供給するように機能する。
【００２４】
また、各電極膜２５Ａ、２５Ｓ、２５Ｇの間には、これらが電気的に短絡するのを防止するための隙間gが形成される。そして、その隙間gから可動部分４ｘに外部雰囲気が侵入するのを防止すべく、各電極膜２５Ａ、２５Ｓ、２５Ｇの上には保護膜３３が設けられ、その保護膜３３によって隙間gが塞がれる。
【００２５】
図３（ｂ）は、図１のＸ２−Ｘ２線に沿う断面図である。
【００２６】
図３（ｂ）に示すように、ブリッジ電極膜２５Ｂは、導電性ランド７の上方を横断するように設けられる。そのブリッジ電極膜２５Ｂと導電性ランド７との間にスイッチング電圧を付与すると、後述のように静電力によって導電性ランド７がブリッジ電極膜２５Ｂに引き付けられ、それによりカンチレバー４ｘが上方に弾性変形することになる。
【００２７】
図４は、図１のＸ３−Ｘ３線に沿う断面図である。
【００２８】
図４に示すように、第２のアンカー電極膜２５Ｃは、導電性ランド７の端部に接続される。そして、第２のアンカー電極膜２５Ｃを介して、導電性ランド７に対して上記のスイッチング電圧が印加される。
【００２９】
図５（ａ）は、スイッチが閉状態における図１のＸ１−Ｘ１線に沿う断面図であり、図５（ｂ）は、スイッチが閉状態における図１のＸ２−Ｘ２線に沿う断面図である。
【００３０】
図５（ｂ）に示すように、ブリッジ電極膜２５Ｂと導電性ランド７との間にスイッチング電圧を印加することでカンチレバー４ｘが上方に弾性変形する。その結果、図５（ａ）のようにスイッチング電極膜２５Ｓの接点Ｃが信号線６とコンタクトし、第１のアンカー電極膜２５Ａとスイッチング電極膜２５Ｓとの間にRF信号が流れることになる。
【００３１】
次に、上記の電子デバイス１００の製造方法について説明する。
【００３２】
図６〜図１８は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、これらの図において、図１〜図５で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【００３３】
この電子デバイスを製造するには、ウエハレベルで以下の工程を行う。
【００３４】
まず、図６（ａ）に示すように、シリコン基材２、中間酸化シリコン膜３、及びシリコン膜４をこの順に積層したSOI基板１を用意する。SOI基板１の厚さは特に限定されない。本実施形態では、シリコン基材２の厚さを５２５μm、中間酸化シリコン膜３の厚さを４μm、シリコン膜４の厚さを１５μmとする。
【００３５】
なお、後述のようにシリコン膜４の上には各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓが直接形成されるため、これらの電極同士が電気的に接続されないようにすべく、シリコン膜４の抵抗率は１０００Ωcm以上の高抵抗とするのが好ましい。
【００３６】
次に、スパッタ法によりシリコン膜４の上に密着膜６ａと金膜６ｂとをこの順に形成する。このうち、密着膜６ａとしては厚さが約５０nmのクロム膜を形成し、金膜６ｂの厚さは約５００nmとする。そして、フォトリソグラフィとイオンミリングによりこれらの膜６ａ、６ｂをパターニングして既述の信号線６を形成する。
【００３７】
図１９は、本工程を終了した後の平面図であって、上記の図６（ａ）は図１９のＸ４−Ｘ４線に沿う断面図に相当する。
【００３８】
図１９に示すように、上記の信号線６の形成と同時に、SOI基板１の上には各膜６ａ、６ｂをパターニングしてなる導電性ランド７が形成される。
【００３９】
次いで、図６（ｂ）に示すように、SOI基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン９を形成する。
【００４０】
そして、第１のレジストパターン９をマスクにしてシリコン膜４をRIE(Reactive Ion Etching)によりドライエッチングし、シリコン膜４に幅が約２μmのスリット４ａを形成する。
【００４１】
そのドライエッチングとしては、エッチングの異方性が高いDeep-RIEを採用するのが好ましい。Deep-RIEでは、エッチング雰囲気中にSF6とC4F8とを交互に供給することで、エッチングと堆積物による側壁保護とが交互に進行し、スリット４ａの側壁をSOI基板１の上面に対して垂直にすることが可能となる。
【００４２】
この後に、第１のレジストパターン９は除去される。
【００４３】
図２０は、本工程を終了した後の平面図であって、上記の図６（ｂ）は図２０のＸ５−Ｘ５線に沿う断面図に相当する。
【００４４】
図２０に示されるように、上記のスリット４ａによってシリコン膜４のカンチレバー４ｘの輪郭が画定される。
【００４５】
次に、図７（ａ）に示すように、SOI基板１の上側全面にプラズマCVD法で犠牲膜８として酸化シリコン膜を約５μmの厚さに形成する。
【００４６】
続いて、図７（ｂ）に示すように、犠牲膜８の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン１０を形成する。
【００４７】
そして、CF4ガスをエッチングガスとして使用するRIEにより、第２のレジストパターン１０をマスクにして犠牲膜８を途中の深さまでエッチングして、犠牲膜８に約４μm程度の第１の溝８ａを形成する。
【００４８】
この後に、第２のレジストパターン１０は除去される。
【００４９】
次いで、図８（ａ）に示すように、犠牲膜８の上に第３のレジストパターン１２を形成し、それをマスクにして犠牲膜８をその上面から約０．５μm程度の深さまでドライエッチングし、犠牲膜８に第２の溝８ｂを形成する。
【００５０】
このドライエッチングはRIEにより行われ、エッチングガスとしては例えばCF4ガスが使用される。
【００５１】
その後、第３のレジストパターン１２は除去される。
【００５２】
次に、図８（ｂ）に示すように、SOI基板１の上側全面に再びフォトレジストを塗布し、それを露光、現像することにより第４のレジストパターン１４を形成する。
【００５３】
そして、エッチングガスとしてCF4ガスを使用するRIEにより犠牲膜８をドライエッチングし、第４のレジストパターン１４で覆われていない部分に残存している厚さ約０．５μmの犠牲膜８を完全に除去する。
【００５４】
このエッチングを終了後、第４のレジストパターン１４は除去される。
【００５５】
続いて、図９（ａ）に示すように、シリコン膜４と犠牲膜８のそれぞれの上に密着膜１５ａとしてスパッタ法により厚さ約５０nmのモリブデン膜を形成し、更にその上に厚さ約３００nmの金膜１５ｂを形成して、これらの膜１５ａ、１５ｂをシード層１５とする。
【００５６】
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。
【００５７】
まず、シード層１５の上にポジ型のフォトレジスト２０を塗布する。
【００５８】
次いで、フォトレジスト２０の所要部分に露光光を照射して感光部２０ａを形成し、当該感光部２０ａからなる潜像をフォトレジスト２０に形成する。その潜像は、既述の各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓ（図１参照）に対応した平面形状を有する。
【００５９】
本工程における露光条件は特に限定されない。本実施形態では、オーバー露光となる条件でフォトレジスト２０を露光し、上記の感光部２０ａを形成する。ここで、オーバー露光とは、ジャスト露光よりも露光時間を長くして行われる露光を言う。そして、ジャスト露光とは、フォトレジスト２０を現像したときに、感光部２０ａの残渣が発生せずに感光部２０ａが完全に除去される最低限の露光時間で露光を行うことを言う。
【００６０】
このようにオーバー露光を行うと、フォトレジスト２０の表層では多量の露光光により感光部２０ａの幅が広がるのに対し、フォトレジスト２０の底面付近では露光光が減衰するため感光部２０ａの幅が狭まり、感光部２０ａの側面を傾斜させることができる。
【００６１】
続いて、図１０（ａ）に示すように、フォトレジスト２０を現像することにより、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓ（図１参照）に対応した窓２０ｃを備えたメッキレジスト２０ｂを形成する。
【００６２】
本実施形態では、上記のようにオーバー露光により感光部２０ａの側面を傾斜させたため、窓２０ｃの側面も基板１に対して傾斜させることが可能となる。
【００６３】
次に、図１０（ｂ）に示すように、シード層１５を給電層にしながら窓２０ｃ内に電解メッキ法により金メッキ膜を約２０μmの厚さに成長させ、その金メッキ膜を既述の電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓとする。
【００６４】
なお、これらの電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの一部は、犠牲膜８の上にも形成される。
【００６５】
続いて、図１１（ａ）に示すように、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓとメッキレジスト２０ｂのそれぞれの上に、後述の保護膜に対する密着膜２７として蒸着法によりクロム膜を約２００nmの厚さに形成する。
【００６６】
その後に、図１１（ｂ）に示すようにメッキレジスト２０ｂを除去する。これにより、メッキレジスト２０ｂ上の不要な金メッキ膜や密着膜２７がリフトオフされることになる。
【００６７】
リフトオフ後の各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの間には、これらの電極膜同士が電気的にショートするのを防止するための隙間gが設けられる。
【００６８】
また、上記したメッキレジスト２０ｂの側面の形状を反映し、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの側面も基板１の上面に対して傾斜する。
【００６９】
次に、図１２（ａ）に示すように、エッチング液としてヨウ素とヨウ化カリウムの水溶液を使用しながら、リフトオフ後にSOI基板１上に残存するシード層１５をウエットエッチングにより除去する。なお、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの下のシード層１５は、これらの電極膜がマスクとなるためエッチングされずに残存する。
【００７０】
また、犠牲膜８の第２の溝８ｂに埋め込まれている部分のスイッチ電極膜２５Ｓは、接点Cとして供される。
【００７１】
次いで、図１２（ｂ）に示すように、隙間gを通じて犠牲膜８をウエットエッチングし、カンチレバー４ｘの上方に当該カンチレバー４ｘが動くことができる空間Sを形成する。
【００７２】
このウエットエッチングで使用されるエッチング液としては、例えば、フッ酸溶液がある。
【００７３】
そのフッ酸溶液は、シリコン膜４のスリット４ａを通じて中間酸化シリコン膜３にも侵入する。そのため、カンチレバー４ｘの下方の中間酸化シリコン膜３もフッ酸溶液によりウエットエッチングされ、それによりカンチレバー４ｘが上方に弾性変形可能となる。
【００７４】
また、図１２（ｂ）の点線円内に示すように、本実施形態では、電極膜２５Ａ、２５Ｇの各側面２５ｘを基板１に対して傾斜させている。そのため、点線のように側面２５ｘが基板１に対して垂直な場合と比較して、基板１寄りの各電極膜２５Ａ、２５Ｇ同士の間隔が広まり、電極膜２５Ａ、２５Ｇの側面間に形成される不要な浮遊静電容量Cpを低減することができる。
【００７５】
図２１は、本工程を終了した後の平面図であって、上記の図１２（ｂ）は図２１のＸ６−Ｘ６線に沿う断面図に相当する。
【００７６】
次いで、図１３に示すように、電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの各々を燐酸と酢酸の混合溶液に曝し、スイッチング電極膜２５Ｓの接点Ｃの表面の密着膜１５ａを除去する。
【００７７】
これにより、金よりも酸化し易いモリブデンを含む密着膜１５ａが原因で接点Cの表面の酸化が進行するのを防止できるので、カンチレバー４ｘが上方に撓んだときに信号線６と接点Cとの接触抵抗を低い状態に抑えることが可能となる。
【００７８】
図１４の第１断面は、本工程を終了後の図１３の接点Ｃ付近の拡大断面図である。なお、図１４の第２断面は、図２１のＸ７−Ｘ７線に沿う断面図である。
【００７９】
第１断面に示すように、本工程を終了した時点では、電極膜２５Ｓ、２５Ｇの隙間gの幅W1は８μm程度である。そして、スリット４ａの幅W2は２μm程度であり、隙間gの幅W1よりも狭い。
【００８０】
これ以降の工程について、図１５〜図１６を参照して説明する。なお、図１５〜図１６の各断面は、図１４における断面に対応する。
【００８１】
まず、図１５に示すように、エッチングガスとしてSF6ガスを使用するRIEによりシリコン膜４とカンチレバー４ｘを等方的にドライエッチングすることにより、スリット４ａの幅W2を隙間gの幅W1以上の幅、例えば８μm程度に拡幅する。
【００８２】
次に、図１６に示すように、各電極膜２５Ｓ、２５Ｇの上に第１の保護膜３１としてスパッタ法により酸化シリコン膜を５μm程度の厚さに形成する。
【００８３】
そのスパッタ法では、酸化シリコンからなるスパッタターゲットを使用し、スパッタガスとしてアルゴンガスを使用する。このような成膜方法によれば、第１の保護膜３１の酸化シリコン膜中に有機物が入る余地はなく、第１の保護膜３１は有機物を含まない膜となる。
【００８４】
その第１の保護膜３１により隙間gをなるべく埋め込むのが好ましく、本実施形態では各電極膜２５Ｓ、２５Ｇの側面から張り出した第１の保護膜３１同士の間隔W3が０．５μm以下になるように第１の保護膜３１を形成する。
【００８５】
ここで、第２断面に示すように、第１の保護膜３１は隙間gを通じてスリット４ａの角部にも堆積する。
【００８６】
但し、スパッタ法で形成した第１の保護膜３１は段差被覆性が悪いため、第１の保護膜３１によってスリット４ａが完全に塞がれることはなく、カンチレバー４ｘの動きが第１の保護膜３１によって阻害されるのを防止できる。
【００８７】
しかも、本工程の前に、図１５の工程でスリット４ａの幅W2を広げてあるので、第１の保護膜３１によりスリット４ａが塞がる危険性を一層低減できる。
【００８８】
なお、図１５の工程でスリット４ａの幅W2を広げるのではなく、スリット４ａを形成する工程（図６（ｂ））において予めスリット４ａを広くしておくことも考えられる。しかし、これでは犠牲膜８（図７（ｂ））の上面がスリット４ａの形状を拾って湾曲し、図７（ｂ）の工程で第２のレジストパターン１０を用いた犠牲膜８のエッチングを精度良く行うことができない。
【００８９】
そのため、図７（ｂ）の工程で犠牲膜８を精度良くエッチングするという観点からは、本実施形態のようにスリット４ａを形成した後に、図１５の工程でスリット４ａの幅W2を広げるのが好ましい。
【００９０】
次いで、図１６に示すように、第１の保護膜３１の上に、TEOS（テトラエトキシシラン）ガスを使用するプラズマCVD法により酸化シリコン膜を２μm程度の厚さに形成し、その酸化シリコン膜を第２の保護膜３２とする。TEOSガスは有機ガスであるため、上記のようにTEOSガスを使用して形成した第２の保護膜３２の膜中には有機物が含まれる。
【００９１】
ここまでの工程により、第１の保護膜３１と第２の保護膜３２とを備えた保護膜３３により、各電極膜２５Ｓ、２５Ｇやカンチレバー４ｘ等がウエハレベルパッケージ技術で封止されたことになる。
【００９２】
第２の保護膜３２の成膜方法として採用されるTEOSガスを使用するプラズマCVD法は、第１の保護膜３１の成膜方法であるスパッタ法と比較して段差被覆性が良いので、各電極膜２５Ｓ、２５Ｇ間の隙間gを第２の保護膜３２で確実に防ぐことができる。そのため、外部の大気が隙間gを通じてカンチレバー４等の可動部分に至るのを抑制でき、スパッタ法で形成された酸化シリコンだけで封止する場合と比較して、封止による気密性を高めることが可能となる。
【００９３】
更に、第２の保護膜３２の成膜前に、予め第１の保護膜３１を形成して幅W3を狭めてあるので、TEOSガスが隙間gを通じてスリット４ａに到達し難くなる。その結果、スリット４ａの角部に第２の保護膜３２が形成される危険性を低減でき、その第２の保護膜３２が原因でカンチレバー４ｘの動きが阻害されるのを防止することが可能となる。
【００９４】
図１７（ａ）は、本工程を終了した後の全体断面図であり、既述の図６〜図１３における各断面図に対応する。
【００９５】
図１７（ａ）に示すように、シリコン基板１の縁部における接地電極膜２５Ｇは、デバイスの外周からカンチレバー４ｘ等を囲う枠２５Ｙとして機能する。そして、その枠２５Ｙがシリコン基板１の上面に直接接続されるので、デバイスの外周から内部に外部雰囲気が侵入するのを防止することができる。
【００９６】
次に、図１７（ｂ）に示すように、フォトリソグラフィにより保護膜３３をパターニングして、スイッチ電極膜２５Ｓと第１のアンカー電極膜２５Ａの上の保護膜３３に開口３３ａを形成する。
【００９７】
その後、図１８に示すように、開口３３ａから露出する各電極膜２５Ｓ、２５Ａの表面にはんだバンプ３５を接合し、本実施形態に係る電子デバイス１００の基本構造を完成させる。
【００９８】
以上説明した本実施形態によれば、図１６を参照して説明したように、スパッタ法で第１の保護膜３１を形成することにより電極膜２５Ｓ、２５Ｇ間の隙間gをある程度塞いでおき、その後に第２の保護膜３２で隙間gを完全に塞ぐ。
【００９９】
その第２の保護膜３２は、第１の保護膜３１と比較して段差被覆性に優れたTEOSガスを使用するプラズマCVD法で形成されるため、第２の保護膜３２で隙間gを完全に塞ぐことができ、封止による気密性を高めることができる。
【０１００】
そのため、外部雰囲気から接点Cを確実に隔離することができるようになり、外部雰囲気が原因で接点Cが酸化するのを抑制でき、電子デバイス１００の長寿命化を実現することが可能となる。
【０１０１】
また、上記のように段差被覆性の悪い第１の保護膜３１で隙間gをある程度塞ぐことで、隙間gを通じて段差被覆性の良好な第２の絶縁膜３２がスリット４ａに形成されるのを防止でき、その第２の絶縁膜３２によってカンチレバー４ｘの動きが阻害される危険性を低減できる。
【０１０２】
各保護膜３１、３２の成膜方法は上記に限定されず、第１の保護膜３１よりも段差被覆性の良い成膜方法で第２の保護膜３２を成膜すればよい。
【０１０３】
例えば、第１の保護膜３１をスパッタ法、蒸着法、及びシラン（SiH4）ガスを使用するCVD法のいずれかで成膜する場合、当該第１の保護膜３１よりも段差被覆性が良い第２の保護膜３２の成膜方法としては、TEOSガスを使用するプラズマCVD法又は熱CVD法がある。
【０１０４】
更に、本実施形態では、従来のようにキャップを使用せずに封止を行うので、キャップを不要とした分だけデバイスの低背化と低コスト化とを実現することもできる。
【０１０５】
なお、上記では電子デバイスとしてRFスイッチを製造したが、マイクロミラー素子や加速度センサー等のようにMEMS技術で製造される他の電子デバイスにも本実施形態の保護膜３１、３２を適用し得る。これについては、後述の第２実施形態でも同様である。
【０１０６】
（第２実施形態）
図２２は、第２実施形態に係る電子デバイス２００の平面図である。なお、図２２において、第１実施形態におけるのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０１０７】
図２２に示すように、本実施形態では、各電極膜２５Ａ、２５Ｂ、２５Ｃ、２５Ｇ、２５Ｓの間の隙間gを平面視で蛇行させる。これ以外は第１実施形態と同じである。
【０１０８】
図２３（ａ）はこの電子デバイス２００の拡大平面図であり、図２３（ｂ）は図２３（ａ）のＸ８−Ｘ８線に沿う断面図である。
【０１０９】
図２３（ａ）の例では、ブリッジ電極２５Ｂの延在方向Dに沿って隙間gが蛇行している。このように蛇行させると、隙間gが平面視でストレートの場合と比較して、図２３（ｂ）のようにＸ８−Ｘ８線に沿って電極膜２５Ｂの断面が多く現れる。
【０１１０】
そのため、スパッタ法で第１の保護膜３１を形成するときの酸化シリコンを含むスパッタ粒子３１ｘが、隙間gに現れる電極膜２５Ｂに衝突する機会が増え、SOI基板１に到達し難くなる。
【０１１１】
その結果、隙間gの幅W1（図２３（ａ）参照）を第１実施形態よりも広げても、スリット４ａの角部における第１の保護膜３１の堆積量が増大せず、カンチレバー４ｘの動き易さを確保することができる。例えば、第１実施形態では８μmであった幅W1を、本実施形態では１０μm程度にすることができる。
【０１１２】
これにより、隙間gを広げて各電極膜２５Ａ、２５Ｂ、２５Ｇ、２５Ｓ間の浮遊静電容量を低減でき、電子デバイス２００の高性能化を実現することが可能となる。
【０１１３】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１１４】
（付記１） 基板に可動部分を形成する工程と、
前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、
前記電極膜の上に第１の保護膜を形成する工程と、
前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程と、
を有することを特徴とする電子デバイスの製造方法。
【０１１５】
（付記２） 前記第１の保護膜として、スパッタ法、蒸着法、及びシランガスを使用するCVD法のいずれかで酸化シリコン膜を形成し、
前記第２の保護膜として、TEOSガスを使用するCVD法で酸化シリコン膜を形成することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１１６】
（付記３） 前記複数の電極膜を形成する工程において、前記隙間を平面視で蛇行させることを特徴とする付記１に記載の電子デバイスの製造方法。
【０１１７】
（付記４） 前記複数の電極膜を形成する工程において、前記電極膜の側面を傾斜させることを特徴とする付記１に記載の電子デバイスの製造方法。
【０１１８】
（付記５） 前記複数の電極膜を形成する工程は、
前記基板の上にフォトレジストを塗布する工程と、
オーバー露光となる条件で前記フォトレジストを露光し、該フォトレジストに前記複数の電極膜に対応した潜像を形成する工程と、
前記露光の後、前記フォトレジストを現像することにより、窓を備えたメッキレジストを形成する工程と、
前記窓内と前記メッキレジスト上にメッキ膜を形成する工程と、
前記メッキ膜を形成した後、前記メッキレジストを除去することにより、前記窓内に残る前記メッキ膜を前記複数の電極膜にする工程とを有することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１１９】
（付記６） 前記可動部分を形成する工程は、
前記基板として、シリコン基材、中間酸化シリコン膜、及びシリコン膜が順に形成されたSOI基板を用意する工程と、
前記シリコン膜に前記可動部分の輪郭を画定するスリットを形成し、該輪郭の内側の前記シリコン膜を前記可動部分とする工程と、
前記スリットを通じて前記中間酸化シリコン膜の一部をエッチングし、前記可動部分を弾性変形可能にする工程とを有することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１２０】
（付記７） 前記スリットを形成した後であって、前記複数の電極膜を形成する前に、前記可動部分の上に犠牲膜を形成する工程を更に有し、
前記複数の電極膜を形成する工程において、該電極膜の一部を前記犠牲膜の上に形成し、
前記電極膜を形成した後に前記犠牲膜を除去することにより、前記可動部分が動ける空間を形成することを特徴とする付記６に記載の電子デバイスの製造方法。
【０１２１】
（付記８） 前記電極膜を形成した後に、前記スリットの幅を広げる工程を更に有することを特徴とする付記７に記載の電子デバイスの製造方法。
【０１２２】
（付記９） 可動部分が形成された基板と、
前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、
前記電極膜の上に形成され、有機物を含まない第１の保護膜と、
前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜と、
を有することを特徴とする電子デバイス。
【０１２３】
（付記１０） 前記第１の保護膜は酸化シリコン膜であり、
前記第２の保護膜は、前記有機物を含む酸化シリコン膜であることを特徴とする付記９に記載の電子デバイス。
【符号の説明】
【０１２４】
１…SOI基板、２…シリコン基材、３…中間酸化シリコン膜、４…シリコン膜、４ａ…スリット、４ｘ…カンチレバー、６…信号線、６ａ…密着膜、６ｂ…金膜、７…導電性ランド、８…犠牲膜、８ａ…第１の溝、８ｂ…第２の溝、９…第１のレジストパターン、１０…第２のレジストパターン、１２…第３のレジストパターン、１４…第４のレジストパターン、１５…シード層、１５ａ…密着膜、１５ｂ…金膜、２０…フォトレジスト、２０ａ…感光部、２０ｂ…メッキレジスト、２０ｃ…窓、２５Ａ…第１のアンカー電極膜、２５Ｂ…ブリッジ電極膜、２５Ｃ…第２のアンカー電極膜、２５Ｓ…スイッチ電極膜、２５Ｇ…接地電極膜、２５Ｙ…枠、２７…密着膜、３１…第１の保護膜、３１ｘ…スパッタ粒子、３２…第２の保護膜、３３…保護膜、３３ａ…開口、３５…はんだバンプ、Ｃ…接点、ｇ…隙間、S…空間。
【特許請求の範囲】
【請求項１】
基板に可動部分を形成する工程と、
前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、
前記電極膜の上に第１の保護膜を形成する工程と、
前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程と、
を有することを特徴とする電子デバイスの製造方法。
【請求項２】
前記第１の保護膜として、スパッタ法、蒸着法、及びシランガスを使用するCVD法のいずれかで酸化シリコン膜を形成し、
前記第２の保護膜として、TEOSガスを使用するCVD法で酸化シリコン膜を形成することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記複数の電極膜を形成する工程において、前記隙間を平面視で蛇行させることを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項４】
前記複数の電極膜を形成する工程において、前記電極膜の側面を傾斜させることを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項５】
可動部分が形成された基板と、
前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、
前記電極膜の上に形成され、有機物を含まない第１の保護膜と、
前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜と、
を有することを特徴とする電子デバイス。
【請求項１】
基板に可動部分を形成する工程と、
前記可動部分の上方に、隙間により互いに分離された複数の電極膜を形成する工程と、
前記電極膜の上に第１の保護膜を形成する工程と、
前記第１の保護膜の上に、該第１の保護膜よりも段差被覆性の良い第２の保護膜を形成することにより、前記第２の保護膜で前記隙間を塞ぐ工程と、
を有することを特徴とする電子デバイスの製造方法。
【請求項２】
前記第１の保護膜として、スパッタ法、蒸着法、及びシランガスを使用するCVD法のいずれかで酸化シリコン膜を形成し、
前記第２の保護膜として、TEOSガスを使用するCVD法で酸化シリコン膜を形成することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記複数の電極膜を形成する工程において、前記隙間を平面視で蛇行させることを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項４】
前記複数の電極膜を形成する工程において、前記電極膜の側面を傾斜させることを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項５】
可動部分が形成された基板と、
前記可動部分の上方に設けられ、隙間により互いに分離された複数の電極膜と、
前記電極膜の上に形成され、有機物を含まない第１の保護膜と、
前記隙間を塞ぐように前記第１の保護膜の上に形成され、有機物を含む第２の保護膜と、
を有することを特徴とする電子デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１２−１７６４４７（Ｐ２０１２−１７６４４７Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−３９３４９（Ｐ２０１１−３９３４９）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]