静電気放電保護回路
【課題】ＥＳＤによる半導体内部回路の破壊を防止し、かつミリ波・準ミリ波帯のような高周波領域において当該半導体内部回路の高周波特性が劣化しないＥＳＤ保護回路を提供する。
【解決手段】本発明の静電気放電保護回路は、半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、導電性半導体基板１０と、前記導電性半導体基板１０の上方に形成された誘電体層１３ｂと、前記誘電体層１３ｂの表面上に形成されている第２の配線層１５とを備え、前記第２の配線層１５は、一端がパッドに接続され、他端が前記半導体集積回路に接続された第１の信号線１７と、一端が前記第１の信号線１７に接続され、他端が接地された第２の信号線１８とを含む。
【解決手段】本発明の静電気放電保護回路は、半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、導電性半導体基板１０と、前記導電性半導体基板１０の上方に形成された誘電体層１３ｂと、前記誘電体層１３ｂの表面上に形成されている第２の配線層１５とを備え、前記第２の配線層１５は、一端がパッドに接続され、他端が前記半導体集積回路に接続された第１の信号線１７と、一端が前記第１の信号線１７に接続され、他端が接地された第２の信号線１８とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種通信機器やレーダ等の高周波半導体装置内のＭＭＩＣ( Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ)チップに搭載される静電気放電保護回路に関する。
【背景技術】
【０００２】
近年、Ｓｉ系半導体デバイスの微細化が進み、６５ｎｍＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の量産も実現している。ＣＭＯＳ技術の微細化により、トランジスタの使用可能周波数も次第に大きくなり、車載レーダやＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）無線システムなどの準ミリ波・ミリ波帯でのアプリケーションに向けて研究開発が進められている。
【０００３】
ところで、静電気を帯電した物体が他の物体と接触し、それらの物体間に起こる放電現象はＥＳＤ（Ｅｌｅｃｔｒｏｎ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）と呼ばれ、ＥＳＤにより発生するサージ（ＥＳＤサージ）が半導体集積回路に入力されると、半導体集積回路を構成するトランジスタ等の素子が破壊される恐れがある。代表的なＥＳＤのモデルとしては、帯電した人体から半導体素子への放電をモデル化したＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）、帯電した装置から半導体素子への放電をモデル化したＭＭ（Ｍａｃｈｉｎｅ Ｍｏｄｅｌ）、半導体自身に帯電した電荷が接地された物体に放電される様子をモデル化したＣＤＭ（Ｃｈａｒｇｅ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）の３種類がある。具体的には、ＨＢＭにより発生するＥＳＤサージは６〜７ＭＨｚ、ＭＭにより発生するＥＳＤサージは３０ＭＨｚ、ＣＤＭにより発生するＥＳＤサージは１ＧＨｚ程度の周波数を持ち、これらはいずれもミリ波・準ミリ波帯の高周波領域に比べると比較的低周波領域で発生する信号といえる。
【０００４】
ＥＳＤは、高電流が短時間の間に半導体素子に印加されるため、熱的破壊を起こすとともに、特にＭＯＳトランジスタなどの場合は、ゲート酸化膜にＥＳＤによる高電界が印加されることにより絶縁破壊が起こり、デバイスの信頼性の面において大きな課題となっている。
【０００５】
このようなＥＳＤによる半導体素子の破壊を防止するため、半導体集積回路の直前にＥＳＤ保護回路とキャパシタとを用いる構成が知られている（例えば、特許文献１）。
【０００６】
図８は、保護ダイオードを用いた従来のＥＳＤ保護回路とキャパシタとの構成を示す回路図である。ＥＳＤ保護回路１０３は、高周波信号線と電源電圧パッドとの間に接続されるＥＳＤ保護ダイオード１０４と、高周波信号線とＧＮＤとの間に接続されるＥＳＤ保護ダイオード１０５とを備え、高周波信号入出力パッド１０１から入力されたＥＳＤサージを除去する。
【０００７】
高周波信号入出力パッドから入力されたＥＳＤサージのうち、プラスに帯電したＥＳＤサージはＥＳＤ保護ダイオード１０４を通り、またマイナスに帯電したＥＳＤサージはＥＳＤ保護ダイオード１０５を通る。したがって、いずれに帯電したＥＳＤサージも外部へと放出されるので、半導体内部回路１０２へは入力されない。一方、高周波信号入出力パッドから入力された高周波信号の電圧振幅は小さいので、ダイオードがＯＮにならない。よって、高周波信号入出力パッドから入力された高周波信号は外部には放出されず、半導体内部回路へと入力される。しかし、ＥＳＤ保護ダイオード１０４及び１０５の容量により、高周波信号の損失が大きいという問題点がある。
【０００８】
ここで、ＥＳＤ保護回路１０３に加えてさらに、ＥＳＤ保護回路１０３と半導体内部回路１０２との間にＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子などのキャパシタ１０６を挿入することにより、高周波信号の損失を低減する。このキャパシタ１０６は、まず直流信号カットの役割を持つ。さらに、キャパシタ１０６が半導体内部回路１０２の前段に配置されることにより、半導体内部回路１０２の絶縁破壊電圧が著しく増加し、さらに半導体内部回路１０２初段の負荷容量の増大効果も加わり、ＥＳＤサージ許容電流が著しく増大する。したがって、ＥＳＤ耐性が一層改善され、ＥＳＤ保護回路１０３の電流駆動能力を大きく削減することが可能となる。したがって、高周波信号入出力パッド１０１から入力されたＥＳＤサージ電流をＥＳＤ保護回路１０３で完全に分岐する必要がなくなるため、ＥＳＤ保護ダイオード１０４及び１０５のサイズを小さくできるので、ＥＳＤ保護ダイオード１０４及び１０５の容量が小さくなる。
【０００９】
このように、キャパシタ１０６を備えることで、ＥＳＤ保護回路１０３による容量を低減することができ、高周波特性の劣化を防止し、かつＥＳＤによる半導体内部回路１０２の破壊も防止できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１９７７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来のＥＳＤ保護回路では、キャパシタ１０６を半導体内部回路１０２前に挿入することにより、ＥＳＤ保護ダイオード１０４及び１０５の容量を小さくすることができ、それによりＥＳＤ保護回路による高周波特性の劣化を抑制するという対策を講じていた。このように、数ＧＨｚ程度の高周波信号では、ＥＳＤ保護ダイオード１０４及び１０５の容量を小さくすれば高周波特性の劣化を抑制することが可能である。
【００１２】
しかしながら、準ミリ波、あるいは５０ＧＨｚを超えるようなミリ波帯の高周波信号を扱う場合、図８に示したようにＥＳＤ保護ダイオード１０４及び１０５が挿入され、わずかでも容量が付加されると、高周波特性が劣化するという問題点がある。
【００１３】
図９は、ＥＳＤ保護回路１０３の容量成分による損失の発生を示す図である。
【００１４】
図９（ａ）は、ＥＳＤ保護回路１０３に発生する容量を模式的に示した図である。同図において、キャパシタ１１１の容量値はＥＳＤ保護ダイオード１０４の容量値、キャパシタ１１２の容量値はＥＳＤ保護ダイオード１０５の容量値とする。なお、図９において図８と同じ構成要素には同一の符号を附すことにより説明を省略する。
【００１５】
図９（ｂ）は、キャパシタ１１１及び１１２の容量値を変化させた場合のゲインを示すグラフである。同図では、キャパシタ１１１及び１１２を簡単のため理想的なキャパシタ素子としてシミュレーションを行い、高周波特性を確認している。また、半導体内部回路１０２は入出力５０Ω整合１段アンプを使用しており、キャパシタ１１１及び１１２のキャパシタを接続していない場合は、例えば６０ＧＨｚ帯でのゲインは４．４ｄＢである。
【００１６】
キャパシタ１１１及び１１２の容量値は全く同じであり、その容量値を変動させたときの半導体内部回路１０２である１段アンプのゲインの変化を示している。縦軸は、高周波信号入出力パッド１０１に入力された信号に対する半導体内部回路１０２内の１段アンプのゲイン、横軸はキャパシタ１１１及び１１２それぞれの容量である。なお、このときの周波数は、６０ＧＨｚ帯である。
【００１７】
この結果、キャパシタ１１１及び１１２の容量が３０ｆＦ程度で特性が著しく劣化していることが確認される。
【００１８】
本発明は、上記の問題点を鑑みて、ＥＳＤによる半導体内部回路の破壊を防止し、かつミリ波・準ミリ波帯のような高周波領域において当該半導体内部回路の高周波特性の劣化が発生しないＥＳＤ保護回路を提供する。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の静電気放電保護回路は、半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、半導体基板と、前記半導体基板の上方に形成された第１の誘電体層と、前記第１の誘電体層の表面上に形成されている配線層とを備え、前記配線層は、一端がパッドに接続され、他端が前記半導体回路に接続された第１の信号線と、一端が前記第１の信号線に接続され、他端が接地された第２の信号線とを含む。
【００２０】
これにより、第２の信号線の線路長に応じた周波数成分以外が、第１の信号線に発生する信号から除去される。静電気放電による信号は１ＧＨｚ以下の低周波信号であるので、この構成により、第２の信号線を介して接地電位へと流れる。言い換えると、静電気放電による信号は半導体集積回路へは入力されない。その結果、静電気放電による半導体集積回路の破壊を防止できる。
【００２１】
また、第２の信号線の線路長を、半導体集積回路の入出力信号の周波数に対応する長さにすることで、静電気放電保護回路において半導体集積回路の高周波特性の劣化を防止できる。
【００２２】
また、さらに、前記誘電体層の裏面上に形成されている第１の接地電極層を備えてもよい。
【００２３】
また、前記第１の接地電極層は、前記第１の誘電体層の前記半導体基板側に形成されてもよい。
【００２４】
これにより、第１の信号線を伝達する高周波信号の半導体基板への漏れを防止するので、高周波信号の損失を低減できる。また、導電性基板に回路が形成されている場合、第１の接地電極層により当該回路からの影響を遮断できるので、静電気放電保護回路は、当該回路からの影響を受けにくくなる。
【００２５】
また、前記静電気放電保護回路はさらに、前記第１の接地電極層と配線層とを前記第１の誘電体層を介して電気的に接続するコンタクトを備え、前記第２の信号線の他端は、前記コンタクトを介して前記第１の接地電極層に電気的に接続されてもよい。
【００２６】
また、さらに、前記配線層上に形成されている第２の誘電体層と、前記第２の誘電体層上に形成されている第２の接地電極層とを備えてもよい。
【００２７】
これにより、半導体集積回路をフリップチップ実装する場合に、フリップチップ実装基板及びアンダーフィル樹脂から半導体集積回路の入出力信号への影響を低減できる。
【００２８】
また、前記第１の誘電体層及び前記第２の誘電体層のうち、前記第１の信号線又は前記第２の信号線と接している箇所は、第１の材料からなる粒子が第２の材料中に分散されたナノコンポジット膜を含んでもよい。
【００２９】
誘電率の高いナノコンポジット膜を用いることで、第１の信号線及び第２の信号線の線路長を短くできる。したがって、ＥＳＤ保護回路が小型化できる。
【００３０】
また、前記第１の材料の粒径は１ｎｍ以上かつ２００ｎｍ以下であってもよい。また、前記第１の材料はセラミクスであってもよい。この場合において、セラミクスはチタン酸ストロンチウムまたはチタン酸バリウムストロンチウムであってもよい。
【００３１】
また、前記第２の材料は、ベンゾシクロブテン、ポリイミド、ポリテトラフルオロエチレンまたはポリフェニレンオキシドであってもよい。
【００３２】
また、前記第２の信号線は、線路長に応じた周波数成分以外を前記第１の信号線に発生する信号から除去し、前記線路長に応じた周波数成分は、２０ＧＨｚ以上のいずれかの周波数であってもよい。
【００３３】
これにより、静電気放電によって発生する周波数が１ＧＨｚ以下の信号が半導体集積回路に入力することを完全に遮断できる。
【発明の効果】
【００３４】
本発明の静電気放電保護回路によれば、ＥＳＤによる半導体内部回路の破壊を防止し、かつミリ波・準ミリ波帯のような高周波領域において当該半導体内部回路の高周波特性が劣化しない静電気放電保護回路を提供する。
【図面の簡単な説明】
【００３５】
【図１】ＥＳＤ保護回路の構成を示す断面図である。
【図２】ＥＳＤ保護回路の構成の一例を示す図である。
【図３】ＥＳＤ保護回路の回路構成を模式的に示す図である。
【図４】ＥＳＤ保護回路及び入出力５０Ω整合１段アンプの特性評価結果を示す図である。
【図５】ＥＳＤ保護回路の回路構成の他の一例を模式的に示す図である。
【図６】変形例のＥＳＤ保護回路の構成を示す断面図である。
【図７】変形例のＥＳＤ保護回路の他の一例の構成を示す断面図である。
【図８】従来のＥＳＤ保護回路とキャパシタとの構成を示す回路図である。
【図９】従来のＥＳＤ保護回路の容量成分による損失の発生を示す図である。
【発明を実施するための形態】
【００３６】
本発明の静電気放電保護回路は、半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、半導体基板と、前記半導体基板の上方に形成された第１の誘電体層と、前記第１の誘電体層の表面上に形成されている配線層とを備え、前記第２の配線層は、一端がパッドに接続され、他端が前記半導体回路に接続された第１の信号線と、一端が前記第１の信号線に接続され、他端が接地された第２の信号線とを含む。また、静電気放電保護回路はさらに、第１の誘電体層の裏面上に形成されている第１の接地電極層を備え、その第１の接地電極層は、第１の誘電体層の半導体基板側に形成されている。
【００３７】
以下、本発明の実施形態について図面を参照して説明する。
【００３８】
図１は実施形態に係るＥＳＤ保護回路の構成を示す断面図である。図１において、ＥＳＤ保護回路１００は、例えばシリコン（Ｓｉ）などの導電性半導体基板１０と、誘電体層１３ａ〜１３ｃ（以降、特に区別しない場合は誘電体層１３）、第１の配線層１４と、第２の配線層１５と、第３の配線層１６とを有する。なお、導電性半導体基板１０は、導電性半導体基板部１１と、導電性半導体配線部１２とを有する。
【００３９】
導電性半導体基板１０は、例えばＳｉ基板とＳｉ基板上に形成された回路素子及び配線層とから構成される。
【００４０】
誘電体層１３は、樹脂が用いられ、具体的には、比誘電率及び誘電体損失が低い材料（例えばＢＣＢ（ベンゾシクロブテン））である。ただし、誘電体層１３は、比誘電率及び誘電損失が低い材料であればよく、ＢＣＢに代えて、ポリイミド、テトラフルオロエチレンまたはポリフェニレンオキシド等を用いても構わない。誘電体層１３のうち、誘電体層１３ｂ及び誘電体層１３ｃは、第１の配線層１４、第２の配線層１５及び第３の配線層１６とともにストリップライン構造を構成する誘電体に相当する。
【００４１】
第１の配線層１４は、誘電体層１３ａ上に形成されている第１の接地電極層であり、ストリップライン構造を構成するグランド層に相当し、例えば、Ａｌ、Ｃｕ、Ａｕ、あるいはそれらを含む合金等で形成された膜である。第１の配線層１４が接地されていることで、第２の配線層１５に発生する電界が導電性半導体基板１０内に進入して第２の配線層１５を伝達する信号に損失が発生することを防止できる。
【００４２】
第２の配線層１５は、誘電体層１３ｂ上に形成され、信号を伝送する信号線であり、例えばＡｌ又はＣｕ等である。この第２の配線層１５は、ストリップライン構造を構成する信号線に相当する。また、第２の配線層１５は、主プロセスで導電性半導体基板１０を形成した後のポストプロセスで形成されているので、第２の配線層１５で構成された信号線は低損失な配線となる。具体的には、ポストプロセスで形成されることにより、第２の配線層１５の積層方向の厚みを、例えば３〜１０μｍや４〜６μｍなど厚くすることができ、その結果、信号線は低抵抗となる。この第２の配線層１５は、第１の配線層１４と１０μｍ以上離間されて形成されている。なお、１５μｍ以上離間されて形成されていることが好ましい。
【００４３】
第３の配線層１６は、誘電体層１３ｃ上に形成されている第２の接地電極層であり、第１の配線層１４と同様にストリップライン構造を構成するグランド層に相当し、例えば、Ａｌ、Ｃｕ、Ａｕ、あるいはそれらを含む合金等で形成された膜である。第３の配線層１６がグランド層となっていることで、ＥＳＤ保護回路１００をフリップチップ実装する際、実装基板やアンダーフィル樹脂などの影響を受けないようにできる。この第３の配線層１６は、第２の配線層１５と１０μｍ以上離間されて形成されている。なお、１５μｍ以上離間されて形成されていることが好ましい。
【００４４】
なお、第３の配線層１６は、グランド層としなくてもよい。この場合、第２の配線層１５は、第１の配線層１４と、誘電体層１３ｂとともに、マイクロストリップライン構造となる。また、この場合、第３の配線層１６を除去しても構わない。
【００４５】
図２は、ＥＳＤ保護回路１００の構成の一例を示す図である。同図に示すように、第２の配線層１５は、第１の信号線１７と３つの第２の信号線１８とを含む。
【００４６】
第１の信号線１７は、一端がパッドに接続され、他端が半導体内部回路に接続され、半導体内部回路とパッドとの間で、高周波信号を伝送する。
【００４７】
第２の信号線１８はそれぞれ、一端が第１の信号線１７に接続され、他端がコンタクト１９を介して第１の配線層１４及び第３の配線層１６に接続されている。この第２の信号線１８は、線路長（図中のｘ方向の長さ）に応じた周波数以外を、第１の信号線１７から除去する。
【００４８】
図３は、ＥＳＤ保護回路１００の回路構成を模式的に示す図である。図３において、図８と同じ構成要素には同一の符号を附すことにより説明を省略する。
【００４９】
ＥＳＤ保護回路１００は、第１のストリップライン２１と、第２のストリップライン２２とを有する。なお、同図に示す第１のストリップライン２１を全て合わせたものが有する特性（例えば、容量値、インダクタンス及び伝送損失など）は、図２に示した第１の信号線１７を信号線とするストリップライン構造が有する特性に対応する。また、第２のストリップライン２２それぞれが有する特性は、図２に示した第２の信号線１８を信号線とするストリップライン構造が有する特性に対応する。
【００５０】
なお、同図においては、コンタクト１９に発生する寄生容量及び寄生インダクタンスはないものとし、さらに、コンタクト１９の長さもないものとしている。
【００５１】
第２のストリップライン２２は、ショートスタブとして用いられる。具体的には、第１のストリップライン２１は第２のストリップライン２２を介してグランドに接続されているので、第１のストリップライン２１を伝送する信号のうち、低周波信号は全て外部に放出される。
【００５２】
また、第２のストリップライン２２の長さを、例えば６０ＧＨｚの高周波信号に対しては、第１のストリップライン２１と第２のストリップライン２２との接続点において、第２のストリップライン２２側がオープンに見えるように調整する。言い換えると、第２の信号線１８の長さを調節する。これにより、第１のストリップライン２１を伝送する信号のうち６０ＧＨｚの高周波信号は、第１のストリップライン２１と第２のストリップライン２２との接続点で損失することなく半導体内部回路１０２に入力される。
【００５３】
このように、第２のストリップライン２２は、第１のストリップライン２１に発生している信号のうち、線路長に応じた周波数帯及びその周波数帯付近の周波数以外を、当該信号の進行方向に対して第２のストリップライン２２の接続点以降の第１のストリップライン２１から除去する。言い換えると、第２のストリップライン２２は、第２の信号線１８の線路長に応じた周波数帯及びその周波数帯付近以外の周波数のみを接続点以降の第１のストリップライン２１へ通過させる。
【００５４】
次に、上記のような構成を有するＥＳＤ保護回路１００を、６０ＧＨｚ帯の入出力５０Ω整合１段アンプに挿入した場合の特性について説明する。
【００５５】
図４は、ＥＳＤ保護回路１００及び入出力５０Ω整合１段アンプの特性評価結果を示す図である。
【００５６】
図４（ａ）は、従来のＥＳＤ保護ダイオード１０４及び１０５を有するＥＳＤ保護回路１０３を用いた場合の特性を示す表である。なお、このＥＳＤ保護ダイオード１０４及び１０５は導電性半導体基板１０を形成する主プロセスにおいて形成されている。図４（ｂ）は、本発明のＥＳＤ保護回路１００を用いた場合の特性を示す表である。
【００５７】
具体的には、図４（ａ）及び図４（ｂ）は、ＥＳＤ保護回路１０３又は１００を、例えば６０ＧＨｚ帯の入出力５０Ω整合１段アンプに挿入し、ＥＳＤ保護回路１０３又は１００を含む５０Ω整合１段アンプの６０ＧＨｚにおける利得を示す表である。ここで、図４（ｂ）に示す入出力整合回路をポストプロセス配線にて構成した５０Ω整合１段アンプの６０ＧＨｚ帯でのゲインは５．６ｄＢである。この５０Ω整合１段アンプのゲインが、従来例にて示した図９の入出力整合回路が主プロセスで形成された５０Ω整合１段アンプの６０ＧＨｚ帯でのゲイン（４．４ｄＢ）より向上しているのは、５０Ω整合１段アンプ内の配線（入出力整合回路を含む）も、ポストプロセスで形成されたので、５０Ω整合１段アンプ内で生じる損失が低減したからである。
【００５８】
図４（ａ）から、６０ＧＨｚにおいて、従来のＥＳＤ保護回路１０３を用いた場合の損失は０．７ｄＢである。これに対し、図４（ｂ）から、ＥＳＤ保護回路１００を挿入した際の６０ＧＨｚでのゲインは５．５ｄＢとなり、ＥＳＤ保護回路１００での損失は約０．１ｄＢである。このように、ＥＳＤ保護回路１００は、高周波特性の劣化を著しく抑制することができた。
【００５９】
図４（ｃ）は、本発明のＥＳＤ保護回路１００の周波数特性を示すグラフであり、周波数に対するＥＳＤ保護回路１００を含む１段アンプのゲインが示されている。同図より、１ＧＨｚ以下の低周波領域でのゲインが抑制されていることが確認できる。つまり、ＥＳＤにより発生した信号は、ＥＳＤ保護回路１００において十分に除去されている。
【００６０】
このように、本発明のＥＳＤ保護回路１００は、第２の信号線１８の長さを、半導体内部回路１０２の入出力信号の周波数帯及びその周波数帯付近の周波数に対応する長さにすることで、半導体内部回路１０２の入出力信号の周波数帯及びその周波数帯付近の周波数以外の周波数を除去できる。これにより、ＥＳＤにより発生した低周波信号が半導体内部回路１０２に入力されてＥＳＤが破壊されることを防止する。
【００６１】
また、導電性半導体基板１０と第２の配線層１５との間にグランド層である第１の配線層１４があるので、第１の信号線１７を伝達する高周波信号が導電性半導体基板１０に漏れることを防止でき、高周波信号の損失を低減できる。
【００６２】
なお、本実施形態のＥＳＤ保護回路１００が備えるショートスタブ、すなわち第２のストリップライン２２は３段構成としているが、この第２のストリップライン２２は何段連ねても構わない。図５のように第２のストリップライン２２を１段構成とするＥＳＤ保護回路１００’であっても、ＥＳＤ保護回路１００’での損失はほぼ発生しない。しかし、段数を連ねると、より確実にＥＳＤを外部に除去することが可能となる。
【００６３】
（変形例）
本変形例のＥＳＤ保護回路は、誘電体層１３ｂ及び誘電体層１３ｃのうち、第１の信号線１７又は第２の信号線１８と接している箇所は、第１の材料からなる粒子が第２の材料中に分散されたナノコンポジット膜を含む。
【００６４】
図６は、本変形例のＥＳＤ保護回路の構成を示す断面図である。図６において、図１と同じ構成要素には同一の符号を附すことにより説明を省略する。
【００６５】
同図に示すように本変形例のＥＳＤ保護回路２００Ａにおいて、第２の配線層１５の周囲にはナノコンポジット膜３１が形成されている。具体的には、ナノコンポジット膜３１は、第２の配線層１５と第１の配線層１４との間と、第２の配線層１５と第３の配線層１６との間に形成されており、第２の配線層１５を囲んでいることが好ましい。ここでいうナノコンポジット膜３１は、比誘電率が大きい第１の材料からなる微細粒子が、比誘電率及び誘電損失が小さい第２の材料中に分散した材料からなる膜である。
【００６６】
本変形例では、第１の材料にチタン酸ストロンチウム（ＳＴＯ）を用い、第２の材料にＢＣＢを用いた例について説明する。ナノコンポジット膜３１の比誘電率は、ＢＣＢ膜中に分散させる微細粒子の比誘電率及び散量によって制御することができる。このため、比誘電率を数１０〜数１０００の範囲で自由に設定することができる。
【００６７】
さらに、ナノコンポジット膜３１は、ベースがＢＣＢ膜であるため、ＢＣＢ膜と同様にスピンコート法により容易に形成することができる。このため、従来の製造工程を変更することなく用いることが可能である。また、ナノコンポジット膜３１は、ＢＣＢ膜にＳＴＯを分散させて形成するため、特定の領域を選択して形成することも可能である。ナノコンポジット膜３１の厚さは、例えば５μｍ以上又は１０μｍ以上であり、幅は、例えば５μｍ〜６０μｍ又は２０μｍ〜４０μｍである。なお、ナノコンポジット膜３１の幅は、他の配線に影響が出ないならさらに長くても良い。
【００６８】
図１では、高周波信号線として使用する第２の配線層１５の周囲の誘電体層１３ｂ及び１３ｃが比誘電率が低いＢＣＢを使用しているため、第１の信号線１７及び第２の信号線１８の線路長が長くなり、ＥＳＤ保護回路１００のサイズが大きくなる。図６のようにＥＳＤ保護回路２００Ａを構成する第２の配線層１５で形成された第１の信号線１７及び第２の信号線１８の周りを選択的に比誘電率の高いナノコンポジット膜３１とすることにより、ＥＳＤ保護回路２００Ａのサイズを小さくすることが可能である。
【００６９】
なお、本変形例において、ナノコンポジット膜３１に用いる第１の材料にＳＴＯを用いたが、比誘電率が大きく、微細粒子に加工できるものであればどのようなものでも良い。例えば、チタン酸バリウムストロンチウム（ＢＳＴ）またはチタン酸バリウム（ＢＴＯ）等を用いることができ、その他にも比誘電率が数１０から数１００程度のセラミクス等を用いることができる。また、比誘電率が異なる複数の材料を用いても良い。
【００７０】
また、第１の材料の粒径は、第２の材料中に練りこみ分散させることができればよく、粒径が小さいほど好ましい。具体的には、１μｍ以下が好ましく、１ｎｍ〜２００ｎｍ程度の範囲であれば特に良好な特性を得ることができる。
【００７１】
また、第１の材料の濃度は、必要とする比誘電率により選択すればよいが、例えばＳＴＯとＢＣＢとの組み合わせの場合には９０％程度まで高くすることができる。
【００７２】
また、本変形例において、ナノコンポジット膜３１は、第１の信号線１７及び第２の信号線１８の周りを囲んでいるとしたが、第１の信号線１７及び第２の信号線１８と第１の配線層１４との間と、第１の信号線１７及び第２の信号線１８と第３の配線層１６との間とに形成されているだけでもよい。つまり、ナノコンポジット膜３１は、誘電体層１３と第２の配線層１５とが接する箇所のうち、第１の配線層１４または第３の配線層１６と対向する第２の配線層１５の面の周囲にのみ形成されていてもよい。
【００７３】
また、図７に示すように、ナノコンポジット膜３１が第１の配線層１４及び第３の配線層１６に接していてもよい。
【００７４】
なお、本発明は、半導体内部回路１０２が、例えば２０ＧＨｚ以上の高周波で動作している場合に効果を奏するが、特に５０ＧＨｚ以上の高周波においては効果が顕著である。
【産業上の利用可能性】
【００７５】
本発明に係るＥＳＤ保護回路によれば、寄生容量が付加するような素子を使用することなく、低損失の伝送線路を用いることで、半導体内部回路をＥＳＤから高周波特性を劣化させることなく保護することができ、各種通信機器やレーダ装置などの半導体装置に利用することができる。
【符号の説明】
【００７６】
１０ 導電性半導体基板
１１ 導電性半導体基板部
１２ 導電性半導体配線部
１３、１３ａ、１３ｂ、１３ｃ 誘電体層
１４ 第１の配線層
１５ 第２の配線層
１６ 第３の配線層
１７ 第１の信号線
１８ 第２の信号線
１９ コンタクト
２１ 第１のストリップライン
２２ 第２のストリップライン
３１ ナノコンポジット膜
１００、１００’、１０３、２００Ａ、２００Ｂ ＥＳＤ保護回路
１０１ 高周波信号入出力パッド
１０２ 半導体内部回路
１０４、１０５ ＥＳＤ保護ダイオード
１０６、１１１、１１２ キャパシタ
【技術分野】
【０００１】
本発明は、各種通信機器やレーダ等の高周波半導体装置内のＭＭＩＣ( Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ)チップに搭載される静電気放電保護回路に関する。
【背景技術】
【０００２】
近年、Ｓｉ系半導体デバイスの微細化が進み、６５ｎｍＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の量産も実現している。ＣＭＯＳ技術の微細化により、トランジスタの使用可能周波数も次第に大きくなり、車載レーダやＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）無線システムなどの準ミリ波・ミリ波帯でのアプリケーションに向けて研究開発が進められている。
【０００３】
ところで、静電気を帯電した物体が他の物体と接触し、それらの物体間に起こる放電現象はＥＳＤ（Ｅｌｅｃｔｒｏｎ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）と呼ばれ、ＥＳＤにより発生するサージ（ＥＳＤサージ）が半導体集積回路に入力されると、半導体集積回路を構成するトランジスタ等の素子が破壊される恐れがある。代表的なＥＳＤのモデルとしては、帯電した人体から半導体素子への放電をモデル化したＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）、帯電した装置から半導体素子への放電をモデル化したＭＭ（Ｍａｃｈｉｎｅ Ｍｏｄｅｌ）、半導体自身に帯電した電荷が接地された物体に放電される様子をモデル化したＣＤＭ（Ｃｈａｒｇｅ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）の３種類がある。具体的には、ＨＢＭにより発生するＥＳＤサージは６〜７ＭＨｚ、ＭＭにより発生するＥＳＤサージは３０ＭＨｚ、ＣＤＭにより発生するＥＳＤサージは１ＧＨｚ程度の周波数を持ち、これらはいずれもミリ波・準ミリ波帯の高周波領域に比べると比較的低周波領域で発生する信号といえる。
【０００４】
ＥＳＤは、高電流が短時間の間に半導体素子に印加されるため、熱的破壊を起こすとともに、特にＭＯＳトランジスタなどの場合は、ゲート酸化膜にＥＳＤによる高電界が印加されることにより絶縁破壊が起こり、デバイスの信頼性の面において大きな課題となっている。
【０００５】
このようなＥＳＤによる半導体素子の破壊を防止するため、半導体集積回路の直前にＥＳＤ保護回路とキャパシタとを用いる構成が知られている（例えば、特許文献１）。
【０００６】
図８は、保護ダイオードを用いた従来のＥＳＤ保護回路とキャパシタとの構成を示す回路図である。ＥＳＤ保護回路１０３は、高周波信号線と電源電圧パッドとの間に接続されるＥＳＤ保護ダイオード１０４と、高周波信号線とＧＮＤとの間に接続されるＥＳＤ保護ダイオード１０５とを備え、高周波信号入出力パッド１０１から入力されたＥＳＤサージを除去する。
【０００７】
高周波信号入出力パッドから入力されたＥＳＤサージのうち、プラスに帯電したＥＳＤサージはＥＳＤ保護ダイオード１０４を通り、またマイナスに帯電したＥＳＤサージはＥＳＤ保護ダイオード１０５を通る。したがって、いずれに帯電したＥＳＤサージも外部へと放出されるので、半導体内部回路１０２へは入力されない。一方、高周波信号入出力パッドから入力された高周波信号の電圧振幅は小さいので、ダイオードがＯＮにならない。よって、高周波信号入出力パッドから入力された高周波信号は外部には放出されず、半導体内部回路へと入力される。しかし、ＥＳＤ保護ダイオード１０４及び１０５の容量により、高周波信号の損失が大きいという問題点がある。
【０００８】
ここで、ＥＳＤ保護回路１０３に加えてさらに、ＥＳＤ保護回路１０３と半導体内部回路１０２との間にＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子などのキャパシタ１０６を挿入することにより、高周波信号の損失を低減する。このキャパシタ１０６は、まず直流信号カットの役割を持つ。さらに、キャパシタ１０６が半導体内部回路１０２の前段に配置されることにより、半導体内部回路１０２の絶縁破壊電圧が著しく増加し、さらに半導体内部回路１０２初段の負荷容量の増大効果も加わり、ＥＳＤサージ許容電流が著しく増大する。したがって、ＥＳＤ耐性が一層改善され、ＥＳＤ保護回路１０３の電流駆動能力を大きく削減することが可能となる。したがって、高周波信号入出力パッド１０１から入力されたＥＳＤサージ電流をＥＳＤ保護回路１０３で完全に分岐する必要がなくなるため、ＥＳＤ保護ダイオード１０４及び１０５のサイズを小さくできるので、ＥＳＤ保護ダイオード１０４及び１０５の容量が小さくなる。
【０００９】
このように、キャパシタ１０６を備えることで、ＥＳＤ保護回路１０３による容量を低減することができ、高周波特性の劣化を防止し、かつＥＳＤによる半導体内部回路１０２の破壊も防止できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１９７７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来のＥＳＤ保護回路では、キャパシタ１０６を半導体内部回路１０２前に挿入することにより、ＥＳＤ保護ダイオード１０４及び１０５の容量を小さくすることができ、それによりＥＳＤ保護回路による高周波特性の劣化を抑制するという対策を講じていた。このように、数ＧＨｚ程度の高周波信号では、ＥＳＤ保護ダイオード１０４及び１０５の容量を小さくすれば高周波特性の劣化を抑制することが可能である。
【００１２】
しかしながら、準ミリ波、あるいは５０ＧＨｚを超えるようなミリ波帯の高周波信号を扱う場合、図８に示したようにＥＳＤ保護ダイオード１０４及び１０５が挿入され、わずかでも容量が付加されると、高周波特性が劣化するという問題点がある。
【００１３】
図９は、ＥＳＤ保護回路１０３の容量成分による損失の発生を示す図である。
【００１４】
図９（ａ）は、ＥＳＤ保護回路１０３に発生する容量を模式的に示した図である。同図において、キャパシタ１１１の容量値はＥＳＤ保護ダイオード１０４の容量値、キャパシタ１１２の容量値はＥＳＤ保護ダイオード１０５の容量値とする。なお、図９において図８と同じ構成要素には同一の符号を附すことにより説明を省略する。
【００１５】
図９（ｂ）は、キャパシタ１１１及び１１２の容量値を変化させた場合のゲインを示すグラフである。同図では、キャパシタ１１１及び１１２を簡単のため理想的なキャパシタ素子としてシミュレーションを行い、高周波特性を確認している。また、半導体内部回路１０２は入出力５０Ω整合１段アンプを使用しており、キャパシタ１１１及び１１２のキャパシタを接続していない場合は、例えば６０ＧＨｚ帯でのゲインは４．４ｄＢである。
【００１６】
キャパシタ１１１及び１１２の容量値は全く同じであり、その容量値を変動させたときの半導体内部回路１０２である１段アンプのゲインの変化を示している。縦軸は、高周波信号入出力パッド１０１に入力された信号に対する半導体内部回路１０２内の１段アンプのゲイン、横軸はキャパシタ１１１及び１１２それぞれの容量である。なお、このときの周波数は、６０ＧＨｚ帯である。
【００１７】
この結果、キャパシタ１１１及び１１２の容量が３０ｆＦ程度で特性が著しく劣化していることが確認される。
【００１８】
本発明は、上記の問題点を鑑みて、ＥＳＤによる半導体内部回路の破壊を防止し、かつミリ波・準ミリ波帯のような高周波領域において当該半導体内部回路の高周波特性の劣化が発生しないＥＳＤ保護回路を提供する。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の静電気放電保護回路は、半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、半導体基板と、前記半導体基板の上方に形成された第１の誘電体層と、前記第１の誘電体層の表面上に形成されている配線層とを備え、前記配線層は、一端がパッドに接続され、他端が前記半導体回路に接続された第１の信号線と、一端が前記第１の信号線に接続され、他端が接地された第２の信号線とを含む。
【００２０】
これにより、第２の信号線の線路長に応じた周波数成分以外が、第１の信号線に発生する信号から除去される。静電気放電による信号は１ＧＨｚ以下の低周波信号であるので、この構成により、第２の信号線を介して接地電位へと流れる。言い換えると、静電気放電による信号は半導体集積回路へは入力されない。その結果、静電気放電による半導体集積回路の破壊を防止できる。
【００２１】
また、第２の信号線の線路長を、半導体集積回路の入出力信号の周波数に対応する長さにすることで、静電気放電保護回路において半導体集積回路の高周波特性の劣化を防止できる。
【００２２】
また、さらに、前記誘電体層の裏面上に形成されている第１の接地電極層を備えてもよい。
【００２３】
また、前記第１の接地電極層は、前記第１の誘電体層の前記半導体基板側に形成されてもよい。
【００２４】
これにより、第１の信号線を伝達する高周波信号の半導体基板への漏れを防止するので、高周波信号の損失を低減できる。また、導電性基板に回路が形成されている場合、第１の接地電極層により当該回路からの影響を遮断できるので、静電気放電保護回路は、当該回路からの影響を受けにくくなる。
【００２５】
また、前記静電気放電保護回路はさらに、前記第１の接地電極層と配線層とを前記第１の誘電体層を介して電気的に接続するコンタクトを備え、前記第２の信号線の他端は、前記コンタクトを介して前記第１の接地電極層に電気的に接続されてもよい。
【００２６】
また、さらに、前記配線層上に形成されている第２の誘電体層と、前記第２の誘電体層上に形成されている第２の接地電極層とを備えてもよい。
【００２７】
これにより、半導体集積回路をフリップチップ実装する場合に、フリップチップ実装基板及びアンダーフィル樹脂から半導体集積回路の入出力信号への影響を低減できる。
【００２８】
また、前記第１の誘電体層及び前記第２の誘電体層のうち、前記第１の信号線又は前記第２の信号線と接している箇所は、第１の材料からなる粒子が第２の材料中に分散されたナノコンポジット膜を含んでもよい。
【００２９】
誘電率の高いナノコンポジット膜を用いることで、第１の信号線及び第２の信号線の線路長を短くできる。したがって、ＥＳＤ保護回路が小型化できる。
【００３０】
また、前記第１の材料の粒径は１ｎｍ以上かつ２００ｎｍ以下であってもよい。また、前記第１の材料はセラミクスであってもよい。この場合において、セラミクスはチタン酸ストロンチウムまたはチタン酸バリウムストロンチウムであってもよい。
【００３１】
また、前記第２の材料は、ベンゾシクロブテン、ポリイミド、ポリテトラフルオロエチレンまたはポリフェニレンオキシドであってもよい。
【００３２】
また、前記第２の信号線は、線路長に応じた周波数成分以外を前記第１の信号線に発生する信号から除去し、前記線路長に応じた周波数成分は、２０ＧＨｚ以上のいずれかの周波数であってもよい。
【００３３】
これにより、静電気放電によって発生する周波数が１ＧＨｚ以下の信号が半導体集積回路に入力することを完全に遮断できる。
【発明の効果】
【００３４】
本発明の静電気放電保護回路によれば、ＥＳＤによる半導体内部回路の破壊を防止し、かつミリ波・準ミリ波帯のような高周波領域において当該半導体内部回路の高周波特性が劣化しない静電気放電保護回路を提供する。
【図面の簡単な説明】
【００３５】
【図１】ＥＳＤ保護回路の構成を示す断面図である。
【図２】ＥＳＤ保護回路の構成の一例を示す図である。
【図３】ＥＳＤ保護回路の回路構成を模式的に示す図である。
【図４】ＥＳＤ保護回路及び入出力５０Ω整合１段アンプの特性評価結果を示す図である。
【図５】ＥＳＤ保護回路の回路構成の他の一例を模式的に示す図である。
【図６】変形例のＥＳＤ保護回路の構成を示す断面図である。
【図７】変形例のＥＳＤ保護回路の他の一例の構成を示す断面図である。
【図８】従来のＥＳＤ保護回路とキャパシタとの構成を示す回路図である。
【図９】従来のＥＳＤ保護回路の容量成分による損失の発生を示す図である。
【発明を実施するための形態】
【００３６】
本発明の静電気放電保護回路は、半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、半導体基板と、前記半導体基板の上方に形成された第１の誘電体層と、前記第１の誘電体層の表面上に形成されている配線層とを備え、前記第２の配線層は、一端がパッドに接続され、他端が前記半導体回路に接続された第１の信号線と、一端が前記第１の信号線に接続され、他端が接地された第２の信号線とを含む。また、静電気放電保護回路はさらに、第１の誘電体層の裏面上に形成されている第１の接地電極層を備え、その第１の接地電極層は、第１の誘電体層の半導体基板側に形成されている。
【００３７】
以下、本発明の実施形態について図面を参照して説明する。
【００３８】
図１は実施形態に係るＥＳＤ保護回路の構成を示す断面図である。図１において、ＥＳＤ保護回路１００は、例えばシリコン（Ｓｉ）などの導電性半導体基板１０と、誘電体層１３ａ〜１３ｃ（以降、特に区別しない場合は誘電体層１３）、第１の配線層１４と、第２の配線層１５と、第３の配線層１６とを有する。なお、導電性半導体基板１０は、導電性半導体基板部１１と、導電性半導体配線部１２とを有する。
【００３９】
導電性半導体基板１０は、例えばＳｉ基板とＳｉ基板上に形成された回路素子及び配線層とから構成される。
【００４０】
誘電体層１３は、樹脂が用いられ、具体的には、比誘電率及び誘電体損失が低い材料（例えばＢＣＢ（ベンゾシクロブテン））である。ただし、誘電体層１３は、比誘電率及び誘電損失が低い材料であればよく、ＢＣＢに代えて、ポリイミド、テトラフルオロエチレンまたはポリフェニレンオキシド等を用いても構わない。誘電体層１３のうち、誘電体層１３ｂ及び誘電体層１３ｃは、第１の配線層１４、第２の配線層１５及び第３の配線層１６とともにストリップライン構造を構成する誘電体に相当する。
【００４１】
第１の配線層１４は、誘電体層１３ａ上に形成されている第１の接地電極層であり、ストリップライン構造を構成するグランド層に相当し、例えば、Ａｌ、Ｃｕ、Ａｕ、あるいはそれらを含む合金等で形成された膜である。第１の配線層１４が接地されていることで、第２の配線層１５に発生する電界が導電性半導体基板１０内に進入して第２の配線層１５を伝達する信号に損失が発生することを防止できる。
【００４２】
第２の配線層１５は、誘電体層１３ｂ上に形成され、信号を伝送する信号線であり、例えばＡｌ又はＣｕ等である。この第２の配線層１５は、ストリップライン構造を構成する信号線に相当する。また、第２の配線層１５は、主プロセスで導電性半導体基板１０を形成した後のポストプロセスで形成されているので、第２の配線層１５で構成された信号線は低損失な配線となる。具体的には、ポストプロセスで形成されることにより、第２の配線層１５の積層方向の厚みを、例えば３〜１０μｍや４〜６μｍなど厚くすることができ、その結果、信号線は低抵抗となる。この第２の配線層１５は、第１の配線層１４と１０μｍ以上離間されて形成されている。なお、１５μｍ以上離間されて形成されていることが好ましい。
【００４３】
第３の配線層１６は、誘電体層１３ｃ上に形成されている第２の接地電極層であり、第１の配線層１４と同様にストリップライン構造を構成するグランド層に相当し、例えば、Ａｌ、Ｃｕ、Ａｕ、あるいはそれらを含む合金等で形成された膜である。第３の配線層１６がグランド層となっていることで、ＥＳＤ保護回路１００をフリップチップ実装する際、実装基板やアンダーフィル樹脂などの影響を受けないようにできる。この第３の配線層１６は、第２の配線層１５と１０μｍ以上離間されて形成されている。なお、１５μｍ以上離間されて形成されていることが好ましい。
【００４４】
なお、第３の配線層１６は、グランド層としなくてもよい。この場合、第２の配線層１５は、第１の配線層１４と、誘電体層１３ｂとともに、マイクロストリップライン構造となる。また、この場合、第３の配線層１６を除去しても構わない。
【００４５】
図２は、ＥＳＤ保護回路１００の構成の一例を示す図である。同図に示すように、第２の配線層１５は、第１の信号線１７と３つの第２の信号線１８とを含む。
【００４６】
第１の信号線１７は、一端がパッドに接続され、他端が半導体内部回路に接続され、半導体内部回路とパッドとの間で、高周波信号を伝送する。
【００４７】
第２の信号線１８はそれぞれ、一端が第１の信号線１７に接続され、他端がコンタクト１９を介して第１の配線層１４及び第３の配線層１６に接続されている。この第２の信号線１８は、線路長（図中のｘ方向の長さ）に応じた周波数以外を、第１の信号線１７から除去する。
【００４８】
図３は、ＥＳＤ保護回路１００の回路構成を模式的に示す図である。図３において、図８と同じ構成要素には同一の符号を附すことにより説明を省略する。
【００４９】
ＥＳＤ保護回路１００は、第１のストリップライン２１と、第２のストリップライン２２とを有する。なお、同図に示す第１のストリップライン２１を全て合わせたものが有する特性（例えば、容量値、インダクタンス及び伝送損失など）は、図２に示した第１の信号線１７を信号線とするストリップライン構造が有する特性に対応する。また、第２のストリップライン２２それぞれが有する特性は、図２に示した第２の信号線１８を信号線とするストリップライン構造が有する特性に対応する。
【００５０】
なお、同図においては、コンタクト１９に発生する寄生容量及び寄生インダクタンスはないものとし、さらに、コンタクト１９の長さもないものとしている。
【００５１】
第２のストリップライン２２は、ショートスタブとして用いられる。具体的には、第１のストリップライン２１は第２のストリップライン２２を介してグランドに接続されているので、第１のストリップライン２１を伝送する信号のうち、低周波信号は全て外部に放出される。
【００５２】
また、第２のストリップライン２２の長さを、例えば６０ＧＨｚの高周波信号に対しては、第１のストリップライン２１と第２のストリップライン２２との接続点において、第２のストリップライン２２側がオープンに見えるように調整する。言い換えると、第２の信号線１８の長さを調節する。これにより、第１のストリップライン２１を伝送する信号のうち６０ＧＨｚの高周波信号は、第１のストリップライン２１と第２のストリップライン２２との接続点で損失することなく半導体内部回路１０２に入力される。
【００５３】
このように、第２のストリップライン２２は、第１のストリップライン２１に発生している信号のうち、線路長に応じた周波数帯及びその周波数帯付近の周波数以外を、当該信号の進行方向に対して第２のストリップライン２２の接続点以降の第１のストリップライン２１から除去する。言い換えると、第２のストリップライン２２は、第２の信号線１８の線路長に応じた周波数帯及びその周波数帯付近以外の周波数のみを接続点以降の第１のストリップライン２１へ通過させる。
【００５４】
次に、上記のような構成を有するＥＳＤ保護回路１００を、６０ＧＨｚ帯の入出力５０Ω整合１段アンプに挿入した場合の特性について説明する。
【００５５】
図４は、ＥＳＤ保護回路１００及び入出力５０Ω整合１段アンプの特性評価結果を示す図である。
【００５６】
図４（ａ）は、従来のＥＳＤ保護ダイオード１０４及び１０５を有するＥＳＤ保護回路１０３を用いた場合の特性を示す表である。なお、このＥＳＤ保護ダイオード１０４及び１０５は導電性半導体基板１０を形成する主プロセスにおいて形成されている。図４（ｂ）は、本発明のＥＳＤ保護回路１００を用いた場合の特性を示す表である。
【００５７】
具体的には、図４（ａ）及び図４（ｂ）は、ＥＳＤ保護回路１０３又は１００を、例えば６０ＧＨｚ帯の入出力５０Ω整合１段アンプに挿入し、ＥＳＤ保護回路１０３又は１００を含む５０Ω整合１段アンプの６０ＧＨｚにおける利得を示す表である。ここで、図４（ｂ）に示す入出力整合回路をポストプロセス配線にて構成した５０Ω整合１段アンプの６０ＧＨｚ帯でのゲインは５．６ｄＢである。この５０Ω整合１段アンプのゲインが、従来例にて示した図９の入出力整合回路が主プロセスで形成された５０Ω整合１段アンプの６０ＧＨｚ帯でのゲイン（４．４ｄＢ）より向上しているのは、５０Ω整合１段アンプ内の配線（入出力整合回路を含む）も、ポストプロセスで形成されたので、５０Ω整合１段アンプ内で生じる損失が低減したからである。
【００５８】
図４（ａ）から、６０ＧＨｚにおいて、従来のＥＳＤ保護回路１０３を用いた場合の損失は０．７ｄＢである。これに対し、図４（ｂ）から、ＥＳＤ保護回路１００を挿入した際の６０ＧＨｚでのゲインは５．５ｄＢとなり、ＥＳＤ保護回路１００での損失は約０．１ｄＢである。このように、ＥＳＤ保護回路１００は、高周波特性の劣化を著しく抑制することができた。
【００５９】
図４（ｃ）は、本発明のＥＳＤ保護回路１００の周波数特性を示すグラフであり、周波数に対するＥＳＤ保護回路１００を含む１段アンプのゲインが示されている。同図より、１ＧＨｚ以下の低周波領域でのゲインが抑制されていることが確認できる。つまり、ＥＳＤにより発生した信号は、ＥＳＤ保護回路１００において十分に除去されている。
【００６０】
このように、本発明のＥＳＤ保護回路１００は、第２の信号線１８の長さを、半導体内部回路１０２の入出力信号の周波数帯及びその周波数帯付近の周波数に対応する長さにすることで、半導体内部回路１０２の入出力信号の周波数帯及びその周波数帯付近の周波数以外の周波数を除去できる。これにより、ＥＳＤにより発生した低周波信号が半導体内部回路１０２に入力されてＥＳＤが破壊されることを防止する。
【００６１】
また、導電性半導体基板１０と第２の配線層１５との間にグランド層である第１の配線層１４があるので、第１の信号線１７を伝達する高周波信号が導電性半導体基板１０に漏れることを防止でき、高周波信号の損失を低減できる。
【００６２】
なお、本実施形態のＥＳＤ保護回路１００が備えるショートスタブ、すなわち第２のストリップライン２２は３段構成としているが、この第２のストリップライン２２は何段連ねても構わない。図５のように第２のストリップライン２２を１段構成とするＥＳＤ保護回路１００’であっても、ＥＳＤ保護回路１００’での損失はほぼ発生しない。しかし、段数を連ねると、より確実にＥＳＤを外部に除去することが可能となる。
【００６３】
（変形例）
本変形例のＥＳＤ保護回路は、誘電体層１３ｂ及び誘電体層１３ｃのうち、第１の信号線１７又は第２の信号線１８と接している箇所は、第１の材料からなる粒子が第２の材料中に分散されたナノコンポジット膜を含む。
【００６４】
図６は、本変形例のＥＳＤ保護回路の構成を示す断面図である。図６において、図１と同じ構成要素には同一の符号を附すことにより説明を省略する。
【００６５】
同図に示すように本変形例のＥＳＤ保護回路２００Ａにおいて、第２の配線層１５の周囲にはナノコンポジット膜３１が形成されている。具体的には、ナノコンポジット膜３１は、第２の配線層１５と第１の配線層１４との間と、第２の配線層１５と第３の配線層１６との間に形成されており、第２の配線層１５を囲んでいることが好ましい。ここでいうナノコンポジット膜３１は、比誘電率が大きい第１の材料からなる微細粒子が、比誘電率及び誘電損失が小さい第２の材料中に分散した材料からなる膜である。
【００６６】
本変形例では、第１の材料にチタン酸ストロンチウム（ＳＴＯ）を用い、第２の材料にＢＣＢを用いた例について説明する。ナノコンポジット膜３１の比誘電率は、ＢＣＢ膜中に分散させる微細粒子の比誘電率及び散量によって制御することができる。このため、比誘電率を数１０〜数１０００の範囲で自由に設定することができる。
【００６７】
さらに、ナノコンポジット膜３１は、ベースがＢＣＢ膜であるため、ＢＣＢ膜と同様にスピンコート法により容易に形成することができる。このため、従来の製造工程を変更することなく用いることが可能である。また、ナノコンポジット膜３１は、ＢＣＢ膜にＳＴＯを分散させて形成するため、特定の領域を選択して形成することも可能である。ナノコンポジット膜３１の厚さは、例えば５μｍ以上又は１０μｍ以上であり、幅は、例えば５μｍ〜６０μｍ又は２０μｍ〜４０μｍである。なお、ナノコンポジット膜３１の幅は、他の配線に影響が出ないならさらに長くても良い。
【００６８】
図１では、高周波信号線として使用する第２の配線層１５の周囲の誘電体層１３ｂ及び１３ｃが比誘電率が低いＢＣＢを使用しているため、第１の信号線１７及び第２の信号線１８の線路長が長くなり、ＥＳＤ保護回路１００のサイズが大きくなる。図６のようにＥＳＤ保護回路２００Ａを構成する第２の配線層１５で形成された第１の信号線１７及び第２の信号線１８の周りを選択的に比誘電率の高いナノコンポジット膜３１とすることにより、ＥＳＤ保護回路２００Ａのサイズを小さくすることが可能である。
【００６９】
なお、本変形例において、ナノコンポジット膜３１に用いる第１の材料にＳＴＯを用いたが、比誘電率が大きく、微細粒子に加工できるものであればどのようなものでも良い。例えば、チタン酸バリウムストロンチウム（ＢＳＴ）またはチタン酸バリウム（ＢＴＯ）等を用いることができ、その他にも比誘電率が数１０から数１００程度のセラミクス等を用いることができる。また、比誘電率が異なる複数の材料を用いても良い。
【００７０】
また、第１の材料の粒径は、第２の材料中に練りこみ分散させることができればよく、粒径が小さいほど好ましい。具体的には、１μｍ以下が好ましく、１ｎｍ〜２００ｎｍ程度の範囲であれば特に良好な特性を得ることができる。
【００７１】
また、第１の材料の濃度は、必要とする比誘電率により選択すればよいが、例えばＳＴＯとＢＣＢとの組み合わせの場合には９０％程度まで高くすることができる。
【００７２】
また、本変形例において、ナノコンポジット膜３１は、第１の信号線１７及び第２の信号線１８の周りを囲んでいるとしたが、第１の信号線１７及び第２の信号線１８と第１の配線層１４との間と、第１の信号線１７及び第２の信号線１８と第３の配線層１６との間とに形成されているだけでもよい。つまり、ナノコンポジット膜３１は、誘電体層１３と第２の配線層１５とが接する箇所のうち、第１の配線層１４または第３の配線層１６と対向する第２の配線層１５の面の周囲にのみ形成されていてもよい。
【００７３】
また、図７に示すように、ナノコンポジット膜３１が第１の配線層１４及び第３の配線層１６に接していてもよい。
【００７４】
なお、本発明は、半導体内部回路１０２が、例えば２０ＧＨｚ以上の高周波で動作している場合に効果を奏するが、特に５０ＧＨｚ以上の高周波においては効果が顕著である。
【産業上の利用可能性】
【００７５】
本発明に係るＥＳＤ保護回路によれば、寄生容量が付加するような素子を使用することなく、低損失の伝送線路を用いることで、半導体内部回路をＥＳＤから高周波特性を劣化させることなく保護することができ、各種通信機器やレーダ装置などの半導体装置に利用することができる。
【符号の説明】
【００７６】
１０ 導電性半導体基板
１１ 導電性半導体基板部
１２ 導電性半導体配線部
１３、１３ａ、１３ｂ、１３ｃ 誘電体層
１４ 第１の配線層
１５ 第２の配線層
１６ 第３の配線層
１７ 第１の信号線
１８ 第２の信号線
１９ コンタクト
２１ 第１のストリップライン
２２ 第２のストリップライン
３１ ナノコンポジット膜
１００、１００’、１０３、２００Ａ、２００Ｂ ＥＳＤ保護回路
１０１ 高周波信号入出力パッド
１０２ 半導体内部回路
１０４、１０５ ＥＳＤ保護ダイオード
１０６、１１１、１１２ キャパシタ
【特許請求の範囲】
【請求項１】
半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、
半導体基板と、
前記半導体基板の上方に形成された第１の誘電体層と、
前記第１の誘電体層の表面上に形成されている配線層とを備え、
前記配線層は、
一端がパッドに接続され、他端が前記半導体集積回路に接続された第１の信号線と、
一端が前記第１の信号線に接続され、他端が接地された第２の信号線とを含む
静電気放電保護回路。
【請求項２】
さらに、前記誘電体層の裏面上に形成されている第１の接地電極層を備える
請求項１記載の静電気放電保護回路。
【請求項３】
前記第１の接地電極層は、前記第１の誘電体層の前記半導体基板側に形成されている
請求項１記載の静電気放電保護回路。
【請求項４】
前記静電気放電保護回路はさらに、前記第１の接地電極層と前記配線層とを前記第１の誘電体層を介して電気的に接続するコンタクトを備え、
前記第２の信号線の他端は、前記コンタクトを介して前記第１の接地電極層に電気的に接続される
請求項２または３に記載の静電気放電保護回路。
【請求項５】
さらに、前記配線層上に形成されている第２の誘電体層と、
前記第２の誘電体層上に形成されている第２の接地電極層とを備える
請求項２〜４のいずれか１項に記載の静電気放電保護回路。
【請求項６】
前記第１の誘電体層及び前記第２の誘電体層のうち、前記第１の信号線又は前記第２の信号線と接している箇所は、第１の材料からなる粒子が第２の材料中に分散されたナノコンポジット膜を含む
請求項５記載の静電気放電保護回路。
【請求項７】
前記第１の材料の粒径は、１ｎｍ以上かつ２００ｎｍ以下である
請求項６記載の静電気放電保護回路。
【請求項８】
前記第１の材料はセラミクスである
請求項７記載の静電気放電保護回路。
【請求項９】
前記セラミクスは、チタン酸ストロンチウムまたはチタン酸バリウムストロンチウムである
請求項８記載の静電気放電保護回路。
【請求項１０】
前記第２の材料は、ベンゾシクロブテン、ポリイミド、ポリテトラフルオロエチレンまたはポリフェニレンオキシドである
請求項６〜９のいずれか１項に記載の静電気放電保護回路。
【請求項１１】
前記第２の信号線は、線路長に応じた周波数帯及びその周波数帯付近の周波数以外を前記第１の信号線に発生する信号から除去し、
前記線路長に応じた周波数帯及びその周波数帯付近の周波数は、２０ＧＨｚ以上のいずれかの周波数である
請求項１〜１０のいずれか１項に記載の静電気放電保護回路。
【請求項１】
半導体集積回路に接続され、静電気放電から前記半導体集積回路を保護する静電気放電保護回路であって、
半導体基板と、
前記半導体基板の上方に形成された第１の誘電体層と、
前記第１の誘電体層の表面上に形成されている配線層とを備え、
前記配線層は、
一端がパッドに接続され、他端が前記半導体集積回路に接続された第１の信号線と、
一端が前記第１の信号線に接続され、他端が接地された第２の信号線とを含む
静電気放電保護回路。
【請求項２】
さらに、前記誘電体層の裏面上に形成されている第１の接地電極層を備える
請求項１記載の静電気放電保護回路。
【請求項３】
前記第１の接地電極層は、前記第１の誘電体層の前記半導体基板側に形成されている
請求項１記載の静電気放電保護回路。
【請求項４】
前記静電気放電保護回路はさらに、前記第１の接地電極層と前記配線層とを前記第１の誘電体層を介して電気的に接続するコンタクトを備え、
前記第２の信号線の他端は、前記コンタクトを介して前記第１の接地電極層に電気的に接続される
請求項２または３に記載の静電気放電保護回路。
【請求項５】
さらに、前記配線層上に形成されている第２の誘電体層と、
前記第２の誘電体層上に形成されている第２の接地電極層とを備える
請求項２〜４のいずれか１項に記載の静電気放電保護回路。
【請求項６】
前記第１の誘電体層及び前記第２の誘電体層のうち、前記第１の信号線又は前記第２の信号線と接している箇所は、第１の材料からなる粒子が第２の材料中に分散されたナノコンポジット膜を含む
請求項５記載の静電気放電保護回路。
【請求項７】
前記第１の材料の粒径は、１ｎｍ以上かつ２００ｎｍ以下である
請求項６記載の静電気放電保護回路。
【請求項８】
前記第１の材料はセラミクスである
請求項７記載の静電気放電保護回路。
【請求項９】
前記セラミクスは、チタン酸ストロンチウムまたはチタン酸バリウムストロンチウムである
請求項８記載の静電気放電保護回路。
【請求項１０】
前記第２の材料は、ベンゾシクロブテン、ポリイミド、ポリテトラフルオロエチレンまたはポリフェニレンオキシドである
請求項６〜９のいずれか１項に記載の静電気放電保護回路。
【請求項１１】
前記第２の信号線は、線路長に応じた周波数帯及びその周波数帯付近の周波数以外を前記第１の信号線に発生する信号から除去し、
前記線路長に応じた周波数帯及びその周波数帯付近の周波数は、２０ＧＨｚ以上のいずれかの周波数である
請求項１〜１０のいずれか１項に記載の静電気放電保護回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２５１６６９（Ｐ２０１０−２５１６６９Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−１０２３５１（Ｐ２００９−１０２３５１）
【出願日】平成２１年４月２０日（２００９．４．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月２０日（２００９．４．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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