駆動回路、駆動装置、プリントヘッド及び画像形成装置
【課題】多数の発光サイリスタが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を軽減する。
【解決手段】プリントヘッド１３は、走査回路部１００及び主発光部２００を有し、これらがデータ駆動部６０及びクロック駆動回路７０に接続されている。主発光部２００は、複数段の発光サイリスタ２１０により構成されている。走査回路部１００は、クロック駆動回路７０から供給される２相の第１、第２クロックＣ１，Ｃ２により駆動され、主発光部２００にトリガ電流を流してオン／オフ動作させる。非発光時におけるデータ端子ＤＡの電位を分圧抵抗６４，６５で分圧することにより、多数の発光サイリスタ２１０−１〜２１０−ｎが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を軽減することが可能となる。
【解決手段】プリントヘッド１３は、走査回路部１００及び主発光部２００を有し、これらがデータ駆動部６０及びクロック駆動回路７０に接続されている。主発光部２００は、複数段の発光サイリスタ２１０により構成されている。走査回路部１００は、クロック駆動回路７０から供給される２相の第１、第２クロックＣ１，Ｃ２により駆動され、主発光部２００にトリガ電流を流してオン／オフ動作させる。非発光時におけるデータ端子ＤＡの電位を分圧抵抗６４，６５で分圧することにより、多数の発光サイリスタ２１０−１〜２１０−ｎが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を軽減することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発光サイリスタからなる発光サイリスタアレイを駆動する駆動回路、駆動装置、プリントヘッド、及び画像形成装置に関するものである。
【背景技術】
【０００２】
従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子として発光サイリスタを多数配列させて露光部を形成したものがある。発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１対Ｎに対応（Ｎ＞１）するように設けられ、その発光サイリスタのゲートを用いて発光させるべき発光サイリスタ位置を指定し、アノード及びカソード間に流す電流値により、発光パワーを制御している。
【０００３】
発光サイリスタを用いたプリントヘッドとして、自己走査型と呼ばれる構成のものが、例えば、下記の特許文献１に記載されている。特許文献１には、サイリスタを用いてシフトレジスタとして動作する走査回路と、発光サイリスタを用いて主たる発光を担う主発光部とを備え、その走査回路からの指令によって駆動すべき主発光部内の発光サイリスタの位置が順次指定される構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１９５７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の自己走査型のプリントヘッドでは、次のような課題があった。
主発光部内における発光サイリスタのアノード及びカソードは、共通に接続されており、これらの合算として主発光部内の発光サイリスタのアノード・カソード間に、大きな静電容量が形成されている。そのため、主発光部内の発光サイリスタを順次駆動する時に、その静電容量に起因して駆動電流の立ち上がり時間を多く必要とし、駆動電流波形にも遅延時間が生じ、発光に寄与しない非発光時間の時間割合が多くなる。その結果、動作速度を速くすることができず、プリントヘッド及びそれを用いたプリンタ等の画像形成装置における印刷速度の向上を阻害する原因となっている。
【０００６】
このような理由から、発光サイリスタの静電容量に起因する駆動電流の立ち上がり時間を短縮できる構成が切望されていた。
【課題を解決するための手段】
【０００７】
本発明の内の第１の発明の駆動回路は、第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が第１電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する回路である。そして、この第１の発明の駆動回路は、前記第１電源とは異なる第２電源と前記共通端子との間に接続され、データに基づきオン／オフ動作して前記共通端子を高／低論理レベルに駆動するスイッチ素子と、前記第１電源と前記共通端子との間に接続された第１分圧抵抗と、前記共通端子と前記第２電源との間に接続された第２分圧抵抗とを有している。
【０００８】
第２の発明の駆動装置は、前記第１の発明の駆動回路と、走査回路部と、クロック駆動回路とを備えている。
【０００９】
前記走査回路部は、第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記第１電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する回路である。前記クロック駆動回路は、前記第１電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する回路である。
【００１０】
そして、この第２の発明の駆動装置において、奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、奇数段の前記走査サイリスタにおける前記第２制御端子と偶数段の前記走査サイリスタにおける前記第２制御端子とは、ダイオードを介してそれぞれ接続されている。
【００１１】
第３の発明のプリントヘッドは、前記第１の発明における発光サイリスタアレイと、前記第２の発明の駆動装置とを備えている。
【００１２】
第４の発明の画像形成装置は、前記第３の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成する構成になっている。
【発明の効果】
【００１３】
本発明の内の第１の発明の駆動回路、第２の発明の駆動装置、及び第３の発明のプリントヘッドによれば、スイッチ素子及び分圧抵抗を用いた駆動回路により、発光サイリスタアレイを駆動するようにしたので、多数の発光サイリスタが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を、非発光時における共通端子の電位を分圧抵抗で分圧することで、軽減することが可能となる。これにより、プリントヘッドにより露光駆動される像担持体の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。
【００１４】
第４の発明の画像形成装置によれば、前記第３の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は本発明の実施例１における図６のプリントヘッド１３の構成を示す回路図である。
【図２】図２は本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。
【図４】図４は図３中の基板ユニットを示す斜視図である。
【図５】図５は図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。
【図６】図６は本発明の実施例１における図５中のプリントヘッド１３の概略の構成を示すブロック図である。
【図７】図７は図１中の発光サイリスタ２１０を示す構成図である。
【図８】図８は図１の動作を示すタイミングチャートである。
【図９】図９は実施例１の図１中のデータ駆動部６０と比較例との構成の対比を示す回路図である。
【図１０】図１０は比較例のデータ駆動部６０Ａにおける動作を説明する図である。
【図１１】図１１は実施例１のデータ駆動部６０における動作を説明する図である。
【図１２】本発明の実施例１の変形例におけるデータ駆動部６０Ｂを示す回路図である。
【図１３】本発明の実施例２におけるプリントヘッドの構成を示す回路図である。
【図１４】図１４は図１３中の発光サイリスタ２１０Ｃを示す構成図である。
【図１５】図１５は図１３の動作を示すタイミングチャートである。
【図１６】図１６は実施例２のデータ駆動部６０Ｃにおける動作を説明する図である。
【発明を実施するための形態】
【００１６】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１７】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
【００１８】
この画像形成装置１は、被駆動素子（例えば、発光素子として３端子発光サイリスタ）を用いた発光サイリスタアレイを有する半導体複合装置を備えた露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００１９】
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向の上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５とが配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２０】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２１】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。
【００２２】
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２３】
このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００２４】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００２５】
（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
【００２６】
図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数の半導体集積回路（以下「ＩＣ」という。）チップ１３ｃとにより構成されている。各ＩＣチップ１３ｃには、自己走査部としての走査回路部１００が集積され、更にこの上に、発光素子列（例えば、発光サイリスタアレイ）が略直線状に配列された主発光部２００が配置されている。各ＩＣチップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。
【００２７】
複数のＩＣチップ１３ｃにおける主発光部２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｄが配置され、このロッドレンズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。
【００２８】
（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。この図５では、説明を簡単にするために、１つのプロセスユニット（例えば、マゼンタのプロセスユニット）１０−３を制御するための構成が示されている。
【００２９】
図５に示すプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、及びタイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、各プロセスユニット１０−１〜１０−４のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。
【００３０】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。
【００３１】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７及び用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。
【００３２】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む。）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた走査回路部１００及び主発光部２００を有している。
【００３３】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図２中の各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
【００３４】
その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出口センサ４６を通過してプリンタ外部へ排出される。
【００３５】
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源５１からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
【００３６】
（実施例１のプリントヘッド）
図６は、本発明の実施例１における図５中のプリントヘッド１３の概略の構成を示すブロック図である。
【００３７】
プリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された主発光部２００と、この主発光部２００を駆動する駆動装置５２とを備えている。駆動装置５２は、図４中のＩＣチップ１３ｃに形成され、２相の第１クロック信号（この「クロック信号」を以下単に「クロック」という。）及び第２クロックに基づき主発光部２００を走査するための信号を複数の出力端子Ｑ１〜Ｑｎから出力する走査回路部１００と、主発光部２００の共通端子ＩＮを高論理レベル（以下「Ｈレベル」という。）又は低論理レベル（以下「Ｌレベル」という。）に駆動するためのデータ駆動部６０と、走査回路部１００を駆動するための第１クロック及び第２クロックを生成して第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２からそれぞれ出力するクロック駆動回路７０とを有している。
【００３８】
走査回路部１００により走査される主発光部２００は、発光素子としての例えば複数段の正極ゲート型３端子サイリスタであるＰゲート型発光サイリスタ２１０（＝２１０−１〜２１０−ｎ，・・・）により構成されている。各発光サイリスタ２１０は、第１端子（例えば、アノード）、第２端子（例えば、カソード）、及び第１制御端子（例えば、ゲート）を有し、アノードが第１電源（例えば、３．３Ｖの電源電圧ＶＤＤを供給するＶＤＤ電源）に接続され、カソードがデータ信号（以下単に「データ」という。）としての駆動電流Ｉｏｕｔを流す共通端子ＩＮを介してデータ駆動部６０に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。各発光サイリスタ２１０は、アノード・カソード間に電源電圧ＶＤＤが印加された状態で、ゲートにトリガ信号（例えば、トリガ電流）が流れると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。
【００３９】
図１は、本発明の実施例１における図６のプリントヘッド１３の構成を示す回路図である。
【００４０】
この図１のプリントヘッド１３では、駆動装置５２を構成するデータ駆動部６０、クロック駆動回路７０及び走査回路部１００の内、走査回路部１００がプリントヘッド１３内に配置されているが、データ駆動部６０及びクロック駆動回路７０が印刷制御部４０内に配置された構成例が示されている。なお、データ駆動部６０及びクロック駆動回路７０は、図６に示すように、プリントヘッド１３の内部に配置しても良い。
【００４１】
図１に示すプリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された走査回路部１００及び主発光部２００を有し、これらが複数の接続ケーブル８０（＝８０−１〜８０−３）及び複数の接続コネクタ９０（＝９０−１〜９０−６）を介して、複数のデータ駆動部６０及びクロック駆動回路７０にそれぞれ接続されている。
【００４２】
主発光部２００を構成する複数段の発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）は、アノードがＶＤＤ電源に接続され、カソードが共通端子ＩＮを介して接続コネクタ９０−４に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０−１〜２１０−ｎ，・・・の総数は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３の場合、４９９２個であり、これらが配列されることになる。
【００４３】
走査回路部１００は、クロック駆動回路７０から第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９０−２，９０−３、接続ケーブル８０−２，８０−３、及び接続コネクタ９０−５，９０−６を介して供給される２相の第１クロックＣ１及び第２クロックＣ２により駆動され、主発光部２００にトリガ電流を流してオン／オフ動作させる回路である。この走査回路部１００は、複数段の３端子サイリスタ（例えば、ＰＮＰＮの４層からなるＰゲート型の走査サイリスタ）１１０（＝１１０−１〜１１０−ｎ、例えばｎ＝４９９２）と、複数段のダイオード１２０（＝１２０−２〜１２０−ｎ）と、複数の抵抗１３０（＝１３０−２〜１３０−ｎ）とを有し、自己走査型シフトレジスタにより構成されている。
【００４４】
各段の走査サイリスタ１１０（＝１１０−１〜１１０−ｎ）は、第３端子（例えば、アノード）、第４端子（例えば、カソード）、及び第２制御端子（例えば、ゲート）を有し、アノードが、ＶＤＤ電源に接続され、ゲートが、各出力端子Ｑ１〜Ｑｎを介して各段の発光サイリスタ２１０のゲートに接続されると共に、各抵抗１３０（＝１３０−１〜１３０−ｎ）を介して第２電源（例えば、接地電位に保持されたグランドＧＮＤ）に接続されている。
【００４５】
奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）のカソードは、抵抗１４１を介して、接続コネクタ９０−５に接続されている。偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎのカソードは、抵抗１４２を介して、接続コネクタ９０−６に接続されている。
【００４６】
初段の走査サイリスタ１１０−１のゲートは、ダイオード１２０−１のカソード・アノードを介して接続コネクタ９０−６に接続されている。初段から最終段までの走査サイリスタ１１０−１〜１１０−ｎにおいて、前段の走査サイリスタ１１０のゲートと、後段の走査サイリスタ１１０のゲートとの間は、各ダイオード１２０（＝１２０−２〜１２０−ｎ）のアノード・カソードを介して、それぞれ接続されている。各ダイオード１２０は、走査サイリスタ１１０−１〜１１０−ｎが順次オンする時の走査方向（例えば、図１において右方向）を決定するために設けられている。
【００４７】
各段の走査サイリスタ１１０と各段の発光サイリスタ２１０とは、半導体素子として同様なレイヤ構造を有し、且つ同様な回路動作を行うものであるが、各段の発光サイリスタ２１０は、主として発光機能を用いるものであるのに対して、各段の走査サイリスタ１１０においては、発光機能を必要とされないので、その上層をメタル膜等の非透光性材料で覆うことで遮光して用いられる。
【００４８】
走査回路部１００では、クロック駆動回路７０から第１及び第２クロック端子ＣＫ１，ＣＫ２を介して供給される２相の第１及び第２クロックＣ１，Ｃ２に基づき、走査サイリスタ１１０−１〜１１０−ｎが択一的にオン状態となり、このオン状態が主発光部２００に伝達され、発光サイリスタ２１０−１〜２１０−ｎの内から発光すべき発光サイリスタ２１０−１〜２１０−ｎを指令する働きをする。この走査回路部１００において、オン状態となる各段の走査サイリスタ１１０のオン状態が、２相の第１及び第２クロックＣ１，Ｃ２毎に隣接の走査サイリスタ１１０に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。
【００４９】
なお、図１中の破線で囲んで示す１００ａは、走査回路部１００及び主発光部２００の単位回路である。走査回路部１００及び主発光部２００は、その単位回路１００ａがｎ段接続された構成になっている。
【００５０】
主発光部２００に接続された複数のデータ駆動部６０は、駆動指令信号である制御信号ＤＲＶＯＮを生成し、複数の主発光部２００を時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。走査回路部１００に接続されたクロック駆動回路７０は、走査回路部１００に供給するための２相の第１、第２クロックＣ１，Ｃ２を第１、第２クロック端子ＣＫ１，ＣＫ２から出力する回路である。
【００５１】
図１においては、説明を簡略化するために１個のデータ駆動部６０のみが図示されている。複数の主発光部２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を有し、これらの発光サイリスタ２１０−１〜２１０−ｎ，・・・が複数の発光サイリスタ２１０−１〜２１０−ｎの組にグループ化され、各グループ毎に設けられたデータ駆動部６０によって、それらが同時並行的に分割駆動が行われる構成になっている。
【００５２】
一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した主発光部２００のチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を構成している。この際、データ駆動部６０は前記２６個の主発光部２００に対応して設けられ、これらのデータ駆動部６０における出力端子の総数は２６である。
【００５３】
一方、クロック駆動回路７０は、アレイ化した走査回路部１００のチップを駆動するものであるが、プリントヘッド１３の高速動作のためには、走査回路部１００毎に設けることが好ましい。しかし、プリントヘッド１３のデータ転送が低速で良い場合には、第１、第２クロック端子ＣＫ１，ＣＫ２と複数の走査回路部１００とを並列に接続することで、その回路を共用することができる。
【００５４】
データ駆動部６０は、制御信号ＤＲＶＯＮを生成するデータ制御回路６１と、その制御信号ＤＲＶＯＮに基づき主発光部２００を駆動する駆動回路としてのデータ駆動回路６２とを有している。データ駆動回路６２は、ノードＮとグランドＧＮＤとの間に接続され、制御信号ＤＲＶＯＮに基づきオン／オフ動作してノードＮをＨ／Ｌレベルに駆動するスイッチ素子（例えば、ＮチャネルＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）６３と、ＶＤＤ電源とノードＮとの間に接続された第１分圧抵抗６４と、ノードＮとグランドＧＮＤとの間に接続された第２分圧抵抗６５とを有している。ノードＮは、抵抗６６を介してデータ端子ＤＡに接続され、このデータ端子ＤＡが、接続コネクタ９０−１、接続ケーブル８０−１、及びプリントヘッド１３側の接続コネクタ９０−３を介して共通端子ＩＮに接続されている。
【００５５】
例えば、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＬレベルの場合、ＮＭＯＳ６３がオフ状態となり、分圧抵抗６４の働きにより、抵抗６６を介してデータ端子ＤＡがＨレベルとなる。このＨレベルの電位は、ＶＤＤ電源とグランドＧＮＤとの間の電圧を分圧抵抗６４と分圧抵抗６５とで分圧した値となる。この時、データ端子ＤＡをＨレベルとすることで、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のアノード・カソード間電圧が低下し、この発光サイリスタ２１０−１〜２１０−ｎを全て非発光状態にできる。
【００５６】
これに対し、制御信号ＤＲＶＯＮがＨレベルの場合、ＮＭＯＳ６３がオン状態となり、分圧抵抗６５を介してデータ端子ＤＡの電位が略ＧＮＤ電位にまで降下する。そのため、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）がオフ状態である場合には、接続コネクタ９０−１、接続ケーブル８０−１、接続コネクタ９０−４、及び共通端子ＩＮを介して、発光サイリスタ２１０−１〜２１０−ｎのカソード電位がＬレベルになる。これにより、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。
【００５７】
これらのデータ駆動部６０及びクロック駆動回路７０に使用されるＶＤＤ電源は、主発光部２００及び走査回路部１００で使用されるＶＤＤ電源と同一であり、例えば、電源電圧ＶＤＤが３．３Ｖである。
【００５８】
（実施例１の発光サイリスタ）
図７（ａ）〜（ｃ）は、図１中の発光サイリスタ２１０を示す構成図である。
【００５９】
図７（ａ）は、発光サイリスタ２１０の回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
【００６０】
図７（ｂ）は、発光サイリスタ２１０の断面構造を示す図である。発光サイリスタ２１０は、例えば、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により、Ｐ型ＧａＡｓウェハ基材２１１の上層に、所定の結晶をエピタキシャル成長させることで製造される。
【００６１】
即ち、Ｐ型ＧａＡｓウェハ基材２１１の上層に、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層２１２と、Ｎ型不純物を含ませ成層したＮ型層２１３と、Ｐ型不純物を含ませたＰ型層２１４と、Ｎ型不純物を含ませ成層したＮ型層２１５と、を順に積層させたＰＮＰＮの４層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。
【００６２】
前記エッチングの過程で、Ｐ型層２１４の一部の領域を露出させ、この領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＮ型層２１５の一部の領域を露出させ、この領域の一部に金属配線を形成してカソードＫを形成する。その後、Ｐ型ＧａＡｓウェハ基材２１１の底面に金属電極を形成して、アノードＡを形成する。
【００６３】
なお、図１中の走査サイリスタ１１０は、発光サイリスタ２１０の内部構造と同一である。
【００６４】
図７（ｃ）は、図７（ｂ）と対比させて描いた発光サイリスタ２１０の等価回路図である。発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１と、ＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とにより構成されている。ＰＮＰＴＲ２２１のエミッタが発光サイリスタ２１０のアノードＡに相当し、ＮＰＮＴＲ２２２のベースが発光サイリスタ２１０のゲートＧに相当し、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している。ＰＮＰＴＲ２２１のコレクタは、ＮＰＮＴＲ２２２のベースに接続され、ＰＮＰＴＲ２２１のベースが、ＮＰＮＴＲ２２２のコレクタに接続されている。
【００６５】
なお、図７に示した発光サイリスタ２１０では、ＧａＡｓウェハ基材２１１上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等といった材料を用いるものであっても良い。あるいは、シリコン基板やサファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮ等といった材料を成膜したものであっても良い。
【００６６】
（実施例１のプリントヘッドの概略動作）
図１のプリントヘッド１３において、クロック駆動回路７０から出力される第１、第２クロックＣ１，Ｃ２の内、第１クロックＣ１がＬレベルになると、これがクロック端子ＣＫ１から出力される。この第１クロックＣ１は、接続コネクタ９０−２、接続ケーブル８０−２、接続コネクタ９０−５、及び抵抗１４１を介して、走査サイリスタ１１０−１のカソードへ供給されるので、このカソードがＬレベルになる。第２クロックＣ２がＨレベルになると、これがクロック端子ＣＫ２から出力される。この第２クロックＣ２は、接続コネクタ９０−３、接続ケーブル８０−３、接続コネクタ９０−６、及びダイオード１２０−１を介して走査サイリスタ１１０−１のゲートへ供給されるので、このゲートがＨレベルになる。これにより、走査サイリスタ１１０−１のゲート・カソード間にトリガ電流が流れ、この走査サイリスタ１１０−１がオン状態になって走査回路部１００がシフト動作を開始し、次段以降の走査サイリスタ１１０−２〜１１０−ｎのゲートが順にＨレベルになって順次オンして行く。
【００６７】
発光サイリスタ２１０−１〜２１０−ｎの動作を考えるにあたり、走査サイリスタ１１０−１〜１１０−ｎのオンしている走査サイリスタ（例えば、１１０−２）に着目すると、そのゲートが電源電圧ＶＤＤに略等しいＨレベルになっている。発光サイリスタ２１０−２のアノードはＶＤＤ電源に接続されており、そのカソードがＬレベルにされると、発光サイリスタ２１０−２のアノード・カソード間には電圧が印加される。
【００６８】
一方、走査サイリスタ１１０−２のゲートと、発光サイリスタ２１０−２のゲートとは、それぞれ接続されているため、走査サイリスタ１１０−２のゲートと発光サイリスタ２１０−２のゲートとが同電位となる。この時、発光指令されている発光サイリスタ２１０−２のゲートのみが選択的にＨレベルにされるので、この発光サイリスタ２１０−２のゲートからカソード間にトリガ電流を生じ、発光サイリスタ２１０−２がターンオンすることになる。この際、発光サイリスタ２１０−２のカソードに流れる電流は、データ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であって、その発光サイリスタ２１０−２が発光状態となって駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【００６９】
（実施例１のプリントヘッドの詳細動作）
図８は、図１のプリントヘッド１３の詳細な動作を示すタイミングチャートである。
【００７０】
この図８では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝６，・・・）を順次点灯させる場合の動作波形が示されている。
【００７１】
本実施例１のように、走査サイリスタ１１０を用いた走査回路部１００の場合、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックＣ１，Ｃ２が用いられ、この２相のクロックＣ１，Ｃ２は、クロック駆動回路７０から出力される。
【００７２】
図８のタイミングチャートにおいて、時刻ｔ１前の左端部ａに示す状態においては、クロック端子ＣＫ１，ＣＫ２から出力されるクロックＣ１，Ｃ２がＨレベルになる。このクロックＣ１，Ｃ２のＨレベルは、走査回路部１００側の抵抗１４１，１４２を介して、奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）のカソードへ送られると共に、偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎのカソードへ送られる。
【００７３】
そのため、奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）の組のアノード・カソード間電圧が略ゼロとなり、そのカソード電流が遮断されて奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）の組がオフ状態になる。同様に、偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎの組のアノード・カソード間電圧も略ゼロとなり、そのカソード電流が遮断されて偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎの組もオフ状態になる。これにより、走査回路部１００の全ての走査サイリスタ１１０−１〜１１０−ｎがオフ状態になっている。
【００７４】
又、時刻ｔ１前の左端部ａに示す状態において、データ制御回路６１から出力される制御信号ＤＲＶＯＮは、Ｌレベルとなっており、ＮＭＯＳ６３がオフ状態で、データ端子ＤＡがＨレベルになる。そのため、共通端子ＩＮを介して発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のカソードがＨレベルであり、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のアノードが電源電圧ＶＤＤであるので、そのアノード・カソード間電圧が低下して、カソード電流が遮断される。これにより、発光サイリスタ２１０−１〜２１０−ｎもまたオフ状態になる。以下、
（１） 初段（１段目）走査サイリスタ１１０−１のターンオン過程
（２） ２段目走査サイリスタ１１０−２のターンオン過程
について説明する。
【００７５】
（１） 初段（１段目）走査サイリスタ１１０−１のターンオン過程
図８の時刻ｔ１において、クロック端子ＣＫ１から出力されるクロックＣ１は、ｂ部に示すようにＬレベルに立ち下がる。この時、クロック端子ＣＫ２から出力されるクロックＣ２は、Ｈレベルであるので、このＨレベルがダイオード１２０−１を順方向に通り、次いで走査サイリスタ１１０−１のゲート・カソード間を順方向に通り、Ｌレベルであるクロック端子ＣＫｌに至る経路にトリガ電流を生じる。これにより、走査サイリスタ１１０−１がターンオンする。
【００７６】
時刻ｔ２において、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＨレベルに立ち上がり、この制御信号ＤＲＶＯＮがデータ駆動回路６２に入力される。すると、ＮＭＯＳ６３がオンし、抵抗６６を介してデータ端子ＤＡがＬレベルに遷移する。これにより、発光サイリスタ２１０−１のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時、走査サイリスタ１１０−１がオンしているので、この走査サイリスタ１１０−１のゲート電位は、電源電圧ＶＤＤに略等しい電位になっている。
【００７７】
走査サイリスタ１１０−１と発光サイリスタ２１０−１とは、ゲート電位を共有しており、この時オン状態にある走査サイリスタ１１０−１のゲート電位は、電源電圧ＶＤＤに略等しい。前記データ端子ＤＡがＬレベルになると、発光サイリスタ２１０−１のカソード電位もまたＬレベル（略０Ｖ）であり、その発光サイリスタ２１０−１のゲート・カソード間には、電圧が印加されてゲート電流を生じ、発光サイリスタ２１０−１がターンオンする。その結果、発光サイリスタ２１０−１のカソードには、ｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【００７８】
時刻ｔ３において、制御信号ＤＲＶＯＮがＬレベルに立ち下がり、このＬレベルがデータ駆動回路６２に入力され、ＮＭＯＳ６３がオフする。すると、データ端子ＤＡがＨレベルに遷移し、発光サイリスタ２１０−１のアノード・カソード間電圧が低下する。これにより、カソード電流経路が遮断され、発光サイリスタ２１０−１がオフして、ｄ部に示すように、駆動電流Ｉｏｕｔは略ゼロとなる。
【００７９】
本実施例１では、発光サイリスタ２１０−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ｉｏｕｔの値に応じて定まる発光サイリスタ２１０による発光出力（発光パワー）と露光時間（＝ｔ３−ｔ２）との積であり、発光サイリスタ２１０−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を素子毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０−１を発光させる必要のない場合には、時刻ｔ２から時刻ｔ３の間の制御信号ＤＲＶＯＮをＬレベルのままとする。このように、制御信号ＤＲＶＯＮによって発光サイリスタ２１０の発光の有無もまた制御することができる。
【００８０】
（２） ２段目走査サイリスタ１１０−２のターンオン過程
時刻ｔ４において、クロック端子ＣＫ２から出力されるクロックＣ２は、ｅ部に示すように、Ｌレベルに立ち下がる。時刻ｔ４の直前において、走査サイリスタ１１０−１はオン状態にあり、ゲートがＨレベルになっている。このＨレベルは、ダイオード１２０−２により、走査サイリスタ１１０−２のゲートに伝達され、この走査サイリスタ１１０−２のゲート・カソード間を通り、クロック端子ＣＫ２に流入するゲート電流を生じる。この結果、走査サイリスタ１１０−２がターンオンする。
【００８１】
時刻ｔ５において、ｆ部に示すように、クロック端子ＣＫ１から出力されるクロックＣ１が、Ｈレベルに立ち上がる。これにより、走査サイリスタ１１０−１のカソード電流の経路が遮断され、この走査サイリスタ１１０−１はターンオフする。
【００８２】
時刻ｔ６において、制御信号ＤＲＶＯＮがＨレベルに立ち上がり、データ端子ＤＡはＬレベルに遷移する。データ端子ＤＡがＬレベルに遷移すると、発光サイリスタ２１０−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時刻ｔ６において、走査サイリスタ１１０−２は、オン状態にあり、走査サイリスタ１１０−１が、オフ状態になっている。このように、走査サイリスタ１１０−２はオンしているので、このゲートとゲート電位を共有している発光サイリスタ２１０−２はオンする。そのため、発光サイリスタ２１０−２のカソードには、ｇ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【００８３】
時刻ｔ７において、制御信号ＤＲＶＯＮがＬレベルに立ち下がり、データ端子ＤＡはＨレベルに遷移する。これにより、発光サイリスタ２１０−２のカソード電流経路が遮断され、この発光サイリスタ２１０−２はオフして、ｈ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。
【００８４】
以下同様に、クロックＣ１，Ｃ２の遷移によって、走査サイリスタ１１０−２〜１１０−ｎを順次オンすることができる。このように、走査サイリスタ１１０−１〜１１０−ｎの順次オン毎に、Ｈレベルの制御信号ＤＲＶＯＮを与えることで、発光サイリスタ２１０−１〜２１０−ｎを選択的に発光／非発光とすることができる。
【００８５】
（実施例１と比較例との構成の対比）
図９（ａ）、（ｂ）は、実施例１の図１中のデータ駆動部６０と比較例との構成の対比を示す回路図であり、同図（ａ）は図１中のデータ駆動部６０の回路図、及び、同図（ｂ）は比較例を示す回路図である。
【００８６】
実施例１のデータ駆動部６０に対応する比較例のデータ駆動部６０Ａでは、データ制御回路６１を有し、この出力側に、相補形ＭＯＳトランジスタからなるインバータ（以下「ＣＭＯＳインバータ」という。）が接続されている。ＣＭＯＳインバータは、ＮＭＯＳ６３及びＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）６７を有し、これらがＶＤＤ電源とグランドＧＮＤとの間に直列に接続されている。ＮＭＯＳ６３のゲート及びＰＭＯＳ６７のゲートは、データ制御回路６１の出力側に共通に接続され、そのＮＭＯＳ６３のドレイン及びＰＭＯＳ６７のドレインに、ノードＮを介して、抵抗６６が共通に接続されている。ＮＭＯＳ６３及びＰＭＯＳ６７からなるＣＭＯＳインバータは、データ制御回路６１から出力される制御信号ＤＲＶＯＮを反転し、抵抗６６を介してデータ端子ＤＡを駆動する構成になっている。
【００８７】
図９（ａ）に示す実施例１のデータ駆動部６０では、図９（ｂ）に示す比較例のデータ駆動部６０Ａ中のＰＭＯＳ６７を削除し、これに代えて、分圧抵抗６４，６５を設けた構成になっている。そのため、実施例１のデータ駆動部６０では、データ端子ＤＡのＬレベル電位が、比較例のデータ端子ＤＡと略等しい。一方、Ｈレベルにおいて、比較例が電源電圧ＶＤＤの電位に略等しいのに対して、実施例１では、電源電圧ＶＤＤの電位を分圧抵抗６４，６５で分圧した、電源電圧ＶＤＤより低い電位となる。
【００８８】
（比較例のデータ駆動部の動作説明）
図１０（ａ）、（ｂ）は、比較例のデータ駆動部６０Ａにおける動作を説明する図であり、同図（ａ）は模式的な回路図、及び同図（ｂ）は同図（ａ）の動作波形図である。
【００８９】
図１０（ａ）において、比較例のデータ駆動部６０Ａにおける出力側のデータ端子ＤＡには、プリントヘッド１３Ａが接続されている。プリントヘッド１３Ａは、簡略化してモデル化した等価回路として図示されている。
【００９０】
プリントヘッド１３Ａには、走査回路部１００Ａによりゲートが駆動される発光サイリスタ２１０が設けられている。発光サイリスタ２１０は、複数の発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードが並列接続されているものを代表として１素子として表現されている。発光サイリスタ２１０のアノード及びカソードには、これと並列にコンデンサ２１０ａ（静電容量値Ｃｊ）が接続されている。コンデンサ２１０ａは、発光サイリスタ２１０のアノード及びカソードに生じる静電容量がモデル化して示されている。
【００９１】
ここで、発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードに生じる静電容量は、各発光サイリスタ２１０においては比較的小さいが、発光サイリスタ２１０−１〜２１０−ｎの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、ｎ＝１９２とする場合、発光サイリスタ２１０−１〜２１０−ｎの全体においては、１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。
【００９２】
図１０（ａ）中の発光サイリスタ２１０は、複数の発光サイリスタ２１０−１〜２１０−ｎをモデル化したものであり、そのアノードがＶＤＤ電源に接続され、カソードがデータ駆動部６０Ａのデータ端子ＤＡに接続されている。又、コンデンサ２１０ａの両端は、発光サイリスタ２１０のアノード及びカソードにそれぞれ接続されている。
【００９３】
図１０（ｂ）における波形図は、各部の駆動波形（制御信号ＤＲＶＯＮ、ノードＮ、データ端子ＤＡ、発光サイリスタ２１０に流れるサイリスタ電流Ｉｆ、発光パワーＰｏ）を示すものであって、発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードに生じる静電容量Ｃｊに起因して生じる課題を説明するものである。
【００９４】
図１０（ｂ）における左端の時刻ｔ１の状態において、制御信号ＤＲＶＯＮはＬレベルである。このＬレベルは、ＮＭＯＳ６３及びＰＭＯＳ６７で構成されるＣＭＯＳインバータにて反転され、このＣＭＯＳインバータの出力側のノードＮの電位がＨレベル（≒電源電圧ＶＤＤ）となる。このため、データ端子ＤＡの電位も電源電圧ＶＤＤの電位に略等しく、発光サイリスタ２１０のカソード電位となる。この結果、発光サイリスタ２１０は、オフ状態となる。なお、データ端子ＤＡの波形に破線で示されているのは、グランドＧＮＤの電位である。
【００９５】
時刻ｔ２において、制御信号ＤＲＶＯＮがＨレベルに立ち上がる。これにより、ａ部に示すように、データ端子ＤＡの波形が立ち下がってＬレベルになる。次いで、データ端子ＤＡの波形のｂ部に示すように、データ端子ＤＡの電位も立ち下がる。
【００９６】
前述したように、データ端子ＤＡとグランドＧＮＤ間には、コンデンサ２１０ａが接続されており、その静電容量値Ｃｊは、典型的な設計例のように、ｎ＝１９２とする場合には、発光サイリスタ１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。この結果、その立ち下がり時間Ｔｆは、抵抗６６の抵抗値ＲＯと、コンデンサ２１０ａの静電容量値Ｃｊに応じて定まる。ＮＭＯＳ６３のオン抵抗を無視して考えると、立ち下がり時間Ｔｆは、
Ｔｆ ∝ ＲＯ×Ｃｊ
となる。
【００９７】
前述したように、コンデンサ２１０ａの静電容量値Ｃｊは、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間容量を合算したものであり、その静電容量値Ｃｊは、非常に大きなものとなる。一方、抵抗６６の抵抗値ＲＯは、発光サイリスタ２１０のサイリスタ電流Ｉｆを定めるための電流制限抵抗として働くため、その抵抗値ＲＯを小さくすることができず、その結果、立ち下がり時間Ｔｆは、大きなものとならざるを得ない。
【００９８】
図１０（ｂ）のｂ部に示すように、データ端子ＤＡの波形が、立ち下がり時間Ｔｆの後に、電源電圧ＶＤＤから電圧Ｖｆ（＝発光サイリスタ２１０のオン電圧）分降下すると、発光サイリスタ２１０のアノード・カソード間電圧はＶｆとなる。この時、発光サイリスタ２１０はオンして、サイリスタ電流Ｉｆの波形に示すように、発光サイリスタ２１０には順電流が流れ、ｃ部に示すように、サイリスタ電流Ｉｆの波形が立ち上がる。この時のサイリスタ電流Ｉｆの波形の立ち上がり遅延時間は、Ｔｄｌである。
【００９９】
又、サイリスタ電流Ｉｆによって発光サイリスタ２１が発光し、ｄ部に示すように、発光出力を示す発光パワーＰｏの波形が立ち上がる。
【０１００】
更に、時刻ｔ３において、制御信号ＤＲＶＯＮの波形が立ち下がると、ｅ部に示すように、データ端子ＤＡの波形が立ち上がる。これにより、データ端子ＤＡの波形が、ｆ部に示すように立ち上がる。この時、時刻ｔ３よりも時間Ｔｒだけ遅れて、データ端子ＤＡの波形が電源電圧ＶＤＤよりもオン電圧Ｖｆ分低い電位を超えて上昇すると、発光サイリスタ２１０のアノード・カソード間電圧は、オン電圧Ｖｆ以下となる。すると、発光サイリスタ２１０がターンオフして、サイリスタ電流Ｉｆは、ｇ部に示すように、立ち下がる。又、サイリスタ電流Ｉｆが立ち下がることで、発光サイリスタ２１０は非発光状態となり、ｈ部に示すように、発光パワーＰｏの波形が立ち下がる。
【０１０１】
図１０（ｂ）においては、電源電圧ＶＤＤは、発光サイリスタ２１０のオン電圧Ｖｆよりも十分大きく設定されているので、データ端子ＤＡの波形に示したように、
Ｔｆ＞Ｔｒ
となる。そのため，サイリスタ電流Ｉｆの波形の遅延時間についても、
Ｔｄｌ＞Ｔｄ２
となり、発光サイリスタ２１０における発光パワーＰｏの波形の遅延時間についても、
Ｔｄ３＞Ｔｄ４
となる。そのため、実質的な発光出力時間について考えると、本来（ｔ３−ｔ２）時間であるべきものが、（Ｔｄ３−Ｔｄ４）時間分だけ減少し、プリントヘッド１３Ａにより露光駆動される図２中の感光体ドラム１１の露光エネルギー量も前記時間の減少分だけ低下してしまうことになり、印刷動作を高速化するうえでの妨げとなっていた。
【０１０２】
（実施例１のデータ駆動部の動作説明）
図１１（ａ）、（ｂ）は、実施例１のデータ駆動部６０における動作を説明する図であり、同図（ａ）は模式的な回路図、及び同図（ｂ）は同図（ａ）の動作波形図である。この図１１（ａ）、（ｂ）において、比較例を示す図１０（ａ）、（ｂ）中の要素と共通の要素には共通の符号が付されている。
【０１０３】
図１１（ａ）において、実施例１のデータ駆動部６０における出力側のデータ端子ＤＡには、プリントヘッド１３が接続されている。プリントヘッド１３は、簡略化してモデル化した等価回路として図示されている。
【０１０４】
プリントヘッド１３には、走査回路部１００によりゲートが駆動される発光サイリスタ２１０が設けられている。発光サイリスタ２１０は、複数の発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードが並列接続されているものを代表として１素子として表現されている。発光サイリスタ２１０のアノード及びカソードには、これと並列にコンデンサ２１０ａ（静電容量値Ｃｊ）が接続されている。コンデンサ２１０ａは、発光サイリスタ２１０のアノード及びカソードに生じる静電容量がモデル化して示されている。
【０１０５】
前述したように、発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードに生じる静電容量は、各発光サイリスタ２１０においては比較的小さいが、発光サイリスタ２１０−１〜２１０−ｎの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、ｎ＝１９２とする場合、発光サイリスタ２１０−１〜２１０−ｎの全体においては、１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。
【０１０６】
図１１（ａ）中の発光サイリスタ２１０は、複数の発光サイリスタ２１０−１〜２１０−ｎをモデル化したものであり、そのアノードがＶＤＤ電源に接続され、カソードがデータ駆動部６０のデータ端子ＤＡに接続されている。又、コンデンサ２１０ａの両端は、発光サイリスタ２１０のアノード及びカソードにそれぞれ接続されている。
【０１０７】
図１１（ｂ）における波形図は、各部の駆動波形（制御信号ＤＲＶＯＮ、ノードＮ、データ端子ＤＡ、発光サイリスタ２１０に流れるサイリスタ電流Ｉｆ、発光パワーＰｏ）を示している。
【０１０８】
図１１（ｂ）における左端の時刻ｔ１の状態において、制御信号ＤＲＶＯＮはＬレベルである。このＬレベルは、ＮＭＯＳ６３のゲートに入力されてこのＮＭＯＳ６３がオフ状態になり、ドレイン側のノードＮがＨレベルになる。ノードＮの電位は、電源電圧ＶＤＤとＧＮＤ電位とを分圧抵抗６４及び６５で分圧した電位となる。ノードＮの電位は、抵抗６６を介して、発光サイリスタ２１０のカソード電位となる。そのため、ノードＮの電位を（電源電圧ＶＤＤ−発光サイリスタ２１０の閾値電圧Ｖｆ）よりも高くなるように設定することで、発光サイリスタ２１０をオフ状態にできる。
【０１０９】
時刻ｔ２において、制御信号ＤＲＶＯＮがＨレベルに立ち上がると、ＮＭＯＳ６３がオン状態になり、このＮＭＯＳ６３のドレイン側のノードＮが、ａ部に示すように立ち下がってＬレベルになる。すると、抵抗６６を介して、データ端子ＤＡの電位も、ｂ部に示すように、立ち下がってＬレベルになる。
【０１１０】
前述したように、データ端子ＤＡとグランドＧＮＤ間には、コンデンサ２１０ａが接続されており、この静電容量は、典型的な設計例のように、ｎ＝１９２とする場合には、発光サイリスタ１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。この結果、データ端子ＤＡの立ち下り時間Ｔｆは、抵抗６６の抵抗値ＲＯとコンデンサ２１０ａの静電容量値Ｃｊとに応じて定まる。ＮＭＯＳ６３のオン抵抗を無視すると、立ち下がり時間Ｔｆは、
Ｔｆ ∝ ＲＯ×Ｃｊ
となる。前述したように、コンデンサ２１０ａの静電容量値Ｃｊは、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間容量値を合算したものであり、その静電容量値Ｃｊが非常に大きなものとなる。
【０１１１】
一方、抵抗値ＲＯの抵抗６６は、サイリスタ電流Ｉｆを定めるための電流制限抵抗として働く。そのため、抵抗値ＲＯを小さくすることができず、それによりデータ駆動部６０の時定数は、大きなものとならざるを得ない
【０１１２】
ところが、データ端子ＤＡの波形に示すように、データ端子ＤＡのＨレベルは、電源電圧ＶＤＤよりも低く設定されている。そのため、図１１（ｂ）のｂ部で示すように、データ端子ＤＡの波形は、立ち下がり時間Ｔｆの後に、電源電圧ＶＤＤから電圧Ｖｆ分降下した電位となって、発光サイリスタ２１０のアノード・カソード間電圧はＶｆ（＝発光サイリスタ２１０のオン電圧）となる。この時、発光サイリスタ２１０はオンして、サイリスタ電流Ｉｆの波形に示すように、発光サイリスタ２１０には、順電流が流れ、ｃ部に示すように、サイリスタ電流Ｉｆの波形が立ち上がる。この時のサイリスタ電流Ｉｆの立ち上がり遅延時間は、Ｔｄｌである。サイリスタ電流Ｉｆによって発光サイリスタ２１０が発光し、ｄ部に示すように、発光パワーＰｏの波形が立ち上がる。
【０１１３】
実施例１の図１１（ｂ）と比較例の図１０（ｂ）とを比較して明らかなように、実施例１のデータ駆動部６０の構成においては、データ端子ＤＡの波形の立ち下がり時間Ｔｆが小さくなっており、又、サイリスタ電流Ｉｆの立ち上がり遅延時間Ｔｄ１も小さくなることが判る。
【０１１４】
時間ｔ３において、制御信号ＤＲＶＯＮが立ち下がると、ｅ部に示すように、ＮＭＯＳ６３がオフ状態になって、ドレイン側のノードＮの波形が立ち上がる。これにより、ｆ部に示すように、抵抗６６を介してデータ端子ＤＡの波形が立ち上がる。時刻ｔ３よりも遅延時間Ｔｒだけ遅れて、データ端子ＤＡの波形が、（電源電圧ＶＤＤ−発光サイリスタ２１０のオン電圧Ｖｆ）にまで上昇すると、発光サイリスタ２１０のアノード・カソード間電圧は、オン電圧Ｖｆ以下となる。これにより、発光サイリスタ２１０はターンオフし、ｇ部に示すように、サイリスタ電流Ｉｆが立ち下がる。サイリスタ電流Ｉｆが立ち下がることで、発光サイリスタ２１０は非発光状態となり、ｈ部に示すように、発光パワーＰｏの波形が立ち下がる。
【０１１５】
図１１（ｂ）においては、データ端子ＤＡの波形のＨレベルは、（電源電圧ＶＤＤ−発光サイリスタ２１０のオン電圧Ｖｆ）よりもわずかに高い程度に設定することで、データ端子ＤＡの波形に示したように、立ち上がり遅延時間Ｔｆと立ち下がり時間Ｔｒとは、
Ｔｆ≒Ｔｒ
とすることができる。そのため、サイリスタ電流Ｉｆの波形の遅延時間についても、立ち上がり遅延時間Ｔｄ１と立ち下がり遅延時間Ｔｄ２とは、
Ｔｄ１≒Ｔｄ２
となる。更に、発光サイリスタ２１０の発光パワーＰｏの波形についても、立ち上がり遅延時間Ｔｄ３と立ち下がり遅延時間Ｔｄ４とは、
Ｔｄ３≒Ｔｄ４
となる。
【０１１６】
その結果、実質的な発光出力時間について考えると、本来（ｔ３―ｔ２）時間であるべきものが、それと略等しい発光時間とすることができる。従って、プリントヘッド１３により露光駆動される図２中の感光体ドラム１１の露光エネルギー量の低下もほとんどなくなり、印刷動作の低下を防止できる。
【０１１７】
（実施例１の変形例）
図１２は、本発明の実施例１におけるデータ駆動部６０の変形例を示す回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
【０１１８】
この変形例のデータ駆動部６０Ｂは、実施例１のデータ制御回路６１とは異なる構成のデータ制御回路６１Ｂと、この出力側に接続され、実施例１のデータ駆動回路６２とは異なる構成のデータ駆動回路６２Ｂとを備えている。
【０１１９】
データ制御回路６１Ｂは、負論理の制御信号ＤＲＶＯＮ−Ｎを出力する回路である。データ駆動回路６２Ｂは、実施例１のＮＭＯＳ６３に代えて設けられた駆動回路６３Ｂと、この出力側に接続され、実施例１の分圧抵抗６４，６５及び抵抗６６に代えて設けられた分圧回路６８とを有している。
【０１２０】
駆動回路６３Ｂは、実施例１と同様のＮＭＯＳ６３ａと、新たに追加されたＮＭＯＳ６３ｂ及びＰＭＯＳ６３ｃからなるＣＭＯＳインバータとを有し、定電流特性を備えるように構成されている。ＮＭＯＳ６３ｂ及びＰＭＯＳ６３ｃのゲートは、データ制御回路６１Ｂの出力側に接続されている。ＰＭＯＳ６３ｃのソースには、図示しない制御電圧発生回路から発生される制御電圧Ｖｃｌが入力され、このＰＭＯＳ６３ｃのドレインが、ＮＭＯＳ６３ｂのドレイン及びソースを介してグランドＧＮＤに接続されている。ＰＭＯＳ６３ｃのドレイン及びＮＭＯＳ６３ｂのドレインには、ＮＭＯＳ６３ａのゲートが接続されている。ＮＭＯＳ６３ａのソースは、グランドＧＮＤに接続され、ドレインが分圧回路６８に接続されている。
【０１２１】
分圧回路６８は、２つの分圧抵抗６４，６５を有し、これらがＶＤＤ電源とグランドＧＮＤとの間に直列に接続されている。２つの分圧抵抗６４，６５の接続点は、データ端子ＤＡに接続されている。
【０１２２】
このような構成のデータ駆動部６０Ｂでは、以下のように動作する。
データ制御回路６１Ｂから出力される制御信号ＤＲＶＯＮ−ＮがＨレベルの場合、ＰＭＯＳ６３ｃがオフすると共にＮＭＯＳ６３ｂがオンし、ＮＭＯＳ６３ａのゲート電位はＬレベルとなる。これにより、ＮＭＯＳ６３ａがオフし、データ端子ＤＡはＨレベルとなる。データ端子ＤＡの電位は、電源電圧ＶＤＤを分圧抵抗６４，６５で分圧した電位となる。データ端子ＤＡがＨレベルの時、図１中の発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間電圧は、そのオン電圧よりも小さくなって、その発光サイリスタ２１０−１〜２１０−ｎをオフ状態にすることができる。
【０１２３】
又、制御信号ＤＲＶＯＮ−ＮがＬレベルの場合、ＰＭＯＳ６３ｃがオンすると共にＮＭＯＳ６３ｂがオフし、ＮＭＯＳ６３ｂのゲート電位は、制御電圧Ｖｃｌと略等しいＨレベルになる。これにより、ＮＭＯＳ６３ａはオンするが、この時、制御電圧Ｖｃｌを適切に設定することで、そのＮＭＯＳ６３ａを飽和領域で動作させることができて、そのドレイン電流を定電流特性とすることができる。これにより、駆動回路６３Ｂの出力特性を定電流源に近似したものとすることができる。
【０１２４】
図１中の発光サイリスタ２１０の発光出力は、主としてその駆動電流により定まるものであるので、そのデータ駆動回路６２Ｂは、本来、定電流特性を備えていることが望ましい。ところが、実施例１において説明したように、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間の静電容量値Ｃｊの総計は大きいので、それを定電流駆動回路のように等価出力インピーダンスの大きな回路を用いて駆動する場合、電圧波形の遷移時間が大きくなってしまい、特にその駆動電流値が小さい場合にはその影響が著しい。
【０１２５】
そこで、この図１２の変形例の構成においては、分圧抵抗６４，６５による分圧回路６８を備えることで、データ端子ＤＡの電位を事前に、発光サイリスタ２１０の非発光電位ぎりぎりに設定しておくことで、駆動電圧波形の遷移時間を大幅に短縮できるようになる。
【０１２６】
このように、分圧回路６８を設けた効果は、実施例１の図１のデータ駆動回路６２の場合はもちろんのこと、図１２のデータ駆動回路６２Ｂのような定電流駆動回路の場合に顕著であり、特に、その駆動電流値が小さくて済む高発光効率の発光サイリスタ２１０において、より一層の効果が得られる。
【０１２７】
（実施例１の効果）
本実施例１によれば、次の（ａ）、（ｂ）のような効果がある。
【０１２８】
（ａ） 分圧抵抗６４，６５を用いたデータ駆動部６０，６０Ｂにより、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を駆動するようにしたので、多数の発光サイリスタ２１０−１〜２１０−ｎが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を、非発光時におけるデータ端子ＤＡの電位を分圧抵抗６４，６５で分圧することで、軽減することが可能となる。これにより、プリントヘッド１３により露光駆動される感光体ドラム１１の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。
【０１２９】
（ｂ） 本実施例１の画像形成装置１によれば、プリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３を用いることにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。
【実施例２】
【０１３０】
本発明の実施例２における画像形成装置１では、実施例１のプリントヘッド１３における正極ゲート型３端子サイリスタ（即ち、Ｐゲート型発光サイリスタ）である走査サイリスタ１１０及び発光サイリスタ２１０に代えて、負極ゲート型３端子サイリスタ（即ち、Ｎゲート型発光サイリスタ）である走査サイリスタ１１０Ｃ及び発光サイリスタ２１０Ｃを用いたプリントヘッド１３Ｃを採用している。以下、実施例１と異なる部分について説明する。
【０１３１】
（実施例２のプリントヘッド）
図１３は、本発明の実施例２におけるプリントヘッド１３Ｃの構成を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１３２】
本実施例２のプリントヘッド１３Ｃは、実施例１の走査回路部１００及び主発光部２００とは異なる極性の走査回路部１００Ｃ及び主発光部２００Ｃを有し、これらが実施例１と同様の複数の接続ケーブル８０（＝８０−１〜８０−３）及び複数の接続コネクタ９０（＝９０−１〜９０−６）を介して、実施例１の印刷制御部４０とは異なる構成の印刷制御部４０Ｃに接続されている。走査回路部１００Ｃ及び主発光部２００Ｃは、実施例１と同様に、ＶＤＤ電源（例えば、３．３Ｖ）により動作する構成になっている。
【０１３３】
印刷制御部４０Ｃは、実施例１のデータ駆動部６０とは異なる構成のデータ駆動部６０Ｃと、実施例１と同様のクロック駆動回路７０とを有している。データ駆動部６０Ｃは、ＶＤＤ電源により動作して主発光部２００Ｃ側の共通端子ＩＮをＨ／Ｌレベルに駆動する回路である。クロック駆動回路７０は、実施例１と同様に、ＶＤＤ電源により動作して走査回路部１００Ｃを駆動するための２相の第１、第２クロックＣ１，Ｃ２を出力する回路である。
【０１３４】
本実施例２において、主発光部２００Ｃを駆動する駆動装置は、実施例１と同様に、走査回路部１００Ｃ、データ駆動部６０Ｃ、及びクロック駆動回路７０を有している。図１３では、データ駆動部６０Ｃ及びクロック駆動回路７０が印刷制御部４０Ｃ内に配置された構成例が示されているが、実施例１の図６と同様に、データ駆動部６０Ｃ及びクロック駆動回路７０をプリントヘッド１３Ｃ内に配置しても良い。
【０１３５】
走査回路部１００Ｃにより走査される主発光部２００Ｃは、実施例１とは異なる極性の３端子発光素子としての複数段のＮゲート型発光サイリスタ２１０Ｃ（＝２１０Ｃ−１〜２１０Ｃ−ｎ、・・・）を有している。各発光サイリスタ２１０Ｃの第２端子（例えば、アノード）は、駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９０−４に接続され、第１端子（例えば、カソード）が、グランドＧＮＤに接続され、第１制御端子（例えば、ゲート）が、走査回路部１００Ｃの各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎ，・・・の総数は、実施離１と同様に、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３Ｃの場合、４９９２個であり、これらが配列されることになる。
【０１３６】
走査回路部１００Ｃは、クロック駆動回路７０から第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９０−２，９０−３、接続ケーブル８０−２，８０−３、及び接続コネクタ９０−５，９０−６を介して供給される２相の第１、第２クロックＣ１，Ｃ２により駆動され、主発光部２００Ｃにトリガ電流を流してオン／オフ動作させる回路である。この走査回路部１００Ｃは、実施例１とは異なる極性の３端子発光素子としての複数段のＮゲート型走査サイリスタ１１０Ｃ（＝１１０Ｃ−１〜１１０Ｃ−ｎ、例えばｎ＝４９９２）と、実施例１と同様の走査方向決定用の複数段のダイオード１２０（＝１２０−１〜１２０−ｎ）と、実施例１と同様の複数の抵抗１３０（＝１３０−２〜１３０−ｎ）とを有し、自己走査型シフトレジスタにより構成されている。
【０１３７】
各段の走査サイリスタ１１０Ｃ（＝１１０Ｃ−１〜１１０Ｃ−ｎ）は、第３端子（例えば、カソード）、第４端子（例えば、アノード）、及び第２制御端子（例えば、ゲート）を有し、カソードが、グランドＧＮＤに接続され、ゲートが、各出力端子Ｑ１〜Ｑｎを介して各段の発光サイリスタ２１０Ｃのゲートに接続されると共に、各抵抗１３０（＝１３０−１〜１３０−ｎ）を介してＶＤＤ電源に接続されている。
【０１３８】
奇数段の走査サイリスタ１１０Ｃ−１，１１０Ｃ−３、・・・，１１０Ｃ−（ｎ−１）のアノードは、抵抗１４１を介して接続コネクタ９０−５に接続されている。偶数段の走査サイリスタ１１０Ｃ−２，１１０Ｃ−４，・・・，１１０Ｃ−ｎのアノードは、抵抗１４２を介して接続コネクタ９０−６に接続されている。
【０１３９】
初段の走査サイリスタ１１０Ｃ−１のゲートは、順方向のダイオード１２０−１を介して接続コネクタ９０−６に接続されている。初段から最終段までの走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎにおいて、前段の走査サイリスタ１１０Ｃのゲートと、後段の走査サイリスタ１１０Ｃのゲートとの間は、逆方向の各ダイオード１２０（＝１２０−２〜１２０−ｎ）を介してそれぞれ接続されている。各ダイオード１２０は、実施例１と同様に、走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎが順次オンする時の走査方向（例えば、図１３において右方向）を決定するために設けられている。
【０１４０】
各段の走査サイリスタ１１０Ｃと各段の発光サイリスタ２１０Ｃとは、半導体素子として同様なレイヤ構造を有し、且つ同様な回路動作を行うものであるが、各段の発光サイリスタ２１０Ｃは、主として発光機能を用いるものであるのに対して、各段の走査サイリスタ１１０Ｃにおいては、発光機能を必要とされないので、その上層をメタル膜等の非透光性材料で覆うことで遮光して用いられる。
【０１４１】
なお、図１３中の破線で囲んで示す１００Ｃａは、走査回路部１００Ｃ及び主発光部２００Ｃの単位回路である。走査回路部１００Ｃ及び主発光部２００Ｃは、その単位回路１００Ｃａがｎ段接続された構成になっている。
【０１４２】
走査回路部１００Ｃでは、実施例１と同様に、クロック駆動回路７０の第１、第２クロック端子ＣＫ１，ＣＫ２から供給される２相の第１、第２クロックＣ１，Ｃ２に基づき、走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎが択一的にオン状態となり、このオン状態が主発光部２００Ｃに伝達され、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎの内から発光すべき発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎを指令する働きをする。この走査回路部１００Ｃにおいて、オン状態となる各段の走査サイリスタ１１０Ｃのオン状態が、２相の第１、第２クロックＣ１，Ｃ２毎に隣接の走査サイリスタ１１０Ｃに伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。
【０１４３】
なお、実施例１と同様に、各段の抵抗１３０（＝１３０−１〜１３０−ｎ）は、走査回路部１００Ｃの動作を確実にする目的で設けるものであるが、走査サイリスタ１１０Ｃ（＝１１０Ｃ−１〜１１０Ｃ−ｎ）の特性によっては、それを省略することもできる。
【０１４４】
前記主発光部２００Ｃに接続された複数のデータ駆動部６０Ｃは、実施例１とは異なる負論理の駆動指令信号である制御信号ＤＲＶＯＮ−Ｎを生成し、複数の主発光部２００Ｃを時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。図１３においては、実施例１の図１と同様に、説明を簡略化するために１個のデータ駆動部６０Ｃのみが図示されている。
【０１４５】
データ駆動部６０Ｃは、実施例１とは異なる負論理の制御信号ＤＲＶＯＮ−Ｎを生成するデータ制御回路６１Ｃと、制御信号ＤＲＶＯＮ−Ｎを駆動するための実施例１とは異なる構成のデータ駆動回路６２Ｃとを有している。データ駆動回路６２Ｃは、制御信号ＤＲＶＯＮ−Ｎがゲートに入力され、ソースがＶＤＤ電源に接続され、ドレインがノードＮに接続されたＰＭＯＳ６３Ｃと、ＶＤＤ電源とノードＮとの間に接続された分圧抵抗６４と、ノードＮとグランドＧＮＤとの間に接続された分圧抵抗６５と、ノードＮとデータ端子ＤＡとの間に接続された抵抗６６とにより構成されている。
【０１４６】
例えば、データ制御回路６１Ｃから出力される制御信号ＤＲＶＯＮ−ＮがＨレベルの場合、ＰＭＯＳ６３Ｃがオフ状態になり、電源電圧ＶＤＤが分圧抵抗６４，６５で分圧されたＬレベルの電位により、抵抗６６、データ端子ＤＡ及び共通端子ＩＮを介して発光サイリスタ２１０ＣのアノードがＬレベルになる。そのため、発光サイリスタ２１０Ｃのアノード・カソード間電圧が低下して、共通端子ＩＮに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎを全て非発光状態にできる。
【０１４７】
これに対し、制御信号ＤＲＶＯＮ−ＮがＬレベルの場合、ＰＭＯＳ６６ａがオン状態になり、ノードＮの電位が電源電圧ＶＤＤのＨレベルになる。そのため、抵抗６６、データ端子ＤＡ及び共通端子ＩＮを介して、発光サイリスタ２１０ＣのアノードがＨレベルになる。これにより、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加されることになる。この時、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎ内の１つの発光サイリスタ２１０Ｃに対して点灯指令がされると（即ち、１つの発光サイリスタ２１０Ｃのゲートにトリガ電流が生じると）、この発光サイリスタ２１０Ｃがターンオンする。この結果、データ端子ＤＡの電位は、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのオン電位に略等しい電位になる。
【０１４８】
（実施例２の発光サイリスタ）
図１４（ａ）〜（ｃ）は、図１３中の発光サイリスタ２１０Ｃを示す構成図である。
【０１４９】
図１４（ａ）は、発光サイリスタ２１０Ｃの回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
【０１５０】
図１４（ｂ）は、発光サイリスタ２１０Ｃの断面構造を示す図である。発光サイリスタ２１０Ｃは、例えば、公知のＭＯ−ＣＶＤ法により、Ｎ型ＧａＡｓウェハ基材２３１の上層に、所定の結晶をエピタキシャル成長させることで製造される。
【０１５１】
即ち、Ｎ型ＧａＡｓウェハ基材２３１の上層に、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層２３２と、Ｎ型不純物を含ませ成層したＮ型層２３３と、Ｐ型不純物を含ませたＰ型層２３４と、を順に積層させたＰＮＰＮの４層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。
【０１５２】
前記エッチングの過程で、Ｎ型層２３３の一部の領域を露出させ、この領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＰ型層２３４の一部の領域を露出させ、この領域の一部に金属配線を形成してアノードＡを形成する。その後、Ｐ型ＧａＡｓウェハ基材２３１の底面に金属電極を形成して、カソードＫを形成する。
【０１５３】
なお、図１３中の走査サイリスタ１１０Ｃは、発光サイリスタ２１０Ｃの内部構造と同一である。
【０１５４】
図１４（ｃ）は、図１４（ｂ）と対比させて描いた発光サイリスタ２１０Ｃの等価回路図である。発光サイリスタ２１０Ｃは、ＮＰＮＴＲ２４１と、ＰＮＰＴＲ２４２とにより構成されている。ＮＰＮＴＲ２４１のエミッタが発光サイリスタ２１０ＣのカソードＫに相当し、ＰＮＰＴＲ２４２のベースが発光サイリスタ２１０ＣのゲートＧに相当し、ＰＮＰＴＲ２４２のエミッタが発光サイリスタ２１０ＣのアノードＡに相当している。ＮＰＮＴＲ２４１のコレクタは、ＰＮＰＴＲ２４２のベースに接続され、ＮＰＮＴＲ２４１のベースが、ＰＮＰＴＲ２４２のコレクタに接続されている。
【０１５５】
なお、図１４に示した発光サイリスタ２１０Ｃでは、ＧａＡｓウェハ基材２３１上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等といった材料を用いるものであっても良い。あるいは、シリコン基板やサファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮ等といった材料を成膜したものであっても良い。
【０１５６】
（実施例２のプリントヘッドの概略動作）
図１３のプリントヘッド１３Ｃにおいて、クロック駆動回路７０から出力される第１、第２クロックＣ１，Ｃ２の内、第１クロックＣ１がＨレベル、第２クロックＣ２がＬレベルになると、Ｈレベルのクロック端子ＣＫ１から、接続コネクタ９０−２、接続ケーブル８０−２、接続コネクタ９０−５、抵抗１４１、及び走査サイリスタ１１０Ｃ−１のアノード・ゲート間を順方向に通り、更に、ダイオード１２０−１を順方向に通り、接続コネクタ９０−１６、接続ケーブル８０−３、接続コネクタ９０−３、及びクロック端子ＣＫ２に至る経路にトリガ電流が流れる。これにより、走査サイリスタ１１０Ｃ−１がオン状態になって走査回路部１００Ｃがシフト動作を開始し、次段以降の走査サイリスタ１１０Ｃ−２〜１１０Ｃ−ｎが順次オンして行く。
【０１５７】
発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎの動作を考えるにあたり、走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎのオンしている走査サイリスタ（例えば、１１０Ｃ−２）に着目すると、そのゲートがＧＮＤ電位に略等しいＬレベルになっている。発光サイリスタ２１０Ｃ−２のカソードはグランドＧＮＤに接続されており、そのアノードがＨレベルにされると、発光サイリスタ２１０Ｃ−２のアノード・カソード間に電圧が印加される。
【０１５８】
一方、走査サイリスタ１１０Ｃ−２のゲートと、発光サイリスタ２１０Ｃ−２のゲートとは、それぞれ接続されているため、走査サイリスタ１１０Ｃ−２のゲートと発光サイリスタ２１０Ｃ−２のゲートとが同電位になる。この時、発光指令されている発光サイリスタ２１０Ｃ−２のゲートのみが選択的にＬレベルにされるので、発光サイリスタ２１０Ｃ−２のアノード・ゲート間にトリガ電流を生じ、この発光サイリスタ２１０Ｃ−２がターンオンする。この際、発光サイリスタ２１０Ｃ−２のアノードに流れる電流は、データ端子ＤＡを介して流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、その発光サイリスタ２１０Ｃ−２が発光状態となって駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【０１５９】
（実施例２のプリントヘッドの詳細動作）
図１５は、図１３のプリントヘッド１３Ｃの詳細な動作を示すタイミングチャートであり、実施例１を示す図８中の要素と共通の要素には共通の符号が付されている。
【０１６０】
この図１５では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１３の発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎ（例えば、ｎ＝６，・・・）を順次点灯させる場合の動作波形が示されている。
【０１６１】
本実施例２のように、走査サイリスタ１１０Ｃを用いた走査回路部１００Ｃの場合、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックＣ１，Ｃ２が用いられ、この２相のクロックＣ１，Ｃ２は、クロック駆動回路７０から出力される。
【０１６２】
図１５のタイミングチャートにおいて、時刻ｔ１前の左端部ａに示す状態においては、クロック端子ＣＫ１，ＣＫ２から出力されるクロックＣ１，Ｃ２がＬレベルになる。そのため、奇数段の走査サイリスタ１１０Ｃ−１，１１０Ｃ−３，・・・，１１０Ｃ−（ｎ−１）の組のアノードと、偶数段の走査サイリスタ１１０Ｃ−２，１１０Ｃ−４，・・・，１１０Ｃ−ｎの組のアノードとが、Ｌレベルになり、そのアノード電流が遮断されて奇数段の走査サイリスタ１１０Ｃ−１，１１０Ｃ−３，・・・，１１０Ｃ−（ｎ−１）の組と、偶数段の走査サイリスタ１１０Ｃ−２，１１０Ｃ−４，・・・，１１０Ｃ−ｎの組とが、オフ状態になる。これにより、走査回路部１００Ｃの全ての走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎがオフ状態になる。
【０１６３】
又、時刻ｔ１前の左端部ａに示す状態において、データ制御回路６１Ｃから出力される制御信号ＤＲＶＯＮ−Ｎは、Ｈレベルになっており、ＰＭＯＳ６３Ｃがオフ状態で、データ端子ＤＡがＬレベルになる。そのため、共通端子ＩＮを介して発光サイリスタ２１０Ｃ（＝２１０Ｃ−１〜２１０Ｃ−ｎ）のアノードがＬレベルであり、アノード・カソード間電圧が低下して、アノード電流が遮断される。これにより、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎもまたオフ状態になる。以下、
（１） 初段（１段目）走査サイリスタ１１０Ｃ−１のターンオン過程
（２） ２段目走査サイリスタ１１０Ｃ−２のターンオン過程
について説明する。
【０１６４】
（１） 初段（１段目）走査サイリスタ１１０Ｃ−１のターンオン過程
図１５の時刻ｔ１において、クロック端子ＣＫ１から出力されるクロックＣ１は、ｂ部に示すように、Ｈレベルに立ち上がる。この時、クロック端子ＣＫ２から出力されるクロックＣ２は、Ｌレベルであるので、Ｈレベルのクロック端子ＣＫ１から、走査サイリスタ１１０Ｃ−１のアノード・ゲート間を順方向に通り、更に、ダイオード１２０−１を順方向に通り、Ｌレベルのクロック端子ＣＫ２に至る経路にトリガ電流を生じる。これにより、走査サイリスタ１１０Ｃ−１がターンオンする。
【０１６５】
時刻ｔ２において、データ制御回路６１から出力される制御信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、この制御信号ＤＲＶＯＮ−Ｎがデータ駆動回路６２Ｃに入力される。すると、ＰＭＯＳ６３Ｃがオンし、抵抗６６を介してデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０Ｃ−１のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時、走査サイリスタ１１０Ｃ−１がオンしているので、この走査サイリスタ１１０Ｃ−１のゲート電位は、ＧＮＤ電位に略等しい電位である。走査サイリスタ１１０Ｃ−１と発光サイリスタ２１０Ｃ−１とは、ゲート電位を共有しており、発光サイリスタ２１０Ｃ−１のゲート電位もまたＧＮＤ電位に略等しい。
【０１６６】
前述したデータ端子ＤＡがＨレベルになると、発光サイリスタ２１０Ｃ−１のアノード・ゲート間には、電圧が印加されてゲート電流を生じ、この発光サイリスタ２１０Ｃ−１がターンオンする。その結果、発光サイリスタ２１０Ｃ−１のアノードには、ｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【０１６７】
時刻ｔ３において、制御信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、このＨレベルがデータ駆動回路６２Ｃに入力され、ＰＭＯＳ６３Ｃがオフする。すると、データ端子ＤＡがＬレベルに遷移し、発光サイリスタ２１０Ｃ−１のアノード・カソード間電圧が低下する。これにより、発光サイリスタ２１０Ｃ−１のアノード電流経路が遮断され、この発光サイリスタ２１０Ｃ−１がオフし、ｄ部に示すように、駆動電流Ｉｏｕｔは略ゼロとなる。
【０１６８】
本実施例２では、発光サイリスタ２１０Ｃ−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ｉｏｕｔの値に応じて定まる発光サイリスタ２１０Ｃによる発光出力（発光パワー）と露光時間（＝ｔ３−ｔ２）との積であり、発光サイリスタ２１０Ｃ−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を素子毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０Ｃ−１を発光させる必要のない場合には、時刻ｔ２から時刻ｔ３の間の制御信号ＤＲＶＯＮ−ＮをＨレベルのままとする。このように、制御信号ＤＲＶＯＮ−Ｎによって発光サイリスタ２１０Ｃの発光の有無もまた制御することができる。
【０１６９】
（２） ２段目走査サイリスタ１１０Ｃ−２のターンオン過程
時刻ｔ４において、クロック端子ＣＫ２から出力されるクロックＣ２は、ｅ部に示すように、Ｈレベルに立ち上がる。時刻ｔ４の直前において、走査サイリスタ１１０Ｃ−１はオン状態にあり、ゲートがＬレベルになっている。このＬレベルは、ダイオード１２０−２により、走査サイリスタ１１０Ｃ−２のゲートに伝達される。Ｈレベルのクロック端子ＣＫ２から抵抗１４２を通り、更に、走査サイリスタ１１０Ｃ−２のアノード・ゲート間を通り、ダイオード１２０−２を順方向に経由して、Ｌレベルにある走査サイリスタ１１０Ｃ−１のゲートを通る経路に、ゲート電流を生じる。この結果、走査サイリスタ１１０Ｃ−２がターンオンする。
【０１７０】
時刻ｔ５において、ｆ部に示すように、クロック端子ＣＫ１から出力される第１クロックＣ１は、Ｌレベルに立ち下がる。これにより、走査サイリスタ１１０Ｃ−１のアノード電流の経路が遮断され、この走査サイリスタ１１０Ｃ−１はターンオフする。
【０１７１】
時刻ｔ６において、制御信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、データ端子ＤＡはＨレベルに遷移する。データ端子ＤＡがＨレベルに遷移すると、発光サイリスタ２１０Ｃ−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時刻ｔ６において、走査サイリスタ１１０Ｃ−２は、オン状態にあり、走査サイリスタ１１０Ｃ−１が、オフ状態になっている。このように、走査サイリスタ１１０−２はオンしているので、このゲートとゲート電位を共有している発光サイリスタ２１０Ｃ−２はオンする。そのため、発光サイリスタ２１０−２のアノードには、ｇ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【０１７２】
時刻ｔ７において、制御信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、データ端子ＤＡはＬレベルに遷移する。これにより、発光サイリスタ２１０Ｃ−２のアノード電流経路が遮断され、この発光サイリスタ２１０Ｃ−２はオフして、ｈ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。
【０１７３】
以下同様に、クロックＣ１，Ｃ２の遷移によって、走査サイリスタ１１０Ｃ−２〜１１０Ｃ−ｎを順次オンすることができる。このように、走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎの順次オン毎に、Ｌレベルの制御信号ＤＲＶＯＮ−Ｎを与えることで、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎを選択的に発光／非発光とすることができる。
【０１７４】
（実施例１のデータ駆動部の動作説明）
図１６（ａ）、（ｂ）は、実施例２のデータ駆動部６０Ｃにおける動作を説明する図であり、同図（ａ）は模式的な回路図、及び同図（ｂ）は同図（ａ）の動作波形図である。この図１６（ａ）、（ｂ）において、実施例１を示す図１１（ａ）、（ｂ）中の要素と共通の要素には共通の符号が付されている。
【０１７５】
図１６（ａ）において、実施例２のデータ駆動部６０Ｃにおける出力側のデータ端子ＤＡには、プリントヘッド１３Ｃが接続されている。プリントヘッド１３Ｃは、簡略化してモデル化した等価回路として図示されている。
【０１７６】
プリントヘッド１３Ｃには、走査回路部１００Ｃによりゲートが駆動される発光サイリスタ２１０Ｃが設けられている。発光サイリスタ２１０Ｃは、複数の発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのアノード及びカソードが並列接続されているものを代表として１素子として表現されている。発光サイリスタ２１０Ｃのアノード及びカソードには、これと並列にコンデンサ２１０ａ（静電容量値Ｃｊ）が接続されている。コンデンサ２１０ａは、発光サイリスタ２１０Ｃのアノード及びカソードに生じる静電容量がモデル化して示されている。
【０１７７】
前述したように、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのアノード及びカソードに生じる静電容量は、各発光サイリスタ２１０Ｃにおいては比較的小さいが、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、ｎ＝１９２とする場合、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎの全体においては、１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。
【０１７８】
図１６（ａ）中の発光サイリスタ２１０Ｃは、複数の発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎをモデル化したものであり、そのアノードがデータ端子ＤＡに接続され、カソードがグランドＧＮＤに接続されている。又、コンデンサ２１０ａの両端は、発光サイリスタ２１０Ｃのアノード及びカソードにそれぞれ接続されている。
【０１７９】
図１６（ｂ）における波形図は、各部の駆動波形（制御信号ＤＲＶＯＮ−Ｎ、ノードＮ、データ端子ＤＡ、発光サイリスタ２１０Ｃに流れるサイリスタ電流Ｉｆ、発光パワーＰｏ）を示している。
【０１８０】
図１６（ｂ）における左端の時刻ｔ１の状態において、制御信号ＤＲＶＯＮ−ＮはＨレベルである。このＨレベルは、ＰＭＯＳ６３Ｃのゲートに入力されてこのＰＭＯＳ６３Ｃがオフ状態になり、ドレイン側のノードＮがＬレベルになる。ノードＮの電位は、電源電圧ＶＤＤとＧＮＤ電位とを分圧抵抗６４及び６５で分圧した電位となる。ノードＮの電位は、抵抗６６を介して、発光サイリスタ２１０Ｃのアノード電位となる。そのため、ノードＮの電位を（電源電圧ＶＤＤ−発光サイリスタ２１０Ｃの閾値電圧Ｖｆ）よりも低くなるように設定することで、発光サイリスタ２１０Ｃをオフ状態にできる。
【０１８１】
時刻ｔ２において、制御信号ＤＲＶＯＮ−ＮがＬレベルに立ち上がると、ＰＭＯＳ６３Ｃがオン状態になり、このＰＭＯＳ６３Ｃのドレイン側のノードＮが、ａ部に示すように立ち上がってＨレベルになる。すると、抵抗６６を介して、データ端子ＤＡの電位も、ｂ部に示すように、立ち上がってＨレベルになる。
【０１８２】
前述したように、データ端子ＤＡとグランドＧＮＤ間には、コンデンサ２１０ａが接続されており、この静電容量は、典型的な設計例のように、ｎ＝１９２とする場合には、発光サイリスタ１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。この結果、データ端子ＤＡの立ち上がり時間Ｔｒは、抵抗６６の抵抗値ＲＯとコンデンサ２１０ａの静電容量値Ｃｊとに応じて定まる。ＰＭＯＳ６３Ｃのオン抵抗を無視すると、立ち上がり時間Ｔｒは、
Ｔｒ ∝ ＲＯ×Ｃｊ
となる。前述したように、コンデンサ２１０ａの静電容量値Ｃｊは、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのアノード・カソード間容量値を合算したものであり、その静電容量値Ｃｊが非常に大きなものとなる。
【０１８３】
一方、抵抗値ＲＯの抵抗６６は、サイリスタ電流Ｉｆを定めるための電流制限抵抗として働く。そのため、抵抗値ＲＯを小さくすることができず、それによりデータ駆動部６０Ｃの時定数は、大きなものとならざるを得ない
【０１８４】
ところが、データ端子ＤＡの波形に示すように、データ端子ＤＡのＬレベルは、ＧＮＤ電位よりも高く設定されている。そのため、図１６（ｂ）のｂ部で示すように、データ端子ＤＡの波形は、立ち上がり時間Ｔｒの後に、ＧＮＤ電位から電圧Ｖｆ分高い電位となって、発光サイリスタ２１０Ｃのアノード・カソード間電圧はＶｆ（＝発光サイリスタ２１０Ｃのオン電圧）となる。この時、発光サイリスタ２１０Ｃはオンして、サイリスタ電流Ｉｆの波形に示すように、発光サイリスタ２１０Ｃには、順電流が流れ、ｃ部に示すように、サイリスタ電流Ｉｆの波形が立ち上がる。この時のサイリスタ電流Ｉｆの立ち上がり遅延時間は、Ｔｄｌである。サイリスタ電流Ｉｆによって発光サイリスタ２１０Ｃが発光し、ｄ部に示すように、発光パワーＰｏの波形が立ち上がる。
【０１８５】
実施例２の図１６（ｂ）と比較例の図１０（ｂ）とを比較して明らかなように、実施例２のデータ駆動部６０Ｃの構成においては、データ端子ＤＡの波形の立ち上がり遅延時間Ｔｒが小さくなっており、又、サイリスタ電流Ｉｆの立ち上がり遅延時間Ｔｄ１も小さくなることが判る。
【０１８６】
時間ｔ３において、制御信号ＤＲＶＯＮ−Ｎが立ち上がると、ｅ部に示すように、ＰＭＯＳ６３Ｃがオフ状態になって、ドレイン側のノードＮの波形が立ち下がる。これにより、ｆ部に示すように、抵抗６６を介してデータ端子ＤＡの波形が立ち下がる。時刻ｔ３よりも遅延時間Ｔｆだけ遅れて、データ端子ＤＡの波形が、（ＧＮＤ電位＋発光サイリスタ２１０Ｃのオン電圧Ｖｆ）にまで降下すると、発光サイリスタ２１０Ｃのアノード・カソード間電圧は、オン電圧Ｖｆ以下となる。これにより、発光サイリスタ２１０Ｃはターンオフし、ｇ部に示すように、サイリスタ電流Ｉｆが立ち下がる。サイリスタ電流Ｉｆが立ち下がることで、発光サイリスタ２１０Ｃは非発光状態となり、ｈ部に示すように、発光パワーＰｏの波形が立ち下がる。
【０１８７】
図１６（ｂ）において、データ端子ＤＡの波形のＬレベルは、発光サイリスタ２１０Ｃのオン電圧Ｖｆよりもわずかに低い程度に設定することで、データ端子ＤＡの波形に示したように、立ち上がり遅延時間Ｔｒと立ち下がり時間Ｔｆとは、
Ｔｒ≒Ｔｆ
とすることができる。そのため、サイリスタ電流Ｉｆの波形の遅延時間についても、立ち上がり遅延時間Ｔｄ１と立ち下がり遅延時間Ｔｄ２とは、
Ｔｄ１≒Ｔｄ２
となる。更に、発光サイリスタ２１０Ｃの発光パワーＰｏの波形についても、立ち上がり遅延時間Ｔｄ３と立ち下がり遅延時間Ｔｄ４とは、
Ｔｄ３≒Ｔｄ４
となる。
【０１８８】
その結果、実質的な発光出力時間について考えると、本来（ｔ３−ｔ２）時間であるべきものが、それと略等しい発光時間とすることができる。従って、プリントヘッド１３Ｃにより露光駆動される図２中の感光体ドラム１１の露光エネルギー量の低下もほとんどなくなり、印刷動作の低下を防止できる。
【０１８９】
（実施例２の効果）
本実施例２によれば、次の（Ａ）、（Ｂ）のような効果がある。
【０１９０】
（Ａ） 分圧抵抗６４，６５を用いたデータ駆動部６０Ｃにより、発光サイリスタ２１０Ｃ（＝２１０Ｃ−１〜２１０Ｃ−ｎ）を駆動するようにしたので、多数の発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を，非発光時におけるデータ端子ＤＡの電位を分圧抵抗６４，６５で分圧することで、軽減することが可能となる。これにより、プリントヘッド１３Ｃにより露光駆動される感光体ドラム１１の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。
【０１９１】
（Ｂ） 本実施例２の画像形成装置１によれば、プリントヘッド１３Ｃを採用しているので、実施例１の効果（ｂ）と同様の効果がある。
【０１９２】
（実施例１、２の他の変形例）
本発明は、上記実施例１、２やその変形例に限定されず、その他の種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。
【０１９３】
（Ｉ） 実施例１、２において、光源として用いられる発光サイリスタ２１０、２１０Ｃに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。
【０１９４】
（ＩＩ） 表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。
【符号の説明】
【０１９５】
１ 画像形成装置
１３，１３Ｃ プリントヘッド
４０，４０Ｃ 印刷制御部
５２ 駆動装置
６０，６０Ｂ，６０Ｃ データ駆動部
６２，６２Ｂ，６２Ｃ データ駆動回路
６３ ＮＭＯＳ
６３Ｃ ＰＭＯＳ
６４，６５ 分圧抵抗
７０ クロック駆動回路
１００、１００Ｃ 走査回路部
１１０、１１０−１〜１１０−ｎ、１１０Ｃ、１１０Ｃ−１〜１１０Ｃ−ｎ 走査サイリスタ
２００、２００Ｃ 主発光部
２１０、２１０−１〜２１０−ｎ、２１０Ｃ、２１０Ｃ−１〜２１０Ｃ−ｎ 発光サイリスタ
【技術分野】
【０００１】
本発明は、複数の発光サイリスタからなる発光サイリスタアレイを駆動する駆動回路、駆動装置、プリントヘッド、及び画像形成装置に関するものである。
【背景技術】
【０００２】
従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子として発光サイリスタを多数配列させて露光部を形成したものがある。発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１対Ｎに対応（Ｎ＞１）するように設けられ、その発光サイリスタのゲートを用いて発光させるべき発光サイリスタ位置を指定し、アノード及びカソード間に流す電流値により、発光パワーを制御している。
【０００３】
発光サイリスタを用いたプリントヘッドとして、自己走査型と呼ばれる構成のものが、例えば、下記の特許文献１に記載されている。特許文献１には、サイリスタを用いてシフトレジスタとして動作する走査回路と、発光サイリスタを用いて主たる発光を担う主発光部とを備え、その走査回路からの指令によって駆動すべき主発光部内の発光サイリスタの位置が順次指定される構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１９５７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の自己走査型のプリントヘッドでは、次のような課題があった。
主発光部内における発光サイリスタのアノード及びカソードは、共通に接続されており、これらの合算として主発光部内の発光サイリスタのアノード・カソード間に、大きな静電容量が形成されている。そのため、主発光部内の発光サイリスタを順次駆動する時に、その静電容量に起因して駆動電流の立ち上がり時間を多く必要とし、駆動電流波形にも遅延時間が生じ、発光に寄与しない非発光時間の時間割合が多くなる。その結果、動作速度を速くすることができず、プリントヘッド及びそれを用いたプリンタ等の画像形成装置における印刷速度の向上を阻害する原因となっている。
【０００６】
このような理由から、発光サイリスタの静電容量に起因する駆動電流の立ち上がり時間を短縮できる構成が切望されていた。
【課題を解決するための手段】
【０００７】
本発明の内の第１の発明の駆動回路は、第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が第１電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する回路である。そして、この第１の発明の駆動回路は、前記第１電源とは異なる第２電源と前記共通端子との間に接続され、データに基づきオン／オフ動作して前記共通端子を高／低論理レベルに駆動するスイッチ素子と、前記第１電源と前記共通端子との間に接続された第１分圧抵抗と、前記共通端子と前記第２電源との間に接続された第２分圧抵抗とを有している。
【０００８】
第２の発明の駆動装置は、前記第１の発明の駆動回路と、走査回路部と、クロック駆動回路とを備えている。
【０００９】
前記走査回路部は、第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記第１電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する回路である。前記クロック駆動回路は、前記第１電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する回路である。
【００１０】
そして、この第２の発明の駆動装置において、奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、奇数段の前記走査サイリスタにおける前記第２制御端子と偶数段の前記走査サイリスタにおける前記第２制御端子とは、ダイオードを介してそれぞれ接続されている。
【００１１】
第３の発明のプリントヘッドは、前記第１の発明における発光サイリスタアレイと、前記第２の発明の駆動装置とを備えている。
【００１２】
第４の発明の画像形成装置は、前記第３の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成する構成になっている。
【発明の効果】
【００１３】
本発明の内の第１の発明の駆動回路、第２の発明の駆動装置、及び第３の発明のプリントヘッドによれば、スイッチ素子及び分圧抵抗を用いた駆動回路により、発光サイリスタアレイを駆動するようにしたので、多数の発光サイリスタが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を、非発光時における共通端子の電位を分圧抵抗で分圧することで、軽減することが可能となる。これにより、プリントヘッドにより露光駆動される像担持体の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。
【００１４】
第４の発明の画像形成装置によれば、前記第３の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は本発明の実施例１における図６のプリントヘッド１３の構成を示す回路図である。
【図２】図２は本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。
【図４】図４は図３中の基板ユニットを示す斜視図である。
【図５】図５は図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。
【図６】図６は本発明の実施例１における図５中のプリントヘッド１３の概略の構成を示すブロック図である。
【図７】図７は図１中の発光サイリスタ２１０を示す構成図である。
【図８】図８は図１の動作を示すタイミングチャートである。
【図９】図９は実施例１の図１中のデータ駆動部６０と比較例との構成の対比を示す回路図である。
【図１０】図１０は比較例のデータ駆動部６０Ａにおける動作を説明する図である。
【図１１】図１１は実施例１のデータ駆動部６０における動作を説明する図である。
【図１２】本発明の実施例１の変形例におけるデータ駆動部６０Ｂを示す回路図である。
【図１３】本発明の実施例２におけるプリントヘッドの構成を示す回路図である。
【図１４】図１４は図１３中の発光サイリスタ２１０Ｃを示す構成図である。
【図１５】図１５は図１３の動作を示すタイミングチャートである。
【図１６】図１６は実施例２のデータ駆動部６０Ｃにおける動作を説明する図である。
【発明を実施するための形態】
【００１６】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１７】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
【００１８】
この画像形成装置１は、被駆動素子（例えば、発光素子として３端子発光サイリスタ）を用いた発光サイリスタアレイを有する半導体複合装置を備えた露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００１９】
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向の上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５とが配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２０】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２１】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。
【００２２】
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２３】
このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００２４】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００２５】
（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
【００２６】
図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数の半導体集積回路（以下「ＩＣ」という。）チップ１３ｃとにより構成されている。各ＩＣチップ１３ｃには、自己走査部としての走査回路部１００が集積され、更にこの上に、発光素子列（例えば、発光サイリスタアレイ）が略直線状に配列された主発光部２００が配置されている。各ＩＣチップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。
【００２７】
複数のＩＣチップ１３ｃにおける主発光部２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｄが配置され、このロッドレンズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。
【００２８】
（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。この図５では、説明を簡単にするために、１つのプロセスユニット（例えば、マゼンタのプロセスユニット）１０−３を制御するための構成が示されている。
【００２９】
図５に示すプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、及びタイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、各プロセスユニット１０−１〜１０−４のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。
【００３０】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。
【００３１】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７及び用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。
【００３２】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む。）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた走査回路部１００及び主発光部２００を有している。
【００３３】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図２中の各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
【００３４】
その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出口センサ４６を通過してプリンタ外部へ排出される。
【００３５】
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源５１からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
【００３６】
（実施例１のプリントヘッド）
図６は、本発明の実施例１における図５中のプリントヘッド１３の概略の構成を示すブロック図である。
【００３７】
プリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された主発光部２００と、この主発光部２００を駆動する駆動装置５２とを備えている。駆動装置５２は、図４中のＩＣチップ１３ｃに形成され、２相の第１クロック信号（この「クロック信号」を以下単に「クロック」という。）及び第２クロックに基づき主発光部２００を走査するための信号を複数の出力端子Ｑ１〜Ｑｎから出力する走査回路部１００と、主発光部２００の共通端子ＩＮを高論理レベル（以下「Ｈレベル」という。）又は低論理レベル（以下「Ｌレベル」という。）に駆動するためのデータ駆動部６０と、走査回路部１００を駆動するための第１クロック及び第２クロックを生成して第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２からそれぞれ出力するクロック駆動回路７０とを有している。
【００３８】
走査回路部１００により走査される主発光部２００は、発光素子としての例えば複数段の正極ゲート型３端子サイリスタであるＰゲート型発光サイリスタ２１０（＝２１０−１〜２１０−ｎ，・・・）により構成されている。各発光サイリスタ２１０は、第１端子（例えば、アノード）、第２端子（例えば、カソード）、及び第１制御端子（例えば、ゲート）を有し、アノードが第１電源（例えば、３．３Ｖの電源電圧ＶＤＤを供給するＶＤＤ電源）に接続され、カソードがデータ信号（以下単に「データ」という。）としての駆動電流Ｉｏｕｔを流す共通端子ＩＮを介してデータ駆動部６０に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。各発光サイリスタ２１０は、アノード・カソード間に電源電圧ＶＤＤが印加された状態で、ゲートにトリガ信号（例えば、トリガ電流）が流れると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。
【００３９】
図１は、本発明の実施例１における図６のプリントヘッド１３の構成を示す回路図である。
【００４０】
この図１のプリントヘッド１３では、駆動装置５２を構成するデータ駆動部６０、クロック駆動回路７０及び走査回路部１００の内、走査回路部１００がプリントヘッド１３内に配置されているが、データ駆動部６０及びクロック駆動回路７０が印刷制御部４０内に配置された構成例が示されている。なお、データ駆動部６０及びクロック駆動回路７０は、図６に示すように、プリントヘッド１３の内部に配置しても良い。
【００４１】
図１に示すプリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された走査回路部１００及び主発光部２００を有し、これらが複数の接続ケーブル８０（＝８０−１〜８０−３）及び複数の接続コネクタ９０（＝９０−１〜９０−６）を介して、複数のデータ駆動部６０及びクロック駆動回路７０にそれぞれ接続されている。
【００４２】
主発光部２００を構成する複数段の発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）は、アノードがＶＤＤ電源に接続され、カソードが共通端子ＩＮを介して接続コネクタ９０−４に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０−１〜２１０−ｎ，・・・の総数は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３の場合、４９９２個であり、これらが配列されることになる。
【００４３】
走査回路部１００は、クロック駆動回路７０から第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９０−２，９０−３、接続ケーブル８０−２，８０−３、及び接続コネクタ９０−５，９０−６を介して供給される２相の第１クロックＣ１及び第２クロックＣ２により駆動され、主発光部２００にトリガ電流を流してオン／オフ動作させる回路である。この走査回路部１００は、複数段の３端子サイリスタ（例えば、ＰＮＰＮの４層からなるＰゲート型の走査サイリスタ）１１０（＝１１０−１〜１１０−ｎ、例えばｎ＝４９９２）と、複数段のダイオード１２０（＝１２０−２〜１２０−ｎ）と、複数の抵抗１３０（＝１３０−２〜１３０−ｎ）とを有し、自己走査型シフトレジスタにより構成されている。
【００４４】
各段の走査サイリスタ１１０（＝１１０−１〜１１０−ｎ）は、第３端子（例えば、アノード）、第４端子（例えば、カソード）、及び第２制御端子（例えば、ゲート）を有し、アノードが、ＶＤＤ電源に接続され、ゲートが、各出力端子Ｑ１〜Ｑｎを介して各段の発光サイリスタ２１０のゲートに接続されると共に、各抵抗１３０（＝１３０−１〜１３０−ｎ）を介して第２電源（例えば、接地電位に保持されたグランドＧＮＤ）に接続されている。
【００４５】
奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）のカソードは、抵抗１４１を介して、接続コネクタ９０−５に接続されている。偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎのカソードは、抵抗１４２を介して、接続コネクタ９０−６に接続されている。
【００４６】
初段の走査サイリスタ１１０−１のゲートは、ダイオード１２０−１のカソード・アノードを介して接続コネクタ９０−６に接続されている。初段から最終段までの走査サイリスタ１１０−１〜１１０−ｎにおいて、前段の走査サイリスタ１１０のゲートと、後段の走査サイリスタ１１０のゲートとの間は、各ダイオード１２０（＝１２０−２〜１２０−ｎ）のアノード・カソードを介して、それぞれ接続されている。各ダイオード１２０は、走査サイリスタ１１０−１〜１１０−ｎが順次オンする時の走査方向（例えば、図１において右方向）を決定するために設けられている。
【００４７】
各段の走査サイリスタ１１０と各段の発光サイリスタ２１０とは、半導体素子として同様なレイヤ構造を有し、且つ同様な回路動作を行うものであるが、各段の発光サイリスタ２１０は、主として発光機能を用いるものであるのに対して、各段の走査サイリスタ１１０においては、発光機能を必要とされないので、その上層をメタル膜等の非透光性材料で覆うことで遮光して用いられる。
【００４８】
走査回路部１００では、クロック駆動回路７０から第１及び第２クロック端子ＣＫ１，ＣＫ２を介して供給される２相の第１及び第２クロックＣ１，Ｃ２に基づき、走査サイリスタ１１０−１〜１１０−ｎが択一的にオン状態となり、このオン状態が主発光部２００に伝達され、発光サイリスタ２１０−１〜２１０−ｎの内から発光すべき発光サイリスタ２１０−１〜２１０−ｎを指令する働きをする。この走査回路部１００において、オン状態となる各段の走査サイリスタ１１０のオン状態が、２相の第１及び第２クロックＣ１，Ｃ２毎に隣接の走査サイリスタ１１０に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。
【００４９】
なお、図１中の破線で囲んで示す１００ａは、走査回路部１００及び主発光部２００の単位回路である。走査回路部１００及び主発光部２００は、その単位回路１００ａがｎ段接続された構成になっている。
【００５０】
主発光部２００に接続された複数のデータ駆動部６０は、駆動指令信号である制御信号ＤＲＶＯＮを生成し、複数の主発光部２００を時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。走査回路部１００に接続されたクロック駆動回路７０は、走査回路部１００に供給するための２相の第１、第２クロックＣ１，Ｃ２を第１、第２クロック端子ＣＫ１，ＣＫ２から出力する回路である。
【００５１】
図１においては、説明を簡略化するために１個のデータ駆動部６０のみが図示されている。複数の主発光部２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を有し、これらの発光サイリスタ２１０−１〜２１０−ｎ，・・・が複数の発光サイリスタ２１０−１〜２１０−ｎの組にグループ化され、各グループ毎に設けられたデータ駆動部６０によって、それらが同時並行的に分割駆動が行われる構成になっている。
【００５２】
一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した主発光部２００のチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を構成している。この際、データ駆動部６０は前記２６個の主発光部２００に対応して設けられ、これらのデータ駆動部６０における出力端子の総数は２６である。
【００５３】
一方、クロック駆動回路７０は、アレイ化した走査回路部１００のチップを駆動するものであるが、プリントヘッド１３の高速動作のためには、走査回路部１００毎に設けることが好ましい。しかし、プリントヘッド１３のデータ転送が低速で良い場合には、第１、第２クロック端子ＣＫ１，ＣＫ２と複数の走査回路部１００とを並列に接続することで、その回路を共用することができる。
【００５４】
データ駆動部６０は、制御信号ＤＲＶＯＮを生成するデータ制御回路６１と、その制御信号ＤＲＶＯＮに基づき主発光部２００を駆動する駆動回路としてのデータ駆動回路６２とを有している。データ駆動回路６２は、ノードＮとグランドＧＮＤとの間に接続され、制御信号ＤＲＶＯＮに基づきオン／オフ動作してノードＮをＨ／Ｌレベルに駆動するスイッチ素子（例えば、ＮチャネルＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）６３と、ＶＤＤ電源とノードＮとの間に接続された第１分圧抵抗６４と、ノードＮとグランドＧＮＤとの間に接続された第２分圧抵抗６５とを有している。ノードＮは、抵抗６６を介してデータ端子ＤＡに接続され、このデータ端子ＤＡが、接続コネクタ９０−１、接続ケーブル８０−１、及びプリントヘッド１３側の接続コネクタ９０−３を介して共通端子ＩＮに接続されている。
【００５５】
例えば、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＬレベルの場合、ＮＭＯＳ６３がオフ状態となり、分圧抵抗６４の働きにより、抵抗６６を介してデータ端子ＤＡがＨレベルとなる。このＨレベルの電位は、ＶＤＤ電源とグランドＧＮＤとの間の電圧を分圧抵抗６４と分圧抵抗６５とで分圧した値となる。この時、データ端子ＤＡをＨレベルとすることで、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のアノード・カソード間電圧が低下し、この発光サイリスタ２１０−１〜２１０−ｎを全て非発光状態にできる。
【００５６】
これに対し、制御信号ＤＲＶＯＮがＨレベルの場合、ＮＭＯＳ６３がオン状態となり、分圧抵抗６５を介してデータ端子ＤＡの電位が略ＧＮＤ電位にまで降下する。そのため、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）がオフ状態である場合には、接続コネクタ９０−１、接続ケーブル８０−１、接続コネクタ９０−４、及び共通端子ＩＮを介して、発光サイリスタ２１０−１〜２１０−ｎのカソード電位がＬレベルになる。これにより、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。
【００５７】
これらのデータ駆動部６０及びクロック駆動回路７０に使用されるＶＤＤ電源は、主発光部２００及び走査回路部１００で使用されるＶＤＤ電源と同一であり、例えば、電源電圧ＶＤＤが３．３Ｖである。
【００５８】
（実施例１の発光サイリスタ）
図７（ａ）〜（ｃ）は、図１中の発光サイリスタ２１０を示す構成図である。
【００５９】
図７（ａ）は、発光サイリスタ２１０の回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
【００６０】
図７（ｂ）は、発光サイリスタ２１０の断面構造を示す図である。発光サイリスタ２１０は、例えば、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により、Ｐ型ＧａＡｓウェハ基材２１１の上層に、所定の結晶をエピタキシャル成長させることで製造される。
【００６１】
即ち、Ｐ型ＧａＡｓウェハ基材２１１の上層に、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層２１２と、Ｎ型不純物を含ませ成層したＮ型層２１３と、Ｐ型不純物を含ませたＰ型層２１４と、Ｎ型不純物を含ませ成層したＮ型層２１５と、を順に積層させたＰＮＰＮの４層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。
【００６２】
前記エッチングの過程で、Ｐ型層２１４の一部の領域を露出させ、この領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＮ型層２１５の一部の領域を露出させ、この領域の一部に金属配線を形成してカソードＫを形成する。その後、Ｐ型ＧａＡｓウェハ基材２１１の底面に金属電極を形成して、アノードＡを形成する。
【００６３】
なお、図１中の走査サイリスタ１１０は、発光サイリスタ２１０の内部構造と同一である。
【００６４】
図７（ｃ）は、図７（ｂ）と対比させて描いた発光サイリスタ２１０の等価回路図である。発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１と、ＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とにより構成されている。ＰＮＰＴＲ２２１のエミッタが発光サイリスタ２１０のアノードＡに相当し、ＮＰＮＴＲ２２２のベースが発光サイリスタ２１０のゲートＧに相当し、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している。ＰＮＰＴＲ２２１のコレクタは、ＮＰＮＴＲ２２２のベースに接続され、ＰＮＰＴＲ２２１のベースが、ＮＰＮＴＲ２２２のコレクタに接続されている。
【００６５】
なお、図７に示した発光サイリスタ２１０では、ＧａＡｓウェハ基材２１１上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等といった材料を用いるものであっても良い。あるいは、シリコン基板やサファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮ等といった材料を成膜したものであっても良い。
【００６６】
（実施例１のプリントヘッドの概略動作）
図１のプリントヘッド１３において、クロック駆動回路７０から出力される第１、第２クロックＣ１，Ｃ２の内、第１クロックＣ１がＬレベルになると、これがクロック端子ＣＫ１から出力される。この第１クロックＣ１は、接続コネクタ９０−２、接続ケーブル８０−２、接続コネクタ９０−５、及び抵抗１４１を介して、走査サイリスタ１１０−１のカソードへ供給されるので、このカソードがＬレベルになる。第２クロックＣ２がＨレベルになると、これがクロック端子ＣＫ２から出力される。この第２クロックＣ２は、接続コネクタ９０−３、接続ケーブル８０−３、接続コネクタ９０−６、及びダイオード１２０−１を介して走査サイリスタ１１０−１のゲートへ供給されるので、このゲートがＨレベルになる。これにより、走査サイリスタ１１０−１のゲート・カソード間にトリガ電流が流れ、この走査サイリスタ１１０−１がオン状態になって走査回路部１００がシフト動作を開始し、次段以降の走査サイリスタ１１０−２〜１１０−ｎのゲートが順にＨレベルになって順次オンして行く。
【００６７】
発光サイリスタ２１０−１〜２１０−ｎの動作を考えるにあたり、走査サイリスタ１１０−１〜１１０−ｎのオンしている走査サイリスタ（例えば、１１０−２）に着目すると、そのゲートが電源電圧ＶＤＤに略等しいＨレベルになっている。発光サイリスタ２１０−２のアノードはＶＤＤ電源に接続されており、そのカソードがＬレベルにされると、発光サイリスタ２１０−２のアノード・カソード間には電圧が印加される。
【００６８】
一方、走査サイリスタ１１０−２のゲートと、発光サイリスタ２１０−２のゲートとは、それぞれ接続されているため、走査サイリスタ１１０−２のゲートと発光サイリスタ２１０−２のゲートとが同電位となる。この時、発光指令されている発光サイリスタ２１０−２のゲートのみが選択的にＨレベルにされるので、この発光サイリスタ２１０−２のゲートからカソード間にトリガ電流を生じ、発光サイリスタ２１０−２がターンオンすることになる。この際、発光サイリスタ２１０−２のカソードに流れる電流は、データ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であって、その発光サイリスタ２１０−２が発光状態となって駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【００６９】
（実施例１のプリントヘッドの詳細動作）
図８は、図１のプリントヘッド１３の詳細な動作を示すタイミングチャートである。
【００７０】
この図８では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝６，・・・）を順次点灯させる場合の動作波形が示されている。
【００７１】
本実施例１のように、走査サイリスタ１１０を用いた走査回路部１００の場合、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックＣ１，Ｃ２が用いられ、この２相のクロックＣ１，Ｃ２は、クロック駆動回路７０から出力される。
【００７２】
図８のタイミングチャートにおいて、時刻ｔ１前の左端部ａに示す状態においては、クロック端子ＣＫ１，ＣＫ２から出力されるクロックＣ１，Ｃ２がＨレベルになる。このクロックＣ１，Ｃ２のＨレベルは、走査回路部１００側の抵抗１４１，１４２を介して、奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）のカソードへ送られると共に、偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎのカソードへ送られる。
【００７３】
そのため、奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）の組のアノード・カソード間電圧が略ゼロとなり、そのカソード電流が遮断されて奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）の組がオフ状態になる。同様に、偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎの組のアノード・カソード間電圧も略ゼロとなり、そのカソード電流が遮断されて偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎの組もオフ状態になる。これにより、走査回路部１００の全ての走査サイリスタ１１０−１〜１１０−ｎがオフ状態になっている。
【００７４】
又、時刻ｔ１前の左端部ａに示す状態において、データ制御回路６１から出力される制御信号ＤＲＶＯＮは、Ｌレベルとなっており、ＮＭＯＳ６３がオフ状態で、データ端子ＤＡがＨレベルになる。そのため、共通端子ＩＮを介して発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のカソードがＨレベルであり、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のアノードが電源電圧ＶＤＤであるので、そのアノード・カソード間電圧が低下して、カソード電流が遮断される。これにより、発光サイリスタ２１０−１〜２１０−ｎもまたオフ状態になる。以下、
（１） 初段（１段目）走査サイリスタ１１０−１のターンオン過程
（２） ２段目走査サイリスタ１１０−２のターンオン過程
について説明する。
【００７５】
（１） 初段（１段目）走査サイリスタ１１０−１のターンオン過程
図８の時刻ｔ１において、クロック端子ＣＫ１から出力されるクロックＣ１は、ｂ部に示すようにＬレベルに立ち下がる。この時、クロック端子ＣＫ２から出力されるクロックＣ２は、Ｈレベルであるので、このＨレベルがダイオード１２０−１を順方向に通り、次いで走査サイリスタ１１０−１のゲート・カソード間を順方向に通り、Ｌレベルであるクロック端子ＣＫｌに至る経路にトリガ電流を生じる。これにより、走査サイリスタ１１０−１がターンオンする。
【００７６】
時刻ｔ２において、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＨレベルに立ち上がり、この制御信号ＤＲＶＯＮがデータ駆動回路６２に入力される。すると、ＮＭＯＳ６３がオンし、抵抗６６を介してデータ端子ＤＡがＬレベルに遷移する。これにより、発光サイリスタ２１０−１のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時、走査サイリスタ１１０−１がオンしているので、この走査サイリスタ１１０−１のゲート電位は、電源電圧ＶＤＤに略等しい電位になっている。
【００７７】
走査サイリスタ１１０−１と発光サイリスタ２１０−１とは、ゲート電位を共有しており、この時オン状態にある走査サイリスタ１１０−１のゲート電位は、電源電圧ＶＤＤに略等しい。前記データ端子ＤＡがＬレベルになると、発光サイリスタ２１０−１のカソード電位もまたＬレベル（略０Ｖ）であり、その発光サイリスタ２１０−１のゲート・カソード間には、電圧が印加されてゲート電流を生じ、発光サイリスタ２１０−１がターンオンする。その結果、発光サイリスタ２１０−１のカソードには、ｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【００７８】
時刻ｔ３において、制御信号ＤＲＶＯＮがＬレベルに立ち下がり、このＬレベルがデータ駆動回路６２に入力され、ＮＭＯＳ６３がオフする。すると、データ端子ＤＡがＨレベルに遷移し、発光サイリスタ２１０−１のアノード・カソード間電圧が低下する。これにより、カソード電流経路が遮断され、発光サイリスタ２１０−１がオフして、ｄ部に示すように、駆動電流Ｉｏｕｔは略ゼロとなる。
【００７９】
本実施例１では、発光サイリスタ２１０−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ｉｏｕｔの値に応じて定まる発光サイリスタ２１０による発光出力（発光パワー）と露光時間（＝ｔ３−ｔ２）との積であり、発光サイリスタ２１０−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を素子毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０−１を発光させる必要のない場合には、時刻ｔ２から時刻ｔ３の間の制御信号ＤＲＶＯＮをＬレベルのままとする。このように、制御信号ＤＲＶＯＮによって発光サイリスタ２１０の発光の有無もまた制御することができる。
【００８０】
（２） ２段目走査サイリスタ１１０−２のターンオン過程
時刻ｔ４において、クロック端子ＣＫ２から出力されるクロックＣ２は、ｅ部に示すように、Ｌレベルに立ち下がる。時刻ｔ４の直前において、走査サイリスタ１１０−１はオン状態にあり、ゲートがＨレベルになっている。このＨレベルは、ダイオード１２０−２により、走査サイリスタ１１０−２のゲートに伝達され、この走査サイリスタ１１０−２のゲート・カソード間を通り、クロック端子ＣＫ２に流入するゲート電流を生じる。この結果、走査サイリスタ１１０−２がターンオンする。
【００８１】
時刻ｔ５において、ｆ部に示すように、クロック端子ＣＫ１から出力されるクロックＣ１が、Ｈレベルに立ち上がる。これにより、走査サイリスタ１１０−１のカソード電流の経路が遮断され、この走査サイリスタ１１０−１はターンオフする。
【００８２】
時刻ｔ６において、制御信号ＤＲＶＯＮがＨレベルに立ち上がり、データ端子ＤＡはＬレベルに遷移する。データ端子ＤＡがＬレベルに遷移すると、発光サイリスタ２１０−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時刻ｔ６において、走査サイリスタ１１０−２は、オン状態にあり、走査サイリスタ１１０−１が、オフ状態になっている。このように、走査サイリスタ１１０−２はオンしているので、このゲートとゲート電位を共有している発光サイリスタ２１０−２はオンする。そのため、発光サイリスタ２１０−２のカソードには、ｇ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【００８３】
時刻ｔ７において、制御信号ＤＲＶＯＮがＬレベルに立ち下がり、データ端子ＤＡはＨレベルに遷移する。これにより、発光サイリスタ２１０−２のカソード電流経路が遮断され、この発光サイリスタ２１０−２はオフして、ｈ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。
【００８４】
以下同様に、クロックＣ１，Ｃ２の遷移によって、走査サイリスタ１１０−２〜１１０−ｎを順次オンすることができる。このように、走査サイリスタ１１０−１〜１１０−ｎの順次オン毎に、Ｈレベルの制御信号ＤＲＶＯＮを与えることで、発光サイリスタ２１０−１〜２１０−ｎを選択的に発光／非発光とすることができる。
【００８５】
（実施例１と比較例との構成の対比）
図９（ａ）、（ｂ）は、実施例１の図１中のデータ駆動部６０と比較例との構成の対比を示す回路図であり、同図（ａ）は図１中のデータ駆動部６０の回路図、及び、同図（ｂ）は比較例を示す回路図である。
【００８６】
実施例１のデータ駆動部６０に対応する比較例のデータ駆動部６０Ａでは、データ制御回路６１を有し、この出力側に、相補形ＭＯＳトランジスタからなるインバータ（以下「ＣＭＯＳインバータ」という。）が接続されている。ＣＭＯＳインバータは、ＮＭＯＳ６３及びＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）６７を有し、これらがＶＤＤ電源とグランドＧＮＤとの間に直列に接続されている。ＮＭＯＳ６３のゲート及びＰＭＯＳ６７のゲートは、データ制御回路６１の出力側に共通に接続され、そのＮＭＯＳ６３のドレイン及びＰＭＯＳ６７のドレインに、ノードＮを介して、抵抗６６が共通に接続されている。ＮＭＯＳ６３及びＰＭＯＳ６７からなるＣＭＯＳインバータは、データ制御回路６１から出力される制御信号ＤＲＶＯＮを反転し、抵抗６６を介してデータ端子ＤＡを駆動する構成になっている。
【００８７】
図９（ａ）に示す実施例１のデータ駆動部６０では、図９（ｂ）に示す比較例のデータ駆動部６０Ａ中のＰＭＯＳ６７を削除し、これに代えて、分圧抵抗６４，６５を設けた構成になっている。そのため、実施例１のデータ駆動部６０では、データ端子ＤＡのＬレベル電位が、比較例のデータ端子ＤＡと略等しい。一方、Ｈレベルにおいて、比較例が電源電圧ＶＤＤの電位に略等しいのに対して、実施例１では、電源電圧ＶＤＤの電位を分圧抵抗６４，６５で分圧した、電源電圧ＶＤＤより低い電位となる。
【００８８】
（比較例のデータ駆動部の動作説明）
図１０（ａ）、（ｂ）は、比較例のデータ駆動部６０Ａにおける動作を説明する図であり、同図（ａ）は模式的な回路図、及び同図（ｂ）は同図（ａ）の動作波形図である。
【００８９】
図１０（ａ）において、比較例のデータ駆動部６０Ａにおける出力側のデータ端子ＤＡには、プリントヘッド１３Ａが接続されている。プリントヘッド１３Ａは、簡略化してモデル化した等価回路として図示されている。
【００９０】
プリントヘッド１３Ａには、走査回路部１００Ａによりゲートが駆動される発光サイリスタ２１０が設けられている。発光サイリスタ２１０は、複数の発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードが並列接続されているものを代表として１素子として表現されている。発光サイリスタ２１０のアノード及びカソードには、これと並列にコンデンサ２１０ａ（静電容量値Ｃｊ）が接続されている。コンデンサ２１０ａは、発光サイリスタ２１０のアノード及びカソードに生じる静電容量がモデル化して示されている。
【００９１】
ここで、発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードに生じる静電容量は、各発光サイリスタ２１０においては比較的小さいが、発光サイリスタ２１０−１〜２１０−ｎの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、ｎ＝１９２とする場合、発光サイリスタ２１０−１〜２１０−ｎの全体においては、１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。
【００９２】
図１０（ａ）中の発光サイリスタ２１０は、複数の発光サイリスタ２１０−１〜２１０−ｎをモデル化したものであり、そのアノードがＶＤＤ電源に接続され、カソードがデータ駆動部６０Ａのデータ端子ＤＡに接続されている。又、コンデンサ２１０ａの両端は、発光サイリスタ２１０のアノード及びカソードにそれぞれ接続されている。
【００９３】
図１０（ｂ）における波形図は、各部の駆動波形（制御信号ＤＲＶＯＮ、ノードＮ、データ端子ＤＡ、発光サイリスタ２１０に流れるサイリスタ電流Ｉｆ、発光パワーＰｏ）を示すものであって、発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードに生じる静電容量Ｃｊに起因して生じる課題を説明するものである。
【００９４】
図１０（ｂ）における左端の時刻ｔ１の状態において、制御信号ＤＲＶＯＮはＬレベルである。このＬレベルは、ＮＭＯＳ６３及びＰＭＯＳ６７で構成されるＣＭＯＳインバータにて反転され、このＣＭＯＳインバータの出力側のノードＮの電位がＨレベル（≒電源電圧ＶＤＤ）となる。このため、データ端子ＤＡの電位も電源電圧ＶＤＤの電位に略等しく、発光サイリスタ２１０のカソード電位となる。この結果、発光サイリスタ２１０は、オフ状態となる。なお、データ端子ＤＡの波形に破線で示されているのは、グランドＧＮＤの電位である。
【００９５】
時刻ｔ２において、制御信号ＤＲＶＯＮがＨレベルに立ち上がる。これにより、ａ部に示すように、データ端子ＤＡの波形が立ち下がってＬレベルになる。次いで、データ端子ＤＡの波形のｂ部に示すように、データ端子ＤＡの電位も立ち下がる。
【００９６】
前述したように、データ端子ＤＡとグランドＧＮＤ間には、コンデンサ２１０ａが接続されており、その静電容量値Ｃｊは、典型的な設計例のように、ｎ＝１９２とする場合には、発光サイリスタ１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。この結果、その立ち下がり時間Ｔｆは、抵抗６６の抵抗値ＲＯと、コンデンサ２１０ａの静電容量値Ｃｊに応じて定まる。ＮＭＯＳ６３のオン抵抗を無視して考えると、立ち下がり時間Ｔｆは、
Ｔｆ ∝ ＲＯ×Ｃｊ
となる。
【００９７】
前述したように、コンデンサ２１０ａの静電容量値Ｃｊは、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間容量を合算したものであり、その静電容量値Ｃｊは、非常に大きなものとなる。一方、抵抗６６の抵抗値ＲＯは、発光サイリスタ２１０のサイリスタ電流Ｉｆを定めるための電流制限抵抗として働くため、その抵抗値ＲＯを小さくすることができず、その結果、立ち下がり時間Ｔｆは、大きなものとならざるを得ない。
【００９８】
図１０（ｂ）のｂ部に示すように、データ端子ＤＡの波形が、立ち下がり時間Ｔｆの後に、電源電圧ＶＤＤから電圧Ｖｆ（＝発光サイリスタ２１０のオン電圧）分降下すると、発光サイリスタ２１０のアノード・カソード間電圧はＶｆとなる。この時、発光サイリスタ２１０はオンして、サイリスタ電流Ｉｆの波形に示すように、発光サイリスタ２１０には順電流が流れ、ｃ部に示すように、サイリスタ電流Ｉｆの波形が立ち上がる。この時のサイリスタ電流Ｉｆの波形の立ち上がり遅延時間は、Ｔｄｌである。
【００９９】
又、サイリスタ電流Ｉｆによって発光サイリスタ２１が発光し、ｄ部に示すように、発光出力を示す発光パワーＰｏの波形が立ち上がる。
【０１００】
更に、時刻ｔ３において、制御信号ＤＲＶＯＮの波形が立ち下がると、ｅ部に示すように、データ端子ＤＡの波形が立ち上がる。これにより、データ端子ＤＡの波形が、ｆ部に示すように立ち上がる。この時、時刻ｔ３よりも時間Ｔｒだけ遅れて、データ端子ＤＡの波形が電源電圧ＶＤＤよりもオン電圧Ｖｆ分低い電位を超えて上昇すると、発光サイリスタ２１０のアノード・カソード間電圧は、オン電圧Ｖｆ以下となる。すると、発光サイリスタ２１０がターンオフして、サイリスタ電流Ｉｆは、ｇ部に示すように、立ち下がる。又、サイリスタ電流Ｉｆが立ち下がることで、発光サイリスタ２１０は非発光状態となり、ｈ部に示すように、発光パワーＰｏの波形が立ち下がる。
【０１０１】
図１０（ｂ）においては、電源電圧ＶＤＤは、発光サイリスタ２１０のオン電圧Ｖｆよりも十分大きく設定されているので、データ端子ＤＡの波形に示したように、
Ｔｆ＞Ｔｒ
となる。そのため，サイリスタ電流Ｉｆの波形の遅延時間についても、
Ｔｄｌ＞Ｔｄ２
となり、発光サイリスタ２１０における発光パワーＰｏの波形の遅延時間についても、
Ｔｄ３＞Ｔｄ４
となる。そのため、実質的な発光出力時間について考えると、本来（ｔ３−ｔ２）時間であるべきものが、（Ｔｄ３−Ｔｄ４）時間分だけ減少し、プリントヘッド１３Ａにより露光駆動される図２中の感光体ドラム１１の露光エネルギー量も前記時間の減少分だけ低下してしまうことになり、印刷動作を高速化するうえでの妨げとなっていた。
【０１０２】
（実施例１のデータ駆動部の動作説明）
図１１（ａ）、（ｂ）は、実施例１のデータ駆動部６０における動作を説明する図であり、同図（ａ）は模式的な回路図、及び同図（ｂ）は同図（ａ）の動作波形図である。この図１１（ａ）、（ｂ）において、比較例を示す図１０（ａ）、（ｂ）中の要素と共通の要素には共通の符号が付されている。
【０１０３】
図１１（ａ）において、実施例１のデータ駆動部６０における出力側のデータ端子ＤＡには、プリントヘッド１３が接続されている。プリントヘッド１３は、簡略化してモデル化した等価回路として図示されている。
【０１０４】
プリントヘッド１３には、走査回路部１００によりゲートが駆動される発光サイリスタ２１０が設けられている。発光サイリスタ２１０は、複数の発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードが並列接続されているものを代表として１素子として表現されている。発光サイリスタ２１０のアノード及びカソードには、これと並列にコンデンサ２１０ａ（静電容量値Ｃｊ）が接続されている。コンデンサ２１０ａは、発光サイリスタ２１０のアノード及びカソードに生じる静電容量がモデル化して示されている。
【０１０５】
前述したように、発光サイリスタ２１０−１〜２１０−ｎのアノード及びカソードに生じる静電容量は、各発光サイリスタ２１０においては比較的小さいが、発光サイリスタ２１０−１〜２１０−ｎの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、ｎ＝１９２とする場合、発光サイリスタ２１０−１〜２１０−ｎの全体においては、１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。
【０１０６】
図１１（ａ）中の発光サイリスタ２１０は、複数の発光サイリスタ２１０−１〜２１０−ｎをモデル化したものであり、そのアノードがＶＤＤ電源に接続され、カソードがデータ駆動部６０のデータ端子ＤＡに接続されている。又、コンデンサ２１０ａの両端は、発光サイリスタ２１０のアノード及びカソードにそれぞれ接続されている。
【０１０７】
図１１（ｂ）における波形図は、各部の駆動波形（制御信号ＤＲＶＯＮ、ノードＮ、データ端子ＤＡ、発光サイリスタ２１０に流れるサイリスタ電流Ｉｆ、発光パワーＰｏ）を示している。
【０１０８】
図１１（ｂ）における左端の時刻ｔ１の状態において、制御信号ＤＲＶＯＮはＬレベルである。このＬレベルは、ＮＭＯＳ６３のゲートに入力されてこのＮＭＯＳ６３がオフ状態になり、ドレイン側のノードＮがＨレベルになる。ノードＮの電位は、電源電圧ＶＤＤとＧＮＤ電位とを分圧抵抗６４及び６５で分圧した電位となる。ノードＮの電位は、抵抗６６を介して、発光サイリスタ２１０のカソード電位となる。そのため、ノードＮの電位を（電源電圧ＶＤＤ−発光サイリスタ２１０の閾値電圧Ｖｆ）よりも高くなるように設定することで、発光サイリスタ２１０をオフ状態にできる。
【０１０９】
時刻ｔ２において、制御信号ＤＲＶＯＮがＨレベルに立ち上がると、ＮＭＯＳ６３がオン状態になり、このＮＭＯＳ６３のドレイン側のノードＮが、ａ部に示すように立ち下がってＬレベルになる。すると、抵抗６６を介して、データ端子ＤＡの電位も、ｂ部に示すように、立ち下がってＬレベルになる。
【０１１０】
前述したように、データ端子ＤＡとグランドＧＮＤ間には、コンデンサ２１０ａが接続されており、この静電容量は、典型的な設計例のように、ｎ＝１９２とする場合には、発光サイリスタ１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。この結果、データ端子ＤＡの立ち下り時間Ｔｆは、抵抗６６の抵抗値ＲＯとコンデンサ２１０ａの静電容量値Ｃｊとに応じて定まる。ＮＭＯＳ６３のオン抵抗を無視すると、立ち下がり時間Ｔｆは、
Ｔｆ ∝ ＲＯ×Ｃｊ
となる。前述したように、コンデンサ２１０ａの静電容量値Ｃｊは、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間容量値を合算したものであり、その静電容量値Ｃｊが非常に大きなものとなる。
【０１１１】
一方、抵抗値ＲＯの抵抗６６は、サイリスタ電流Ｉｆを定めるための電流制限抵抗として働く。そのため、抵抗値ＲＯを小さくすることができず、それによりデータ駆動部６０の時定数は、大きなものとならざるを得ない
【０１１２】
ところが、データ端子ＤＡの波形に示すように、データ端子ＤＡのＨレベルは、電源電圧ＶＤＤよりも低く設定されている。そのため、図１１（ｂ）のｂ部で示すように、データ端子ＤＡの波形は、立ち下がり時間Ｔｆの後に、電源電圧ＶＤＤから電圧Ｖｆ分降下した電位となって、発光サイリスタ２１０のアノード・カソード間電圧はＶｆ（＝発光サイリスタ２１０のオン電圧）となる。この時、発光サイリスタ２１０はオンして、サイリスタ電流Ｉｆの波形に示すように、発光サイリスタ２１０には、順電流が流れ、ｃ部に示すように、サイリスタ電流Ｉｆの波形が立ち上がる。この時のサイリスタ電流Ｉｆの立ち上がり遅延時間は、Ｔｄｌである。サイリスタ電流Ｉｆによって発光サイリスタ２１０が発光し、ｄ部に示すように、発光パワーＰｏの波形が立ち上がる。
【０１１３】
実施例１の図１１（ｂ）と比較例の図１０（ｂ）とを比較して明らかなように、実施例１のデータ駆動部６０の構成においては、データ端子ＤＡの波形の立ち下がり時間Ｔｆが小さくなっており、又、サイリスタ電流Ｉｆの立ち上がり遅延時間Ｔｄ１も小さくなることが判る。
【０１１４】
時間ｔ３において、制御信号ＤＲＶＯＮが立ち下がると、ｅ部に示すように、ＮＭＯＳ６３がオフ状態になって、ドレイン側のノードＮの波形が立ち上がる。これにより、ｆ部に示すように、抵抗６６を介してデータ端子ＤＡの波形が立ち上がる。時刻ｔ３よりも遅延時間Ｔｒだけ遅れて、データ端子ＤＡの波形が、（電源電圧ＶＤＤ−発光サイリスタ２１０のオン電圧Ｖｆ）にまで上昇すると、発光サイリスタ２１０のアノード・カソード間電圧は、オン電圧Ｖｆ以下となる。これにより、発光サイリスタ２１０はターンオフし、ｇ部に示すように、サイリスタ電流Ｉｆが立ち下がる。サイリスタ電流Ｉｆが立ち下がることで、発光サイリスタ２１０は非発光状態となり、ｈ部に示すように、発光パワーＰｏの波形が立ち下がる。
【０１１５】
図１１（ｂ）においては、データ端子ＤＡの波形のＨレベルは、（電源電圧ＶＤＤ−発光サイリスタ２１０のオン電圧Ｖｆ）よりもわずかに高い程度に設定することで、データ端子ＤＡの波形に示したように、立ち上がり遅延時間Ｔｆと立ち下がり時間Ｔｒとは、
Ｔｆ≒Ｔｒ
とすることができる。そのため、サイリスタ電流Ｉｆの波形の遅延時間についても、立ち上がり遅延時間Ｔｄ１と立ち下がり遅延時間Ｔｄ２とは、
Ｔｄ１≒Ｔｄ２
となる。更に、発光サイリスタ２１０の発光パワーＰｏの波形についても、立ち上がり遅延時間Ｔｄ３と立ち下がり遅延時間Ｔｄ４とは、
Ｔｄ３≒Ｔｄ４
となる。
【０１１６】
その結果、実質的な発光出力時間について考えると、本来（ｔ３―ｔ２）時間であるべきものが、それと略等しい発光時間とすることができる。従って、プリントヘッド１３により露光駆動される図２中の感光体ドラム１１の露光エネルギー量の低下もほとんどなくなり、印刷動作の低下を防止できる。
【０１１７】
（実施例１の変形例）
図１２は、本発明の実施例１におけるデータ駆動部６０の変形例を示す回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
【０１１８】
この変形例のデータ駆動部６０Ｂは、実施例１のデータ制御回路６１とは異なる構成のデータ制御回路６１Ｂと、この出力側に接続され、実施例１のデータ駆動回路６２とは異なる構成のデータ駆動回路６２Ｂとを備えている。
【０１１９】
データ制御回路６１Ｂは、負論理の制御信号ＤＲＶＯＮ−Ｎを出力する回路である。データ駆動回路６２Ｂは、実施例１のＮＭＯＳ６３に代えて設けられた駆動回路６３Ｂと、この出力側に接続され、実施例１の分圧抵抗６４，６５及び抵抗６６に代えて設けられた分圧回路６８とを有している。
【０１２０】
駆動回路６３Ｂは、実施例１と同様のＮＭＯＳ６３ａと、新たに追加されたＮＭＯＳ６３ｂ及びＰＭＯＳ６３ｃからなるＣＭＯＳインバータとを有し、定電流特性を備えるように構成されている。ＮＭＯＳ６３ｂ及びＰＭＯＳ６３ｃのゲートは、データ制御回路６１Ｂの出力側に接続されている。ＰＭＯＳ６３ｃのソースには、図示しない制御電圧発生回路から発生される制御電圧Ｖｃｌが入力され、このＰＭＯＳ６３ｃのドレインが、ＮＭＯＳ６３ｂのドレイン及びソースを介してグランドＧＮＤに接続されている。ＰＭＯＳ６３ｃのドレイン及びＮＭＯＳ６３ｂのドレインには、ＮＭＯＳ６３ａのゲートが接続されている。ＮＭＯＳ６３ａのソースは、グランドＧＮＤに接続され、ドレインが分圧回路６８に接続されている。
【０１２１】
分圧回路６８は、２つの分圧抵抗６４，６５を有し、これらがＶＤＤ電源とグランドＧＮＤとの間に直列に接続されている。２つの分圧抵抗６４，６５の接続点は、データ端子ＤＡに接続されている。
【０１２２】
このような構成のデータ駆動部６０Ｂでは、以下のように動作する。
データ制御回路６１Ｂから出力される制御信号ＤＲＶＯＮ−ＮがＨレベルの場合、ＰＭＯＳ６３ｃがオフすると共にＮＭＯＳ６３ｂがオンし、ＮＭＯＳ６３ａのゲート電位はＬレベルとなる。これにより、ＮＭＯＳ６３ａがオフし、データ端子ＤＡはＨレベルとなる。データ端子ＤＡの電位は、電源電圧ＶＤＤを分圧抵抗６４，６５で分圧した電位となる。データ端子ＤＡがＨレベルの時、図１中の発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間電圧は、そのオン電圧よりも小さくなって、その発光サイリスタ２１０−１〜２１０−ｎをオフ状態にすることができる。
【０１２３】
又、制御信号ＤＲＶＯＮ−ＮがＬレベルの場合、ＰＭＯＳ６３ｃがオンすると共にＮＭＯＳ６３ｂがオフし、ＮＭＯＳ６３ｂのゲート電位は、制御電圧Ｖｃｌと略等しいＨレベルになる。これにより、ＮＭＯＳ６３ａはオンするが、この時、制御電圧Ｖｃｌを適切に設定することで、そのＮＭＯＳ６３ａを飽和領域で動作させることができて、そのドレイン電流を定電流特性とすることができる。これにより、駆動回路６３Ｂの出力特性を定電流源に近似したものとすることができる。
【０１２４】
図１中の発光サイリスタ２１０の発光出力は、主としてその駆動電流により定まるものであるので、そのデータ駆動回路６２Ｂは、本来、定電流特性を備えていることが望ましい。ところが、実施例１において説明したように、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間の静電容量値Ｃｊの総計は大きいので、それを定電流駆動回路のように等価出力インピーダンスの大きな回路を用いて駆動する場合、電圧波形の遷移時間が大きくなってしまい、特にその駆動電流値が小さい場合にはその影響が著しい。
【０１２５】
そこで、この図１２の変形例の構成においては、分圧抵抗６４，６５による分圧回路６８を備えることで、データ端子ＤＡの電位を事前に、発光サイリスタ２１０の非発光電位ぎりぎりに設定しておくことで、駆動電圧波形の遷移時間を大幅に短縮できるようになる。
【０１２６】
このように、分圧回路６８を設けた効果は、実施例１の図１のデータ駆動回路６２の場合はもちろんのこと、図１２のデータ駆動回路６２Ｂのような定電流駆動回路の場合に顕著であり、特に、その駆動電流値が小さくて済む高発光効率の発光サイリスタ２１０において、より一層の効果が得られる。
【０１２７】
（実施例１の効果）
本実施例１によれば、次の（ａ）、（ｂ）のような効果がある。
【０１２８】
（ａ） 分圧抵抗６４，６５を用いたデータ駆動部６０，６０Ｂにより、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を駆動するようにしたので、多数の発光サイリスタ２１０−１〜２１０−ｎが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を、非発光時におけるデータ端子ＤＡの電位を分圧抵抗６４，６５で分圧することで、軽減することが可能となる。これにより、プリントヘッド１３により露光駆動される感光体ドラム１１の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。
【０１２９】
（ｂ） 本実施例１の画像形成装置１によれば、プリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３を用いることにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。
【実施例２】
【０１３０】
本発明の実施例２における画像形成装置１では、実施例１のプリントヘッド１３における正極ゲート型３端子サイリスタ（即ち、Ｐゲート型発光サイリスタ）である走査サイリスタ１１０及び発光サイリスタ２１０に代えて、負極ゲート型３端子サイリスタ（即ち、Ｎゲート型発光サイリスタ）である走査サイリスタ１１０Ｃ及び発光サイリスタ２１０Ｃを用いたプリントヘッド１３Ｃを採用している。以下、実施例１と異なる部分について説明する。
【０１３１】
（実施例２のプリントヘッド）
図１３は、本発明の実施例２におけるプリントヘッド１３Ｃの構成を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１３２】
本実施例２のプリントヘッド１３Ｃは、実施例１の走査回路部１００及び主発光部２００とは異なる極性の走査回路部１００Ｃ及び主発光部２００Ｃを有し、これらが実施例１と同様の複数の接続ケーブル８０（＝８０−１〜８０−３）及び複数の接続コネクタ９０（＝９０−１〜９０−６）を介して、実施例１の印刷制御部４０とは異なる構成の印刷制御部４０Ｃに接続されている。走査回路部１００Ｃ及び主発光部２００Ｃは、実施例１と同様に、ＶＤＤ電源（例えば、３．３Ｖ）により動作する構成になっている。
【０１３３】
印刷制御部４０Ｃは、実施例１のデータ駆動部６０とは異なる構成のデータ駆動部６０Ｃと、実施例１と同様のクロック駆動回路７０とを有している。データ駆動部６０Ｃは、ＶＤＤ電源により動作して主発光部２００Ｃ側の共通端子ＩＮをＨ／Ｌレベルに駆動する回路である。クロック駆動回路７０は、実施例１と同様に、ＶＤＤ電源により動作して走査回路部１００Ｃを駆動するための２相の第１、第２クロックＣ１，Ｃ２を出力する回路である。
【０１３４】
本実施例２において、主発光部２００Ｃを駆動する駆動装置は、実施例１と同様に、走査回路部１００Ｃ、データ駆動部６０Ｃ、及びクロック駆動回路７０を有している。図１３では、データ駆動部６０Ｃ及びクロック駆動回路７０が印刷制御部４０Ｃ内に配置された構成例が示されているが、実施例１の図６と同様に、データ駆動部６０Ｃ及びクロック駆動回路７０をプリントヘッド１３Ｃ内に配置しても良い。
【０１３５】
走査回路部１００Ｃにより走査される主発光部２００Ｃは、実施例１とは異なる極性の３端子発光素子としての複数段のＮゲート型発光サイリスタ２１０Ｃ（＝２１０Ｃ−１〜２１０Ｃ−ｎ、・・・）を有している。各発光サイリスタ２１０Ｃの第２端子（例えば、アノード）は、駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９０−４に接続され、第１端子（例えば、カソード）が、グランドＧＮＤに接続され、第１制御端子（例えば、ゲート）が、走査回路部１００Ｃの各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎ，・・・の総数は、実施離１と同様に、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３Ｃの場合、４９９２個であり、これらが配列されることになる。
【０１３６】
走査回路部１００Ｃは、クロック駆動回路７０から第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９０−２，９０−３、接続ケーブル８０−２，８０−３、及び接続コネクタ９０−５，９０−６を介して供給される２相の第１、第２クロックＣ１，Ｃ２により駆動され、主発光部２００Ｃにトリガ電流を流してオン／オフ動作させる回路である。この走査回路部１００Ｃは、実施例１とは異なる極性の３端子発光素子としての複数段のＮゲート型走査サイリスタ１１０Ｃ（＝１１０Ｃ−１〜１１０Ｃ−ｎ、例えばｎ＝４９９２）と、実施例１と同様の走査方向決定用の複数段のダイオード１２０（＝１２０−１〜１２０−ｎ）と、実施例１と同様の複数の抵抗１３０（＝１３０−２〜１３０−ｎ）とを有し、自己走査型シフトレジスタにより構成されている。
【０１３７】
各段の走査サイリスタ１１０Ｃ（＝１１０Ｃ−１〜１１０Ｃ−ｎ）は、第３端子（例えば、カソード）、第４端子（例えば、アノード）、及び第２制御端子（例えば、ゲート）を有し、カソードが、グランドＧＮＤに接続され、ゲートが、各出力端子Ｑ１〜Ｑｎを介して各段の発光サイリスタ２１０Ｃのゲートに接続されると共に、各抵抗１３０（＝１３０−１〜１３０−ｎ）を介してＶＤＤ電源に接続されている。
【０１３８】
奇数段の走査サイリスタ１１０Ｃ−１，１１０Ｃ−３、・・・，１１０Ｃ−（ｎ−１）のアノードは、抵抗１４１を介して接続コネクタ９０−５に接続されている。偶数段の走査サイリスタ１１０Ｃ−２，１１０Ｃ−４，・・・，１１０Ｃ−ｎのアノードは、抵抗１４２を介して接続コネクタ９０−６に接続されている。
【０１３９】
初段の走査サイリスタ１１０Ｃ−１のゲートは、順方向のダイオード１２０−１を介して接続コネクタ９０−６に接続されている。初段から最終段までの走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎにおいて、前段の走査サイリスタ１１０Ｃのゲートと、後段の走査サイリスタ１１０Ｃのゲートとの間は、逆方向の各ダイオード１２０（＝１２０−２〜１２０−ｎ）を介してそれぞれ接続されている。各ダイオード１２０は、実施例１と同様に、走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎが順次オンする時の走査方向（例えば、図１３において右方向）を決定するために設けられている。
【０１４０】
各段の走査サイリスタ１１０Ｃと各段の発光サイリスタ２１０Ｃとは、半導体素子として同様なレイヤ構造を有し、且つ同様な回路動作を行うものであるが、各段の発光サイリスタ２１０Ｃは、主として発光機能を用いるものであるのに対して、各段の走査サイリスタ１１０Ｃにおいては、発光機能を必要とされないので、その上層をメタル膜等の非透光性材料で覆うことで遮光して用いられる。
【０１４１】
なお、図１３中の破線で囲んで示す１００Ｃａは、走査回路部１００Ｃ及び主発光部２００Ｃの単位回路である。走査回路部１００Ｃ及び主発光部２００Ｃは、その単位回路１００Ｃａがｎ段接続された構成になっている。
【０１４２】
走査回路部１００Ｃでは、実施例１と同様に、クロック駆動回路７０の第１、第２クロック端子ＣＫ１，ＣＫ２から供給される２相の第１、第２クロックＣ１，Ｃ２に基づき、走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎが択一的にオン状態となり、このオン状態が主発光部２００Ｃに伝達され、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎの内から発光すべき発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎを指令する働きをする。この走査回路部１００Ｃにおいて、オン状態となる各段の走査サイリスタ１１０Ｃのオン状態が、２相の第１、第２クロックＣ１，Ｃ２毎に隣接の走査サイリスタ１１０Ｃに伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。
【０１４３】
なお、実施例１と同様に、各段の抵抗１３０（＝１３０−１〜１３０−ｎ）は、走査回路部１００Ｃの動作を確実にする目的で設けるものであるが、走査サイリスタ１１０Ｃ（＝１１０Ｃ−１〜１１０Ｃ−ｎ）の特性によっては、それを省略することもできる。
【０１４４】
前記主発光部２００Ｃに接続された複数のデータ駆動部６０Ｃは、実施例１とは異なる負論理の駆動指令信号である制御信号ＤＲＶＯＮ−Ｎを生成し、複数の主発光部２００Ｃを時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。図１３においては、実施例１の図１と同様に、説明を簡略化するために１個のデータ駆動部６０Ｃのみが図示されている。
【０１４５】
データ駆動部６０Ｃは、実施例１とは異なる負論理の制御信号ＤＲＶＯＮ−Ｎを生成するデータ制御回路６１Ｃと、制御信号ＤＲＶＯＮ−Ｎを駆動するための実施例１とは異なる構成のデータ駆動回路６２Ｃとを有している。データ駆動回路６２Ｃは、制御信号ＤＲＶＯＮ−Ｎがゲートに入力され、ソースがＶＤＤ電源に接続され、ドレインがノードＮに接続されたＰＭＯＳ６３Ｃと、ＶＤＤ電源とノードＮとの間に接続された分圧抵抗６４と、ノードＮとグランドＧＮＤとの間に接続された分圧抵抗６５と、ノードＮとデータ端子ＤＡとの間に接続された抵抗６６とにより構成されている。
【０１４６】
例えば、データ制御回路６１Ｃから出力される制御信号ＤＲＶＯＮ−ＮがＨレベルの場合、ＰＭＯＳ６３Ｃがオフ状態になり、電源電圧ＶＤＤが分圧抵抗６４，６５で分圧されたＬレベルの電位により、抵抗６６、データ端子ＤＡ及び共通端子ＩＮを介して発光サイリスタ２１０ＣのアノードがＬレベルになる。そのため、発光サイリスタ２１０Ｃのアノード・カソード間電圧が低下して、共通端子ＩＮに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎを全て非発光状態にできる。
【０１４７】
これに対し、制御信号ＤＲＶＯＮ−ＮがＬレベルの場合、ＰＭＯＳ６６ａがオン状態になり、ノードＮの電位が電源電圧ＶＤＤのＨレベルになる。そのため、抵抗６６、データ端子ＤＡ及び共通端子ＩＮを介して、発光サイリスタ２１０ＣのアノードがＨレベルになる。これにより、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加されることになる。この時、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎ内の１つの発光サイリスタ２１０Ｃに対して点灯指令がされると（即ち、１つの発光サイリスタ２１０Ｃのゲートにトリガ電流が生じると）、この発光サイリスタ２１０Ｃがターンオンする。この結果、データ端子ＤＡの電位は、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのオン電位に略等しい電位になる。
【０１４８】
（実施例２の発光サイリスタ）
図１４（ａ）〜（ｃ）は、図１３中の発光サイリスタ２１０Ｃを示す構成図である。
【０１４９】
図１４（ａ）は、発光サイリスタ２１０Ｃの回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
【０１５０】
図１４（ｂ）は、発光サイリスタ２１０Ｃの断面構造を示す図である。発光サイリスタ２１０Ｃは、例えば、公知のＭＯ−ＣＶＤ法により、Ｎ型ＧａＡｓウェハ基材２３１の上層に、所定の結晶をエピタキシャル成長させることで製造される。
【０１５１】
即ち、Ｎ型ＧａＡｓウェハ基材２３１の上層に、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層２３２と、Ｎ型不純物を含ませ成層したＮ型層２３３と、Ｐ型不純物を含ませたＰ型層２３４と、を順に積層させたＰＮＰＮの４層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。
【０１５２】
前記エッチングの過程で、Ｎ型層２３３の一部の領域を露出させ、この領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＰ型層２３４の一部の領域を露出させ、この領域の一部に金属配線を形成してアノードＡを形成する。その後、Ｐ型ＧａＡｓウェハ基材２３１の底面に金属電極を形成して、カソードＫを形成する。
【０１５３】
なお、図１３中の走査サイリスタ１１０Ｃは、発光サイリスタ２１０Ｃの内部構造と同一である。
【０１５４】
図１４（ｃ）は、図１４（ｂ）と対比させて描いた発光サイリスタ２１０Ｃの等価回路図である。発光サイリスタ２１０Ｃは、ＮＰＮＴＲ２４１と、ＰＮＰＴＲ２４２とにより構成されている。ＮＰＮＴＲ２４１のエミッタが発光サイリスタ２１０ＣのカソードＫに相当し、ＰＮＰＴＲ２４２のベースが発光サイリスタ２１０ＣのゲートＧに相当し、ＰＮＰＴＲ２４２のエミッタが発光サイリスタ２１０ＣのアノードＡに相当している。ＮＰＮＴＲ２４１のコレクタは、ＰＮＰＴＲ２４２のベースに接続され、ＮＰＮＴＲ２４１のベースが、ＰＮＰＴＲ２４２のコレクタに接続されている。
【０１５５】
なお、図１４に示した発光サイリスタ２１０Ｃでは、ＧａＡｓウェハ基材２３１上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等といった材料を用いるものであっても良い。あるいは、シリコン基板やサファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮ等といった材料を成膜したものであっても良い。
【０１５６】
（実施例２のプリントヘッドの概略動作）
図１３のプリントヘッド１３Ｃにおいて、クロック駆動回路７０から出力される第１、第２クロックＣ１，Ｃ２の内、第１クロックＣ１がＨレベル、第２クロックＣ２がＬレベルになると、Ｈレベルのクロック端子ＣＫ１から、接続コネクタ９０−２、接続ケーブル８０−２、接続コネクタ９０−５、抵抗１４１、及び走査サイリスタ１１０Ｃ−１のアノード・ゲート間を順方向に通り、更に、ダイオード１２０−１を順方向に通り、接続コネクタ９０−１６、接続ケーブル８０−３、接続コネクタ９０−３、及びクロック端子ＣＫ２に至る経路にトリガ電流が流れる。これにより、走査サイリスタ１１０Ｃ−１がオン状態になって走査回路部１００Ｃがシフト動作を開始し、次段以降の走査サイリスタ１１０Ｃ−２〜１１０Ｃ−ｎが順次オンして行く。
【０１５７】
発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎの動作を考えるにあたり、走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎのオンしている走査サイリスタ（例えば、１１０Ｃ−２）に着目すると、そのゲートがＧＮＤ電位に略等しいＬレベルになっている。発光サイリスタ２１０Ｃ−２のカソードはグランドＧＮＤに接続されており、そのアノードがＨレベルにされると、発光サイリスタ２１０Ｃ−２のアノード・カソード間に電圧が印加される。
【０１５８】
一方、走査サイリスタ１１０Ｃ−２のゲートと、発光サイリスタ２１０Ｃ−２のゲートとは、それぞれ接続されているため、走査サイリスタ１１０Ｃ−２のゲートと発光サイリスタ２１０Ｃ−２のゲートとが同電位になる。この時、発光指令されている発光サイリスタ２１０Ｃ−２のゲートのみが選択的にＬレベルにされるので、発光サイリスタ２１０Ｃ−２のアノード・ゲート間にトリガ電流を生じ、この発光サイリスタ２１０Ｃ−２がターンオンする。この際、発光サイリスタ２１０Ｃ−２のアノードに流れる電流は、データ端子ＤＡを介して流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、その発光サイリスタ２１０Ｃ−２が発光状態となって駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【０１５９】
（実施例２のプリントヘッドの詳細動作）
図１５は、図１３のプリントヘッド１３Ｃの詳細な動作を示すタイミングチャートであり、実施例１を示す図８中の要素と共通の要素には共通の符号が付されている。
【０１６０】
この図１５では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１３の発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎ（例えば、ｎ＝６，・・・）を順次点灯させる場合の動作波形が示されている。
【０１６１】
本実施例２のように、走査サイリスタ１１０Ｃを用いた走査回路部１００Ｃの場合、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックＣ１，Ｃ２が用いられ、この２相のクロックＣ１，Ｃ２は、クロック駆動回路７０から出力される。
【０１６２】
図１５のタイミングチャートにおいて、時刻ｔ１前の左端部ａに示す状態においては、クロック端子ＣＫ１，ＣＫ２から出力されるクロックＣ１，Ｃ２がＬレベルになる。そのため、奇数段の走査サイリスタ１１０Ｃ−１，１１０Ｃ−３，・・・，１１０Ｃ−（ｎ−１）の組のアノードと、偶数段の走査サイリスタ１１０Ｃ−２，１１０Ｃ−４，・・・，１１０Ｃ−ｎの組のアノードとが、Ｌレベルになり、そのアノード電流が遮断されて奇数段の走査サイリスタ１１０Ｃ−１，１１０Ｃ−３，・・・，１１０Ｃ−（ｎ−１）の組と、偶数段の走査サイリスタ１１０Ｃ−２，１１０Ｃ−４，・・・，１１０Ｃ−ｎの組とが、オフ状態になる。これにより、走査回路部１００Ｃの全ての走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎがオフ状態になる。
【０１６３】
又、時刻ｔ１前の左端部ａに示す状態において、データ制御回路６１Ｃから出力される制御信号ＤＲＶＯＮ−Ｎは、Ｈレベルになっており、ＰＭＯＳ６３Ｃがオフ状態で、データ端子ＤＡがＬレベルになる。そのため、共通端子ＩＮを介して発光サイリスタ２１０Ｃ（＝２１０Ｃ−１〜２１０Ｃ−ｎ）のアノードがＬレベルであり、アノード・カソード間電圧が低下して、アノード電流が遮断される。これにより、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎもまたオフ状態になる。以下、
（１） 初段（１段目）走査サイリスタ１１０Ｃ−１のターンオン過程
（２） ２段目走査サイリスタ１１０Ｃ−２のターンオン過程
について説明する。
【０１６４】
（１） 初段（１段目）走査サイリスタ１１０Ｃ−１のターンオン過程
図１５の時刻ｔ１において、クロック端子ＣＫ１から出力されるクロックＣ１は、ｂ部に示すように、Ｈレベルに立ち上がる。この時、クロック端子ＣＫ２から出力されるクロックＣ２は、Ｌレベルであるので、Ｈレベルのクロック端子ＣＫ１から、走査サイリスタ１１０Ｃ−１のアノード・ゲート間を順方向に通り、更に、ダイオード１２０−１を順方向に通り、Ｌレベルのクロック端子ＣＫ２に至る経路にトリガ電流を生じる。これにより、走査サイリスタ１１０Ｃ−１がターンオンする。
【０１６５】
時刻ｔ２において、データ制御回路６１から出力される制御信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、この制御信号ＤＲＶＯＮ−Ｎがデータ駆動回路６２Ｃに入力される。すると、ＰＭＯＳ６３Ｃがオンし、抵抗６６を介してデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０Ｃ−１のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時、走査サイリスタ１１０Ｃ−１がオンしているので、この走査サイリスタ１１０Ｃ−１のゲート電位は、ＧＮＤ電位に略等しい電位である。走査サイリスタ１１０Ｃ−１と発光サイリスタ２１０Ｃ−１とは、ゲート電位を共有しており、発光サイリスタ２１０Ｃ−１のゲート電位もまたＧＮＤ電位に略等しい。
【０１６６】
前述したデータ端子ＤＡがＨレベルになると、発光サイリスタ２１０Ｃ−１のアノード・ゲート間には、電圧が印加されてゲート電流を生じ、この発光サイリスタ２１０Ｃ−１がターンオンする。その結果、発光サイリスタ２１０Ｃ−１のアノードには、ｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【０１６７】
時刻ｔ３において、制御信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、このＨレベルがデータ駆動回路６２Ｃに入力され、ＰＭＯＳ６３Ｃがオフする。すると、データ端子ＤＡがＬレベルに遷移し、発光サイリスタ２１０Ｃ−１のアノード・カソード間電圧が低下する。これにより、発光サイリスタ２１０Ｃ−１のアノード電流経路が遮断され、この発光サイリスタ２１０Ｃ−１がオフし、ｄ部に示すように、駆動電流Ｉｏｕｔは略ゼロとなる。
【０１６８】
本実施例２では、発光サイリスタ２１０Ｃ−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ｉｏｕｔの値に応じて定まる発光サイリスタ２１０Ｃによる発光出力（発光パワー）と露光時間（＝ｔ３−ｔ２）との積であり、発光サイリスタ２１０Ｃ−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を素子毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０Ｃ−１を発光させる必要のない場合には、時刻ｔ２から時刻ｔ３の間の制御信号ＤＲＶＯＮ−ＮをＨレベルのままとする。このように、制御信号ＤＲＶＯＮ−Ｎによって発光サイリスタ２１０Ｃの発光の有無もまた制御することができる。
【０１６９】
（２） ２段目走査サイリスタ１１０Ｃ−２のターンオン過程
時刻ｔ４において、クロック端子ＣＫ２から出力されるクロックＣ２は、ｅ部に示すように、Ｈレベルに立ち上がる。時刻ｔ４の直前において、走査サイリスタ１１０Ｃ−１はオン状態にあり、ゲートがＬレベルになっている。このＬレベルは、ダイオード１２０−２により、走査サイリスタ１１０Ｃ−２のゲートに伝達される。Ｈレベルのクロック端子ＣＫ２から抵抗１４２を通り、更に、走査サイリスタ１１０Ｃ−２のアノード・ゲート間を通り、ダイオード１２０−２を順方向に経由して、Ｌレベルにある走査サイリスタ１１０Ｃ−１のゲートを通る経路に、ゲート電流を生じる。この結果、走査サイリスタ１１０Ｃ−２がターンオンする。
【０１７０】
時刻ｔ５において、ｆ部に示すように、クロック端子ＣＫ１から出力される第１クロックＣ１は、Ｌレベルに立ち下がる。これにより、走査サイリスタ１１０Ｃ−１のアノード電流の経路が遮断され、この走査サイリスタ１１０Ｃ−１はターンオフする。
【０１７１】
時刻ｔ６において、制御信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、データ端子ＤＡはＨレベルに遷移する。データ端子ＤＡがＨレベルに遷移すると、発光サイリスタ２１０Ｃ−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。この時刻ｔ６において、走査サイリスタ１１０Ｃ−２は、オン状態にあり、走査サイリスタ１１０Ｃ−１が、オフ状態になっている。このように、走査サイリスタ１１０−２はオンしているので、このゲートとゲート電位を共有している発光サイリスタ２１０Ｃ−２はオンする。そのため、発光サイリスタ２１０−２のアノードには、ｇ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【０１７２】
時刻ｔ７において、制御信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、データ端子ＤＡはＬレベルに遷移する。これにより、発光サイリスタ２１０Ｃ−２のアノード電流経路が遮断され、この発光サイリスタ２１０Ｃ−２はオフして、ｈ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。
【０１７３】
以下同様に、クロックＣ１，Ｃ２の遷移によって、走査サイリスタ１１０Ｃ−２〜１１０Ｃ−ｎを順次オンすることができる。このように、走査サイリスタ１１０Ｃ−１〜１１０Ｃ−ｎの順次オン毎に、Ｌレベルの制御信号ＤＲＶＯＮ−Ｎを与えることで、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎを選択的に発光／非発光とすることができる。
【０１７４】
（実施例１のデータ駆動部の動作説明）
図１６（ａ）、（ｂ）は、実施例２のデータ駆動部６０Ｃにおける動作を説明する図であり、同図（ａ）は模式的な回路図、及び同図（ｂ）は同図（ａ）の動作波形図である。この図１６（ａ）、（ｂ）において、実施例１を示す図１１（ａ）、（ｂ）中の要素と共通の要素には共通の符号が付されている。
【０１７５】
図１６（ａ）において、実施例２のデータ駆動部６０Ｃにおける出力側のデータ端子ＤＡには、プリントヘッド１３Ｃが接続されている。プリントヘッド１３Ｃは、簡略化してモデル化した等価回路として図示されている。
【０１７６】
プリントヘッド１３Ｃには、走査回路部１００Ｃによりゲートが駆動される発光サイリスタ２１０Ｃが設けられている。発光サイリスタ２１０Ｃは、複数の発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのアノード及びカソードが並列接続されているものを代表として１素子として表現されている。発光サイリスタ２１０Ｃのアノード及びカソードには、これと並列にコンデンサ２１０ａ（静電容量値Ｃｊ）が接続されている。コンデンサ２１０ａは、発光サイリスタ２１０Ｃのアノード及びカソードに生じる静電容量がモデル化して示されている。
【０１７７】
前述したように、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのアノード及びカソードに生じる静電容量は、各発光サイリスタ２１０Ｃにおいては比較的小さいが、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎの各素子は、アノード及びカソードがそれぞれ並列接続されている。そのため、典型的な設計例のように、ｎ＝１９２とする場合、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎの全体においては、１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。
【０１７８】
図１６（ａ）中の発光サイリスタ２１０Ｃは、複数の発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎをモデル化したものであり、そのアノードがデータ端子ＤＡに接続され、カソードがグランドＧＮＤに接続されている。又、コンデンサ２１０ａの両端は、発光サイリスタ２１０Ｃのアノード及びカソードにそれぞれ接続されている。
【０１７９】
図１６（ｂ）における波形図は、各部の駆動波形（制御信号ＤＲＶＯＮ−Ｎ、ノードＮ、データ端子ＤＡ、発光サイリスタ２１０Ｃに流れるサイリスタ電流Ｉｆ、発光パワーＰｏ）を示している。
【０１８０】
図１６（ｂ）における左端の時刻ｔ１の状態において、制御信号ＤＲＶＯＮ−ＮはＨレベルである。このＨレベルは、ＰＭＯＳ６３Ｃのゲートに入力されてこのＰＭＯＳ６３Ｃがオフ状態になり、ドレイン側のノードＮがＬレベルになる。ノードＮの電位は、電源電圧ＶＤＤとＧＮＤ電位とを分圧抵抗６４及び６５で分圧した電位となる。ノードＮの電位は、抵抗６６を介して、発光サイリスタ２１０Ｃのアノード電位となる。そのため、ノードＮの電位を（電源電圧ＶＤＤ−発光サイリスタ２１０Ｃの閾値電圧Ｖｆ）よりも低くなるように設定することで、発光サイリスタ２１０Ｃをオフ状態にできる。
【０１８１】
時刻ｔ２において、制御信号ＤＲＶＯＮ−ＮがＬレベルに立ち上がると、ＰＭＯＳ６３Ｃがオン状態になり、このＰＭＯＳ６３Ｃのドレイン側のノードＮが、ａ部に示すように立ち上がってＨレベルになる。すると、抵抗６６を介して、データ端子ＤＡの電位も、ｂ部に示すように、立ち上がってＨレベルになる。
【０１８２】
前述したように、データ端子ＤＡとグランドＧＮＤ間には、コンデンサ２１０ａが接続されており、この静電容量は、典型的な設計例のように、ｎ＝１９２とする場合には、発光サイリスタ１素子だけの場合の１９２倍に達する大きな静電容量値Ｃｊとなってしまう。この結果、データ端子ＤＡの立ち上がり時間Ｔｒは、抵抗６６の抵抗値ＲＯとコンデンサ２１０ａの静電容量値Ｃｊとに応じて定まる。ＰＭＯＳ６３Ｃのオン抵抗を無視すると、立ち上がり時間Ｔｒは、
Ｔｒ ∝ ＲＯ×Ｃｊ
となる。前述したように、コンデンサ２１０ａの静電容量値Ｃｊは、発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎのアノード・カソード間容量値を合算したものであり、その静電容量値Ｃｊが非常に大きなものとなる。
【０１８３】
一方、抵抗値ＲＯの抵抗６６は、サイリスタ電流Ｉｆを定めるための電流制限抵抗として働く。そのため、抵抗値ＲＯを小さくすることができず、それによりデータ駆動部６０Ｃの時定数は、大きなものとならざるを得ない
【０１８４】
ところが、データ端子ＤＡの波形に示すように、データ端子ＤＡのＬレベルは、ＧＮＤ電位よりも高く設定されている。そのため、図１６（ｂ）のｂ部で示すように、データ端子ＤＡの波形は、立ち上がり時間Ｔｒの後に、ＧＮＤ電位から電圧Ｖｆ分高い電位となって、発光サイリスタ２１０Ｃのアノード・カソード間電圧はＶｆ（＝発光サイリスタ２１０Ｃのオン電圧）となる。この時、発光サイリスタ２１０Ｃはオンして、サイリスタ電流Ｉｆの波形に示すように、発光サイリスタ２１０Ｃには、順電流が流れ、ｃ部に示すように、サイリスタ電流Ｉｆの波形が立ち上がる。この時のサイリスタ電流Ｉｆの立ち上がり遅延時間は、Ｔｄｌである。サイリスタ電流Ｉｆによって発光サイリスタ２１０Ｃが発光し、ｄ部に示すように、発光パワーＰｏの波形が立ち上がる。
【０１８５】
実施例２の図１６（ｂ）と比較例の図１０（ｂ）とを比較して明らかなように、実施例２のデータ駆動部６０Ｃの構成においては、データ端子ＤＡの波形の立ち上がり遅延時間Ｔｒが小さくなっており、又、サイリスタ電流Ｉｆの立ち上がり遅延時間Ｔｄ１も小さくなることが判る。
【０１８６】
時間ｔ３において、制御信号ＤＲＶＯＮ−Ｎが立ち上がると、ｅ部に示すように、ＰＭＯＳ６３Ｃがオフ状態になって、ドレイン側のノードＮの波形が立ち下がる。これにより、ｆ部に示すように、抵抗６６を介してデータ端子ＤＡの波形が立ち下がる。時刻ｔ３よりも遅延時間Ｔｆだけ遅れて、データ端子ＤＡの波形が、（ＧＮＤ電位＋発光サイリスタ２１０Ｃのオン電圧Ｖｆ）にまで降下すると、発光サイリスタ２１０Ｃのアノード・カソード間電圧は、オン電圧Ｖｆ以下となる。これにより、発光サイリスタ２１０Ｃはターンオフし、ｇ部に示すように、サイリスタ電流Ｉｆが立ち下がる。サイリスタ電流Ｉｆが立ち下がることで、発光サイリスタ２１０Ｃは非発光状態となり、ｈ部に示すように、発光パワーＰｏの波形が立ち下がる。
【０１８７】
図１６（ｂ）において、データ端子ＤＡの波形のＬレベルは、発光サイリスタ２１０Ｃのオン電圧Ｖｆよりもわずかに低い程度に設定することで、データ端子ＤＡの波形に示したように、立ち上がり遅延時間Ｔｒと立ち下がり時間Ｔｆとは、
Ｔｒ≒Ｔｆ
とすることができる。そのため、サイリスタ電流Ｉｆの波形の遅延時間についても、立ち上がり遅延時間Ｔｄ１と立ち下がり遅延時間Ｔｄ２とは、
Ｔｄ１≒Ｔｄ２
となる。更に、発光サイリスタ２１０Ｃの発光パワーＰｏの波形についても、立ち上がり遅延時間Ｔｄ３と立ち下がり遅延時間Ｔｄ４とは、
Ｔｄ３≒Ｔｄ４
となる。
【０１８８】
その結果、実質的な発光出力時間について考えると、本来（ｔ３−ｔ２）時間であるべきものが、それと略等しい発光時間とすることができる。従って、プリントヘッド１３Ｃにより露光駆動される図２中の感光体ドラム１１の露光エネルギー量の低下もほとんどなくなり、印刷動作の低下を防止できる。
【０１８９】
（実施例２の効果）
本実施例２によれば、次の（Ａ）、（Ｂ）のような効果がある。
【０１９０】
（Ａ） 分圧抵抗６４，６５を用いたデータ駆動部６０Ｃにより、発光サイリスタ２１０Ｃ（＝２１０Ｃ−１〜２１０Ｃ−ｎ）を駆動するようにしたので、多数の発光サイリスタ２１０Ｃ−１〜２１０Ｃ−ｎが並列接続されていることに起因して生じる駆動波形の遷移時間の増大を，非発光時におけるデータ端子ＤＡの電位を分圧抵抗６４，６５で分圧することで、軽減することが可能となる。これにより、プリントヘッド１３Ｃにより露光駆動される感光体ドラム１１の露光エネルギー量の低下もほとんどなくなり、印刷動作が低下してしまうといった問題を解消することができる。
【０１９１】
（Ｂ） 本実施例２の画像形成装置１によれば、プリントヘッド１３Ｃを採用しているので、実施例１の効果（ｂ）と同様の効果がある。
【０１９２】
（実施例１、２の他の変形例）
本発明は、上記実施例１、２やその変形例に限定されず、その他の種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。
【０１９３】
（Ｉ） 実施例１、２において、光源として用いられる発光サイリスタ２１０、２１０Ｃに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。
【０１９４】
（ＩＩ） 表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。
【符号の説明】
【０１９５】
１ 画像形成装置
１３，１３Ｃ プリントヘッド
４０，４０Ｃ 印刷制御部
５２ 駆動装置
６０，６０Ｂ，６０Ｃ データ駆動部
６２，６２Ｂ，６２Ｃ データ駆動回路
６３ ＮＭＯＳ
６３Ｃ ＰＭＯＳ
６４，６５ 分圧抵抗
７０ クロック駆動回路
１００、１００Ｃ 走査回路部
１１０、１１０−１〜１１０−ｎ、１１０Ｃ、１１０Ｃ−１〜１１０Ｃ−ｎ 走査サイリスタ
２００、２００Ｃ 主発光部
２１０、２１０−１〜２１０−ｎ、２１０Ｃ、２１０Ｃ−１〜２１０Ｃ−ｎ 発光サイリスタ
【特許請求の範囲】
【請求項１】
第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が第１電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動回路であって、
前記第１電源とは異なる第２電源と前記共通端子との間に接続され、データに基づきオン／オフ動作して前記共通端子を高／低論理レベルに駆動するスイッチ素子と、
前記第１電源と前記共通端子との間に接続された第１分圧抵抗と、
前記共通端子と前記第２電源との間に接続された第２分圧抵抗と、
を有することを特徴とする駆動回路。
【請求項２】
前記第１電源は、電源電圧を供給する電源であり、
前記第２電源は、接地電位に保持されたグランドであり、
前記発光サイリスタにおける前記第１端子はアノードであり、前記第２端子はカソードであり、前記第１制御端子はゲートであることを特徴とする請求項１記載の駆動回路。
【請求項３】
前記第１電源は、接地電位に保持されたグランドであり、
前記第２電源は、電源電圧を供給する電源であり、
前記発光サイリスタにおける前記第１端子はカソードであり、前記第２端子はアノードであり、前記第１制御端子はゲートであることを特徴とする請求項１記載の駆動回路。
【請求項４】
請求項１記載の駆動回路と、
第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記第１電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、
前記第１電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力するクロック駆動回路とを備え、
奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、奇数段の前記走査サイリスタにおける前記第２制御端子と偶数段の前記走査サイリスタにおける前記第２制御端子とは、ダイオードを介してそれぞれ接続されていることを特徴とする駆動装置。
【請求項５】
前記第１電源は、電源電圧を供給する電源であり、
前記第２電源は、接地電位に保持されたグランドであり、
前記発光サイリスタにおける前記第１端子はアノードであり、前記第２端子はカソードであり、前記第１制御端子はゲートであり、
前記走査サイリスタにおける前記第３端子はアノードであり、前記第４端子はカソードであり、前記第２制御端子はゲートであることを特徴とする請求項４記載の駆動装置。
【請求項６】
前記第１電源は、接地電位に保持されたグランドであり、
前記第２電源は、電源電圧を供給する電源であり、
前記発光サイリスタにおける前記第１端子はカソードであり、前記第２端子はアノードであり、前記第１制御端子はゲートであり、
前記走査サイリスタにおける前記第３端子はカソードであり、前記第４端子はアノードであり、前記第２制御端子はゲートであることを特徴とする請求項４記載の駆動装置。
【請求項７】
請求項１記載の発光サイリスタアレイと、
請求項４記載の駆動装置と、
を備えたことを特徴とするプリントヘッド。
【請求項８】
請求項７記載のプリントヘッドを備え、
前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。
【請求項１】
第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が第１電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動回路であって、
前記第１電源とは異なる第２電源と前記共通端子との間に接続され、データに基づきオン／オフ動作して前記共通端子を高／低論理レベルに駆動するスイッチ素子と、
前記第１電源と前記共通端子との間に接続された第１分圧抵抗と、
前記共通端子と前記第２電源との間に接続された第２分圧抵抗と、
を有することを特徴とする駆動回路。
【請求項２】
前記第１電源は、電源電圧を供給する電源であり、
前記第２電源は、接地電位に保持されたグランドであり、
前記発光サイリスタにおける前記第１端子はアノードであり、前記第２端子はカソードであり、前記第１制御端子はゲートであることを特徴とする請求項１記載の駆動回路。
【請求項３】
前記第１電源は、接地電位に保持されたグランドであり、
前記第２電源は、電源電圧を供給する電源であり、
前記発光サイリスタにおける前記第１端子はカソードであり、前記第２端子はアノードであり、前記第１制御端子はゲートであることを特徴とする請求項１記載の駆動回路。
【請求項４】
請求項１記載の駆動回路と、
第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記第１電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、
前記第１電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力するクロック駆動回路とを備え、
奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、奇数段の前記走査サイリスタにおける前記第２制御端子と偶数段の前記走査サイリスタにおける前記第２制御端子とは、ダイオードを介してそれぞれ接続されていることを特徴とする駆動装置。
【請求項５】
前記第１電源は、電源電圧を供給する電源であり、
前記第２電源は、接地電位に保持されたグランドであり、
前記発光サイリスタにおける前記第１端子はアノードであり、前記第２端子はカソードであり、前記第１制御端子はゲートであり、
前記走査サイリスタにおける前記第３端子はアノードであり、前記第４端子はカソードであり、前記第２制御端子はゲートであることを特徴とする請求項４記載の駆動装置。
【請求項６】
前記第１電源は、接地電位に保持されたグランドであり、
前記第２電源は、電源電圧を供給する電源であり、
前記発光サイリスタにおける前記第１端子はカソードであり、前記第２端子はアノードであり、前記第１制御端子はゲートであり、
前記走査サイリスタにおける前記第３端子はカソードであり、前記第４端子はアノードであり、前記第２制御端子はゲートであることを特徴とする請求項４記載の駆動装置。
【請求項７】
請求項１記載の発光サイリスタアレイと、
請求項４記載の駆動装置と、
を備えたことを特徴とするプリントヘッド。
【請求項８】
請求項７記載のプリントヘッドを備え、
前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２０６４８５（Ｐ２０１２−２０６４８５Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７５９１５（Ｐ２０１１−７５９１５）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（５９１０４４１６４）株式会社沖データ (2,444)
【出願人】（５００００２５７１）株式会社沖デジタルイメージング (186)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（５９１０４４１６４）株式会社沖データ (2,444)
【出願人】（５００００２５７１）株式会社沖デジタルイメージング (186)
【Ｆターム（参考）】
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