駆動回路
【課題】 ＩＧＢＴのゲートに印加される電圧をＶｃｃに近づけ、ＩＧＢＴのスイッチング損失を抑えることができる駆動回路を提供する。
【解決手段】 駆動回路が、電源電位にドレインが接続された第１のＮチャネルＭＯＳと、接地電位にソースが接続された第２のＮチャネルＭＯＳと、第１のＮチャネルＭＯＳのソースと第２のＮチャネルＭＯＳのドレインとに接続された出力部と、第１のＮチャネルＭＯＳのゲートと第２のＮチャネルＭＯＳのゲートとに接続された入力部とを有し、第１のＮチャネルＭＯＳと第２のＮチャネルＭＯＳとが交互にオン状態になるＣＭＯＳを有する駆動回路が、出力部に接続されたトランジスタのゲート電圧を制御する。電源電位と出力部との間に、第１のＮチャネルＭＯＳがオン状態になった場合に、オン状態となる素子を備える。
【解決手段】 駆動回路が、電源電位にドレインが接続された第１のＮチャネルＭＯＳと、接地電位にソースが接続された第２のＮチャネルＭＯＳと、第１のＮチャネルＭＯＳのソースと第２のＮチャネルＭＯＳのドレインとに接続された出力部と、第１のＮチャネルＭＯＳのゲートと第２のＮチャネルＭＯＳのゲートとに接続された入力部とを有し、第１のＮチャネルＭＯＳと第２のＮチャネルＭＯＳとが交互にオン状態になるＣＭＯＳを有する駆動回路が、出力部に接続されたトランジスタのゲート電圧を制御する。電源電位と出力部との間に、第１のＮチャネルＭＯＳがオン状態になった場合に、オン状態となる素子を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの駆動回路に関し、特に、２つのＮチャネルＭＯＳを有したＣＭＯＳからなる駆動回路に関する。
【背景技術】
【０００２】
従来から、ＩＧＢＴを駆動させる駆動回路にＣＭＯＳが用いられていた。ＣＭＯＳは、例えば、接地電位（ＧＮＤ）と電源電位（Ｖｃｃ）との間に直列に接続された２つのＮチャネルＭＯＳ１、ＮチャネルＭＯＳ２からなる。かかるＣＭＯＳでは、ＭＯＳ１のドレインはＶｃｃに、ＭＯＳ１のソースはＭＯＳ２のドレインに、ＭＯＳ２のソースはＧＮＤに、それぞれ接続されている。また、ＭＯＳ１のソース（およびＭＯＳ２のドレイン）はＩＧＢＴのゲートに接続されている。
ＭＯＳ１およびＭＯＳ２は交互にオン状態となり、これに伴ってＩＧＢＴのゲートは、ＶｃｃまたはＧＮＤに接続され、ＩＧＢＴがスイッチングする（例えば、特許文献１、２参照。）。
【特許文献１】特開平１１−０９７９９４号公報
【特許文献２】特開２００３−１９９３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＭＯＳ１がオン状態となり、ＩＧＢＴのゲートがＭＯＳ１を介してＶｃｃに接続されても、実際にＩＧＢＴのゲートには（Ｖｃｃ−Ｖｔｈ（ＶｔｈはＭＯＳ１の閾値電圧を示す。））の電圧しか印加されず、ＩＧＢＴのＶＣＥ（ｓａｔ）が大きくなり、スイッチング損失が高くなるという問題があった。
【０００４】
これに対して、ＮチャネルＭＯＳ１に代えてＰチャネルＭＯＳを用いることも検討したが、ＰチャネルＭＯＳの占有面積はＮチャネルＭＯＳ１の約１．６倍となり、小型化、集積化が困難であるという問題があった。
【０００５】
そこで、本発明は、ＩＧＢＴのゲートに印加される電圧をＶｃｃに近づけ、ＩＧＢＴのスイッチング損失を抑えることができる駆動回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明は、電源電位にドレインが接続された第１のＮチャネルＭＯＳと、接地電位にソースが接続された第２のＮチャネルＭＯＳと、第１のＮチャネルＭＯＳのソースと第２のＮチャネルＭＯＳのドレインとに接続された出力部と、第１のＮチャネルＭＯＳのゲートと第２のＮチャネルＭＯＳのゲートとに接続された入力部とを有し、第１のＮチャネルＭＯＳと第２のＮチャネルＭＯＳとが交互にオン状態になるＣＭＯＳで、出力部に接続されたトランジスタのゲート電圧を制御する駆動回路であって、電源電位と該出力部との間に、第１のＮチャネルＭＯＳがオン状態になった場合に、オン状態となる素子を備えたことを特徴とする駆動回路である。
【０００７】
かかる素子は、ＰチャネルＭＯＳ、ＰＮＰトランジスタ、ＮチャネルＭＯＳ、ＮＰＮトランジスタ、または抵抗からなることが好ましい。
【発明の効果】
【０００８】
このように、本発明にかかる駆動回路を用いてトランジスタをスイッチングすることにより、トランジスタのスイッチング損失を低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１（ａ）は、本実施の形態１にかかるＩＧＢＴ駆動回路１００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
駆動回路に用いられるＣＭＯＳは、例えば、接地電位（ＧＮＤ）と電源電位（Ｖｃｃ）との間に直列に接続された２つのＮチャネルＭＯＳ１、ＮチャネルＭＯＳ２からなる。かかるＣＭＯＳでは、ＭＯＳ１のドレインはＶｃｃに、ＭＯＳ１のソースはＭＯＳ２のドレインに、ＭＯＳ２のソースはＧＮＤに、それぞれ接続されている。また、ＭＯＳ１のソース（およびＭＯＳ２のドレイン）は出力部として、ＩＧＢＴのゲートに接続されている。
【００１０】
ＭＯＳ１およびＭＯＳ２のゲートは、入力部ＶＩＮに接続され、適宜インバータを用いてＭＯＳ１とＭＯＳ２とが交互にオン状態となるようにしている。
【００１１】
図１（ａ）の駆動回路では、更に、Ｖｃｃと出力部との間にＰチャネルＭＯＳが接続されている。また、ＮチャネルＭＯＳ１がオン状態になった場合にＰチャネルＭＯＳもオン状態になるように、ＰチャネルＭＯＳのゲートがＮチャネルＭＯＳ２のゲートに接続されている。
【００１２】
図１（ｂ）は、駆動回路１００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
図１（ｂ）からわかるように、ＶＩＮに信号が入力されると、ＮチャネルＭＯＳ１がオン状態、ＮチャネルＭＯＳ２がオフ状態になり、ＶＧ−ＧＮＤが、従来構造と同じ（Ｖｃｃ−Ｖｔｈ）まで上昇する。駆動回路１００では、更に、ＰチャネルＭＯＳが同時にオン状態となるため、ＰチャネルＭＯＳを介して出力部がＶｃｃに接続され、ＩＧＢＴのゲート電圧は、ほぼ電源電位Ｖｃｃまで上昇する。この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）を小さくし、スイッチング損失を低減することができる。
【００１３】
なお、ＰチャネルＭＯＳが占有する面積を小さくするために、ＰチャネルＭＯＳの電流容量は小さいことが好ましい。
【００１４】
実施の形態２．
図２（ａ）は、本実施の形態２にかかるＩＧＢＴ駆動回路２００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
本実施の形態２では、上述の実施の形態１で用いたＰチャネルＭＯＳに代えて、ＰＮＰバイポーラトランジスタが用いられる。
【００１５】
ＰＮＰバイポーラトランジスタのエミッタはＶｃｃに、コレクタは出力部にそれぞれ接続されている。また、ＮチャネルＭＯＳ１がオン状態になった場合に、ＰＮＰバイポーラトランジスタもオン状態になるように、ＰＮＰバイポーラトランジスタのベースがＮチャネルＭＯＳ２のゲートに接続されている。
【００１６】
図２（ｂ）は、駆動回路２００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
上述の実施の形態１の場合と同様に、ＮチャネルＭＯＳ１と同時にＰＮＰバイポーラトランジスタがオン状態となるため、ＩＧＢＴのゲート電圧は、ほぼ電源電位Ｖｃｃまで上昇し、この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）が小さくなり、スイッチング損失を低減することができる。
【００１７】
なお、ＰＮＰバイポーラトランジスタの占有面積を小さくするために、ＰＮＰバイポーラトランジスタの電流容量は小さいことが好ましい。
【００１８】
実施の形態３．
図３（ａ）は、本実施の形態３にかかるＩＧＢＴ駆動回路３００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
本実施の形態３では、上述の実施の形態１で用いたＰチャネルＭＯＳに代えて、ＮチャネルＭＯＳ３が用いられる。ここで、ＮチャネルＭＯＳ３は、その閾値電圧Ｖｔｈ２の絶対値が、ＮチャネルＭＯＳ１の閾値電圧Ｖｔｈ１の絶対値より小さくなるように設計されている。ＮチャネルＭＯＳ３の閾値電圧Ｖｔｈ２の絶対値は、小さい方が好ましい。
【００１９】
ＮチャネルＭＯＳ３のドレインはＶｃｃに、ソースは出力部にそれぞれ接続されている。また、ＮチャネルＭＯＳ１がオン状態になった場合にＮチャネルＭＯＳ３もオン状態になるように、ＮチャネルＭＯＳ３のゲートがＮチャネルＭＯＳ１のゲートに接続されている。
【００２０】
図３（ｂ）は、駆動回路３００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
上述の実施の形態１の場合と同様に、ＮチャネルＭＯＳ１と同時にＮチャネルＭＯＳ３がオン状態となるため、ＩＧＢＴのゲート電圧は、Ｖｃｃ−Ｖｔｈ２まで上昇し、この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）を小さくし、スイッチング損失を低減することができる。
【００２１】
なお、ＮチャネルＭＯＳ３の占有面積を小さくするために、ＮチャネルＭＯＳ３の電流容量は小さいことが好ましい。
【００２２】
実施の形態４．
図４（ａ）は、本実施の形態４にかかるＩＧＢＴ駆動回路４００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
本実施の形態４では、上述の実施の形態１で用いたＰチャネルＭＯＳに代えて、ＮＰＮバイポーラトランジスタが用いられる。ここで、ＮＰＮバイポーラトランジスタは、そのベース電圧ＶＢＥ（点Ａと点Ｂとの間の電圧）の絶対値が、ＮチャネルＭＯＳ１の閾値電圧Ｖｔｈ１の絶対値より小さくなるように設計されている。ＮＰＮバイポーラトランジスタは、そのベース電圧ＶＢＥの絶対値は、小さい方が好ましい。
【００２３】
ＮＰＮバイポーラトランジスタのコレクタはＶｃｃに、エミッタは出力部にそれぞれ接続されている。また、ＮチャネルＭＯＳ１がオン状態になった場合にＮＰＮバイポーラトランジスタもオン状態になるように、ＮＰＮバイポーラトランジスタのベースがＮチャネルＭＯＳ１のゲートに接続されている。
【００２４】
図４（ｂ）は、駆動回路４００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
上述の実施の形態１の場合と同様に、ＮチャネルＭＯＳ１と同時にＮＰＮバイポーラトランジスタがオン状態となるため、ＩＧＢＴのゲート電圧は、（Ｖｃｃ−ＶＢＥ）まで上昇し、この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）を小さくし、スイッチング損失を低減することができる。
【００２５】
なお、ＮＰＮバイポーラトランジスタの占有面積を小さくするために、ＮＰＮバイポーラトランジスタの電流容量は小さいことが好ましい。
【００２６】
実施の形態５．
図５（ａ）は、本実施の形態５にかかるＩＧＢＴ駆動回路５００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
本実施の形態５では、上述の実施の形態１で用いたＰチャネルＭＯＳに代えて、抵抗が用いられる。
【００２７】
抵抗は、Ｖｃｃと出力部との間に接続されている。ＮチャネルＭＯＳ１がオフ状態では、抵抗には殆で電流が流れず、ＮチャネルＭＯＳ１がオン状態になった場合に抵抗にも電流が流れるように、抵抗は電流容量が小さくなるように設計される。
【００２８】
図５（ｂ）は、駆動回路５００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
上述の実施の形態１の場合と同様に、ＮチャネルＭＯＳ１がオン状態となると、抵抗にも電流が流れるため、ＩＧＢＴのゲート電圧は、Ｖｃｃ近傍まで上昇し、この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）を小さくし、スイッチング損失を低減することができる。
【００２９】
なお、抵抗の電流容量を小さくすることは、抵抗の占有面積を小さくするためにも好ましい。
【００３０】
実施の形態１〜５では、ＩＧＢＴの駆動回路について説明したが、本実施の形態にかかる駆動回路は、ＩＧＢＴ以外にＦＥＴやバイポーラトランジスタ等、他のスイッチング素子にも適用できる。
【図面の簡単な説明】
【００３１】
【図１】（ａ）本発明の実施の形態１にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【図２】（ａ）本発明の実施の形態２にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【図３】（ａ）本発明の実施の形態３にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【図４】（ａ）本発明の実施の形態４にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【図５】（ａ）本発明の実施の形態５にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【符号の説明】
【００３２】
１００〜５００ ＩＧＢＴ駆動回路
【技術分野】
【０００１】
本発明は、トランジスタの駆動回路に関し、特に、２つのＮチャネルＭＯＳを有したＣＭＯＳからなる駆動回路に関する。
【背景技術】
【０００２】
従来から、ＩＧＢＴを駆動させる駆動回路にＣＭＯＳが用いられていた。ＣＭＯＳは、例えば、接地電位（ＧＮＤ）と電源電位（Ｖｃｃ）との間に直列に接続された２つのＮチャネルＭＯＳ１、ＮチャネルＭＯＳ２からなる。かかるＣＭＯＳでは、ＭＯＳ１のドレインはＶｃｃに、ＭＯＳ１のソースはＭＯＳ２のドレインに、ＭＯＳ２のソースはＧＮＤに、それぞれ接続されている。また、ＭＯＳ１のソース（およびＭＯＳ２のドレイン）はＩＧＢＴのゲートに接続されている。
ＭＯＳ１およびＭＯＳ２は交互にオン状態となり、これに伴ってＩＧＢＴのゲートは、ＶｃｃまたはＧＮＤに接続され、ＩＧＢＴがスイッチングする（例えば、特許文献１、２参照。）。
【特許文献１】特開平１１−０９７９９４号公報
【特許文献２】特開２００３−１９９３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＭＯＳ１がオン状態となり、ＩＧＢＴのゲートがＭＯＳ１を介してＶｃｃに接続されても、実際にＩＧＢＴのゲートには（Ｖｃｃ−Ｖｔｈ（ＶｔｈはＭＯＳ１の閾値電圧を示す。））の電圧しか印加されず、ＩＧＢＴのＶＣＥ（ｓａｔ）が大きくなり、スイッチング損失が高くなるという問題があった。
【０００４】
これに対して、ＮチャネルＭＯＳ１に代えてＰチャネルＭＯＳを用いることも検討したが、ＰチャネルＭＯＳの占有面積はＮチャネルＭＯＳ１の約１．６倍となり、小型化、集積化が困難であるという問題があった。
【０００５】
そこで、本発明は、ＩＧＢＴのゲートに印加される電圧をＶｃｃに近づけ、ＩＧＢＴのスイッチング損失を抑えることができる駆動回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明は、電源電位にドレインが接続された第１のＮチャネルＭＯＳと、接地電位にソースが接続された第２のＮチャネルＭＯＳと、第１のＮチャネルＭＯＳのソースと第２のＮチャネルＭＯＳのドレインとに接続された出力部と、第１のＮチャネルＭＯＳのゲートと第２のＮチャネルＭＯＳのゲートとに接続された入力部とを有し、第１のＮチャネルＭＯＳと第２のＮチャネルＭＯＳとが交互にオン状態になるＣＭＯＳで、出力部に接続されたトランジスタのゲート電圧を制御する駆動回路であって、電源電位と該出力部との間に、第１のＮチャネルＭＯＳがオン状態になった場合に、オン状態となる素子を備えたことを特徴とする駆動回路である。
【０００７】
かかる素子は、ＰチャネルＭＯＳ、ＰＮＰトランジスタ、ＮチャネルＭＯＳ、ＮＰＮトランジスタ、または抵抗からなることが好ましい。
【発明の効果】
【０００８】
このように、本発明にかかる駆動回路を用いてトランジスタをスイッチングすることにより、トランジスタのスイッチング損失を低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１（ａ）は、本実施の形態１にかかるＩＧＢＴ駆動回路１００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
駆動回路に用いられるＣＭＯＳは、例えば、接地電位（ＧＮＤ）と電源電位（Ｖｃｃ）との間に直列に接続された２つのＮチャネルＭＯＳ１、ＮチャネルＭＯＳ２からなる。かかるＣＭＯＳでは、ＭＯＳ１のドレインはＶｃｃに、ＭＯＳ１のソースはＭＯＳ２のドレインに、ＭＯＳ２のソースはＧＮＤに、それぞれ接続されている。また、ＭＯＳ１のソース（およびＭＯＳ２のドレイン）は出力部として、ＩＧＢＴのゲートに接続されている。
【００１０】
ＭＯＳ１およびＭＯＳ２のゲートは、入力部ＶＩＮに接続され、適宜インバータを用いてＭＯＳ１とＭＯＳ２とが交互にオン状態となるようにしている。
【００１１】
図１（ａ）の駆動回路では、更に、Ｖｃｃと出力部との間にＰチャネルＭＯＳが接続されている。また、ＮチャネルＭＯＳ１がオン状態になった場合にＰチャネルＭＯＳもオン状態になるように、ＰチャネルＭＯＳのゲートがＮチャネルＭＯＳ２のゲートに接続されている。
【００１２】
図１（ｂ）は、駆動回路１００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
図１（ｂ）からわかるように、ＶＩＮに信号が入力されると、ＮチャネルＭＯＳ１がオン状態、ＮチャネルＭＯＳ２がオフ状態になり、ＶＧ−ＧＮＤが、従来構造と同じ（Ｖｃｃ−Ｖｔｈ）まで上昇する。駆動回路１００では、更に、ＰチャネルＭＯＳが同時にオン状態となるため、ＰチャネルＭＯＳを介して出力部がＶｃｃに接続され、ＩＧＢＴのゲート電圧は、ほぼ電源電位Ｖｃｃまで上昇する。この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）を小さくし、スイッチング損失を低減することができる。
【００１３】
なお、ＰチャネルＭＯＳが占有する面積を小さくするために、ＰチャネルＭＯＳの電流容量は小さいことが好ましい。
【００１４】
実施の形態２．
図２（ａ）は、本実施の形態２にかかるＩＧＢＴ駆動回路２００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
本実施の形態２では、上述の実施の形態１で用いたＰチャネルＭＯＳに代えて、ＰＮＰバイポーラトランジスタが用いられる。
【００１５】
ＰＮＰバイポーラトランジスタのエミッタはＶｃｃに、コレクタは出力部にそれぞれ接続されている。また、ＮチャネルＭＯＳ１がオン状態になった場合に、ＰＮＰバイポーラトランジスタもオン状態になるように、ＰＮＰバイポーラトランジスタのベースがＮチャネルＭＯＳ２のゲートに接続されている。
【００１６】
図２（ｂ）は、駆動回路２００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
上述の実施の形態１の場合と同様に、ＮチャネルＭＯＳ１と同時にＰＮＰバイポーラトランジスタがオン状態となるため、ＩＧＢＴのゲート電圧は、ほぼ電源電位Ｖｃｃまで上昇し、この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）が小さくなり、スイッチング損失を低減することができる。
【００１７】
なお、ＰＮＰバイポーラトランジスタの占有面積を小さくするために、ＰＮＰバイポーラトランジスタの電流容量は小さいことが好ましい。
【００１８】
実施の形態３．
図３（ａ）は、本実施の形態３にかかるＩＧＢＴ駆動回路３００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
本実施の形態３では、上述の実施の形態１で用いたＰチャネルＭＯＳに代えて、ＮチャネルＭＯＳ３が用いられる。ここで、ＮチャネルＭＯＳ３は、その閾値電圧Ｖｔｈ２の絶対値が、ＮチャネルＭＯＳ１の閾値電圧Ｖｔｈ１の絶対値より小さくなるように設計されている。ＮチャネルＭＯＳ３の閾値電圧Ｖｔｈ２の絶対値は、小さい方が好ましい。
【００１９】
ＮチャネルＭＯＳ３のドレインはＶｃｃに、ソースは出力部にそれぞれ接続されている。また、ＮチャネルＭＯＳ１がオン状態になった場合にＮチャネルＭＯＳ３もオン状態になるように、ＮチャネルＭＯＳ３のゲートがＮチャネルＭＯＳ１のゲートに接続されている。
【００２０】
図３（ｂ）は、駆動回路３００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
上述の実施の形態１の場合と同様に、ＮチャネルＭＯＳ１と同時にＮチャネルＭＯＳ３がオン状態となるため、ＩＧＢＴのゲート電圧は、Ｖｃｃ−Ｖｔｈ２まで上昇し、この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）を小さくし、スイッチング損失を低減することができる。
【００２１】
なお、ＮチャネルＭＯＳ３の占有面積を小さくするために、ＮチャネルＭＯＳ３の電流容量は小さいことが好ましい。
【００２２】
実施の形態４．
図４（ａ）は、本実施の形態４にかかるＩＧＢＴ駆動回路４００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
本実施の形態４では、上述の実施の形態１で用いたＰチャネルＭＯＳに代えて、ＮＰＮバイポーラトランジスタが用いられる。ここで、ＮＰＮバイポーラトランジスタは、そのベース電圧ＶＢＥ（点Ａと点Ｂとの間の電圧）の絶対値が、ＮチャネルＭＯＳ１の閾値電圧Ｖｔｈ１の絶対値より小さくなるように設計されている。ＮＰＮバイポーラトランジスタは、そのベース電圧ＶＢＥの絶対値は、小さい方が好ましい。
【００２３】
ＮＰＮバイポーラトランジスタのコレクタはＶｃｃに、エミッタは出力部にそれぞれ接続されている。また、ＮチャネルＭＯＳ１がオン状態になった場合にＮＰＮバイポーラトランジスタもオン状態になるように、ＮＰＮバイポーラトランジスタのベースがＮチャネルＭＯＳ１のゲートに接続されている。
【００２４】
図４（ｂ）は、駆動回路４００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
上述の実施の形態１の場合と同様に、ＮチャネルＭＯＳ１と同時にＮＰＮバイポーラトランジスタがオン状態となるため、ＩＧＢＴのゲート電圧は、（Ｖｃｃ−ＶＢＥ）まで上昇し、この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）を小さくし、スイッチング損失を低減することができる。
【００２５】
なお、ＮＰＮバイポーラトランジスタの占有面積を小さくするために、ＮＰＮバイポーラトランジスタの電流容量は小さいことが好ましい。
【００２６】
実施の形態５．
図５（ａ）は、本実施の形態５にかかるＩＧＢＴ駆動回路５００の回路図であり、（ｂ）はＩＧＢＴのゲート電圧の変化を示す。
本実施の形態５では、上述の実施の形態１で用いたＰチャネルＭＯＳに代えて、抵抗が用いられる。
【００２７】
抵抗は、Ｖｃｃと出力部との間に接続されている。ＮチャネルＭＯＳ１がオフ状態では、抵抗には殆で電流が流れず、ＮチャネルＭＯＳ１がオン状態になった場合に抵抗にも電流が流れるように、抵抗は電流容量が小さくなるように設計される。
【００２８】
図５（ｂ）は、駆動回路５００でスイッチングしたＩＧＢＴの、ゲート−ＧＮＤ間電圧（ＶＧ−ＧＮＤ）である。
上述の実施の形態１の場合と同様に、ＮチャネルＭＯＳ１がオン状態となると、抵抗にも電流が流れるため、ＩＧＢＴのゲート電圧は、Ｖｃｃ近傍まで上昇し、この結果、ＩＧＢＴのＶＣＥ（ｓａｔ）を小さくし、スイッチング損失を低減することができる。
【００２９】
なお、抵抗の電流容量を小さくすることは、抵抗の占有面積を小さくするためにも好ましい。
【００３０】
実施の形態１〜５では、ＩＧＢＴの駆動回路について説明したが、本実施の形態にかかる駆動回路は、ＩＧＢＴ以外にＦＥＴやバイポーラトランジスタ等、他のスイッチング素子にも適用できる。
【図面の簡単な説明】
【００３１】
【図１】（ａ）本発明の実施の形態１にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【図２】（ａ）本発明の実施の形態２にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【図３】（ａ）本発明の実施の形態３にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【図４】（ａ）本発明の実施の形態４にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【図５】（ａ）本発明の実施の形態５にかかるＩＧＢＴ駆動回路の回路図、および（ｂ）ＩＧＢＴのゲート電圧である。
【符号の説明】
【００３２】
１００〜５００ ＩＧＢＴ駆動回路
【特許請求の範囲】
【請求項１】
電源電位にドレインが接続された第１のＮチャネルＭＯＳと、接地電位にソースが接続された第２のＮチャネルＭＯＳと、該第１のＮチャネルＭＯＳのソースと該第２のＮチャネルＭＯＳのドレインとに接続された出力部と、該第１のＮチャネルＭＯＳのゲートと該第２のＮチャネルＭＯＳのゲートとに接続された入力部とを有し、該第１のＮチャネルＭＯＳと該第２のＮチャネルＭＯＳとが交互にオン状態になるＣＭＯＳで、該出力部に接続されたトランジスタのゲート電圧を制御する駆動回路であって、
該電源電位と該出力部との間に、該第１のＮチャネルＭＯＳがオン状態になった場合に、オン状態となる素子を備えたことを特徴とする駆動回路。
【請求項２】
上記素子が、上記電源電位にソースが接続され、上記出力部にドレインが接続されたＰチャネルＭＯＳからなることを特徴とする請求項１に記載の駆動回路。
【請求項３】
上記素子が、上記電源電位にエミッタが接続され、上記出力部にコレクタが接続されたＰＮＰトランジスタからなることを特徴とする請求項１に記載の駆動回路。
【請求項４】
上記素子が、上記電源電位にドレインが接続され、上記出力部にソースが接続されたＮチャネルＭＯＳであって、上記第１のＮチャネルＭＯＳの閾値電圧の絶対値より、その閾値電圧の絶対値が小さなＮチャネルＭＯＳからなることを特徴とする請求項１に記載の駆動回路。
【請求項５】
上記素子が、上記電源電圧にコレクタが接続され、上記出力部にエミッタが接続されたＮＰＮトランジスタであって、上記第１のＮチャネルＭＯＳの閾値電圧の絶対値より、そのベース電圧の絶対値が小さなＮＰＮトランジスタからなることを特徴とする請求項１に記載の駆動回路。
【請求項６】
上記素子が、上記電源電圧と上記出力部との間に接続された抵抗からなることを特徴とする請求項１に記載の駆動回路。
【請求項１】
電源電位にドレインが接続された第１のＮチャネルＭＯＳと、接地電位にソースが接続された第２のＮチャネルＭＯＳと、該第１のＮチャネルＭＯＳのソースと該第２のＮチャネルＭＯＳのドレインとに接続された出力部と、該第１のＮチャネルＭＯＳのゲートと該第２のＮチャネルＭＯＳのゲートとに接続された入力部とを有し、該第１のＮチャネルＭＯＳと該第２のＮチャネルＭＯＳとが交互にオン状態になるＣＭＯＳで、該出力部に接続されたトランジスタのゲート電圧を制御する駆動回路であって、
該電源電位と該出力部との間に、該第１のＮチャネルＭＯＳがオン状態になった場合に、オン状態となる素子を備えたことを特徴とする駆動回路。
【請求項２】
上記素子が、上記電源電位にソースが接続され、上記出力部にドレインが接続されたＰチャネルＭＯＳからなることを特徴とする請求項１に記載の駆動回路。
【請求項３】
上記素子が、上記電源電位にエミッタが接続され、上記出力部にコレクタが接続されたＰＮＰトランジスタからなることを特徴とする請求項１に記載の駆動回路。
【請求項４】
上記素子が、上記電源電位にドレインが接続され、上記出力部にソースが接続されたＮチャネルＭＯＳであって、上記第１のＮチャネルＭＯＳの閾値電圧の絶対値より、その閾値電圧の絶対値が小さなＮチャネルＭＯＳからなることを特徴とする請求項１に記載の駆動回路。
【請求項５】
上記素子が、上記電源電圧にコレクタが接続され、上記出力部にエミッタが接続されたＮＰＮトランジスタであって、上記第１のＮチャネルＭＯＳの閾値電圧の絶対値より、そのベース電圧の絶対値が小さなＮＰＮトランジスタからなることを特徴とする請求項１に記載の駆動回路。
【請求項６】
上記素子が、上記電源電圧と上記出力部との間に接続された抵抗からなることを特徴とする請求項１に記載の駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−２５０７１（Ｐ２００６−２５０７１Ａ）
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願番号】特願２００４−２００１２７（Ｐ２００４−２００１２７）
【出願日】平成１６年７月７日（２００４．７．７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願日】平成１６年７月７日（２００４．７．７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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