【課題】炭素元素からなる線状構造体を有する接続部の更なる低抵抗化を実現して、更なる接続部の微細化を可能とする。
【解決手段】ビア孔２８ａ内を充填し、配線溝３２ａの内壁面を覆うように、例えば超臨界ＣＶＤ法により、ビア孔２８ａ内におけるＣＮＴ２８ｄ間の空隙及びＣＮＴ２８ｄの中空内を導電材料３４で埋め込み、ビアプラグ３３と、ビアプラグ３３上で配線溝３２ａの内壁面を覆う下地膜３２ｂとを同時形成する。 （もっと読む）

【課題】 ギャップ充填信頼性を改良し及び容量を減少させるためのデュアル金属インターコネクトを提供する。
【解決手段】 本発明のインターコネクト形成方法は；パターン化された金属層の上に誘電層を堆積し、前記誘電層をエッチングしてトレンチ及び下置金属表面を露出するために開口部を形成し、前記前処理された開口部に、及び前記下置金属表面に直接隣接した高融点インターコネクトを形成し、前記トレンチと前記高融点インターコネクト上にバリア層とシード層を堆積し、及び前記シード層上に低抵抗金属を形成することを含む、方法である。
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共通する基板(45)上のアクティブデバイス領域４６及びボンドパッド（ＢＰ）領域６０を有する電子素子４４、４４’、４４”において、電子素子（４４、４４’、４４”）をより高い電力あるいは動作周波数、またはその両者にスケール化するように、ＢＰ(３５)とその相互接続部(４１)の寄生インピーダンスを減少するために、ＢＰ(３５)の下にある誘電体領域を有する。通常（例えば、酸化のみ）の誘電体領域３６’による機械的応力は、性能、製造歩留、パッド対装置の近接及び占有面積において不利な点を及ぼす可能がある。埋め込まれた、あるいは近くに配置された、もしくはその両者である誘電性材料７８、７８’、７８”より低い熱膨張係数の、電気的に分離された介在物６５、６５’、６５”を有する複合材料製の誘電体領域６２、６２’、６２”を備えることによって、不利な点を回避できる。シリコン基板(４５)において、ポリシリコンあるいは非晶質シリコンは、介在物(６５、６５’、６５”)に適しており、酸化シリコンは誘電体材料(７８、７８’、７８”) に適している。介在物（６５、６５’、６５”）は、誘電体材料(７８、７８’、７８”)によって分離され、その内部に封入される刀身のような形状を有することは望ましい。
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【課題】金属シリサイド層と窒化シリコン膜の界面に自然酸化膜が残存していると、窒化シリコン膜の成膜後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板の加熱を伴う工程）において、金属シリサイド層表面にある自然酸化膜の酸素に起因して、金属シリサイド層が部分的に異常成長してしまう。
【解決手段】本願発明においては、集積回路を構成する電界効果トランジスタのソース・ドレイン上のニッケル・シリサイド等の金属シリサイド膜の上面に対して、不活性ガスを主要な成分とするガス雰囲気中において、実質的にノン・バイアス（低バイアスを含む）のプラズマ処理を施した後、コンタクト・プロセスのエッチング・ストップ膜となる窒化シリコン膜を成膜することにより、金属シリサイド膜の不所望な削れを生じることなく、金属シリサイド膜の上面の自然酸化膜を除去することができる。
を図ることができる。 （もっと読む）

【課題】複雑な工程を用いることなく、コストの増加や破損の発生などを抑制した状態で、より均一な深さの孔部を形成することで貫通電極配線が形成できるようにする。
【解決手段】酸化シリコン層１０４をマスクとしたＲＩＥにより、シリコン基板１０１を選択的にエッチングすることで、シリコン基板１０１の一方の面（埋め込み酸化層１０２との界面）に到達する貫通孔１０６を形成する。貫通孔１０６の形成のためのエッチング処理（ＲＥＩ）においては、シリコン基板１０１の深さ方向に、シリコン基板１０１と埋め込み酸化層１０２との界面までしかエッチングが進行しない。この結果、シリコン基板１０１の板厚が均一であれば、貫通孔１０６の深さも均一に形成されるようになる。 （もっと読む）

【課題】低温の酸化処理により酸化膜を形成する。
【解決手段】酸化膜の作成方法は、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜１６と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜１５とを積層する工程と、前記第１の膜１６及び前記第２の膜１５を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜１６及び前記第２の膜１５を酸化膜１８に変化させる工程と、を具備する。 （もっと読む）

【課題】電子デバイスの更なる微細化及び高集積化が進んでも、リソグラフィー及びエッチングにより被加工対象の極めて高い寸法精度を達成し、信頼性の高い電子デバイスを実現する。
【解決手段】被加工対象上に形成されたレジスト膜を加工してレジストパターンを形成する工程と、レジストパターンをマスクとして、所定のエッチング条件で被加工対象をエッチングする工程とを実行する際に、形成されたレジストパターンの寸法及び形状（膜厚及びテーパ角度）を測定し、測定されたレジストパターンの寸法及び形状に基づいて前記エッチング条件を調整する。 （もっと読む）

【課題】表面実装の際の処理に対して十分な強度を有する貫通電極を備えた貫通電極基板を簡単に製造することができる貫通電極基板の製造方法及び貫通電極基板を提供すること。
【解決手段】本発明のシリコン貫通電極基板の製造方法は、シリコン基板１にその厚さ方向に貫通した穴部２を形成して、前記厚さ方向に連続した梁１ｂで支持された貫通電極部１ａを残存させる工程と、前記梁１ｂを熱酸化して前記穴部２を絶縁層３で埋めることにより、シリコンで構成され、前記厚さ方向に貫通した貫通電極４を形成する工程と、を具備することを特徴とする。 （もっと読む）

【課題】素子特性を劣化させることなく、貫通電極を有する３次元構造の半導体装置を実現することのできる技術を提供する。
【解決手段】半導体基板１Ｓの主裏面間を貫通する貫通電極８と、その貫通電極８を分離する貫通分離部１０とが同一位置に設けられており、半導体基板１Ｓに、貫通分離部形成用の絶縁トレンチ部を形成した後、活性領域に半導体素子（ＭＩＳ・ＦＥＴ（Ｑ））を形成し、さらにその後、貫通電極形成用の導通トレンチ部を形成する。 （もっと読む）

【課題】貫通電極を有する３次元構造の半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間で、第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することによって、ウエハＷ３のたわみを防いで、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つ。これにより、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間の接着剤５１の未充填箇所の生成を防ぐ。 （もっと読む）

【課題】アルミニウム系の配線材料として用いた場合でも、十分な耐ヒロック性に備えるとともに、ドライエッチングを適用でき、さらに、レジストマスクを剥離する際に用いる剥離液によって、配線がエッチングされることのない電気的固体装置、電気光学装置、および電気的固体装置の製造方法を提供すること。
【解決手段】電気光学装置１００において、素子基板１０上に走査線３ａなどの配線を形成するにあたって、ネオジウムを２ａｔｍ％未満含有するアルミニウム合金膜を用いるとともに、走査線３ａの上面および側面を酸化して表面保護膜３１ａを形成する。このため、走査線３ａは、耐ヒロック性が高いとともに、表面保護膜３１ａ、３１ｅによってアルカリ性の剥離液から保護される。 （もっと読む）

【課題】無線通信機能を有する半導体装置に振幅の大きい信号が供給された場合においても正常に動作し、且つ信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、交流電圧を生成するアンテナ１０１と、交流電圧を整流し、内部電圧Ｖｉｎを生成する整流回路１０２と、第１の保護回路１０７と、第２の保護回路１０８と、を有する。第１の保護回路１０７は、第１のダイオード２０１と、第２のダイオード２０２と、を有し、第２の保護回路は、容量素子２０３と、トランジスタ２０４と、を有する。第１の保護回路は、アンテナ１０１で生成される交流電圧の絶対値がある値よりも大きい場合に、その余剰分をカットし、第２の保護回路１０８は、整流回路１０２で生成された内部電圧Ｖｉｎが大きい場合に機能し、共振周波数をずらすことにより、半導体装置に入力される信号を減少させることができる。 （もっと読む）

【課題】導通部におけるボイドの発生を抑えた貫通電極基板の製造方法を提供する。
【解決手段】基板１０１に表裏を貫通する貫通孔１０２を形成し、次に基板１０１の表面および貫通孔１０２の内壁に絶縁膜１０３を形成した後、閉塞部材を貫通孔１０２の少なくとも一方を塞ぐように配置し、前記閉塞部材を配置した側の基板１０１上にシード層を形成し、前記閉塞部材を除去し、前記シード層に給電する電解めっき法により、貫通孔１０２内に導電材料を充填して導通部１０５を形成する。 （もっと読む）

【課題】密着性に優れた薄膜トランジスターのゲート電極、ソース電極およびドレイン電極などの配線膜および配線下地膜を形成するためのスパッタリングターゲットを提供する。
【解決手段】Ｍｇ：０．１〜５原子％、Ｃａ：０．１〜１０原子％を含有し、必要に応じて、ＭｎおよびＡｌのうちの１種または２種の合計：０．１〜１０原子％を含有し、さらに必要に応じてＰ：０．００１〜０．１原子％を含有し、残部がＣｕおよび不可避不純物からなる組成を有する薄膜トランジスター用配線膜を形成するためのスパッタリングターゲット。 （もっと読む）

【課題】銅配線本体の開放表面に形成されるマンガンを含むバリア層に最適な内部構成を持たせて、そのバリア機能を充分に発揮させることができる半導体素子の製造方法を提供する。
【解決手段】銅配線１は、電気絶縁層３に銅からなる配線本体８を備える。配線本体の外周８１は、電気絶縁層に対向している第１の外周８ａと電気絶縁層との間に形成された第１のバリア層７ａと、配線本体の外周のうち電気絶縁層に対向していない第２の外周８ｂに接して形成された第２のバリア層７ｂとを備える。第１および第２のバリア層はそれぞれマンガンを含む酸化物層からなるとともに、各バリア層内の厚さ方向でマンガンの原子濃度が極大となる位置を有する。 （もっと読む）

【課題】基板の表裏を導通する導通部における電流損失を低減した貫通電極基板及びそれを用いた半導体装置を提供すること。
【解決手段】本発明の貫通電極基板１００は、表裏を貫通する貫通孔１０４を有する基板１０２と、貫通孔１０４内に充填される金属材料を含む導通部１０６と、を備え、導通部１０６の金属材料は、結晶粒径が２９μｍ以上の結晶粒を含む。また、導通部１０６の金属材料は、面積重み付けした平均結晶粒径が１３μｍ以上である。 （もっと読む）

【課題】隣接したメモリセル間の干渉を抑制できるようにする。
【解決手段】素子分離絶縁膜４の空洞部の形成領域Ｒが、浮遊ゲート電極ＦＧａと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧａと素子分離領域Ｓｂを挟んで対向する活性領域Ｓａとの間の結合容量を低減できる。 （もっと読む）

【課題】ワード線の抵抗の低減及びワード線間容量の低減が可能な半導体装置を提供する。
【解決手段】ワード線３Ａ及び３Ｂ方向に延在し、隣接する２つのセル列（Ｌ_４ｎ＋１とＬ_４ｎ＋２、Ｌ_４ｎ＋３とＬ_４ｎ＋４）を１本のワード線３Ａ，３Ｂで接続することを特徴とする半導体装置５０を採用する。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】合金膜１８上に、ＳｉおよびＯを含む絶縁材料からなる犠牲層４１が積層される。犠牲層４１の積層後、熱処理が行われる。第２絶縁層６および犠牲層４１にＳｉおよびＯが含まれるので、熱処理が行われると、第２絶縁層６と合金膜１８との界面および合金膜１８と犠牲層４１との界面において、Ｓｉ、ＯおよびＭｎが結合し、それぞれＭｎＳｉＯからなる第２バリア膜１３および反応生成膜４２が形成される。合金膜１８に含まれるＭｎが反応生成膜４２の形成に使用されることにより、第２バリア膜１３の形成後、その第２バリア膜１３の形成に寄与せずに合金膜１８に残留するＭｎの量が減少する。そのため、合金膜１８上に積層されるＣｕ層２０に拡散するＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上できる。
【解決手段】本発明の例に関わる半導体装置は、ウェハ１内に設けられる第１及び第２半導体チップエリア２_１，２_２と、第１及び第２半導体チップエリア２_１，２_２内の各々に設けられ、トランジスタが形成される第１素子領域５_１，５_２と、第１及び第２半導体チップ５_１，５_２間に設けられるダイシングエリア３Ａと、ダイシングエリア３Ａ内に設けられ、アライメントマークが形成されるアライメント領域３５と、第１素子領域５_１，５_２とアライメント領域３５との間に設けられ、ウェハ１表面に対して垂直方向に突出した凸部９_１，９_２を有する凸部形成領域７_１，７_２とを具備し、凸部９_１，９_２の上端は、ウェハ１表面より高い位置にあり、トランジスタのゲート電極１２上端よりも低い位置にある。 （もっと読む）