【課題】感光性樹脂膜を塗布した後のパターン形成不良を抑制する。
【解決手段】まず、基板上に、配線を形成する（Ｓ１１０）。次いで、配線上にパッシベーション膜を形成する（Ｓ１２０）。次いで、基板をアニールする（Ｓ１３０）。次いで、基板をアニールする工程（Ｓ１３０）の後、パッシベーション膜上に、感光性樹脂膜として、フォトレジスト膜を塗布する（Ｓ１４０）。次いで、フォトレジスト膜が塗布された基板を少なくとも一回以上ベークする（Ｓ１５０）。次いで、フォトレジスト膜を、露光および現像によりパターニングする（Ｓ１６０）。 （もっと読む）

【課題】ボンディングパッドおよびシールド構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体装置の正面と背面に対応する正面と背面を有する装置基板と、装置基板の正面上に形成される金属層部と、半導体装置の背面に設置され、金属層部と電気的に接続するボンディングパッドと、装置基板の背面上に設置されるシールド構造と、を含み、シールド構造とボンディングパッドは異なる厚さを有する。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】貫通電極と直接に接続される配線の信頼性を向上できるようにする。
【解決手段】半導体装置１００は、貫通孔１Ａを有する半導体基板１と、半導体基板１の上に形成された第２層間絶縁膜７ｂと、第２層間絶縁膜７ｂに貫通孔１Ａを覆うように形成された第１の外部接続用配線８ａ_１と、第２層間絶縁膜７ｂの上に、第１の外部接続用配線８ａ_１を覆うように形成された第３層間絶縁膜７ｃと、第３層間絶縁膜７ｃにおける第１の外部接続用配線８ａ_１の上側部分に形成された第２の外部接続用配線８ｂ_１と、貫通孔１Ａにおける少なくとも内壁面に形成されると共に、各外部接続用配線８ａ_１、８ｂ_１とそれぞれ電気的に接続される貫通電極１５Ａとを備えている。第１の外部接続用配線８ａ_１は、複数の孔部１９ａを有し、第２の外部接続用配線８ｂ_１は、第１の外部接続用配線８ａ_１の孔部１９ａを覆うように形成されている。 （もっと読む）

【課題】基板のエッジ部分での膜剥がれを防止し、半導体装置を効率良く製造する。
【解決手段】基板１の上方に低誘電体膜３１を形成する際に、基板１のエッジ部分１Ａをエッジカット工程にて洗い流すことで段差部３１Ａが形成される。低誘電体膜３１に配線溝４１を形成した後、導電膜４３を埋め込む。基板１のエッジ部分１Ａの導電膜４３を洗い流すと、導電膜４３が埋め込まれていない配線溝４１Ａが形成される。配線溝４１Ａを保護フィルム５１で覆ってから、ＣＭＰ法にて余分な導電膜４３を除去する。この後、保護フィルム５１を基板１から取り外す。 （もっと読む）

【課題】 ボンディングパッドを有する半導体デバイス及びその製造方法を提供する。
【解決手段】 表面側及び裏面側を有するデバイス基板、前記デバイス基板の前記表面側に配置され、n層数の金属層を有する相互接続構造、及び前記相互接続構造を通過して延伸し、前記n層数の金属層の前記第n番目の金属層に直接接触するボンディングパッドを含む半導体デバイス。半導体デバイスは、前記デバイス基板の前記裏面側に配置された遮蔽構造、及び、前記デバイス基板の前記表面側に配置され、前記デバイス基板の前記裏面側から前記放射線検出領域に向けて投射された放射線を検出することができる放射線検出領域をさらに備える。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】ビアホール表面上の絶縁コーティングとビアホール内に挿入される導電材料との付着性を向上する。
【解決手段】導電性ビアを形成する方法は、一つ以上のビアホールを基板内に形成するステップを含む。ビアホールは、単一マスク、保護層、ボンドパッド、もしくは、エッチングプロセスの間にフォトマスクが除去される場合にハードマスクとして機能する、基板のその他のフィーチャで形成され得る。ビアホールは、その表面に低誘電率（低K）誘電材料を含む誘電体コーティングの付着を促進するように構成されてもよい。障壁層が各ビアホールの表面の上に形成されてもよい。種材料（seed material）を含み得るベース層は、その後のビアホールの表面上の導電材料の選択的堆積を促進するように形成されてもよい。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】公知のプロセスよりも高速であり、充てんされたビアにボイド、凹み又はキーホールを残さず、製造の費用効果が高い、改善された方法を提供する。
【解決手段】第１の表面２１４及び対向する第２の表面２１６を有する基板２１２を設け、基板の第１の表面に部分的にのみ前記基板の中に広がる少なくとも１つのブラインドビア２１８を形成する。酸化材料によって前記少なくとも１つのブラインドビアの表面をパッシベーションし、少なくとも一つのブラインドビアの酸化材料の表面に銅を含むシード材料２２８を、シード材料を前記少なくとも一つのブラインドビアの内部に閉じ込め、かつ、基板の前記第１の表面を露出させるように形成する。シード材料の上に導電性材料２３０を前記少なくとも一つのブラインドビアを充填するように無電解めっきし、少なくとも一つのブラインドビアの導電性材料を露出させるために基板の前記第２の表面に研磨平坦化を実施する。 （もっと読む）

【課題】微細配線を簡易に低抵抗化する。
【解決手段】実施形態に係わる半導体装置は、第１の方向に積み重ねられる第１乃至第３の半導体層3a,3b,3cを有し、第２の方向に延びるフィン型積層構造を有する。第１のレイヤーセレクトトランジスタTaは、第１のゲート電極10aを有し、第１の半導体層3aでノーマリオン状態である。第２のレイヤーセレクトトランジスタTbは、第２のゲート電極10bを有し、第２の半導体層3bでノーマリオン状態である。第３のレイヤーセレクトトランジスタTcは、第３のゲート電極10cを有し、第３の半導体層3cでノーマリオン状態である。第１の半導体層3aのうちの第１のゲート電極10aにより覆われた領域、第２の半導体層3bのうちの第２のゲート電極10bにより覆われた領域及び第３の半導体層3cのうちの第３のゲート電極10cにより覆われた領域は、それぞれ金属シリサイド化される。 （もっと読む）

【課題】電極パッドと貫通電極との接続面積を確保しつつ、下地膜が確実に形成される半導体装置、半導体装置の製造方法、回路基板および電子機器を提供する。
【解決手段】半導体基板１０の能動面１０ａ側に設けられた第一絶縁膜２２と、第一絶縁膜２２上に設けられた電極パッド１２と、電極パッド１２の形成位置に対応し、半導体基板１０および第一絶縁膜２２に形成された貫通孔Ｈ３と、貫通孔Ｈ３の少なくとも側面に設けられた第二絶縁膜２３と、第二絶縁膜２３と電極パッド１２とを覆うように設けられた下地膜２４と、下地膜２４の内側で、貫通孔Ｈ３に埋め込まれた導電材料からなる貫通電極３０と、を具備した半導体装置１００において、貫通孔Ｈ３の側面と電極パッド１２の裏面との角部２３ａに、第二絶縁膜２３がフィレット状に形成されている。 （もっと読む）

【課題】多孔性低誘電率絶縁膜のトレンチおよびビア内にカバレージ良くライニング層を形成する半導体装置の製造方法を提供する。
【解決手段】第１パルス期間に供給される第１反応物と、第２パルス期間に供給される第２反応物とを利用する原子層堆積（ＡＬＤ）プロセスにより成膜する。まずシーリング層を低コンフォマリティーを有する条件で成膜し、ポアをブロックする。この後、接着層を高いコンフォマリティーを有する条件で成膜する。 （もっと読む）

【課題】 ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続する。
【解決手段】 半導体装置の製造方法は、第１基板と第１基板の一面と接するように形成された第１絶縁層を有する第１の半導体ウェハと、第２基板と第２基板の一面と接するように形成された第２絶縁層を有する第２の半導体ウェハを接合する工程と、第１基板の他面に第３絶縁層を形成する工程と、第３絶縁層、第１基板、及び第１絶縁層を貫通し第２絶縁層に形成された第２の配線上に第２絶縁層が残るようにエッチングを行い第１接続孔を形成する工程と、第１接続孔に絶縁膜を形成する工程と、第２の配線上の第２絶縁層及び絶縁膜のエッチングを行い第２接続孔を形成し第２の配線を露出させる工程と、第１及び第２接続孔の内部に形成され第２の配線と接続する第１のビアを形成する工程とを備え、第１基板の他面に形成された第１接続孔の径は第３絶縁層に形成された前記第１接続孔の径より大きい。 （もっと読む）

【課題】チッピング検出用配線が他の部材で覆われている状態であっても、ダイシングによって電子部品を形成した後に、チッピング検出用配線の導通状態を検出するための電圧を印加できる基板を提供する。
【解決手段】電子部品４０は、互いに平行を成す一方の主面４１ａと他方の主面４１ｂが矩形状の基体４１を有する。基体４１の一方の主面４１ａには、第一チッピング検出用配線４２が配されている。また、基体４１の他方の主面４１ｂには、第二チッピング検出用配線４４が配されている。第一チッピング検出用配線４２は貫通配線４３ａを介して第二チッピング検出用配線４４に電気的に接続される。 （もっと読む）

【課題】隣接するメモリセルゲート電極間に空隙を形成することで結合容量を抑制し、複数のコンタクト同士の短絡を防止しメモリの信頼性を向上する。
【解決手段】半導体記憶装置は、複数の選択ゲート電極間に形成され、選択ゲート電極に近接した側の側面と当該選択ゲート電極との第２間隔が第１間隔より広い層間絶縁膜１１と、複数のメモリセルゲート電極間に空隙ＡＧを備えるよう当該空隙ＡＧの上部を被覆し、複数の選択ゲート電極間においては当該選択ゲート電極の側面および層間絶縁膜１１の側面に沿って形成され、その上部に窪部Ｒを備えて形成されたエアギャップ形成膜１２と、複数のメモリセルゲート電極上のエアギャップ形成膜１２上に形成され、複数の選択ゲート電極間ではエアギャップ形成膜１２の窪部Ｒの内側に埋込まれたリフィル膜１３と、複数の素子領域に接触するように層間絶縁膜１１に形成された複数のコンタクトＣＢａ，ＣＢｂを備える。 （もっと読む）

【課題】相互接続領域の具現が困難なパッドレイアウトを具現化し、オーバレイマージンを増大できる半導体素子の形成方法を提供する。
【解決手段】半導体基板に被食刻層、第1のハードマスク物質層、第1の分割パターン物質層及び第2のハードマスク物質層を形成して選択食刻し第2のハードマスクパターンを形成し、これをマスクとし第1の分割パターン物質層を食刻し第1の分割パターンを形成する。第1のハードマスク物質層の上部にスペーサ物質層及び第2の分割パターン物質層を形成し、第1の分割パターンが現われるまでスペーサ物質層及び第2の分割パターン物質層を部分食刻しスペーサ物質層を露出させ、複数の第1の分割パターン間に第2の分割パターンを形成し、第1、第2の分割パターンをマスクとしスペーサ物質層及び第1のハードマスク物質層を食刻し第1のハードマスクパターンを形成し、これをマスクとし被食刻層を食刻し微細パターンを形成する。 （もっと読む）

【課題】製造効率の向上、コストダウン、信頼性の向上を実現する。
【解決手段】第１導電型の第１電界効果トランジスタを第１基板に設ける。そして、第１導電型と異なる第２導電型の第２電界効果トランジスタを第２基板に設ける。そして、第１基板と第２基板とのそれぞれを対面させて貼り合わせる。そして、第１電界効果トランジスタと第２電界効果トランジスタとの間を電気的に接続させる。 （もっと読む）

【課題】良好な側壁形状の開口を有する半導体装置の製造方法および半導体装置を提供する。
【解決手段】ＧａＡｓ基板１０１上に形成された誘電体膜１０２の一部を誘電体膜１０２の表面から所定の深さまでエッチングする第１のエッチング工程と、第１のエッチング工程により誘電体膜１０２がエッチングされた第１のエッチング領域１１において誘電体膜１０２をエッチングしてＧａＡｓ基板１０１の表面を露出し、かつ、第１のエッチング領域１１を包含する第２のエッチング領域１２において第１のエッチング領域１１以外の領域に配置された誘電体膜１０２を所定の膜厚までエッチングする第２のエッチング工程とを含む。 （もっと読む）

【課題】プラグ形成時に位置ずれが発生しても水分や不純物が溜まる窪みが発生することがなく、微細化しても長期間にわたる信頼性を確保できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１の絶縁膜１２１の上に形成された強誘電体キャパシタ１３１と、強誘電体キャパシタ１３１を覆う第２の絶縁膜３１１及びエッチングストッパ膜３１２と、エッチングストッパ膜３１２の上面からトランジスタＴの不純物領域に到達する第１のコンタクトホール内に導電体材料を充填して形成された第１のプラグ３１３と、エッチングストッパ膜の上に形成された第３の絶縁膜３１４と、第３の絶縁膜３１４の上面から第１のプラグに到達する第２のコンタクトホール内に導電体材料を充填して形成された第２のプラグ３１５とを有する。 （もっと読む）