半導体装置及びその製造方法並びに積層型半導体装置
【課題】貫通電極と直接に接続される配線の信頼性を向上できるようにする。
【解決手段】半導体装置１００は、貫通孔１Ａを有する半導体基板１と、半導体基板１の上に形成された第２層間絶縁膜７ｂと、第２層間絶縁膜７ｂに貫通孔１Ａを覆うように形成された第１の外部接続用配線８ａ１と、第２層間絶縁膜７ｂの上に、第１の外部接続用配線８ａ１を覆うように形成された第３層間絶縁膜７ｃと、第３層間絶縁膜７ｃにおける第１の外部接続用配線８ａ１の上側部分に形成された第２の外部接続用配線８ｂ１と、貫通孔１Ａにおける少なくとも内壁面に形成されると共に、各外部接続用配線８ａ１、８ｂ１とそれぞれ電気的に接続される貫通電極１５Ａとを備えている。第１の外部接続用配線８ａ１は、複数の孔部１９ａを有し、第２の外部接続用配線８ｂ１は、第１の外部接続用配線８ａ１の孔部１９ａを覆うように形成されている。
【解決手段】半導体装置１００は、貫通孔１Ａを有する半導体基板１と、半導体基板１の上に形成された第２層間絶縁膜７ｂと、第２層間絶縁膜７ｂに貫通孔１Ａを覆うように形成された第１の外部接続用配線８ａ１と、第２層間絶縁膜７ｂの上に、第１の外部接続用配線８ａ１を覆うように形成された第３層間絶縁膜７ｃと、第３層間絶縁膜７ｃにおける第１の外部接続用配線８ａ１の上側部分に形成された第２の外部接続用配線８ｂ１と、貫通孔１Ａにおける少なくとも内壁面に形成されると共に、各外部接続用配線８ａ１、８ｂ１とそれぞれ電気的に接続される貫通電極１５Ａとを備えている。第１の外部接続用配線８ａ１は、複数の孔部１９ａを有し、第２の外部接続用配線８ｂ１は、第１の外部接続用配線８ａ１の孔部１９ａを覆うように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を有する半導体装置及びその製造方法並びに積層型半導体装置に関する。
【背景技術】
【０００２】
近年、性能向上及び占有面積の削減を目的として、システムＬＳＩ（Large Scale Integration）及びＤＲＡＭ（Dynamic Random Access Memory）等を積層して、１パッケージ化した積層型半導体装置の開発及び量産が広く行われている。
【０００３】
従来の積層型半導体装置は、積層した半導体装置（半導体チップ）同士の間を樹脂基板を介してワイヤボンディングにより接続している。このため、半導体装置同士の間の引き回し配線が長くなって遅延時間が大きくなり、また、積層型半導体装置自体の占有面積が大きくなるなど、その効果は限定的である。
【０００４】
その解決策として、特許文献１に示されるように、半導体装置同士の間を、あらかじめ半導体装置に形成した貫通電極、例えばシリコン貫通電極（Through Silicon Via：ＴＳＶ）によって接続する技術が開発されている。この技術を用いることにより、積層された半導体装置同士の間を最短距離で接続することができる。その結果、積層型半導体装置の性能の向上を図ることができ、且つ引き回し配線分の占有面積を削減できるため、該半導体装置の小型化にも有効となる。
【０００５】
図１５に示すように、特許文献１に記載された、従来の貫通電極を有する半導体装置２００は、回路形成面にトランジスタ等の活性素子及び配線層により構成される回路が形成されている。さらに、シリコン基板２０１を薄くした上で、該シリコン基板２０１の裏面から第１の配線層２０３ａ、２０３ｂに達する貫通孔を形成し、形成した貫通孔の壁面に導電層を形成することにより、貫通電極２０７を構成している。
【０００６】
シリコン基板２０１の裏面にも貫通電極２０７から延びる配線層が形成されており、該配線層は、他の半導体装置と接続するためのバンプ２０８と貫通電極２０７との間を引き回す配線として用いられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２９５６７６号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の貫通電極を有する半導体装置は、貫通電極と直接に接続される第１の配線層及びその上の配線層において不具合が生じる。すなわち、貫通電極と直接に接続される配線の大きさが、例えば１辺が５μｍの正方形状である場合に、その面積は２５μｍ２と極めて大きくなる。このため、面積が大きい配線を形成する際に、例えばダマシン法を用いると、絶縁膜上の不要な配線材料である銅（Ｃｕ）を化学機械研磨（Ｃｕ−ＣＭＰ）法により除去する際に、ディッシングが生じ、配線の中央部分の厚さが薄くなることがある。このため、配線に所定の厚さを得られないことから、半導体装置の歩留まりが低下したり、さらには動作不良が生じたりする。
【０００９】
一般に、面積が比較的に大きい配線パターンにおいて、ＣＭＰを行う際に生じるディッシングを防ぐには、配線層を一様なパターンとするのではなく、網目（メッシュ）状等にして、面積が大きい配線パターンの中に非金属部分を設ける。これにより、配線パターンが一様な大面積パターンとなることを避けることができ、ディッシングが防止される。
【００１０】
ところが、半導体基板の裏面から貫通電極を形成する場合は、貫通電極と直接に接続される配線（第１の配線層）が、貫通孔の形成時にはエッチストップ層となる。このため、貫通孔の直径よりも大きい領域にわたって、一様な金属膜を形成する必要がある。これにより、ディッシングの発生を避けることができず、貫通電極と接続される配線の信頼性が低下するという問題がある。
【００１１】
本発明は、前記の問題を解決し、貫通電極と直接に接続される配線の信頼性を向上できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体装置を、貫通電極と直接に接続される配線として、下層の絶縁膜に形成される孔部を有する第１の配線と、その上層に形成され第１の配線の孔部を覆う（塞ぐ）ように形成された第２の配線とを用いる構成とする。
【００１３】
具体的に、本発明に係る半導体装置は、表裏方向に貫通する貫通孔を有する半導体基板と、半導体基板の上に形成された第１の絶縁膜と、第１の絶縁膜に貫通孔を覆うように形成された第１の配線と、第１の絶縁膜の上に、第１の配線を覆うように形成された第２の絶縁膜と、第２の絶縁膜における第１の配線の上側部分に形成された第２の配線と、貫通孔における少なくとも内壁面に形成されると共に、第１の配線及び第２の配線とそれぞれ電気的に接続される貫通電極とを備え、第１の配線は１つ又は複数の第１の孔部を有し、第２の配線は第１の配線の第１の孔部を覆うように形成されている。
【００１４】
本発明の半導体装置によると、貫通電極は、貫通孔における少なくとも内壁面に形成されると共に、第１の配線及び第２の配線とそれぞれ電気的に接続される。その上、第１の配線は１つ又は複数の第１の孔部を有し、第２の配線は第１の配線の第１の孔部を覆うように形成されている。このように、第１の配線は１つ又は複数の孔部を有しているため、該配線のＣＭＰ等による形成時に生じるディッシングを防止することができる。また、第１の配線に孔部を設けても、貫通電極は該第１の配線の上に形成される第２の配線と電気的に接続されるので低抵抗を維持できる。その結果、貫通電極と直接に接続される配線の信頼性を向上することができる。
【００１５】
本発明の半導体装置は、半導体基板に形成された活性素子をさらに備えていることが好ましい。
【００１６】
本発明の半導体装置において、第２の配線は、貫通電極の上側の領域において互いに分離した複数の配線を含み、第２の配線を構成する複数の配線のそれぞれの平面積は、複数の第１の孔部のそれぞれの開口面積よりも大きいことが好ましい。
【００１７】
このようにすると、貫通孔を形成する際のエッチング時に、第２の配線層をより確実にエッチストップ層とすることができる。
【００１８】
この場合に、第１の孔部及び第２の配線の少なくとも一方は、平面多角形状であってもよい。
【００１９】
さらにこの場合に、第１の孔部及び第２の配線の少なくとも一方は、平面四角形状であってもよい。
【００２０】
本発明の半導体装置において、第２の配線は、貫通電極の上を覆う１つの配線からなり、且つ、第１の配線の第１の孔部と重ならない領域に形成された第２の孔部を有していてもよい。
【００２１】
このようにすると、貫通電極と接続される第２の配線の体積が大きくなるため、貫通電極の全体としての熱抵抗を低減することが可能となる。
【００２２】
この場合に、第１の孔部及び第２の孔部は、平面四角形状であってもよい。
【００２３】
本発明の半導体装置において、第１の孔部は平面長方形状であり、且つ長手方向の端部は、貫通孔の端部と重なる位置に形成されていてもよい。
【００２４】
このようにすると、貫通電極と第１の配線及び第２の配線との接触面積を大きく取ることができるため、貫通電極と各配線層との低抵抗化が可能となる。
【００２５】
本発明の半導体装置において、第１の配線の幅は、貫通孔の開口幅よりも大きいことが好ましい。
【００２６】
このようにすると、貫通孔を形成する際のエッチング時に、第１の配線層をより確実にエッチストップ層とすることができる。
【００２７】
本発明に係る積層型半導体装置は、第１の半導体基板に形成された第１の半導体装置と、第１の半導体装置の上に積層されて固着され、第２の半導体基板に形成された第２の半導体装置とを備え、第１の半導体装置及び第２の半導体装置の少なくとも一方は、本発明に係る半導体装置である。
【００２８】
本発明の積層型半導体装置によると、本発明に係る貫通電極を有する半導体装置を含むため、信頼性が高い積層型半導体装置を得ることができる。
【００２９】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜に第１の配線を形成する工程（ｂ）と、第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｃ）と、第２の絶縁膜に第２の配線を形成する工程（ｄ）と、半導体基板における第１の絶縁膜と反対側の面から、第１の配線及び第２の配線と電気的に接続される貫通電極を形成する工程（ｅ）とを備え、工程（ｂ）において、第１の配線に１つ又は複数の第１の孔部を形成する工程を含み、工程（ｄ）において、第２の配線は第１の配線の第１の孔部を覆うように形成する。
【００３０】
本発明の半導体装置の製造方法によると、第１の配線を形成する工程において、１つ又は複数の第１の孔部を形成し、また、第２の配線を形成する工程において、第２の配線は第１の配線の第１の孔部を覆うように形成する。このため、貫通電極を形成する工程において、第１の配線は１つ又は複数の孔部を有しているので、該配線のＣＭＰ等による形成時に生じるディッシングを防止することができる。また、第１の配線に孔部を設けても、貫通電極は該第１の配線の上に形成される第２の配線と電気的に接続されるので低抵抗を維持できる。その結果、貫通電極と直接に接続される配線の信頼性を向上することができる。
【００３１】
本発明の半導体装置の製造方法は、工程（ａ）よりも前に、半導体基板における貫通孔の形成領域を除く領域に、活性素子を形成する工程（ｆ）をさらに備えていることが好ましい。
【００３２】
本発明の半導体装置の製造方法は、工程（ｅ）において、貫通電極は、半導体基板における第１の絶縁膜と反対側の面から、半導体基板を貫通すると共に、第１の配線の第１の孔部から第２の配線を露出する貫通孔を形成し、形成した貫通孔に導電材料を埋め込むことにより形成してもよい。
【００３３】
このようにすると、貫通孔を形成する際のエッチング時に、第１の配線層及び第２の配線層をエッチストップ層とすることができる。
【００３４】
この場合に、工程（ｅ）において、貫通孔はドライエッチングにより形成することが好ましい。
【００３５】
本発明の半導体装置の製造方法は、工程（ｄ）において、第２の配線は、貫通電極の上側の領域において互いに分離した複数の配線として形成し、第２の配線の複数の配線のそれぞれの平面積は、複数の第１の孔部のそれぞれの開口面積よりも大きく形成することが好ましい。
【００３６】
このようにすると、貫通孔を形成する際のエッチング時に、第２の配線層をより確実にエッチストップ層とすることができる。
【００３７】
この場合に、工程（ｂ）において、第１の配線の第１の孔部は、平面四角形状に形成し、工程（ｄ）において、第２の配線の複数の配線の少なくとも１つは、平面四角形状に形成してもよい。
【００３８】
本発明の半導体装置の製造方法は、工程（ｄ）において、第２の配線は、貫通電極の上側の領域を覆う１つの配線として形成し、第１の配線の第１の孔部と重ならない領域に第２の孔部を形成してもよい。
【００３９】
このようにすると、貫通電極と接続される第２の配線の体積が大きくなるため、貫通電極の全体としての熱抵抗を低減することが可能となる。
【００４０】
この場合に、工程（ｂ）において、第１の配線の第１の孔部は、平面四角形状に形成し、工程（ｄ）において、第２の配線の第２の孔部は、平面四角形状に形成してもよい。
【００４１】
本発明の半導体装置の製造方法は、工程（ｂ）において、第１の孔部は、平面長方形状に形成し、第１の孔部の長手方向の端部は、貫通孔の端部と重なるように形成してもよい。
【００４２】
このようにすると、貫通電極と第１の配線及び第２の配線との接触面積を大きくとることができるため、貫通電極と各配線層との低抵抗化が可能となる。
【００４３】
本発明の半導体装置の製造方法は、工程（ｂ）において、第１の配線の幅は、貫通孔の開口幅よりも大きく形成してもよい。
【００４４】
このようにすると、貫通孔を形成する際のエッチング時に、第１の配線層をより確実にエッチストップ層とすることができる。
【発明の効果】
【００４５】
本発明に係る半導体装置及びその製造方法並びに積層型半導体装置によると、貫通電極と直接に接続される配線の信頼性を向上することができる。
【図面の簡単な説明】
【００４６】
【図１】図１（ａ）本発明の第１の実施形態に係る半導体装置を示す断面図である。図１（ｂ）及び図１（ｃ）は第１の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線を示す平面図である。
【図２】図２（ａ）〜図２（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】図３（ａ）〜図３（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】図４（ａ）〜図４（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】図５（ａ）〜図５（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】図６（ａ）〜図６（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】図７（ａ）及び図７（ｂ）は本発明の第１の実施形態に係る半導体装置を構成する貫通電極の他の例を示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は本発明の第１の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線の他の例を示す断面図である。
【図９】図９（ａ）〜図９（ｄ）は本発明の第１の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線の孔部の他の例を示す断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は本発明の第１の実施形態に係る半導体装置における貫通孔の開口形状の他の例を示す断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は本発明の第１の実施形態に係る半導体装置を用いた積層型半導体装置を示す断面図である。
【図１２】図１２（ａ）本発明の第２の実施形態に係る半導体装置を示す断面図である。図１２（ｂ）及び図１２（ｃ）は第２の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線を示す平面図である。
【図１３】図１３（ａ）本発明の第３の実施形態に係る半導体装置を示す断面図である。図１３（ｂ）及び図１３（ｃ）は第３の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線を示す平面図である。
【図１４】図１４は本発明の第３の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線の他の例を示す平面図である。
【図１５】図１５は従来の貫通電極を有する半導体装置を示す断面図である。
【発明を実施するための形態】
【００４７】
（第１の実施形態）
本発明の第１の実施形態係る半導体装置について図１（ａ）を参照しながら説明する。
【００４８】
図１（ａ）に示すように、第１の実施形態に係る半導体装置１００は、シリコン（Ｓｉ）からなる半導体基板１に形成されたトランジスタ又はダイオード（図示せず）等の活性素子を有している。例えばトランジスタは、半導体基板１の上部に形成された素子分離２によって絶縁されたソース及びドレインである２つの不純物領域３と、半導体基板１の主面上であって、不純物領域３同士の間にゲート絶縁膜４を介在させて形成されたゲート電極５とを有している。
【００４９】
半導体基板１の主面上にはゲート電極５を覆うように、例えば酸化シリコン（ＳｉＯ２）からなる第１層間絶縁膜７ａが形成されている。第１層間絶縁膜７ａには、不純物領域３及びゲート電極５とそれぞれ接続される複数のコンタクト６が形成されている。
【００５０】
第１層間絶縁膜７ａの上には、例えば酸化シリコン（ＳｉＯ２）、炭素含有酸化シリコン（ＳｉＯＣ）又はフッ素含有酸化シリコン（ＳｉＯＦ）からなる第２層間絶縁膜７ｂが形成されている。第２層間絶縁膜７ｂには、コンタクト６と接続され、且つ半導体装置内における信号の伝達又は電源電圧の供給を行う複数の第１配線８ａが形成されている。
【００５１】
第２層間絶縁膜７ｂの上には、例えばＳｉＯ２、ＳｉＯＣ又はＳｉＯＦからなる第３層間絶縁膜７ｃが形成されている。第３層間絶縁膜７ｃには、第１配線８ａと接続される第１ビア９ａと、該第１ビア９ａを介して第１配線８ａと電気的に接続される第２配線８ｂが形成されている。
【００５２】
第３層間絶縁膜７ｃの上には、例えばＳｉＯ２、ＳｉＯＣ又はＳｉＯＦからなる第４層間絶縁膜７ｄが形成されている。第４層間絶縁膜７ｄには、第２配線８ｂと接続される第２ビア９ｂと、該第２ビア９ｂを介して第２配線８ｂと電気的に接続される第３配線８ｃが形成されている。
【００５３】
第４層間絶縁膜７ｄの上には、例えばＳｉＯ２、ＳｉＯＣ、ＳｉＯＦ又は窒化シリコン（ＳｉＮ）からなる第５層間絶縁膜７ｅが形成されている。第５層間絶縁膜７ｅには、第３配線８ｃと接続される第３ビア９ｃと、該第３ビア９ｃと接続され且つ外部との信号の授受を行うパッド１０が形成されている。
【００５４】
ここで、第２層間絶縁膜７ｂ、第３層間絶縁膜７ｃ、第４層間絶縁膜７ｄ及び第５層間絶縁膜７ｅと、第１配線８ａ、第２配線８ｂ及び第３配線８ｃと、第１ビア９ａ、第２ビア９ｂ及び第３ビア９ｃとから配線層８が構成されている。
【００５５】
また、図１（ａ）に示すように、半導体基板１における第１層間絶縁膜７ａと反対側の面（裏面）には、該半導体基板１を貫通する貫通孔１Ａが形成されている。貫通孔１Ａは、第１配線８ａと同層の第２層間絶縁膜７ｂに形成された第１の外部接続用配線８ａ１と、さらに第２配線８ｂと同層の第３層間絶縁膜７ｃに形成された第２の外部接続用配線８ｂ１とをそれぞれ露出するように形成されている。
【００５６】
貫通孔１Ａの少なくとも内壁面上には、例えばＳｉＯ２又はＳｉＮからなる絶縁膜１２が形成されている。また、絶縁膜１２における貫通孔１Ａの少なくとも内壁面上には、バリア膜１３が形成されている。バリア膜１３には、貫通電極１７を形成する導電材料に対してバリア性を持つ材料であることが望ましく、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）又は窒化チタン（ＴｉＮ）等を用いてもよく、また、これらのうちの少なくとも２種類の材料を積層するか、合金として用いてもよい。絶縁膜１２及びバリア膜１３が形成された貫通孔１Ａの内側には、導電材１７からなる貫通電極１５Ａが形成されている。これにより、貫通電極１５Ａと第１の外部接続用配線８ａ１及びその上の第２の外部接続用配線８ｂ１とが電気的に接続される。
【００５７】
半導体基板１の裏面上には、貫通電極１５Ａと一体に形成された裏面配線１５Ｂが形成されている。さらに、貫通孔１Ａを埋めると共に、裏面配線１５Ｂを覆うように裏面絶縁膜１６が形成されている。裏面絶縁膜１６には、ポリイミド又はベンゾシクロブテン（ＢＣＢ）等の絶縁性樹脂材を用いることができる。裏面絶縁膜１６には、裏面配線１５Ｂと電気的に接続されるバンプ１８が形成されている。
【００５８】
図１（ａ）及び図１（ｂ）に示すように、第１の実施形態に係る貫通電極１５Ａと直接に接続される第１の外部接続用配線８ａ１は、貫通電極１５Ａと接触する面が一様な膜状ではなく、複数の孔部１９ａを設けた、いわゆるメッシュ状パターンを持つことを特徴とする。ここで、第１の外部接続用配線８ａ１における幅は、貫通孔１Ａの開口幅よりも大きいことが好ましい。このようにすると、第１の外部接続用配線８ａ１を、貫通孔１Ａを形成する際のエッチストッパとして確実に機能させることができる。
【００５９】
また、図１（ａ）及び図１（ｃ）に示すように、第１の外部接続用配線８ａ１の上層に形成された第２の外部接続用配線８ｂ１は、それぞれの周囲に間隙１９ｂを有する複数の島状パターン（格子状パターン）を持つ。さらに、第２の外部接続用配線８ｂ１は、それぞれ第１の外部接続用配線８ａ１における各孔部１９ａを覆うことができるように、該孔部１９ａの開口面積より大きい平面積を持つことを特徴とする。なお、第２の外部接続用配線８ｂ１は、第１の外部接続用配線８ａ１の孔部１９ａの開口寸法よりも少なくとも０．１μｍ程度大きいことが好ましい。
【００６０】
第１の外部接続用配線８ａ１における貫通電極１５Ａと対向する各孔部１９ａには、貫通孔１Ａの内壁面上に形成された絶縁膜１２と同一組成の絶縁膜と、バリア膜１３と、貫通電極１５Ａと同一組成の導電材１７とが埋め込まれている。
【００６１】
このように、貫通電極１５Ａと対向する第１の外部接続用配線８ａ１をメッシュ状パターンとし、且つ、第２の外部接続用配線８ｂ１を第１の外部接続用配線８ａ１のメッシュ状パターンを塞ぐ複数の島状パターンとすることにより、各外部接続用配線８ａ１、８ｂ１は、いずれも一様な金属膜とはならない。従って、各外部接続用配線８ａ１、８ｂ１をそれぞれ形成する際に生じるディッシングを防止することができる。
【００６２】
さらに、貫通孔１Ａを形成する際に、エッチング法を用いる場合には、第１の外部接続用配線８ａ１の各孔部１９ａにおいて、第２層間絶縁膜７ｂがエッチングされる。このエッチングプロセスにおいては、第２の外部接続用配線８ｂ１をエッチストップとして用いることができる。すなわち、貫通孔１Ａをエッチングにより形成する際には、第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１をそれぞれエッチストップ層として用いることができる。これにより、貫通孔１Ａは、形状不良を起こすことなく、良好な形状で形成することができる。
【００６３】
ここで、第１配線８ａ、第２配線８ｂ及び第３配線８ｃと、第１ビア９ａ、第２ビア９ｂ及び第３ビア９ｃと、第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１とは、いずれも銅（Ｃｕ）又は銅（Ｃｕ）を主成分とする合金からなることが好ましい。また第１の外部接続用配線８ａ１の厚さは、０．０５μｍ〜１μｍ程度が好ましく、第２の外部接続用配線８ｂ１の厚さは、０．０５μｍ〜１．５μｍ程度が好ましい。
【００６４】
なお、図１（ｂ）においては、第１の外部接続用配線８ａ１に形成する孔部１９ａが縦横に３個ずつ形成されているが、これは便宜上に過ぎず、実際には第１の外部接続用配線８ａ１の大きさに応じて、必要な個数が形成される。
【００６５】
また、第１の外部接続用配線８ａ１の孔部の開口形状及び第２の外部接続用配線８ｂ１の平面形状は、正方形状に限られず、長方形状であってもよい。
【００６６】
−製造方法−
以下、前記のように構成された半導体装置の製造方法について図２〜図６を参照しながら説明する。
【００６７】
まず、図２（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１の上部に、各活性素子を電気的に絶縁する素子分離２を公知のシャロウトレンチ分離（ＳＴＩ）等によって形成する。その後、不純物を選択的にイオン注入して、例えばトランジスタのウェル（図示せず）を形成する。
【００６８】
続いて、半導体基板１の表面上に、ゲート絶縁膜４及びゲート電極５を選択的に形成し、その後、ゲート電極５をマスクとして、ウェルの上部にソース及びドレインとなる不純物領域３を形成する。続いて、化学気相堆積（ＣＶＤ）法により、半導体基板１の主面上に、ゲート電極５を覆うように第１層間絶縁膜７ａを形成する。その後、リソグラフィ法及びエッチング法により、第１層間絶縁膜７ａに、不純物領域３及びゲート電極５をそれぞれ露出する複数のコンタクトホールを形成する。続いて、ＣＶＤ法又はスパッタ法等により、形成した各コンタクトホールに所定の金属を充填して、複数のコンタクト６を形成する。
【００６９】
次に、図２（ｂ）、図３（ａ）及び図３（ｂ）に示すように、第１層間絶縁膜７ａの上に、公知の技術、例えばダマシン法又はデュアルダマシン法等により複数の配線層を形成する。すなわち、第１層間絶縁膜７ａの上に第２層間絶縁膜７ｂを堆積し、堆積した第２層間絶縁膜７ｂに第１配線８ａを形成する。続いて、第２層間絶縁膜７ｂの上に第３層間絶縁膜７ｃを堆積し、堆積した第３層間絶縁膜７ｃに、第１配線８ａと接続される第１ビア９ａと、該第１ビア９ａを介して第１配線８ａと接続される第２配線８ｂを形成する。この工程を繰り返して、第４層間絶縁膜７ｄ、第２ビア９ｂ及び第３配線８ｃと、第５層間絶縁膜７ｅ、該第３ビア９ｃ及びパッド１０とを形成し、所望の層数を有する配線層８を形成する。
【００７０】
なお、図３（ｂ）においては、配線層の層数を４層としたが、本発明は４層に限定されず、任意の層数に適用可能である。
【００７１】
第１の実施形態の特徴として、第２層間絶縁膜７ｂにおける貫通孔形成領域２２の上側部分に形成され、後工程で貫通電極と直接に接合する第１の外部接続用配線８ａ１のレイアウトを一様な連続膜ではなく、図１（ｂ）に示すメッシュ状パターンとして形成する。さらに、第２層間絶縁膜７ｂの上の第３層間絶縁膜７ｃに形成される第２の外部接続用配線８ａ２のレイアウトは、少なくとも第１の外部接続用配線８ａ１の各孔部１９ａを覆う（塞ぐ）ように、それぞれが各孔部１９ａの平面積よりも大きい複数の島状パターンとして形成する。第１の外部接続用配線８ａ１の各孔部１９ａは、例えば１辺が２００ｎｍ〜６００ｎｍの平面四角形状であり、４００ｎｍ〜８００ｎｍ程度の間隔で形成する。一方、第２の外部接続用配線８ａ２のそれぞれの大きさは、一辺が３００ｎｍ〜７００ｎｍ程度とする。なお、第１の外部接続用配線８ａ１の平面視での幅は、貫通孔形成領域２２の径と比べて、少なくとも０．１μｍ程度大きいことが好ましい。
【００７２】
次に、図４（ａ）に示すように、半導体基板１の裏面側から、グラインド又は化学機械研磨（ＣＭＰ）等の公知技術により、半導体基板１を研磨して薄化する（裏面研磨）。薄化後の半導体基板１の厚さは１０μｍ〜２００μｍ、好ましくは５０μｍ〜１００μｍ程度である。
【００７３】
次に、図４（ｂ）に示すように、リソグラフィ法及びエッチング法により、薄化された半導体基板１の裏面の貫通孔形成領域２２から、半導体基板１を貫いて、第１層間絶縁膜７ａを露出する貫通孔１Ａを形成する。貫通孔１Ａの径は１μｍ〜２００μｍ、望ましくは５０μｍ〜１００μｍ程度である。ここでのエッチングは、ドライエッチングでもウェットエッチングでもよい。続いて、貫通孔１Ａの内壁面上及び底面上を含む半導体基板１の裏面の前面に、絶縁膜１２を堆積する。絶縁膜１２には、ＳｉＯ２、ＳｉＮ又はＳｉＯＮ等を用い、その厚さは、貫通孔１Ａの側壁面上で１０ｎｍ〜１μｍ程度とする。
【００７４】
次に、図４（ｃ）に示すように、半導体基板１の裏面側からドライエッチングを行って、絶縁膜１２の全面にわたってエッチングを施す。このエッチング工程は、堆積した絶縁膜１２における、薄化された半導体基板１の裏面上の厚さと貫通孔１Ａの底面上の厚さとの差を利用する。これにより、絶縁膜１２における貫通孔１Ａの底部と、その上の第１層間絶縁膜７ａ、第２層間絶縁膜７ｂ及び第３層間絶縁膜７ｃとを順次除去する。
【００７５】
具体的には、貫通孔１Ａの底部で、第１層間膜７ａの直下に堆積した絶縁膜１２を除去する。続いて、第１層間絶縁膜７ａと、第２層間絶縁膜７ｂにおける第１の外部接続用配線８ａ１の各孔部１９ａに含まれる部分と、さらに各孔部１９ａを通して第３層間絶縁膜７ｃとを順次除去し、これにより、第１の外部接続用配線８ａ１及び第２の外部接続用配線８ａ２が貫通孔１Ａからそれぞれ露出する。
【００７６】
次に、図５（ａ）に示すように、貫通孔１Ａを含む半導体基板１の裏面の全面に、バリア膜１３及びシード膜１４を順次堆積する。バリア１３膜の材料には、前述したように、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）又は窒化チタン（ＴｉＮ）を用いることができる。また、これらのうちの少なくとも２種類の材料を積層するか、合金として用いることができる。バリア膜１３の堆積方法には、物理的気相堆積（ＰＶＤ）法、ＣＶＤ法又は原子層堆積（ＡＬＤ）法等を用いることが望ましい。シード膜１４の材料には、銅（Ｃｕ）、ニッケル（Ｎｉ）若しくはタングステン（Ｗ）、又はこれらを組み合わせて用いることが好ましい。シード膜１４の堆積方法には、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法等を用いることが望ましい。なお、バリア膜１３が十分に低い抵抗値を持ち、後工程のめっき工程において、不具合が生じない場合は、シード膜１４は必ずしも設ける必要はない。
【００７７】
次に、図５（ｂ）に示すように、半導体基板１の裏面上に、リソグラフィ法により、貫通孔１Ａ及び裏面配線の形成領域を開口パターンに持つレジスト膜を形成する。続いて、形成したレジスト膜の上から、導電材１７である、めっきを施して、貫通電極１５Ａ及び該貫通電極１５Ａと一体に形成された裏面配線１５Ｂとを形成する。その後、レジスト膜と、不要なシード膜１４及びバリア膜１３とを除去する。なお、用いるめっき法は、電解めっき法及び無電解めっき法のいずれでもよい。めっき金属には、銅（Ｃｕ）、ニッケル（Ｎｉ）又は金（Ａｕ）等を用いることができる。また、レジスト膜の除去並びに不要なシード膜及びバリア膜の除去にはウェットプロセスが望ましく、各材料に適した溶媒を用いる。
【００７８】
次に、図６（ａ）に示すように、半導体基板１の裏面上に裏面絶縁膜１６を、貫通電極１５Ａにおける貫通孔１Ａの内側領域を埋めるように形成する。形成した裏面絶縁膜１６は、裏面配線１５Ｂのパッシベーション膜となると共に、該裏面絶縁膜１６によって、半導体基板１の機械的な強度が向上する。裏面絶縁膜１６の材料は、前述のように、ポリイミド又はＢＣＢ等を用いることが望ましい。また、裏面絶縁膜１６の形成方法には、スピンコート法等の既知の技術を用いることができる。
【００７９】
次に、図６（ｂ）に示すように、裏面絶縁膜１６における裏面配線１５Ｂの出力位置に、開口部を設け、設けた開口部に裏面配線１５Ｂと接続されるバンプ１８を形成する。
【００８０】
以上のようにして、貫通電極１５Ａを有する半導体装置１００を得る。
【００８１】
なお、第１の実施形態に係る半導体装置１００は、図１（ａ）に示したように、貫通電極１５Ａを構成する導電材１７が貫通孔１Ａの壁面上にのみ形成される、いわゆるコンフォーマルな形状としたが、コンフォーマルな形状に限られない。例えば、図７（ａ）に示すように、貫通孔１Ａの内部の全体を導電材１７で埋め込む形状としてもよい。
【００８２】
また、図７（ｂ）に示すように、貫通孔１Ａにおける基板面に垂直な方向の断面の径が、半導体基板１の裏面側で大きく、表面側で小さいテーパ構造としてもよい。この場合にも、貫通孔１Ａの内部の全体を導電材１７で埋め込む形状としてもよい。
【００８３】
また、第１の実施形態においては、図１（ｂ）及び図１（ｃ）に示したように、第１の外部接続用配線８ａ１に形成された複数の孔部１９ａの配置を行列状としているが、この配置に限られない。例えば、図８（ａ）及び図８（ｂ）に示すように、千鳥状の配置、さらには任意の配置でも構わない。
【００８４】
また、第１の実施形態においては、図１（ｂ）及び図１（ｃ）に示したように、第１の外部接続用配線８ａ１に形成された各孔部１９ａの開口形状を正方形状としたが、この形状に限られない。例えば、孔部１９ａの開口形状は、図９（ａ）に示す長方形状、図９（ｂ）に示す六角形状、又は図９（ｃ）に示す八角形状等の任意の角数を有する多角形状でもよい。さらには、凸型の多角形状に限らず、図９（ｄ）に示すような、十字型等の凹型の多角形状であってもよい。
【００８５】
また、第１の実施形態においては、図１（ｂ）及び図１（ｃ）に示したように、貫通電極１５Ａを構成する貫通孔１Ａの開口形状を円形状としたが、図１０（ａ）及び図１０（ｂ）に示すように、六角形状又は八角形状でもよく、さらには任意の角数を有する多角形状でもよい。
【００８６】
（第１の実施形態の第１変形例）
図１１（ａ）に示すように、第１の実施形態に係る半導体装置は、第１変形例として、該半導体装置１００Ａ、１００Ｂを２層以上積層することにより、積層型半導体装置１５０とすることができる。
【００８７】
例えば、第１の半導体装置１００Ａを樹脂基板２４の上にアンダーフィル材２５により固着し、バンプ１８及び裏面配線１５Ｂを介して貫通電極１５Ａと電気的に接続する。さらに、第２の半導体装置１００Ｂを第１の半導体装置１００Ａの上にアンダーフィル材２５により固着し、パッド１０、バンプ１８及び裏面配線１５Ｂを介して貫通電極１５Ａと電気的に接続する。
【００８８】
（第１の実施形態の第２変形例）
図１１（ｂ）に示すように、第１の実施形態に係る半導体装置は、活性素子を含まない半導体基板に貫通電極１５Ａを設けることにより、シリコンインターポーザ１００Ｃとして用いることも可能である。
【００８９】
例えば、貫通電極１５Ａを有し且つ活性素子を含まないシリコンインターポーザ１００Ｃを、樹脂基板２４の上にアンダーフィル材２５により固着し、バンプ１８及び裏面配線１５Ｂを介して貫通電極１５Ａと電気的に接続する。さらに、いずれも活性素子を有する第１の半導体チップ１１０Ａのバンプ１８と、第２の半導体チップ１１０Ｂのバンプ１８とをシリコンインターポーザ１００Ｃのパッド１０とそれぞれ電気的に接続する。
【００９０】
なお、第１及び第２の変形例においても、図７〜図１０に記載した構成を適用することが可能である。
【００９１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図１２を参照しながら説明する。第２の実施形態において、第１の実施形態と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９２】
図１２（ｃ）に示すように、第２の実施形態に係る半導体装置１０１は、第１の実施形態に係る半導体装置１００と比べて、貫通電極１５Ａと直接に接続される第２の外部接続用配線８ｂ１の構成が異なる。
【００９３】
すなわち、第２の実施形態に係る第２の外部接続用配線８ｂ１は、複数の島状パターンに代えて、複数の孔部１９ｃを有する一体の金属膜として形成される。さらに、第２の外部接続用配線８ｂ１の各孔部１９ｃは、第１の外部接続用配線８ａ１の各孔部１９ａの上側部分には形成されず、互いに重ならない領域に形成される。
【００９４】
図１２（ｃ）に示す構造を用いることにより、貫通電極１５Ａを設けた半導体装置１０１は、該貫通電極１５Ａと直接に接続される第２の外部接続用配線８ｂ１の体積が第１の実施形態と比べて大きくなることにより、放熱性が向上するという効果を得られる。
【００９５】
貫通電極１５Ａを設けた半導体装置を少なくとも１つ含む半導体装置を複数縦方向に積層した積層型半導体装置は、各半導体装置が発生する熱を効率良く拡散させることが難しく、温度上昇による活性素子の動作変動が課題となることがある。
【００９６】
従って、第２の実施形態に係る第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１の構造を用いることにより、放熱の課題を解決することが可能となる。
【００９７】
なお、第２の実施形態においても、各孔部１９ａ、１９ｃの開口形状は、図９（ａ）〜図９（ｄ）に示す形状としてもよい。また、第２の実施形態においても、貫通孔１Ａの開口形状を図１０（ａ）及び図１０（ｂ）に示す形状としてもよい。
【００９８】
また、第２の実施形態に係る半導体装置１０１の製造方法は、第１の実施形態に係る半導体装置１００と実質的に同等であり、第２の外部接続用配線８ｂ１のマスクパターンを図１２（ｃ）が得られるパターンとすればよい。
【００９９】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図１３を参照しながら説明する。第３の実施形態において、第１及び第２の実施形態と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１００】
図１３（ｂ）に示すように、第３の実施形態に係る半導体装置１０３は、第２の実施形態に係る半導体装置１０１と比べて、貫通電極１５Ａと直接に接続される第１の外部接続用配線８ａ１の構成が異なる。
【０１０１】
すなわち、第３の実施形態に係る第１の外部接続用配線８ａ１は、各孔部１９ａの開口形状を正方形状から、互いに並行に延びる長方形（スリット）状としている。従って、第１の外部接続用配線８ａ１の上に形成される第２の外部接続用配線８ｂ１の各孔部１９ｃは、第２の実施形態と同様に、各孔部１９ａと互いに重ならない領域に形成される。
【０１０２】
ここで、少なくとも１つの孔部１９ａにおける長手方向の端部は、貫通孔１Ａの端部と重なる位置に形成されていることが好ましい。このようにすると、貫通電極１５Ａと第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１との接触面積を大きく取ることができるため、貫通電極１５Ａと各外部接続用配線層８ａ１、８ｂ１との低抵抗化が可能となる。
【０１０３】
なお、図１４に示すように、第２の外部接続用配線８ｂ１の各孔部１９ｃにおいても、第１の外部接続用配線８ａ１と同様に、互いに並行に延びるスリット状であってもよい。
【０１０４】
また、第３の実施形態に係る半導体装置１０２の製造方法は、第２の実施形態に係る半導体装置１０１と実質的に同等であり、第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１のそれぞれのマスクパターンを、図１３（ｂ）及び図１３（ｃ）又は図１３（ｂ）及び図１４が得られるパターンとすればよい。
【産業上の利用可能性】
【０１０５】
本発明に係る半導体装置及びその製造方法並びに積層型半導体装置は、貫通電極と直接に接続される配線の信頼性を向上することができ、貫通電極を有する半導体装置、例えばＴＳＶを有する半導体装置等に有用である。
【符号の説明】
【０１０６】
１００ 半導体装置
１００Ａ 半導体装置
１００Ｂ 半導体装置
１００Ｃ シリコンインターポーザ
１０１ 半導体装置
１０２ 半導体装置
１５０ 積層型半導体装置
１ 半導体基板
１Ａ 貫通孔
２ 素子分離
３ 不純物領域
４ ゲート絶縁膜
５ ゲート電極
６ コンタクト
７ａ 第１層間絶縁膜
７ｂ 第２層間絶縁膜（第１の絶縁膜）
７ｃ 第３層間絶縁膜（第２の絶縁膜）
７ｄ 第４層間絶縁膜
７ｅ 第５層間絶縁膜
８ 配線層
８ａ 第１配線
８ａ１ 第１の外部接続用配線
８ｂ 第２配線
８ｂ１ 第２の外部接続用配線
８ｃ 第３配線
９ａ 第１ビア
９ｂ 第２ビア
９ｃ 第３ビア
１０ パッド
１２ 絶縁膜
１３ バリア膜
１４ シード膜
１５Ａ 貫通電極
１５Ｂ 裏面配線
１６ 裏面絶縁膜
１７ 導電材
１８ バンプ
１９ａ 孔部（第１の孔部）
１９ｂ 間隙
１９ｃ 孔部（第２の孔部）
２２ 貫通孔形成領域
２４ 樹脂基板
２５ アンダーフィル材
【技術分野】
【０００１】
本発明は、貫通電極を有する半導体装置及びその製造方法並びに積層型半導体装置に関する。
【背景技術】
【０００２】
近年、性能向上及び占有面積の削減を目的として、システムＬＳＩ（Large Scale Integration）及びＤＲＡＭ（Dynamic Random Access Memory）等を積層して、１パッケージ化した積層型半導体装置の開発及び量産が広く行われている。
【０００３】
従来の積層型半導体装置は、積層した半導体装置（半導体チップ）同士の間を樹脂基板を介してワイヤボンディングにより接続している。このため、半導体装置同士の間の引き回し配線が長くなって遅延時間が大きくなり、また、積層型半導体装置自体の占有面積が大きくなるなど、その効果は限定的である。
【０００４】
その解決策として、特許文献１に示されるように、半導体装置同士の間を、あらかじめ半導体装置に形成した貫通電極、例えばシリコン貫通電極（Through Silicon Via：ＴＳＶ）によって接続する技術が開発されている。この技術を用いることにより、積層された半導体装置同士の間を最短距離で接続することができる。その結果、積層型半導体装置の性能の向上を図ることができ、且つ引き回し配線分の占有面積を削減できるため、該半導体装置の小型化にも有効となる。
【０００５】
図１５に示すように、特許文献１に記載された、従来の貫通電極を有する半導体装置２００は、回路形成面にトランジスタ等の活性素子及び配線層により構成される回路が形成されている。さらに、シリコン基板２０１を薄くした上で、該シリコン基板２０１の裏面から第１の配線層２０３ａ、２０３ｂに達する貫通孔を形成し、形成した貫通孔の壁面に導電層を形成することにより、貫通電極２０７を構成している。
【０００６】
シリコン基板２０１の裏面にも貫通電極２０７から延びる配線層が形成されており、該配線層は、他の半導体装置と接続するためのバンプ２０８と貫通電極２０７との間を引き回す配線として用いられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２９５６７６号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の貫通電極を有する半導体装置は、貫通電極と直接に接続される第１の配線層及びその上の配線層において不具合が生じる。すなわち、貫通電極と直接に接続される配線の大きさが、例えば１辺が５μｍの正方形状である場合に、その面積は２５μｍ２と極めて大きくなる。このため、面積が大きい配線を形成する際に、例えばダマシン法を用いると、絶縁膜上の不要な配線材料である銅（Ｃｕ）を化学機械研磨（Ｃｕ−ＣＭＰ）法により除去する際に、ディッシングが生じ、配線の中央部分の厚さが薄くなることがある。このため、配線に所定の厚さを得られないことから、半導体装置の歩留まりが低下したり、さらには動作不良が生じたりする。
【０００９】
一般に、面積が比較的に大きい配線パターンにおいて、ＣＭＰを行う際に生じるディッシングを防ぐには、配線層を一様なパターンとするのではなく、網目（メッシュ）状等にして、面積が大きい配線パターンの中に非金属部分を設ける。これにより、配線パターンが一様な大面積パターンとなることを避けることができ、ディッシングが防止される。
【００１０】
ところが、半導体基板の裏面から貫通電極を形成する場合は、貫通電極と直接に接続される配線（第１の配線層）が、貫通孔の形成時にはエッチストップ層となる。このため、貫通孔の直径よりも大きい領域にわたって、一様な金属膜を形成する必要がある。これにより、ディッシングの発生を避けることができず、貫通電極と接続される配線の信頼性が低下するという問題がある。
【００１１】
本発明は、前記の問題を解決し、貫通電極と直接に接続される配線の信頼性を向上できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体装置を、貫通電極と直接に接続される配線として、下層の絶縁膜に形成される孔部を有する第１の配線と、その上層に形成され第１の配線の孔部を覆う（塞ぐ）ように形成された第２の配線とを用いる構成とする。
【００１３】
具体的に、本発明に係る半導体装置は、表裏方向に貫通する貫通孔を有する半導体基板と、半導体基板の上に形成された第１の絶縁膜と、第１の絶縁膜に貫通孔を覆うように形成された第１の配線と、第１の絶縁膜の上に、第１の配線を覆うように形成された第２の絶縁膜と、第２の絶縁膜における第１の配線の上側部分に形成された第２の配線と、貫通孔における少なくとも内壁面に形成されると共に、第１の配線及び第２の配線とそれぞれ電気的に接続される貫通電極とを備え、第１の配線は１つ又は複数の第１の孔部を有し、第２の配線は第１の配線の第１の孔部を覆うように形成されている。
【００１４】
本発明の半導体装置によると、貫通電極は、貫通孔における少なくとも内壁面に形成されると共に、第１の配線及び第２の配線とそれぞれ電気的に接続される。その上、第１の配線は１つ又は複数の第１の孔部を有し、第２の配線は第１の配線の第１の孔部を覆うように形成されている。このように、第１の配線は１つ又は複数の孔部を有しているため、該配線のＣＭＰ等による形成時に生じるディッシングを防止することができる。また、第１の配線に孔部を設けても、貫通電極は該第１の配線の上に形成される第２の配線と電気的に接続されるので低抵抗を維持できる。その結果、貫通電極と直接に接続される配線の信頼性を向上することができる。
【００１５】
本発明の半導体装置は、半導体基板に形成された活性素子をさらに備えていることが好ましい。
【００１６】
本発明の半導体装置において、第２の配線は、貫通電極の上側の領域において互いに分離した複数の配線を含み、第２の配線を構成する複数の配線のそれぞれの平面積は、複数の第１の孔部のそれぞれの開口面積よりも大きいことが好ましい。
【００１７】
このようにすると、貫通孔を形成する際のエッチング時に、第２の配線層をより確実にエッチストップ層とすることができる。
【００１８】
この場合に、第１の孔部及び第２の配線の少なくとも一方は、平面多角形状であってもよい。
【００１９】
さらにこの場合に、第１の孔部及び第２の配線の少なくとも一方は、平面四角形状であってもよい。
【００２０】
本発明の半導体装置において、第２の配線は、貫通電極の上を覆う１つの配線からなり、且つ、第１の配線の第１の孔部と重ならない領域に形成された第２の孔部を有していてもよい。
【００２１】
このようにすると、貫通電極と接続される第２の配線の体積が大きくなるため、貫通電極の全体としての熱抵抗を低減することが可能となる。
【００２２】
この場合に、第１の孔部及び第２の孔部は、平面四角形状であってもよい。
【００２３】
本発明の半導体装置において、第１の孔部は平面長方形状であり、且つ長手方向の端部は、貫通孔の端部と重なる位置に形成されていてもよい。
【００２４】
このようにすると、貫通電極と第１の配線及び第２の配線との接触面積を大きく取ることができるため、貫通電極と各配線層との低抵抗化が可能となる。
【００２５】
本発明の半導体装置において、第１の配線の幅は、貫通孔の開口幅よりも大きいことが好ましい。
【００２６】
このようにすると、貫通孔を形成する際のエッチング時に、第１の配線層をより確実にエッチストップ層とすることができる。
【００２７】
本発明に係る積層型半導体装置は、第１の半導体基板に形成された第１の半導体装置と、第１の半導体装置の上に積層されて固着され、第２の半導体基板に形成された第２の半導体装置とを備え、第１の半導体装置及び第２の半導体装置の少なくとも一方は、本発明に係る半導体装置である。
【００２８】
本発明の積層型半導体装置によると、本発明に係る貫通電極を有する半導体装置を含むため、信頼性が高い積層型半導体装置を得ることができる。
【００２９】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜に第１の配線を形成する工程（ｂ）と、第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｃ）と、第２の絶縁膜に第２の配線を形成する工程（ｄ）と、半導体基板における第１の絶縁膜と反対側の面から、第１の配線及び第２の配線と電気的に接続される貫通電極を形成する工程（ｅ）とを備え、工程（ｂ）において、第１の配線に１つ又は複数の第１の孔部を形成する工程を含み、工程（ｄ）において、第２の配線は第１の配線の第１の孔部を覆うように形成する。
【００３０】
本発明の半導体装置の製造方法によると、第１の配線を形成する工程において、１つ又は複数の第１の孔部を形成し、また、第２の配線を形成する工程において、第２の配線は第１の配線の第１の孔部を覆うように形成する。このため、貫通電極を形成する工程において、第１の配線は１つ又は複数の孔部を有しているので、該配線のＣＭＰ等による形成時に生じるディッシングを防止することができる。また、第１の配線に孔部を設けても、貫通電極は該第１の配線の上に形成される第２の配線と電気的に接続されるので低抵抗を維持できる。その結果、貫通電極と直接に接続される配線の信頼性を向上することができる。
【００３１】
本発明の半導体装置の製造方法は、工程（ａ）よりも前に、半導体基板における貫通孔の形成領域を除く領域に、活性素子を形成する工程（ｆ）をさらに備えていることが好ましい。
【００３２】
本発明の半導体装置の製造方法は、工程（ｅ）において、貫通電極は、半導体基板における第１の絶縁膜と反対側の面から、半導体基板を貫通すると共に、第１の配線の第１の孔部から第２の配線を露出する貫通孔を形成し、形成した貫通孔に導電材料を埋め込むことにより形成してもよい。
【００３３】
このようにすると、貫通孔を形成する際のエッチング時に、第１の配線層及び第２の配線層をエッチストップ層とすることができる。
【００３４】
この場合に、工程（ｅ）において、貫通孔はドライエッチングにより形成することが好ましい。
【００３５】
本発明の半導体装置の製造方法は、工程（ｄ）において、第２の配線は、貫通電極の上側の領域において互いに分離した複数の配線として形成し、第２の配線の複数の配線のそれぞれの平面積は、複数の第１の孔部のそれぞれの開口面積よりも大きく形成することが好ましい。
【００３６】
このようにすると、貫通孔を形成する際のエッチング時に、第２の配線層をより確実にエッチストップ層とすることができる。
【００３７】
この場合に、工程（ｂ）において、第１の配線の第１の孔部は、平面四角形状に形成し、工程（ｄ）において、第２の配線の複数の配線の少なくとも１つは、平面四角形状に形成してもよい。
【００３８】
本発明の半導体装置の製造方法は、工程（ｄ）において、第２の配線は、貫通電極の上側の領域を覆う１つの配線として形成し、第１の配線の第１の孔部と重ならない領域に第２の孔部を形成してもよい。
【００３９】
このようにすると、貫通電極と接続される第２の配線の体積が大きくなるため、貫通電極の全体としての熱抵抗を低減することが可能となる。
【００４０】
この場合に、工程（ｂ）において、第１の配線の第１の孔部は、平面四角形状に形成し、工程（ｄ）において、第２の配線の第２の孔部は、平面四角形状に形成してもよい。
【００４１】
本発明の半導体装置の製造方法は、工程（ｂ）において、第１の孔部は、平面長方形状に形成し、第１の孔部の長手方向の端部は、貫通孔の端部と重なるように形成してもよい。
【００４２】
このようにすると、貫通電極と第１の配線及び第２の配線との接触面積を大きくとることができるため、貫通電極と各配線層との低抵抗化が可能となる。
【００４３】
本発明の半導体装置の製造方法は、工程（ｂ）において、第１の配線の幅は、貫通孔の開口幅よりも大きく形成してもよい。
【００４４】
このようにすると、貫通孔を形成する際のエッチング時に、第１の配線層をより確実にエッチストップ層とすることができる。
【発明の効果】
【００４５】
本発明に係る半導体装置及びその製造方法並びに積層型半導体装置によると、貫通電極と直接に接続される配線の信頼性を向上することができる。
【図面の簡単な説明】
【００４６】
【図１】図１（ａ）本発明の第１の実施形態に係る半導体装置を示す断面図である。図１（ｂ）及び図１（ｃ）は第１の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線を示す平面図である。
【図２】図２（ａ）〜図２（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】図３（ａ）〜図３（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】図４（ａ）〜図４（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】図５（ａ）〜図５（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】図６（ａ）〜図６（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】図７（ａ）及び図７（ｂ）は本発明の第１の実施形態に係る半導体装置を構成する貫通電極の他の例を示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は本発明の第１の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線の他の例を示す断面図である。
【図９】図９（ａ）〜図９（ｄ）は本発明の第１の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線の孔部の他の例を示す断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は本発明の第１の実施形態に係る半導体装置における貫通孔の開口形状の他の例を示す断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は本発明の第１の実施形態に係る半導体装置を用いた積層型半導体装置を示す断面図である。
【図１２】図１２（ａ）本発明の第２の実施形態に係る半導体装置を示す断面図である。図１２（ｂ）及び図１２（ｃ）は第２の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線を示す平面図である。
【図１３】図１３（ａ）本発明の第３の実施形態に係る半導体装置を示す断面図である。図１３（ｂ）及び図１３（ｃ）は第３の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線を示す平面図である。
【図１４】図１４は本発明の第３の実施形態に係る半導体装置を構成する貫通電極と直接に接続される外部接続用配線の他の例を示す平面図である。
【図１５】図１５は従来の貫通電極を有する半導体装置を示す断面図である。
【発明を実施するための形態】
【００４７】
（第１の実施形態）
本発明の第１の実施形態係る半導体装置について図１（ａ）を参照しながら説明する。
【００４８】
図１（ａ）に示すように、第１の実施形態に係る半導体装置１００は、シリコン（Ｓｉ）からなる半導体基板１に形成されたトランジスタ又はダイオード（図示せず）等の活性素子を有している。例えばトランジスタは、半導体基板１の上部に形成された素子分離２によって絶縁されたソース及びドレインである２つの不純物領域３と、半導体基板１の主面上であって、不純物領域３同士の間にゲート絶縁膜４を介在させて形成されたゲート電極５とを有している。
【００４９】
半導体基板１の主面上にはゲート電極５を覆うように、例えば酸化シリコン（ＳｉＯ２）からなる第１層間絶縁膜７ａが形成されている。第１層間絶縁膜７ａには、不純物領域３及びゲート電極５とそれぞれ接続される複数のコンタクト６が形成されている。
【００５０】
第１層間絶縁膜７ａの上には、例えば酸化シリコン（ＳｉＯ２）、炭素含有酸化シリコン（ＳｉＯＣ）又はフッ素含有酸化シリコン（ＳｉＯＦ）からなる第２層間絶縁膜７ｂが形成されている。第２層間絶縁膜７ｂには、コンタクト６と接続され、且つ半導体装置内における信号の伝達又は電源電圧の供給を行う複数の第１配線８ａが形成されている。
【００５１】
第２層間絶縁膜７ｂの上には、例えばＳｉＯ２、ＳｉＯＣ又はＳｉＯＦからなる第３層間絶縁膜７ｃが形成されている。第３層間絶縁膜７ｃには、第１配線８ａと接続される第１ビア９ａと、該第１ビア９ａを介して第１配線８ａと電気的に接続される第２配線８ｂが形成されている。
【００５２】
第３層間絶縁膜７ｃの上には、例えばＳｉＯ２、ＳｉＯＣ又はＳｉＯＦからなる第４層間絶縁膜７ｄが形成されている。第４層間絶縁膜７ｄには、第２配線８ｂと接続される第２ビア９ｂと、該第２ビア９ｂを介して第２配線８ｂと電気的に接続される第３配線８ｃが形成されている。
【００５３】
第４層間絶縁膜７ｄの上には、例えばＳｉＯ２、ＳｉＯＣ、ＳｉＯＦ又は窒化シリコン（ＳｉＮ）からなる第５層間絶縁膜７ｅが形成されている。第５層間絶縁膜７ｅには、第３配線８ｃと接続される第３ビア９ｃと、該第３ビア９ｃと接続され且つ外部との信号の授受を行うパッド１０が形成されている。
【００５４】
ここで、第２層間絶縁膜７ｂ、第３層間絶縁膜７ｃ、第４層間絶縁膜７ｄ及び第５層間絶縁膜７ｅと、第１配線８ａ、第２配線８ｂ及び第３配線８ｃと、第１ビア９ａ、第２ビア９ｂ及び第３ビア９ｃとから配線層８が構成されている。
【００５５】
また、図１（ａ）に示すように、半導体基板１における第１層間絶縁膜７ａと反対側の面（裏面）には、該半導体基板１を貫通する貫通孔１Ａが形成されている。貫通孔１Ａは、第１配線８ａと同層の第２層間絶縁膜７ｂに形成された第１の外部接続用配線８ａ１と、さらに第２配線８ｂと同層の第３層間絶縁膜７ｃに形成された第２の外部接続用配線８ｂ１とをそれぞれ露出するように形成されている。
【００５６】
貫通孔１Ａの少なくとも内壁面上には、例えばＳｉＯ２又はＳｉＮからなる絶縁膜１２が形成されている。また、絶縁膜１２における貫通孔１Ａの少なくとも内壁面上には、バリア膜１３が形成されている。バリア膜１３には、貫通電極１７を形成する導電材料に対してバリア性を持つ材料であることが望ましく、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）又は窒化チタン（ＴｉＮ）等を用いてもよく、また、これらのうちの少なくとも２種類の材料を積層するか、合金として用いてもよい。絶縁膜１２及びバリア膜１３が形成された貫通孔１Ａの内側には、導電材１７からなる貫通電極１５Ａが形成されている。これにより、貫通電極１５Ａと第１の外部接続用配線８ａ１及びその上の第２の外部接続用配線８ｂ１とが電気的に接続される。
【００５７】
半導体基板１の裏面上には、貫通電極１５Ａと一体に形成された裏面配線１５Ｂが形成されている。さらに、貫通孔１Ａを埋めると共に、裏面配線１５Ｂを覆うように裏面絶縁膜１６が形成されている。裏面絶縁膜１６には、ポリイミド又はベンゾシクロブテン（ＢＣＢ）等の絶縁性樹脂材を用いることができる。裏面絶縁膜１６には、裏面配線１５Ｂと電気的に接続されるバンプ１８が形成されている。
【００５８】
図１（ａ）及び図１（ｂ）に示すように、第１の実施形態に係る貫通電極１５Ａと直接に接続される第１の外部接続用配線８ａ１は、貫通電極１５Ａと接触する面が一様な膜状ではなく、複数の孔部１９ａを設けた、いわゆるメッシュ状パターンを持つことを特徴とする。ここで、第１の外部接続用配線８ａ１における幅は、貫通孔１Ａの開口幅よりも大きいことが好ましい。このようにすると、第１の外部接続用配線８ａ１を、貫通孔１Ａを形成する際のエッチストッパとして確実に機能させることができる。
【００５９】
また、図１（ａ）及び図１（ｃ）に示すように、第１の外部接続用配線８ａ１の上層に形成された第２の外部接続用配線８ｂ１は、それぞれの周囲に間隙１９ｂを有する複数の島状パターン（格子状パターン）を持つ。さらに、第２の外部接続用配線８ｂ１は、それぞれ第１の外部接続用配線８ａ１における各孔部１９ａを覆うことができるように、該孔部１９ａの開口面積より大きい平面積を持つことを特徴とする。なお、第２の外部接続用配線８ｂ１は、第１の外部接続用配線８ａ１の孔部１９ａの開口寸法よりも少なくとも０．１μｍ程度大きいことが好ましい。
【００６０】
第１の外部接続用配線８ａ１における貫通電極１５Ａと対向する各孔部１９ａには、貫通孔１Ａの内壁面上に形成された絶縁膜１２と同一組成の絶縁膜と、バリア膜１３と、貫通電極１５Ａと同一組成の導電材１７とが埋め込まれている。
【００６１】
このように、貫通電極１５Ａと対向する第１の外部接続用配線８ａ１をメッシュ状パターンとし、且つ、第２の外部接続用配線８ｂ１を第１の外部接続用配線８ａ１のメッシュ状パターンを塞ぐ複数の島状パターンとすることにより、各外部接続用配線８ａ１、８ｂ１は、いずれも一様な金属膜とはならない。従って、各外部接続用配線８ａ１、８ｂ１をそれぞれ形成する際に生じるディッシングを防止することができる。
【００６２】
さらに、貫通孔１Ａを形成する際に、エッチング法を用いる場合には、第１の外部接続用配線８ａ１の各孔部１９ａにおいて、第２層間絶縁膜７ｂがエッチングされる。このエッチングプロセスにおいては、第２の外部接続用配線８ｂ１をエッチストップとして用いることができる。すなわち、貫通孔１Ａをエッチングにより形成する際には、第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１をそれぞれエッチストップ層として用いることができる。これにより、貫通孔１Ａは、形状不良を起こすことなく、良好な形状で形成することができる。
【００６３】
ここで、第１配線８ａ、第２配線８ｂ及び第３配線８ｃと、第１ビア９ａ、第２ビア９ｂ及び第３ビア９ｃと、第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１とは、いずれも銅（Ｃｕ）又は銅（Ｃｕ）を主成分とする合金からなることが好ましい。また第１の外部接続用配線８ａ１の厚さは、０．０５μｍ〜１μｍ程度が好ましく、第２の外部接続用配線８ｂ１の厚さは、０．０５μｍ〜１．５μｍ程度が好ましい。
【００６４】
なお、図１（ｂ）においては、第１の外部接続用配線８ａ１に形成する孔部１９ａが縦横に３個ずつ形成されているが、これは便宜上に過ぎず、実際には第１の外部接続用配線８ａ１の大きさに応じて、必要な個数が形成される。
【００６５】
また、第１の外部接続用配線８ａ１の孔部の開口形状及び第２の外部接続用配線８ｂ１の平面形状は、正方形状に限られず、長方形状であってもよい。
【００６６】
−製造方法−
以下、前記のように構成された半導体装置の製造方法について図２〜図６を参照しながら説明する。
【００６７】
まず、図２（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１の上部に、各活性素子を電気的に絶縁する素子分離２を公知のシャロウトレンチ分離（ＳＴＩ）等によって形成する。その後、不純物を選択的にイオン注入して、例えばトランジスタのウェル（図示せず）を形成する。
【００６８】
続いて、半導体基板１の表面上に、ゲート絶縁膜４及びゲート電極５を選択的に形成し、その後、ゲート電極５をマスクとして、ウェルの上部にソース及びドレインとなる不純物領域３を形成する。続いて、化学気相堆積（ＣＶＤ）法により、半導体基板１の主面上に、ゲート電極５を覆うように第１層間絶縁膜７ａを形成する。その後、リソグラフィ法及びエッチング法により、第１層間絶縁膜７ａに、不純物領域３及びゲート電極５をそれぞれ露出する複数のコンタクトホールを形成する。続いて、ＣＶＤ法又はスパッタ法等により、形成した各コンタクトホールに所定の金属を充填して、複数のコンタクト６を形成する。
【００６９】
次に、図２（ｂ）、図３（ａ）及び図３（ｂ）に示すように、第１層間絶縁膜７ａの上に、公知の技術、例えばダマシン法又はデュアルダマシン法等により複数の配線層を形成する。すなわち、第１層間絶縁膜７ａの上に第２層間絶縁膜７ｂを堆積し、堆積した第２層間絶縁膜７ｂに第１配線８ａを形成する。続いて、第２層間絶縁膜７ｂの上に第３層間絶縁膜７ｃを堆積し、堆積した第３層間絶縁膜７ｃに、第１配線８ａと接続される第１ビア９ａと、該第１ビア９ａを介して第１配線８ａと接続される第２配線８ｂを形成する。この工程を繰り返して、第４層間絶縁膜７ｄ、第２ビア９ｂ及び第３配線８ｃと、第５層間絶縁膜７ｅ、該第３ビア９ｃ及びパッド１０とを形成し、所望の層数を有する配線層８を形成する。
【００７０】
なお、図３（ｂ）においては、配線層の層数を４層としたが、本発明は４層に限定されず、任意の層数に適用可能である。
【００７１】
第１の実施形態の特徴として、第２層間絶縁膜７ｂにおける貫通孔形成領域２２の上側部分に形成され、後工程で貫通電極と直接に接合する第１の外部接続用配線８ａ１のレイアウトを一様な連続膜ではなく、図１（ｂ）に示すメッシュ状パターンとして形成する。さらに、第２層間絶縁膜７ｂの上の第３層間絶縁膜７ｃに形成される第２の外部接続用配線８ａ２のレイアウトは、少なくとも第１の外部接続用配線８ａ１の各孔部１９ａを覆う（塞ぐ）ように、それぞれが各孔部１９ａの平面積よりも大きい複数の島状パターンとして形成する。第１の外部接続用配線８ａ１の各孔部１９ａは、例えば１辺が２００ｎｍ〜６００ｎｍの平面四角形状であり、４００ｎｍ〜８００ｎｍ程度の間隔で形成する。一方、第２の外部接続用配線８ａ２のそれぞれの大きさは、一辺が３００ｎｍ〜７００ｎｍ程度とする。なお、第１の外部接続用配線８ａ１の平面視での幅は、貫通孔形成領域２２の径と比べて、少なくとも０．１μｍ程度大きいことが好ましい。
【００７２】
次に、図４（ａ）に示すように、半導体基板１の裏面側から、グラインド又は化学機械研磨（ＣＭＰ）等の公知技術により、半導体基板１を研磨して薄化する（裏面研磨）。薄化後の半導体基板１の厚さは１０μｍ〜２００μｍ、好ましくは５０μｍ〜１００μｍ程度である。
【００７３】
次に、図４（ｂ）に示すように、リソグラフィ法及びエッチング法により、薄化された半導体基板１の裏面の貫通孔形成領域２２から、半導体基板１を貫いて、第１層間絶縁膜７ａを露出する貫通孔１Ａを形成する。貫通孔１Ａの径は１μｍ〜２００μｍ、望ましくは５０μｍ〜１００μｍ程度である。ここでのエッチングは、ドライエッチングでもウェットエッチングでもよい。続いて、貫通孔１Ａの内壁面上及び底面上を含む半導体基板１の裏面の前面に、絶縁膜１２を堆積する。絶縁膜１２には、ＳｉＯ２、ＳｉＮ又はＳｉＯＮ等を用い、その厚さは、貫通孔１Ａの側壁面上で１０ｎｍ〜１μｍ程度とする。
【００７４】
次に、図４（ｃ）に示すように、半導体基板１の裏面側からドライエッチングを行って、絶縁膜１２の全面にわたってエッチングを施す。このエッチング工程は、堆積した絶縁膜１２における、薄化された半導体基板１の裏面上の厚さと貫通孔１Ａの底面上の厚さとの差を利用する。これにより、絶縁膜１２における貫通孔１Ａの底部と、その上の第１層間絶縁膜７ａ、第２層間絶縁膜７ｂ及び第３層間絶縁膜７ｃとを順次除去する。
【００７５】
具体的には、貫通孔１Ａの底部で、第１層間膜７ａの直下に堆積した絶縁膜１２を除去する。続いて、第１層間絶縁膜７ａと、第２層間絶縁膜７ｂにおける第１の外部接続用配線８ａ１の各孔部１９ａに含まれる部分と、さらに各孔部１９ａを通して第３層間絶縁膜７ｃとを順次除去し、これにより、第１の外部接続用配線８ａ１及び第２の外部接続用配線８ａ２が貫通孔１Ａからそれぞれ露出する。
【００７６】
次に、図５（ａ）に示すように、貫通孔１Ａを含む半導体基板１の裏面の全面に、バリア膜１３及びシード膜１４を順次堆積する。バリア１３膜の材料には、前述したように、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）又は窒化チタン（ＴｉＮ）を用いることができる。また、これらのうちの少なくとも２種類の材料を積層するか、合金として用いることができる。バリア膜１３の堆積方法には、物理的気相堆積（ＰＶＤ）法、ＣＶＤ法又は原子層堆積（ＡＬＤ）法等を用いることが望ましい。シード膜１４の材料には、銅（Ｃｕ）、ニッケル（Ｎｉ）若しくはタングステン（Ｗ）、又はこれらを組み合わせて用いることが好ましい。シード膜１４の堆積方法には、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法等を用いることが望ましい。なお、バリア膜１３が十分に低い抵抗値を持ち、後工程のめっき工程において、不具合が生じない場合は、シード膜１４は必ずしも設ける必要はない。
【００７７】
次に、図５（ｂ）に示すように、半導体基板１の裏面上に、リソグラフィ法により、貫通孔１Ａ及び裏面配線の形成領域を開口パターンに持つレジスト膜を形成する。続いて、形成したレジスト膜の上から、導電材１７である、めっきを施して、貫通電極１５Ａ及び該貫通電極１５Ａと一体に形成された裏面配線１５Ｂとを形成する。その後、レジスト膜と、不要なシード膜１４及びバリア膜１３とを除去する。なお、用いるめっき法は、電解めっき法及び無電解めっき法のいずれでもよい。めっき金属には、銅（Ｃｕ）、ニッケル（Ｎｉ）又は金（Ａｕ）等を用いることができる。また、レジスト膜の除去並びに不要なシード膜及びバリア膜の除去にはウェットプロセスが望ましく、各材料に適した溶媒を用いる。
【００７８】
次に、図６（ａ）に示すように、半導体基板１の裏面上に裏面絶縁膜１６を、貫通電極１５Ａにおける貫通孔１Ａの内側領域を埋めるように形成する。形成した裏面絶縁膜１６は、裏面配線１５Ｂのパッシベーション膜となると共に、該裏面絶縁膜１６によって、半導体基板１の機械的な強度が向上する。裏面絶縁膜１６の材料は、前述のように、ポリイミド又はＢＣＢ等を用いることが望ましい。また、裏面絶縁膜１６の形成方法には、スピンコート法等の既知の技術を用いることができる。
【００７９】
次に、図６（ｂ）に示すように、裏面絶縁膜１６における裏面配線１５Ｂの出力位置に、開口部を設け、設けた開口部に裏面配線１５Ｂと接続されるバンプ１８を形成する。
【００８０】
以上のようにして、貫通電極１５Ａを有する半導体装置１００を得る。
【００８１】
なお、第１の実施形態に係る半導体装置１００は、図１（ａ）に示したように、貫通電極１５Ａを構成する導電材１７が貫通孔１Ａの壁面上にのみ形成される、いわゆるコンフォーマルな形状としたが、コンフォーマルな形状に限られない。例えば、図７（ａ）に示すように、貫通孔１Ａの内部の全体を導電材１７で埋め込む形状としてもよい。
【００８２】
また、図７（ｂ）に示すように、貫通孔１Ａにおける基板面に垂直な方向の断面の径が、半導体基板１の裏面側で大きく、表面側で小さいテーパ構造としてもよい。この場合にも、貫通孔１Ａの内部の全体を導電材１７で埋め込む形状としてもよい。
【００８３】
また、第１の実施形態においては、図１（ｂ）及び図１（ｃ）に示したように、第１の外部接続用配線８ａ１に形成された複数の孔部１９ａの配置を行列状としているが、この配置に限られない。例えば、図８（ａ）及び図８（ｂ）に示すように、千鳥状の配置、さらには任意の配置でも構わない。
【００８４】
また、第１の実施形態においては、図１（ｂ）及び図１（ｃ）に示したように、第１の外部接続用配線８ａ１に形成された各孔部１９ａの開口形状を正方形状としたが、この形状に限られない。例えば、孔部１９ａの開口形状は、図９（ａ）に示す長方形状、図９（ｂ）に示す六角形状、又は図９（ｃ）に示す八角形状等の任意の角数を有する多角形状でもよい。さらには、凸型の多角形状に限らず、図９（ｄ）に示すような、十字型等の凹型の多角形状であってもよい。
【００８５】
また、第１の実施形態においては、図１（ｂ）及び図１（ｃ）に示したように、貫通電極１５Ａを構成する貫通孔１Ａの開口形状を円形状としたが、図１０（ａ）及び図１０（ｂ）に示すように、六角形状又は八角形状でもよく、さらには任意の角数を有する多角形状でもよい。
【００８６】
（第１の実施形態の第１変形例）
図１１（ａ）に示すように、第１の実施形態に係る半導体装置は、第１変形例として、該半導体装置１００Ａ、１００Ｂを２層以上積層することにより、積層型半導体装置１５０とすることができる。
【００８７】
例えば、第１の半導体装置１００Ａを樹脂基板２４の上にアンダーフィル材２５により固着し、バンプ１８及び裏面配線１５Ｂを介して貫通電極１５Ａと電気的に接続する。さらに、第２の半導体装置１００Ｂを第１の半導体装置１００Ａの上にアンダーフィル材２５により固着し、パッド１０、バンプ１８及び裏面配線１５Ｂを介して貫通電極１５Ａと電気的に接続する。
【００８８】
（第１の実施形態の第２変形例）
図１１（ｂ）に示すように、第１の実施形態に係る半導体装置は、活性素子を含まない半導体基板に貫通電極１５Ａを設けることにより、シリコンインターポーザ１００Ｃとして用いることも可能である。
【００８９】
例えば、貫通電極１５Ａを有し且つ活性素子を含まないシリコンインターポーザ１００Ｃを、樹脂基板２４の上にアンダーフィル材２５により固着し、バンプ１８及び裏面配線１５Ｂを介して貫通電極１５Ａと電気的に接続する。さらに、いずれも活性素子を有する第１の半導体チップ１１０Ａのバンプ１８と、第２の半導体チップ１１０Ｂのバンプ１８とをシリコンインターポーザ１００Ｃのパッド１０とそれぞれ電気的に接続する。
【００９０】
なお、第１及び第２の変形例においても、図７〜図１０に記載した構成を適用することが可能である。
【００９１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図１２を参照しながら説明する。第２の実施形態において、第１の実施形態と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９２】
図１２（ｃ）に示すように、第２の実施形態に係る半導体装置１０１は、第１の実施形態に係る半導体装置１００と比べて、貫通電極１５Ａと直接に接続される第２の外部接続用配線８ｂ１の構成が異なる。
【００９３】
すなわち、第２の実施形態に係る第２の外部接続用配線８ｂ１は、複数の島状パターンに代えて、複数の孔部１９ｃを有する一体の金属膜として形成される。さらに、第２の外部接続用配線８ｂ１の各孔部１９ｃは、第１の外部接続用配線８ａ１の各孔部１９ａの上側部分には形成されず、互いに重ならない領域に形成される。
【００９４】
図１２（ｃ）に示す構造を用いることにより、貫通電極１５Ａを設けた半導体装置１０１は、該貫通電極１５Ａと直接に接続される第２の外部接続用配線８ｂ１の体積が第１の実施形態と比べて大きくなることにより、放熱性が向上するという効果を得られる。
【００９５】
貫通電極１５Ａを設けた半導体装置を少なくとも１つ含む半導体装置を複数縦方向に積層した積層型半導体装置は、各半導体装置が発生する熱を効率良く拡散させることが難しく、温度上昇による活性素子の動作変動が課題となることがある。
【００９６】
従って、第２の実施形態に係る第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１の構造を用いることにより、放熱の課題を解決することが可能となる。
【００９７】
なお、第２の実施形態においても、各孔部１９ａ、１９ｃの開口形状は、図９（ａ）〜図９（ｄ）に示す形状としてもよい。また、第２の実施形態においても、貫通孔１Ａの開口形状を図１０（ａ）及び図１０（ｂ）に示す形状としてもよい。
【００９８】
また、第２の実施形態に係る半導体装置１０１の製造方法は、第１の実施形態に係る半導体装置１００と実質的に同等であり、第２の外部接続用配線８ｂ１のマスクパターンを図１２（ｃ）が得られるパターンとすればよい。
【００９９】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図１３を参照しながら説明する。第３の実施形態において、第１及び第２の実施形態と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１００】
図１３（ｂ）に示すように、第３の実施形態に係る半導体装置１０３は、第２の実施形態に係る半導体装置１０１と比べて、貫通電極１５Ａと直接に接続される第１の外部接続用配線８ａ１の構成が異なる。
【０１０１】
すなわち、第３の実施形態に係る第１の外部接続用配線８ａ１は、各孔部１９ａの開口形状を正方形状から、互いに並行に延びる長方形（スリット）状としている。従って、第１の外部接続用配線８ａ１の上に形成される第２の外部接続用配線８ｂ１の各孔部１９ｃは、第２の実施形態と同様に、各孔部１９ａと互いに重ならない領域に形成される。
【０１０２】
ここで、少なくとも１つの孔部１９ａにおける長手方向の端部は、貫通孔１Ａの端部と重なる位置に形成されていることが好ましい。このようにすると、貫通電極１５Ａと第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１との接触面積を大きく取ることができるため、貫通電極１５Ａと各外部接続用配線層８ａ１、８ｂ１との低抵抗化が可能となる。
【０１０３】
なお、図１４に示すように、第２の外部接続用配線８ｂ１の各孔部１９ｃにおいても、第１の外部接続用配線８ａ１と同様に、互いに並行に延びるスリット状であってもよい。
【０１０４】
また、第３の実施形態に係る半導体装置１０２の製造方法は、第２の実施形態に係る半導体装置１０１と実質的に同等であり、第１の外部接続用配線８ａ１及び第２の外部接続用配線８ｂ１のそれぞれのマスクパターンを、図１３（ｂ）及び図１３（ｃ）又は図１３（ｂ）及び図１４が得られるパターンとすればよい。
【産業上の利用可能性】
【０１０５】
本発明に係る半導体装置及びその製造方法並びに積層型半導体装置は、貫通電極と直接に接続される配線の信頼性を向上することができ、貫通電極を有する半導体装置、例えばＴＳＶを有する半導体装置等に有用である。
【符号の説明】
【０１０６】
１００ 半導体装置
１００Ａ 半導体装置
１００Ｂ 半導体装置
１００Ｃ シリコンインターポーザ
１０１ 半導体装置
１０２ 半導体装置
１５０ 積層型半導体装置
１ 半導体基板
１Ａ 貫通孔
２ 素子分離
３ 不純物領域
４ ゲート絶縁膜
５ ゲート電極
６ コンタクト
７ａ 第１層間絶縁膜
７ｂ 第２層間絶縁膜（第１の絶縁膜）
７ｃ 第３層間絶縁膜（第２の絶縁膜）
７ｄ 第４層間絶縁膜
７ｅ 第５層間絶縁膜
８ 配線層
８ａ 第１配線
８ａ１ 第１の外部接続用配線
８ｂ 第２配線
８ｂ１ 第２の外部接続用配線
８ｃ 第３配線
９ａ 第１ビア
９ｂ 第２ビア
９ｃ 第３ビア
１０ パッド
１２ 絶縁膜
１３ バリア膜
１４ シード膜
１５Ａ 貫通電極
１５Ｂ 裏面配線
１６ 裏面絶縁膜
１７ 導電材
１８ バンプ
１９ａ 孔部（第１の孔部）
１９ｂ 間隙
１９ｃ 孔部（第２の孔部）
２２ 貫通孔形成領域
２４ 樹脂基板
２５ アンダーフィル材
【特許請求の範囲】
【請求項１】
表裏方向に貫通する貫通孔を有する半導体基板と、
前記半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜に前記貫通孔を覆うように形成された第１の配線と、
前記第１の絶縁膜の上に、前記第１の配線を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜における前記第１の配線の上側部分に形成された第２の配線と、
前記貫通孔における少なくとも内壁面に形成されると共に、前記第１の配線及び第２の配線とそれぞれ電気的に接続される貫通電極とを備え、
前記第１の配線は、１つ又は複数の第１の孔部を有し、
前記第２の配線は、前記第１の配線の前記第１の孔部を覆うように形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板に形成された活性素子をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の配線は、前記貫通電極の上側の領域において互いに分離した複数の配線を含み、
前記第２の配線を構成する前記複数の配線のそれぞれの平面積は、前記複数の第１の孔部のそれぞれの開口面積よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の孔部及び第２の配線の少なくとも一方は、平面多角形状であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の孔部及び第２の配線の少なくとも一方は、平面四角形状であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の配線は、前記貫通電極の上を覆う１つの配線からなり、且つ、前記第１の配線の前記第１の孔部と重ならない領域に形成された第２の孔部を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１の孔部及び第２の孔部は、平面四角形状であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の孔部は、平面長方形状であり、且つ、長手方向の端部は、前記貫通孔の端部と重なる位置に形成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１の配線の幅は、前記貫通孔の開口幅よりも大きいことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
第１の半導体基板に形成された第１の半導体装置と、
前記第１の半導体装置の上に積層されて固着され、第２の半導体基板に形成された第２の半導体装置とを備え、
前記第１の半導体装置及び第２の半導体装置の少なくとも一方は、請求項１〜９のいずれか１項に記載の半導体装置であることを特徴とする積層型半導体装置。
【請求項１１】
半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜に第１の配線を形成する工程（ｂ）と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｃ）と、
前記第２の絶縁膜に第２の配線を形成する工程（ｄ）と、
前記半導体基板における前記第１の絶縁膜と反対側の面から、前記第１の配線及び第２の配線と電気的に接続される貫通電極を形成する工程（ｅ）とを備え、
前記工程（ｂ）において、前記第１の配線に、１つ又は複数の第１の孔部を形成する工程を含み、
前記工程（ｄ）において、前記第２の配線は、前記第１の配線の前記第１の孔部を覆うように形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ａ）よりも前に、
前記半導体基板における前記貫通孔の形成領域を除く領域に、活性素子を形成する工程（ｆ）をさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）において、前記貫通電極は、前記半導体基板における前記第１の絶縁膜と反対側の面から、前記半導体基板を貫通すると共に、前記第１の配線の前記第１の孔部から前記第２の配線を露出する貫通孔を形成し、形成した前記貫通孔に導電材料を埋め込むことにより形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｅ）において、前記貫通孔はドライエッチングにより形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｄ）において、前記第２の配線は、前記貫通電極の上側の領域において互いに分離した複数の配線として形成し、
前記第２の配線の前記複数の配線のそれぞれの平面積は、前記複数の第１の孔部のそれぞれの開口面積よりも大きく形成することを特徴と請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）において、前記第１の配線の前記第１の孔部は、平面四角形状に形成し、
前記工程（ｄ）において、前記第２の配線の前記複数の配線の少なくとも１つは、平面四角形状に形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｄ）において、前記第２の配線は、前記貫通電極の上側の領域を覆う１つの配線として形成し、
前記第１の配線の前記第１の孔部と重ならない領域に第２の孔部を形成することを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｂ）において、前記第１の配線の前記第１の孔部は、平面四角形状に形成し、
前記工程（ｄ）において、前記第２の配線の前記第２の孔部は、平面四角形状に形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｂ）において、前記第１の孔部は、平面長方形状に形成し、
前記第１の孔部の長手方向の端部は、前記貫通孔の端部と重なるように形成することを特徴とする請求項１１〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｂ）において、前記第１の配線の幅は、前記貫通孔の開口幅よりも大きく形成することを特徴とする請求項１１〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
表裏方向に貫通する貫通孔を有する半導体基板と、
前記半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜に前記貫通孔を覆うように形成された第１の配線と、
前記第１の絶縁膜の上に、前記第１の配線を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜における前記第１の配線の上側部分に形成された第２の配線と、
前記貫通孔における少なくとも内壁面に形成されると共に、前記第１の配線及び第２の配線とそれぞれ電気的に接続される貫通電極とを備え、
前記第１の配線は、１つ又は複数の第１の孔部を有し、
前記第２の配線は、前記第１の配線の前記第１の孔部を覆うように形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板に形成された活性素子をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の配線は、前記貫通電極の上側の領域において互いに分離した複数の配線を含み、
前記第２の配線を構成する前記複数の配線のそれぞれの平面積は、前記複数の第１の孔部のそれぞれの開口面積よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の孔部及び第２の配線の少なくとも一方は、平面多角形状であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の孔部及び第２の配線の少なくとも一方は、平面四角形状であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の配線は、前記貫通電極の上を覆う１つの配線からなり、且つ、前記第１の配線の前記第１の孔部と重ならない領域に形成された第２の孔部を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１の孔部及び第２の孔部は、平面四角形状であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の孔部は、平面長方形状であり、且つ、長手方向の端部は、前記貫通孔の端部と重なる位置に形成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１の配線の幅は、前記貫通孔の開口幅よりも大きいことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
第１の半導体基板に形成された第１の半導体装置と、
前記第１の半導体装置の上に積層されて固着され、第２の半導体基板に形成された第２の半導体装置とを備え、
前記第１の半導体装置及び第２の半導体装置の少なくとも一方は、請求項１〜９のいずれか１項に記載の半導体装置であることを特徴とする積層型半導体装置。
【請求項１１】
半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜に第１の配線を形成する工程（ｂ）と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｃ）と、
前記第２の絶縁膜に第２の配線を形成する工程（ｄ）と、
前記半導体基板における前記第１の絶縁膜と反対側の面から、前記第１の配線及び第２の配線と電気的に接続される貫通電極を形成する工程（ｅ）とを備え、
前記工程（ｂ）において、前記第１の配線に、１つ又は複数の第１の孔部を形成する工程を含み、
前記工程（ｄ）において、前記第２の配線は、前記第１の配線の前記第１の孔部を覆うように形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ａ）よりも前に、
前記半導体基板における前記貫通孔の形成領域を除く領域に、活性素子を形成する工程（ｆ）をさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）において、前記貫通電極は、前記半導体基板における前記第１の絶縁膜と反対側の面から、前記半導体基板を貫通すると共に、前記第１の配線の前記第１の孔部から前記第２の配線を露出する貫通孔を形成し、形成した前記貫通孔に導電材料を埋め込むことにより形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｅ）において、前記貫通孔はドライエッチングにより形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｄ）において、前記第２の配線は、前記貫通電極の上側の領域において互いに分離した複数の配線として形成し、
前記第２の配線の前記複数の配線のそれぞれの平面積は、前記複数の第１の孔部のそれぞれの開口面積よりも大きく形成することを特徴と請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）において、前記第１の配線の前記第１の孔部は、平面四角形状に形成し、
前記工程（ｄ）において、前記第２の配線の前記複数の配線の少なくとも１つは、平面四角形状に形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｄ）において、前記第２の配線は、前記貫通電極の上側の領域を覆う１つの配線として形成し、
前記第１の配線の前記第１の孔部と重ならない領域に第２の孔部を形成することを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｂ）において、前記第１の配線の前記第１の孔部は、平面四角形状に形成し、
前記工程（ｄ）において、前記第２の配線の前記第２の孔部は、平面四角形状に形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｂ）において、前記第１の孔部は、平面長方形状に形成し、
前記第１の孔部の長手方向の端部は、前記貫通孔の端部と重なるように形成することを特徴とする請求項１１〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｂ）において、前記第１の配線の幅は、前記貫通孔の開口幅よりも大きく形成することを特徴とする請求項１１〜１９のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２４３９５３（Ｐ２０１２−２４３９５３Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１２６２３（Ｐ２０１１−１１２６２３）
【出願日】平成２３年５月１９日（２０１１．５．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月１９日（２０１１．５．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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