【課題】複数のしきい値電圧を簡易に調節する。
【解決手段】電圧比較回路１００は、複数の入力電圧Ｖｉｎ１〜Ｖｉｎｎを、それぞれに設定されたしきい値電圧Ｖｔｈ１〜Ｖｔｈｎと比較し、大小関係を判定する。複数の分圧抵抗対ＲＰ１〜ＲＰｎは、複数の入力電圧Ｖｉｎ１〜Ｖｉｎｎを、それぞれに設定された分圧比ｒ１〜ｒｎで分圧し、複数の分割電圧Ｖｄ１〜Ｖｄｎを生成する。基準電圧源１０は、調節可能な基準電圧Ｖｒｅｆを生成する。複数のコンパレータＣＭＰ１〜ＣＭＰｎは、基準電圧Ｖｒｅｆを、複数の分圧抵抗対ＲＰ１〜ＲＰｎにより生成された複数の分割電圧Ｖｄ１〜Ｖｄｎとそれぞれ比較する。複数のコンパレータＣＭＰ１〜ＣＭＰｎの入力段にそれぞれ設けられた複数の差動対を、半導体基板上に隣接して配置する。 （もっと読む）

【課題】互いに同じタイミングで反転した信号波形を有する２つのクロック信号を出力するクロック生成装置を提供する。
【解決手段】クロック信号生成装置は、第１、第２及び第３のＤフリップフロップを備え、第１のＤ入力端子への入力信号を出力する第１の出力端子と、第１のＤ入力端子への入力信号を反転出力すると共に、出力を第１のＤ入力端子に入力する第１の反転出力端子とを備え、第２のＤフリップフロップは、第１のＤフリップフロップの第１出力端子からの出力を入力する第２のＤ入力端子と、第２のＤ入力端子への入力信号を第１出力として出力する第２の出力端子とを備え、第３のＤフリップフロップは、第１のＤフリップフロップの第１反転出力端子からの出力を入力する第３のＤ入力端子と、第３のＤ入力端子への入力信号を第２出力として出力する第３の出力端子とを備え、第１出力と第２出力とは互いに同じタイミングで反転した信号波形を有する。 （もっと読む）

【課題】オフセット電圧の補正精度の劣化を防ぐことにより、電圧比較精度の向上を図ることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１０１は、第１の入力電圧を第１のスイッチＳ０Ｐを介して受け、第２の入力電圧を第２のスイッチＳ０Ｎを介して受ける差動増幅回路Ａ１と、第１のキャパシタＣ１Ｐを介して差動増幅回路Ａ１の第１出力端子から受けた電圧および第２のキャパシタＣ１Ｎを介して差動増幅回路Ａ１の第２出力端子から受けた電圧に基づいて第１の入力電圧および第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路Ｕ１と、第１のキャパシタＣ１Ｐの第２端子に結合される第１端子、および第２のキャパシタＣ１Ｎの第２端子に結合される第２端子を有する第３のキャパシタＣＺ１とを備える。 （もっと読む）

【課題】チップの広範囲に渡りスキューの少ないクロックを供給でき、且つ消費電力を低減できる半導体装置を提供することを目的としている。
【解決手段】半導体装置は、クロック信号を出力するドライバ１４と、クロック信号を受信するレシーバ１５とが集積形成された半導体チップ１１と、上記半導体チップに搭載された導波管１３とを備えている。上記導波管内には、上記ドライバから供給されたクロック信号を上記導波管内に送出する送信アンテナ２０と、上記導波管内を伝送されたクロック信号を受信して上記レシーバに供給する受信アンテナ２１とが配置されている。 （もっと読む）

【課題】本発明は、オフセット電圧のばらつきを十分に低減することが可能なオフセット付きのコンパレータを提供することを目的とする。
【解決手段】本発明に係るコンパレータは、オフセット電圧Ｖｏｆｆｓｅｔを定めるオフセット設定部１と、非反転入力電圧Ｖｉｎｐからオフセット電圧Ｖｏｆｆｓｅｔを減じるオフセット減算部４と、オフセット減算部４の出力電圧（Ｖｉｎｐ−Ｖｏｆｆｓｅｔ）と反転入力電圧Ｖｉｎｎとの高低に応じて出力論理ＣＯＭＰ＿ＯＵＴを変遷する比較部５とを有して成る構成とされている。 （もっと読む）

【課題】 従来技術のマルチクロックドメインを有するＬＳＩのスキャンクロック分配システムではＬＳＩテスタ装置から外部端子を介しクロックドメイン毎にスキャンクロック信号を供給する構成でありＬＳＩテスタ装置が発生する信号間のスキューにより正確な遷移遅延故障テストが不可能である。
【解決手段】 外部端子から供給するスキャンクロック信号を一本化し、マルチドメインに供給する通常動作モード時のクロック信号の根源となるノード（以下、「ルートノード」と言う）と、スキャンモードのスキャンクロック信号のルートノードを共通の分岐点とすると共に、クロックドメイン毎にスキャンクロック信号を分周する分周比をスキャンモードに応じ切り替える分周器を設けた。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】短い時間で精度良くデータを記録する。
【解決手段】図１の遅延信号生成装置は、光ディスク記録装置に設けられる。検出部１０５は、第２遅延信号と第１遅延信号の遅延量の差が検出用パルス信号のパルス幅となるときの第２遅延セレクト信号を求め、その第２遅延セレクト信号に対応する出力位置と第１遅延セレクト信号に対応する出力位置との間にあるバッファの数を、検出結果として出力する。遅延量制御部１０６は、上記検出結果に基づいて、制御入力信号を求める。記録用ディレイライン１０１は、上記制御入力信号に応じた遅延量だけ記録用クロックを遅延させる。制御入力信号を求める遅延キャリブレーション動作は、記録中に行われる。 （もっと読む）

【課題】入力電圧範囲を広く取ることを可能とする差動増幅回路の提供。
【解決手段】入力端子に入力対が共通に接続され、出力対が負荷素子（Ｍ２、Ｍ４）対に共通に接続された第１導電型の第１の差動対（Ｍ３、Ｍ５）と、第２導電型の第２の差動対（Ｍ７、Ｍ９）と、第１の電源（ＶＤＤ）と出力端子（Ｏ）間に接続された第１の出力トランジスタ（Ｍ１１）と、第２の電源と前記出力端子（Ｏ）間に接続された第２の出力トランジスタ（Ｍ１２）と、を備え、前記第１、第２の差動対の各第１の出力電流（Ｉ５、Ｉ１０）に、前記第1、第２の差動対の各第２の出力の電流（Ｉ７、Ｉ１０）をカレントミラー（Ｍ６、Ｍ８）、（Ｍ１，Ｍ２）で夫々折り返した電流（Ｉ６、Ｉ１）を加算した値の電流（Ｉ４、Ｉ９）を、前記第１、第２の差動対の各第１の出力に接続する負荷素子（Ｍ４、Ｍ９）に夫々流す構成としている。 （もっと読む）

【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して第１クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第２クロック信号との位相差又は遅延クロック信号と第３クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】クロックの立上りエッジおよび立下りエッジの両エッジをトリガとするフリップフロップに対してクロックを分配するクロックイネーブラを提供する。
【解決手段】排他的論理和ゲート２３０はクロックＣＫとラッチ２７０の不一致を生成する。ラッチ２４０は、イネーブル信号ＥＮが論理Ｌ（無効）にある間に排他的論理和ゲート２３０からの入力を通し、イネーブル信号が論理Ｈ（有効）に遷移するとその直前の入力を保持する。選択器２２０はラッチ２４０の出力を選択信号として、クロックの正転信号または反転信号の何れか一方を選択する。ラッチ２７０は、イネーブル信号が論理Ｈにある間に選択器２２０からの入力を通し、イネーブル信号が論理Ｌに遷移するとその直前の入力を保持する。イネーブル信号が論理Ｌから論理Ｈに遷移すると、その停止していたレベルを再起点として出力端子Ｘからクロックが出力される。 （もっと読む）

【課題】Ｇｂｐｓ以上の高速で信号を伝送するシステムにおいてて用いる出力バッファ回路を提供する。
【解決手段】出力バッファ回路は、プレドライバステージとメインドライバステージで構成される。プレドライバステージは低電源電圧の提供を受け、低電源電圧用ゲート酸化膜トランジスタで構成され速い速度で動作し、メインドライバステージは高電源電圧の提供を受け高電源電圧用ゲート酸化膜トランジスタで構成され高い電圧レベルの信頼性のある信号を出力する。 （もっと読む）

【課題】シリアル通信システムにおいて、ボーレートを補正するノード内のＣＰＵの負担を軽減するシリアル通信回路を提供する。
【解決手段】本発明によるボーレートジェネレータ１２は、入力されるシンクフィールド４２のビット数を入力順に計数するエッジカウンタ２２と、エッジカウンタ２２が所定のビット数を計数するまでの時間３３を測定するシンクフィールド測定タイマ２３と、測定時間３３を用いて、シンクフィールド４２における１／２ビット期間であるボーレート補正値３４を生成するボーレート補正回路２４とを具備し、ボーレート補正値３４に基づき、シリアル通信のボーレートを決定する。 （もっと読む）

【課題】短い時間幅の高分解能な計測と長い時間幅の低分解能な計測とを、回路規模を大幅に増大させることなく、いずれも実現させることが可能な時間計測回路を提供する。
【解決手段】駆動電圧ＶＤＤＬに応じた遅延時間で信号を遅延させる遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなり、起動用パルスＰＡの入力により起動され、各遅延ユニットＤＵにてパルス信号を順次遅延させながら伝送するパルス遅延回路１０と、計測用パルスＰＢが入力されると、パルス遅延回路１０内でのパルス信号の位置を検出（ラッチ）し、その検出結果を、起動用パルスＰＡの入力から計測用パルスＰＢの入力までの時間Ｔｍ内にパルス信号が通過した遅延ユニットＤＵの段数を表す所定ビットのデジタルデータＤＴに変換して出力するラッチ＆エンコーダ１２と、電圧設定データＤＶに従った大きさの駆動電圧ＶＤＤＬを発生させる駆動電圧設定回路１４とを備える。 （もっと読む）

【課題】入力電圧を出力する回路の電流量の変化を抑制し、回路規模の小さいコンパレータを提供する。
【解決手段】コンパレータは、入力電圧及び基準電圧が印加され、入力電圧と、基準電圧と異なる参照電圧とを比較するコンパレータであって、制御電極に入力電圧が印加される第１トランジスタと、第１トランジスタと直列に接続され、入力電圧が参照電圧と同レベルの場合に基準電圧と同レベルとなる、入力電圧に応じた比較電圧を生成する比較電圧生成回路と、制御電極に比較電圧が印加される第２トランジスタ及び制御電極に基準電圧が印加される第３トランジスタにより構成され、比較電圧及び基準電圧の大小関係に応じて動作する差動回路と、差動回路の動作に応じて、入力電圧及び参照電圧の比較結果を出力する出力回路と、を備える。 （もっと読む）

【課題】 本発明は、電子機器において所望のクロック信号を２逓倍する周波数逓倍回路と、その周波数逓倍回路によって生成された２逓倍クロック信号に同期して伝送情報のＣＭＩ符号化を行う送信装置とに関し、物理的なサイズが小さく、かつ安価に精度よく２逓倍クロック信号が生成されることを目的とする。
【解決手段】 クロック信号の周期Ｔの半分に相当する遅延ｄ（＝Ｔ／２）を前記クロック信号に与え、遅延クロック信号を生成する遅延手段と、前記クロック信号と前記遅延クロック信号との双方の前縁または後縁に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成するパルス幅調整手段とを備えて構成される。 （もっと読む）

【課題】多相クロックを生成する。
【解決手段】多相クロックを生成するためのシステムと方法が開示される。一実施形態において、多段電圧制御発振器（「VCO」）(302)が、所望の数のクロック位相出力を生成するクロック分周器(304)に複数のクロック位相(ck0−ck5)を伝達する。この実施形態のクロック分周器(304)は、ステートマシンを含み、それは、例えば複数の逓減されたクロック位相を提供する改良型ジョンソンカウンタ(316)であり、それらのクロックの各々は独立した改良型シフトレジスタ(306-314)に接続される。各改良型シフトレジスタは、D型フリップフロップを含み、各D型フリップフロップは別個のクロック位相出力を提供する。一実施形態において、多相クロックのクロック位相出力の数は、VCOのクロック位相の数に改良型ジョンソンカウンタの所望状態の数を掛け合わせる関数である。 （もっと読む）

【課題】差動抵抗ラダーの駆動源から最大遅延を受ける中央ノードの遅延量を低減するＡＤＣを提供する。
【解決手段】差動アナログデジタルコンバータ（ＡＤＣ）は、第１及び第２の抵抗ラダーレッグ、第１及び第２の増幅器、並びに複数の比較器を備える。各抵抗ラダーレッグは、中間ノードに接続する第１の端部及び電流源に接続する第２の端部を有する二つの抵抗を含む。第１の増幅器は、入力信号の第１の相に基づく電圧を第１の抵抗ラダーレッグの中間ノードに印加する。第２の増幅器は、入力信号の第２の相に基づく電圧を第２の抵抗ラダーレッグの中間ノードに印加する。複数の比較器は各々、第１及び第２の入力を有し、第１の入力は第１の抵抗ラダーレッグの二つの抵抗のうち一方に接続し、第２の入力は第２の抵抗ラダーレッグの二つの抵抗のうち一方に接続する。 （もっと読む）

【課題】波形整形用コンパレータのしきい値を変更する。
【解決手段】入力端１０からの入力信号は、コンデンサ１２を介し、コンパレータ１４に供給され、ここでしきい値と比較され波形整形される。このコンパレータ１４には、しきい値として、アナログスイッチ６４または６６の出力が供給され、平滑端子３２に平滑容量３４が接続されている場合には、この平滑端子３２に得られる入力信号の中点電位が供給され、平滑端子３２がグランド電位になっているときには基準電圧ＶＲＥＦが供給される。この切換は、平滑端子３２の電位に応じて切換制御回路３６が自動的に行う。 （もっと読む）

【課題】ツエナーダイオードを用いたクランプ回路においては、動的抵抗によりクランプ電圧が変動し、クランプ波形上にこぶが発生する。また、従来のフィードバック方式のクランプ回路においては、サージ吸収用半導体素子をオフとするための遅延により、パルス幅が短縮したりフィードバックループ動作が不安定になったりする問題があった。平坦な正確なロードダンプサージ試験電圧を再現性良く発生させることは困難だった。
【解決手段】第１の基準電圧と第２の基準電圧が入力されるウィンドコンパレータの出力を、フィードバックループ回路のループ動作基準電圧として使用する。２つの基準電圧よって規定される電圧幅範囲に、ロードダンプサージ波形の検出電圧がフィードバック制御され、平坦なクランプ波形が得られる。ループ動作基準電圧はほぼ一定に保たれるので、広範なサージ電圧、サージ吸収電流の範囲において、ループ動作が安定化する。 （もっと読む）