【課題】マルチセルコンピューティングシステムにおけるクロック分配を実現する。
【解決手段】
本発明に係るシステムは、複数のプロセッサを有する複数の処理セルを備える。処理セルは、ａ）抽出されたクロックが複製されて、それぞれが処理セルのプロセッサに供給される複数のクロックを提供することと、ｂ）抽出されたクロックが、クロック源と共に位相情報として使用されて、処理セルのプロセッサに供給される複数のクロックを提供することとの少なくとも１つで使用される、抽出されたクロックを受信する。抽出されたクロックは、データと結合され、少なくとも２つの処理セルがスイッチを介して互いに通信することを可能にするリンクにより処理セルへ送信された、符号化されたクロックから抽出される。 （もっと読む）

【課題】低消費電力などのインバータベースのフラッシュADCの特徴を保有する一方、インバータのサイズまたはパラメータを変えないでインバータ不整合を指示するフラッシュADCを持つことが望まれる。
【解決手段】アナログ信号をデジタル信号に変換するA/D変換器であり、複数の比較器を含む比較器アレーと、直列に接続された複数の抵抗を含む抵抗列と、抵抗列に流れる一定の電流を与えるための電流発生器とを備え、前記比較器の各々は第１のインバータおよび第１のインバータと直列に接続された第２のインバータを含み、前記抵抗器の各々は複数の比較器の１つに対応することを特徴とする。 （もっと読む）

【課題】 従来の発振停止検出回路は、クロック信号が何ら停止していないにも拘わらず、通常用電源電圧及び予備用電源電圧の切り替えにより、瞬間的に、クロック信号が停止している旨が出力されるという問題があった。
【解決手段】 本発明に係る発振停止検出回路は、インバータ回路と、１段目、２段目のトランジスタと、第１、第２のコンデンサと、抵抗器と、相互に並列接続された第１、第２のトランジスタと、通常用電源電圧の入力及び予備用電源電圧の入力を選択的に受け、第１のトランジスタの入力端に、通常用電源電圧の入力を受けるとき定電圧を出力し、予備用電源電圧の入力を受けるとき予備用電源電圧を出力する定電圧生成回路とを含む。 （もっと読む）

【課題】 貫通電流を防止するクロック回路を提供すること。
【解決手段】 クロック信号供給回路１０と、これに接続された論理ゲートＡＮＤ１及びＡＮＤ２と、これに接続された複数段のクロックドライバ回路Ｂ２〜Ｂ１１と、最終段に接続されたクロック信号被供給回路１３〜１８と、論理ゲートＡＮＤ１及びＡＮＤ２に制御信号を入力する制御回路１１及び１２とを備えている。クロックドライバ回路Ｂ１〜Ｂ１１は、ともにＣＭＯＳインバータ回路構成の第１のインバータ回路ＩＮＶ１及びＩＮＶ２と、振幅制御回路ＣＴ１とで構成されている。第１のインバータ回路ＩＮＶ１は、基板に高電位側電源電圧ＶＤＤよりも高い電圧が印加されるｐ型ＦＥＴ（Ｐ１）を具備している。振幅制御回路ＣＴ１は、２つのｎ型ＦＥＴ（Ｎ３及びＮ４）で構成されている。 （もっと読む）

【課題】パルス信号の入力及びオーバーフローの双方について割り込み信号を発生するタイマを用いてパルス信号の幅や周期を正確に測定可能なパルス信号測定方法を提供する。
【解決手段】リロードレジスタへリロードすると共に割り込み信号を出力し、カウント値がオーバーフローした場合にはリロードレジスタへリロードせずに割り込み信号を出力すると共にオーバーフローフラグをオン状態にするタイマを用いてパルス幅又は周期を測定する際に、割り込み信号を受けてリロードレジスタのカウント値を読み出し（ステップＳＴ１）、タイマのオーバーフローフラグの状態を判別し（ステップＳＴ２）、オーバーフローフラグがオンしている場合に、リロードレジスタから読み出した今回値と前回値との比較に基づいてパルス信号の入力の有無を判断する（ステップＳＴ６）。 （もっと読む）

【課題】比較器を提供する。
【解決手段】本発明は、第一の入力端子と第二の入力端子、第一の出力端子と第二の出力端子、第一の入力インバータと第二の入力インバータ、第一のロードインバータと第二のロードインバータ、及び、第一のロードインバータと第二のロードインバータの入力端子にそれぞれ第一のバイアス電圧と第二のバイアス電圧を印加するバイアス制御回路を含む比較器を提供する。 （もっと読む）

【課題】入力信号を適切にスライス可能なデータスライサを実現する。
【解決手段】現在の入力電圧信号の最大値と最小値とだけではなく、入力電圧信号に含まれるヘッダパターンにおける平均電圧と、ヘッダパターン検出完了時のピーク電圧・ボトム電圧とにも基づいて、スライスレベルを算出する。具体的には、スライスレベルをＳ１５、ヘッダパターンの平均電圧をＳ６、ヘッダパターン検出完了時のピーク電圧をＳ７、ヘッダパターン検出完了時のボトム電圧をＳ８、最大電圧検出・保持部に保持された最大電圧をＳ１０、最小電圧検出・保持部に保持された最小電圧をＳ１１として、スライスレベルの電圧値を、Ｓ１５＝Ｓ６＋（Ｓ１０＋Ｓ１１）／２−（Ｓ７＋Ｓ８）／２と算出する。 （もっと読む）

【課題】 ＣＭＯＳラッチ式コンパレータのラッチ回路で使用するＭＯＳトランジスタの数を少なくし、その回路構成をより簡素化できるようにする。
【解決手段】 定電流源を構成するバイアス用ＭＯＳトランジスタＭＢ２ａ，ＭＢ２ｂと、差動対を構成する一対のＭＯＳトランジスタであって、それぞれのゲートにコンパレータ回路１の出力電圧Ｖ_O+,Ｖ_O-が印加されるように成された入力信号用ＭＯＳトランジスタＭ５ａ，Ｍ５ｂと、たすきがけ結合対を構成する一対のＭＯＳトランジスタであって、定電流源ＭＢ２ａ，ＭＢ２ｂと差動対Ｍ５ａ，Ｍ５ｂとの間に直列に接続されたスイッチ用ＭＯＳトランジスタＭ４ａ，Ｍ４ｂとによりラッチ回路２を構成することにより、ラッチ回路２の状態の切り替えを差動対を成す一対の入力信号用ＭＯＳトランジスタＭ５ａ，Ｍ５ｂのみで行うことができるようにする。 （もっと読む）

【課題】 リセット端子を持たない１：ｎＤＥＭＵＸやｎ：１ＭＵＸの複数個を同期させて並列動作させることが可能な同期回路を実現する。
【解決手段】 クロック信号を入力して作動する複数のカウンタＩＣ手段の動作タイミングを一致させる同期回路において、前記複数のカウンタＩＣ手段のうち、基準となるカウンタＩＣ手段のクロック信号と同期対象となる他のカウンタＩＣ手段のクロック信号との位相差を検出する位相差検出手段と、検出された前記位相差に基づいて前記他のカウンタＩＣ手段のクロック信号の位相を制御する位相制御手段と、を備える。 （もっと読む）

【課題】
ソフトウェア上の処理が簡略化され、コストの低減を図ることが可能なクロック補正回路を提供すること。
【解決手段】
本発明に係るクロック補正回路は、メインクロックＡと、メインクロックＡよりも周波数が低いサブクロックＢとが入力され、メインクロックＡの周波数の誤差を補正して出力するクロック補正回路であって、サブクロックＢの１周期に含まれるメインクロックＡのパルス数をカウントするパルス数カウンタ２０１と、パルス数カウンタ２０１がカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部２０３と、補正情報に基づいてクロック補正信号を出力する休止信号カウンタ２０４と、クロック補正信号に基づいてメインクロックＡの出力を補正するゲート２０５とを有する。 （もっと読む）

【課題】 クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】 遅延回路８による遅延時間ＤＬ１とクロックツリー１１による遅延時間ＤＬ１１との和が、遅延回路９による遅延時間ＤＬ２とクロックツリー１２による遅延時間ＤＬ１２との和と等しくなるように、遅延回路８，９の遅延時間ＤＬ１，ＤＬ２が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。 （もっと読む）

【課題】回路構成が簡単であって、しかも高い信頼性を有し、低電圧で動作可能なチョッパ増幅回路を提供する。
【解決手段】チョッパ変調器１は入力信号を所定の制御信号に従ってチョッパ変調してチョッパ変調信号を出力する。スイッチドオペアンプ３の増幅回路はチョッパ変調器１から出力されるチョッパ変調信号を増幅して増幅されたチョッパ変調信号を出力する。スイッチドオペアンプ３のチョッパ復調器４は増幅回路から出力される増幅されたチョッパ変調信号を、制御信号に従ってチョッパ復調して復調された出力信号を出力端子からチョッパ増幅された出力信号として出力する。チョッパ変調器５はチョッパ復調器４から出力される復調された信号を、制御信号に従ってチョッパ変調してチョッパ変調信号を増幅手段の入力端子に出力する。 （もっと読む）

【課題】 チャージポンプ回路の出力電圧変動を抑制する。
【解決手段】 ＰＬＬ回路１は、位相比較器２、チャージポンプ回路・ＬＰＦ部３、ＶＣＯ４、及び分周器５から構成され、チャージポンプ回路・ＬＰＦ部３には、チャージポンプ回路６の充電電流及び放電電流を同一にするための補正チャージポンプ電流をチャージポンプ回路６に供給するチャージポンプ電流補正回路９が設けられている。 （もっと読む）

【課題】カスケード接続された複数のＩＣのクロック信号線にアナログフィルターを挿入することなく、静電気ノイズによる誤動作を防止構成できるようにする。
【解決手段】複数の外部信号入力手段P１１と外部信号入力手段P11と読み出し線との間にそれぞれ接続されたスイッチS11を有し、スイッチを導通させることにより外部信号入力手段P11より読み出し線に出力する外部入力部I１１と、外部クロック信号CLK０に同期して外部制御信号を順次シフト入力したシフトデータに応じてスイッチS11からS13が導通するように出力するシフトレジスタSE１と、シフトレジスタSE1から出力された外部制御信号O１を外部へ出力する出力回路SO1とを有する半導体装置IC１において分周回路D11で、外部クロック信号CLK０を分周して内部クロック信号CLK11を生成し内部クロック信号CLK１１に同期して外部制御信号を外部へ出力回路SO１を用いることでデータのズレを低減するようにした。 （もっと読む）

【課題】パルス信号に含まれるノイズを除去するパルス信号再生装置において、再生パルスにおいても、アサートエッジを保存できるようにする。
【解決手段】ＲＳ−ＦＦ１０と、入力パルス信号に含まれるノイズを監視するボローパルス生成部２００を備えたリセット信号生成部２０とを設ける。入力パルス信号がアサートされたときにはＲＳ−ＦＦ１０をセットし、この後に、ボローパルス生成部２００においてノイズの有無の監視を開始する。ノイズが存在せずにノイズ除去対象期間経過したときには、ＲＳ−ＦＦ１０をリセットする。パルス信号のアサートエッジを起点として、再生パルスのアサートエッジを生成し、ノイズがなくノイズゲート期間以上経過した後に再生パルスのネゲートエッジを生成するので、パルス信号にノイズが重畳していた場合でも、アサートエッジの発生タイミングを維持しつつノイズを除去したパルス信号を再生することができる。 （もっと読む）

【課題】動作条件の変化による遅延時間を検出し、この遅延時間を一定範囲内に入るように調節可能な遅延調節回路が開示される。
【解決手段】遅延調節回路は、遅延検出回路、第１パルス発生器、カウンタ制御回路、及びｎビットカウンタを備える。遅延検出回路は、出力信号に応答して入力信号を第１時間遅延させ、入力信号と遅延した入力信号とを互いに比較し、第１信号を発生させる。第１パルス発生器は、入力信号に応答して第２信号を発生させる。カウンタ制御回路は、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる。ｎビットカウンタは、カウントアップ信号とカウントダウン信号に応答して第１時間を２^ｎ（ｎは自然数）区間に分けるためのデジタル出力信号を発生させる。従って、遅延調節回路は、半導体製造工程、温度、電圧などの条件が変化しても遅延時間を一定範囲内に入るように調節することができる。 （もっと読む）

【課題】 微小遅延部で発生させる遅延量を精密に制御することができるタイミング発生回路を得る。
【解決手段】 直列接続した粗遅延部及び微小遅延部と、粗遅延部に電源電圧を供給する第１のＤＬＬと、微小遅延部に電源電圧を供給する第２のＤＬＬとを設ける。そして、第１のＤＬＬ内のモニタ回路として用いる遅延部を粗遅延部と同じ回路形式とする。また、第２のＤＬＬ内のモニタ回路として用いる遅延部を微小遅延部と同じ回路形式とする。 （もっと読む）

【課題】個々のパルスの調節可能な開始時点および終了時点を有するパルス列を形成する改善された方法を提供する。
【解決手段】第１のクロック信号および第２のクロック信号それぞれ１つずつからなる組を提供し、１つの組の第１のクロック信号および第２のクロック信号の特性からタイミングベクトルに従い部分パルスを形成し、パルス列を部分パルスの重畳によって形成する。 （もっと読む）

【課題】 コストダウンの障害となるＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）の使用数を削減しコストダウンを図れる信号伝達回路を提供する。
【解決手段】 低電位の回路において、パルス発生器１１ａは信号入力端ＨＩＮから入力した信号の正負のエッジを検出し、それぞれのエッジを表すパルス信号をスイッチング素子Ｑ1〜2に出力する。スイッチング素子Ｑ1〜2は電流源Ｉｒｅｓ１〜２をオン／オフし、ＬＤＭＯＳＱ3を介して高電位の回路において、抵抗Ｒ3に電流を供給する。抵抗Ｒ3は電流地に応じた電圧を両端に発生し、異なる閾値を有するインバータＩｎｖ１〜２によって、低電位の回路にて入力された信号の正負のエッジが復元され、パルス検出回路１２ａ、ＲＳ（Reset-Set）フリップフロップ１３、スイッチング素子Ｑ5〜6、抵抗Ｒ13〜14によって、入力された信号が復元される。 （もっと読む）

【課題】 互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループを提供する。
【解決手段】 クロック信号とフィードバッククロック信号との位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出器１２と、前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器１８と、前記複数個の遅延制御信号に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器２２と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器２４とを含む。 （もっと読む）