半導体装置
【課題】チップの広範囲に渡りスキューの少ないクロックを供給でき、且つ消費電力を低減できる半導体装置を提供することを目的としている。
【解決手段】半導体装置は、クロック信号を出力するドライバ１４と、クロック信号を受信するレシーバ１５とが集積形成された半導体チップ１１と、上記半導体チップに搭載された導波管１３とを備えている。上記導波管内には、上記ドライバから供給されたクロック信号を上記導波管内に送出する送信アンテナ２０と、上記導波管内を伝送されたクロック信号を受信して上記レシーバに供給する受信アンテナ２１とが配置されている。
【解決手段】半導体装置は、クロック信号を出力するドライバ１４と、クロック信号を受信するレシーバ１５とが集積形成された半導体チップ１１と、上記半導体チップに搭載された導波管１３とを備えている。上記導波管内には、上記ドライバから供給されたクロック信号を上記導波管内に送出する送信アンテナ２０と、上記導波管内を伝送されたクロック信号を受信して上記レシーバに供給する受信アンテナ２１とが配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、金属導波管をクロック専用の導波路として用いる半導体装置に関する。
【背景技術】
【０００２】
ＧＨｚ帯のクロックを使うシステムＬＳＩでは、クロックディストリビューションにH-treeと呼ばれる分配装置が用いられている（例えば特許文献１参照）。このH-treeにより分配される同じクロックドメイン間内では、クロックスキュー（skew）が無視できる。
【０００３】
しかし、異なるクロックドメイン間ではスキューが生じ、ツリー（tree）内に配したバッファの特性ばらつきによってもスキューが生ずる。しかも、クロック周波数が高くなるのにしたがってスキューに対するバジェット（budget）が厳しくなり、且つ消費電力も増大する。
【０００４】
従来の他のクロックディストリビューションとして、サルファシッククロックと呼ばれる方法も知られている（例えば非特許文献１参照）。このサルファシッククロック分配は、クロック周波数とほぼ同じ波長となる伝送線路の一端をオープンにして定在波を立たせ、広い範囲に渡りスキューのないクロック配線を得る技術である。
【０００５】
しかしながら、この分配方法は、シリコン（Ｓｉ）上の伝送線路のロスが大きいため、完全反射を得ることが難しく、実際にはスキューが生じてしまう。特に、Ｓｉは高周波での伝送損失が大きいこともあり、クロックの高周波化に不向きである。また、伝送線路上の位置により振幅が異なることに起因するスキューも発生する。
【０００６】
このように、従来技術では、クロックの周波数が高くなるにつれ、グローバルクロックから供給されるクロック位相のスキューが大きくなり、ジッターバジェット（jitter budget）に影響を与え、且つ消費電力も増大するという問題がある。
【特許文献１】United States Patent No.6,876,794 B2
【非特許文献１】"Digital Systems Engineering" William J.Dally & John W.Poulton Cambridge University Press (1998/08)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の一態様によると、クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された半導体チップと、前記半導体チップに搭載された導波管と、前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して前記レシーバに供給する受信アンテナとを具備する半導体装置が提供される。
【０００９】
この発明の他の一態様によると、クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された半導体チップと、一方の面に前記半導体チップが実装され、この一方の面から他方の面に貫通する配線を有する多層配線層と、前記多層配線層の他方の面に搭載された導波管と、前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して前記レシーバに供給する受信アンテナとを具備する半導体装置が提供される。
【００１０】
この発明の更に他の一態様によると、クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された第１の半導体チップと、前記クロック信号を受信するレシーバが集積形成された第２の半導体チップと、前記第１，第２の半導体チップの素子形成面間を対向させて挟まれた状態で搭載され、前記第１，第２の半導体チップで共用される導波管と、前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記第１の半導体チップ中のレシーバに供給する第１の受信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記第２の半導体チップ中のレシーバに供給する第２の受信アンテナとを具備する半導体装置が提供される。
【００１１】
この発明の別の一態様によると、各々にクロック信号を受信するレシーバが集積形成され、少なくとも１つにクロック信号を出力するドライバが集積形成された複数の半導体チップと、前記複数の半導体チップの素子形成面上に搭載され、前記複数の半導体チップで共用される導波管と、前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記複数の半導体チップ中のレシーバにそれぞれ供給する複数の受信アンテナとを具備する半導体装置が提供される。
【発明の効果】
【００１２】
この発明によれば、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１及び図２はそれぞれ、この発明の第１の実施形態に係る半導体装置の概略構成を模式的に示す断面図及び平面図である。ここで、図２におけるＸ−Ｘ’線に沿った断面が図１に対応している。
【００１４】
図１に示す如く、この半導体装置は、半導体チップ１１が多層配線層１２の一方の面に実装され、この多層配線層１２の他方の面に導波管１３が搭載された構成になっている。この多層配線層１２と導波管１３との接続には、例えばバンプにハンダ／ハンダを用いるＣ４接続（Controlled Collapse Chip Connection）が用いられている。
【００１５】
上記チップ１１中には、種々の半導体素子に加えて、クロック信号を出力して導波管内１３内に送出するためのドライバ１４と、クロック信号を受けるレシーバ１５が集積形成されている。上記ドライバ１４には、ＰＬＬ（phase-locked loop）回路から所定の周波数のクロック信号ＣＬＫが供給される。また、上記レシーバ１５の入力端には、保護素子として働くMIM-キャパシタ１６の一方の電極と抵抗１７の一端との接続点が接続されている。そして、上記抵抗１７の他端と接地点間に定電流源１８が接続されている。
【００１６】
上記多層配線層１２は、Ｓｉチップの多層配線層や配線基板等で形成され、チップ１１の実装面側から導波管１３の搭載面側に貫通する配線導体１９−１，１９−２を備えている。これらの配線導体１９−１，１９−２は、上記導波管１３内に配置された送信アンテナ２０と受信アンテナ２１、及び接地導体に電気的に接続されている。配線導体１９−１，１９−２におけるそれぞれ３本の配線のうち中央の１本がアンテナ２０，２１に接続され、両側の２本が接地導体に接続される。
【００１７】
上記導波管１３は、例えばＭＥＭＳ（Micro-Electro-Mechanical Systems）技術を用いて形成した方形金属導波管である。この導波管１３を形成する金属は、表皮厚さに対して充分に厚くなっている。図２に示すように、チップ１１中に集積形成されたＰＬＬ回路１０からドライバ１４を介してチップ１１の中央部に配置された送信アンテナ２０に供給されたクロック信号は導波管１３内に送出される。この導波管１３内を伝搬されたクロック信号は、行列状に配置された受信アンテナ２１−１，２１−２，２１−３，…で受信される。
【００１８】
上記導波管１３は、平面伝送線路と比較して遙かに低損失であるため、この導波管１３内部での信号の減衰は少ない。また、導波管１３内を伝搬する波に対して平行な断面で見た場合、位相が等しくなる。更に、図３に示すように、導波管１３の幅をａとしたとき、２ａをクロック波長λに近づけることで位相速度Ｖｐが非常に高くなり、ほぼ面内全域に渡り同位相の波形が得られる。よって、上記導波管１３を共振器にしてしまえば、面内全てに渡り同位相となる。しかも、サルファシッククロック分配とは異なり、電圧制御がゼロとなる「節」が存在しない（節になるのは金属面）。
【００１９】
図４は、上記図１乃至図３に示した導波管１３を、ＬＳＩの製造プロセスを利用して形成した場合の構成例を示す断面図である。この導波管１３は、金属基板３１、導波管側壁部３２及びＳｉインターポーザ３３を張り合わせて形成したものである。上記導波管側壁部３２は、例えば面方位（１１０）の２枚のＳｉ基板３２Ａ，３２Ｂを張り合わせ、エッチングを行って開孔を形成することで導波管の側壁構造を形成した後、側壁部にバリアメタル３４を形成し、Ｃｕ／Ａｕなどのメタルでメッキ層３５を形成したものである。上記Ｓｉインターポーザ３３は、Ｓｉ基板に貫通孔を形成し、この貫通孔内にメッキ層３６を形成したものである。このメッキ層の一部（３６Ａ，３６Ｂ，３６Ｃ）はアンテナとして働き、一部（３６Ｄ，３６Ｅ）は導波管の下面の接地電極と側壁部との接続部を形成している。上記アンテナや上記接地電極にはそれぞれバンプ３７，３７，…が形成されている。
【００２０】
次に、上述したような構成において、導波管１３内のクロック信号の伝搬について図５乃至図７により説明する。図５は、ＴＥ１０モードの電磁界分布を示しており、破線が磁界、実線の矢印が電界の向きを表している。図６に示すように、導波管１３内に垂直に金属棒（送信アンテナ２０、受信アンテナ２１）を立てることにより、図５に示した電界分布と平行になり、結合が生じてエネルギーのやりとりが可能になる。このような金属棒は、導波管１３内の任意の位置に挿入することが可能である。
【００２１】
なお、導波管１３の真空中のカットオフ波長の半分の値λ／２は、例えば１ＧＨｚで１５ｃｍ、５ＧＨｚで３ｃｍ、１０ＧＨｚで１．５ｃｍであり、チップ１１のサイズ（１０ｍｍ角程度）に比べて大きいが、導波管１３内に低損失の誘電体（例えば誘電率の高いガス）を充填することで調整できる。また、図７に示すように、導波管１３の一部に凹み２２を形成することで、導波管１３の幅ａが同一の場合でも、カットオフ波長を長くすることもできる。具体的には、凹みの幅Ｘ＝ａ／２、深さＹ＝ｂ×９／１０で２．５倍程度になる。
【００２２】
従って、上記のような構成の半導体装置によれば、導波管１３は平面伝送線路と比較して遙かに低損失であるため、クロックの周波数が高くなってもチップの広範囲に渡りスキューの少ないクロックを供給でき、且つ消費電力を低減できる。
【００２３】
また、導波管１３を用いてクロック信号を伝搬する上述した半導体装置は、回路構成の比較的簡単なドライバ１４とレシーバ１５をチップ１１中に集積化すれば良いので、光ファイバーなどを用いて光学的にクロック信号を伝搬させる半導体装置に比べてパターン占有面積が小さくて済み、且つチップの全域に利用できる。光学的にクロックを伝搬させる半導体装置では、光信号を電気信号に変換する光電変換回路にサイズの大きなパターンが必要になり、しかもチップ上の一部には有効であるものの全域に渡って利用するのは困難である。
【００２４】
なお、上記第１の実施形態では、多層配線層１２にチップ１１を実装し、上記多層配線層１２に導波管１３を搭載した構成を例にとって説明した。しかしながら、チップ１１の素子形成面側の配線領域に直接的に導波管１３を搭載しても良い。この場合にも、例えばバンプにハンダ／ハンダを用いるＣ４接続を用いることができる。
【００２５】
［第２の実施形態］
図８は、この発明の第２の実施形態に係る半導体装置の概略構成を模式的に示す断面図である。この半導体装置は、チップ１１が薄厚化され、素子形成面の裏面側に導波管１３が搭載された構成になっている。
【００２６】
上記チップ１１中には、クロック信号ＣＬＫを発生するＰＬＬ回路及びこのクロック信号を送り出すためのドライバ１４と、クロック信号を受けるレシーバ１５が集積形成されている。上記レシーバ１５の入力端には、保護素子として働くMIM-キャパシタ１６の一方の電極と抵抗１７の一端との接続点が接続されている。そして、上記抵抗の他端と接地点間に定電流源１８が接続されている。
【００２７】
また、上記チップ１１には、タングステンなどからなり、このチップ１１を貫通する貫通電極２４−１，２４−２が設けられている。これらの貫通電極２４−１，２４−２は、一端が導波管１３内に突出して送信アンテナ２０及び受信アンテナ２１として働く。上記貫通電極２４−１，２４−２は、チップ１１に形成された貫通孔内に絶縁膜などを介在して形成されており、チップ１１とは電気的に絶縁されている。そして、貫通電極２４−１はチップの主表面に形成された配線導体を介して上記ドライバ１４の出力端と電気的に接続され、貫通電極２４−２はチップの主表面に形成された配線導体を介して上記レシーバ１５の入力端と電気的に接続される。
【００２８】
このような構成であっても、上記第１の実施形態と同様に、周波数が高くなっても、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる。
【００２９】
［第３の実施形態］
図９は、この発明の第３の実施形態に係る半導体装置の概略構成を模式的に示す断面図である。この半導体装置は、基本的には上記第２の実施形態と同様な構成であるが、高調波のクロックを分配する点が異なっている。すなわち、クロック周波数の奇数高調波成分を取り出して送信アンテナ２０から導波管１３内に送出する（基本波成分などはカットオフされて伝搬されない）。ＰＬＬ回路で使う周波数は、クロック周波数ｆの１／ｎ（ｎ＝３，５，…）であり、このｆ／ｎ（Ｈｚ）のクロック信号がドライバ１４から送信アンテナ２０に供給される。
【００３０】
ここで、ＰＬＬのクロックはチップと同じ周波数であり、導波管１３内を伝搬するのはクロックの高調波成分ｆ（Ｈｚ）である。導波管１３内を伝搬され、受信アンテナ２１で受信されたクロック信号の高調波成分はレシーバ１５で受信される。この高調波成分は、チップ１１の内部に集積形成された分周回路２３で分周して使用されることになる。
【００３１】
このような構成であっても、上記第１，第２の実施形態と同様に、周波数が高くなっても、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる。
【００３２】
［第４の実施形態］
図１０は、この発明の第４の実施形態に係る半導体装置の概略構成を模式的に示す断面図である。この半導体装置は、２つのチップ１１−１，１１−２間に導波管１３を挟み、これらのチップ１１−１，１１−２で導波管１３を共用する構成になっている。すなわち、半導体チップ１１−１，１１−２の素子形成面間を対向させ、導波管１３が挟まれた状態で搭載されている。
【００３３】
図示しないが、上記チップ１１−１または１１−２にはクロック信号ＣＬＫを送り出すためのドライバが設けられ、上記チップ１１−１，１１−２中にはそれぞれクロック信号を受けるレシーバが設けられている。上記レシーバの入力端には、保護素子として働くMIM-キャパシタの一方の電極と抵抗の一端との接続点が接続されている。そして、上記抵抗の他端と接地点間に定電流源が接続されている。また、送信アンテナと受信アンテナが導波管１３内に突出されている。そして、１つのクロック供給源（ドライバ）から導波管１３を介して２つのチップ１１−１，１１−２にクロック信号を送る。
【００３４】
このような構成であっても、上記第１乃至第３の実施形態と同様に、周波数が高くなっても、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる。
【００３５】
なお、上述した第１乃至第４の実施形態では、導波管１３の両端を解放している構造を例にとって説明したが、片端を金属板で覆うと反射板として逆側に放射、散逸されるクロックエネルギーを利用できる。また、両端を金属板で覆うと空洞共振器として利用できる。
【００３６】
［第５の実施形態］
図１１は、この発明の第５の実施形態に係る半導体装置の概略構成を示す平面図である。この半導体装置は、送信アンテナ２０が導波管１３のコーナー部に設けられ、受信アンテナ２１−１，２１−２，２１−３，…が上記コーナー部を除く領域に行列状に分散して配置されている。
【００３７】
このような送信アンテナ２０と受信アンテナ２１−１，２１−２，２１−３，…の配置構成であっても第１の実施形態と同様な作用効果が得られる。また、第２乃至第４の実施形態のような構成にも本実施形態のアンテナ配置を適用できるのは勿論である。
【００３８】
［第６の実施形態］
図１２は、この発明の第６の実施形態に係る半導体装置の概略構成を示す平面図である。この半導体装置は、複数の半導体チップ１１−１，１１−２，１１−３の素子形成面上に導波管１３が搭載され、複数の半導体チップ１１−１，１１−２，１１−３で導波管１３が共用される。半導体チップ１１−１中には、クロック信号を出力するドライバとクロック信号を受信するレシーバが集積形成されている。また、半導体チップ１１−２，１１−３中には、クロック信号を受信するレシーバが集積形成されている。
【００３９】
上記導波管１３内には、半導体チップ１１−１中のドライバから供給されたクロック信号を送出する送信アンテナ２０と、伝送されたクロック信号を受信して上記半導体チップ１１−１，１１−２，１１−３中のレシーバに供給する複数の受信アンテナ２１−１，２１−２，２１−３，…が配置されている。
【００４０】
このような構成によれば、３個の半導体チップ１１−１，１１−２，１１−３に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる
なお、上記第６の実施形態では、３個の半導体チップ１１−１，１１−２，１１−３で導波管１３を共用するように構成したが、２個で共用しても良く、４個以上で共用しても良い。
【００４１】
以上第１乃至第６の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば分周回路を用いる第３の実施形態は、第１，第２、及び第４乃至第６の実施形態にも適用できる。また、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４２】
【図１】この発明の第１の実施形態に係る半導体装置の概略構成を模式的に示す断面図。
【図２】この発明の第１の実施形態に係る半導体装置の概略構成を模式的に示す平面図。
【図３】導波管の寸法とクロック信号の波長との関係について説明するための斜視図。
【図４】図１乃至図３に示した導波管を、ＬＳＩの製造プロセスを利用して形成した場合の構成例を示す断面図。
【図５】導波管内のクロック信号の伝搬について説明するためのもので、ＴＥ１０モードの電磁界分布を示す模式図。
【図６】導波管内のクロック信号の伝搬について説明するためのもので、導波管内に垂直に立てた金属棒を送信アンテナと受信アンテナに用いる様子を示す断面図。
【図７】導波管内のクロック信号の伝搬について説明するためのもので、カットオフ波長を制御する構成について説明するための断面図。
【図８】この発明の第２の実施形態に係る半導体装置の概略構成を模式的に示す断面図。
【図９】この発明の第３の実施形態に係る半導体装置の概略構成を模式的に示す断面図。
【図１０】この発明の第４の実施形態に係る半導体装置の概略構成を模式的に示す断面図。
【図１１】この発明の第５の実施形態に係る半導体装置の概略構成を示す平面図。
【図１２】この発明の第６の実施形態に係る半導体装置の概略構成を示す平面図。
【符号の説明】
【００４３】
１０…ＰＬＬ回路、１１，１１−１，１１−２，１１−３…半導体チップ、１２…多層配線層、１３…導波管、１４…ドライバ、１５…レシーバ、１６…MIM-キャパシタ、１７…抵抗、１８…定電流源、１９−１，１９−２…配線導体、２０…送信アンテナ、２１…受信アンテナ、２２…凹み、２３…分周回路、２４−１，２４−２…貫通電極。
【技術分野】
【０００１】
この発明は、金属導波管をクロック専用の導波路として用いる半導体装置に関する。
【背景技術】
【０００２】
ＧＨｚ帯のクロックを使うシステムＬＳＩでは、クロックディストリビューションにH-treeと呼ばれる分配装置が用いられている（例えば特許文献１参照）。このH-treeにより分配される同じクロックドメイン間内では、クロックスキュー（skew）が無視できる。
【０００３】
しかし、異なるクロックドメイン間ではスキューが生じ、ツリー（tree）内に配したバッファの特性ばらつきによってもスキューが生ずる。しかも、クロック周波数が高くなるのにしたがってスキューに対するバジェット（budget）が厳しくなり、且つ消費電力も増大する。
【０００４】
従来の他のクロックディストリビューションとして、サルファシッククロックと呼ばれる方法も知られている（例えば非特許文献１参照）。このサルファシッククロック分配は、クロック周波数とほぼ同じ波長となる伝送線路の一端をオープンにして定在波を立たせ、広い範囲に渡りスキューのないクロック配線を得る技術である。
【０００５】
しかしながら、この分配方法は、シリコン（Ｓｉ）上の伝送線路のロスが大きいため、完全反射を得ることが難しく、実際にはスキューが生じてしまう。特に、Ｓｉは高周波での伝送損失が大きいこともあり、クロックの高周波化に不向きである。また、伝送線路上の位置により振幅が異なることに起因するスキューも発生する。
【０００６】
このように、従来技術では、クロックの周波数が高くなるにつれ、グローバルクロックから供給されるクロック位相のスキューが大きくなり、ジッターバジェット（jitter budget）に影響を与え、且つ消費電力も増大するという問題がある。
【特許文献１】United States Patent No.6,876,794 B2
【非特許文献１】"Digital Systems Engineering" William J.Dally & John W.Poulton Cambridge University Press (1998/08)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の一態様によると、クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された半導体チップと、前記半導体チップに搭載された導波管と、前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して前記レシーバに供給する受信アンテナとを具備する半導体装置が提供される。
【０００９】
この発明の他の一態様によると、クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された半導体チップと、一方の面に前記半導体チップが実装され、この一方の面から他方の面に貫通する配線を有する多層配線層と、前記多層配線層の他方の面に搭載された導波管と、前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して前記レシーバに供給する受信アンテナとを具備する半導体装置が提供される。
【００１０】
この発明の更に他の一態様によると、クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された第１の半導体チップと、前記クロック信号を受信するレシーバが集積形成された第２の半導体チップと、前記第１，第２の半導体チップの素子形成面間を対向させて挟まれた状態で搭載され、前記第１，第２の半導体チップで共用される導波管と、前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記第１の半導体チップ中のレシーバに供給する第１の受信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記第２の半導体チップ中のレシーバに供給する第２の受信アンテナとを具備する半導体装置が提供される。
【００１１】
この発明の別の一態様によると、各々にクロック信号を受信するレシーバが集積形成され、少なくとも１つにクロック信号を出力するドライバが集積形成された複数の半導体チップと、前記複数の半導体チップの素子形成面上に搭載され、前記複数の半導体チップで共用される導波管と、前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記複数の半導体チップ中のレシーバにそれぞれ供給する複数の受信アンテナとを具備する半導体装置が提供される。
【発明の効果】
【００１２】
この発明によれば、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１及び図２はそれぞれ、この発明の第１の実施形態に係る半導体装置の概略構成を模式的に示す断面図及び平面図である。ここで、図２におけるＸ−Ｘ’線に沿った断面が図１に対応している。
【００１４】
図１に示す如く、この半導体装置は、半導体チップ１１が多層配線層１２の一方の面に実装され、この多層配線層１２の他方の面に導波管１３が搭載された構成になっている。この多層配線層１２と導波管１３との接続には、例えばバンプにハンダ／ハンダを用いるＣ４接続（Controlled Collapse Chip Connection）が用いられている。
【００１５】
上記チップ１１中には、種々の半導体素子に加えて、クロック信号を出力して導波管内１３内に送出するためのドライバ１４と、クロック信号を受けるレシーバ１５が集積形成されている。上記ドライバ１４には、ＰＬＬ（phase-locked loop）回路から所定の周波数のクロック信号ＣＬＫが供給される。また、上記レシーバ１５の入力端には、保護素子として働くMIM-キャパシタ１６の一方の電極と抵抗１７の一端との接続点が接続されている。そして、上記抵抗１７の他端と接地点間に定電流源１８が接続されている。
【００１６】
上記多層配線層１２は、Ｓｉチップの多層配線層や配線基板等で形成され、チップ１１の実装面側から導波管１３の搭載面側に貫通する配線導体１９−１，１９−２を備えている。これらの配線導体１９−１，１９−２は、上記導波管１３内に配置された送信アンテナ２０と受信アンテナ２１、及び接地導体に電気的に接続されている。配線導体１９−１，１９−２におけるそれぞれ３本の配線のうち中央の１本がアンテナ２０，２１に接続され、両側の２本が接地導体に接続される。
【００１７】
上記導波管１３は、例えばＭＥＭＳ（Micro-Electro-Mechanical Systems）技術を用いて形成した方形金属導波管である。この導波管１３を形成する金属は、表皮厚さに対して充分に厚くなっている。図２に示すように、チップ１１中に集積形成されたＰＬＬ回路１０からドライバ１４を介してチップ１１の中央部に配置された送信アンテナ２０に供給されたクロック信号は導波管１３内に送出される。この導波管１３内を伝搬されたクロック信号は、行列状に配置された受信アンテナ２１−１，２１−２，２１−３，…で受信される。
【００１８】
上記導波管１３は、平面伝送線路と比較して遙かに低損失であるため、この導波管１３内部での信号の減衰は少ない。また、導波管１３内を伝搬する波に対して平行な断面で見た場合、位相が等しくなる。更に、図３に示すように、導波管１３の幅をａとしたとき、２ａをクロック波長λに近づけることで位相速度Ｖｐが非常に高くなり、ほぼ面内全域に渡り同位相の波形が得られる。よって、上記導波管１３を共振器にしてしまえば、面内全てに渡り同位相となる。しかも、サルファシッククロック分配とは異なり、電圧制御がゼロとなる「節」が存在しない（節になるのは金属面）。
【００１９】
図４は、上記図１乃至図３に示した導波管１３を、ＬＳＩの製造プロセスを利用して形成した場合の構成例を示す断面図である。この導波管１３は、金属基板３１、導波管側壁部３２及びＳｉインターポーザ３３を張り合わせて形成したものである。上記導波管側壁部３２は、例えば面方位（１１０）の２枚のＳｉ基板３２Ａ，３２Ｂを張り合わせ、エッチングを行って開孔を形成することで導波管の側壁構造を形成した後、側壁部にバリアメタル３４を形成し、Ｃｕ／Ａｕなどのメタルでメッキ層３５を形成したものである。上記Ｓｉインターポーザ３３は、Ｓｉ基板に貫通孔を形成し、この貫通孔内にメッキ層３６を形成したものである。このメッキ層の一部（３６Ａ，３６Ｂ，３６Ｃ）はアンテナとして働き、一部（３６Ｄ，３６Ｅ）は導波管の下面の接地電極と側壁部との接続部を形成している。上記アンテナや上記接地電極にはそれぞれバンプ３７，３７，…が形成されている。
【００２０】
次に、上述したような構成において、導波管１３内のクロック信号の伝搬について図５乃至図７により説明する。図５は、ＴＥ１０モードの電磁界分布を示しており、破線が磁界、実線の矢印が電界の向きを表している。図６に示すように、導波管１３内に垂直に金属棒（送信アンテナ２０、受信アンテナ２１）を立てることにより、図５に示した電界分布と平行になり、結合が生じてエネルギーのやりとりが可能になる。このような金属棒は、導波管１３内の任意の位置に挿入することが可能である。
【００２１】
なお、導波管１３の真空中のカットオフ波長の半分の値λ／２は、例えば１ＧＨｚで１５ｃｍ、５ＧＨｚで３ｃｍ、１０ＧＨｚで１．５ｃｍであり、チップ１１のサイズ（１０ｍｍ角程度）に比べて大きいが、導波管１３内に低損失の誘電体（例えば誘電率の高いガス）を充填することで調整できる。また、図７に示すように、導波管１３の一部に凹み２２を形成することで、導波管１３の幅ａが同一の場合でも、カットオフ波長を長くすることもできる。具体的には、凹みの幅Ｘ＝ａ／２、深さＹ＝ｂ×９／１０で２．５倍程度になる。
【００２２】
従って、上記のような構成の半導体装置によれば、導波管１３は平面伝送線路と比較して遙かに低損失であるため、クロックの周波数が高くなってもチップの広範囲に渡りスキューの少ないクロックを供給でき、且つ消費電力を低減できる。
【００２３】
また、導波管１３を用いてクロック信号を伝搬する上述した半導体装置は、回路構成の比較的簡単なドライバ１４とレシーバ１５をチップ１１中に集積化すれば良いので、光ファイバーなどを用いて光学的にクロック信号を伝搬させる半導体装置に比べてパターン占有面積が小さくて済み、且つチップの全域に利用できる。光学的にクロックを伝搬させる半導体装置では、光信号を電気信号に変換する光電変換回路にサイズの大きなパターンが必要になり、しかもチップ上の一部には有効であるものの全域に渡って利用するのは困難である。
【００２４】
なお、上記第１の実施形態では、多層配線層１２にチップ１１を実装し、上記多層配線層１２に導波管１３を搭載した構成を例にとって説明した。しかしながら、チップ１１の素子形成面側の配線領域に直接的に導波管１３を搭載しても良い。この場合にも、例えばバンプにハンダ／ハンダを用いるＣ４接続を用いることができる。
【００２５】
［第２の実施形態］
図８は、この発明の第２の実施形態に係る半導体装置の概略構成を模式的に示す断面図である。この半導体装置は、チップ１１が薄厚化され、素子形成面の裏面側に導波管１３が搭載された構成になっている。
【００２６】
上記チップ１１中には、クロック信号ＣＬＫを発生するＰＬＬ回路及びこのクロック信号を送り出すためのドライバ１４と、クロック信号を受けるレシーバ１５が集積形成されている。上記レシーバ１５の入力端には、保護素子として働くMIM-キャパシタ１６の一方の電極と抵抗１７の一端との接続点が接続されている。そして、上記抵抗の他端と接地点間に定電流源１８が接続されている。
【００２７】
また、上記チップ１１には、タングステンなどからなり、このチップ１１を貫通する貫通電極２４−１，２４−２が設けられている。これらの貫通電極２４−１，２４−２は、一端が導波管１３内に突出して送信アンテナ２０及び受信アンテナ２１として働く。上記貫通電極２４−１，２４−２は、チップ１１に形成された貫通孔内に絶縁膜などを介在して形成されており、チップ１１とは電気的に絶縁されている。そして、貫通電極２４−１はチップの主表面に形成された配線導体を介して上記ドライバ１４の出力端と電気的に接続され、貫通電極２４−２はチップの主表面に形成された配線導体を介して上記レシーバ１５の入力端と電気的に接続される。
【００２８】
このような構成であっても、上記第１の実施形態と同様に、周波数が高くなっても、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる。
【００２９】
［第３の実施形態］
図９は、この発明の第３の実施形態に係る半導体装置の概略構成を模式的に示す断面図である。この半導体装置は、基本的には上記第２の実施形態と同様な構成であるが、高調波のクロックを分配する点が異なっている。すなわち、クロック周波数の奇数高調波成分を取り出して送信アンテナ２０から導波管１３内に送出する（基本波成分などはカットオフされて伝搬されない）。ＰＬＬ回路で使う周波数は、クロック周波数ｆの１／ｎ（ｎ＝３，５，…）であり、このｆ／ｎ（Ｈｚ）のクロック信号がドライバ１４から送信アンテナ２０に供給される。
【００３０】
ここで、ＰＬＬのクロックはチップと同じ周波数であり、導波管１３内を伝搬するのはクロックの高調波成分ｆ（Ｈｚ）である。導波管１３内を伝搬され、受信アンテナ２１で受信されたクロック信号の高調波成分はレシーバ１５で受信される。この高調波成分は、チップ１１の内部に集積形成された分周回路２３で分周して使用されることになる。
【００３１】
このような構成であっても、上記第１，第２の実施形態と同様に、周波数が高くなっても、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる。
【００３２】
［第４の実施形態］
図１０は、この発明の第４の実施形態に係る半導体装置の概略構成を模式的に示す断面図である。この半導体装置は、２つのチップ１１−１，１１−２間に導波管１３を挟み、これらのチップ１１−１，１１−２で導波管１３を共用する構成になっている。すなわち、半導体チップ１１−１，１１−２の素子形成面間を対向させ、導波管１３が挟まれた状態で搭載されている。
【００３３】
図示しないが、上記チップ１１−１または１１−２にはクロック信号ＣＬＫを送り出すためのドライバが設けられ、上記チップ１１−１，１１−２中にはそれぞれクロック信号を受けるレシーバが設けられている。上記レシーバの入力端には、保護素子として働くMIM-キャパシタの一方の電極と抵抗の一端との接続点が接続されている。そして、上記抵抗の他端と接地点間に定電流源が接続されている。また、送信アンテナと受信アンテナが導波管１３内に突出されている。そして、１つのクロック供給源（ドライバ）から導波管１３を介して２つのチップ１１−１，１１−２にクロック信号を送る。
【００３４】
このような構成であっても、上記第１乃至第３の実施形態と同様に、周波数が高くなっても、チップの広範囲に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる。
【００３５】
なお、上述した第１乃至第４の実施形態では、導波管１３の両端を解放している構造を例にとって説明したが、片端を金属板で覆うと反射板として逆側に放射、散逸されるクロックエネルギーを利用できる。また、両端を金属板で覆うと空洞共振器として利用できる。
【００３６】
［第５の実施形態］
図１１は、この発明の第５の実施形態に係る半導体装置の概略構成を示す平面図である。この半導体装置は、送信アンテナ２０が導波管１３のコーナー部に設けられ、受信アンテナ２１−１，２１−２，２１−３，…が上記コーナー部を除く領域に行列状に分散して配置されている。
【００３７】
このような送信アンテナ２０と受信アンテナ２１−１，２１−２，２１−３，…の配置構成であっても第１の実施形態と同様な作用効果が得られる。また、第２乃至第４の実施形態のような構成にも本実施形態のアンテナ配置を適用できるのは勿論である。
【００３８】
［第６の実施形態］
図１２は、この発明の第６の実施形態に係る半導体装置の概略構成を示す平面図である。この半導体装置は、複数の半導体チップ１１−１，１１−２，１１−３の素子形成面上に導波管１３が搭載され、複数の半導体チップ１１−１，１１−２，１１−３で導波管１３が共用される。半導体チップ１１−１中には、クロック信号を出力するドライバとクロック信号を受信するレシーバが集積形成されている。また、半導体チップ１１−２，１１−３中には、クロック信号を受信するレシーバが集積形成されている。
【００３９】
上記導波管１３内には、半導体チップ１１−１中のドライバから供給されたクロック信号を送出する送信アンテナ２０と、伝送されたクロック信号を受信して上記半導体チップ１１−１，１１−２，１１−３中のレシーバに供給する複数の受信アンテナ２１−１，２１−２，２１−３，…が配置されている。
【００４０】
このような構成によれば、３個の半導体チップ１１−１，１１−２，１１−３に渡りスキューの少ないクロック信号を供給でき、且つ消費電力を低減できる
なお、上記第６の実施形態では、３個の半導体チップ１１−１，１１−２，１１−３で導波管１３を共用するように構成したが、２個で共用しても良く、４個以上で共用しても良い。
【００４１】
以上第１乃至第６の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば分周回路を用いる第３の実施形態は、第１，第２、及び第４乃至第６の実施形態にも適用できる。また、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４２】
【図１】この発明の第１の実施形態に係る半導体装置の概略構成を模式的に示す断面図。
【図２】この発明の第１の実施形態に係る半導体装置の概略構成を模式的に示す平面図。
【図３】導波管の寸法とクロック信号の波長との関係について説明するための斜視図。
【図４】図１乃至図３に示した導波管を、ＬＳＩの製造プロセスを利用して形成した場合の構成例を示す断面図。
【図５】導波管内のクロック信号の伝搬について説明するためのもので、ＴＥ１０モードの電磁界分布を示す模式図。
【図６】導波管内のクロック信号の伝搬について説明するためのもので、導波管内に垂直に立てた金属棒を送信アンテナと受信アンテナに用いる様子を示す断面図。
【図７】導波管内のクロック信号の伝搬について説明するためのもので、カットオフ波長を制御する構成について説明するための断面図。
【図８】この発明の第２の実施形態に係る半導体装置の概略構成を模式的に示す断面図。
【図９】この発明の第３の実施形態に係る半導体装置の概略構成を模式的に示す断面図。
【図１０】この発明の第４の実施形態に係る半導体装置の概略構成を模式的に示す断面図。
【図１１】この発明の第５の実施形態に係る半導体装置の概略構成を示す平面図。
【図１２】この発明の第６の実施形態に係る半導体装置の概略構成を示す平面図。
【符号の説明】
【００４３】
１０…ＰＬＬ回路、１１，１１−１，１１−２，１１−３…半導体チップ、１２…多層配線層、１３…導波管、１４…ドライバ、１５…レシーバ、１６…MIM-キャパシタ、１７…抵抗、１８…定電流源、１９−１，１９−２…配線導体、２０…送信アンテナ、２１…受信アンテナ、２２…凹み、２３…分周回路、２４−１，２４−２…貫通電極。
【特許請求の範囲】
【請求項１】
クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された半導体チップと、
前記半導体チップに搭載された導波管と、
前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、
前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して前記レシーバに供給する受信アンテナと
を具備することを特徴とする半導体装置。
【請求項２】
クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された半導体チップと、
一方の面に前記半導体チップが実装され、この一方の面から他方の面に貫通する配線を有する多層配線層と、
前記多層配線層の他方の面に搭載された導波管と、
前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、
前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して前記レシーバに供給する受信アンテナと
を具備することを特徴とする半導体装置。
【請求項３】
クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された第１の半導体チップと、
前記クロック信号を受信するレシーバが集積形成された第２の半導体チップと、
前記第１，第２の半導体チップの素子形成面間を対向させて挟まれた状態で搭載され、前記第１，第２の半導体チップで共用される導波管と、
前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、
前記導波管内を伝送されたクロック信号を受信して、前記第１の半導体チップ中のレシーバに供給する第１の受信アンテナと、
前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記第２の半導体チップ中のレシーバに供給する第２の受信アンテナと
を具備することを特徴とする半導体装置。
【請求項４】
各々にクロック信号を受信するレシーバが集積形成され、少なくとも１つにクロック信号を出力するドライバが集積形成された複数の半導体チップと、
前記複数の半導体チップの素子形成面上に搭載され、前記複数の半導体チップで共用される導波管と、
前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、
前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記複数の半導体チップ中のレシーバにそれぞれ供給する複数の受信アンテナと
を具備することを特徴とする半導体装置。
【請求項５】
前記レシーバは分周回路を備え、前記導波管内を伝搬されたクロック信号の高調波成分を分周して使用することを特徴とする請求項１乃至４いずれか１つの項に記載の半導体装置。
【請求項１】
クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された半導体チップと、
前記半導体チップに搭載された導波管と、
前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、
前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して前記レシーバに供給する受信アンテナと
を具備することを特徴とする半導体装置。
【請求項２】
クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された半導体チップと、
一方の面に前記半導体チップが実装され、この一方の面から他方の面に貫通する配線を有する多層配線層と、
前記多層配線層の他方の面に搭載された導波管と、
前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、
前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して前記レシーバに供給する受信アンテナと
を具備することを特徴とする半導体装置。
【請求項３】
クロック信号を出力するドライバと、クロック信号を受信するレシーバとが集積形成された第１の半導体チップと、
前記クロック信号を受信するレシーバが集積形成された第２の半導体チップと、
前記第１，第２の半導体チップの素子形成面間を対向させて挟まれた状態で搭載され、前記第１，第２の半導体チップで共用される導波管と、
前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、
前記導波管内を伝送されたクロック信号を受信して、前記第１の半導体チップ中のレシーバに供給する第１の受信アンテナと、
前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記第２の半導体チップ中のレシーバに供給する第２の受信アンテナと
を具備することを特徴とする半導体装置。
【請求項４】
各々にクロック信号を受信するレシーバが集積形成され、少なくとも１つにクロック信号を出力するドライバが集積形成された複数の半導体チップと、
前記複数の半導体チップの素子形成面上に搭載され、前記複数の半導体チップで共用される導波管と、
前記導波管内に配置され、前記ドライバから供給されたクロック信号を前記導波管内に送出する送信アンテナと、
前記導波管内に配置され、前記導波管内を伝送されたクロック信号を受信して、前記複数の半導体チップ中のレシーバにそれぞれ供給する複数の受信アンテナと
を具備することを特徴とする半導体装置。
【請求項５】
前記レシーバは分周回路を備え、前記導波管内を伝搬されたクロック信号の高調波成分を分周して使用することを特徴とする請求項１乃至４いずれか１つの項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−１４８０４１（Ｐ２００８−１４８０４１Ａ）
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願番号】特願２００６−３３３３９１（Ｐ２００６−３３３３９１）
【出願日】平成１８年１２月１１日（２００６．１２．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願日】平成１８年１２月１１日（２００６．１２．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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