【課題】ＰＷＭ信号生成装置において、回路規模を小さくして効果的に放射雑音等のノイズを低減する。
【解決手段】ＣＰＵ２０４、カウンタ２０１、レジスタ２０２、及びコンパレータ２０５は基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成する。ＴＦＦ２０６は基準クロックに応じて変動クロックを第１のＰＷＭ信号として出力する。ＴＦＦ２５１は基準クロックを所定の時間遅延させた遅延クロックに応じて変動クロックを第２のＰＷＭ信号として出力する。セレクタ２５２は第１及び第２のＰＷＭ信号を選択的にＰＷＭ信号として出力する。 （もっと読む）

【課題】ＤＬＬ回路の調整を素早く完了する。
【解決手段】第１のクロック信号（図２のＣＬＫＩＮ）を遅延させて第２のクロック信号（図２のＬＣＬＫ）を生成する遅延部（図２の３３、３４が相当する）と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号（図２のＲＣＬＫ）との位相を比較する位相比較回路（図２の３６）と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路（図２の３７）と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路（図２の３０）と、を備える。 （もっと読む）

【課題】簡単な構成で位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供する。
【解決手段】位相比較部は、サンプリング値の符号情報を示す符号クロックＣＬＫ１と分周器の分周クロックＣＬＫ２との位相差を算出する。このとき、位相比較部は、符号クロックＣＬＫ１による立上りタイミングからダウンカウントし、分周器の分周クロックＣＬＫ２による立下りタイミングにてアップカウントし、符号クロックＣＬＫ１による立上りタイミングにて得られたカウント値を位相比較カウント値として出力する。そして、加算器が、位相比較カウント値に位相補正部の位相補正値を加算してループフィルタに出力する。 （もっと読む）

【課題】フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬおよびその制御方法を実現する。
【解決手段】アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００を、その参照信号入力側の位相検出器の前段にアキュムレータ１２０からの誤差信号によって上記参照信号に対し位相調整を行う位相調整回路１３０を介挿して構成し、出力段のＶＣＯ１１４の出力を前段側にフィードバックするフラクショナル分周器１１５の出力である帰還信号と、上記位相調整された参照信号との両信号の位相差が生じないようにして、該両信号の位相差に応じた出力を得る位相検出器１１１の出力によってチャージポンプ１１２が駆動されないようにすることによって、フラクショナル分周器１１５の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成する。 （もっと読む）

【課題】位相差検出値の範囲の制限により引き込み動作が影響されることのないデジタルＰＬＬ回路を提供する。
【解決手段】デジタルＰＬＬ回路は、マスタクロックとスレーブクロックとの位相差を検出し、長さが２πの範囲内の値をとる位相差検出値を出力するデジタル位相比較器１０と、位相差検出値と閾値とを比較した結果に応じて、位相差検出値を範囲に限定されない位相値に補正する補正部１１と、補正部の出力する位相値に応じてスレーブクロックを生成するスレーブクロック生成部１５とを含む。 （もっと読む）

【課題】入力信号と出力信号の位相差の増大を抑制すること。
【解決手段】本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、リファレンス電位を基準として生成した出力電圧を、複数の遅延素子に供給する遅延素子用電源回路と、出力電圧がリファレンス電位の一定範囲内にあるか否かを検出し、出力電圧が一定範囲内にない場合、ロック調整動作を停止させるＤＬＬ動作信号をＤＬＬ回路に出力する検出回路と、を有する。 （もっと読む）

【課題】ジッタが抑制されたＰＬＬを提供する。
【解決手段】ＰＬＬは，基準クロックとフィードバッククロックとの位相差信号を遅延し，異なる時間遅延させた位相差信号に応じてチャージ電流を生成する複数のチャージポンプＣＰを有す。また当該複数のチャージポンプが生成するチャージ電流を加算して出力するチャージポンプ等化器と，ループフィルタと電圧制御発振器の理想特性を持ち，位相差信号の位相差を有する位相差デジタル値を入力して理想特性に基づいてレプリカ出力を生成するレプリカ回路１０と，レプリカ出力と理想出力との誤差信号と前記位相差信号との相関値を平滑化してチャージポンプ係数を生成し，複数のチャージポンプそれぞれに負帰還する係数生成回路２０−１とを有し、複数のチャージポンプはチャージポンプ係数に応じた電流値を持つチャージ電流をそれぞれ生成する。 （もっと読む）

【課題】 残ピークノイズを低減させることができるとともに、ジッターの増大を防止することのできるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 実施形態のスペクトラム拡散クロックジェネレータは、チャージポンプ回路１が、出力電流量が設定に応じて変化する可変電流源を有し、位相比較器１４により検出された位相差に応じた期間、ＶＣＯ１１へ印加する電圧を制御するためのチャージ電流を出力する。 （もっと読む）

【課題】デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法を提供すること。
【解決手段】デジタル位相周波数検出器は検出部、位相比較部及びリセット部を含む。検出部は基準信号及びフィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいてリセット信号を発生する。位相比較部は基準エッジ信号及びフィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生し、第１フリップフロップ、第２フリップフロップ、及びラッチブロックを含む。第１フリップフロップは基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備し、第２フリップフロップはフィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備する。 （もっと読む）

【課題】ＰＬＬ回路のロック状態での定常位相誤差を抑制する。
【解決手段】ＰＬＬ回路は，レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，制御電圧に応じた周波数の出力クロックを生成する発振器と，出力クロックを分周して前記フィードバッククロックを出力する分周器とを有し，さらに，ロック状態のときに，位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有する。 （もっと読む）

【課題】ループフィルタのカットオフ周波数を低く設定することなく、スプリアスを抑制する。
【解決手段】基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器１０３と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器１０５と、基準クロックと帰還クロックとの位相を比較する位相比較器１０６と、位相比較器１０６による比較結果に基づいて電圧制御発振器の発振周波数を制御するチャージポンプ１０７と、を備えた小数点分周ＰＬＬ回路１において、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とを、それぞれ別個に備える。 （もっと読む）

【課題】デジタル制御発振器を持つＰＬＬ回路に用いられるＴＤＣ回路の有限な分解能により発生する周期性誤差を補償することが可能なＰＬＬ回路を提供する。
【解決手段】発振回路の累積クロック数をデジタル値として検出する累積クロック数検出部と、前記発振回路の累積クロック数の小数部のデジタル値の、第１の基準クロックを基準とする周期性を検出する周期検出部と、前記発振回路の出力クロックの１周期のデジタル値、前記発振回路の累積クロック数の小数部が持つ周期性の１周期のデジタル値、および前記発振回路の累積クロック数の小数部が持つ周期性の各周期の開始点から前記第１の基準クロック数をカウントした値から補正値を算出する補正値算出部と、前記周期性の各周期の開始点から前記第１の基準クロックの周期で、前記累積クロック数の小数部に前記補正値を加算する加算部と、を備える、ＰＬＬ回路が提供される。 （もっと読む）

【課題】複数の倍速に対応できることを前提に、再生性能を落とすことなくトータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供する。
【解決手段】Ａ／Ｄ変換器は入力チャネルレートに依存せず高速なサンプリングを行い、ダウンコンバータにより必要なチャネルレートに落とす。これにより倍速数に依存せずにＡＡＦの特性を単一化できるためアナログ回路を小型化できる。また、デジタル位相追従部は補間型完全デジタル位相追従構成とすることでループ遅延を最小化できる。一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。デシメーション比Ｍの切り替え時はデジタル回路内部遅延を考慮してデジタル位相追従部の内部周波数切り替えタイミングを遅らせることで位相周りのないシームレスな切り替えを実現する。 （もっと読む）

【課題】回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路を実現する。
【解決手段】周期信号（ｓ５）を２種類の分周比で分周して第１の分周信号（ｃ１）を出力する可変分周器（２）と、第１の分周信号（ｃ１）のサイクル数のカウント値（ｃ２）を出力し、リセットされるとカウント動作を初期値から再開するカウンタ回路（３）と、カウント値（ｃ２）が比較基準値（ａ）と一致する度にＨｉｇｈとＬｏｗとを反転させたパルス信号（ｓ１）を、第２の分周信号として出力するとともに分周比の切替信号として可変分周器（２）に供給し、カウント値（ｃ２）が比較基準値（ａ）と一致する度にカウンタ回路（３）にリセット信号（ｒ）を出力する比較器（４）と、比較器（４）に比較基準値（ａ）を供給する制御回路（５）とを備えている。 （もっと読む）

【課題】周波数変調機能をオフした際のロックアップタイムを短縮することが可能なクロック発生器、及びクロック発生器の制御方法、並びに電子機器を提供すること。
【解決手段】周波数変調機能を有するクロック発生器で、リファレンスクロックを元にフィードバック制御を加えて、位相の同期した出力クロックを出力する位相同期ループと、出力クロックの周波数を変動させる変調制御回路と、を備え、変調制御回路は、周波数変調機能がオフされた際に、出力クロックの周波数を所望の周波数へ収束させるタイミングを速くする構成とする。 （もっと読む）

【課題】受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにする。
【解決手段】ループゲイン制御部３４から初期化フラグを受け取ったＰＬＬ制御誤差比較部３３は、制御誤差値を算出し、比較器６３において、この制御誤差値の大小比較を開始する。制御誤差比較結果に基づいてループフィルタ４３−１およびループフィルタ４３−２に供給するループゲインを制御する。伝送モード別ゲイン選択部７１は、複数の内部のレジスタのうち、伝送モード番号ＴＭに対応するループゲインレジスタG1main[TM]に保持させる値をゲイン制御シーケンサ７２から入力される値によって更新する。 （もっと読む）

【課題】位相同期回路においてロックアップを高速化する。
【解決手段】位相同期回路１００は、基準信号の周波数にＸを乗じて得られる出力周波数を有し、基準信号源１８０と、電圧制御発振器１１０と、位相比較器１２０と、第１チャージポンプ１３０と、ループフィルタ１５０と、カウンタ１６１と、第２チャージポンプ１７０と、制御回路１６４とを備える。電圧制御発振器１１０は、第１信号、および逆相の第２信号を生成する。スイッチ１４０は、第１チャージポンプ１３０で生成された電流信号をループフィルタ１５０に供給する。カウンタ１６１は、基準信号の１周期期間に含まれる、第２信号のサイクル数をカウントする。第２チャージポンプ１７０は、互いに反対符号の第１電流信号と第２電流信号をループフィルタ１５０に供給可能である。制御回路１６４は、サイクル数とＸの値との比較に基づき、スイッチ１４０および第２チャージポンプ１７０を制御する。 （もっと読む）

【課題】ＰＶＴに依存しない安定した位相雑音特性を短時間で得ることができる局部発振器を提供する。
【解決手段】局部発振器は、デジタル制御発振器と、位相データ生成器と、減算器と、ループフィルタと、乗算器と、係数算出器と、を備える。前記デジタル制御発振器は、第１の発振器制御値により発振信号の発振周波数を制御可能である。前記発振周波数は、前記第１の発振器制御値と、前記第１の発振器制御値の単位値あたりの前記発振周波数の変化量と、の積に等しい。設定周波数データは、設定周波数を基準信号の基準周波数で除算して得られる。前記乗算器は、前記ループフィルタからの規格化制御値に第１の係数を乗算した前記第１の発振器制御値を出力する。前記係数算出器は、前記発振周波数が前記設定周波数に略等しくなった時の前記第１の発振器制御値を、前記設定周波数データで除算し、その除算結果を新たな前記第１の係数として前記乗算器に設定する。 （もっと読む）

【課題】位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。
【解決手段】デジタルＰＬＬ周波数シンセサイザ１０１において、ロック検出後に第１の発振信号位相情報から、前回の発振信号位相情報と位相差εとから推定部２０にて推定した第２の発振信号位相情報に切り替えることにより、通常状態（ロック状態）において誤差を持つ危険を抱えた第１の発振信号位相情報を使用せず、また、従来のリクロックのための高速動作するラッチ回路も不要とする。これにより、位相雑音特性の劣化を回避しつつ、従来に比べて消費電力を低減する。 （もっと読む）

【課題】小規模かつ低消費電力で発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、デジタル制御発振器と、カウンタと、時間デジタル変換器と、加算器と、制御信号生成部と、を備える。時間デジタル変換器は、発振信号と参照信号との位相差に対応する第３のデジタル信号を生成する。前記時間デジタル変換器は、分周器と、複数のインピーダンス素子と、位相差検出部と、を有する。分周器は、前記発振信号を分周して複数の分周信号を生成する。複数のインピーダンス素子は、前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する。位相差検出部は、前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する。 （もっと読む）