アクティブマトリクス型表示装置
【課題】アクティブマトリクス型表示装置において、ＩＣチップの実装に要する表示部以外の面積を低減し、小型化、狭額縁化を達成する。また、ＩＣチップの実装に伴う信号線の接続不良を低減する。
【解決手段】絶縁表面を有する第１の基板と、第１の基板に対向する絶縁表面を有する第２の基板と、第１の基板及び第２の基板がはめ込まれた外枠と、を有し、第１の基板には、信号線駆動回路、走査線駆動回路、及び画素領域が設けられ、第２の基板には、ロジック回路が設けられ、外枠には、溝、及び溝に形成された配線が設けられ、外枠の溝に形成された配線を介して信号線駆動回路及び走査線駆動回路の電極パッドとロジック回路の電極パッドとが電気的に接続され、画素領域と、ロジック回路が設けられる領域とは重なる。
【解決手段】絶縁表面を有する第１の基板と、第１の基板に対向する絶縁表面を有する第２の基板と、第１の基板及び第２の基板がはめ込まれた外枠と、を有し、第１の基板には、信号線駆動回路、走査線駆動回路、及び画素領域が設けられ、第２の基板には、ロジック回路が設けられ、外枠には、溝、及び溝に形成された配線が設けられ、外枠の溝に形成された配線を介して信号線駆動回路及び走査線駆動回路の電極パッドとロジック回路の電極パッドとが電気的に接続され、画素領域と、ロジック回路が設けられる領域とは重なる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと表記する）を形成してなるアクティブマトリクス方式の表示部を有する液晶表示装置、ＥＬ表示装置その他のアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
近年の半導体装置、特に半導体表示装置を搭載した電子機器の発展はめざましく、その応用例は、ゲーム機、ノートパソコン、携帯電話をはじめとする携帯機器、液晶テレビ、液晶ディスプレイ（液晶表示装置）、ＯＬＥＤディスプレイ（ＥＬ表示装置）等、さまざまである。半導体装置や半導体表示装置は、従来のＣＲＴと比較して軽量薄型化が可能であり、消費電力が小さいことを特徴とする。
【０００３】
半導体表示装置としては、画素領域にＴＦＴをマトリクス状に配置したアクティブマトリクス方式の半導体表示装置（アクティブマトリクス型表示装置）が知られている。
【０００４】
アクティブマトリクス型表示装置では、画素を駆動する駆動回路（例えば、ゲート信号線駆動回路やソース信号線駆動回路）以外のロジック回路は、画素基板とは別にシリコン基板等上に形成され、画素基板に外付けで実装される。なお、画素基板上のＴＦＴの活性層としてアモルファスシリコン（非晶質珪素膜）を用いて形成するときは、ロジック回路は外付けで実装されることが多いが、活性層をポリシリコン（結晶質珪素膜）を用いて形成する場合、ロジック回路は画素基板上に一体形成することも可能である。
【０００５】
なお、本明細書中において、画素基板とは、画素領域が形成された基板を指す。より正確には、各画素に配置されるＴＦＴ（画素ＴＦＴ）が形成される基板を指す。
【０００６】
アモルファスシリコンを活性層として用いたＴＦＴ（以下、アモルファスＴＦＴとも呼ぶ）によるアクティブマトリクス型表示装置の構成を図４に示す。ゲート信号線駆動回路（走査線駆動回路ともいう）１０１及びソース信号線駆動回路（信号線駆動回路ともいう）１０２は、ＴＡＢ（Tape automated bonding）などの方法によりＦＰＣ１０３に実装され、画素領域１００が形成される基板（画素基板）１０４に外付けされる。ゲート信号線駆動回路１０１及びソース信号線駆動回路１０２の制御信号や画像データはＦＰＣ１０３を伝わって外部から入力される。
【０００７】
ポリシリコンを活性層として用いたＴＦＴ（以下、ポリシリコンＴＦＴとも呼ぶ）によるアクティブマトリクス方式半導体表示装置の構成を図２に示す。ゲート信号線駆動回路２０３及びソース信号線駆動回路２０２は画素基板２００上に一体形成される。ゲート信号線駆動回路及びソース信号線駆動回路の制御信号や画像データはＦＰＣ２０４を伝って外部から入力される。
【０００８】
図３（Ａ）には、従来型のポリシリコンＴＦＴによるアクティブマトリクス型表示装置（具体的にはアクティブマトリクス型液晶表示装置）の一例を示す。ゲート信号線駆動回路３０２及びソース信号線駆動回路３０３は、画素領域３０４が形成された基板３００上に一体形成されている。基板３００はインターフェース回路３０５を介してシステムバス３１０に接続される。基板３００とインターフェース回路３０５はＦＰＣ３２１により電気的に接続される。システムバスにはさらに、画像処理回路３０６、ＶＲＡＭ３０７、ＣＰＵ３１１、メモリ３０８及び外部装置と通信するためのインターフェース回路３０９などが接続されている。
【０００９】
なお、ＶＲＡＭとは画像データを一時的に格納するためのメモリである。また、インターフェース回路とは、信号のフォーマット変換や増幅等の外部装置との通信の仲介をする回路である。
【００１０】
図３（Ｂ）は、図３（Ａ）に示した線分ＡＢでの断面図を示す。また、画素領域及びゲート信号線駆動回路には複数のＴＦＴが含まれるが、ここでは代表的に、画素領域を形成するｎチャネル型ＴＦＴ、ゲート信号線駆動回路部を形成するｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを図示する。また、アクティブマトリクス方型液晶表示装置には反射型と透過型があるが、ここでは反射型のアクティブマトリクス型液晶表示装置の断面図を示す。
【００１１】
図３（Ｂ）において、ガラス基板３１２、対向基板３０１及びシール剤３１５により囲まれる空間に液晶３１４が充填されている。ガラス基板上に形成されるＴＦＴの上には、層間絶縁膜（平坦化膜）３１８が形成され、その上に画素ＴＦＴのドレイン電極と電気的に接続する反射電極３１７が形成され、その上に配向膜３１９が形成される。対向基板上には、まず平坦化膜３２２が形成され、その上に透明電極（ＩＴＯ）からなる対向電極３１３、そして配向膜３２０が形成される。
【００１２】
そして矢印で示すように、太陽光や室内灯などの外光が反射電極３１７に反射し、表示を認識する。これは屋外での使用が多いモバイル製品に用いられている。
【００１３】
また低温ポリシリコンプロセスにより形成される液晶表示装置では、ドライバ回路を構成する薄膜TFTは画素スイッチング素子と比較して設計ルールが微細なため、画素スイッチング素子とドライバ回路を、ＴＦＴ基板と対向基板にそれぞれ分離して形成するものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００１−８３５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述した表示装置を搭載した電子機器においては、ゲート信号線駆動回路及びソース信号線駆動回路以外のロジック回路は、画素基板とは別の基板に形成され、実装されている。
【００１６】
携帯型の電子機器の普及等を背景に、電子機器の小型化が重要な課題となっているが、画素領域とは別に、ＩＣチップを複数実装することが必要となる従来のような構成では小型化が難しい。理由の１つとして、ＩＣチップ内のロジック回路は小さくできても、実装するためのマージンが大きいことが挙げられる。
【００１７】
一方、小型化を実現するために実装するためのマージンを減らそうとすると、高度な実装技術が必要となり、コスト面、実装部分での信頼性において問題が生じてくる。
【００１８】
本発明では、小型化が可能なアクティブマトリクス型表示装置を提供することを課題とする。また、ＩＣ等を基板に接続する際に発生する、接続不良を低減したアクティブマトリクス型表示装置を提供することを課題とする。更に本発明のアクティブマトリクス型表示装置を備えた電子機器を提供することを課題とする。
【課題を解決するための手段】
【００１９】
そこで本発明は、アクティブマトリクス型表示装置において、液晶層又は発光層を挟んで、画素が形成される基板に対向する基板（以下、対向基板と表記する）上にＴＦＴを形成し、所望のロジック回路を作製する。
【００２０】
これを実現するために、本発明では画像を画素基板から見る構成とする。つまり、液晶素子を用いる場合には反射型の表示方式を、ＯＬＥＤ素子のような発光素子を用いる場合には下面出射方式を採用する。
【００２１】
本発明により、従来は外付けであったロジック回路を対向基板上に形成するアクティブマトリクス型表示装置の小型化を実現でき、またアクティブマトリクス型表示装置の狭額縁化も実現することも可能である。また、ＩＣ等の実装を大幅に削減することができ、実装面での信頼性が向上する。
【００２２】
また、本発明のアクティブマトリクス型表示装置は、装置を構成するロジック回路を対向基板上に形成するため、従来ＩＣと画素基板間を電気的に接続する際に用いられてきた、ＦＰＣ等の配線容量の大きな方法が避けられるため、消費電力が低減される。
【００２３】
なお、絶縁表面を有する基板上にＴＦＴを用いてロジック回路を作製する場合には、シリコン基板上で作製したロジック回路と比較して動作速度が問題になる場合が多い。従って、絶縁表面を有する基板上にＴＦＴを用いてロジック回路を作製する場合には、特に電界効果移動度やしきい値電圧という電気的特性において、優れた特性のＴＦＴを作製することが好ましい。
【００２４】
特に高移動度のＴＦＴを必要とする場合には、連続発振レーザを用いた半導体膜の結晶化又は活性化の方法を用いるとよい。このような高移動度のＴＦＴを作製するプロセスを用いることによって、より多様なロジック回路を、絶縁表面を有する基板上に作製することが可能となり、より小型で多様なアクティブマトリクス型表示装置が実現される。
【００２５】
また、本発明のアクティブマトリクス型表示装置は、画素（及びソース信号線駆動回路回路やゲート信号線駆動回路等の駆動回路）とロジック回路とを別の基板に作製するために、画素基板と対向基板のそれぞれに対して、最適なＴＦＴ構造や回路仕様を採用することができる。例えば、画素基板と対向基板とで、ＴＦＴのＬＤＤ構造を変えたり、電源電圧を変えたりすることも可能である。
【００２６】
なお、画素ＴＦＴの活性層に光が入射することにより画質が低下することを避けるために、画素ＴＦＴの下部に遮光膜を設けてもよい。
【００２７】
なお、本発明のいうアクティブマトリクス型表示装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、液晶表示装置や発光装置に代表される半導体表示装置や、半導体表示部を有する電子機器をその範疇に含む。なお、表示部とは、絶縁表面を有する基板上に電極又は薄膜トランジスタを形成してなる表示部を言い、例えば、液晶表示部、発光表示部その他のアクティブマトリクス型表示部をその範疇に含む。
【００２８】
また、本発明のいうロジック回路とは、トランジスタ、容量素子、抵抗素子等の回路素子によって構成された特定の機能を有する電気回路全体を指し、レジスタ、デコーダ、カウンタ、分周回路、メモリ、制御回路、ＣＰＵ等をその範疇に含む。また、電気回路とロジック回路とは同義で用いる。
【００２９】
特に、ロジック回路を、絶縁表面を有する基板上に形成するため、ＴＦＴがロジック回路の主な構成素子となる。なおＴＦＴとは、ＳＯＩ技術を用いて形成されるトランジスタの全体を含む。
【００３０】
本発明によって、絶縁表面を有する第１の基板と、前記第１の基板に対向する絶縁表面を有する第２の基板と、を有し、前記第１の基板は複数のトランジスタで構成される画素領域が設けられ、前記第２の基板は複数のトランジスタで構成される電気回路が設けられるアクティブマトリクス型表示装置であって、前記画素領域と、前記電気回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置が提供される。
【００３１】
本発明によって、絶縁表面を有する第１の基板と、前記第１の基板に対向する絶縁表面を有する第２の基板と、を有し、前記第１の基板は複数のトランジスタで構成される画素領域が設けられ、前記第２の基板は複数のトランジスタで構成される電気回路及びソース信号線駆動回路が設けられるアクティブマトリクス型表示装置であって、前記画素領域と、前記電気回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置が提供される。
【００３２】
本発明によって、絶縁表面を有する第１の基板と、前記第１の基板に対向する絶縁表面を有する第２の基板と、を有し、前記第１の基板は複数のトランジスタで構成される画素領域が設けられ、前記第２の基板は複数のトランジスタで構成される電気回路、ソース信号線駆動回路及びゲート信号線駆動回路が設けられるアクティブマトリクス型表示装置であって、前記画素領域と、前記電気回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置が提供される。
【００３３】
本発明によって、絶縁表面を有する第１の基板と、前記第１の基板に対向する絶縁表面を有する第２の基板と、を有し、前記第１の基板は複数のトランジスタで構成される画素領域、ソース信号線駆動回路及びゲート信号線駆動回路が設けられ、前記第２の基板は複数のトランジスタで構成される電気回路が設けられるアクティブマトリクス型表示装置であって、前記画素領域と、前記電気回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置が提供される。
【００３４】
また本発明において、前記第１の基板と前記第２の基板との間には、液晶素子又は発光素子が設けられていてもよい。
【００３５】
また本発明において、前記第１の基板に設けられたトランジスタと、前記第２の基板に設けられたトランジスタとは、前記液晶素子又は発光素子を介して対称な構造を有するようにに設けられていてもよい。
【００３６】
また本発明において、前記第１の基板上には透明電極が形成されており、前記第２の基板上には反射電極が形成されていてもよい。
【００３７】
また本発明において、前記第１の基板上に形成された第１のＴＦＴはＬＤＤ構造を有し、すなわちチャネル形成領域と、ソース領域及びドレイン領域との間に低濃度不純物領域を有し、且つ前記第２の基板上に形成された第２のＴＦＴはＬＤＤ構造を有さない、すなわちチャネル形成領域とソース領域及びドレイン領域とが接していてもよい。
【００３８】
また本発明において、前記第１の基板上に形成されたＴＦＴの第１の駆動電圧と前記第２の基板上に形成されたＴＦＴの第２の駆動電圧とは異なってもよい。
更に、前記第１の駆動電圧は、前記第２の駆動電圧よりも高くてもよい。
【００３９】
また本発明において、前記トランジスタは絶縁表面上に設けられた薄膜トランジスタであってもよい。
【００４０】
また本発明において、前記電気回路を構成する薄膜トランジスタの活性層は結晶性半導体膜（多結晶半導体膜）を有すると好ましい。
【００４１】
また本発明において、前記電気回路を構成する薄膜トランジスタの活性層は結晶性半導体膜を有し、前記結晶性半導体膜は、半導体膜に連続発振レーザ光を照射し、当該レーザ光を前記半導体膜に対して一方向に走査することによって得ると好ましい。
【００４２】
また本発明において、前記電気回路を構成する薄膜トランジスタのチャネル長方向と前記レーザ光の走査方向とのなす角は−３０°〜３０°であると好ましい。
【００４３】
また本発明において、前記電気回路を構成する薄膜トランジスタの活性層は結晶性半導体膜を有し、前記結晶性半導体膜を構成する結晶粒は一軸方向に延在することが好ましい。
【００４４】
また本発明において、前記電気回路を構成する薄膜トランジスタのチャネル方向と前記一軸方向とのなす角は−３０°〜３０°であることが好ましい。
【００４５】
また本発明において、前記第１の基板又は前記第２の基板は、プラスチック基板、ガラス基板あるいは石英基板のうちのいずれか一つであってもよい。
【００４６】
また本発明において、前記第２の基板上には、ＳＲＡＭ、ＤＲＡＭ、フレームメモリ、タイミング生成回路、画像処理回路、ＣＰＵ、ＤＳＰ及びマスクＲＯＭのいずれかが形成されていてもよい。
【００４７】
また本発明において、前記ＳＲＡＭの読み出しサイクル時間は２００ｎｓｅｃ以下、前記ＤＲＡＭの読み出しサイクル時間は１μｓｅｃ以下、前記画像処理回路の動作周波数は５ＭＨｚ以上、前記ＣＰＵの動作周波数は５ＭＨｚ以上、前記ＤＳＰの動作周波数は５ＭＨｚ以上であることが好ましい。
【００４８】
このように本発明は、画素基板には画素領域だけを設け、更に画素領域上方の対向基板に駆動回路及びロジック回路を形成することにより、画面サイズと同程度の非常に小型のアクティブマトリクス型表示装置、すなわち狭額縁化を達成するアクティブマトリクス型表示装置を実現する事も可能となる。
【発明の効果】
【００４９】
本発明ではアクティブマトリクス型表示装置において、対向基板上にＴＦＴを形成し、ロジック回路を作製する。これにより、ロジック回路から成る制御部を表示部と一体化した、小型化された半導体表示システムを実現する。また、画素基板以外のＩＣ基板の実装や基板間を電気的に接続する際のＦＰＣの実装等が不要となるので、これらの実装に関わる諸問題から開放される。
【図面の簡単な説明】
【００５０】
【図１】本発明のアクティブマトリクス型表示装置を示す図。
【図２】ゲート信号線駆動回路及びソース信号線駆動回路が画素基板上に形成された従来の表示装置を示す図。
【図３】アクティブマトリクス型表示装置を用いた従来のシステム構成例を示す図。
【図４】ゲート信号線駆動回路及びソース信号線駆動回路が外付けされた従来の表示装置を示す図。
【図５】本発明のアクティブマトリクス型表示装置の作製工程を示す図。
【図６】本発明のアクティブマトリクス型表示装置の作製工程を示す図。
【図７】レーザ照射時の光学系の模式図。
【図８】本発明により得られた結晶性半導体膜のＳＥＭ像。
【図９】本発明により得られた結晶性半導体膜のＳＥＭ像。
【図１０】本発明により得られた半導体膜のラマンスペクトル。
【図１１】本発明により得られた半導体膜を用いたＴＦＴの作製工程。
【図１２】本発明により得られたＴＦＴの電気的特性。
【図１３】本発明により得られた半導体膜を用いたＴＦＴの作製工程。
【図１４】本発明により得られたＴＦＴの電気特性。
【図１５】本発明により得られたＴＦＴの電気特性。
【図１６】本発明により得られたＴＦＴの電気特性。
【図１７】本発明のアクティブマトリクス型表示装置の一例を示すブロック図。
【図１８】本発明のアクティブマトリクス型表示装置の一例を示すブロック図。
【図１９】本発明のアクティブマトリクス型表示装置の一例を示すブロック図。
【図２０】本発明のアクティブマトリクス型表示装置の一例を示すブロック図。
【図２１】本発明のアクティブマトリクス型表示装置を用いた電子機器を示す図。
【図２２】本発明のアクティブマトリクス型表示装置を示す図。
【図２３】本発明のアクティブマトリクス型表示装置を示す図。
【発明を実施するための形態】
【００５１】
（実施の形態１）
本発明の表示部を有するアクティブマトリクス型表示装置の一形態を、図１を用いて説明する。
【００５２】
図１（Ａ）は、液晶層がガラス基板（画素基板）４００と対向基板４０６とによって挟まれてなるアクティブマトリクス方式液晶表示部を有するアクティブマトリクス型表示装置の模式図を示す。図１（Ａ）において、ガラス基板４００上には、画素領域４０１及びゲート信号線駆動回路４０２が、対向基板４０６上には、ソース信号線駆動回路４０３及びロジック回路４０４が、それぞれ形成されている。また、図１（Ｂ）は、図１（Ａ）の面ＡＢＣＤにおける断面図である。
【００５３】
図１（Ｂ）において、ガラス基板４００上に形成された画素領域４０１とゲート信号線駆動回路４０２と、及び対向基板４０６上に形成されたソース信号線駆動回路４０３とロジック回路４０４と、を囲むようにしてシール剤４０５が設けられている。ガラス基板（画素基板）４００とシール剤４０５と対向基板４０６とで囲まれた空間に液晶４０７が充填されている。
【００５４】
また、画素領域４０１と、ゲート信号線駆動回路４０２、ソース信号線駆動回路４０３及びロジック回路４０４は複数のＴＦＴによって主に構成されている。
図１（Ｂ）では、ゲート信号線駆動回路を代表してＴＦＴ４１４を、画素領域を代表して画素ＴＦＴ４１３を、ソース信号線駆動回路及びロジック回路を代表してＴＦＴ４１５を図示した。
【００５５】
本実施の形態では、ガラス基板４００上に形成されたゲート信号線駆動回路４０２に含まれるＴＦＴ４１４には、公知の方法で作製されたｐチャネル型ＴＦＴあるいはｎチャネル型ＴＦＴが用いられ、画素ＴＦＴ４１３には公知の方法で作製されたｎチャネル型ＴＦＴが用いられる。
【００５６】
ゲート信号線駆動回路４０２に含まれるＴＦＴ４１４及び画素ＴＦＴ４１３上には層間絶縁膜（平坦化膜）４１６が形成され、その上に画素ＴＦＴ４１３のドレインと電気的に接続する画素電極４１１が形成され、その上に配向膜４１８が形成される。
【００５７】
次に対向基板を用意する。
【００５８】
対向基板４０６上に形成されたソース信号線駆動回路及びロジック回路を代表とするＴＦＴ４１５には、公知の方法、又は高速動作が要求される場合には、連続発振レーザを用いるレーザ結晶化の方法を用いて作製されたｐチャネル型ＴＦＴあるいはｎチャネル型ＴＦＴが用いられる。対向基板４０６上に形成されたＴＦＴ４１５の上には、層間絶縁膜４１７が形成される。
【００５９】
そして、層間絶縁膜４１７の上に反射電極４１０、配向膜４１９が形成される。
【００６０】
あるいは、対向基板４０６に設けられたＴＦＴ４１５について、図１（Ｃ）に示すように、ソース信号線駆動回路又はロジック回路を形成するＴＦＴ４２３を対向基板の上面とは反対側の面（液晶材料と接しない側の面）に形成し、ＴＦＴ４２３の下部に反射電極４２０、配向膜４２１を形成してもよい。すなわち、ＴＦＴ４２３をＴＦＴ４１３及びＴＦＴ４１４と同様に活性層の上方にゲート電極を形成し、対向基板４０６の下部に反射電極４２０、配向膜４２１を形成してもよい。
【００６１】
こうして用意されたガラス基板４００と対向基板４０６は、シール剤４０５で貼り合わせる。ガラス基板４００と対向基板４０６の間は、スペーサ（図示せず）により一定の間隔に保たれる。
【００６２】
なお、図１では図示していないが、カラーフィルターや偏向板を適宜設ける。
【００６３】
以上のようにして、画素電極４１１、液晶４０７、及び反射電極４１０を有する液晶セルが形成される。本実施の形態において、液晶セルの対向基板上には、所望のロジック回路４０４やソース信号線駆動回路４０３が形成されている点が特徴である。
【００６４】
なお、ロジック回路４０４としては、タイミングジェネレータ、ＳＲＡＭ、ＤＲＡＭ、画像処理回路、外部インターフェース回路、ＣＰＵ、ＤＳＰ、グラフィックアクセラレータ等が挙げられる。
【００６５】
また、対向基板と画素基板とに設けられた各ＴＦＴや各配線の接続方法としては、公知のどのような方法を用いても良い。例えば、いったんＦＰＣを介して接続しても良いし、画素基板と対向基板上の入出力端子が共に液晶層側に形成されている場合（例えば、図１（Ｂ）の場合）には、ＦＰＣを介さずに、導電性フィラーを含む異方導電性フィルムによって直接接続してもよい。また、対向基板上の入出力端子が液晶層と反対側に形成されている場合（例えば、図１（Ｃ）の場合）には、ワイヤボンディング法等によって接続してもよい。
【００６６】
また、対向基板や画素基板間からの他の半導体部品への入出力端子は必要に応じて設けられ、ＦＰＣ等を介して他の半導体部品と接続される。勿論、入出力端子は基板４００及び対向基板４０６の四辺のどこから取り出しても構わない。また接続方法は公知のどのような方法であってもよい。
【００６７】
本実施の形態では、ゲート信号線駆動回路と画素を基板４００上に、ソース信号線駆動回路とロジック回路を対向基板４０６上に形成する場合を示したが、本発明はこれに限定されない。ゲート信号線駆動回路及びソース信号線駆動回路の両方を、ガラス基板（画素基板）４００上に形成しても良いし、ゲート信号線駆動回路及びソース信号線駆動回路の両方を、対向基板４０６上に形成しても良い。あるいは、画素が形成されたガラス基板と対向基板を接続するＦＰＣにＴＡＢで実装するというような構成であっても構わない。本発明の半導体装置や半導体表示装置がとり得る形態は様々であるが、本発明の本質は、対向基板の任意の領域に、ソース信号線駆動回路あるいはゲート信号線駆動回路といった駆動回路又は任意のロジック回路を形成する形態にある。
【００６８】
特に、画素基板には画素領域だけを設け、更に画素領域上方の対向基板に駆動回路及びロジック回路を形成することにより、画面サイズと同程度の非常に小型、すなわち狭額縁化を達成するアクティブマトリクス型表示装置を実現する事も可能となる。
【００６９】
なお、本実施の形態では、表示部を有する電子機器（つまり半導体表示装置）
として、液晶表示部を用いたものを示したが、電界が生じると発光する有機化合物層を、陽極及び陰極で挟んだ構造を有する素子（例えばＯＬＥＤ素子）を、画素ごとに発光素子として用いた発光表示部であってもよい。
【００７０】
なお、ＯＬＥＤ素子には、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）
を利用するものとが含まれる。
【００７１】
また、本の実施の形態において、画素基板及び対向基板としてガラス基板を用いてもよいし、ＴＦＴの作製工程の処理温度に耐えうるプラスチック基板を用いてもよい。
【００７２】
また、本発明の実施の形態において、ＴＦＴの構造として、トップゲート型（プレーナー型）、ボトムゲート型（逆スタガ型）、あるいはチャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有する、デュアルゲート型のいずれの構造とすることも可能である。
【００７３】
このように、本発明のアクティブマトリクス型表示装置は、対向基板上にＴＦＴを作製することによって、従来は表示部を構成する基板とは異なる基板上に形成され実装されていたロジック回路を、対向基板上に形成することを特徴とする。その結果、小型のアクティブマトリクス型表示装置を実現する事ができると共に、ＩＣチップ等の実装を大幅に簡略化することが可能となり、実装面での信頼性を向上する事ができる。
【００７４】
（実施の形態２）
ガラス基板上にＴＦＴを形成する場合には、主に、活性層としてアモルファスシリコンを用いる場合と、ポリシリコンを用いる場合とがある。ロジック回路の動作速度の観点からは、ＴＦＴの電界効果移動度が高いことが好ましく、アモルファスＴＦＴよりもポリシリコンＴＦＴでロジック回路を形成することが好ましい。一方、用途上、ロジック回路の高速動作が必要とならない場合には、簡単なプロセスかつ低コストで形成されるアモルファスＴＦＴを用いることが好ましい。
【００７５】
例えば、画素が形成される基板上にゲート信号線駆動回路又はソース信号線駆動回路を一体形成しないならアモルファスＴＦＴ、一体形成するならポリシリコンＴＦＴが好ましい。一体形成する例として、画素基板上に画素部、ソース信号線駆動回路及びゲート信号線駆動回路を設け、対向基板にロジック回路を設ければよい。更に対向基板においても、動作速度を考慮して、アモルファスシリコンとポリシリコンを使い分けてもよい。
【００７６】
さらに複雑なロジック回路を形成する場合には、必要に応じて、より高い電界効果移動度を実現できるプロセスを用いてＴＦＴを作製することが好ましい。例えば、特開平７−１８３５４０号公報において開示されている金属触媒を用いた半導体膜の熱結晶化の方法又は連続発振レーザを用いた半導体膜の結晶化法、更にはそれらを合わせた方法で作製されたＴＦＴを用いることができる。
【００７７】
（実施の形態３）
本発明のアクティブマトリクス型表示装置は、画素とロジック回路とを別の基板に作製するために、画素基板と対向基板のそれぞれに対して、最適なＴＦＴ構造や回路仕様を採用することができる。本実施の形態では、対向基板上のロジック回路と画素基板上のロジック回路とで、ＴＦＴ構造や回路の駆動電圧が異なる形態について説明する。
【００７８】
通常、画素領域と画素を駆動する駆動回路は、素子に必要な電圧より高い電源電圧を必要とするため、ロジック回路に必要な電源電圧よりも高い場合が多い。
例えば、ロジック回路では３Ｖ〜５Ｖの電源が必要であるのに対して、液晶表示部では１６Ｖ程度、ＥＬ表示部では１２Ｖ程度が必要となる。
【００７９】
本発明において、例えば、対向基板の電源は５Ｖ、画素基板の電源は１６Ｖとし、基板によって異なる電源電圧を選択することができる。その場合には、動作電圧による信頼性を考慮して、対向基板上に形成するＴＦＴはシングルドレイン構造とし、画素基板上に形成するＴＦＴはＬＤＤを有する（チャネル形成領域とソース及びドレイン領域との間に低濃度不純物領域を有する）信頼性の高い構造とすることも好ましい。
【００８０】
また、対向基板上のＴＦＴと、画素基板上のＴＦＴとにおいて、ゲート構造だけでなく活性層や配線構造を含めて独立に最適化することができる。
【００８１】
例えば、対向基板に形成されたロジック回路の駆動周波数が、画素基板上で必要となる駆動周波数より高い場合には、画素基板上では通常のポリシリコンを活性層（活性層は薄膜トランジスタのチャネル形成領域、ソース領域及びドレイン領域を含む）とするＴＦＴを用い、対向基板上では連続発振レーザを用いて結晶化を行った活性層を有するＴＦＴを用いる構成とすることも好ましい。
【００８２】
また、例えば、駆動回路は対向基板上に形成し、画素基板上には画素ＴＦＴだけを作製する構成とし、画素基板上のＴＦＴはアモルファスシリコンを活性層とするＴＦＴを用い、対向基板上では通常のポリシリコンあるいは連続発振レーザを用いて結晶化を行った活性層を有するＴＦＴを用いる構成とすることも可能である。
【００８３】
また、例えば、画素基板上には画素領域と駆動回路を形成し、対向基板上にはＣＰＵ等の複雑なロジック回路を形成する場合には、画素基板上ではゲート配線と１層のメタル配線構造とし、対向基板上ではゲート配線と２層以上のメタル配線構造ととすることも好ましい。
【００８４】
このように、画素基板上の画素あるいは駆動回路と、対向基板上のロジック回路と、をそれぞれ最適なＴＦＴ構造や電源電圧とすることで、処理速度の高速化、アクティブマトリクス型表示装置の高性能化を実現することができる。
【００８５】
（実施の形態４）
本明細書ではＣＭＯＳ回路で構成される駆動回路部と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素領域（画素部）とが同一基板（画素基板）上に形成された場合の基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施の形態では、アクティブマトリクス基板の作製工程及びアクティブマトリクス基板を備える液晶表示装置の作製工程について図５、図６を用いて説明する。
【００８６】
基板５０００は、石英基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。
本実施の形態ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【００８７】
次いで、図５（Ａ）に示すように基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施の形態の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【００８８】
本実施の形態では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００ｎｍ(好ましくは５０〜１００ｎｍ)の厚さに形成する。
本実施の形態では、窒化酸化珪素膜５００１ａを５０ｎｍの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００ｎｍ(好ましくは１００〜１５０ｎｍ)の厚さに形成する。本実施の形態では、酸化窒化珪素膜５００１ｂを１００ｎｍの厚さに形成した。
【００８９】
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００２〜５００５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５〜８０ｎｍ(好ましくは３０〜６０ｎｍ)の厚さで半導体膜を成膜すればよい。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させればよい。
【００９０】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振又はパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー(基本波１０６４ｎｍ)の第２高調波(５３２ｎｍ)や第３高調波(３５５ｎｍ)を適用する。
【００９１】
また出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状又は楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ/ｃｍ2程度(好ましくは０．１〜１０ＭＷ/ｃｍ2)が必要である。そして、１０〜２０００[cm／s]程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【００９２】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザエネルギー密度を１００〜７００ｍＪ/ｃｍ2(代表的には２００〜３００ｍＪ/ｃｍ2)とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Ｈｚとし、レーザエネルギー密度を３００〜１０００ｍＪ/ｃｍ2(代表的には３５０〜５００ｍＪ/ｃｍ2)とすると良い。そして幅１００〜１０００μｍ(好ましくは幅４００μｍ)で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を５０〜９８％として行っても良い。
【００９３】
特に、レーザ結晶化を用いる場合には、連続発振レーザを用いる方法で半導体膜を形成することにより、単結晶半導体を用いたＴＦＴと同程度の電界効果移動度を有するＴＦＴが得られる。
【００９４】
なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いてもよい。
【００９５】
そこで本実施の形態では、プラズマＣＶＤ法を用いて、膜厚５５ｎｍの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(５００℃、１時間)を行った後、熱結晶化(５５０℃、４時間)を行って結晶質珪素膜を形成した。
【００９６】
しかしながら本実施の形態では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００ｎｍの非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減又は除去することができる。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜５００５を形成した。
【００９７】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロン又はリン)のドーピングを行ってもよい。
【００９８】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施の形態では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５ｎｍの厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層又は積層構造として用いても良い。
【００９９】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波(１３．５６ＭＨｚ)電力密度０．５〜０．８Ｗ/ｃｍ2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【０１００】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００ｎｍの第１の導電膜５００７と、膜厚１００〜４００ｎｍの第２の導電膜５００８とを積層形成する。本実施の形態では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜５００８を積層形成した。
【０１０１】
本実施の形態では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法により形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法により形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施の形態では、高純度のＷ(純度９９．９９９９％)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【０１０２】
なお本実施の形態では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１０３】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図５(Ｂ))
【０１０４】
本実施の形態では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０ＷのＲＦ(１３．５６ＭＨｚ)電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０１０５】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０ＷのＲＦ(１３．５６ＭＨｚ)電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングが行われた。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１０６】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることによる基板側に印加するバイアス電圧の効果により、第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【０１０７】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。(図５(Ｃ))第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４ｓｃｃｍとし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０ＷのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。
こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａは、ほとんどエッチングされない。
【０１０８】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14／ｃｍ2とし、加速電圧を４０〜８０ｋｅＶとして行う。本実施の形態ではドーズ量を５．０×１０13／ｃｍ2とし、加速電圧を５０ｋｅＶとして行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施の形態ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20／ｃｍ3の濃度範囲でＮ型を付与する不純物元素が添加された。
【０１０９】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15／ｃｍ2とし、加速電圧を６０〜１２０ｋｅＶとして行う。本実施の形態では、ドーズ量を３．０×１０15／ｃｍ2とし、加速電圧を６５ｋｅＶとして行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１９ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１９ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。続いて第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０15〜１×１０17／ｃｍ2とし、加速電圧を５０〜１００ｋｅＶとして行う。
【０１１０】
上記の第２及び第３のドーピング処理を行った結果、図５（Ｄ）に示すように、第１の導電層と重なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６には１×１０18〜５×１０19／ｃｍ3の濃度範囲でＮ型を付与する不純物元素を添加された。また第３の不純物領域(Ｎ＋領域)５０２５、５０２８には１×１０19〜５×１０21／ｃｍ3の濃度範囲でＮ型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施の形態では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施の形態では、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよぶ。
【０１１１】
なお本実施の形態では、第２乃び３のドーピング処理により、第２の不純物領域(Ｎ−領域)５０２６及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、１回あるいは複数回のドーピング処理で形成しても良い。
【０１１２】
次いで図６(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第４のドーピング処理を行う。第４のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)及び第５の不純物領域(Ｐ−領域)が形成される。本実施の形態の第４のドーピング処理では、ジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16／ｃｍ2とし、加速電圧を８０ｋｅＶとした。そして第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【０１１３】
なお、第４のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【０１１４】
ここで、第１乃至第３のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５にはそれぞれリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５のいずれの領域においても、第４のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21／ｃｍ3となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域として問題なく機能する。
【０１１５】
なお本実施の形態では、第４のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１１６】
次いで図６(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法又はスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施の形態では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層又は積層構造として用いても良い。
【０１１７】
次いで、図６(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中、４００〜７００℃で行えばよく、本実施の形態では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、又はラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０１１８】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施の形態のように配線等を保護するため第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０１１９】
上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【０１２０】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０１２１】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０１２２】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。
また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
【０１２３】
本実施の形態では、膜厚１.６μｍのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０１２４】
次いで、ドライエッチング又はウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、及びゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【０１２５】
続いて、各不純物領域とそれぞれ電気的に接続する配線５０３８〜５０４１及び画素電極５０４２を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でも良いし、三層以上の積層構造にしても良い。また、配線材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成しても良いが、反射性に優れた材料を用いることが望ましい。
【０１２６】
続いて、画素電極５０４２を少なくとも含む部分上に配向膜５０４３を形成しラビング処理を行う。なお、本実施の形態では配向膜５０４３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５０４５を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。また、配向膜５０４３を形成する前に、適宜カラーフィルターを形成してもよい。
【０１２７】
次いで、ロジック回路を形成した対向基板５０４６を用意する。
【０１２８】
ガラス基板５０００上に下地膜形成、半導体層形成、ゲート絶縁膜形成、第１及び第２の導電層形成、第１及び第２のエッチング処理、第１乃至第４のドーピング処理、第１及び第２の層間絶縁膜形成、配線、コンタクトホール形成が施されたのと同様な方法で、あるいは必要に応じて以下の実施の形態５及び６に示す方法で形成した半導体膜を用いて、対向基板５０４６上にＴＦＴが作製される。
【０１２９】
次いで、平坦化膜５０５０上に反射電極５０５１を少なくとも画素領域に形成し、対向基板の全面に配向膜５０５２を形成し、ラビング処理を施した。
【０１３０】
そして、画素領域と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５０４４で貼り合わせる。シール材５０４４にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０５３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５３には公知の液晶材料を用いれば良い。このようにして図６（Ｄ）に示す液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板又は対向基板を所望の形状に分断する。さらに、偏光板及びＦＰＣ（図示せず）を貼りつけてもよい。
【０１３１】
なお、本実施の形態は実施の形態１乃至３と組み合わせて実施することが可能である。
【０１３２】
（実施の形態５）
本実施の形態では、本発明のアクティブマトリクス型表示装置が有するＴＦＴの半導体からなる活性層を作製する上で、半導体膜を結晶化する手法の例を示す。
【０１３３】
ガラス基板上に下地膜として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行った。
【０１３４】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜を照射した。
【０１３５】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。こうして、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。本実施の形態では、ＹＶＯ4レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射した。
【０１３６】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図７に示す。
【０１３７】
レーザ７０１から射出されたレーザ光（ＹＶＯ4レーザの第２高調波）は、ミラー７０２を経由して、凸レンズ７０３に入射する。レーザ光は凸レンズ７０３に対して斜めに入射させる。このようにすることで、非点収差などの収差により焦点位置がずれ、照射面又はその近傍において楕円状ビーム７０６を形成することができる。
【０１３８】
そして、このようにして形成される楕円状ビーム７０６を照射しながら、例えば７０７で示す方向又は７０８で示す方向にガラス基板７０５を移動させた。こうして、ガラス基板７０５上に形成された半導体膜７０４において、楕円状ビーム７０６を相対的に移動させながら照射した。
【０１３９】
なお、楕円状ビーム７０６の相対的な走査方向は、楕円状ビーム７０６の長軸に垂直な方向とした。
【０１４０】
本実施の形態では、凸レンズ７０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板７０５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行った。
【０１４１】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより５００倍にて表面を観察した結果を図８に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図８は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０１４２】
このように、本実施の形態の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜を半導体活性層として用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１４３】
さらに、ＴＦＴをそのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）
、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１４４】
なお、半導体膜の広い範囲に楕円状ビーム７０６を照射するため、楕円状ビーム７０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム７０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１４５】
楕円状ビーム７０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図８に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム７０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図８に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム７０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１４６】
このとき、オーバーラップ率ＲO.L［％］を式１で定義する。
【０１４７】
ＲO.L＝（１−ｄ／Ｄ）×１００・・・式１
【０１４８】
本実施の形態では、オーバーラップ率ＲO.Lを０［％］とした。
【０１４９】
（実施の形態６）
本実施の形態では、本発明のアクティブマトリクス型表示装置が有するＴＦＴの半導体からなる活性層を作製する上で、半導体膜を結晶化する手法において、実施の形態５とは異なる例を示す。
【０１５０】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施の形態５と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。続いて、レーザアニール法により、半導体膜の結晶性の向上を行った。
【０１５１】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図７で示した光学系における凸レンズ７０３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成した。ガラス基板７０５を５０ｃｍ／ｓの速度で移動させながら、前記楕円ビームを照射して、半導体膜の結晶性の向上を行った。
【０１５２】
なお、楕円状ビーム７０６の相対的な走査方向は、楕円状ビーム７０６の長軸に垂直な方向とした。
【０１５３】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより５００倍にて表面を観察した。その結果を図９に示す。図９は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０１５４】
このように、本実施の形態を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１５５】
さらに、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１５６】
なお、半導体膜の広い範囲に楕円状ビーム７０６を照射するため、楕円状ビーム７０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（スキャン）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム７０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。すなわち実施の形態５と同様に、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶ。
【０１５７】
楕円状ビーム７０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図９に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム７０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図９に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１５８】
このとき、式１と同様に、オーバーラップ率ＲO.L［％］を定義する。本実施の形態では、オーバーラップ率ＲO.Lを０［％］とした。
【０１５９】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図１０に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図１０に点線で示した。
【０１６０】
本実施の形態の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は、６．１６ｃｍ-1である。
【０１６１】
図１０の結果により、本実施の形態に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【０１６２】
（実施の形態７）
本実施の形態では、実施の形態５に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１１を用いて説明し、更にそれらＴＦＴの電気的特性について、図１２を用いて説明する。
【０１６３】
本実施の形態では基板２０として、ガラス基板を用い、ガラス基板上に下地膜２１として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜２１上に半導体膜２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図１１（Ａ））
【０１６４】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図７で示した光学系における凸レンズ７０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜２３に照射した。（図１１（Ｂ））
【０１６５】
そして、第１のドーピング処理を行う。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。（図１１（Ｃ））
【０１６６】
続いて、パターニングを行って、半導体膜２４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成する。次いで、ゲート絶縁膜２７上に導電膜として膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を積層形成する。（図１１（Ｄ））
【０１６７】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。
【０１６８】
そして、レジストからなるマスクを除去し、新たにマスク３３を形成して第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。この場合、導電層３０、３１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域３４が形成される。本実施の形態では第２のドーピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施の形態では、材料ガス（原料ガス）としてフォスフィン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１１（Ｅ））
【０１６９】
次いで、レジストからなるマスク３３を除去した後、新たにレジストからなるマスク３５を形成して第３のドーピング処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域３６を形成する。導電層３０、３１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域３６を形成する。本実施の形態では第３のドーピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施の形態では、材料ガスとしてジボラン（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１１（Ｆ））
【０１７０】
以上までの工程で、それぞれの半導体層に不純物領域３４、３６が形成される。
【０１７１】
次いで、レジストからなるマスク３５を除去して、プラズマＣＶＤ法により第１の層間絶縁膜３７として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、N＝３．５％）を形成した。
【０１７２】
次いで、熱処理により、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。本実施の形態ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。
（図１１（Ｇ））
【０１７３】
次いで、第１の層間絶縁膜３７上に無機絶縁膜材料又は有機絶縁物材料から成る第２の層間絶縁膜３８を形成する。本実施の形態では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【０１７４】
そして、熱処理を行うと水素化処理を行うことができる。本実施の形態では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【０１７５】
続いて、各不純物領域とそれぞれ電気的に接続する配線３９を形成する。本実施の形態では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１１（Ｈ））
【０１７６】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。
【０１７７】
これらの電気的特性を測定した結果を図１２に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１２（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図１２（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１２において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、電界効果移動度（μＦＥ）は点線で示している。
【０１７８】
本実施の形態を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図１２に示したように電気的特性の良いＴＦＴが得られる。特に電界効果移動度が、ｎチャネル型ＴＦＴにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２０５ｃｍ2／Ｖｓとなることがわかる。このようなＴＦＴを用いてアクティブマトリクス型表示装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１７９】
（実施の形態８）
本実施の形態では、実施の形態７とは異なる方法で半導体膜の結晶化を行い、前記半導体膜を用いてＴＦＴを作製した例について、図１３を用いて説明し、それらＴＦＴの電気的特性について図１４〜図１６を用いて説明する。
【０１８０】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施の形態７と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した。（図１３（Ａ））
【０１８１】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４２を得た。（図１３（Ｂ））
【０１８２】
続いて、レーザアニール法により、半導体膜４２の結晶性の向上を行う。
【０１８３】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図７で示した光学系における凸レンズ７０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓ又は５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４２の結晶性の向上を行った。こうして半導体膜４３を得た。（図１３（Ｃ））
【０１８４】
図１３（Ｃ）の半導体膜の結晶化の後の工程は、実施の形態７において示した図１１（Ｃ）〜図１１（Ｈ）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。これらの電気的特性を測定した。
【０１８５】
上記工程によって作製したＴＦＴの電気的特性を、図１４、図１５、図１６に示す。
【０１８６】
図１４（Ａ）及び図１４（Ｂ）に、図１３（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１４（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１４（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。また、図１５（Ａ）及び図１５（Ｂ）に、図１３（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１５（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１５（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１８７】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１４、図１５において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、電界効果移動度（μＦＥ）は点線で示している。
【０１８８】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０１８９】
そのため、図１４及び図１５に示したように電気的特性の良いＴＦＴが得られる。特に電界効果移動度が、図１４ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖｓ、また、図１５ではｎチャネル型ＴＦＴにおいて５９５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いてアクティブマトリクス型表示装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１９０】
また、図１６に、図１３（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴであって、図１５と異なるＴＦＴを測定した電気的特性を示す。図１６（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１６（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１９１】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０１９２】
図１６に示したように電気的特性の良いＴＦＴが得られる。特に電界効果移動度が、図１６（Ａ）に示したｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図１６（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置や半導体表示装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１９３】
（実施の形態９）
図１７は対向基板１７０５上にロジック回路を形成したアクティブマトリクス型表示装置の一例を示したものである。
【０１９４】
図１７に示した表示部を有するアクティブマトリクス型表示装置の動作について説明する。図１７には、対向基板１７０５上に設けられた画像処理回路１７００、ワークメモリ１７０１、ゲート信号線駆動回路１７０２、ソース信号線駆動回路１７０３、フレームメモリ１７０４、ＤＳＰ（Digital Signal Processor）
１７０６を示す。そして、インターフェース回路を介して外部装置から受け取ったデータは、画像処理回路で画像データの処理を行う。デジタル信号の処理はＤＳＰ１７０６が行う。画像処理回路１７００は制御信号あるいは画像データを作成する際のデータの一時的な格納場所であるワークメモリ１７０１との間で、随時データの読み書きを行う。さらに、画像処理回路１７００はフレームメモリ１７０４に二次元的にアクセスし、ディスプレイに表示すべき画像データを書き込む。フレームメモリ１７０４に書き込まれた画像データは、ゲート信号線駆動回路１７０２及びソース信号線駆動回路１７０３により画素に表示される。
【０１９５】
本実施の形態において、実施の形態５乃至８で示した方法で形成した半導体膜を用いて対向基板１７０５上のＴＦＴを作製することにより、ＤＳＰ１７０６及び画像処理回路１７００は５ＭＨｚ以上の動作速度を実現できる。また、ワークメモリ１７０１やフレームメモリ１７０４として、ＳＲＡＭやＤＲＡＭが用いられるが、ＳＲＡＭの場合２００ｎｓｅｃ以下、ＤＲＡＭの場合１μｓｅｃ以下の読み出しサイクル時間が実現される。
【０１９６】
ただし、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０１９７】
なお、本実施の形態のロジック回路は実施の形態１乃至４と組み合わせて実施することが可能である。
【０１９８】
（実施の形態１０）
図１８は対向基板１８０５上にロジック回路を形成したアクティブマトリクス型表示装置の一例を示したものである。
【０１９９】
図１８に示した表示部を有する半導体装置の動作について説明する。タイミング生成回路（タイミングジェネレータ）１８００で、ゲート信号線駆動回路１８０１及びソース信号線駆動回路１８０２の動作タイミングを決めるクロック信号を生成する。階調電源生成部１８０４で、階調基準を決める電圧を出力する。フォーマット変換部１８０３で、圧縮符号化された入力信号の伸長復号、画像の補間やリサイズなどの画像処理が行われる。フォーマット変換された画像データは、ゲート信号線駆動回路１８０１及びソース信号線駆動回路１８０２により画素に表示される。
【０２００】
ただし、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０２０１】
なお、本実施の形態のロジック回路のＴＦＴは実施の形態５乃至８に記載の方法で作製すればよい。また本実施の形態のロジック回路は実施の形態１乃至４と組み合わせて実施することが可能である。
【０２０２】
（実施の形態１１）
図１９は対向基板１９０４上に第１のゲート信号線駆動回路１９０１、第２のゲート信号線駆動回路１９０３及び、第１のソース信号線駆動回路１９００、第２のソース信号線駆動回路１９０２が、基板の４辺に沿うように形成された、アクティブマトリクス型表示装置の一例を示したものである。本実施の形態では、第１のゲート信号線駆動回路及び第１のソース信号線駆動回路で背景画の表示を行い、第２のゲート信号線駆動回路及び第２のソース信号線駆動回路で背景画の表示とは独立にテキストモードの表示を行う。
【０２０３】
なお、駆動回路の分割数や配置方法は上記の方法に限定されない。また、駆動回路のうちの一部が外付けで実装されていてもよい。
【０２０４】
なお、本実施の形態のロジック回路のＴＦＴは実施の形態５乃至８に記載の方法で作製すればよい。また本実施の形態のロジック回路は実施の形態１乃至４と組み合わせて実施することが可能である。
【０２０５】
（実施の形態１２）
図２０は、本発明の表示装置を利用した携帯ゲーム機の表示部において、対向基板２００８上に形成されたロジック回路のブロック図を示したものである。
【０２０６】
図２０に示した表示部を有するアクティブマトリクス型表示装置の動作について説明する。インターフェース回路２００１を介して、対向基板２００８上にない外部装置からシステムバス２００５にデータが送られる。外部装置としては、たとえばＲＯＭやキーボードなどが挙げられる。外部装置との通信はＣＰＵ２０００で制御される。データはシステムバス２００５を経由して、メモリ２００２に格納される。さらに、データは画像処理回路２００３により画像処理が施され、ＶＲＡＭ２００４に格納される。ＶＲＡＭ２００４に格納された画像データは、ゲート信号線駆動回路２００６及びソース信号線駆動回路２００７によって画素に表示される。
【０２０７】
本実施の形態において、実施の形態５乃至８で示した方法で形成した半導体膜を用いて対向基板２００８上のＴＦＴを作製することにより、５ＭＨｚ以上の動作周波数をもつＣＰＵ２０００を実現できる。また、メモリ２００２及びＶＲＡＭ２００４として、ＳＲＡＭやＤＲＡＭが用いられるが、ＳＲＡＭの場合２００ｎｓｅｃ以下、ＤＲＡＭの場合１μｓｅｃ以下の読み出しサイクル時間が実現される。
【０２０８】
ただし、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０２０９】
なお、本実施の形態のロジック回路は、実施の形態１乃至４と組み合わせて実施することが可能である。
【０２１０】
（実施の形態１３）
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２１に示す。
【０２１１】
図２１（Ａ）は表示装置であり、筐体２１０１、支持台２１０２、表示部２１０３を含む。本発明は表示部２１０３を有する表示装置に適用が可能である。
【０２１２】
図２１（Ｂ）はビデオカメラであり、本体２１１１、表示部２１１２、音声入力２１１３、操作スイッチ２１２１、バッテリー２１１５、受像部２１１６などによって構成されている。本発明は表示部２１１２を有する表示装置に適用が可能である。
【０２１３】
図２１（Ｃ）はノート型のパーソナルコンピュータであり、本体２１２１、筐体２１２２、表示部２１２３、キーボード２１２４などによって構成されている。本発明は表示部２１２３を有する表示装置に適用が可能である。
【０２１４】
図２１（Ｄ）は携帯情報端末であり、本体２１３１、スタイラス２１３２、表示部２１３３、操作ボタン２１３４、外部インターフェース２１３５などによって構成されている。本発明は表示部２１３３を有する表示装置に適用が可能である。
【０２１５】
図２１（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体２１４１、表示部２１４２、操作スイッチ２１４３、２１４４などによって構成されている。本発明は表示部２１４２を有する表示装置に適用が可能である。
また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。
【０２１６】
図２１（Ｆ）はデジタルカメラであり、本体２１５１、表示部（Ａ）２１５２、接眼部２１５３、操作スイッチ２１５４、表示部（Ｂ）２１５５、バッテリー２１５６などによって構成されている。本発明は表示部（Ａ）２１５２及び表示部（Ｂ）２１５５を有する表示装置に適用が可能である。
【０２１７】
図２１（Ｇ）は携帯電話であり、本体２１６１、音声出力部２１６２、音声入力部２１６３、表示部２１６４、操作スイッチ２１６５、アンテナ２１６６などによって構成されている。本発明は表示部２１６４を有する表示装置に適用が可能である。
【０２１８】
これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。
【０２１９】
なお、本実施の形態に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０２２０】
本実施の形態は、実施の形態１乃至１２に記載のＴＦＴの作製方法やロジック回路を自由に組み合わせて実施することが可能である。
【０２２１】
（実施の形態１４）
本実施の形態では、画素基板上に画素部、ソース信号線駆動回路及びゲート信号線駆動回路を一体形成し、対向基板にロジック回路を設ける場合を説明する。
【０２２２】
図２２（Ａ）には、画素基板５００に画素部５０１、ソース信号線駆動回路５０２及びゲート信号線駆動回路５０３（以下、ソース信号線駆動回路及びゲート信号線駆動回路を駆動回路と表記する）が設けられている。また、対向基板５０５にロジック回路の一例であるＣＰＵ５０６が設けられている。
【０２２３】
また画素部５０１においてソース線とゲート線とが交差する各画素、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３、ＣＰＵ５０５はそれぞれＴＦＴが設けられており、実施の形態４乃至１３のいずれかの記載を参照してＴＦＴを作製すればよい。
【０２２４】
なお、画素基板５００と対向基板５０５との間には液晶層が設けられているが、説明の便宜上図示しない。
【０２２５】
そして駆動回路とＣＰＵとは、それぞれに設けられた電気パッド５０７を介し、配線５０８を用いたワイヤボンディング法により接続されている。ＣＰＵと駆動回路とに設けられる複数の電気バッド５０７は、ＴＦＴを保護するために形成されるパッシベーション膜に開口部（１００μｍ×１００μｍ程度）を設けて形成される。また、パッシベーション膜はＳｉＮ、ＳｉＮの応力を緩和するためにＴＥＯＳを混入させたＳｉＮ／ＴＥＯＳ、アクリル等の有機樹脂材料から形成すればよい。
【０２２６】
図２２（Ｂ）には、図２２（Ａ）のＡ−Ａ’での断面図を示す。図２２（Ｂ）
には、画素基板５００と対向基板５０５とを接着し、固定するためのシール剤５０９が設けられている。なお、シール剤５０９は画素基板と対向基板との間隔（ギャップ）を保持するためのスペーサを兼ねている。もちろんギャップを保持するために、適宜柱状スペーサや球状スペーサを設けても構わない。また、シール剤５０９を画素部の一部と駆動回路との一部とを覆うように設けてもよく、駆動回路上に設けてもよい。但しこのような場合、画素部や駆動回路に対するシール剤等による接着時の応力を考慮して配置する必要がある。
【０２２７】
更に、ＣＰＵの高さはスペーサと同程度であるため、シール剤５０９を設ける位置にＣＰＵを設けてスペーサと機能させても構わない。この場合、駆動回路を設ける領域（辺）にＣＰＵを設け、基板のその他の領域（その他の辺）にシール剤を設ければよい。また、駆動回路とＣＰＵとは導電ペースト等を用いて接続すればよい。
【０２２８】
以上のような本発明では、駆動電圧の違いに基づいて画素部５０１、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３と、ＣＰＵ５０５とを異なる基板に形成することを特徴とする。
【０２２９】
更に本発明は、画素基板と対向基板とで、ＴＦＴを形成するプロセスを異ならせることが可能となる。
【０２３０】
例えば、ＣＰＵが有するＴＦＴの電気特性は、高移動度が要求されるため、対向基板上のＴＦＴでは、レーザ、結晶化を助長させる金属元素を用い、更にはそれらを合わせた結晶化プロセスを採用すればよい。一方、画素基板上のＴＦＴでも高移動度は必要であるが、ＣＰＵと比較すると、ＴＦＴの移動度は高くなくともよい。
【０２３１】
また高速動作が要求されるＣＰＵでは、駆動電圧の低電圧化と、それに伴うゲート絶縁膜の薄膜化が求められる。しかしながら、画素部に用いられるＴＦＴ等では表示装置の駆動電圧の制約により、駆動電圧の低電圧化及びゲート絶縁膜の薄膜化は難しかった。
【０２３２】
本発明は、以上のように要求される特性が異なっている各ＴＦＴを、異なる基板に設け、ＴＦＴをそれぞれ作製することを特徴とする。
【０２３３】
また、図２３には図２２（Ｂ）と異なる接続方法の例を記載する。
【０２３４】
図２３（Ａ）に示すように、アクティブマトリクス型表示装置の外枠（一般的に樹脂等で形成される外枠）６０１に予め配線６０２を形成する。配線６０２は、外枠６０１に溝を形成し、該溝にリード線を形成して得ることができる。また、プリント基板のように導電性物質を印刷法により形成することも可能である。
更に、印刷法により形成された配線上に、電気パッドと接続される接続部を除き絶縁膜を印刷してもよい。このとき、配線の間隔は電気パッドの間隔と一致することが望ましい。またプリント基板と同様に配線を引き回し、他の半導体素子を実装させることも可能である。
【０２３５】
その後、外枠６０１にシール剤により固定された画素基板５０１と対向基板５０５とをはめ込み、駆動回路の電気パッドとＣＰＵとの電気パッドを接続する。
このように外枠に配線を設けることは、各電気パッドをワイヤボンディング法により接続するよりも簡単であり、更に接続不良を低減することができる。図２３に示す接続法以外としては、プリント基板の要領で開口部と電気パッドを接続したり、ソケットの要領で接続したりすればよい。
【０２３６】
本実施の形態では、ＣＰＵを駆動回路上、すなわち画素領域上以外に設けたり、シール剤領域に設けたりすることにより、反射型液晶表示装置に限定されることなく、透過型液晶表示装置とすることが可能である。
【０２３７】
このように、本発明の半導体装置や半導体表示装置は、対向基板上にＴＦＴを作製することによって、従来は表示部を構成する基板とは異なる基板上に形成され実装されていたロジック回路を、対向基板上に形成することを特徴とする。その結果、小型の半導体装置や半導体表示装置を実現する事ができると共に、ＩＣチップ等の実装を大幅に簡略化することが可能となり、実装面での信頼性を向上することができる。
【技術分野】
【０００１】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと表記する）を形成してなるアクティブマトリクス方式の表示部を有する液晶表示装置、ＥＬ表示装置その他のアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
近年の半導体装置、特に半導体表示装置を搭載した電子機器の発展はめざましく、その応用例は、ゲーム機、ノートパソコン、携帯電話をはじめとする携帯機器、液晶テレビ、液晶ディスプレイ（液晶表示装置）、ＯＬＥＤディスプレイ（ＥＬ表示装置）等、さまざまである。半導体装置や半導体表示装置は、従来のＣＲＴと比較して軽量薄型化が可能であり、消費電力が小さいことを特徴とする。
【０００３】
半導体表示装置としては、画素領域にＴＦＴをマトリクス状に配置したアクティブマトリクス方式の半導体表示装置（アクティブマトリクス型表示装置）が知られている。
【０００４】
アクティブマトリクス型表示装置では、画素を駆動する駆動回路（例えば、ゲート信号線駆動回路やソース信号線駆動回路）以外のロジック回路は、画素基板とは別にシリコン基板等上に形成され、画素基板に外付けで実装される。なお、画素基板上のＴＦＴの活性層としてアモルファスシリコン（非晶質珪素膜）を用いて形成するときは、ロジック回路は外付けで実装されることが多いが、活性層をポリシリコン（結晶質珪素膜）を用いて形成する場合、ロジック回路は画素基板上に一体形成することも可能である。
【０００５】
なお、本明細書中において、画素基板とは、画素領域が形成された基板を指す。より正確には、各画素に配置されるＴＦＴ（画素ＴＦＴ）が形成される基板を指す。
【０００６】
アモルファスシリコンを活性層として用いたＴＦＴ（以下、アモルファスＴＦＴとも呼ぶ）によるアクティブマトリクス型表示装置の構成を図４に示す。ゲート信号線駆動回路（走査線駆動回路ともいう）１０１及びソース信号線駆動回路（信号線駆動回路ともいう）１０２は、ＴＡＢ（Tape automated bonding）などの方法によりＦＰＣ１０３に実装され、画素領域１００が形成される基板（画素基板）１０４に外付けされる。ゲート信号線駆動回路１０１及びソース信号線駆動回路１０２の制御信号や画像データはＦＰＣ１０３を伝わって外部から入力される。
【０００７】
ポリシリコンを活性層として用いたＴＦＴ（以下、ポリシリコンＴＦＴとも呼ぶ）によるアクティブマトリクス方式半導体表示装置の構成を図２に示す。ゲート信号線駆動回路２０３及びソース信号線駆動回路２０２は画素基板２００上に一体形成される。ゲート信号線駆動回路及びソース信号線駆動回路の制御信号や画像データはＦＰＣ２０４を伝って外部から入力される。
【０００８】
図３（Ａ）には、従来型のポリシリコンＴＦＴによるアクティブマトリクス型表示装置（具体的にはアクティブマトリクス型液晶表示装置）の一例を示す。ゲート信号線駆動回路３０２及びソース信号線駆動回路３０３は、画素領域３０４が形成された基板３００上に一体形成されている。基板３００はインターフェース回路３０５を介してシステムバス３１０に接続される。基板３００とインターフェース回路３０５はＦＰＣ３２１により電気的に接続される。システムバスにはさらに、画像処理回路３０６、ＶＲＡＭ３０７、ＣＰＵ３１１、メモリ３０８及び外部装置と通信するためのインターフェース回路３０９などが接続されている。
【０００９】
なお、ＶＲＡＭとは画像データを一時的に格納するためのメモリである。また、インターフェース回路とは、信号のフォーマット変換や増幅等の外部装置との通信の仲介をする回路である。
【００１０】
図３（Ｂ）は、図３（Ａ）に示した線分ＡＢでの断面図を示す。また、画素領域及びゲート信号線駆動回路には複数のＴＦＴが含まれるが、ここでは代表的に、画素領域を形成するｎチャネル型ＴＦＴ、ゲート信号線駆動回路部を形成するｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを図示する。また、アクティブマトリクス方型液晶表示装置には反射型と透過型があるが、ここでは反射型のアクティブマトリクス型液晶表示装置の断面図を示す。
【００１１】
図３（Ｂ）において、ガラス基板３１２、対向基板３０１及びシール剤３１５により囲まれる空間に液晶３１４が充填されている。ガラス基板上に形成されるＴＦＴの上には、層間絶縁膜（平坦化膜）３１８が形成され、その上に画素ＴＦＴのドレイン電極と電気的に接続する反射電極３１７が形成され、その上に配向膜３１９が形成される。対向基板上には、まず平坦化膜３２２が形成され、その上に透明電極（ＩＴＯ）からなる対向電極３１３、そして配向膜３２０が形成される。
【００１２】
そして矢印で示すように、太陽光や室内灯などの外光が反射電極３１７に反射し、表示を認識する。これは屋外での使用が多いモバイル製品に用いられている。
【００１３】
また低温ポリシリコンプロセスにより形成される液晶表示装置では、ドライバ回路を構成する薄膜TFTは画素スイッチング素子と比較して設計ルールが微細なため、画素スイッチング素子とドライバ回路を、ＴＦＴ基板と対向基板にそれぞれ分離して形成するものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００１−８３５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述した表示装置を搭載した電子機器においては、ゲート信号線駆動回路及びソース信号線駆動回路以外のロジック回路は、画素基板とは別の基板に形成され、実装されている。
【００１６】
携帯型の電子機器の普及等を背景に、電子機器の小型化が重要な課題となっているが、画素領域とは別に、ＩＣチップを複数実装することが必要となる従来のような構成では小型化が難しい。理由の１つとして、ＩＣチップ内のロジック回路は小さくできても、実装するためのマージンが大きいことが挙げられる。
【００１７】
一方、小型化を実現するために実装するためのマージンを減らそうとすると、高度な実装技術が必要となり、コスト面、実装部分での信頼性において問題が生じてくる。
【００１８】
本発明では、小型化が可能なアクティブマトリクス型表示装置を提供することを課題とする。また、ＩＣ等を基板に接続する際に発生する、接続不良を低減したアクティブマトリクス型表示装置を提供することを課題とする。更に本発明のアクティブマトリクス型表示装置を備えた電子機器を提供することを課題とする。
【課題を解決するための手段】
【００１９】
そこで本発明は、アクティブマトリクス型表示装置において、液晶層又は発光層を挟んで、画素が形成される基板に対向する基板（以下、対向基板と表記する）上にＴＦＴを形成し、所望のロジック回路を作製する。
【００２０】
これを実現するために、本発明では画像を画素基板から見る構成とする。つまり、液晶素子を用いる場合には反射型の表示方式を、ＯＬＥＤ素子のような発光素子を用いる場合には下面出射方式を採用する。
【００２１】
本発明により、従来は外付けであったロジック回路を対向基板上に形成するアクティブマトリクス型表示装置の小型化を実現でき、またアクティブマトリクス型表示装置の狭額縁化も実現することも可能である。また、ＩＣ等の実装を大幅に削減することができ、実装面での信頼性が向上する。
【００２２】
また、本発明のアクティブマトリクス型表示装置は、装置を構成するロジック回路を対向基板上に形成するため、従来ＩＣと画素基板間を電気的に接続する際に用いられてきた、ＦＰＣ等の配線容量の大きな方法が避けられるため、消費電力が低減される。
【００２３】
なお、絶縁表面を有する基板上にＴＦＴを用いてロジック回路を作製する場合には、シリコン基板上で作製したロジック回路と比較して動作速度が問題になる場合が多い。従って、絶縁表面を有する基板上にＴＦＴを用いてロジック回路を作製する場合には、特に電界効果移動度やしきい値電圧という電気的特性において、優れた特性のＴＦＴを作製することが好ましい。
【００２４】
特に高移動度のＴＦＴを必要とする場合には、連続発振レーザを用いた半導体膜の結晶化又は活性化の方法を用いるとよい。このような高移動度のＴＦＴを作製するプロセスを用いることによって、より多様なロジック回路を、絶縁表面を有する基板上に作製することが可能となり、より小型で多様なアクティブマトリクス型表示装置が実現される。
【００２５】
また、本発明のアクティブマトリクス型表示装置は、画素（及びソース信号線駆動回路回路やゲート信号線駆動回路等の駆動回路）とロジック回路とを別の基板に作製するために、画素基板と対向基板のそれぞれに対して、最適なＴＦＴ構造や回路仕様を採用することができる。例えば、画素基板と対向基板とで、ＴＦＴのＬＤＤ構造を変えたり、電源電圧を変えたりすることも可能である。
【００２６】
なお、画素ＴＦＴの活性層に光が入射することにより画質が低下することを避けるために、画素ＴＦＴの下部に遮光膜を設けてもよい。
【００２７】
なお、本発明のいうアクティブマトリクス型表示装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、液晶表示装置や発光装置に代表される半導体表示装置や、半導体表示部を有する電子機器をその範疇に含む。なお、表示部とは、絶縁表面を有する基板上に電極又は薄膜トランジスタを形成してなる表示部を言い、例えば、液晶表示部、発光表示部その他のアクティブマトリクス型表示部をその範疇に含む。
【００２８】
また、本発明のいうロジック回路とは、トランジスタ、容量素子、抵抗素子等の回路素子によって構成された特定の機能を有する電気回路全体を指し、レジスタ、デコーダ、カウンタ、分周回路、メモリ、制御回路、ＣＰＵ等をその範疇に含む。また、電気回路とロジック回路とは同義で用いる。
【００２９】
特に、ロジック回路を、絶縁表面を有する基板上に形成するため、ＴＦＴがロジック回路の主な構成素子となる。なおＴＦＴとは、ＳＯＩ技術を用いて形成されるトランジスタの全体を含む。
【００３０】
本発明によって、絶縁表面を有する第１の基板と、前記第１の基板に対向する絶縁表面を有する第２の基板と、を有し、前記第１の基板は複数のトランジスタで構成される画素領域が設けられ、前記第２の基板は複数のトランジスタで構成される電気回路が設けられるアクティブマトリクス型表示装置であって、前記画素領域と、前記電気回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置が提供される。
【００３１】
本発明によって、絶縁表面を有する第１の基板と、前記第１の基板に対向する絶縁表面を有する第２の基板と、を有し、前記第１の基板は複数のトランジスタで構成される画素領域が設けられ、前記第２の基板は複数のトランジスタで構成される電気回路及びソース信号線駆動回路が設けられるアクティブマトリクス型表示装置であって、前記画素領域と、前記電気回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置が提供される。
【００３２】
本発明によって、絶縁表面を有する第１の基板と、前記第１の基板に対向する絶縁表面を有する第２の基板と、を有し、前記第１の基板は複数のトランジスタで構成される画素領域が設けられ、前記第２の基板は複数のトランジスタで構成される電気回路、ソース信号線駆動回路及びゲート信号線駆動回路が設けられるアクティブマトリクス型表示装置であって、前記画素領域と、前記電気回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置が提供される。
【００３３】
本発明によって、絶縁表面を有する第１の基板と、前記第１の基板に対向する絶縁表面を有する第２の基板と、を有し、前記第１の基板は複数のトランジスタで構成される画素領域、ソース信号線駆動回路及びゲート信号線駆動回路が設けられ、前記第２の基板は複数のトランジスタで構成される電気回路が設けられるアクティブマトリクス型表示装置であって、前記画素領域と、前記電気回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置が提供される。
【００３４】
また本発明において、前記第１の基板と前記第２の基板との間には、液晶素子又は発光素子が設けられていてもよい。
【００３５】
また本発明において、前記第１の基板に設けられたトランジスタと、前記第２の基板に設けられたトランジスタとは、前記液晶素子又は発光素子を介して対称な構造を有するようにに設けられていてもよい。
【００３６】
また本発明において、前記第１の基板上には透明電極が形成されており、前記第２の基板上には反射電極が形成されていてもよい。
【００３７】
また本発明において、前記第１の基板上に形成された第１のＴＦＴはＬＤＤ構造を有し、すなわちチャネル形成領域と、ソース領域及びドレイン領域との間に低濃度不純物領域を有し、且つ前記第２の基板上に形成された第２のＴＦＴはＬＤＤ構造を有さない、すなわちチャネル形成領域とソース領域及びドレイン領域とが接していてもよい。
【００３８】
また本発明において、前記第１の基板上に形成されたＴＦＴの第１の駆動電圧と前記第２の基板上に形成されたＴＦＴの第２の駆動電圧とは異なってもよい。
更に、前記第１の駆動電圧は、前記第２の駆動電圧よりも高くてもよい。
【００３９】
また本発明において、前記トランジスタは絶縁表面上に設けられた薄膜トランジスタであってもよい。
【００４０】
また本発明において、前記電気回路を構成する薄膜トランジスタの活性層は結晶性半導体膜（多結晶半導体膜）を有すると好ましい。
【００４１】
また本発明において、前記電気回路を構成する薄膜トランジスタの活性層は結晶性半導体膜を有し、前記結晶性半導体膜は、半導体膜に連続発振レーザ光を照射し、当該レーザ光を前記半導体膜に対して一方向に走査することによって得ると好ましい。
【００４２】
また本発明において、前記電気回路を構成する薄膜トランジスタのチャネル長方向と前記レーザ光の走査方向とのなす角は−３０°〜３０°であると好ましい。
【００４３】
また本発明において、前記電気回路を構成する薄膜トランジスタの活性層は結晶性半導体膜を有し、前記結晶性半導体膜を構成する結晶粒は一軸方向に延在することが好ましい。
【００４４】
また本発明において、前記電気回路を構成する薄膜トランジスタのチャネル方向と前記一軸方向とのなす角は−３０°〜３０°であることが好ましい。
【００４５】
また本発明において、前記第１の基板又は前記第２の基板は、プラスチック基板、ガラス基板あるいは石英基板のうちのいずれか一つであってもよい。
【００４６】
また本発明において、前記第２の基板上には、ＳＲＡＭ、ＤＲＡＭ、フレームメモリ、タイミング生成回路、画像処理回路、ＣＰＵ、ＤＳＰ及びマスクＲＯＭのいずれかが形成されていてもよい。
【００４７】
また本発明において、前記ＳＲＡＭの読み出しサイクル時間は２００ｎｓｅｃ以下、前記ＤＲＡＭの読み出しサイクル時間は１μｓｅｃ以下、前記画像処理回路の動作周波数は５ＭＨｚ以上、前記ＣＰＵの動作周波数は５ＭＨｚ以上、前記ＤＳＰの動作周波数は５ＭＨｚ以上であることが好ましい。
【００４８】
このように本発明は、画素基板には画素領域だけを設け、更に画素領域上方の対向基板に駆動回路及びロジック回路を形成することにより、画面サイズと同程度の非常に小型のアクティブマトリクス型表示装置、すなわち狭額縁化を達成するアクティブマトリクス型表示装置を実現する事も可能となる。
【発明の効果】
【００４９】
本発明ではアクティブマトリクス型表示装置において、対向基板上にＴＦＴを形成し、ロジック回路を作製する。これにより、ロジック回路から成る制御部を表示部と一体化した、小型化された半導体表示システムを実現する。また、画素基板以外のＩＣ基板の実装や基板間を電気的に接続する際のＦＰＣの実装等が不要となるので、これらの実装に関わる諸問題から開放される。
【図面の簡単な説明】
【００５０】
【図１】本発明のアクティブマトリクス型表示装置を示す図。
【図２】ゲート信号線駆動回路及びソース信号線駆動回路が画素基板上に形成された従来の表示装置を示す図。
【図３】アクティブマトリクス型表示装置を用いた従来のシステム構成例を示す図。
【図４】ゲート信号線駆動回路及びソース信号線駆動回路が外付けされた従来の表示装置を示す図。
【図５】本発明のアクティブマトリクス型表示装置の作製工程を示す図。
【図６】本発明のアクティブマトリクス型表示装置の作製工程を示す図。
【図７】レーザ照射時の光学系の模式図。
【図８】本発明により得られた結晶性半導体膜のＳＥＭ像。
【図９】本発明により得られた結晶性半導体膜のＳＥＭ像。
【図１０】本発明により得られた半導体膜のラマンスペクトル。
【図１１】本発明により得られた半導体膜を用いたＴＦＴの作製工程。
【図１２】本発明により得られたＴＦＴの電気的特性。
【図１３】本発明により得られた半導体膜を用いたＴＦＴの作製工程。
【図１４】本発明により得られたＴＦＴの電気特性。
【図１５】本発明により得られたＴＦＴの電気特性。
【図１６】本発明により得られたＴＦＴの電気特性。
【図１７】本発明のアクティブマトリクス型表示装置の一例を示すブロック図。
【図１８】本発明のアクティブマトリクス型表示装置の一例を示すブロック図。
【図１９】本発明のアクティブマトリクス型表示装置の一例を示すブロック図。
【図２０】本発明のアクティブマトリクス型表示装置の一例を示すブロック図。
【図２１】本発明のアクティブマトリクス型表示装置を用いた電子機器を示す図。
【図２２】本発明のアクティブマトリクス型表示装置を示す図。
【図２３】本発明のアクティブマトリクス型表示装置を示す図。
【発明を実施するための形態】
【００５１】
（実施の形態１）
本発明の表示部を有するアクティブマトリクス型表示装置の一形態を、図１を用いて説明する。
【００５２】
図１（Ａ）は、液晶層がガラス基板（画素基板）４００と対向基板４０６とによって挟まれてなるアクティブマトリクス方式液晶表示部を有するアクティブマトリクス型表示装置の模式図を示す。図１（Ａ）において、ガラス基板４００上には、画素領域４０１及びゲート信号線駆動回路４０２が、対向基板４０６上には、ソース信号線駆動回路４０３及びロジック回路４０４が、それぞれ形成されている。また、図１（Ｂ）は、図１（Ａ）の面ＡＢＣＤにおける断面図である。
【００５３】
図１（Ｂ）において、ガラス基板４００上に形成された画素領域４０１とゲート信号線駆動回路４０２と、及び対向基板４０６上に形成されたソース信号線駆動回路４０３とロジック回路４０４と、を囲むようにしてシール剤４０５が設けられている。ガラス基板（画素基板）４００とシール剤４０５と対向基板４０６とで囲まれた空間に液晶４０７が充填されている。
【００５４】
また、画素領域４０１と、ゲート信号線駆動回路４０２、ソース信号線駆動回路４０３及びロジック回路４０４は複数のＴＦＴによって主に構成されている。
図１（Ｂ）では、ゲート信号線駆動回路を代表してＴＦＴ４１４を、画素領域を代表して画素ＴＦＴ４１３を、ソース信号線駆動回路及びロジック回路を代表してＴＦＴ４１５を図示した。
【００５５】
本実施の形態では、ガラス基板４００上に形成されたゲート信号線駆動回路４０２に含まれるＴＦＴ４１４には、公知の方法で作製されたｐチャネル型ＴＦＴあるいはｎチャネル型ＴＦＴが用いられ、画素ＴＦＴ４１３には公知の方法で作製されたｎチャネル型ＴＦＴが用いられる。
【００５６】
ゲート信号線駆動回路４０２に含まれるＴＦＴ４１４及び画素ＴＦＴ４１３上には層間絶縁膜（平坦化膜）４１６が形成され、その上に画素ＴＦＴ４１３のドレインと電気的に接続する画素電極４１１が形成され、その上に配向膜４１８が形成される。
【００５７】
次に対向基板を用意する。
【００５８】
対向基板４０６上に形成されたソース信号線駆動回路及びロジック回路を代表とするＴＦＴ４１５には、公知の方法、又は高速動作が要求される場合には、連続発振レーザを用いるレーザ結晶化の方法を用いて作製されたｐチャネル型ＴＦＴあるいはｎチャネル型ＴＦＴが用いられる。対向基板４０６上に形成されたＴＦＴ４１５の上には、層間絶縁膜４１７が形成される。
【００５９】
そして、層間絶縁膜４１７の上に反射電極４１０、配向膜４１９が形成される。
【００６０】
あるいは、対向基板４０６に設けられたＴＦＴ４１５について、図１（Ｃ）に示すように、ソース信号線駆動回路又はロジック回路を形成するＴＦＴ４２３を対向基板の上面とは反対側の面（液晶材料と接しない側の面）に形成し、ＴＦＴ４２３の下部に反射電極４２０、配向膜４２１を形成してもよい。すなわち、ＴＦＴ４２３をＴＦＴ４１３及びＴＦＴ４１４と同様に活性層の上方にゲート電極を形成し、対向基板４０６の下部に反射電極４２０、配向膜４２１を形成してもよい。
【００６１】
こうして用意されたガラス基板４００と対向基板４０６は、シール剤４０５で貼り合わせる。ガラス基板４００と対向基板４０６の間は、スペーサ（図示せず）により一定の間隔に保たれる。
【００６２】
なお、図１では図示していないが、カラーフィルターや偏向板を適宜設ける。
【００６３】
以上のようにして、画素電極４１１、液晶４０７、及び反射電極４１０を有する液晶セルが形成される。本実施の形態において、液晶セルの対向基板上には、所望のロジック回路４０４やソース信号線駆動回路４０３が形成されている点が特徴である。
【００６４】
なお、ロジック回路４０４としては、タイミングジェネレータ、ＳＲＡＭ、ＤＲＡＭ、画像処理回路、外部インターフェース回路、ＣＰＵ、ＤＳＰ、グラフィックアクセラレータ等が挙げられる。
【００６５】
また、対向基板と画素基板とに設けられた各ＴＦＴや各配線の接続方法としては、公知のどのような方法を用いても良い。例えば、いったんＦＰＣを介して接続しても良いし、画素基板と対向基板上の入出力端子が共に液晶層側に形成されている場合（例えば、図１（Ｂ）の場合）には、ＦＰＣを介さずに、導電性フィラーを含む異方導電性フィルムによって直接接続してもよい。また、対向基板上の入出力端子が液晶層と反対側に形成されている場合（例えば、図１（Ｃ）の場合）には、ワイヤボンディング法等によって接続してもよい。
【００６６】
また、対向基板や画素基板間からの他の半導体部品への入出力端子は必要に応じて設けられ、ＦＰＣ等を介して他の半導体部品と接続される。勿論、入出力端子は基板４００及び対向基板４０６の四辺のどこから取り出しても構わない。また接続方法は公知のどのような方法であってもよい。
【００６７】
本実施の形態では、ゲート信号線駆動回路と画素を基板４００上に、ソース信号線駆動回路とロジック回路を対向基板４０６上に形成する場合を示したが、本発明はこれに限定されない。ゲート信号線駆動回路及びソース信号線駆動回路の両方を、ガラス基板（画素基板）４００上に形成しても良いし、ゲート信号線駆動回路及びソース信号線駆動回路の両方を、対向基板４０６上に形成しても良い。あるいは、画素が形成されたガラス基板と対向基板を接続するＦＰＣにＴＡＢで実装するというような構成であっても構わない。本発明の半導体装置や半導体表示装置がとり得る形態は様々であるが、本発明の本質は、対向基板の任意の領域に、ソース信号線駆動回路あるいはゲート信号線駆動回路といった駆動回路又は任意のロジック回路を形成する形態にある。
【００６８】
特に、画素基板には画素領域だけを設け、更に画素領域上方の対向基板に駆動回路及びロジック回路を形成することにより、画面サイズと同程度の非常に小型、すなわち狭額縁化を達成するアクティブマトリクス型表示装置を実現する事も可能となる。
【００６９】
なお、本実施の形態では、表示部を有する電子機器（つまり半導体表示装置）
として、液晶表示部を用いたものを示したが、電界が生じると発光する有機化合物層を、陽極及び陰極で挟んだ構造を有する素子（例えばＯＬＥＤ素子）を、画素ごとに発光素子として用いた発光表示部であってもよい。
【００７０】
なお、ＯＬＥＤ素子には、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）
を利用するものとが含まれる。
【００７１】
また、本の実施の形態において、画素基板及び対向基板としてガラス基板を用いてもよいし、ＴＦＴの作製工程の処理温度に耐えうるプラスチック基板を用いてもよい。
【００７２】
また、本発明の実施の形態において、ＴＦＴの構造として、トップゲート型（プレーナー型）、ボトムゲート型（逆スタガ型）、あるいはチャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有する、デュアルゲート型のいずれの構造とすることも可能である。
【００７３】
このように、本発明のアクティブマトリクス型表示装置は、対向基板上にＴＦＴを作製することによって、従来は表示部を構成する基板とは異なる基板上に形成され実装されていたロジック回路を、対向基板上に形成することを特徴とする。その結果、小型のアクティブマトリクス型表示装置を実現する事ができると共に、ＩＣチップ等の実装を大幅に簡略化することが可能となり、実装面での信頼性を向上する事ができる。
【００７４】
（実施の形態２）
ガラス基板上にＴＦＴを形成する場合には、主に、活性層としてアモルファスシリコンを用いる場合と、ポリシリコンを用いる場合とがある。ロジック回路の動作速度の観点からは、ＴＦＴの電界効果移動度が高いことが好ましく、アモルファスＴＦＴよりもポリシリコンＴＦＴでロジック回路を形成することが好ましい。一方、用途上、ロジック回路の高速動作が必要とならない場合には、簡単なプロセスかつ低コストで形成されるアモルファスＴＦＴを用いることが好ましい。
【００７５】
例えば、画素が形成される基板上にゲート信号線駆動回路又はソース信号線駆動回路を一体形成しないならアモルファスＴＦＴ、一体形成するならポリシリコンＴＦＴが好ましい。一体形成する例として、画素基板上に画素部、ソース信号線駆動回路及びゲート信号線駆動回路を設け、対向基板にロジック回路を設ければよい。更に対向基板においても、動作速度を考慮して、アモルファスシリコンとポリシリコンを使い分けてもよい。
【００７６】
さらに複雑なロジック回路を形成する場合には、必要に応じて、より高い電界効果移動度を実現できるプロセスを用いてＴＦＴを作製することが好ましい。例えば、特開平７−１８３５４０号公報において開示されている金属触媒を用いた半導体膜の熱結晶化の方法又は連続発振レーザを用いた半導体膜の結晶化法、更にはそれらを合わせた方法で作製されたＴＦＴを用いることができる。
【００７７】
（実施の形態３）
本発明のアクティブマトリクス型表示装置は、画素とロジック回路とを別の基板に作製するために、画素基板と対向基板のそれぞれに対して、最適なＴＦＴ構造や回路仕様を採用することができる。本実施の形態では、対向基板上のロジック回路と画素基板上のロジック回路とで、ＴＦＴ構造や回路の駆動電圧が異なる形態について説明する。
【００７８】
通常、画素領域と画素を駆動する駆動回路は、素子に必要な電圧より高い電源電圧を必要とするため、ロジック回路に必要な電源電圧よりも高い場合が多い。
例えば、ロジック回路では３Ｖ〜５Ｖの電源が必要であるのに対して、液晶表示部では１６Ｖ程度、ＥＬ表示部では１２Ｖ程度が必要となる。
【００７９】
本発明において、例えば、対向基板の電源は５Ｖ、画素基板の電源は１６Ｖとし、基板によって異なる電源電圧を選択することができる。その場合には、動作電圧による信頼性を考慮して、対向基板上に形成するＴＦＴはシングルドレイン構造とし、画素基板上に形成するＴＦＴはＬＤＤを有する（チャネル形成領域とソース及びドレイン領域との間に低濃度不純物領域を有する）信頼性の高い構造とすることも好ましい。
【００８０】
また、対向基板上のＴＦＴと、画素基板上のＴＦＴとにおいて、ゲート構造だけでなく活性層や配線構造を含めて独立に最適化することができる。
【００８１】
例えば、対向基板に形成されたロジック回路の駆動周波数が、画素基板上で必要となる駆動周波数より高い場合には、画素基板上では通常のポリシリコンを活性層（活性層は薄膜トランジスタのチャネル形成領域、ソース領域及びドレイン領域を含む）とするＴＦＴを用い、対向基板上では連続発振レーザを用いて結晶化を行った活性層を有するＴＦＴを用いる構成とすることも好ましい。
【００８２】
また、例えば、駆動回路は対向基板上に形成し、画素基板上には画素ＴＦＴだけを作製する構成とし、画素基板上のＴＦＴはアモルファスシリコンを活性層とするＴＦＴを用い、対向基板上では通常のポリシリコンあるいは連続発振レーザを用いて結晶化を行った活性層を有するＴＦＴを用いる構成とすることも可能である。
【００８３】
また、例えば、画素基板上には画素領域と駆動回路を形成し、対向基板上にはＣＰＵ等の複雑なロジック回路を形成する場合には、画素基板上ではゲート配線と１層のメタル配線構造とし、対向基板上ではゲート配線と２層以上のメタル配線構造ととすることも好ましい。
【００８４】
このように、画素基板上の画素あるいは駆動回路と、対向基板上のロジック回路と、をそれぞれ最適なＴＦＴ構造や電源電圧とすることで、処理速度の高速化、アクティブマトリクス型表示装置の高性能化を実現することができる。
【００８５】
（実施の形態４）
本明細書ではＣＭＯＳ回路で構成される駆動回路部と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素領域（画素部）とが同一基板（画素基板）上に形成された場合の基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施の形態では、アクティブマトリクス基板の作製工程及びアクティブマトリクス基板を備える液晶表示装置の作製工程について図５、図６を用いて説明する。
【００８６】
基板５０００は、石英基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。
本実施の形態ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【００８７】
次いで、図５（Ａ）に示すように基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施の形態の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【００８８】
本実施の形態では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００ｎｍ(好ましくは５０〜１００ｎｍ)の厚さに形成する。
本実施の形態では、窒化酸化珪素膜５００１ａを５０ｎｍの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００ｎｍ(好ましくは１００〜１５０ｎｍ)の厚さに形成する。本実施の形態では、酸化窒化珪素膜５００１ｂを１００ｎｍの厚さに形成した。
【００８９】
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００２〜５００５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５〜８０ｎｍ(好ましくは３０〜６０ｎｍ)の厚さで半導体膜を成膜すればよい。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させればよい。
【００９０】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振又はパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー(基本波１０６４ｎｍ)の第２高調波(５３２ｎｍ)や第３高調波(３５５ｎｍ)を適用する。
【００９１】
また出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状又は楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ/ｃｍ2程度(好ましくは０．１〜１０ＭＷ/ｃｍ2)が必要である。そして、１０〜２０００[cm／s]程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【００９２】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザエネルギー密度を１００〜７００ｍＪ/ｃｍ2(代表的には２００〜３００ｍＪ/ｃｍ2)とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Ｈｚとし、レーザエネルギー密度を３００〜１０００ｍＪ/ｃｍ2(代表的には３５０〜５００ｍＪ/ｃｍ2)とすると良い。そして幅１００〜１０００μｍ(好ましくは幅４００μｍ)で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を５０〜９８％として行っても良い。
【００９３】
特に、レーザ結晶化を用いる場合には、連続発振レーザを用いる方法で半導体膜を形成することにより、単結晶半導体を用いたＴＦＴと同程度の電界効果移動度を有するＴＦＴが得られる。
【００９４】
なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いてもよい。
【００９５】
そこで本実施の形態では、プラズマＣＶＤ法を用いて、膜厚５５ｎｍの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(５００℃、１時間)を行った後、熱結晶化(５５０℃、４時間)を行って結晶質珪素膜を形成した。
【００９６】
しかしながら本実施の形態では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００ｎｍの非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減又は除去することができる。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜５００５を形成した。
【００９７】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロン又はリン)のドーピングを行ってもよい。
【００９８】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施の形態では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５ｎｍの厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層又は積層構造として用いても良い。
【００９９】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波(１３．５６ＭＨｚ)電力密度０．５〜０．８Ｗ/ｃｍ2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【０１００】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００ｎｍの第１の導電膜５００７と、膜厚１００〜４００ｎｍの第２の導電膜５００８とを積層形成する。本実施の形態では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜５００８を積層形成した。
【０１０１】
本実施の形態では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法により形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法により形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施の形態では、高純度のＷ(純度９９．９９９９％)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【０１０２】
なお本実施の形態では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１０３】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図５(Ｂ))
【０１０４】
本実施の形態では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０ＷのＲＦ(１３．５６ＭＨｚ)電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０１０５】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０ＷのＲＦ(１３．５６ＭＨｚ)電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングが行われた。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１０６】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることによる基板側に印加するバイアス電圧の効果により、第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【０１０７】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。(図５(Ｃ))第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４ｓｃｃｍとし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０ＷのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。
こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａは、ほとんどエッチングされない。
【０１０８】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14／ｃｍ2とし、加速電圧を４０〜８０ｋｅＶとして行う。本実施の形態ではドーズ量を５．０×１０13／ｃｍ2とし、加速電圧を５０ｋｅＶとして行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施の形態ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20／ｃｍ3の濃度範囲でＮ型を付与する不純物元素が添加された。
【０１０９】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15／ｃｍ2とし、加速電圧を６０〜１２０ｋｅＶとして行う。本実施の形態では、ドーズ量を３．０×１０15／ｃｍ2とし、加速電圧を６５ｋｅＶとして行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１９ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１９ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。続いて第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０15〜１×１０17／ｃｍ2とし、加速電圧を５０〜１００ｋｅＶとして行う。
【０１１０】
上記の第２及び第３のドーピング処理を行った結果、図５（Ｄ）に示すように、第１の導電層と重なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６には１×１０18〜５×１０19／ｃｍ3の濃度範囲でＮ型を付与する不純物元素を添加された。また第３の不純物領域(Ｎ＋領域)５０２５、５０２８には１×１０19〜５×１０21／ｃｍ3の濃度範囲でＮ型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施の形態では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施の形態では、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよぶ。
【０１１１】
なお本実施の形態では、第２乃び３のドーピング処理により、第２の不純物領域(Ｎ−領域)５０２６及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、１回あるいは複数回のドーピング処理で形成しても良い。
【０１１２】
次いで図６(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第４のドーピング処理を行う。第４のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)及び第５の不純物領域(Ｐ−領域)が形成される。本実施の形態の第４のドーピング処理では、ジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16／ｃｍ2とし、加速電圧を８０ｋｅＶとした。そして第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。
【０１１３】
なお、第４のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【０１１４】
ここで、第１乃至第３のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５にはそれぞれリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５のいずれの領域においても、第４のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21／ｃｍ3となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域として問題なく機能する。
【０１１５】
なお本実施の形態では、第４のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１１６】
次いで図６(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法又はスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施の形態では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層又は積層構造として用いても良い。
【０１１７】
次いで、図６(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中、４００〜７００℃で行えばよく、本実施の形態では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、又はラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０１１８】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施の形態のように配線等を保護するため第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０１１９】
上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【０１２０】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０１２１】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０１２２】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。
また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
【０１２３】
本実施の形態では、膜厚１.６μｍのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０１２４】
次いで、ドライエッチング又はウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、及びゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【０１２５】
続いて、各不純物領域とそれぞれ電気的に接続する配線５０３８〜５０４１及び画素電極５０４２を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でも良いし、三層以上の積層構造にしても良い。また、配線材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成しても良いが、反射性に優れた材料を用いることが望ましい。
【０１２６】
続いて、画素電極５０４２を少なくとも含む部分上に配向膜５０４３を形成しラビング処理を行う。なお、本実施の形態では配向膜５０４３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５０４５を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。また、配向膜５０４３を形成する前に、適宜カラーフィルターを形成してもよい。
【０１２７】
次いで、ロジック回路を形成した対向基板５０４６を用意する。
【０１２８】
ガラス基板５０００上に下地膜形成、半導体層形成、ゲート絶縁膜形成、第１及び第２の導電層形成、第１及び第２のエッチング処理、第１乃至第４のドーピング処理、第１及び第２の層間絶縁膜形成、配線、コンタクトホール形成が施されたのと同様な方法で、あるいは必要に応じて以下の実施の形態５及び６に示す方法で形成した半導体膜を用いて、対向基板５０４６上にＴＦＴが作製される。
【０１２９】
次いで、平坦化膜５０５０上に反射電極５０５１を少なくとも画素領域に形成し、対向基板の全面に配向膜５０５２を形成し、ラビング処理を施した。
【０１３０】
そして、画素領域と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５０４４で貼り合わせる。シール材５０４４にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０５３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５３には公知の液晶材料を用いれば良い。このようにして図６（Ｄ）に示す液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板又は対向基板を所望の形状に分断する。さらに、偏光板及びＦＰＣ（図示せず）を貼りつけてもよい。
【０１３１】
なお、本実施の形態は実施の形態１乃至３と組み合わせて実施することが可能である。
【０１３２】
（実施の形態５）
本実施の形態では、本発明のアクティブマトリクス型表示装置が有するＴＦＴの半導体からなる活性層を作製する上で、半導体膜を結晶化する手法の例を示す。
【０１３３】
ガラス基板上に下地膜として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行った。
【０１３４】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜を照射した。
【０１３５】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。こうして、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。本実施の形態では、ＹＶＯ4レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射した。
【０１３６】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図７に示す。
【０１３７】
レーザ７０１から射出されたレーザ光（ＹＶＯ4レーザの第２高調波）は、ミラー７０２を経由して、凸レンズ７０３に入射する。レーザ光は凸レンズ７０３に対して斜めに入射させる。このようにすることで、非点収差などの収差により焦点位置がずれ、照射面又はその近傍において楕円状ビーム７０６を形成することができる。
【０１３８】
そして、このようにして形成される楕円状ビーム７０６を照射しながら、例えば７０７で示す方向又は７０８で示す方向にガラス基板７０５を移動させた。こうして、ガラス基板７０５上に形成された半導体膜７０４において、楕円状ビーム７０６を相対的に移動させながら照射した。
【０１３９】
なお、楕円状ビーム７０６の相対的な走査方向は、楕円状ビーム７０６の長軸に垂直な方向とした。
【０１４０】
本実施の形態では、凸レンズ７０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板７０５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行った。
【０１４１】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより５００倍にて表面を観察した結果を図８に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図８は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０１４２】
このように、本実施の形態の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜を半導体活性層として用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１４３】
さらに、ＴＦＴをそのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）
、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１４４】
なお、半導体膜の広い範囲に楕円状ビーム７０６を照射するため、楕円状ビーム７０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム７０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１４５】
楕円状ビーム７０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図８に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム７０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図８に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム７０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１４６】
このとき、オーバーラップ率ＲO.L［％］を式１で定義する。
【０１４７】
ＲO.L＝（１−ｄ／Ｄ）×１００・・・式１
【０１４８】
本実施の形態では、オーバーラップ率ＲO.Lを０［％］とした。
【０１４９】
（実施の形態６）
本実施の形態では、本発明のアクティブマトリクス型表示装置が有するＴＦＴの半導体からなる活性層を作製する上で、半導体膜を結晶化する手法において、実施の形態５とは異なる例を示す。
【０１５０】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施の形態５と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。続いて、レーザアニール法により、半導体膜の結晶性の向上を行った。
【０１５１】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図７で示した光学系における凸レンズ７０３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成した。ガラス基板７０５を５０ｃｍ／ｓの速度で移動させながら、前記楕円ビームを照射して、半導体膜の結晶性の向上を行った。
【０１５２】
なお、楕円状ビーム７０６の相対的な走査方向は、楕円状ビーム７０６の長軸に垂直な方向とした。
【０１５３】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより５００倍にて表面を観察した。その結果を図９に示す。図９は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０１５４】
このように、本実施の形態を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１５５】
さらに、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１５６】
なお、半導体膜の広い範囲に楕円状ビーム７０６を照射するため、楕円状ビーム７０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（スキャン）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム７０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。すなわち実施の形態５と同様に、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶ。
【０１５７】
楕円状ビーム７０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図９に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム７０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図９に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１５８】
このとき、式１と同様に、オーバーラップ率ＲO.L［％］を定義する。本実施の形態では、オーバーラップ率ＲO.Lを０［％］とした。
【０１５９】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図１０に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図１０に点線で示した。
【０１６０】
本実施の形態の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は、６．１６ｃｍ-1である。
【０１６１】
図１０の結果により、本実施の形態に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【０１６２】
（実施の形態７）
本実施の形態では、実施の形態５に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１１を用いて説明し、更にそれらＴＦＴの電気的特性について、図１２を用いて説明する。
【０１６３】
本実施の形態では基板２０として、ガラス基板を用い、ガラス基板上に下地膜２１として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜２１上に半導体膜２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図１１（Ａ））
【０１６４】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図７で示した光学系における凸レンズ７０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜２３に照射した。（図１１（Ｂ））
【０１６５】
そして、第１のドーピング処理を行う。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。（図１１（Ｃ））
【０１６６】
続いて、パターニングを行って、半導体膜２４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成する。次いで、ゲート絶縁膜２７上に導電膜として膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を積層形成する。（図１１（Ｄ））
【０１６７】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。
【０１６８】
そして、レジストからなるマスクを除去し、新たにマスク３３を形成して第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。この場合、導電層３０、３１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域３４が形成される。本実施の形態では第２のドーピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施の形態では、材料ガス（原料ガス）としてフォスフィン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１１（Ｅ））
【０１６９】
次いで、レジストからなるマスク３３を除去した後、新たにレジストからなるマスク３５を形成して第３のドーピング処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域３６を形成する。導電層３０、３１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域３６を形成する。本実施の形態では第３のドーピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施の形態では、材料ガスとしてジボラン（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１１（Ｆ））
【０１７０】
以上までの工程で、それぞれの半導体層に不純物領域３４、３６が形成される。
【０１７１】
次いで、レジストからなるマスク３５を除去して、プラズマＣＶＤ法により第１の層間絶縁膜３７として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、N＝３．５％）を形成した。
【０１７２】
次いで、熱処理により、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。本実施の形態ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。
（図１１（Ｇ））
【０１７３】
次いで、第１の層間絶縁膜３７上に無機絶縁膜材料又は有機絶縁物材料から成る第２の層間絶縁膜３８を形成する。本実施の形態では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【０１７４】
そして、熱処理を行うと水素化処理を行うことができる。本実施の形態では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【０１７５】
続いて、各不純物領域とそれぞれ電気的に接続する配線３９を形成する。本実施の形態では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１１（Ｈ））
【０１７６】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。
【０１７７】
これらの電気的特性を測定した結果を図１２に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１２（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図１２（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１２において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、電界効果移動度（μＦＥ）は点線で示している。
【０１７８】
本実施の形態を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図１２に示したように電気的特性の良いＴＦＴが得られる。特に電界効果移動度が、ｎチャネル型ＴＦＴにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２０５ｃｍ2／Ｖｓとなることがわかる。このようなＴＦＴを用いてアクティブマトリクス型表示装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１７９】
（実施の形態８）
本実施の形態では、実施の形態７とは異なる方法で半導体膜の結晶化を行い、前記半導体膜を用いてＴＦＴを作製した例について、図１３を用いて説明し、それらＴＦＴの電気的特性について図１４〜図１６を用いて説明する。
【０１８０】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施の形態７と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した。（図１３（Ａ））
【０１８１】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４２を得た。（図１３（Ｂ））
【０１８２】
続いて、レーザアニール法により、半導体膜４２の結晶性の向上を行う。
【０１８３】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図７で示した光学系における凸レンズ７０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓ又は５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４２の結晶性の向上を行った。こうして半導体膜４３を得た。（図１３（Ｃ））
【０１８４】
図１３（Ｃ）の半導体膜の結晶化の後の工程は、実施の形態７において示した図１１（Ｃ）〜図１１（Ｈ）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。これらの電気的特性を測定した。
【０１８５】
上記工程によって作製したＴＦＴの電気的特性を、図１４、図１５、図１６に示す。
【０１８６】
図１４（Ａ）及び図１４（Ｂ）に、図１３（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１４（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１４（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。また、図１５（Ａ）及び図１５（Ｂ）に、図１３（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１５（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１５（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１８７】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１４、図１５において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、電界効果移動度（μＦＥ）は点線で示している。
【０１８８】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０１８９】
そのため、図１４及び図１５に示したように電気的特性の良いＴＦＴが得られる。特に電界効果移動度が、図１４ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖｓ、また、図１５ではｎチャネル型ＴＦＴにおいて５９５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いてアクティブマトリクス型表示装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１９０】
また、図１６に、図１３（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴであって、図１５と異なるＴＦＴを測定した電気的特性を示す。図１６（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１６（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１９１】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝−１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０１９２】
図１６に示したように電気的特性の良いＴＦＴが得られる。特に電界効果移動度が、図１６（Ａ）に示したｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図１６（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置や半導体表示装置を作製すれば、その動作特性及び信頼性をも向上することが可能となる。
【０１９３】
（実施の形態９）
図１７は対向基板１７０５上にロジック回路を形成したアクティブマトリクス型表示装置の一例を示したものである。
【０１９４】
図１７に示した表示部を有するアクティブマトリクス型表示装置の動作について説明する。図１７には、対向基板１７０５上に設けられた画像処理回路１７００、ワークメモリ１７０１、ゲート信号線駆動回路１７０２、ソース信号線駆動回路１７０３、フレームメモリ１７０４、ＤＳＰ（Digital Signal Processor）
１７０６を示す。そして、インターフェース回路を介して外部装置から受け取ったデータは、画像処理回路で画像データの処理を行う。デジタル信号の処理はＤＳＰ１７０６が行う。画像処理回路１７００は制御信号あるいは画像データを作成する際のデータの一時的な格納場所であるワークメモリ１７０１との間で、随時データの読み書きを行う。さらに、画像処理回路１７００はフレームメモリ１７０４に二次元的にアクセスし、ディスプレイに表示すべき画像データを書き込む。フレームメモリ１７０４に書き込まれた画像データは、ゲート信号線駆動回路１７０２及びソース信号線駆動回路１７０３により画素に表示される。
【０１９５】
本実施の形態において、実施の形態５乃至８で示した方法で形成した半導体膜を用いて対向基板１７０５上のＴＦＴを作製することにより、ＤＳＰ１７０６及び画像処理回路１７００は５ＭＨｚ以上の動作速度を実現できる。また、ワークメモリ１７０１やフレームメモリ１７０４として、ＳＲＡＭやＤＲＡＭが用いられるが、ＳＲＡＭの場合２００ｎｓｅｃ以下、ＤＲＡＭの場合１μｓｅｃ以下の読み出しサイクル時間が実現される。
【０１９６】
ただし、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０１９７】
なお、本実施の形態のロジック回路は実施の形態１乃至４と組み合わせて実施することが可能である。
【０１９８】
（実施の形態１０）
図１８は対向基板１８０５上にロジック回路を形成したアクティブマトリクス型表示装置の一例を示したものである。
【０１９９】
図１８に示した表示部を有する半導体装置の動作について説明する。タイミング生成回路（タイミングジェネレータ）１８００で、ゲート信号線駆動回路１８０１及びソース信号線駆動回路１８０２の動作タイミングを決めるクロック信号を生成する。階調電源生成部１８０４で、階調基準を決める電圧を出力する。フォーマット変換部１８０３で、圧縮符号化された入力信号の伸長復号、画像の補間やリサイズなどの画像処理が行われる。フォーマット変換された画像データは、ゲート信号線駆動回路１８０１及びソース信号線駆動回路１８０２により画素に表示される。
【０２００】
ただし、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０２０１】
なお、本実施の形態のロジック回路のＴＦＴは実施の形態５乃至８に記載の方法で作製すればよい。また本実施の形態のロジック回路は実施の形態１乃至４と組み合わせて実施することが可能である。
【０２０２】
（実施の形態１１）
図１９は対向基板１９０４上に第１のゲート信号線駆動回路１９０１、第２のゲート信号線駆動回路１９０３及び、第１のソース信号線駆動回路１９００、第２のソース信号線駆動回路１９０２が、基板の４辺に沿うように形成された、アクティブマトリクス型表示装置の一例を示したものである。本実施の形態では、第１のゲート信号線駆動回路及び第１のソース信号線駆動回路で背景画の表示を行い、第２のゲート信号線駆動回路及び第２のソース信号線駆動回路で背景画の表示とは独立にテキストモードの表示を行う。
【０２０３】
なお、駆動回路の分割数や配置方法は上記の方法に限定されない。また、駆動回路のうちの一部が外付けで実装されていてもよい。
【０２０４】
なお、本実施の形態のロジック回路のＴＦＴは実施の形態５乃至８に記載の方法で作製すればよい。また本実施の形態のロジック回路は実施の形態１乃至４と組み合わせて実施することが可能である。
【０２０５】
（実施の形態１２）
図２０は、本発明の表示装置を利用した携帯ゲーム機の表示部において、対向基板２００８上に形成されたロジック回路のブロック図を示したものである。
【０２０６】
図２０に示した表示部を有するアクティブマトリクス型表示装置の動作について説明する。インターフェース回路２００１を介して、対向基板２００８上にない外部装置からシステムバス２００５にデータが送られる。外部装置としては、たとえばＲＯＭやキーボードなどが挙げられる。外部装置との通信はＣＰＵ２０００で制御される。データはシステムバス２００５を経由して、メモリ２００２に格納される。さらに、データは画像処理回路２００３により画像処理が施され、ＶＲＡＭ２００４に格納される。ＶＲＡＭ２００４に格納された画像データは、ゲート信号線駆動回路２００６及びソース信号線駆動回路２００７によって画素に表示される。
【０２０７】
本実施の形態において、実施の形態５乃至８で示した方法で形成した半導体膜を用いて対向基板２００８上のＴＦＴを作製することにより、５ＭＨｚ以上の動作周波数をもつＣＰＵ２０００を実現できる。また、メモリ２００２及びＶＲＡＭ２００４として、ＳＲＡＭやＤＲＡＭが用いられるが、ＳＲＡＭの場合２００ｎｓｅｃ以下、ＤＲＡＭの場合１μｓｅｃ以下の読み出しサイクル時間が実現される。
【０２０８】
ただし、上記ロジック回路のうちの一部が外付けで実装されていてもよい。
【０２０９】
なお、本実施の形態のロジック回路は、実施の形態１乃至４と組み合わせて実施することが可能である。
【０２１０】
（実施の形態１３）
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２１に示す。
【０２１１】
図２１（Ａ）は表示装置であり、筐体２１０１、支持台２１０２、表示部２１０３を含む。本発明は表示部２１０３を有する表示装置に適用が可能である。
【０２１２】
図２１（Ｂ）はビデオカメラであり、本体２１１１、表示部２１１２、音声入力２１１３、操作スイッチ２１２１、バッテリー２１１５、受像部２１１６などによって構成されている。本発明は表示部２１１２を有する表示装置に適用が可能である。
【０２１３】
図２１（Ｃ）はノート型のパーソナルコンピュータであり、本体２１２１、筐体２１２２、表示部２１２３、キーボード２１２４などによって構成されている。本発明は表示部２１２３を有する表示装置に適用が可能である。
【０２１４】
図２１（Ｄ）は携帯情報端末であり、本体２１３１、スタイラス２１３２、表示部２１３３、操作ボタン２１３４、外部インターフェース２１３５などによって構成されている。本発明は表示部２１３３を有する表示装置に適用が可能である。
【０２１５】
図２１（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体２１４１、表示部２１４２、操作スイッチ２１４３、２１４４などによって構成されている。本発明は表示部２１４２を有する表示装置に適用が可能である。
また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。
【０２１６】
図２１（Ｆ）はデジタルカメラであり、本体２１５１、表示部（Ａ）２１５２、接眼部２１５３、操作スイッチ２１５４、表示部（Ｂ）２１５５、バッテリー２１５６などによって構成されている。本発明は表示部（Ａ）２１５２及び表示部（Ｂ）２１５５を有する表示装置に適用が可能である。
【０２１７】
図２１（Ｇ）は携帯電話であり、本体２１６１、音声出力部２１６２、音声入力部２１６３、表示部２１６４、操作スイッチ２１６５、アンテナ２１６６などによって構成されている。本発明は表示部２１６４を有する表示装置に適用が可能である。
【０２１８】
これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。
【０２１９】
なお、本実施の形態に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０２２０】
本実施の形態は、実施の形態１乃至１２に記載のＴＦＴの作製方法やロジック回路を自由に組み合わせて実施することが可能である。
【０２２１】
（実施の形態１４）
本実施の形態では、画素基板上に画素部、ソース信号線駆動回路及びゲート信号線駆動回路を一体形成し、対向基板にロジック回路を設ける場合を説明する。
【０２２２】
図２２（Ａ）には、画素基板５００に画素部５０１、ソース信号線駆動回路５０２及びゲート信号線駆動回路５０３（以下、ソース信号線駆動回路及びゲート信号線駆動回路を駆動回路と表記する）が設けられている。また、対向基板５０５にロジック回路の一例であるＣＰＵ５０６が設けられている。
【０２２３】
また画素部５０１においてソース線とゲート線とが交差する各画素、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３、ＣＰＵ５０５はそれぞれＴＦＴが設けられており、実施の形態４乃至１３のいずれかの記載を参照してＴＦＴを作製すればよい。
【０２２４】
なお、画素基板５００と対向基板５０５との間には液晶層が設けられているが、説明の便宜上図示しない。
【０２２５】
そして駆動回路とＣＰＵとは、それぞれに設けられた電気パッド５０７を介し、配線５０８を用いたワイヤボンディング法により接続されている。ＣＰＵと駆動回路とに設けられる複数の電気バッド５０７は、ＴＦＴを保護するために形成されるパッシベーション膜に開口部（１００μｍ×１００μｍ程度）を設けて形成される。また、パッシベーション膜はＳｉＮ、ＳｉＮの応力を緩和するためにＴＥＯＳを混入させたＳｉＮ／ＴＥＯＳ、アクリル等の有機樹脂材料から形成すればよい。
【０２２６】
図２２（Ｂ）には、図２２（Ａ）のＡ−Ａ’での断面図を示す。図２２（Ｂ）
には、画素基板５００と対向基板５０５とを接着し、固定するためのシール剤５０９が設けられている。なお、シール剤５０９は画素基板と対向基板との間隔（ギャップ）を保持するためのスペーサを兼ねている。もちろんギャップを保持するために、適宜柱状スペーサや球状スペーサを設けても構わない。また、シール剤５０９を画素部の一部と駆動回路との一部とを覆うように設けてもよく、駆動回路上に設けてもよい。但しこのような場合、画素部や駆動回路に対するシール剤等による接着時の応力を考慮して配置する必要がある。
【０２２７】
更に、ＣＰＵの高さはスペーサと同程度であるため、シール剤５０９を設ける位置にＣＰＵを設けてスペーサと機能させても構わない。この場合、駆動回路を設ける領域（辺）にＣＰＵを設け、基板のその他の領域（その他の辺）にシール剤を設ければよい。また、駆動回路とＣＰＵとは導電ペースト等を用いて接続すればよい。
【０２２８】
以上のような本発明では、駆動電圧の違いに基づいて画素部５０１、ソース信号線駆動回路５０２、ゲート信号線駆動回路５０３と、ＣＰＵ５０５とを異なる基板に形成することを特徴とする。
【０２２９】
更に本発明は、画素基板と対向基板とで、ＴＦＴを形成するプロセスを異ならせることが可能となる。
【０２３０】
例えば、ＣＰＵが有するＴＦＴの電気特性は、高移動度が要求されるため、対向基板上のＴＦＴでは、レーザ、結晶化を助長させる金属元素を用い、更にはそれらを合わせた結晶化プロセスを採用すればよい。一方、画素基板上のＴＦＴでも高移動度は必要であるが、ＣＰＵと比較すると、ＴＦＴの移動度は高くなくともよい。
【０２３１】
また高速動作が要求されるＣＰＵでは、駆動電圧の低電圧化と、それに伴うゲート絶縁膜の薄膜化が求められる。しかしながら、画素部に用いられるＴＦＴ等では表示装置の駆動電圧の制約により、駆動電圧の低電圧化及びゲート絶縁膜の薄膜化は難しかった。
【０２３２】
本発明は、以上のように要求される特性が異なっている各ＴＦＴを、異なる基板に設け、ＴＦＴをそれぞれ作製することを特徴とする。
【０２３３】
また、図２３には図２２（Ｂ）と異なる接続方法の例を記載する。
【０２３４】
図２３（Ａ）に示すように、アクティブマトリクス型表示装置の外枠（一般的に樹脂等で形成される外枠）６０１に予め配線６０２を形成する。配線６０２は、外枠６０１に溝を形成し、該溝にリード線を形成して得ることができる。また、プリント基板のように導電性物質を印刷法により形成することも可能である。
更に、印刷法により形成された配線上に、電気パッドと接続される接続部を除き絶縁膜を印刷してもよい。このとき、配線の間隔は電気パッドの間隔と一致することが望ましい。またプリント基板と同様に配線を引き回し、他の半導体素子を実装させることも可能である。
【０２３５】
その後、外枠６０１にシール剤により固定された画素基板５０１と対向基板５０５とをはめ込み、駆動回路の電気パッドとＣＰＵとの電気パッドを接続する。
このように外枠に配線を設けることは、各電気パッドをワイヤボンディング法により接続するよりも簡単であり、更に接続不良を低減することができる。図２３に示す接続法以外としては、プリント基板の要領で開口部と電気パッドを接続したり、ソケットの要領で接続したりすればよい。
【０２３６】
本実施の形態では、ＣＰＵを駆動回路上、すなわち画素領域上以外に設けたり、シール剤領域に設けたりすることにより、反射型液晶表示装置に限定されることなく、透過型液晶表示装置とすることが可能である。
【０２３７】
このように、本発明の半導体装置や半導体表示装置は、対向基板上にＴＦＴを作製することによって、従来は表示部を構成する基板とは異なる基板上に形成され実装されていたロジック回路を、対向基板上に形成することを特徴とする。その結果、小型の半導体装置や半導体表示装置を実現する事ができると共に、ＩＣチップ等の実装を大幅に簡略化することが可能となり、実装面での信頼性を向上することができる。
【特許請求の範囲】
【請求項１】
絶縁表面を有する第１の基板と、
前記第１の基板に対向する絶縁表面を有する第２の基板と、
前記第１の基板及び前記第２の基板がはめ込まれた外枠と、を有し、
前記第１の基板には、信号線駆動回路、走査線駆動回路、及び画素領域が設けられ、
前記第２の基板には、ロジック回路が設けられ、
前記外枠には、溝、及び前記溝に形成された配線が設けられ、
前記外枠の溝に形成された配線を介して前記信号線駆動回路及び前記走査線駆動回路の電極パッドと前記ロジック回路の電極パッドとが電気的に接続され、
前記画素領域と、前記ロジック回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
絶縁表面上に第１のＴＦＴを有する第１の基板と、
第２のＴＦＴを有し、前記第１の基板に対向する絶縁表面を有する第２の基板と、
前記第１の基板及び前記第２の基板がはめ込まれた外枠と、を有し、
前記第１の基板には、信号線駆動回路、走査線駆動回路、及び前記第１のＴＦＴを有する画素領域が設けられ、
前記第２の基板には、前記第２のＴＦＴを有するロジック回路が設けられ、
前記外枠には、溝、及び前記溝に形成された配線が設けられ、
前記外枠の溝に形成された配線を介して前記信号線駆動回路及び前記走査線駆動回路の電極パッドと前記ロジック回路の電極パッドとが電気的に接続され、
前記画素領域と、前記ロジック回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項２において、前記第１のＴＦＴの駆動電圧は、前記第２のＴＦＴの駆動電圧よりも高いことを特徴とするアクティブマトリクス型表示装置。
【請求項４】
請求項１乃至３において、前記第１の基板と前記第２の基板との間には、液晶素子又は発光素子が設けられることを特徴とするアクティブマトリクス型表示装置。
【請求項５】
請求項１乃至４のいずれか一において、前記第１の基板はプラスチック基板、ガラス基板及び石英基板のいずれか一つであることを特徴とするアクティブマトリクス型表示装置。
【請求項６】
請求項１乃至５のいずれか一において、前記第２の基板はプラスチック基板、ガラス基板及び石英基板のいずれか一つであることを特徴とするアクティブマトリクス型表示装置。
【請求項１】
絶縁表面を有する第１の基板と、
前記第１の基板に対向する絶縁表面を有する第２の基板と、
前記第１の基板及び前記第２の基板がはめ込まれた外枠と、を有し、
前記第１の基板には、信号線駆動回路、走査線駆動回路、及び画素領域が設けられ、
前記第２の基板には、ロジック回路が設けられ、
前記外枠には、溝、及び前記溝に形成された配線が設けられ、
前記外枠の溝に形成された配線を介して前記信号線駆動回路及び前記走査線駆動回路の電極パッドと前記ロジック回路の電極パッドとが電気的に接続され、
前記画素領域と、前記ロジック回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
絶縁表面上に第１のＴＦＴを有する第１の基板と、
第２のＴＦＴを有し、前記第１の基板に対向する絶縁表面を有する第２の基板と、
前記第１の基板及び前記第２の基板がはめ込まれた外枠と、を有し、
前記第１の基板には、信号線駆動回路、走査線駆動回路、及び前記第１のＴＦＴを有する画素領域が設けられ、
前記第２の基板には、前記第２のＴＦＴを有するロジック回路が設けられ、
前記外枠には、溝、及び前記溝に形成された配線が設けられ、
前記外枠の溝に形成された配線を介して前記信号線駆動回路及び前記走査線駆動回路の電極パッドと前記ロジック回路の電極パッドとが電気的に接続され、
前記画素領域と、前記ロジック回路が設けられる領域とは重なることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項２において、前記第１のＴＦＴの駆動電圧は、前記第２のＴＦＴの駆動電圧よりも高いことを特徴とするアクティブマトリクス型表示装置。
【請求項４】
請求項１乃至３において、前記第１の基板と前記第２の基板との間には、液晶素子又は発光素子が設けられることを特徴とするアクティブマトリクス型表示装置。
【請求項５】
請求項１乃至４のいずれか一において、前記第１の基板はプラスチック基板、ガラス基板及び石英基板のいずれか一つであることを特徴とするアクティブマトリクス型表示装置。
【請求項６】
請求項１乃至５のいずれか一において、前記第２の基板はプラスチック基板、ガラス基板及び石英基板のいずれか一つであることを特徴とするアクティブマトリクス型表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００９−１５１３３３（Ｐ２００９−１５１３３３Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００９−８８８０８（Ｐ２００９−８８８０８）
【出願日】平成２１年４月１日（２００９．４．１）
【分割の表示】特願２００２−３３９２３５（Ｐ２００２−３３９２３５）の分割
【原出願日】平成１４年１１月２２日（２００２．１１．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成２１年４月１日（２００９．４．１）
【分割の表示】特願２００２−３３９２３５（Ｐ２００２−３３９２３５）の分割
【原出願日】平成１４年１１月２２日（２００２．１１．２２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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