ゲートドライブ回路
【課題】簡単な構成で、ワイドバンドギャップ半導体からなるスイッチ素子を駆動するゲートドライブ回路。
【解決手段】ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【解決手段】ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、GaN,SiCなどのワイドバンドギャップ半導体のゲートドライブに関し、特に、GaNFETへの最適な駆動を行う技術に関する。
【背景技術】
【0002】
電力用半導体スイッチのスイッチングを利用して、交流電力又は直流電力をレベルの異
なる交流電力又は直流電力に変換する電力変換装置は、例えば、無停電電源装置やモータ
ー用インバータ、DC−DCコンバータなどに利用される。
【0003】
電力用半導体スイッチはドレインとソースとの間に、オン抵抗が存在し、既存のシリコンデバイスでは、ほぼ理論値近くまで改善されつつある。しかし、近年のインバータ及びDC−DCコンバータにおいては、より効率向上のためさらなる低オン抵抗素子が望まれている。
このため、既存のシリコンデバイスをはるかに凌駕するポテンシャルを持つSiC或いはGaNデバイスはその実用化が待ち望まれている。
【0004】
ここで、既存のシリコンデバイスから、GaN,SiCなどのワイドバンドギャップ半導体、すなわち、ノーマリオフ型のGaNFETが研究開発され、最近のノーマリオフ型FETはしきい値電圧が1〜数V程度まで製作が可能になった。
【0005】
図3はノーマリオフ型のGaNFETの各静特性を示し、図3(c)はゲート・ソース電圧対ゲート電流特性を示す。このノーマリオフ型FETの特徴として、図3(c)に示すように、ゲート・ソース間が従来のシリコンMOSFETのような絶縁構造ではないために、過大なゲートドライブ電圧を印加すると、ゲート・ソース間に大電流が流れ、ダイオードの順方向電圧に類似した特性を示す。このため、ゲートへ必要以上の電圧を印加すると、従来のシリコンMOSFETと比較し、ゲートドライブの消費電力が増加、或いは必要以上にゲート電流が流れると破損に至るなど、信頼性上の問題が発生する。
【0006】
図10は従来のシリコンMOSFETのゲートドライブ回路の一例を示す回路構成図である。ゲートパルス信号が入力されると、ゲート抵抗R1と並列に接続されているスピードアップコンデンサC1と抵抗R2の時定数回路により、ゲート・ソース間電圧をより速く上昇させるものである。(特許文献1)。
【0007】
また、図11は従来のバイポーラトランジスタのベースドライブ回路の一例を示す回路構成図である。バイポーラトランジスタQaの高速スイッチングを実現するために、ベース電流は始めにコンデンサC1を介して十分なオーバードライブ電流を流してターンオンさせ、次に、バイポーラトランジスタQaが非飽和電圧のオン状態になるようダイオードD1及びD2により過剰なベース電流をコレクタに分流して、過剰なベース電流によるバイポーラトランジスタQaのベース・エミッタ間の蓄積キャリアを減らし、スイッチング特性のストレージタイムを減ずる方法が知られている。(特許文献2)。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平10−163838号公報
【特許文献2】特開昭61−101119号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、図3の特性を持つGaNなどのワイドバンドギャップ半導体を用いた高電子移動度トランジスタ(HEMT;High Electron Mobility Transistor)からなる半導体スイッチにあっては、ゲートの過電圧に対する耐圧が小さい。
また、ゲート・ソース間はダイオードの順方向電圧特性に近似した特性を持ち、従来のシリコンMOSFETと異なり、例えば10V前後のゲートパルス電圧を印加すると、ゲート電流が流れてしまい、信頼性とゲートドライブ電力が増大するという、2つの問題が生じる。
バイポーラトランジスタのドライブ回路のように、非飽和電圧ドライブを行うと、GaNFETの特徴である、低オン抵抗特性によるオン時の低損失を活かせない問題を生じる。
【0010】
本発明は、簡単な回路で、ゲート・ソース間の過電圧を緩和でき、ゲートドライブ電力の最適化を提供することにある。
【課題を解決するための手段】
【0011】
前記課題を解決するために、請求項1の発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【0012】
請求項2の発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号はコンデンサを介してバッファ回路の入力端子に接続され、バッファ回路の出力端子は前記スイッチ素子のゲート端子にゲート抵抗を介して接続され、前記スイッチ素子のドレインと前記バッファ回路の入力端子との間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【0013】
請求項3の発明は、前記バッファ回路は、NPNトランジスタとPNPトランジスタにより構成され、前記NPNトランジスタとPNPトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記NPNトランジスタとPNPトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、前記NPNトランジスタのコレクタ端子は、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源に接続され、前記PNPトランジスタのコレクタ端子はGNDに接続されていることを特徴とする。
【0014】
請求項4の発明は、前記バッファ回路は、NPNトランジスタとPNPトランジスタにより構成され、前記NPNトランジスタとPNPトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記NPNトランジスタとPNPトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源を、2つの直列接続した第2及び第3のコンデンサへ充電し、前記スイッチ素子のゲートをドライブする信号に応じて、前記制御電源から前記第2及び第3のコンデンサとの接続を切り離し、かつ、前記第2及び第3のコンデンサの接続点をGNDに接続して、前記第2及び第3のコンデンサの充電電圧を正負極性電源とする手段を備え、前記NPNトランジスタのコレクタ端子は前記正負極性電源の正極側電圧に接続され、前記バッファのPNPトランジスタのコレクタ端子は前記前記正負極性電源の負極側電圧に接続されたことを特徴とする。
【0015】
請求項5の発明は、P型MOSFETとN型MOSFETを備え、前記P型及びN型MOSFETのゲート端子を接続し、かつ、前記ワイドバンドギャップ半導体からなるスイッチ素子のゲートをドライブする信号の端子とを接続し、前記2つの直列接続した第2及び第3のコンデンサの、前記第2のコンデンサに接続されない第3のコンデンサの他方の端子は、第3のダイオードのアノード端子と第4のダイオードのカソード端子とに接続され、かつ、前記第3のダイオードを介してGNDに接続され、前記第4のダイオードのアノード端子は前記バッファ回路のP型トランジスタのコレクタ端子と第4のコンデンサの一方の端子とに接続され、かつ、第4のコンデンサを介してGNDに接続され、第3のコンデンサに接続されない前記第2のコンデンサの他方の端子は、前記P型MOSFETのドレイン端子と前記バッファ回路のN型トランジスタのコレクタ端子に接続され、前記制御電源の正極端子には前記P型MOSFETのソース端子を接続し、前記N型MOSFETのドレイン端子は前記第2及び第3のコンデンサとの接続点に接続され、前記N型MOSFETのソース端子はGNDに接続されたことを特徴とする。
【0016】
請求項6の発明は、前記ゲート過電圧保護回路は、前記ダイオードとワイドバンドギャップ半導体からなるスイッチ素子で構成された電圧制限回路との直列回路からなることを特徴とする。
【発明の効果】
【0017】
本発明によれば、半導体スイッチのドレインとゲートとの間に電圧制限回路とダイオードとの直列回路を接続したので、即ち、簡単な回路で、ワイドバンドギャップ半導体スイッチに印加されるゲート過電圧を抑制し、かつスイッチング特性及びオン抵抗を犠牲にすることなくドライブすることができる。
【図面の簡単な説明】
【0018】
【図1】実施例1のゲートドライブ回路を示す回路構成図である。
【図2】実施例1のゲート電圧波形を示す図である。
【図3】ノーマリオフ型のGaNFETの各静特性の代表図である。
【図4】実施例2のゲートドライブ回路を示す回路構成図である。
【図5】実施例2のゲート電圧波形を示す図である。
【図6】実施例3のゲートドライブ回路の一例を示す回路構成図である。
【図7】実施例3のゲート電圧波形を示す図である。
【図8】実施例4のゲートドライブ回路の一例を示す回路構成図である。
【図9】実施例4のゲート電圧波形を示す図である。
【図10】従来のシリコンMOSFETのドライブ回路の一例を示す回路構成図である。
【図11】従来のバイポーラトランジスタのドライブ回路の一例を示す回路構成図である。
【発明を実施するための形態】
【0019】
以下、本発明のゲートドライブ回路の実施の形態について、図面を参照しながら詳細に説明する。
【実施例1】
【0020】
図1は実施例1のゲートドライブ回路を示す図である。図1に示す実施例1の半導体スイッチは、GaNのワイドバンドギャップ半導体からなるHEMT Q1を用いたことを特徴とする。
このHEMT Q1は、ゲートGとドレインとソースとを有し、ゲート・ソース間にドライブ電圧を徐々に印加していくと、ゲート閾値電圧を超え、ドレイン・ソース間電圧の飽和電圧に達した以上のゲート電圧において、ダイオード特性のようにゲート電流が流れ始める特性を持っている。
【0021】
実施例1の構成において、半導体スイッチQ1への制御信号signalは、コンデンサCbと抵抗Rgからなる直列回路とゲートバイアス抵抗Rbとが並列に接続され、半導体スイッチQ1のゲート端子に接続されている。半導体スイッチQ1のゲート端子には、ツェナーダイオードDzのカソードが接続され、ツェナーダイオードDzのアノードにはダイオードD1のアノードが接続され、ダイオードD1を介して半導体スイッチQ1のドレイン端子に接続されている。
【0022】
図2は、実施例1のゲート電圧波形を示す図である。
半導体スイッチQ1への制御信号signalが入力されると、コンデンサCbと抵抗Rgからなる直列回路を介して半導体スイッチQ1のゲート端子に電圧が印加され、半導体スイッチQ1はオン状態になる。すなわち、半導体スイッチQ1のゲート・ドレイン端子間に接続されているツェナーダイオードDzとダイオードD1に、コンデンサCbと抵抗Rgの直列回路及びバイアス抵抗Rbからのドライブ電流が流れ、図示しない半導体スイッチQ1のゲート・ソース間容量へ流れ、ゲート電圧Vgは上昇し、半導体スイッチQ1はオンする。
【0023】
ここで、半導体スイッチQ1のドレイン電圧は飽和電圧に達し、ほぼ0Vになるので、半導体スイッチQ1のゲート電圧は、ツェナーダイオードDzのツェナー電圧VzとダイオードD1の順方向電圧VFの加算された電圧でクランプされ、ゲート電圧クランプ回路となる。従い、半導体スイッチQ1のゲート端子に、ゲート最大電圧Vg(max)を超える過電圧は印加されない。なお、ツェナーダイオードDzのツェナー電圧VzとダイオードD1の順方向電圧VFによるクランプ電圧は、半導体スイッチQ1のゲート閾値電圧以上とし、半導体スイッチQ1のオン状態が飽和電圧となるように設定する。
【0024】
また、制御信号signalが0Vレベルになると、コンデンサCbに充電された電圧は、制御信号signalのHレベル電圧をVccとすると、ツェナーダイオードDzのツェナー電圧VzとダイオードD1の順方向電圧VF分を差し引いた電圧が、逆バイアス電圧となって生じる。従って、ゲート端子には、−(Vcc+Vz+VF)の逆バイアス電圧が印加される。逆バイアス電圧は、バイアス抵抗Rb及び抵抗Rgが負荷となって、コンデンサCbの充電電圧を放電していき、次の制御信号signalのHレベル電圧が入るまでの期間、逆バイアス電圧とゲート閾値電圧との差分の電圧が、ノイズ等による半導体スイッチQ1の動作を防止するマージンとなる。
【実施例2】
【0025】
図4〜5は、本発明の実施例2に係るゲートドライブ回路とその動作波形を示す図である。但し、図4〜5において図1、2と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【0026】
図4は、図1におけるツェナーダイオードDzの代わりに、半導体スイッチQ1と同じGaNFET Qaのドレイン・ゲート間にダイオードDaを介して接続し、クランプ電圧を設定したものである。すなわち、GaNFET Qaのドレイン端子にダイオードDaのアノードを接続し、ゲート端子にダイオードDaのカソードを接続することで、ゲート電圧閾値+ダイオードDaの順方向電圧VFのツェナー特性を得ることができる。従い、半導体スイッチQ1のゲート電圧は、ゲート閾値電圧+2VFの電圧でクランプされることになる。
【0027】
半導体スイッチQ1及びQaを同一チップ上で構成することで同じ特性を有することができ、ゲート閾値電圧の温度特性など同様に変化するので、ゲート閾値電圧とツェナーダイオードDzのツェナー電圧の固有ばらつき或いは温度特性等の相違を減ずることが可能になる。なお、ダイオードDaを抵抗に置き換え、抵抗による分圧にてクランプ電圧を設定しても良く、この場合は、ダイオードDaの順方向電圧の温度特性が軽減されることになる。
【実施例3】
【0028】
図6〜7は、本発明の実施例3に係るゲートドライブ回路とその動作波形を示す図である。
図6に示すゲートドライブ回路は、制御信号signalをコンデンサCb´を介して、トランジスタQ2、Q3からなるバッファのベース端子に入力し、かつ、制御信号signalのオーバードライブ分をツェナーダイオードDz及びダイオードD1を介して、半導体スイッチQ1のゲート・ソース間でクランプさせるものである。
【0029】
実施例3は以下の構成からなる。半導体スイッチQ1への制御信号signalは、コンデンサCb´とダイオードDbからなる並列回路を介して、ダイオードDbのアノード端子側とバッファ回路を構成するNPNトランジスタQ2のベース端子とPNPトランジスタQ3のベース端子及びツェナーダイオードDzのカソード端子に接続され、ツェナーダイオードDzのアノード端子とダイオードD1のアノード端子が接続され、ダイオードD1のカソード端子と半導体スイッチQ1のドレイン端子が接続されている。
また、NPNトランジスタQ2のエミッタ端子とPNPトランジスタQ3のエミッタ端子とゲート抵抗Rgの一方の端子に接続され、ゲート抵抗Rgの他方の端子と半導体スイッチQ1のゲート端子及びゲート・ソース間抵抗Rgsの一方の端子が接続されている。
NPNトランジスタQ2のコレクタ端子は図示しない制御電源の電圧Vccに接続され、PNPトランジスタQ3のコレクタ端子と半導体スイッチQ1のソース端子並びにゲート・ソース間抵抗Rgsの他方の端子がGND端子に接続されている。
【0030】
次に実施例3の詳細な動作について説明する。実施例3の動作波形を示す図7において、時刻t1に制御信号signalのHレベル(図示しない制御電源電圧Vccレベル)が入力されると、コンデンサCb´を介してNPNトランジスタQ1のベース電流が流れNPNトランジスタQ1オンし、ゲート抵抗Rgを介して半導体スイッチQ1のゲート端子にゲート電圧Vgが印加される。ここで、半導体スイッチQ1のゲート・ソース間容量が存在するため、NPNトランジスタQ1により増幅されたゲート電流Igが流れる。
同時に半導体スイッチQ1はオン動作に移行し、時刻t2にてドレイン電圧はオン状態に達し、かつ、ゲート電流Igは0となる。ここで、コンデンサCb´の充電は完了していないので、時刻t2後は、ツェナーダイオードDzとダイオードD1を介して半導体スイッチQ1のドレイン端子に流れる。従って、半導体スイッチQ1のゲート端子電圧は、ツェナー電圧VzとダイオードD1順方向電圧VFを足した電圧からPNトランジスタのベースエミッタ間電圧との差分の電圧が印加され、半導体スイッチQ1のゲート最大電圧Vg(max)を超える過電圧は印加されない。
【0031】
次に時刻t3に制御信号signalの0レベルが入力されると、コンデンサCb´を介してNPNトランジスタQ1はオフし、PNPトランジスタQ2のベース電流は流れ、PNPトランジスタQ2がオンし、ゲート抵抗Rgを介して半導体スイッチQ1のゲート端子を0Vにする。ここで、前述の半導体スイッチQ1のゲート・ソース間容量が存在するため、PNPトランジスタQ2によりゲート電流Igがオン時とは逆方向に流れ、半導体スイッチQ1はオフする。なお、時刻t4以後は、半導体スイッチQ1のゲート・ソース間抵抗Rgsを介して、コンデンサCb´が放電される。
なお、ダイオードDbは電源投入時など制御信号signalがない状態の半導体スイッチQ1がノイズ等の誤動作によりオンさせないための保護ダイオードであり、順方向電圧の低いダイオードを選択するのが好ましく、或いは、抵抗に置き換えてもよい。
【0032】
以上のように実施例3によれば、トランジスタQ2、Q3によるバッファを介して半導体スイッチQ1のゲートをドライブすることにより、コンデンサCb´容量は、実施例1乃至2のコンデンサCb容量よりも、トランジスタ増幅率の逆数に比例させて大幅に小さくすることができる。
従って、制御信号signalのドライブ電力を小さくすることができ、かつ、コンデンサCb´からオーバードライブ電流をツェナーダイオードDzとダイオードD1によるクランプ回路へ流すことにより、半導体スイッチQ1のゲート端子電圧をドライブするのに最適なドライブ電力に抑えることができる。
【実施例4】
【0033】
図8〜9は、本発明の実施例4に係るゲートドライブ回路とその動作波形を示す図である。但し、図8〜9において図6、7と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【0034】
図8に示すゲートドライブ回路は実施例3に加えて、トランジスタからなるバッファの電源電圧を、図示しない制御電源の電圧Vccを1/2分割して±電源を生成して、前記バッファの電源電圧とするものである。
【0035】
実施例4は以下の構成からなる。半導体スイッチQ1への制御信号signal端子は、コンデンサCb´とダイオードDbからなる並列回路を介して、ダイオードDbのアノード端子側とバッファ回路を構成するNPNトランジスタQ2のベース端子とPNPトランジスタQ3のベース端子及びツェナーダイオードDzのカソード端子に接続され、ツェナーダイオードDzのアノード端子とダイオードD1のアノード端子が接続され、ダイオードD1のカソード端子と半導体スイッチQ1のドレイン端子が接続されている。
また、NPNトランジスタQ2のエミッタ端子とPNPトランジスタQ3のエミッタ端子とゲート抵抗Rgの一方の端子は接続され、ゲート抵抗Rgの他方の端子は半導体スイッチQ1のゲート端子並びにゲート・ソース間抵抗Rgsの一方の端子とが接続されている。
図示しない制御電源の電圧Vcc端子には、P型MOSFET Q4のソース端子が接続され、MOSFET Q4のドレイン端子はコンデンサC1の一方の端子とNPNトランジスタQ2のコレクタ端子とに接続され、コンデンサC1の他方の端子はコンデンサC2の一方の端子とN型MOSFET Q5のドレイン端子に接続され、コンデンサC2の他方の端子はダイオードDaのアノード端子とダイオードDcのカソ―ド端子に接続され、ダイオードDaのカソード及びゲート抵抗Rgsの他方の端子はGNDに接続されている。
ダイオードDcのアノードはコンデンサC3の一方の端子とPNPトランジスタQ3のコレクタ端子に接続されている。
P型MOSFET Q4のゲート端子は、N型MOSFET Q5のゲート端子とコンデンサCb´の一方の端子とダイオードDbのカソード端子と制御信号signal端子に接続されている。
半導体スイッチQ1のソース端子とN型MOSFET Q5のソース端子及びゲート・ソース間抵抗Rgsの他方の端子とコンデンサC3の他方の端子はGND端子に接続されている。
【0036】
次に実施例4の詳細な動作について図9を用いて説明する。実施例4の動作波形を示す図9において、時刻t1に制御信号signalのHレベル(図示しない制御電源電圧Vccレベル)が入力されると、コンデンサCb´を介してNPNトランジスタQ1のベース電流が流れ、NPNトランジスタQ1はオンし、ゲート抵抗Rgを介して半導体スイッチQ1のゲート端子にゲート電圧Vgが印加される。ここで、半導体スイッチQ1のゲート・ソース間容量が存在するため、NPNトランジスタQ1により増幅されたゲート電流Igが流れる。
【0037】
同時に半導体スイッチQ1はオン状態に移行し、ドレイン電圧は飽和電圧に達する。ここで、コンデンサCb´の未充電分はツェナーダイオードDzとダイオードD1を介して半導体スイッチQ1のドレイン端子に流れる。従って、半導体スイッチQ1のゲート端子電圧は、ツェナー電圧VzとダイオードD1順方向電圧VFを加えた電圧からNPNトランジスタQ2のベースエミッタ間電圧との差分の電圧が印加されるので、半導体スイッチQ1のゲート最大電圧Vg(max)を超える過電圧は印加されない。
【0038】
また、時刻t1以前は、P型MOSFET Q4のゲート端子は0レベルにあるのでP型MOSFET Q4はオン状態にあり、コンデンサC1、C2及びダイオードDaには図示しない制御電源の電圧Vccが印加されている。コンデンサC1及びC2の容量は同じ容量に設定され、コンデンサC3はコンデンサC1及びC2の容量よりも小さい容量に設定され、図示しない半導体スイッチQ1のゲート・ソース間容量よりも十分大きい容量に設定される。
【0039】
時刻t1に制御信号signalのHレベルが入力されると、P型MOSFET Q4はオフし、N型MOSFET Q5はオフ状態からオンする。P型MOSFET Q4のオフによりコンデンサC1の一方の端子は、制御電源の電圧Vccから切り離され、コンデンサC1とC2の接続点は、N型MOSFET Q5のオンによりGNDに接続される。
従い、コンデンサC1の一方の端子電圧aは、時刻t1〜t2間に示す1/2Vcc電圧となり、コンデンサC2の他方の端子電圧cは、ダイオードDaの順方向電圧VFから−1/2Vcc+VF電圧となり、ダイオードDcを介してコンデンサC3を充電する。コンデンサC3のd点の電圧は、ダイオードDa及びDcの順方向電圧をVFとすれば、−1/2Vcc+2×VFで示される。
【0040】
従って、前述のNPNトランジスタQ2のコレクタ電圧はa点電圧、制御電源電圧Vccの1/2の電圧となるので、半導体スイッチQ1のゲートドライブ電圧を低くすることが可能になる。すなわち、一般に制御電源電圧Vccは12V〜15V前後に設定されるが、ノーマリオフ型GaNFETのゲート閾値電圧は1〜3V前後と低く、相対的にドライブ電圧としては高い電圧である。ここで、制御電源電圧Vccを1/2の電圧に分割し、ドライブ電圧とすることで、ドライブ電力の省エネ化が可能になる。
【0041】
次に時刻t2に制御信号signalの0レベルが入力されると、コンデンサCb´を介してPNPトランジスタQ2のベース電流が流れ、PNPトランジスタQ2がオンし、ゲート抵抗Rgを介して半導体スイッチQ1のゲート端子をd点の電位までバイアスする。ここで、半導体スイッチQ1のゲート・ソース間容量が存在するため、PNPトランジスタQ2によりゲート電流Igがオン時とは逆方向に流れ、半導体スイッチQ1はオフする。
なお、PNPトランジスタQ2のコレクタであるd点の電圧は負電圧であり、半導体スイッチQ1のゲート電圧は時刻t2〜t3の期間、−1/2Vcc+2×VFの負電圧が印加されるので、半導体スイッチQ1のゲート閾値電圧が低くても、ノイズマージンを十分確保することが可能になる。
【0042】
このように実施例1〜4のゲートドライブ回路によれば、半導体スイッチQ1のゲートとドレインの間にツェナーダイオードDzとダイオードD1とを接続することで、ゲート端子の過電圧を抑制できる。また、実施例1,2,4によれば、半導体スイッチQ1のオフ時にゲート端子に負電圧を印加できるので、半導体スイッチQ1のゲート閾値電圧が低くても、ノイズマージンを十分確保できる。
【産業上の利用可能性】
【0043】
本発明は、無停電電源装置、モーター用インバータ、DC−DCコンバータ等に適用可能である。
【符号の説明】
【0044】
Cb,C1〜C3 コンデンサ
Rb,Rg,Rgs,R1〜R3,R 抵抗
Dz 定電圧ダイオード
D1,Da,Db,Dc ダイオード
Q1 GaNFET
Q2 NPNトランジスタ
Q3 PNPトランジスタ
Q4 P型MOSFET
Q5 N型MOSFET
【技術分野】
【0001】
本発明は、GaN,SiCなどのワイドバンドギャップ半導体のゲートドライブに関し、特に、GaNFETへの最適な駆動を行う技術に関する。
【背景技術】
【0002】
電力用半導体スイッチのスイッチングを利用して、交流電力又は直流電力をレベルの異
なる交流電力又は直流電力に変換する電力変換装置は、例えば、無停電電源装置やモータ
ー用インバータ、DC−DCコンバータなどに利用される。
【0003】
電力用半導体スイッチはドレインとソースとの間に、オン抵抗が存在し、既存のシリコンデバイスでは、ほぼ理論値近くまで改善されつつある。しかし、近年のインバータ及びDC−DCコンバータにおいては、より効率向上のためさらなる低オン抵抗素子が望まれている。
このため、既存のシリコンデバイスをはるかに凌駕するポテンシャルを持つSiC或いはGaNデバイスはその実用化が待ち望まれている。
【0004】
ここで、既存のシリコンデバイスから、GaN,SiCなどのワイドバンドギャップ半導体、すなわち、ノーマリオフ型のGaNFETが研究開発され、最近のノーマリオフ型FETはしきい値電圧が1〜数V程度まで製作が可能になった。
【0005】
図3はノーマリオフ型のGaNFETの各静特性を示し、図3(c)はゲート・ソース電圧対ゲート電流特性を示す。このノーマリオフ型FETの特徴として、図3(c)に示すように、ゲート・ソース間が従来のシリコンMOSFETのような絶縁構造ではないために、過大なゲートドライブ電圧を印加すると、ゲート・ソース間に大電流が流れ、ダイオードの順方向電圧に類似した特性を示す。このため、ゲートへ必要以上の電圧を印加すると、従来のシリコンMOSFETと比較し、ゲートドライブの消費電力が増加、或いは必要以上にゲート電流が流れると破損に至るなど、信頼性上の問題が発生する。
【0006】
図10は従来のシリコンMOSFETのゲートドライブ回路の一例を示す回路構成図である。ゲートパルス信号が入力されると、ゲート抵抗R1と並列に接続されているスピードアップコンデンサC1と抵抗R2の時定数回路により、ゲート・ソース間電圧をより速く上昇させるものである。(特許文献1)。
【0007】
また、図11は従来のバイポーラトランジスタのベースドライブ回路の一例を示す回路構成図である。バイポーラトランジスタQaの高速スイッチングを実現するために、ベース電流は始めにコンデンサC1を介して十分なオーバードライブ電流を流してターンオンさせ、次に、バイポーラトランジスタQaが非飽和電圧のオン状態になるようダイオードD1及びD2により過剰なベース電流をコレクタに分流して、過剰なベース電流によるバイポーラトランジスタQaのベース・エミッタ間の蓄積キャリアを減らし、スイッチング特性のストレージタイムを減ずる方法が知られている。(特許文献2)。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平10−163838号公報
【特許文献2】特開昭61−101119号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、図3の特性を持つGaNなどのワイドバンドギャップ半導体を用いた高電子移動度トランジスタ(HEMT;High Electron Mobility Transistor)からなる半導体スイッチにあっては、ゲートの過電圧に対する耐圧が小さい。
また、ゲート・ソース間はダイオードの順方向電圧特性に近似した特性を持ち、従来のシリコンMOSFETと異なり、例えば10V前後のゲートパルス電圧を印加すると、ゲート電流が流れてしまい、信頼性とゲートドライブ電力が増大するという、2つの問題が生じる。
バイポーラトランジスタのドライブ回路のように、非飽和電圧ドライブを行うと、GaNFETの特徴である、低オン抵抗特性によるオン時の低損失を活かせない問題を生じる。
【0010】
本発明は、簡単な回路で、ゲート・ソース間の過電圧を緩和でき、ゲートドライブ電力の最適化を提供することにある。
【課題を解決するための手段】
【0011】
前記課題を解決するために、請求項1の発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【0012】
請求項2の発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号はコンデンサを介してバッファ回路の入力端子に接続され、バッファ回路の出力端子は前記スイッチ素子のゲート端子にゲート抵抗を介して接続され、前記スイッチ素子のドレインと前記バッファ回路の入力端子との間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【0013】
請求項3の発明は、前記バッファ回路は、NPNトランジスタとPNPトランジスタにより構成され、前記NPNトランジスタとPNPトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記NPNトランジスタとPNPトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、前記NPNトランジスタのコレクタ端子は、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源に接続され、前記PNPトランジスタのコレクタ端子はGNDに接続されていることを特徴とする。
【0014】
請求項4の発明は、前記バッファ回路は、NPNトランジスタとPNPトランジスタにより構成され、前記NPNトランジスタとPNPトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記NPNトランジスタとPNPトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源を、2つの直列接続した第2及び第3のコンデンサへ充電し、前記スイッチ素子のゲートをドライブする信号に応じて、前記制御電源から前記第2及び第3のコンデンサとの接続を切り離し、かつ、前記第2及び第3のコンデンサの接続点をGNDに接続して、前記第2及び第3のコンデンサの充電電圧を正負極性電源とする手段を備え、前記NPNトランジスタのコレクタ端子は前記正負極性電源の正極側電圧に接続され、前記バッファのPNPトランジスタのコレクタ端子は前記前記正負極性電源の負極側電圧に接続されたことを特徴とする。
【0015】
請求項5の発明は、P型MOSFETとN型MOSFETを備え、前記P型及びN型MOSFETのゲート端子を接続し、かつ、前記ワイドバンドギャップ半導体からなるスイッチ素子のゲートをドライブする信号の端子とを接続し、前記2つの直列接続した第2及び第3のコンデンサの、前記第2のコンデンサに接続されない第3のコンデンサの他方の端子は、第3のダイオードのアノード端子と第4のダイオードのカソード端子とに接続され、かつ、前記第3のダイオードを介してGNDに接続され、前記第4のダイオードのアノード端子は前記バッファ回路のP型トランジスタのコレクタ端子と第4のコンデンサの一方の端子とに接続され、かつ、第4のコンデンサを介してGNDに接続され、第3のコンデンサに接続されない前記第2のコンデンサの他方の端子は、前記P型MOSFETのドレイン端子と前記バッファ回路のN型トランジスタのコレクタ端子に接続され、前記制御電源の正極端子には前記P型MOSFETのソース端子を接続し、前記N型MOSFETのドレイン端子は前記第2及び第3のコンデンサとの接続点に接続され、前記N型MOSFETのソース端子はGNDに接続されたことを特徴とする。
【0016】
請求項6の発明は、前記ゲート過電圧保護回路は、前記ダイオードとワイドバンドギャップ半導体からなるスイッチ素子で構成された電圧制限回路との直列回路からなることを特徴とする。
【発明の効果】
【0017】
本発明によれば、半導体スイッチのドレインとゲートとの間に電圧制限回路とダイオードとの直列回路を接続したので、即ち、簡単な回路で、ワイドバンドギャップ半導体スイッチに印加されるゲート過電圧を抑制し、かつスイッチング特性及びオン抵抗を犠牲にすることなくドライブすることができる。
【図面の簡単な説明】
【0018】
【図1】実施例1のゲートドライブ回路を示す回路構成図である。
【図2】実施例1のゲート電圧波形を示す図である。
【図3】ノーマリオフ型のGaNFETの各静特性の代表図である。
【図4】実施例2のゲートドライブ回路を示す回路構成図である。
【図5】実施例2のゲート電圧波形を示す図である。
【図6】実施例3のゲートドライブ回路の一例を示す回路構成図である。
【図7】実施例3のゲート電圧波形を示す図である。
【図8】実施例4のゲートドライブ回路の一例を示す回路構成図である。
【図9】実施例4のゲート電圧波形を示す図である。
【図10】従来のシリコンMOSFETのドライブ回路の一例を示す回路構成図である。
【図11】従来のバイポーラトランジスタのドライブ回路の一例を示す回路構成図である。
【発明を実施するための形態】
【0019】
以下、本発明のゲートドライブ回路の実施の形態について、図面を参照しながら詳細に説明する。
【実施例1】
【0020】
図1は実施例1のゲートドライブ回路を示す図である。図1に示す実施例1の半導体スイッチは、GaNのワイドバンドギャップ半導体からなるHEMT Q1を用いたことを特徴とする。
このHEMT Q1は、ゲートGとドレインとソースとを有し、ゲート・ソース間にドライブ電圧を徐々に印加していくと、ゲート閾値電圧を超え、ドレイン・ソース間電圧の飽和電圧に達した以上のゲート電圧において、ダイオード特性のようにゲート電流が流れ始める特性を持っている。
【0021】
実施例1の構成において、半導体スイッチQ1への制御信号signalは、コンデンサCbと抵抗Rgからなる直列回路とゲートバイアス抵抗Rbとが並列に接続され、半導体スイッチQ1のゲート端子に接続されている。半導体スイッチQ1のゲート端子には、ツェナーダイオードDzのカソードが接続され、ツェナーダイオードDzのアノードにはダイオードD1のアノードが接続され、ダイオードD1を介して半導体スイッチQ1のドレイン端子に接続されている。
【0022】
図2は、実施例1のゲート電圧波形を示す図である。
半導体スイッチQ1への制御信号signalが入力されると、コンデンサCbと抵抗Rgからなる直列回路を介して半導体スイッチQ1のゲート端子に電圧が印加され、半導体スイッチQ1はオン状態になる。すなわち、半導体スイッチQ1のゲート・ドレイン端子間に接続されているツェナーダイオードDzとダイオードD1に、コンデンサCbと抵抗Rgの直列回路及びバイアス抵抗Rbからのドライブ電流が流れ、図示しない半導体スイッチQ1のゲート・ソース間容量へ流れ、ゲート電圧Vgは上昇し、半導体スイッチQ1はオンする。
【0023】
ここで、半導体スイッチQ1のドレイン電圧は飽和電圧に達し、ほぼ0Vになるので、半導体スイッチQ1のゲート電圧は、ツェナーダイオードDzのツェナー電圧VzとダイオードD1の順方向電圧VFの加算された電圧でクランプされ、ゲート電圧クランプ回路となる。従い、半導体スイッチQ1のゲート端子に、ゲート最大電圧Vg(max)を超える過電圧は印加されない。なお、ツェナーダイオードDzのツェナー電圧VzとダイオードD1の順方向電圧VFによるクランプ電圧は、半導体スイッチQ1のゲート閾値電圧以上とし、半導体スイッチQ1のオン状態が飽和電圧となるように設定する。
【0024】
また、制御信号signalが0Vレベルになると、コンデンサCbに充電された電圧は、制御信号signalのHレベル電圧をVccとすると、ツェナーダイオードDzのツェナー電圧VzとダイオードD1の順方向電圧VF分を差し引いた電圧が、逆バイアス電圧となって生じる。従って、ゲート端子には、−(Vcc+Vz+VF)の逆バイアス電圧が印加される。逆バイアス電圧は、バイアス抵抗Rb及び抵抗Rgが負荷となって、コンデンサCbの充電電圧を放電していき、次の制御信号signalのHレベル電圧が入るまでの期間、逆バイアス電圧とゲート閾値電圧との差分の電圧が、ノイズ等による半導体スイッチQ1の動作を防止するマージンとなる。
【実施例2】
【0025】
図4〜5は、本発明の実施例2に係るゲートドライブ回路とその動作波形を示す図である。但し、図4〜5において図1、2と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【0026】
図4は、図1におけるツェナーダイオードDzの代わりに、半導体スイッチQ1と同じGaNFET Qaのドレイン・ゲート間にダイオードDaを介して接続し、クランプ電圧を設定したものである。すなわち、GaNFET Qaのドレイン端子にダイオードDaのアノードを接続し、ゲート端子にダイオードDaのカソードを接続することで、ゲート電圧閾値+ダイオードDaの順方向電圧VFのツェナー特性を得ることができる。従い、半導体スイッチQ1のゲート電圧は、ゲート閾値電圧+2VFの電圧でクランプされることになる。
【0027】
半導体スイッチQ1及びQaを同一チップ上で構成することで同じ特性を有することができ、ゲート閾値電圧の温度特性など同様に変化するので、ゲート閾値電圧とツェナーダイオードDzのツェナー電圧の固有ばらつき或いは温度特性等の相違を減ずることが可能になる。なお、ダイオードDaを抵抗に置き換え、抵抗による分圧にてクランプ電圧を設定しても良く、この場合は、ダイオードDaの順方向電圧の温度特性が軽減されることになる。
【実施例3】
【0028】
図6〜7は、本発明の実施例3に係るゲートドライブ回路とその動作波形を示す図である。
図6に示すゲートドライブ回路は、制御信号signalをコンデンサCb´を介して、トランジスタQ2、Q3からなるバッファのベース端子に入力し、かつ、制御信号signalのオーバードライブ分をツェナーダイオードDz及びダイオードD1を介して、半導体スイッチQ1のゲート・ソース間でクランプさせるものである。
【0029】
実施例3は以下の構成からなる。半導体スイッチQ1への制御信号signalは、コンデンサCb´とダイオードDbからなる並列回路を介して、ダイオードDbのアノード端子側とバッファ回路を構成するNPNトランジスタQ2のベース端子とPNPトランジスタQ3のベース端子及びツェナーダイオードDzのカソード端子に接続され、ツェナーダイオードDzのアノード端子とダイオードD1のアノード端子が接続され、ダイオードD1のカソード端子と半導体スイッチQ1のドレイン端子が接続されている。
また、NPNトランジスタQ2のエミッタ端子とPNPトランジスタQ3のエミッタ端子とゲート抵抗Rgの一方の端子に接続され、ゲート抵抗Rgの他方の端子と半導体スイッチQ1のゲート端子及びゲート・ソース間抵抗Rgsの一方の端子が接続されている。
NPNトランジスタQ2のコレクタ端子は図示しない制御電源の電圧Vccに接続され、PNPトランジスタQ3のコレクタ端子と半導体スイッチQ1のソース端子並びにゲート・ソース間抵抗Rgsの他方の端子がGND端子に接続されている。
【0030】
次に実施例3の詳細な動作について説明する。実施例3の動作波形を示す図7において、時刻t1に制御信号signalのHレベル(図示しない制御電源電圧Vccレベル)が入力されると、コンデンサCb´を介してNPNトランジスタQ1のベース電流が流れNPNトランジスタQ1オンし、ゲート抵抗Rgを介して半導体スイッチQ1のゲート端子にゲート電圧Vgが印加される。ここで、半導体スイッチQ1のゲート・ソース間容量が存在するため、NPNトランジスタQ1により増幅されたゲート電流Igが流れる。
同時に半導体スイッチQ1はオン動作に移行し、時刻t2にてドレイン電圧はオン状態に達し、かつ、ゲート電流Igは0となる。ここで、コンデンサCb´の充電は完了していないので、時刻t2後は、ツェナーダイオードDzとダイオードD1を介して半導体スイッチQ1のドレイン端子に流れる。従って、半導体スイッチQ1のゲート端子電圧は、ツェナー電圧VzとダイオードD1順方向電圧VFを足した電圧からPNトランジスタのベースエミッタ間電圧との差分の電圧が印加され、半導体スイッチQ1のゲート最大電圧Vg(max)を超える過電圧は印加されない。
【0031】
次に時刻t3に制御信号signalの0レベルが入力されると、コンデンサCb´を介してNPNトランジスタQ1はオフし、PNPトランジスタQ2のベース電流は流れ、PNPトランジスタQ2がオンし、ゲート抵抗Rgを介して半導体スイッチQ1のゲート端子を0Vにする。ここで、前述の半導体スイッチQ1のゲート・ソース間容量が存在するため、PNPトランジスタQ2によりゲート電流Igがオン時とは逆方向に流れ、半導体スイッチQ1はオフする。なお、時刻t4以後は、半導体スイッチQ1のゲート・ソース間抵抗Rgsを介して、コンデンサCb´が放電される。
なお、ダイオードDbは電源投入時など制御信号signalがない状態の半導体スイッチQ1がノイズ等の誤動作によりオンさせないための保護ダイオードであり、順方向電圧の低いダイオードを選択するのが好ましく、或いは、抵抗に置き換えてもよい。
【0032】
以上のように実施例3によれば、トランジスタQ2、Q3によるバッファを介して半導体スイッチQ1のゲートをドライブすることにより、コンデンサCb´容量は、実施例1乃至2のコンデンサCb容量よりも、トランジスタ増幅率の逆数に比例させて大幅に小さくすることができる。
従って、制御信号signalのドライブ電力を小さくすることができ、かつ、コンデンサCb´からオーバードライブ電流をツェナーダイオードDzとダイオードD1によるクランプ回路へ流すことにより、半導体スイッチQ1のゲート端子電圧をドライブするのに最適なドライブ電力に抑えることができる。
【実施例4】
【0033】
図8〜9は、本発明の実施例4に係るゲートドライブ回路とその動作波形を示す図である。但し、図8〜9において図6、7と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【0034】
図8に示すゲートドライブ回路は実施例3に加えて、トランジスタからなるバッファの電源電圧を、図示しない制御電源の電圧Vccを1/2分割して±電源を生成して、前記バッファの電源電圧とするものである。
【0035】
実施例4は以下の構成からなる。半導体スイッチQ1への制御信号signal端子は、コンデンサCb´とダイオードDbからなる並列回路を介して、ダイオードDbのアノード端子側とバッファ回路を構成するNPNトランジスタQ2のベース端子とPNPトランジスタQ3のベース端子及びツェナーダイオードDzのカソード端子に接続され、ツェナーダイオードDzのアノード端子とダイオードD1のアノード端子が接続され、ダイオードD1のカソード端子と半導体スイッチQ1のドレイン端子が接続されている。
また、NPNトランジスタQ2のエミッタ端子とPNPトランジスタQ3のエミッタ端子とゲート抵抗Rgの一方の端子は接続され、ゲート抵抗Rgの他方の端子は半導体スイッチQ1のゲート端子並びにゲート・ソース間抵抗Rgsの一方の端子とが接続されている。
図示しない制御電源の電圧Vcc端子には、P型MOSFET Q4のソース端子が接続され、MOSFET Q4のドレイン端子はコンデンサC1の一方の端子とNPNトランジスタQ2のコレクタ端子とに接続され、コンデンサC1の他方の端子はコンデンサC2の一方の端子とN型MOSFET Q5のドレイン端子に接続され、コンデンサC2の他方の端子はダイオードDaのアノード端子とダイオードDcのカソ―ド端子に接続され、ダイオードDaのカソード及びゲート抵抗Rgsの他方の端子はGNDに接続されている。
ダイオードDcのアノードはコンデンサC3の一方の端子とPNPトランジスタQ3のコレクタ端子に接続されている。
P型MOSFET Q4のゲート端子は、N型MOSFET Q5のゲート端子とコンデンサCb´の一方の端子とダイオードDbのカソード端子と制御信号signal端子に接続されている。
半導体スイッチQ1のソース端子とN型MOSFET Q5のソース端子及びゲート・ソース間抵抗Rgsの他方の端子とコンデンサC3の他方の端子はGND端子に接続されている。
【0036】
次に実施例4の詳細な動作について図9を用いて説明する。実施例4の動作波形を示す図9において、時刻t1に制御信号signalのHレベル(図示しない制御電源電圧Vccレベル)が入力されると、コンデンサCb´を介してNPNトランジスタQ1のベース電流が流れ、NPNトランジスタQ1はオンし、ゲート抵抗Rgを介して半導体スイッチQ1のゲート端子にゲート電圧Vgが印加される。ここで、半導体スイッチQ1のゲート・ソース間容量が存在するため、NPNトランジスタQ1により増幅されたゲート電流Igが流れる。
【0037】
同時に半導体スイッチQ1はオン状態に移行し、ドレイン電圧は飽和電圧に達する。ここで、コンデンサCb´の未充電分はツェナーダイオードDzとダイオードD1を介して半導体スイッチQ1のドレイン端子に流れる。従って、半導体スイッチQ1のゲート端子電圧は、ツェナー電圧VzとダイオードD1順方向電圧VFを加えた電圧からNPNトランジスタQ2のベースエミッタ間電圧との差分の電圧が印加されるので、半導体スイッチQ1のゲート最大電圧Vg(max)を超える過電圧は印加されない。
【0038】
また、時刻t1以前は、P型MOSFET Q4のゲート端子は0レベルにあるのでP型MOSFET Q4はオン状態にあり、コンデンサC1、C2及びダイオードDaには図示しない制御電源の電圧Vccが印加されている。コンデンサC1及びC2の容量は同じ容量に設定され、コンデンサC3はコンデンサC1及びC2の容量よりも小さい容量に設定され、図示しない半導体スイッチQ1のゲート・ソース間容量よりも十分大きい容量に設定される。
【0039】
時刻t1に制御信号signalのHレベルが入力されると、P型MOSFET Q4はオフし、N型MOSFET Q5はオフ状態からオンする。P型MOSFET Q4のオフによりコンデンサC1の一方の端子は、制御電源の電圧Vccから切り離され、コンデンサC1とC2の接続点は、N型MOSFET Q5のオンによりGNDに接続される。
従い、コンデンサC1の一方の端子電圧aは、時刻t1〜t2間に示す1/2Vcc電圧となり、コンデンサC2の他方の端子電圧cは、ダイオードDaの順方向電圧VFから−1/2Vcc+VF電圧となり、ダイオードDcを介してコンデンサC3を充電する。コンデンサC3のd点の電圧は、ダイオードDa及びDcの順方向電圧をVFとすれば、−1/2Vcc+2×VFで示される。
【0040】
従って、前述のNPNトランジスタQ2のコレクタ電圧はa点電圧、制御電源電圧Vccの1/2の電圧となるので、半導体スイッチQ1のゲートドライブ電圧を低くすることが可能になる。すなわち、一般に制御電源電圧Vccは12V〜15V前後に設定されるが、ノーマリオフ型GaNFETのゲート閾値電圧は1〜3V前後と低く、相対的にドライブ電圧としては高い電圧である。ここで、制御電源電圧Vccを1/2の電圧に分割し、ドライブ電圧とすることで、ドライブ電力の省エネ化が可能になる。
【0041】
次に時刻t2に制御信号signalの0レベルが入力されると、コンデンサCb´を介してPNPトランジスタQ2のベース電流が流れ、PNPトランジスタQ2がオンし、ゲート抵抗Rgを介して半導体スイッチQ1のゲート端子をd点の電位までバイアスする。ここで、半導体スイッチQ1のゲート・ソース間容量が存在するため、PNPトランジスタQ2によりゲート電流Igがオン時とは逆方向に流れ、半導体スイッチQ1はオフする。
なお、PNPトランジスタQ2のコレクタであるd点の電圧は負電圧であり、半導体スイッチQ1のゲート電圧は時刻t2〜t3の期間、−1/2Vcc+2×VFの負電圧が印加されるので、半導体スイッチQ1のゲート閾値電圧が低くても、ノイズマージンを十分確保することが可能になる。
【0042】
このように実施例1〜4のゲートドライブ回路によれば、半導体スイッチQ1のゲートとドレインの間にツェナーダイオードDzとダイオードD1とを接続することで、ゲート端子の過電圧を抑制できる。また、実施例1,2,4によれば、半導体スイッチQ1のオフ時にゲート端子に負電圧を印加できるので、半導体スイッチQ1のゲート閾値電圧が低くても、ノイズマージンを十分確保できる。
【産業上の利用可能性】
【0043】
本発明は、無停電電源装置、モーター用インバータ、DC−DCコンバータ等に適用可能である。
【符号の説明】
【0044】
Cb,C1〜C3 コンデンサ
Rb,Rg,Rgs,R1〜R3,R 抵抗
Dz 定電圧ダイオード
D1,Da,Db,Dc ダイオード
Q1 GaNFET
Q2 NPNトランジスタ
Q3 PNPトランジスタ
Q4 P型MOSFET
Q5 N型MOSFET
【特許請求の範囲】
【請求項1】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【請求項2】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、
前記ゲートをドライブする信号はコンデンサを介してバッファ回路の入力端子に接続され、
バッファ回路の出力端子は前記スイッチ素子のゲート端子にゲート抵抗を介して接続され、
前記スイッチ素子のドレインと前記バッファ回路の入力端子との間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とするゲートドライブ回路。
【請求項3】
前記バッファ回路は、NPNトランジスタとPNPトランジスタにより構成され、
前記NPNトランジスタとPNPトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、
前記NPNトランジスタとPNPトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、
前記NPNトランジスタのコレクタ端子は、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源に接続され、前記PNPトランジスタのコレクタ端子はGNDに接続されていることを特徴とする請求項2記載のゲートドライブ回路。
【請求項4】
前記バッファ回路は、NPNトランジスタとPNPトランジスタにより構成され、
前記NPNトランジスタとPNPトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記NPNトランジスタとPNPトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、
前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源を、2つの直列接続した第2及び第3のコンデンサへ充電し、
前記スイッチ素子のゲートをドライブする信号に応じて、前記制御電源から前記第2及び第3のコンデンサとの接続を切り離し、
かつ、前記第2及び第3のコンデンサの接続点をGNDに接続して、前記第2及び第3のコンデンサの充電電圧を正負極性電源とする手段を備え、
前記NPNトランジスタのコレクタ端子は前記正負極性電源の正極側電圧に接続され、前記バッファのPNPトランジスタのコレクタ端子は前記前記正負極性電源の負極側電圧に接続されたことを特徴とする請求項2記載のゲートドライブ回路。
【請求項5】
P型MOSFETとN型MOSFETを備え、前記P型及びN型MOSFETのゲート端子を接続し、
かつ、前記ワイドバンドギャップ半導体からなるスイッチ素子のゲートをドライブする信号の端子とを接続し、
前記2つの直列接続した第2及び第3のコンデンサの、前記第2のコンデンサに接続されない第3のコンデンサの他方の端子は、第3のダイオードのアノード端子と第4のダイオードのカソード端子とに接続され、かつ、前記第3のダイオードを介してGNDに接続され、
前記第4のダイオードのアノード端子は前記バッファ回路のP型トランジスタのコレクタ端子と第4のコンデンサの一方の端子とに接続され、かつ、第4のコンデンサを介してGNDに接続され、
第3のコンデンサに接続されない前記第2のコンデンサの他方の端子は、前記P型MOSFETのドレイン端子と前記バッファ回路のN型トランジスタのコレクタ端子に接続され、
前記制御電源の正極端子には前記P型MOSFETのソース端子を接続し、前記N型MOSFETのドレイン端子は前記第2及び第3のコンデンサとの接続点に接続され、前記N型MOSFETのソース端子はGNDに接続されたことを特徴とした請求項4記載のゲートドライブ回路。
【請求項6】
前記ゲート過電圧保護回路は、前記ダイオードとワイドバンドギャップ半導体からなるスイッチ素子で構成された電圧制限回路との直列回路からなることを特徴とする請求項1乃至5記載のゲートドライブ回路。
【請求項1】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【請求項2】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、
前記ゲートをドライブする信号はコンデンサを介してバッファ回路の入力端子に接続され、
バッファ回路の出力端子は前記スイッチ素子のゲート端子にゲート抵抗を介して接続され、
前記スイッチ素子のドレインと前記バッファ回路の入力端子との間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とするゲートドライブ回路。
【請求項3】
前記バッファ回路は、NPNトランジスタとPNPトランジスタにより構成され、
前記NPNトランジスタとPNPトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、
前記NPNトランジスタとPNPトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、
前記NPNトランジスタのコレクタ端子は、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源に接続され、前記PNPトランジスタのコレクタ端子はGNDに接続されていることを特徴とする請求項2記載のゲートドライブ回路。
【請求項4】
前記バッファ回路は、NPNトランジスタとPNPトランジスタにより構成され、
前記NPNトランジスタとPNPトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記NPNトランジスタとPNPトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、
前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源を、2つの直列接続した第2及び第3のコンデンサへ充電し、
前記スイッチ素子のゲートをドライブする信号に応じて、前記制御電源から前記第2及び第3のコンデンサとの接続を切り離し、
かつ、前記第2及び第3のコンデンサの接続点をGNDに接続して、前記第2及び第3のコンデンサの充電電圧を正負極性電源とする手段を備え、
前記NPNトランジスタのコレクタ端子は前記正負極性電源の正極側電圧に接続され、前記バッファのPNPトランジスタのコレクタ端子は前記前記正負極性電源の負極側電圧に接続されたことを特徴とする請求項2記載のゲートドライブ回路。
【請求項5】
P型MOSFETとN型MOSFETを備え、前記P型及びN型MOSFETのゲート端子を接続し、
かつ、前記ワイドバンドギャップ半導体からなるスイッチ素子のゲートをドライブする信号の端子とを接続し、
前記2つの直列接続した第2及び第3のコンデンサの、前記第2のコンデンサに接続されない第3のコンデンサの他方の端子は、第3のダイオードのアノード端子と第4のダイオードのカソード端子とに接続され、かつ、前記第3のダイオードを介してGNDに接続され、
前記第4のダイオードのアノード端子は前記バッファ回路のP型トランジスタのコレクタ端子と第4のコンデンサの一方の端子とに接続され、かつ、第4のコンデンサを介してGNDに接続され、
第3のコンデンサに接続されない前記第2のコンデンサの他方の端子は、前記P型MOSFETのドレイン端子と前記バッファ回路のN型トランジスタのコレクタ端子に接続され、
前記制御電源の正極端子には前記P型MOSFETのソース端子を接続し、前記N型MOSFETのドレイン端子は前記第2及び第3のコンデンサとの接続点に接続され、前記N型MOSFETのソース端子はGNDに接続されたことを特徴とした請求項4記載のゲートドライブ回路。
【請求項6】
前記ゲート過電圧保護回路は、前記ダイオードとワイドバンドギャップ半導体からなるスイッチ素子で構成された電圧制限回路との直列回路からなることを特徴とする請求項1乃至5記載のゲートドライブ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2011−188178(P2011−188178A)
【公開日】平成23年9月22日(2011.9.22)
【国際特許分類】
【出願番号】特願2010−50420(P2010−50420)
【出願日】平成22年3月8日(2010.3.8)
【出願人】(000106276)サンケン電気株式会社 (982)
【Fターム(参考)】
【公開日】平成23年9月22日(2011.9.22)
【国際特許分類】
【出願日】平成22年3月8日(2010.3.8)
【出願人】(000106276)サンケン電気株式会社 (982)
【Fターム(参考)】
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