ゲート電極に覆われたゲルマニウムベースのチャネルを有するトランジスタ及びその製造方法
ソース電極（３）及びドレイン電極（４）はそれぞれゲルマニウム及びシリコン化合物からなる第１の層（５）と第２の層（６）を交互にすることで形成される。第１の層（５）は０％以上１０％以下のゲルマニウム濃度を有し、第２の層（６）は１０％以上５０％以下のゲルマニウム濃度を有する。少なくとも１つのチャネル（１）はソース電極（３）及びドレイン電極（４）の各々の第２の層（６ａ、６ｂ）を接続する。方法は、層（５，６）の積層体での狭領域で接続されたソース及びドレイン領域のエッチングを含む。そして、１０％以上５０％以下のゲルマニウム濃度を有するゲルマニウム及びシリコン化合物のシリコンを酸化し、ゲルマニウムＧｅを凝縮するために、前記積層体の表面熱酸化が行われる。狭領域の酸化シリコンは除去され、狭領域の凝縮されたゲルマニウム上にゲート誘電体（７）及びゲート（２）が堆積される。
（図２）
（図２）
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
（発明の背景）
本発明は、ゲート電極に覆われた少なくとも１つのチャネルと、第１のシリコンベース層並びにゲルマニウム及びシリコン化合物からなる第２の層を交互にすることでそれぞれ形成されるソース電極及びドレイン電極と、を備えるトランジスタに関する。
【０００２】
（従来技術）
マイクロ電子機器内に集積回路を製造するために、非常に大きい配線密度と大きな電流量とを調整することが求められる。文献では、ＣＭＯＳトランジスタの性能を改善するために、トランジスタの構造や使用される材料に関する変更が提案されている。
【０００３】
例えば、ダブルゲート（ＤＧ）構造やゲートオールアラウンド（ＧＡＡ）構造は一定のゲート長で、非常にリーク電流が低く、飽和電流がシングルゲート（ＳＧ）トランジスタより高い。
【０００４】
S.-Y.Leeらによる論文“A Novel Sub-50 nm Multi-Bridge-Channel MOSFET (MBCFET) with Extremely High Performance” (2004 Symposium on VLSI Technology) にオールアラウンドゲートを有するマルチチャネルトランジスタが記載されている。これらのトランジスタは優れた静的性能を示し、電流フローレベルに比べて非常に大きい配線密度を与える。しかし、その製造原理はサスペンデッド（suspended）チャネルを得るためのエピタキシによるシリコンゲルマニウム（ＳｉＧｅ）層及びシリコン（Ｓｉ）層の堆積、並びにシリコンに対するシリコンゲルマニウムの選択的エッチングに基づき、それはチャネル材料がシリコン又はシリコンゲルマニウムのいずれかであることを意味する。さらに、この構造は、チャネル間にスペーサを実現するのが困難であるという事実により、高い浮遊容量を示す。
【０００５】
F.L.Yangらによる論文“5nm-Gate Nanowire FinFET”(2004 Symposium on VLSI Technology) にゲートにより完全に囲まれた円筒形チャネルを有するトランジスタが記載されている。このトランジスタはゲートによるチャネルの非常に良い静電気制御を示し、５ｎｍと非常に短いゲート長を有するトランジスタの実現を可能にする。
【０００６】
使用される材料に関しては、純ゲルマニウムがシリコンと比べて電子では２倍、ホール（正孔）では４倍の移動度を示す。ゲルマニウムトランジスタの欠点は基板のコストであり、バルクシリコン基板より約１０倍高い。さらに、シリコン基板上への良質ゲルマニウムのエピタキシによる複数のゲルマニウムチャネルの堆積は非常に難しい。さらに、酸化ゲルマニウムの不安定性により、これらのトランジスタの製造には多くの発展が必要である。
【０００７】
文献ＵＳ２００３／０２１５９８９はゲート電極に囲まれたチャネルを有するトランジスタが記載されている。チャネルはシリコン層の中央部により形成される。ゲート電極の領域を得るため、チャネル下方の領域ではシリコンゲルマニウム層が除去される。ソース電極及びドレイン電極はチャネルの両側に位置する領域に対応する。ソース電極及びドレイン電極は活性層でのイオン注入により形成される。ソース電極及びドレイン電極はそれぞれ第１及び第２の層を交互にすることで形成される。第１の層はシリコンで作られる。第２の層は２０％〜３０％のゲルマニウム濃度を有する。従って、チャネルはソース電極及びドレイン電極を形成する積層シリコンの２つの第１の層を接続する。
【０００８】
（発明の目的）
本発明の目的の１つは、標準的な方法、特にシリコントランジスタ集積方法を用いた、非常に高い配線密度及び大きい電流量が得られるトランジスタを提案することである。
【０００９】
本発明によれば、この目的は添付した請求の範囲により達成され、より詳細には、チャネルはゲルマニウムベースであり、第１の層はゲルマニウム濃度が０％〜１０％のゲルマニウムとシリコンの化合物からなり、第２の層は１０％〜５０％のゲルマニウム濃度を有し、チャネルはソース電極及びドレイン電極の２つの第２の層の各々を接続するという事実により達成される。
【００１０】
本発明のさらなる目的は、
ゲルマニウム及びシリコン化合物からなりゲルマニウム濃度が０％以上１０％以下の第１の層とゲルマニウム濃度が１０％以上５０％以下の第２の層とを交互にした積層体の基板上への製造と、
前記積層体における、ソース電極及びドレイン電極を形成するためのソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する狭領域とのエッチングと、
前記狭領域におけるゲルマニウム濃度が１０％以上５０％以下である前記ゲルマニウム及びシリコン化合物の前記シリコンを酸化し、前記ゲルマニウムを濃縮するための、前記積層体の表面熱酸化と、
前記狭領域から前記酸化されたシリコンの除去と、
前記狭領域の前記濃縮されたゲルマニウム上へのゲート誘電体の堆積と、
前記ゲート誘電体上へのゲート金属の堆積と、
を順次行うトランジスタの製造方法を提供することである。
【００１１】
他の利点及び特徴は、後述する限定しない例としてのみ与えられた本発明の実施形態の説明及び添付した図面から明らかになるであろう。
【００１２】
（実施形態の説明）
図１〜図３に示される実施形態では、トランジスタはゲート電極２により囲まれる２つのチャネル１を有する。チャネル１はゲルマニウムベースである。トランジスタは、ゲルマニウムとシリコン化合物からなる第１の層５及び第２の層６を交互にすることでそれぞれ形成されるソース電極３及びドレイン電極４を有する。第１の層５は０％以上１０％以下のゲルマニウム濃度を有し、第２の層６は１０％以上５０％以下のゲルマニウム濃度を有する。第１の層５は例えばシリコンからなる。第２の層６はすべて同じゲルマニウム濃度にできる。例えば、ＳｉＧｅｘ／Ｓｉ／ＳｉＧｅｘ／Ｓｉ積層となるように、第１の層５はシリコン、第２の層６はＳｉＧｅｘにより作る。
【００１３】
第２の層６は異なるゲルマニウム濃度にしてもよい。例えばＳｉＧｅｘ／Ｓｉ／ＳｉＧｅｙ／Ｓｉ／ＳｉＧｅｚ／Ｓｉ積層となるように、第２の層６をそれぞれＳｉＧｅｘ、ＳｉＧｅｙ、及びＳｉＧｅｚ、第１の層５をシリコンにより作る。
【００１４】
第１の層５はシリコンで作らなくてもよい。例えば、第１の層が１０％未満、第２の層が１０％以上５０％以下のゲルマニウム濃度で、ＳｉＧｅｕ／ＳｉＧｅｖ／ＳｉＧｅｗ／ＳｉＧｅｘ／ＳｉＧｅｙ／ＳｉＧｅｚ積層となるように、第１の層５もゲルマニウムを含む。
【００１５】
層５及び層６の積層の最上層はシリコンからなる第１の層が好適である。
【００１６】
第１の層５及び／又は第２の層６は、ジボラン、ホスフィン、又はアルシンのような前駆体の注入による成長の間にドープできる。各チャネルはそれぞれソース電極３及びドレイン電極４のシリコンゲルマニウムからなる２つの第２の層６を接続する。チャネル１はゲート誘電体７によりゲート電極から分離されている。図２に示されるように、ソース電極３及びドレイン電極４はスペーサ１５及びゲート誘電体７によりゲート電極２から分離されることが好ましい。例えば、ソース電極３及びドレイン電極４の第１の層５とゲート電極２との間にスペーサ１５を作るため、チャネル１に対向する第１の層５の一部はゲート誘電体７の堆積前に酸化される。
【００１７】
図２では、上側のチャネル１がソース電極３の上側の第２の層６ａをドレイン電極４の上側の第２の層６ｂへ接続する。層５、６は基板８上に同じ方向に形成される。上側の第２の層６ａはソース電極３の交互になった層の所定の高さで、かつ基板８からみて所定の高さに配置される。同様に、対応するドレイン電極の上側の第２の層６ｂは、ドレイン電極４の交互になった層の所定の高さで、かつ基板８からみて所定の高さに配置される。従って、同じチャネル１に対応する上側の第２の層６ａ、６ｂは同じ高さにある。
【００１８】
図２では、Ｃ−Ｃ線で表されるように、チャネル１により接続される２つの第２の層６及びチャネル１は基板８に平行な同じ平面に配置される。図３に示されるように、ゲート電極２はチャネル１を完全に囲む。
【００１９】
本発明によるトランジスタの製造方法は、図４〜図６に示されるように、それぞれシリコン、シリコンゲルマニウムからなる層５、６を交互にした積層体を基板８上に製造することを含む。その積層体は例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板上へのＳｉＧｅ／Ｓｉのヘテロエピタキシにより得られる。ＳｉＧｅの第２の層６の厚さは５ｎｍ以上３０ｎｍ以下が好ましい。第１の層５及び第２の層６の厚さは例えばそれぞれ約１０ｎｍである。第２の層のゲルマニウム濃度は３０％が好ましい。ＳｉＧｅの第２の層６の数は、この方法で形成されるゲルマニウムベースのチャネル１の数を決定する。
【００２０】
層５、６が交互になった積層体は、後に続く酸化から積層体の外表面を保護する保護層（図示せず）により保護することができ、保護層は例えば窒化シリコンからなる。
【００２１】
そして、前記積層体のエッチング（図７〜図９）により、それぞれソース電極３及びドレイン電極４を形成するよう設計されたソース領域９及びドレイン領域１０と、ソース領域９をドレイン領域１０に接続する狭領域１１の輪郭が描かれる。前記領域（９、１０、及び１１）は例えば、フォトレジストの堆積、フォトレジストのリソグラフィ（例えばフォトリソグラフィ又は電子線リソグラフィ）、層５、６の積層体の異方性プラズマエッチング、及びフォトレジストの除去により輪郭が描かれる。このように、ソース電極３及びドレイン電極４を形成する交互になった層５及び６は、層５及び６からなる同じ積層体に形成される。狭領域１１は後に形成されるチャネル１の位置に対応する。狭領域１１は３ｎｍ以上５０ｎｍ以下の横寸法、５ｎｍより大きい縦寸法を有し、マイクロメートル寸法に達し得る。
【００２２】
続いて、図１０〜図１２に示されるように、前記積層体の表面熱酸化が行われる。酸素が積層体の図１０の破線１２で示される所定の深さまで入る。従って、熱酸化が起こったとき、ソース電極３及びドレイン電極４の内部は酸化されない。図１０〜図１２に示される本実施形態では、熱酸化が行われたとき、狭領域１１のシリコンは完全に酸化される。層５、６の狭領域に対応する部分のシリコンすべて、すなわちシリコンの層５のシリコンとシリコンゲルマニウムの層６のシリコンである。狭領域１１では、層６の狭領域１１に対応する部分の内部でシリコンゲルマニウムが凝縮し、ゲルマニウムベースのチャネル１を形成するように、ソース電極３及びドレイン電極４を接続する層６の中心軸に集中し、一方シリコンはゲルマニウムベースのチャネルの表面に酸化物１３を形成する。ゲルマニウムベースのチャネルの寸法は狭領域１１の横寸法及び縦寸法と、シリコンゲルマニウムからなる第２の層６の厚さと、シリコンゲルマニウムの初期ゲルマニウム濃度により決定される。図１１、図１２では、シリコンからなる第１の層５の狭領域１１に対応する部分は完全にシリコン酸化物１３に変換される。図１１では、表面酸化層１４がソース電極３及びドレイン電極４の壁面に配置される。
【００２３】
ゲルマニウム濃縮現象、すなわち酸化処理時のシリコンとゲルマニウムの化合物のゲルマニウム濃度の増加、は通常、絶縁体基板にゲルマニウムを作るときに用いられる。ここでは、狭領域１１が両側を介して横方向に酸化され、図１２、図１５、及び図３に示されるように、ゲルマニウムの濃縮が自動的にほぼ円筒形のチャネルをもたらす。特に、チャネルの円筒形状は後に得られるゲートにより非常に良いチャネルの静電気制御を可能にする。
【００２４】
そして、図１３〜図１５に示されるように、チャネル１を露出するため、狭領域１１のシリコン酸化物１３を除去する。狭領域１１の第１の層５のシリコンを部分的に酸化するために熱酸化が行われたときに、チャネル１間に位置する狭領域１１の残余シリコンの選択的エッチングによるシリコン酸化物１３の除去が付随して起こり得る。実際、第１の層５のシリコンはシリコンゲルマニウムより酸化が遅い。従って、残余シリコン（図示せず）の選択的エッチングにより、チャネル１は完全に露出される。酸化速度を増すため、エピタキシの際にドープしたシリコンの層を堆積することが有利である。
【００２５】
トランジスタの浮遊容量を低減するために、さらに熱酸化を行うことが有利である。すべての露出された物質、特にシリコン及びゲルマニウムベースのチャネルは酸化を受ける。酸化ゲルマニウムは選択的に除去でき、シリコン酸化物は、例えば水によるリンスのような、シリコン酸化物に対して酸化ゲルマニウムにエッチングの選択性を示すクリーニングにより変わらずに残る。これはトランジスタの浮遊容量を大きく低減できるシリコン端部のシリコン酸化物（図示せず）の厚さとなる。
【００２６】
狭領域の酸化シリコンの除去ステップの後に、水中でのゲルマニウムの選択的溶解に続いて、酸化（例えば熱酸化又はプラズマ酸化）によりスペーサ１５を製造するステップを行ってもよい。
【００２７】
チャネル１の露出後、チャネル１を覆うため、チャネル１を構成する濃縮ゲルマニウム上にゲート誘電体７（例えば、Ｈｆ、Ｓｉ、Ｏ又はＮベースを有する材料や、ＨｆＯ２、ＨｆＳｉＯＮ、ＬａＡｌＯ３等の材料）を堆積する。図２に示されるように、ゲート誘電体７はソース３及びドレイン４にも堆積される。
【００２８】
そして、図２及び図３に示されるように、チャネル１及び誘電体７により形成されるアセンブリを包み込むように、例えば金属（例えばＴｉＮ、ＷＳｉ、ＴａＮ）又は半導体（例えば多結晶シリコン、多結晶ゲルマニウム、ＳｉＧｅ）のゲート材料をゲート誘電体７上に堆積し、オールアラウンドゲート２を形成する。ゲート２がチャネル１を包み込むことは、短チャネル効果の優れた制御を与える。例えばゲート２は層５、６の積層体及びチャネル１全体に金属層を堆積し、その後フォトレジストの堆積、フォトレジストのフォトリソグラフィ、金属層の異方性エッチング、及びフォトレジストの除去により得られる。図２に示されるようにゲート２は、チャネル１間のスペースを埋め込むように、かつ狭領域１１とソース電極３及びドレイン電極４の隣接部を完全に覆うような輪郭となる。ゲート２の寸法は特にチャネル１の縦及び横方向の寸法に対応し、用いられるリソグラフィツールの位置合わせ公差が加わる。位置合わせ公差は、典型的には電子ジェット装置で２０ｎｍ、例えば紫外線、遠紫外線又は極紫外線のフォトリソグラフィ装置で６０ｎｍである。
【００２９】
チャネル１を構成するゲルマニウム上にゲート誘電体７を堆積する前に、ソース電極３及びドレイン電極４を構成するよう設計された２つの領域９、１０の選択的ドーピングを公知の方法で行うことができる。選択的ドーピングは例えばイオン注入により行うことができる。イオンエネルギーは例えばソース３及びドレイン４をドープするよう選択でき、一方イオンは後者をドーピングせず単にチャネル１を通過する。
【００３０】
本発明は示された実施形態に限定されない。特に、チャネルの数は２より多くても、少なくても良い。特に上下に配置された複数のチャネルがより良い配線密度を得ることを可能にする。製造方法には、例えばスペーサの製造、ソース及びドレイン領域のドーピング工程、又はソース及びドレイン領域のシリサイド化など、異なる標準的な工程を加えることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態によるトランジスタの上面図である。
【図２】同実施形態によるトランジスタのＢ−Ｂ線に沿った断面図である。
【図３】同実施形態によるトランジスタのＡ−Ａ線に沿った断面図である。
【図４】同実施形態によるトランジスタの製造方法を説明する上面図である。
【図５】同実施形態によるトランジスタの製造方法を説明するＢ−Ｂ線に沿った工程断面図である。
【図６】同実施形態によるトランジスタの製造方法を説明するＡ−Ａ線に沿った工程断面図である。
【図７】同実施形態によるトランジスタの製造方法を説明する上面図である。
【図８】同実施形態によるトランジスタの製造方法を説明するＢ−Ｂ線に沿った工程断面図である。
【図９】同実施形態によるトランジスタの製造方法を説明するＡ−Ａ線に沿った工程断面図である。
【図１０】同実施形態によるトランジスタの製造方法を説明する上面図である。
【図１１】同実施形態によるトランジスタの製造方法を説明するＢ−Ｂ線に沿った工程断面図である。
【図１２】同実施形態によるトランジスタの製造方法を説明するＡ−Ａ線に沿った工程断面図である。
【図１３】同実施形態によるトランジスタの製造方法を説明する上面図である。
【図１４】同実施形態によるトランジスタの製造方法を説明するＢ−Ｂ線に沿った工程断面図である。
【図１５】同実施形態によるトランジスタの製造方法を説明するＡ−Ａ線に沿った工程断面図である。
【発明の詳細な説明】
【０００１】
（発明の背景）
本発明は、ゲート電極に覆われた少なくとも１つのチャネルと、第１のシリコンベース層並びにゲルマニウム及びシリコン化合物からなる第２の層を交互にすることでそれぞれ形成されるソース電極及びドレイン電極と、を備えるトランジスタに関する。
【０００２】
（従来技術）
マイクロ電子機器内に集積回路を製造するために、非常に大きい配線密度と大きな電流量とを調整することが求められる。文献では、ＣＭＯＳトランジスタの性能を改善するために、トランジスタの構造や使用される材料に関する変更が提案されている。
【０００３】
例えば、ダブルゲート（ＤＧ）構造やゲートオールアラウンド（ＧＡＡ）構造は一定のゲート長で、非常にリーク電流が低く、飽和電流がシングルゲート（ＳＧ）トランジスタより高い。
【０００４】
S.-Y.Leeらによる論文“A Novel Sub-50 nm Multi-Bridge-Channel MOSFET (MBCFET) with Extremely High Performance” (2004 Symposium on VLSI Technology) にオールアラウンドゲートを有するマルチチャネルトランジスタが記載されている。これらのトランジスタは優れた静的性能を示し、電流フローレベルに比べて非常に大きい配線密度を与える。しかし、その製造原理はサスペンデッド（suspended）チャネルを得るためのエピタキシによるシリコンゲルマニウム（ＳｉＧｅ）層及びシリコン（Ｓｉ）層の堆積、並びにシリコンに対するシリコンゲルマニウムの選択的エッチングに基づき、それはチャネル材料がシリコン又はシリコンゲルマニウムのいずれかであることを意味する。さらに、この構造は、チャネル間にスペーサを実現するのが困難であるという事実により、高い浮遊容量を示す。
【０００５】
F.L.Yangらによる論文“5nm-Gate Nanowire FinFET”(2004 Symposium on VLSI Technology) にゲートにより完全に囲まれた円筒形チャネルを有するトランジスタが記載されている。このトランジスタはゲートによるチャネルの非常に良い静電気制御を示し、５ｎｍと非常に短いゲート長を有するトランジスタの実現を可能にする。
【０００６】
使用される材料に関しては、純ゲルマニウムがシリコンと比べて電子では２倍、ホール（正孔）では４倍の移動度を示す。ゲルマニウムトランジスタの欠点は基板のコストであり、バルクシリコン基板より約１０倍高い。さらに、シリコン基板上への良質ゲルマニウムのエピタキシによる複数のゲルマニウムチャネルの堆積は非常に難しい。さらに、酸化ゲルマニウムの不安定性により、これらのトランジスタの製造には多くの発展が必要である。
【０００７】
文献ＵＳ２００３／０２１５９８９はゲート電極に囲まれたチャネルを有するトランジスタが記載されている。チャネルはシリコン層の中央部により形成される。ゲート電極の領域を得るため、チャネル下方の領域ではシリコンゲルマニウム層が除去される。ソース電極及びドレイン電極はチャネルの両側に位置する領域に対応する。ソース電極及びドレイン電極は活性層でのイオン注入により形成される。ソース電極及びドレイン電極はそれぞれ第１及び第２の層を交互にすることで形成される。第１の層はシリコンで作られる。第２の層は２０％〜３０％のゲルマニウム濃度を有する。従って、チャネルはソース電極及びドレイン電極を形成する積層シリコンの２つの第１の層を接続する。
【０００８】
（発明の目的）
本発明の目的の１つは、標準的な方法、特にシリコントランジスタ集積方法を用いた、非常に高い配線密度及び大きい電流量が得られるトランジスタを提案することである。
【０００９】
本発明によれば、この目的は添付した請求の範囲により達成され、より詳細には、チャネルはゲルマニウムベースであり、第１の層はゲルマニウム濃度が０％〜１０％のゲルマニウムとシリコンの化合物からなり、第２の層は１０％〜５０％のゲルマニウム濃度を有し、チャネルはソース電極及びドレイン電極の２つの第２の層の各々を接続するという事実により達成される。
【００１０】
本発明のさらなる目的は、
ゲルマニウム及びシリコン化合物からなりゲルマニウム濃度が０％以上１０％以下の第１の層とゲルマニウム濃度が１０％以上５０％以下の第２の層とを交互にした積層体の基板上への製造と、
前記積層体における、ソース電極及びドレイン電極を形成するためのソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する狭領域とのエッチングと、
前記狭領域におけるゲルマニウム濃度が１０％以上５０％以下である前記ゲルマニウム及びシリコン化合物の前記シリコンを酸化し、前記ゲルマニウムを濃縮するための、前記積層体の表面熱酸化と、
前記狭領域から前記酸化されたシリコンの除去と、
前記狭領域の前記濃縮されたゲルマニウム上へのゲート誘電体の堆積と、
前記ゲート誘電体上へのゲート金属の堆積と、
を順次行うトランジスタの製造方法を提供することである。
【００１１】
他の利点及び特徴は、後述する限定しない例としてのみ与えられた本発明の実施形態の説明及び添付した図面から明らかになるであろう。
【００１２】
（実施形態の説明）
図１〜図３に示される実施形態では、トランジスタはゲート電極２により囲まれる２つのチャネル１を有する。チャネル１はゲルマニウムベースである。トランジスタは、ゲルマニウムとシリコン化合物からなる第１の層５及び第２の層６を交互にすることでそれぞれ形成されるソース電極３及びドレイン電極４を有する。第１の層５は０％以上１０％以下のゲルマニウム濃度を有し、第２の層６は１０％以上５０％以下のゲルマニウム濃度を有する。第１の層５は例えばシリコンからなる。第２の層６はすべて同じゲルマニウム濃度にできる。例えば、ＳｉＧｅｘ／Ｓｉ／ＳｉＧｅｘ／Ｓｉ積層となるように、第１の層５はシリコン、第２の層６はＳｉＧｅｘにより作る。
【００１３】
第２の層６は異なるゲルマニウム濃度にしてもよい。例えばＳｉＧｅｘ／Ｓｉ／ＳｉＧｅｙ／Ｓｉ／ＳｉＧｅｚ／Ｓｉ積層となるように、第２の層６をそれぞれＳｉＧｅｘ、ＳｉＧｅｙ、及びＳｉＧｅｚ、第１の層５をシリコンにより作る。
【００１４】
第１の層５はシリコンで作らなくてもよい。例えば、第１の層が１０％未満、第２の層が１０％以上５０％以下のゲルマニウム濃度で、ＳｉＧｅｕ／ＳｉＧｅｖ／ＳｉＧｅｗ／ＳｉＧｅｘ／ＳｉＧｅｙ／ＳｉＧｅｚ積層となるように、第１の層５もゲルマニウムを含む。
【００１５】
層５及び層６の積層の最上層はシリコンからなる第１の層が好適である。
【００１６】
第１の層５及び／又は第２の層６は、ジボラン、ホスフィン、又はアルシンのような前駆体の注入による成長の間にドープできる。各チャネルはそれぞれソース電極３及びドレイン電極４のシリコンゲルマニウムからなる２つの第２の層６を接続する。チャネル１はゲート誘電体７によりゲート電極から分離されている。図２に示されるように、ソース電極３及びドレイン電極４はスペーサ１５及びゲート誘電体７によりゲート電極２から分離されることが好ましい。例えば、ソース電極３及びドレイン電極４の第１の層５とゲート電極２との間にスペーサ１５を作るため、チャネル１に対向する第１の層５の一部はゲート誘電体７の堆積前に酸化される。
【００１７】
図２では、上側のチャネル１がソース電極３の上側の第２の層６ａをドレイン電極４の上側の第２の層６ｂへ接続する。層５、６は基板８上に同じ方向に形成される。上側の第２の層６ａはソース電極３の交互になった層の所定の高さで、かつ基板８からみて所定の高さに配置される。同様に、対応するドレイン電極の上側の第２の層６ｂは、ドレイン電極４の交互になった層の所定の高さで、かつ基板８からみて所定の高さに配置される。従って、同じチャネル１に対応する上側の第２の層６ａ、６ｂは同じ高さにある。
【００１８】
図２では、Ｃ−Ｃ線で表されるように、チャネル１により接続される２つの第２の層６及びチャネル１は基板８に平行な同じ平面に配置される。図３に示されるように、ゲート電極２はチャネル１を完全に囲む。
【００１９】
本発明によるトランジスタの製造方法は、図４〜図６に示されるように、それぞれシリコン、シリコンゲルマニウムからなる層５、６を交互にした積層体を基板８上に製造することを含む。その積層体は例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板上へのＳｉＧｅ／Ｓｉのヘテロエピタキシにより得られる。ＳｉＧｅの第２の層６の厚さは５ｎｍ以上３０ｎｍ以下が好ましい。第１の層５及び第２の層６の厚さは例えばそれぞれ約１０ｎｍである。第２の層のゲルマニウム濃度は３０％が好ましい。ＳｉＧｅの第２の層６の数は、この方法で形成されるゲルマニウムベースのチャネル１の数を決定する。
【００２０】
層５、６が交互になった積層体は、後に続く酸化から積層体の外表面を保護する保護層（図示せず）により保護することができ、保護層は例えば窒化シリコンからなる。
【００２１】
そして、前記積層体のエッチング（図７〜図９）により、それぞれソース電極３及びドレイン電極４を形成するよう設計されたソース領域９及びドレイン領域１０と、ソース領域９をドレイン領域１０に接続する狭領域１１の輪郭が描かれる。前記領域（９、１０、及び１１）は例えば、フォトレジストの堆積、フォトレジストのリソグラフィ（例えばフォトリソグラフィ又は電子線リソグラフィ）、層５、６の積層体の異方性プラズマエッチング、及びフォトレジストの除去により輪郭が描かれる。このように、ソース電極３及びドレイン電極４を形成する交互になった層５及び６は、層５及び６からなる同じ積層体に形成される。狭領域１１は後に形成されるチャネル１の位置に対応する。狭領域１１は３ｎｍ以上５０ｎｍ以下の横寸法、５ｎｍより大きい縦寸法を有し、マイクロメートル寸法に達し得る。
【００２２】
続いて、図１０〜図１２に示されるように、前記積層体の表面熱酸化が行われる。酸素が積層体の図１０の破線１２で示される所定の深さまで入る。従って、熱酸化が起こったとき、ソース電極３及びドレイン電極４の内部は酸化されない。図１０〜図１２に示される本実施形態では、熱酸化が行われたとき、狭領域１１のシリコンは完全に酸化される。層５、６の狭領域に対応する部分のシリコンすべて、すなわちシリコンの層５のシリコンとシリコンゲルマニウムの層６のシリコンである。狭領域１１では、層６の狭領域１１に対応する部分の内部でシリコンゲルマニウムが凝縮し、ゲルマニウムベースのチャネル１を形成するように、ソース電極３及びドレイン電極４を接続する層６の中心軸に集中し、一方シリコンはゲルマニウムベースのチャネルの表面に酸化物１３を形成する。ゲルマニウムベースのチャネルの寸法は狭領域１１の横寸法及び縦寸法と、シリコンゲルマニウムからなる第２の層６の厚さと、シリコンゲルマニウムの初期ゲルマニウム濃度により決定される。図１１、図１２では、シリコンからなる第１の層５の狭領域１１に対応する部分は完全にシリコン酸化物１３に変換される。図１１では、表面酸化層１４がソース電極３及びドレイン電極４の壁面に配置される。
【００２３】
ゲルマニウム濃縮現象、すなわち酸化処理時のシリコンとゲルマニウムの化合物のゲルマニウム濃度の増加、は通常、絶縁体基板にゲルマニウムを作るときに用いられる。ここでは、狭領域１１が両側を介して横方向に酸化され、図１２、図１５、及び図３に示されるように、ゲルマニウムの濃縮が自動的にほぼ円筒形のチャネルをもたらす。特に、チャネルの円筒形状は後に得られるゲートにより非常に良いチャネルの静電気制御を可能にする。
【００２４】
そして、図１３〜図１５に示されるように、チャネル１を露出するため、狭領域１１のシリコン酸化物１３を除去する。狭領域１１の第１の層５のシリコンを部分的に酸化するために熱酸化が行われたときに、チャネル１間に位置する狭領域１１の残余シリコンの選択的エッチングによるシリコン酸化物１３の除去が付随して起こり得る。実際、第１の層５のシリコンはシリコンゲルマニウムより酸化が遅い。従って、残余シリコン（図示せず）の選択的エッチングにより、チャネル１は完全に露出される。酸化速度を増すため、エピタキシの際にドープしたシリコンの層を堆積することが有利である。
【００２５】
トランジスタの浮遊容量を低減するために、さらに熱酸化を行うことが有利である。すべての露出された物質、特にシリコン及びゲルマニウムベースのチャネルは酸化を受ける。酸化ゲルマニウムは選択的に除去でき、シリコン酸化物は、例えば水によるリンスのような、シリコン酸化物に対して酸化ゲルマニウムにエッチングの選択性を示すクリーニングにより変わらずに残る。これはトランジスタの浮遊容量を大きく低減できるシリコン端部のシリコン酸化物（図示せず）の厚さとなる。
【００２６】
狭領域の酸化シリコンの除去ステップの後に、水中でのゲルマニウムの選択的溶解に続いて、酸化（例えば熱酸化又はプラズマ酸化）によりスペーサ１５を製造するステップを行ってもよい。
【００２７】
チャネル１の露出後、チャネル１を覆うため、チャネル１を構成する濃縮ゲルマニウム上にゲート誘電体７（例えば、Ｈｆ、Ｓｉ、Ｏ又はＮベースを有する材料や、ＨｆＯ２、ＨｆＳｉＯＮ、ＬａＡｌＯ３等の材料）を堆積する。図２に示されるように、ゲート誘電体７はソース３及びドレイン４にも堆積される。
【００２８】
そして、図２及び図３に示されるように、チャネル１及び誘電体７により形成されるアセンブリを包み込むように、例えば金属（例えばＴｉＮ、ＷＳｉ、ＴａＮ）又は半導体（例えば多結晶シリコン、多結晶ゲルマニウム、ＳｉＧｅ）のゲート材料をゲート誘電体７上に堆積し、オールアラウンドゲート２を形成する。ゲート２がチャネル１を包み込むことは、短チャネル効果の優れた制御を与える。例えばゲート２は層５、６の積層体及びチャネル１全体に金属層を堆積し、その後フォトレジストの堆積、フォトレジストのフォトリソグラフィ、金属層の異方性エッチング、及びフォトレジストの除去により得られる。図２に示されるようにゲート２は、チャネル１間のスペースを埋め込むように、かつ狭領域１１とソース電極３及びドレイン電極４の隣接部を完全に覆うような輪郭となる。ゲート２の寸法は特にチャネル１の縦及び横方向の寸法に対応し、用いられるリソグラフィツールの位置合わせ公差が加わる。位置合わせ公差は、典型的には電子ジェット装置で２０ｎｍ、例えば紫外線、遠紫外線又は極紫外線のフォトリソグラフィ装置で６０ｎｍである。
【００２９】
チャネル１を構成するゲルマニウム上にゲート誘電体７を堆積する前に、ソース電極３及びドレイン電極４を構成するよう設計された２つの領域９、１０の選択的ドーピングを公知の方法で行うことができる。選択的ドーピングは例えばイオン注入により行うことができる。イオンエネルギーは例えばソース３及びドレイン４をドープするよう選択でき、一方イオンは後者をドーピングせず単にチャネル１を通過する。
【００３０】
本発明は示された実施形態に限定されない。特に、チャネルの数は２より多くても、少なくても良い。特に上下に配置された複数のチャネルがより良い配線密度を得ることを可能にする。製造方法には、例えばスペーサの製造、ソース及びドレイン領域のドーピング工程、又はソース及びドレイン領域のシリサイド化など、異なる標準的な工程を加えることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態によるトランジスタの上面図である。
【図２】同実施形態によるトランジスタのＢ−Ｂ線に沿った断面図である。
【図３】同実施形態によるトランジスタのＡ−Ａ線に沿った断面図である。
【図４】同実施形態によるトランジスタの製造方法を説明する上面図である。
【図５】同実施形態によるトランジスタの製造方法を説明するＢ−Ｂ線に沿った工程断面図である。
【図６】同実施形態によるトランジスタの製造方法を説明するＡ−Ａ線に沿った工程断面図である。
【図７】同実施形態によるトランジスタの製造方法を説明する上面図である。
【図８】同実施形態によるトランジスタの製造方法を説明するＢ−Ｂ線に沿った工程断面図である。
【図９】同実施形態によるトランジスタの製造方法を説明するＡ−Ａ線に沿った工程断面図である。
【図１０】同実施形態によるトランジスタの製造方法を説明する上面図である。
【図１１】同実施形態によるトランジスタの製造方法を説明するＢ−Ｂ線に沿った工程断面図である。
【図１２】同実施形態によるトランジスタの製造方法を説明するＡ−Ａ線に沿った工程断面図である。
【図１３】同実施形態によるトランジスタの製造方法を説明する上面図である。
【図１４】同実施形態によるトランジスタの製造方法を説明するＢ−Ｂ線に沿った工程断面図である。
【図１５】同実施形態によるトランジスタの製造方法を説明するＡ−Ａ線に沿った工程断面図である。
【特許請求の範囲】
【請求項１】
ゲート電極（２）に包み込まれた少なくとも１つのチャネル（１）と、それぞれ第１のシリコンベース層（５）とゲルマニウム及びシリコン化合物からなる第２の層（６）とを交互にして形成されたソース電極（３）及びドレイン電極（４）と、を備えるトランジスタであって、前記チャネル（１）がゲルマニウムベースであり、前記第１の層（５）が０％以上１０％以下のゲルマニウム濃度のゲルマニウム及びシリコン化合物からなり、前記第２の層（６）は１０％以上５０％以下のゲルマニウム濃度を有し、前記チャネル（１）は前記ソース電極（３）及び前記ドレイン電極（４）の各々の第２の層（６ａ、６ｂ）を接続することを特徴とするトランジスタ。
【請求項２】
前記第１の層（５）はシリコンからなることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記第２の層（６）は異なるゲルマニウム濃度を有することを特徴とする請求項１又は２に記載のトランジスタ。
【請求項４】
前記第２の層（６）は同じゲルマニウム濃度を有することを特徴とする請求項１又は２に記載のトランジスタ。
【請求項５】
前記チャネル（１）により接続され、前記ソース電極（３）に属する前記第２の層（６ａ）は、前記ドレイン電極（４）の対応する前記第２の層（６ｂ）と同じ高さの前記ソース電極（３）の交互になった層に配置されることを特徴とする請求項１乃至４のいずれかに記載のトランジスタ。
【請求項６】
前記ソース電極（３）及び前記ドレイン電極（４）を形成する前記交互層（５，６）は同じ積層体（５，６）に形成されることを特徴とする請求項１乃至５のいずれかに記載のトランジスタ。
【請求項７】
前記チャネル（１）は略円筒形であることを特徴とする請求項１乃至６のいずれかに記載のトランジスタ。
【請求項８】
前記ゲート電極（２）は完全に前記チャネル（１）を包み込むことを特徴とする請求項１乃至７のいずれかに記載のトランジスタ。
【請求項９】
複数のチャネル（１）を有することを特徴とする請求項１乃至８のいずれかに記載のトランジスタ。
【請求項１０】
ゲルマニウム及びシリコン化合物からなりゲルマニウム濃度が０％以上１０％以下の第１の層（５）とゲルマニウム濃度が１０％以上５０％以下の第２の層（６）とを交互にした積層体の基板（８）上への製造と、
前記積層体における、ソース電極（３）及びドレイン電極（４）を形成するためのソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する狭領域（１１）のエッチングと、
前記狭領域（１１）におけるゲルマニウム濃度が１０％以上５０％以下である前記ゲルマニウム及びシリコン化合物の前記シリコンを酸化し、前記ゲルマニウムを濃縮するための、前記積層体の表面熱酸化と、
前記狭領域（１１）からの前記酸化されたシリコン（１３）の除去と、
前記狭領域（１１）の前記濃縮されたゲルマニウム上へのゲート誘電体（７）の堆積と、
前記ゲート誘電体（７）上へのゲート金属の堆積と、
を順に行うことを特徴とする請求項１乃至９のいずれかに記載のトランジスタを製造する方法。
【請求項１１】
前記第２の層（６）の厚さは５ｎｍ以上３０ｎｍ以下であることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記狭領域（１１）は３ｎｍ以上５０ｎｍ以下の横寸法と、５ｎｍ以上１μｍ以下の縦寸法を有することを特徴とする請求項１０又は１１に記載の方法。
【請求項１３】
前記狭領域（１１）からの前記酸化されたシリコン（１３）の除去は前記狭領域（１１）の残余シリコンの選択的エッチング工程と共に行われることを特徴とする請求項１０乃至１２のいずれかに記載の方法。
【請求項１４】
前記第１の層（５）及び／又は第２の層（６）はドープされることを特徴とする請求項１０乃至１３のいずれかに記載の方法。
【請求項１５】
前記ゲルマニウム上に前記ゲート誘電体（７）が堆積される前に、前記ソース電極（３）及び前記ドレイン電極（４）が形成される２つの領域に選択的ドーピングを行うことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記ゲート誘電体（７）の堆積前に、前記ソース電極（３）及びドレイン電極（４）の前記第１の層（５）と前記ゲート電極（２）との間にスペーサ（１５）を設けるために、前記チャネル（１）に対向する前記第１の層（５）の一部が酸化されることを特徴とする請求項１０乃至１５のいずれかに記載の方法。
【請求項１】
ゲート電極（２）に包み込まれた少なくとも１つのチャネル（１）と、それぞれ第１のシリコンベース層（５）とゲルマニウム及びシリコン化合物からなる第２の層（６）とを交互にして形成されたソース電極（３）及びドレイン電極（４）と、を備えるトランジスタであって、前記チャネル（１）がゲルマニウムベースであり、前記第１の層（５）が０％以上１０％以下のゲルマニウム濃度のゲルマニウム及びシリコン化合物からなり、前記第２の層（６）は１０％以上５０％以下のゲルマニウム濃度を有し、前記チャネル（１）は前記ソース電極（３）及び前記ドレイン電極（４）の各々の第２の層（６ａ、６ｂ）を接続することを特徴とするトランジスタ。
【請求項２】
前記第１の層（５）はシリコンからなることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記第２の層（６）は異なるゲルマニウム濃度を有することを特徴とする請求項１又は２に記載のトランジスタ。
【請求項４】
前記第２の層（６）は同じゲルマニウム濃度を有することを特徴とする請求項１又は２に記載のトランジスタ。
【請求項５】
前記チャネル（１）により接続され、前記ソース電極（３）に属する前記第２の層（６ａ）は、前記ドレイン電極（４）の対応する前記第２の層（６ｂ）と同じ高さの前記ソース電極（３）の交互になった層に配置されることを特徴とする請求項１乃至４のいずれかに記載のトランジスタ。
【請求項６】
前記ソース電極（３）及び前記ドレイン電極（４）を形成する前記交互層（５，６）は同じ積層体（５，６）に形成されることを特徴とする請求項１乃至５のいずれかに記載のトランジスタ。
【請求項７】
前記チャネル（１）は略円筒形であることを特徴とする請求項１乃至６のいずれかに記載のトランジスタ。
【請求項８】
前記ゲート電極（２）は完全に前記チャネル（１）を包み込むことを特徴とする請求項１乃至７のいずれかに記載のトランジスタ。
【請求項９】
複数のチャネル（１）を有することを特徴とする請求項１乃至８のいずれかに記載のトランジスタ。
【請求項１０】
ゲルマニウム及びシリコン化合物からなりゲルマニウム濃度が０％以上１０％以下の第１の層（５）とゲルマニウム濃度が１０％以上５０％以下の第２の層（６）とを交互にした積層体の基板（８）上への製造と、
前記積層体における、ソース電極（３）及びドレイン電極（４）を形成するためのソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する狭領域（１１）のエッチングと、
前記狭領域（１１）におけるゲルマニウム濃度が１０％以上５０％以下である前記ゲルマニウム及びシリコン化合物の前記シリコンを酸化し、前記ゲルマニウムを濃縮するための、前記積層体の表面熱酸化と、
前記狭領域（１１）からの前記酸化されたシリコン（１３）の除去と、
前記狭領域（１１）の前記濃縮されたゲルマニウム上へのゲート誘電体（７）の堆積と、
前記ゲート誘電体（７）上へのゲート金属の堆積と、
を順に行うことを特徴とする請求項１乃至９のいずれかに記載のトランジスタを製造する方法。
【請求項１１】
前記第２の層（６）の厚さは５ｎｍ以上３０ｎｍ以下であることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記狭領域（１１）は３ｎｍ以上５０ｎｍ以下の横寸法と、５ｎｍ以上１μｍ以下の縦寸法を有することを特徴とする請求項１０又は１１に記載の方法。
【請求項１３】
前記狭領域（１１）からの前記酸化されたシリコン（１３）の除去は前記狭領域（１１）の残余シリコンの選択的エッチング工程と共に行われることを特徴とする請求項１０乃至１２のいずれかに記載の方法。
【請求項１４】
前記第１の層（５）及び／又は第２の層（６）はドープされることを特徴とする請求項１０乃至１３のいずれかに記載の方法。
【請求項１５】
前記ゲルマニウム上に前記ゲート誘電体（７）が堆積される前に、前記ソース電極（３）及び前記ドレイン電極（４）が形成される２つの領域に選択的ドーピングを行うことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記ゲート誘電体（７）の堆積前に、前記ソース電極（３）及びドレイン電極（４）の前記第１の層（５）と前記ゲート電極（２）との間にスペーサ（１５）を設けるために、前記チャネル（１）に対向する前記第１の層（５）の一部が酸化されることを特徴とする請求項１０乃至１５のいずれかに記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公表番号】特表２００８−５４３１０３（Ｐ２００８−５４３１０３Ａ）
【公表日】平成２０年１１月２７日（２００８．１１．２７）
【国際特許分類】
【出願番号】特願２００８−５１５２４０（Ｐ２００８−５１５２４０）
【出願日】平成１８年５月２３日（２００６．５．２３）
【国際出願番号】ＰＣＴ／ＦＲ２００６／００１１７７
【国際公開番号】ＷＯ２００６／１３１６１５
【国際公開日】平成１８年１２月１４日（２００６．１２．１４）
【出願人】（５０２１４２３２３）コミサリア、ア、レネルジ、アトミク (195)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ
【出願人】（５９１０３５１３９）エステーミクロエレクトロニクス ソシエテ アノニム (31)
【Ｆターム（参考）】
【公表日】平成２０年１１月２７日（２００８．１１．２７）
【国際特許分類】
【出願日】平成１８年５月２３日（２００６．５．２３）
【国際出願番号】ＰＣＴ／ＦＲ２００６／００１１７７
【国際公開番号】ＷＯ２００６／１３１６１５
【国際公開日】平成１８年１２月１４日（２００６．１２．１４）
【出願人】（５０２１４２３２３）コミサリア、ア、レネルジ、アトミク (195)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ
【出願人】（５９１０３５１３９）エステーミクロエレクトロニクス ソシエテ アノニム (31)
【Ｆターム（参考）】
[ Back to top ]