ゲート駆動回路への信号伝送方式
【課題】電力変換器の各アーム毎に複数個直列接続される半導体スイッチング素子にオン，オフ信号を供給する場合に、各ゲート駆動回路を互いに縦続接続して伝送により順次供給する構成とすることで、絶縁トランスの容量を小さくし得るようにする。
【解決手段】電力変換器の各アーム毎に、例えばＩＧＢＴ１〜４を複数個直列接続し、低圧側のゲート駆動回路２４から高圧側ゲート駆動回路２１まで、絶縁トランス１４〜１１を介し制御装置１０から順々にオン，オフ信号を伝送する構成とすることにより、高圧側の絶縁トランス１１の一次巻線と二次巻線間に印加される電圧を従来方式のものよりも低減させ、絶縁トランスの小容量化を図る。
【解決手段】電力変換器の各アーム毎に、例えばＩＧＢＴ１〜４を複数個直列接続し、低圧側のゲート駆動回路２４から高圧側ゲート駆動回路２１まで、絶縁トランス１４〜１１を介し制御装置１０から順々にオン，オフ信号を伝送する構成とすることにより、高圧側の絶縁トランス１１の一次巻線と二次巻線間に印加される電圧を従来方式のものよりも低減させ、絶縁トランスの小容量化を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電圧駆動型半導体素子を各アーム当り複数個直列に接続して構成される電力変換装置、特に電圧駆動型半導体素子のゲート駆動回路への信号伝送方式に関する。
【背景技術】
【０００２】
図１６に、各アームに電圧駆動型半導体素子が複数個直列接続された一般的な電力変換装置の例を示す。
図１６において、７７は３相交流入力電源、７８は整流回路、７９は平滑コンデンサ、８０〜８５はアーム当り複数個直列接続されたＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のような電圧駆動型半導体素子、８６はモータ等の負荷である。各電圧駆動型半導体素子のゲート駆動回路（ＧＤＵ）は、異なる基準電位で動作しているため、ゲート駆動回路ごとに絶縁を確保し、各ゲート駆動装置にオン信号およびオフ信号を伝送することが必要となる。
【０００３】
図１７に、例えば特許文献１に開示されている１アーム分の信号伝送回路の従来例を示す。
図１７において、１〜４はダイオードが逆並列に接続されたＩＧＢＴ、１０は制御装置、１１〜１５は絶縁トランス、２１〜２４はゲート駆動回路（ＧＤＵ）、３１〜３４は例えば半導体整流回路、３６は絶縁トランス１５と半導体素子３７，３８と、パルス発生回路３９とで構成されたＤＣ／ＡＣ（直流／交流）変換回路である。
【０００４】
図１７に示すように、各ＩＧＢＴ１〜４にはゲート駆動回路２１〜２４が接続され、ゲート駆動回路２１〜２４の信号入力には半導体整流回路３１〜３４を介して、絶縁トランス１１〜１４の二次側が接続されている。また、制御装置１０には、ＤＣ／ＡＣ変換回路３６と絶縁トランス１５が順に接続されている。そして、図示のように絶縁トランス１１〜１４の一次側が直列に接続され、その両端が絶縁トランス１５の二次側に接続された構成となっている。
【０００５】
図１８に、例えば特許文献２に開示されている駆動回路の具体例を示す。
同図において、８８はダイオードが逆並列に接続されたＩＧＢＴ、８９，９２はＩＧＢＴをそれぞれターンオンまたはターンオフさせるためのスイッチ素子、９０はゲートオン抵抗、９１はゲートオフ抵抗、９３はオン信号およびオフ信号を出力するインターフェイス回路である。
【０００６】
図１７も参照して従来例の動作につき説明する。図１７において、制御装置１０から出力されたオン信号（パルス信号）がＤＣ／ＡＣ変換回路３６に入力されると、オン信号はパルス発生回路３９によって決まる周波数の交流信号に変換され、絶縁トランス１５を介して、一次側同士が直列接続された絶縁トランス１１〜１４に伝送される。絶縁トランス１１〜１４の二次側にはそれぞれ半導体整流回路３１〜３４が接続されているので、交流信号が元のオン信号に復元され、それぞれのゲート駆動回路２１〜２４に伝送される。
【０００７】
以上のことから、ゲート駆動回路ごとに絶縁を確保し、各ゲート駆動回路にオン信号およびオフ信号を伝送することができる。また、ＤＣ／ＡＣ変換回路３６で高周波交流に変換できるため、トランスの周波数特性により、絶縁トランス１１〜１４の容量を、より小さく設計することが可能となる。
また、ゲート駆動回路ごとに絶縁を確保し、各ゲート駆動回路にオン信号およびオフ信号を伝送するものとして、図１９に示すように、絶縁トランスの代わりにフォトカプラ５１〜５５を用いるものもある（特許文献３）。
【特許文献１】特開２００３−０６９４０６号公報（第５−６頁、図１）
【特許文献２】特開２００２−１６５４３５号公報（第３頁、図１）
【特許文献３】特開平１１−２０６１０６号公報（第４−５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１７，１８の方式ではゲート駆動回路ごとに絶縁を確保し、各ゲート駆動回路にオン信号およびオフ信号を伝送すること、ＤＣ／ＡＣ変換回路３６で信号を高周波交流に変換することで、絶縁トランスの容量を小さく設計することができる。しかし、図１７において、例えば絶縁トランス１５の一次側の対地電位が０［Ｖ］、絶縁トランス１４の二次側の対地電位も０［Ｖ］で、絶縁トランス１１の二次側の対地電位はＶＣＥ４＝ＶＣＥ３＝ＶＣＥ２＝ＶＣＥ１＝ＶＣＥ［Ｖ］とすると、絶縁トランス１４の一次〜二次間に印加される電圧は０Ｖ、絶縁トランス１１の一次〜二次間に印加される電圧は３ＶＣＥ［Ｖ］で、絶縁トランス１１に必要な耐圧は絶縁トランス１４よりも高くなる。なお、このような点は図１７の場合も同様で、信号絶縁回路の必要耐圧は４ＶＣＥ［Ｖ］となる。
【０００９】
以上のことから、特に高電圧大容量の電力変換装置の場合には、絶縁耐圧を確保するために、高電圧側の絶縁トランスなどの信号絶縁回路の容量を大きくしなければならず、装置が大型化するという問題がある。
したがって、この発明の課題は、ゲート駆動回路ごとに絶縁を確保し、各ゲート駆動回路にオン信号およびオフ信号を伝送する場合に、絶縁トランスなどの信号絶縁回路の容量を大きくすることなく絶縁を確保できるようにすることにある。
【課題を解決するための手段】
【００１０】
このような課題を解決するため、請求項１の発明では、各アームにはゲート駆動回路によりそれぞれ駆動される電圧駆動型半導体素子がｎ（２以上の整数）個直列接続され、前記ゲート駆動回路の信号入力側には整流回路を介して絶縁トランスの二次側がそれぞれ接続され、その各絶縁トランスを介して各ゲート駆動回路に制御装置からのオン，オフ信号を順次伝送する信号伝送回路を有し、最も低電圧側に接続された電圧駆動型半導体素子を１段目とし、最も高電圧側に接続された電圧駆動型半導体素子をｎ段目として、このｎ段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの一次側と、ｎ−１段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの二次側とを接続し、以下同様の順序で１段目まで接続し、この１段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの一次側にはＤＣ／ＡＣ変換回路を介して前記制御装置を接続し、１段目のゲート駆動回路からｎ段目のゲート駆動回路へ順々に信号を伝送することを特徴とする。
【００１１】
上記請求項１の発明においては、前記ＤＣ／ＡＣ変換回路の交流出力側を、１段目の代わりにｎ段目の絶縁トランスの一次側に接続し、ｎ段目の絶縁トランスの二次側とｎ−１段目の絶縁トランスの一次側を接続し、以下同様に１段目まで接続することができ（請求項２の発明）、または、前記ＤＣ／ＡＣ変換回路の交流出力側を、１段目の代わりに２段目〜ｎ−１段目のうちのいずれか１つであるｍ段目の絶縁トランスの一次側に接続し、そのｍ段目の絶縁トランスの二次側にｍ＋１段目の絶縁トランスの一次側を接続し、以下同様にしてｎ段目まで接続するとともに、前記ｍ段目の絶縁トランスの二次側にｍ−１段目の絶縁トランスの一次側を接続し、以下同様にして１段目まで接続することができる（請求項３の発明）。
また、請求項１〜３のいずれかの発明においては、前記制御装置とＤＣ／ＡＣ変換回路とを光によって結合することができる（請求項４の発明）。
【００１２】
請求項５の発明では、各アームにｎ（３以上の整数）個直列接続される電圧駆動型半導体素子に対し、制御装置からの信号を絶縁伝送する信号絶縁回路と、この信号絶縁回路からの信号に基いて前記各電圧駆動型半導体素子を駆動する駆動回路と、各電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路とを接続するとともに、最も低電圧側に接続された電圧駆動型半導体素子を１段目とし、最も高電圧側に接続された電圧駆動型半導体素子をｎ段目として、そのｍ（２〜ｎ−１）段目の電圧駆動型半導体素子に対応するｍ段目の信号絶縁回路の入力側には、前記制御装置からの信号を受けるインターフェイス回路を接続し、前記ｍ段目の信号絶縁回路の出力側には、それ以外の段の電圧駆動型半導体素子に対応する信号絶縁回路の入力側を接続することを特徴とする。
【００１３】
上記請求項５の発明においては、（１〜ｍ−１）段目と（ｍ＋１〜ｎ）段目に前記電圧駆動型半導体素子が各２段以上あるときは、前記ｍ段目の信号絶縁回路の出力側にはａ（１〜ｍ−１のうちのいずれか）段目とｂ（ｍ＋１〜ｎのうちのいずれか）段目の電圧駆動型半導体素子に対応するａ段目，ｂ段目の信号絶縁回路の入力側をそれぞれ接続し、このａ段目の信号絶縁回路の出力側には１〜ｍ−１の中でａ段目以外の信号絶縁回路の入力側をそれぞれ接続し、前記ｂ段目の信号絶縁回路の出力側にはｍ＋１〜ｎの中でｂ段目以外の信号絶縁回路の入力側をそれぞれ接続することができる（請求項６の発明）。
【００１４】
請求項７の発明では、各アームにｎ（３以上の整数）個直列接続される電圧駆動型半導体素子に対し、電圧駆動型半導体素子を駆動する駆動回路と、電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路とをそれぞれ設けるとともに、ｍ段目（２〜ｎ−１段目のうちのいずれか）の駆動回路の信号入力には光信号を電気信号に変換するＯ／Ｅ変換回路の出力を接続し、ｍ段目以外の駆動回路の信号入力には、信号を絶縁して伝送する信号絶縁回路の出力を接続し、前記Ｏ／Ｅ変換回路の出力と前記信号絶縁回路の入力とを接続したことを特徴とする。
【発明の効果】
【００１５】
請求項１〜４の発明によれば、電圧駆動型半導体素子を各アーム当りｎ個直列に接続した、電力変換装置のゲート駆動回路にオン，オフ信号を伝送するに当り、入力信号を高周波交流信号に変換し、絶縁トランスを介して１段目のゲート駆動回路からｎ段目のゲート駆動回路まで、またはｎ段目のゲート駆動回路から１段目のゲート駆動回路まで、順次信号を伝達供給することにより、絶縁トランスの一次，二次間に印加される電圧を低減し、絶縁トランスの容積を小さくできるようにする。これにより、高電圧大容量電力変換装置の小型化，低コスト化が可能となる。
【００１６】
請求項５〜６の発明によれば、電圧駆動型半導体素子を各アーム当りｎ個直列に接続した、電力変換装置のゲート駆動回路にオン，オフ信号を伝送するに当り、ｍ（２〜ｎ−１）段目のＩＧＢＴの電位を基準とし、入力信号をｍ段目の信号絶縁回路を介して低電圧側および高電圧側のゲート駆動回路に分岐伝送することにより、信号絶縁回路の絶縁耐圧を低くし得るだけでなく、伝送遅れを最小限に抑えることができる。これにより、高電圧大容量電力変換装置の小型化，低コスト化が可能となる。
請求項７の発明によれば、ｍ段目（２段目〜ｎ−１段目のいずれか）のゲート駆動回路（基準電位）にＯ／Ｅ変換器を接続し、このＯ／Ｅ変換器にて光信号から電気信号に変換された制御信号を、低電圧側および高電圧側の各ゲート駆動回路に信号絶縁回路を介して分岐伝送することで、各信号絶縁回路の絶縁耐圧を低く設計することができる。これにより、高電圧大容量電力変換装置の小型化，低コスト化が可能となる。
【発明を実施するための最良の形態】
【００１７】
図１はこの発明の第１の実施の形態を示す回路構成図で、ＩＧＢＴが４直列の例である。
図１７の従来例と同様に、各ＩＧＢＴ１〜４にはゲート駆動回路２１〜２４が接続され、ゲート駆動回路２１〜２４の信号入力には半導体整流回路３１〜３４を介して、絶縁トランス１１〜１４の二次側が接続され、制御装置１０にはＤＣ／ＡＣ変換回路３６と１段目の絶縁トランス１４が順に接続されている。
従って、１段目の絶縁トランス１４の二次側に２段目の絶縁トランス１３の一次側を接続し、２段目の絶縁トランス１３の二次側に３段目の絶縁トランス１２の一次側を接続し、３段目の絶縁トランス１２の二次側に４段目の絶縁トランス１１の一次側を接続した信号伝送回路を構成した点が特徴と言える。
【００１８】
その動作について、図1を参照して説明する。
図1において、制御装置１０から出力されたオン信号（パルス信号）が、ＤＣ／ＡＣ変換回路３６に入力されると、パルス発生回路３９によって決まる周波数の交流信号に変換される。交流信号に変換されたオン信号は、絶縁トランス１４と半導体整流回路３４を介して、１段目のゲート駆動回路２４にオン信号が伝達される。これと同時に絶縁トランス１３の一次側にオン信号が伝送され、絶縁トランス１３を介して２段目のゲート駆動回路２３にオン信号が伝達される。このようにして、１段目のゲート駆動回路２４から４段目のゲート駆動回路２１まで、順々にオン信号が伝送される。なお、オフ信号も上記と同様に伝送される。
【００１９】
いま、図１で例えば絶縁トランス１４の一次側の対地電位が０［Ｖ］、二次側の対地電位も０［Ｖ］で、ＶＣＥ４＝ＶＣＥ３＝ＶＣＥ２＝ＶＣＥ１＝ＶＣＥ［Ｖ］であるとすると、絶縁トランス１１の一次側の対地電位は２ＶＣＥ［Ｖ］、二次側の対地電位は３ＶＣＥ［Ｖ］となり、絶縁トランス１１の一次〜二次間に印加される電圧はＶＣＥ［Ｖ］となる。これにより、図１２の場合と比較して、印加電圧が２ＶＣＥ［Ｖ］だけ低くなり、絶縁トランス１１に必要な絶縁耐圧を低減させることができる。その結果、高電圧側の絶縁トランスの容量を小さくすることができ、装置が大型化するという問題を回避することが可能となる。
【００２０】
図２はこの発明の第２の実施の形態を示す構成図である。
図１では、制御装置１０およびＤＣ／ＡＣ変換回路３６をゲート駆動回路２４に接続しているのに対し、ここではゲート駆動回路２１に接続した点、つまり４段目の絶縁トランス１１の二次側に３段目の絶縁トランス１２の一次側を接続し、３段目の絶縁トランス１２の二次側に２段目の絶縁トランス１３の一次側を接続し、２段目の絶縁トランス１３の二次側に１段目の絶縁トランス１４の一次側を接続し、４段目のゲート駆動回路２１から１段目のゲート駆動回路２４まで、順々に信号を伝送する点が特徴である。
【００２１】
図２で例えば絶縁トランス２１の一次側の対地電位が０［Ｖ］、二次側の対地電位も０［Ｖ］で、ＶＣＥ４＝ＶＣＥ３＝ＶＣＥ２＝ＶＣＥ１＝ＶＣＥ［Ｖ］であるとすると、絶縁トランス１４の一次側の対地電位は２ＶＣＥ［Ｖ］、二次側の対地電位は３ＶＣＥ［Ｖ］となり、絶縁トランス１４の一次〜二次間に印加される電圧はＶＣＥ［Ｖ］となる。これにより、４段目のＩＧＢＴの対地電位が低く、１段目のＩＧＢＴの対地電位が高い場合においても、絶縁トランスの容量を小さくすることができ、装置の大型化を回避することが可能となる。
【００２２】
図３はこの発明の第３の実施の形態を示す構成図である。
図１では、制御装置１０およびＤＣ／ＡＣ変換回路３６をゲート駆動回路２４に接続しているのに対し、ここではゲート駆動回路２３に接続した点、つまり２段目の絶縁トランス１３の二次側に３段目の絶縁トランス１２の一次側と１段目の絶縁トランス１４の一次側を接続し、３段目の絶縁トランス１２の二次側に４段目の絶縁トランス１１の一次側を接続し、２段目のゲート駆動回路２３から４段目のゲート駆動回路２１および１段目のゲート駆動回路２４まで、順々に信号を伝送する点が特徴である。
【００２３】
図３で例えば絶縁トランス１３の一次側の対地電位が０［Ｖ］、二次側の対地電位がＶＣＥ［Ｖ］になっていたとすると、絶縁トランス１１〜１４の一次〜二次間に印加される電圧はＩＧＢＴの１素子分となり、２段目の絶縁トランス１３から１段目の絶縁トランス１１と３段目の絶縁トランス１２に同時に信号が伝送される。
以上のことから、絶縁トランスの容量を小さくすることが可能で、装置の大型化を回避することができるだけでなく、信号伝送を速くすることが可能となる。
【００２４】
図４に図１の変形例を示す。
これは、図１に示すものに対し、制御装置１０とＤＣ／ＡＣ変換回路３６との間に、Ｅ／Ｏ（電気／光）変換器２８とＯ／Ｅ（光／電気）変換器２９を設け、制御装置１０とＤＣ／ＡＣ変換回路３６との間を光結合し、電気的に絶縁した点が特徴である。
このように、光で絶縁してオンオフ信号を伝送することで、装置の大型化を回避するとともに、制御装置とゲート駆動回路との絶縁を図り、誤動作を防止することが可能となる。なお、この発明は、図２，図３に示すものにも適用できることは勿論である。
【００２５】
図５はこの発明の第４の実施の形態を示す構成図で、図１４に示す従来例の改良型といえる。
図５に示すように、これはＩＧＢＴを５直列接続し基準電位を３段目のＩＧＢＴにした場合の例で、１〜５はダイオードが逆並列に接続されたＩＧＢＴ、２０はインターフェイス回路、２１〜２５は駆動回路、４１〜４５は各電圧駆動型半導体素子のスイッチングタイミングを一致させる機能を持つタイミング調整回路、５１〜５５はフォトカプラ等の信号絶縁回路、６１，６２は直流電源、６６，６７はＭＯＳＦＥＴ、７１はロジックＩＣである。
【００２６】
図５に示すように、各ＩＧＢＴ１〜５にはタイミング調整回路４１〜４５を介して駆動回路２１〜２５が接続され、駆動回路２１〜２５の信号入力には信号絶縁回路５１〜５５がそれぞれ接続されている。３段目の信号絶縁回路５３以外の信号絶縁回路の入力はＭＯＳＦＥＴ６７とともに直列に接続され、その両端には直流電源６２が接続されている。ＭＯＳＦＥＴ６７のゲート端子はロジックＩＣ７１を介して３段目の信号絶縁回路５３の出力に接続されている。そして、３段目の信号絶縁回路５３の入力とＭＯＳＦＥＴ６６のゲート端子と直流電源６１のマイナス端子にインターフェイス回路２０の出力が接続され、インターフェイス回路２０の入力にはオン，オフ信号が入力される構成となっている。
【００２７】
その動作について説明する。
図示されない制御装置から信号を受けたインターフェイス回路２０より出力されたオン信号（パルス信号）は、ＭＯＳＦＥＴ６６のゲート端子に入力され、ＭＯＳＦＥＴ６６がオンする。ＭＯＳＦＥＴ６６がオンすると、直流電源６１を電源として３段目の信号絶縁回路５３が動作し、３段目の駆動回路２３に信号が絶縁伝送される。これと同時に３段目の信号絶縁回路５３から出力されたオン信号が、ロジックＩＣ７１を介してＭＯＳＦＥＴ６７のゲート端子に入力され、ＭＯＳＦＥＴ６７がオンする。
【００２８】
ＭＯＳＦＥＴ６７がオンすると、直流電源６２を電源とする３段目以外の駆動回路２１，２２，２４，２５に信号が絶縁伝送される。このとき、３段目の信号絶縁回路５３の出力に対して、３段目以外の信号絶縁回路５１，５２，５４，５５の出力が遅れることに対して、タイミング調整回路４１〜４５で調整することにより、各ＩＧＢＴ１〜５のスイッチングタイミングを一致させることができる。このことから、ゲート駆動装置ごとに絶縁を確保しつつ、オン，オフ信号を伝送することが可能となる。
【００２９】
いま、例えば信号絶縁回路５３の入力側の対地電位が０［Ｖ］、信号絶縁回路５５の出力側の対地電位が０［Ｖ］で、ＶＣＥ１＝ＶＣＥ２＝ＶＣＥ３＝ＶＣＥ４＝ＶＣＥ５＝ＶＣＥとすると、信号絶縁回路５３の出力側の対地電位が２ＶＣＥ［Ｖ］、信号絶縁回路５５の入力側の対地電位が２ＶＣＥ［Ｖ］となるため、信号絶縁回路５５と５３の入力〜出力間に印加される電圧は２ＶＣＥ［Ｖ］となる。このことにより、従来例（４ＶＣＥ［Ｖ］）と比較して印加電圧が低くなるため、信号絶縁回路に必要な絶縁耐圧は低くなる。このように、（２段目〜ｎ−１段目）の中のいずれかのＩＧＢＴの電位を基準として、信号を絶縁伝送することにより、信号絶縁回路に必要な絶縁耐圧を低くすることができ、さらに信号絶縁回路による伝送遅れを最小限に抑えることが可能になる。
【００３０】
図６に図５の第１変形例を示す。これは図５の駆動回路とタイミング調整回路の接続位置を入れ替えただけで、基本的には図５と同じなので詳細は省略する。
図７に図５の第２変形例を示す。これは、タイミング調整回路として図示のような磁気結合回路４１ａ，４２ａ，４３ａ，４４ａを用いる例である（詳細は、必要ならば、例えば特開２００２−２０４５７８号公報を参照されたい）。
【００３１】
図８に図５の第３変形例を示す。図５ではＩＧＢＴを５直列とし第３段目を基準電位としたが、ここではＩＧＢＴを４直列とし第２段目を基準電位としたもので、基本的には図５と同じなので詳細は省略する。
図９に図５の第４変形例を示す。これは、図５の信号絶縁回路として絶縁トランスを用いる他は図５と同様なので、詳細は省略する。
【００３２】
図１０はこの発明の第５の実施の形態を示す構成図で、ＩＧＢＴを７直列接続し基準電位を４段目のＩＧＢＴにするとともに、新たな基準電位を２段目と６段目のＩＧＢＴにそれぞれ設けて信号分岐数を増やした場合の例である。
図１０において、１〜７はダイオードが逆並列に接続されたＩＧＢＴ、２０はインターフェイス回路、２１〜２７は駆動回路、４１〜４７は各電圧駆動型半導体素子のスイッチングタイミングを一致させる機能を持つタイミング調整回路、５１〜５５はフォトカプラ等の信号絶縁回路、６１〜６４は直流電源、６６〜６９はＭＯＳＦＥＴ、７１〜７３はロジックＩＣである。
【００３３】
図１０に示すように、各ＩＧＢＴ１〜７にはタイミング調整回路４１〜４７を介して駆動回路２１〜２７が接続され、駆動回路２１〜２７の信号入力には信号絶縁回路５１〜５７がそれぞれ接続されている。１段目の信号絶縁回路５７の入力と、３段目の信号絶縁回路５５の信号絶縁回路の入力はＭＯＳＦＥＴ６９とともに直列に接続され、その両端には直流電源６４が接続されている。ＭＯＳＦＥＴ６９のゲート端子はロジックＩＣ７３を介して２段目の信号絶縁回路５６の出力に接続されている。５段目の信号絶縁回路５３の入力と、７段目の信号絶縁回路５１の入力はＭＯＳＦＥＴ６８とともに直列に接続され、その両端には直流電源６３が接続されている。ＭＯＳＦＥＴ６８のゲート端子は、ロジックＩＣ７２を介して６段目の信号絶縁回路５２の出力に接続されている。
【００３４】
２段目の信号絶縁回路５６の入力と、６段目の信号絶縁回路５２の入力は、ＭＯＳＦＥＴ６７とともに直列に接続され、その両端には直流電源６２が接続されている。ＭＯＳＦＥＴ６７のゲート端子は、ロジックＩＣ７１を介して４段目の信号絶縁回路５４の出力に接続されている。そして、４段目の信号絶縁回路５４とＭＯＳＦＥＴ６６を直列に接続し、その両端には直流電源６１が接続され、ＭＯＳＦＥＴ６６のゲート端子と直流電源６１のマイナス端子にインターフェイス回路２０の出力が接続され、インターフェイス回路２０の入力にはオン，オフ信号が入力される構成となっている。
【００３５】
動作について説明する。
図示されない制御装置から信号を受けたインターフェイス回路２０より出力されたオン信号（パルス信号）は、ＭＯＳＦＥＴ６６のゲート端子に入力され、ＭＯＳＦＥＴ６６がオンする。ＭＯＳＦＥＴ６６がオンすると、直流電源６１を電源として４段目の信号絶縁回路５４が動作し、４段目の駆動回路２４に信号が絶縁伝送される。これと同時に４段目の信号絶縁回路５４から出力されたオン信号が、ロジックＩＣ７１を介してＭＯＳＦＥＴ６７のゲート端子に入力され、ＭＯＳＦＥＴ６７がオンする。ＭＯＳＦＥＴ６７がオンすると、直流電源６２を電源とする２段目の信号絶縁回路５６と６段目の信号絶縁回路５２が動作し、２段目の駆動回路２６と６段目の駆動回路２２に信号が絶縁伝送される。
【００３６】
同時に、２段目の信号絶縁回路５６から出力されたオン信号が、ロジックＩＣ７３を介してＭＯＳＦＥＴ６９のゲート端子に入力され、ＭＯＳＦＥＴ６９がオンする。ＭＯＳＦＥＴ６９がオンすると、直流電源６４を電源とする１段目の信号絶縁回路５７と３段目の信号絶縁回路５５が動作し、１段目の駆動回路２７と３段目の駆動回路２５に信号が絶縁伝送され、さらに６段目の信号絶縁回路５２から出力されたオン信号が、ロジックＩＣ７２を介してＭＯＳＦＥＴ６８のゲート端子に入力され、ＭＯＳＦＥＴ６８がオンする。ＭＯＳＦＥＴ６８がオンすると、直流電源６３を電源とする５段目の信号絶縁回路５３と７段目の信号絶縁回路５１が動作し、５段目の駆動回路２３と７段目の駆動回路２１に信号が絶縁伝送される。また、信号絶縁回路による信号の伝送遅れは、図５の場合と同様に、タイミング調整回路４１〜４７で調整することにより。各ＩＧＢＴのスイチングタイミングを一致させることが可能となる。
【００３７】
いま、例えば信号絶縁回路５４の入力側の対地電位が０［Ｖ］、信号絶縁回路５７の出力側の対地電位が０［Ｖ］で、ＶＣＥ１＝ＶＣＥ２＝ＶＣＥ３＝ＶＣＥ４＝ＶＣＥ５＝ＶＣＥ６＝ＶＣＥ７＝ＶＣＥとすると、４段目の信号絶縁回路５４の入力〜出力間に印加される電圧は３ＶＣＥ［Ｖ］、２段目の信号絶縁回路５６と６段目の信号絶縁回路５２の入力〜出力間に印加される電圧は２ＶＣＥ［Ｖ］、１段目の信号絶縁回路５７と、３段目の信号絶縁回路５５と、５段目の信号絶縁回路５３と、７段目の信号絶縁回路５１の入力〜出力間に印加される電圧はＶＣＥ［Ｖ］となる。このことにより、従来例（６ＶＣＥ［Ｖ］）と比較して印加電圧が低くなるため、信号絶縁回路に必要な絶縁耐圧は低くなる。
【００３８】
このように、（２段目〜ｎ−１段目）の中でｍ段目のＩＧＢＴの電位を基準とし、新たに（２段目〜ｍ−１段目）の中と、（ｍ＋１段目〜ｎ−１段目）の中にそれぞれ基準電位を設けて信号を絶縁伝送することにより、信号絶縁回路に必要な絶縁耐圧を低くすることができ、さらに信号絶縁回路による伝送遅れを最小限に抑えることが可能になる。その結果、高電圧大容量電力変換装置の小型化，低コスト化が可能となる。なお、図１０の信号絶縁回路として、絶縁トランスを用いても機能，作用等は全く同様である。
【００３９】
図１１はこの発明の第６の実施の形態を示す構成図で、ＩＧＢＴを５直列接続し基準電位を３段目のＩＧＢＴにするとともに、信号絶縁回路としてフォトカプラを用いた場合の例である。
図１１において、１〜５はダイオードが逆並列に接続されたＩＧＢＴ、２１〜２５は駆動回路、２９は光信号を電気信号に変換するＯ／Ｅ変換器、４１〜４５は各電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路、５１，５２，５４，５５はフォトカプラ（信号絶縁回路）、６２は直流電源、６７はＭＯＳＦＥＴ、７１はロジックＩＣを示す。
【００４０】
図１１のように、３段目のＩＧＢＴにはタイミング調整回路４３、駆動回路２３およびＯ／Ｅ変換器２９が順に接続され、それ以外のＩＧＢＴ１，２，４，５にはタイミング調整回路４１，４２，４４，４５、駆動回路２１，２２，２４，２５およびフォトカプラ５１，５２，５４，５５がそれぞれ接続されている。フォトカプラ５１，５２，５４，５５の入力はＭＯＳＦＥＴ６７とともに直列に接続され、その両端には直流電源６２が接続されている。ＭＯＳＦＥＴ６７のゲート端子は、ロジックＩＣ７１を介してＯ／Ｅ変換器２９に接続されている。そして、Ｏ／Ｅ変換器２９に光ケーブル等を接続し、制御装置からのオン・オフ光信号を入力するように構成されている。
【００４１】
図１１の動作を説明する。
いま、ゲート駆動装置にオン・オフ光信号が入力されると、Ｏ／Ｅ変換器２９で電気信号に変換され、そのオン信号（ハイレベル信号）が３段目の駆動回路２３に入力される。これと同時に、ロジックＩＣ７１によってＭＯＳＦＥＴ６７のゲート端子にローレベル信号が入力され、ＭＯＳＦＥＴ６７がオフする。ＭＯＳＦＥＴ６７がオフすると、直流電源６２からフォトカプラ５１，５２，５４，５５の入力に電流が流れないので、フォトカプラ５１，５２，５４，５５の出力にハイレベル信号が絶縁伝送され、駆動回路２１，２２，２４，２５にオン信号が入力される。
【００４２】
また、Ｏ／Ｅ変換器２９の出力信号に対し、フォトカプラ５１，５２，５４，５５の出力信号が遅れることに対して、タイミング調整回路４１，４２，４４，４５で調整することによって、各ＩＧＢＴ１〜５のスイッチングタイミングを一致させることが可能となる。このことから、ゲート駆動回路ごとに絶縁を確保し各ＩＧＢＴ１〜５にオン・オフ信号を伝送することができる。
【００４３】
図１１において、例えばＯ／Ｅ変換器２９の出力の対地電位が２ＶＣＥ［Ｖ］になっているとすると、ＶＣＥ１＝ＶＣＥ２＝ＶＣＥ３＝ＶＣＥ４＝ＶＣＥ５＝ＶＣＥ［Ｖ］としたとき、フォトカプラ５２，５４の入力〜出力間に印加される電圧はＶＣＥ［Ｖ］、フォトカプラ５１，５５の入力〜出力間に印加される電圧は２ＶＣＥ［Ｖ］となる。このことにより、図１９に示す従来例（４ＶＣＥ［Ｖ］）と比較して印加電圧が低くなるため、信号絶縁回路（フォトカプラ）に必要な絶縁耐圧は低くなる。このように、（２段目〜ｎ−１段目）の中のいずれかのＩＧＢＴを基準電位とし、その基準電位にＯ／Ｅ変換器２９を接続し、制御信号を各ゲート駆動回路に信号絶縁回路を介して分岐伝送することにより、信号絶縁回路に必要な絶縁耐圧を低くすることができ、さらには信号絶縁回路による伝送遅れを最小限に抑えることができる。なお、この例でも、駆動回路とタイミング調整回路の接続位置を入れ替えても、効果が変わることはない。
【００４４】
図１２に図１１の第１変形例を示す。
これは図７と同じく、タイミング調整回路として磁気結合回路４１ａ，４２ａ，４３ａ，４４ａを用いるもので、その他は図１１と同様なので詳細は省略する。
図１３に図１１の第２変形例を示す。
これはＩＧＢＴが４直列に接続され、基準電位（Ｏ／Ｅ変換器を接続）を２段目のＩＧＢＴとする他は図１１と同様なので詳細は省略する。
【００４５】
図１４に図１１の第３変形例を示す。
これは図１１の信号絶縁回路として、図１〜４のような絶縁トランス１１，１２，１４，１５を用いるもので、その他は図１１と同様なので詳細は省略する。
図１５に図１１の第４変形例を示す。
これは図１１の信号絶縁回路（フォトカプラ）を、Ｏ／Ｅ変換器２９の出力に並列接続した他は図１１と同様なので詳細は省略する。
【００４６】
図１〜４では３７，３８を半導体素子とし、３１〜３４を半導体整流回路としたが、これに限らないのは勿論である。また、図５〜９においても、制御装置とインターフェイス回路との間を、図４と同じく光信号で結合できるのは云う迄もない。
【図面の簡単な説明】
【００４７】
【図１】この発明の第１の実施の形態を示す回路図
【図２】この発明の第２の実施の形態を示す回路図
【図３】この発明の第３の実施の形態を示す回路図
【図４】図１の変形例を示す回路図
【図５】この発明の第４の実施の形態を示す回路図
【図６】図５の第１変形例を示す回路図
【図７】図５の第２変形例を示す回路図
【図８】図５の第３変形例を示す回路図
【図９】図５の第４変形例を示す回路図
【図１０】この発明の第５の実施の形態を示す回路図
【図１１】この発明の第６の実施の形態を示す回路図
【図１２】図１１の第１変形例を示す回路図
【図１３】図１１の第２変形例を示す回路図
【図１４】図１１の第３変形例を示す回路図
【図１５】図１１の第４変形例を示す回路図
【図１６】電力変換装置の一般的な例を示す回路図
【図１７】信号伝送方式の従来例を示す回路図
【図１８】ゲート駆動回路例を示す回路図
【図１９】信号伝送方式の別の従来例を示す回路図
【符号の説明】
【００４８】
１〜７…ＩＧＢＴ、１０…制御装置、１１〜１５…絶縁トランス、２０…インターフェイス回路、２１〜２７…ゲート駆動回路、２８…Ｅ／Ｏ（電気／光）変換器、２９…Ｏ／Ｅ（光／電気）変換器、３１〜３４…半導体整流回路、３６…ＤＣ／ＡＣ変換回路、３７，３８…半導体スイッチング素子、３９…パルス発生回路、４１〜４７…タイミング調整回路、４１ａ〜４４ａ…磁気結合回路、５１〜５７…信号絶縁回路（フォトカプラ）、６１〜６４…は直流電源、６６〜６９…ＭＯＳＦＥＴ、７１〜７３…ロジックＩＣ。
【技術分野】
【０００１】
この発明は、電圧駆動型半導体素子を各アーム当り複数個直列に接続して構成される電力変換装置、特に電圧駆動型半導体素子のゲート駆動回路への信号伝送方式に関する。
【背景技術】
【０００２】
図１６に、各アームに電圧駆動型半導体素子が複数個直列接続された一般的な電力変換装置の例を示す。
図１６において、７７は３相交流入力電源、７８は整流回路、７９は平滑コンデンサ、８０〜８５はアーム当り複数個直列接続されたＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のような電圧駆動型半導体素子、８６はモータ等の負荷である。各電圧駆動型半導体素子のゲート駆動回路（ＧＤＵ）は、異なる基準電位で動作しているため、ゲート駆動回路ごとに絶縁を確保し、各ゲート駆動装置にオン信号およびオフ信号を伝送することが必要となる。
【０００３】
図１７に、例えば特許文献１に開示されている１アーム分の信号伝送回路の従来例を示す。
図１７において、１〜４はダイオードが逆並列に接続されたＩＧＢＴ、１０は制御装置、１１〜１５は絶縁トランス、２１〜２４はゲート駆動回路（ＧＤＵ）、３１〜３４は例えば半導体整流回路、３６は絶縁トランス１５と半導体素子３７，３８と、パルス発生回路３９とで構成されたＤＣ／ＡＣ（直流／交流）変換回路である。
【０００４】
図１７に示すように、各ＩＧＢＴ１〜４にはゲート駆動回路２１〜２４が接続され、ゲート駆動回路２１〜２４の信号入力には半導体整流回路３１〜３４を介して、絶縁トランス１１〜１４の二次側が接続されている。また、制御装置１０には、ＤＣ／ＡＣ変換回路３６と絶縁トランス１５が順に接続されている。そして、図示のように絶縁トランス１１〜１４の一次側が直列に接続され、その両端が絶縁トランス１５の二次側に接続された構成となっている。
【０００５】
図１８に、例えば特許文献２に開示されている駆動回路の具体例を示す。
同図において、８８はダイオードが逆並列に接続されたＩＧＢＴ、８９，９２はＩＧＢＴをそれぞれターンオンまたはターンオフさせるためのスイッチ素子、９０はゲートオン抵抗、９１はゲートオフ抵抗、９３はオン信号およびオフ信号を出力するインターフェイス回路である。
【０００６】
図１７も参照して従来例の動作につき説明する。図１７において、制御装置１０から出力されたオン信号（パルス信号）がＤＣ／ＡＣ変換回路３６に入力されると、オン信号はパルス発生回路３９によって決まる周波数の交流信号に変換され、絶縁トランス１５を介して、一次側同士が直列接続された絶縁トランス１１〜１４に伝送される。絶縁トランス１１〜１４の二次側にはそれぞれ半導体整流回路３１〜３４が接続されているので、交流信号が元のオン信号に復元され、それぞれのゲート駆動回路２１〜２４に伝送される。
【０００７】
以上のことから、ゲート駆動回路ごとに絶縁を確保し、各ゲート駆動回路にオン信号およびオフ信号を伝送することができる。また、ＤＣ／ＡＣ変換回路３６で高周波交流に変換できるため、トランスの周波数特性により、絶縁トランス１１〜１４の容量を、より小さく設計することが可能となる。
また、ゲート駆動回路ごとに絶縁を確保し、各ゲート駆動回路にオン信号およびオフ信号を伝送するものとして、図１９に示すように、絶縁トランスの代わりにフォトカプラ５１〜５５を用いるものもある（特許文献３）。
【特許文献１】特開２００３−０６９４０６号公報（第５−６頁、図１）
【特許文献２】特開２００２−１６５４３５号公報（第３頁、図１）
【特許文献３】特開平１１−２０６１０６号公報（第４−５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１７，１８の方式ではゲート駆動回路ごとに絶縁を確保し、各ゲート駆動回路にオン信号およびオフ信号を伝送すること、ＤＣ／ＡＣ変換回路３６で信号を高周波交流に変換することで、絶縁トランスの容量を小さく設計することができる。しかし、図１７において、例えば絶縁トランス１５の一次側の対地電位が０［Ｖ］、絶縁トランス１４の二次側の対地電位も０［Ｖ］で、絶縁トランス１１の二次側の対地電位はＶＣＥ４＝ＶＣＥ３＝ＶＣＥ２＝ＶＣＥ１＝ＶＣＥ［Ｖ］とすると、絶縁トランス１４の一次〜二次間に印加される電圧は０Ｖ、絶縁トランス１１の一次〜二次間に印加される電圧は３ＶＣＥ［Ｖ］で、絶縁トランス１１に必要な耐圧は絶縁トランス１４よりも高くなる。なお、このような点は図１７の場合も同様で、信号絶縁回路の必要耐圧は４ＶＣＥ［Ｖ］となる。
【０００９】
以上のことから、特に高電圧大容量の電力変換装置の場合には、絶縁耐圧を確保するために、高電圧側の絶縁トランスなどの信号絶縁回路の容量を大きくしなければならず、装置が大型化するという問題がある。
したがって、この発明の課題は、ゲート駆動回路ごとに絶縁を確保し、各ゲート駆動回路にオン信号およびオフ信号を伝送する場合に、絶縁トランスなどの信号絶縁回路の容量を大きくすることなく絶縁を確保できるようにすることにある。
【課題を解決するための手段】
【００１０】
このような課題を解決するため、請求項１の発明では、各アームにはゲート駆動回路によりそれぞれ駆動される電圧駆動型半導体素子がｎ（２以上の整数）個直列接続され、前記ゲート駆動回路の信号入力側には整流回路を介して絶縁トランスの二次側がそれぞれ接続され、その各絶縁トランスを介して各ゲート駆動回路に制御装置からのオン，オフ信号を順次伝送する信号伝送回路を有し、最も低電圧側に接続された電圧駆動型半導体素子を１段目とし、最も高電圧側に接続された電圧駆動型半導体素子をｎ段目として、このｎ段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの一次側と、ｎ−１段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの二次側とを接続し、以下同様の順序で１段目まで接続し、この１段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの一次側にはＤＣ／ＡＣ変換回路を介して前記制御装置を接続し、１段目のゲート駆動回路からｎ段目のゲート駆動回路へ順々に信号を伝送することを特徴とする。
【００１１】
上記請求項１の発明においては、前記ＤＣ／ＡＣ変換回路の交流出力側を、１段目の代わりにｎ段目の絶縁トランスの一次側に接続し、ｎ段目の絶縁トランスの二次側とｎ−１段目の絶縁トランスの一次側を接続し、以下同様に１段目まで接続することができ（請求項２の発明）、または、前記ＤＣ／ＡＣ変換回路の交流出力側を、１段目の代わりに２段目〜ｎ−１段目のうちのいずれか１つであるｍ段目の絶縁トランスの一次側に接続し、そのｍ段目の絶縁トランスの二次側にｍ＋１段目の絶縁トランスの一次側を接続し、以下同様にしてｎ段目まで接続するとともに、前記ｍ段目の絶縁トランスの二次側にｍ−１段目の絶縁トランスの一次側を接続し、以下同様にして１段目まで接続することができる（請求項３の発明）。
また、請求項１〜３のいずれかの発明においては、前記制御装置とＤＣ／ＡＣ変換回路とを光によって結合することができる（請求項４の発明）。
【００１２】
請求項５の発明では、各アームにｎ（３以上の整数）個直列接続される電圧駆動型半導体素子に対し、制御装置からの信号を絶縁伝送する信号絶縁回路と、この信号絶縁回路からの信号に基いて前記各電圧駆動型半導体素子を駆動する駆動回路と、各電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路とを接続するとともに、最も低電圧側に接続された電圧駆動型半導体素子を１段目とし、最も高電圧側に接続された電圧駆動型半導体素子をｎ段目として、そのｍ（２〜ｎ−１）段目の電圧駆動型半導体素子に対応するｍ段目の信号絶縁回路の入力側には、前記制御装置からの信号を受けるインターフェイス回路を接続し、前記ｍ段目の信号絶縁回路の出力側には、それ以外の段の電圧駆動型半導体素子に対応する信号絶縁回路の入力側を接続することを特徴とする。
【００１３】
上記請求項５の発明においては、（１〜ｍ−１）段目と（ｍ＋１〜ｎ）段目に前記電圧駆動型半導体素子が各２段以上あるときは、前記ｍ段目の信号絶縁回路の出力側にはａ（１〜ｍ−１のうちのいずれか）段目とｂ（ｍ＋１〜ｎのうちのいずれか）段目の電圧駆動型半導体素子に対応するａ段目，ｂ段目の信号絶縁回路の入力側をそれぞれ接続し、このａ段目の信号絶縁回路の出力側には１〜ｍ−１の中でａ段目以外の信号絶縁回路の入力側をそれぞれ接続し、前記ｂ段目の信号絶縁回路の出力側にはｍ＋１〜ｎの中でｂ段目以外の信号絶縁回路の入力側をそれぞれ接続することができる（請求項６の発明）。
【００１４】
請求項７の発明では、各アームにｎ（３以上の整数）個直列接続される電圧駆動型半導体素子に対し、電圧駆動型半導体素子を駆動する駆動回路と、電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路とをそれぞれ設けるとともに、ｍ段目（２〜ｎ−１段目のうちのいずれか）の駆動回路の信号入力には光信号を電気信号に変換するＯ／Ｅ変換回路の出力を接続し、ｍ段目以外の駆動回路の信号入力には、信号を絶縁して伝送する信号絶縁回路の出力を接続し、前記Ｏ／Ｅ変換回路の出力と前記信号絶縁回路の入力とを接続したことを特徴とする。
【発明の効果】
【００１５】
請求項１〜４の発明によれば、電圧駆動型半導体素子を各アーム当りｎ個直列に接続した、電力変換装置のゲート駆動回路にオン，オフ信号を伝送するに当り、入力信号を高周波交流信号に変換し、絶縁トランスを介して１段目のゲート駆動回路からｎ段目のゲート駆動回路まで、またはｎ段目のゲート駆動回路から１段目のゲート駆動回路まで、順次信号を伝達供給することにより、絶縁トランスの一次，二次間に印加される電圧を低減し、絶縁トランスの容積を小さくできるようにする。これにより、高電圧大容量電力変換装置の小型化，低コスト化が可能となる。
【００１６】
請求項５〜６の発明によれば、電圧駆動型半導体素子を各アーム当りｎ個直列に接続した、電力変換装置のゲート駆動回路にオン，オフ信号を伝送するに当り、ｍ（２〜ｎ−１）段目のＩＧＢＴの電位を基準とし、入力信号をｍ段目の信号絶縁回路を介して低電圧側および高電圧側のゲート駆動回路に分岐伝送することにより、信号絶縁回路の絶縁耐圧を低くし得るだけでなく、伝送遅れを最小限に抑えることができる。これにより、高電圧大容量電力変換装置の小型化，低コスト化が可能となる。
請求項７の発明によれば、ｍ段目（２段目〜ｎ−１段目のいずれか）のゲート駆動回路（基準電位）にＯ／Ｅ変換器を接続し、このＯ／Ｅ変換器にて光信号から電気信号に変換された制御信号を、低電圧側および高電圧側の各ゲート駆動回路に信号絶縁回路を介して分岐伝送することで、各信号絶縁回路の絶縁耐圧を低く設計することができる。これにより、高電圧大容量電力変換装置の小型化，低コスト化が可能となる。
【発明を実施するための最良の形態】
【００１７】
図１はこの発明の第１の実施の形態を示す回路構成図で、ＩＧＢＴが４直列の例である。
図１７の従来例と同様に、各ＩＧＢＴ１〜４にはゲート駆動回路２１〜２４が接続され、ゲート駆動回路２１〜２４の信号入力には半導体整流回路３１〜３４を介して、絶縁トランス１１〜１４の二次側が接続され、制御装置１０にはＤＣ／ＡＣ変換回路３６と１段目の絶縁トランス１４が順に接続されている。
従って、１段目の絶縁トランス１４の二次側に２段目の絶縁トランス１３の一次側を接続し、２段目の絶縁トランス１３の二次側に３段目の絶縁トランス１２の一次側を接続し、３段目の絶縁トランス１２の二次側に４段目の絶縁トランス１１の一次側を接続した信号伝送回路を構成した点が特徴と言える。
【００１８】
その動作について、図1を参照して説明する。
図1において、制御装置１０から出力されたオン信号（パルス信号）が、ＤＣ／ＡＣ変換回路３６に入力されると、パルス発生回路３９によって決まる周波数の交流信号に変換される。交流信号に変換されたオン信号は、絶縁トランス１４と半導体整流回路３４を介して、１段目のゲート駆動回路２４にオン信号が伝達される。これと同時に絶縁トランス１３の一次側にオン信号が伝送され、絶縁トランス１３を介して２段目のゲート駆動回路２３にオン信号が伝達される。このようにして、１段目のゲート駆動回路２４から４段目のゲート駆動回路２１まで、順々にオン信号が伝送される。なお、オフ信号も上記と同様に伝送される。
【００１９】
いま、図１で例えば絶縁トランス１４の一次側の対地電位が０［Ｖ］、二次側の対地電位も０［Ｖ］で、ＶＣＥ４＝ＶＣＥ３＝ＶＣＥ２＝ＶＣＥ１＝ＶＣＥ［Ｖ］であるとすると、絶縁トランス１１の一次側の対地電位は２ＶＣＥ［Ｖ］、二次側の対地電位は３ＶＣＥ［Ｖ］となり、絶縁トランス１１の一次〜二次間に印加される電圧はＶＣＥ［Ｖ］となる。これにより、図１２の場合と比較して、印加電圧が２ＶＣＥ［Ｖ］だけ低くなり、絶縁トランス１１に必要な絶縁耐圧を低減させることができる。その結果、高電圧側の絶縁トランスの容量を小さくすることができ、装置が大型化するという問題を回避することが可能となる。
【００２０】
図２はこの発明の第２の実施の形態を示す構成図である。
図１では、制御装置１０およびＤＣ／ＡＣ変換回路３６をゲート駆動回路２４に接続しているのに対し、ここではゲート駆動回路２１に接続した点、つまり４段目の絶縁トランス１１の二次側に３段目の絶縁トランス１２の一次側を接続し、３段目の絶縁トランス１２の二次側に２段目の絶縁トランス１３の一次側を接続し、２段目の絶縁トランス１３の二次側に１段目の絶縁トランス１４の一次側を接続し、４段目のゲート駆動回路２１から１段目のゲート駆動回路２４まで、順々に信号を伝送する点が特徴である。
【００２１】
図２で例えば絶縁トランス２１の一次側の対地電位が０［Ｖ］、二次側の対地電位も０［Ｖ］で、ＶＣＥ４＝ＶＣＥ３＝ＶＣＥ２＝ＶＣＥ１＝ＶＣＥ［Ｖ］であるとすると、絶縁トランス１４の一次側の対地電位は２ＶＣＥ［Ｖ］、二次側の対地電位は３ＶＣＥ［Ｖ］となり、絶縁トランス１４の一次〜二次間に印加される電圧はＶＣＥ［Ｖ］となる。これにより、４段目のＩＧＢＴの対地電位が低く、１段目のＩＧＢＴの対地電位が高い場合においても、絶縁トランスの容量を小さくすることができ、装置の大型化を回避することが可能となる。
【００２２】
図３はこの発明の第３の実施の形態を示す構成図である。
図１では、制御装置１０およびＤＣ／ＡＣ変換回路３６をゲート駆動回路２４に接続しているのに対し、ここではゲート駆動回路２３に接続した点、つまり２段目の絶縁トランス１３の二次側に３段目の絶縁トランス１２の一次側と１段目の絶縁トランス１４の一次側を接続し、３段目の絶縁トランス１２の二次側に４段目の絶縁トランス１１の一次側を接続し、２段目のゲート駆動回路２３から４段目のゲート駆動回路２１および１段目のゲート駆動回路２４まで、順々に信号を伝送する点が特徴である。
【００２３】
図３で例えば絶縁トランス１３の一次側の対地電位が０［Ｖ］、二次側の対地電位がＶＣＥ［Ｖ］になっていたとすると、絶縁トランス１１〜１４の一次〜二次間に印加される電圧はＩＧＢＴの１素子分となり、２段目の絶縁トランス１３から１段目の絶縁トランス１１と３段目の絶縁トランス１２に同時に信号が伝送される。
以上のことから、絶縁トランスの容量を小さくすることが可能で、装置の大型化を回避することができるだけでなく、信号伝送を速くすることが可能となる。
【００２４】
図４に図１の変形例を示す。
これは、図１に示すものに対し、制御装置１０とＤＣ／ＡＣ変換回路３６との間に、Ｅ／Ｏ（電気／光）変換器２８とＯ／Ｅ（光／電気）変換器２９を設け、制御装置１０とＤＣ／ＡＣ変換回路３６との間を光結合し、電気的に絶縁した点が特徴である。
このように、光で絶縁してオンオフ信号を伝送することで、装置の大型化を回避するとともに、制御装置とゲート駆動回路との絶縁を図り、誤動作を防止することが可能となる。なお、この発明は、図２，図３に示すものにも適用できることは勿論である。
【００２５】
図５はこの発明の第４の実施の形態を示す構成図で、図１４に示す従来例の改良型といえる。
図５に示すように、これはＩＧＢＴを５直列接続し基準電位を３段目のＩＧＢＴにした場合の例で、１〜５はダイオードが逆並列に接続されたＩＧＢＴ、２０はインターフェイス回路、２１〜２５は駆動回路、４１〜４５は各電圧駆動型半導体素子のスイッチングタイミングを一致させる機能を持つタイミング調整回路、５１〜５５はフォトカプラ等の信号絶縁回路、６１，６２は直流電源、６６，６７はＭＯＳＦＥＴ、７１はロジックＩＣである。
【００２６】
図５に示すように、各ＩＧＢＴ１〜５にはタイミング調整回路４１〜４５を介して駆動回路２１〜２５が接続され、駆動回路２１〜２５の信号入力には信号絶縁回路５１〜５５がそれぞれ接続されている。３段目の信号絶縁回路５３以外の信号絶縁回路の入力はＭＯＳＦＥＴ６７とともに直列に接続され、その両端には直流電源６２が接続されている。ＭＯＳＦＥＴ６７のゲート端子はロジックＩＣ７１を介して３段目の信号絶縁回路５３の出力に接続されている。そして、３段目の信号絶縁回路５３の入力とＭＯＳＦＥＴ６６のゲート端子と直流電源６１のマイナス端子にインターフェイス回路２０の出力が接続され、インターフェイス回路２０の入力にはオン，オフ信号が入力される構成となっている。
【００２７】
その動作について説明する。
図示されない制御装置から信号を受けたインターフェイス回路２０より出力されたオン信号（パルス信号）は、ＭＯＳＦＥＴ６６のゲート端子に入力され、ＭＯＳＦＥＴ６６がオンする。ＭＯＳＦＥＴ６６がオンすると、直流電源６１を電源として３段目の信号絶縁回路５３が動作し、３段目の駆動回路２３に信号が絶縁伝送される。これと同時に３段目の信号絶縁回路５３から出力されたオン信号が、ロジックＩＣ７１を介してＭＯＳＦＥＴ６７のゲート端子に入力され、ＭＯＳＦＥＴ６７がオンする。
【００２８】
ＭＯＳＦＥＴ６７がオンすると、直流電源６２を電源とする３段目以外の駆動回路２１，２２，２４，２５に信号が絶縁伝送される。このとき、３段目の信号絶縁回路５３の出力に対して、３段目以外の信号絶縁回路５１，５２，５４，５５の出力が遅れることに対して、タイミング調整回路４１〜４５で調整することにより、各ＩＧＢＴ１〜５のスイッチングタイミングを一致させることができる。このことから、ゲート駆動装置ごとに絶縁を確保しつつ、オン，オフ信号を伝送することが可能となる。
【００２９】
いま、例えば信号絶縁回路５３の入力側の対地電位が０［Ｖ］、信号絶縁回路５５の出力側の対地電位が０［Ｖ］で、ＶＣＥ１＝ＶＣＥ２＝ＶＣＥ３＝ＶＣＥ４＝ＶＣＥ５＝ＶＣＥとすると、信号絶縁回路５３の出力側の対地電位が２ＶＣＥ［Ｖ］、信号絶縁回路５５の入力側の対地電位が２ＶＣＥ［Ｖ］となるため、信号絶縁回路５５と５３の入力〜出力間に印加される電圧は２ＶＣＥ［Ｖ］となる。このことにより、従来例（４ＶＣＥ［Ｖ］）と比較して印加電圧が低くなるため、信号絶縁回路に必要な絶縁耐圧は低くなる。このように、（２段目〜ｎ−１段目）の中のいずれかのＩＧＢＴの電位を基準として、信号を絶縁伝送することにより、信号絶縁回路に必要な絶縁耐圧を低くすることができ、さらに信号絶縁回路による伝送遅れを最小限に抑えることが可能になる。
【００３０】
図６に図５の第１変形例を示す。これは図５の駆動回路とタイミング調整回路の接続位置を入れ替えただけで、基本的には図５と同じなので詳細は省略する。
図７に図５の第２変形例を示す。これは、タイミング調整回路として図示のような磁気結合回路４１ａ，４２ａ，４３ａ，４４ａを用いる例である（詳細は、必要ならば、例えば特開２００２−２０４５７８号公報を参照されたい）。
【００３１】
図８に図５の第３変形例を示す。図５ではＩＧＢＴを５直列とし第３段目を基準電位としたが、ここではＩＧＢＴを４直列とし第２段目を基準電位としたもので、基本的には図５と同じなので詳細は省略する。
図９に図５の第４変形例を示す。これは、図５の信号絶縁回路として絶縁トランスを用いる他は図５と同様なので、詳細は省略する。
【００３２】
図１０はこの発明の第５の実施の形態を示す構成図で、ＩＧＢＴを７直列接続し基準電位を４段目のＩＧＢＴにするとともに、新たな基準電位を２段目と６段目のＩＧＢＴにそれぞれ設けて信号分岐数を増やした場合の例である。
図１０において、１〜７はダイオードが逆並列に接続されたＩＧＢＴ、２０はインターフェイス回路、２１〜２７は駆動回路、４１〜４７は各電圧駆動型半導体素子のスイッチングタイミングを一致させる機能を持つタイミング調整回路、５１〜５５はフォトカプラ等の信号絶縁回路、６１〜６４は直流電源、６６〜６９はＭＯＳＦＥＴ、７１〜７３はロジックＩＣである。
【００３３】
図１０に示すように、各ＩＧＢＴ１〜７にはタイミング調整回路４１〜４７を介して駆動回路２１〜２７が接続され、駆動回路２１〜２７の信号入力には信号絶縁回路５１〜５７がそれぞれ接続されている。１段目の信号絶縁回路５７の入力と、３段目の信号絶縁回路５５の信号絶縁回路の入力はＭＯＳＦＥＴ６９とともに直列に接続され、その両端には直流電源６４が接続されている。ＭＯＳＦＥＴ６９のゲート端子はロジックＩＣ７３を介して２段目の信号絶縁回路５６の出力に接続されている。５段目の信号絶縁回路５３の入力と、７段目の信号絶縁回路５１の入力はＭＯＳＦＥＴ６８とともに直列に接続され、その両端には直流電源６３が接続されている。ＭＯＳＦＥＴ６８のゲート端子は、ロジックＩＣ７２を介して６段目の信号絶縁回路５２の出力に接続されている。
【００３４】
２段目の信号絶縁回路５６の入力と、６段目の信号絶縁回路５２の入力は、ＭＯＳＦＥＴ６７とともに直列に接続され、その両端には直流電源６２が接続されている。ＭＯＳＦＥＴ６７のゲート端子は、ロジックＩＣ７１を介して４段目の信号絶縁回路５４の出力に接続されている。そして、４段目の信号絶縁回路５４とＭＯＳＦＥＴ６６を直列に接続し、その両端には直流電源６１が接続され、ＭＯＳＦＥＴ６６のゲート端子と直流電源６１のマイナス端子にインターフェイス回路２０の出力が接続され、インターフェイス回路２０の入力にはオン，オフ信号が入力される構成となっている。
【００３５】
動作について説明する。
図示されない制御装置から信号を受けたインターフェイス回路２０より出力されたオン信号（パルス信号）は、ＭＯＳＦＥＴ６６のゲート端子に入力され、ＭＯＳＦＥＴ６６がオンする。ＭＯＳＦＥＴ６６がオンすると、直流電源６１を電源として４段目の信号絶縁回路５４が動作し、４段目の駆動回路２４に信号が絶縁伝送される。これと同時に４段目の信号絶縁回路５４から出力されたオン信号が、ロジックＩＣ７１を介してＭＯＳＦＥＴ６７のゲート端子に入力され、ＭＯＳＦＥＴ６７がオンする。ＭＯＳＦＥＴ６７がオンすると、直流電源６２を電源とする２段目の信号絶縁回路５６と６段目の信号絶縁回路５２が動作し、２段目の駆動回路２６と６段目の駆動回路２２に信号が絶縁伝送される。
【００３６】
同時に、２段目の信号絶縁回路５６から出力されたオン信号が、ロジックＩＣ７３を介してＭＯＳＦＥＴ６９のゲート端子に入力され、ＭＯＳＦＥＴ６９がオンする。ＭＯＳＦＥＴ６９がオンすると、直流電源６４を電源とする１段目の信号絶縁回路５７と３段目の信号絶縁回路５５が動作し、１段目の駆動回路２７と３段目の駆動回路２５に信号が絶縁伝送され、さらに６段目の信号絶縁回路５２から出力されたオン信号が、ロジックＩＣ７２を介してＭＯＳＦＥＴ６８のゲート端子に入力され、ＭＯＳＦＥＴ６８がオンする。ＭＯＳＦＥＴ６８がオンすると、直流電源６３を電源とする５段目の信号絶縁回路５３と７段目の信号絶縁回路５１が動作し、５段目の駆動回路２３と７段目の駆動回路２１に信号が絶縁伝送される。また、信号絶縁回路による信号の伝送遅れは、図５の場合と同様に、タイミング調整回路４１〜４７で調整することにより。各ＩＧＢＴのスイチングタイミングを一致させることが可能となる。
【００３７】
いま、例えば信号絶縁回路５４の入力側の対地電位が０［Ｖ］、信号絶縁回路５７の出力側の対地電位が０［Ｖ］で、ＶＣＥ１＝ＶＣＥ２＝ＶＣＥ３＝ＶＣＥ４＝ＶＣＥ５＝ＶＣＥ６＝ＶＣＥ７＝ＶＣＥとすると、４段目の信号絶縁回路５４の入力〜出力間に印加される電圧は３ＶＣＥ［Ｖ］、２段目の信号絶縁回路５６と６段目の信号絶縁回路５２の入力〜出力間に印加される電圧は２ＶＣＥ［Ｖ］、１段目の信号絶縁回路５７と、３段目の信号絶縁回路５５と、５段目の信号絶縁回路５３と、７段目の信号絶縁回路５１の入力〜出力間に印加される電圧はＶＣＥ［Ｖ］となる。このことにより、従来例（６ＶＣＥ［Ｖ］）と比較して印加電圧が低くなるため、信号絶縁回路に必要な絶縁耐圧は低くなる。
【００３８】
このように、（２段目〜ｎ−１段目）の中でｍ段目のＩＧＢＴの電位を基準とし、新たに（２段目〜ｍ−１段目）の中と、（ｍ＋１段目〜ｎ−１段目）の中にそれぞれ基準電位を設けて信号を絶縁伝送することにより、信号絶縁回路に必要な絶縁耐圧を低くすることができ、さらに信号絶縁回路による伝送遅れを最小限に抑えることが可能になる。その結果、高電圧大容量電力変換装置の小型化，低コスト化が可能となる。なお、図１０の信号絶縁回路として、絶縁トランスを用いても機能，作用等は全く同様である。
【００３９】
図１１はこの発明の第６の実施の形態を示す構成図で、ＩＧＢＴを５直列接続し基準電位を３段目のＩＧＢＴにするとともに、信号絶縁回路としてフォトカプラを用いた場合の例である。
図１１において、１〜５はダイオードが逆並列に接続されたＩＧＢＴ、２１〜２５は駆動回路、２９は光信号を電気信号に変換するＯ／Ｅ変換器、４１〜４５は各電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路、５１，５２，５４，５５はフォトカプラ（信号絶縁回路）、６２は直流電源、６７はＭＯＳＦＥＴ、７１はロジックＩＣを示す。
【００４０】
図１１のように、３段目のＩＧＢＴにはタイミング調整回路４３、駆動回路２３およびＯ／Ｅ変換器２９が順に接続され、それ以外のＩＧＢＴ１，２，４，５にはタイミング調整回路４１，４２，４４，４５、駆動回路２１，２２，２４，２５およびフォトカプラ５１，５２，５４，５５がそれぞれ接続されている。フォトカプラ５１，５２，５４，５５の入力はＭＯＳＦＥＴ６７とともに直列に接続され、その両端には直流電源６２が接続されている。ＭＯＳＦＥＴ６７のゲート端子は、ロジックＩＣ７１を介してＯ／Ｅ変換器２９に接続されている。そして、Ｏ／Ｅ変換器２９に光ケーブル等を接続し、制御装置からのオン・オフ光信号を入力するように構成されている。
【００４１】
図１１の動作を説明する。
いま、ゲート駆動装置にオン・オフ光信号が入力されると、Ｏ／Ｅ変換器２９で電気信号に変換され、そのオン信号（ハイレベル信号）が３段目の駆動回路２３に入力される。これと同時に、ロジックＩＣ７１によってＭＯＳＦＥＴ６７のゲート端子にローレベル信号が入力され、ＭＯＳＦＥＴ６７がオフする。ＭＯＳＦＥＴ６７がオフすると、直流電源６２からフォトカプラ５１，５２，５４，５５の入力に電流が流れないので、フォトカプラ５１，５２，５４，５５の出力にハイレベル信号が絶縁伝送され、駆動回路２１，２２，２４，２５にオン信号が入力される。
【００４２】
また、Ｏ／Ｅ変換器２９の出力信号に対し、フォトカプラ５１，５２，５４，５５の出力信号が遅れることに対して、タイミング調整回路４１，４２，４４，４５で調整することによって、各ＩＧＢＴ１〜５のスイッチングタイミングを一致させることが可能となる。このことから、ゲート駆動回路ごとに絶縁を確保し各ＩＧＢＴ１〜５にオン・オフ信号を伝送することができる。
【００４３】
図１１において、例えばＯ／Ｅ変換器２９の出力の対地電位が２ＶＣＥ［Ｖ］になっているとすると、ＶＣＥ１＝ＶＣＥ２＝ＶＣＥ３＝ＶＣＥ４＝ＶＣＥ５＝ＶＣＥ［Ｖ］としたとき、フォトカプラ５２，５４の入力〜出力間に印加される電圧はＶＣＥ［Ｖ］、フォトカプラ５１，５５の入力〜出力間に印加される電圧は２ＶＣＥ［Ｖ］となる。このことにより、図１９に示す従来例（４ＶＣＥ［Ｖ］）と比較して印加電圧が低くなるため、信号絶縁回路（フォトカプラ）に必要な絶縁耐圧は低くなる。このように、（２段目〜ｎ−１段目）の中のいずれかのＩＧＢＴを基準電位とし、その基準電位にＯ／Ｅ変換器２９を接続し、制御信号を各ゲート駆動回路に信号絶縁回路を介して分岐伝送することにより、信号絶縁回路に必要な絶縁耐圧を低くすることができ、さらには信号絶縁回路による伝送遅れを最小限に抑えることができる。なお、この例でも、駆動回路とタイミング調整回路の接続位置を入れ替えても、効果が変わることはない。
【００４４】
図１２に図１１の第１変形例を示す。
これは図７と同じく、タイミング調整回路として磁気結合回路４１ａ，４２ａ，４３ａ，４４ａを用いるもので、その他は図１１と同様なので詳細は省略する。
図１３に図１１の第２変形例を示す。
これはＩＧＢＴが４直列に接続され、基準電位（Ｏ／Ｅ変換器を接続）を２段目のＩＧＢＴとする他は図１１と同様なので詳細は省略する。
【００４５】
図１４に図１１の第３変形例を示す。
これは図１１の信号絶縁回路として、図１〜４のような絶縁トランス１１，１２，１４，１５を用いるもので、その他は図１１と同様なので詳細は省略する。
図１５に図１１の第４変形例を示す。
これは図１１の信号絶縁回路（フォトカプラ）を、Ｏ／Ｅ変換器２９の出力に並列接続した他は図１１と同様なので詳細は省略する。
【００４６】
図１〜４では３７，３８を半導体素子とし、３１〜３４を半導体整流回路としたが、これに限らないのは勿論である。また、図５〜９においても、制御装置とインターフェイス回路との間を、図４と同じく光信号で結合できるのは云う迄もない。
【図面の簡単な説明】
【００４７】
【図１】この発明の第１の実施の形態を示す回路図
【図２】この発明の第２の実施の形態を示す回路図
【図３】この発明の第３の実施の形態を示す回路図
【図４】図１の変形例を示す回路図
【図５】この発明の第４の実施の形態を示す回路図
【図６】図５の第１変形例を示す回路図
【図７】図５の第２変形例を示す回路図
【図８】図５の第３変形例を示す回路図
【図９】図５の第４変形例を示す回路図
【図１０】この発明の第５の実施の形態を示す回路図
【図１１】この発明の第６の実施の形態を示す回路図
【図１２】図１１の第１変形例を示す回路図
【図１３】図１１の第２変形例を示す回路図
【図１４】図１１の第３変形例を示す回路図
【図１５】図１１の第４変形例を示す回路図
【図１６】電力変換装置の一般的な例を示す回路図
【図１７】信号伝送方式の従来例を示す回路図
【図１８】ゲート駆動回路例を示す回路図
【図１９】信号伝送方式の別の従来例を示す回路図
【符号の説明】
【００４８】
１〜７…ＩＧＢＴ、１０…制御装置、１１〜１５…絶縁トランス、２０…インターフェイス回路、２１〜２７…ゲート駆動回路、２８…Ｅ／Ｏ（電気／光）変換器、２９…Ｏ／Ｅ（光／電気）変換器、３１〜３４…半導体整流回路、３６…ＤＣ／ＡＣ変換回路、３７，３８…半導体スイッチング素子、３９…パルス発生回路、４１〜４７…タイミング調整回路、４１ａ〜４４ａ…磁気結合回路、５１〜５７…信号絶縁回路（フォトカプラ）、６１〜６４…は直流電源、６６〜６９…ＭＯＳＦＥＴ、７１〜７３…ロジックＩＣ。
【特許請求の範囲】
【請求項１】
各アームにはゲート駆動回路によりそれぞれ駆動される電圧駆動型半導体素子がｎ（２以上の整数）個直列接続され、前記ゲート駆動回路の信号入力側には整流回路を介して絶縁トランスの二次側がそれぞれ接続され、その各絶縁トランスを介して各ゲート駆動回路に制御装置からのオン，オフ信号を順次伝送する信号伝送回路を有し、最も低電圧側に接続された電圧駆動型半導体素子を１段目とし、最も高電圧側に接続された電圧駆動型半導体素子をｎ段目として、このｎ段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの一次側と、ｎ−１段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの二次側とを接続し、以下同様の順序で１段目まで接続し、この１段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの一次側にはＤＣ／ＡＣ変換回路を介して前記制御装置を接続し、１段目のゲート駆動回路からｎ段目のゲート駆動回路へ順々に信号を伝送することを特徴とするゲート駆動回路への信号伝送方式。
【請求項２】
前記ＤＣ／ＡＣ変換回路の交流出力側を、１段目の代わりにｎ段目の絶縁トランスの一次側に接続し、ｎ段目の絶縁トランスの二次側とｎ−１段目の絶縁トランスの一次側を接続し、以下同様に１段目まで接続することを特徴とする請求項１に記載のゲート駆動回路への信号伝送方式。
【請求項３】
前記ＤＣ／ＡＣ変換回路の交流出力側を、１段目の代わりに２段目〜ｎ−１段目のうちのいずれか１つであるｍ段目の絶縁トランスの一次側に接続し、そのｍ段目の絶縁トランスの二次側にｍ＋１段目の絶縁トランスの一次側を接続し、以下同様にしてｎ段目まで接続するとともに、前記ｍ段目の絶縁トランスの二次側にｍ−１段目の絶縁トランスの一次側を接続し、以下同様にして１段目まで接続することを特徴とする請求項１に記載のゲート駆動回路への信号伝送方式。
【請求項４】
前記制御装置とＤＣ／ＡＣ変換回路とを光によって結合することを特徴とする請求項１〜３のいずれかに記載のゲート駆動回路への信号伝送方式。
【請求項５】
各アームにｎ（３以上の整数）個直列接続される電圧駆動型半導体素子に対し、制御装置からの信号を絶縁伝送する信号絶縁回路と、この信号絶縁回路からの信号に基いて前記各電圧駆動型半導体素子を駆動する駆動回路と、各電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路とを接続するとともに、最も低電圧側に接続された電圧駆動型半導体素子を１段目とし、最も高電圧側に接続された電圧駆動型半導体素子をｎ段目として、そのｍ（２〜ｎ−１）段目の電圧駆動型半導体素子に対応するｍ段目の信号絶縁回路の入力側には、前記制御装置からの信号を受けるインターフェイス回路を接続し、前記ｍ段目の信号絶縁回路の出力側には、それ以外の段の電圧駆動型半導体素子に対応する信号絶縁回路の入力側を接続することを特徴とするゲート駆動回路への信号伝送方式。
【請求項６】
（１〜ｍ−１）段目と（ｍ＋１〜ｎ）段目に前記電圧駆動型半導体素子が各２段以上あるときは、前記ｍ段目の信号絶縁回路の出力側にはａ（１〜ｍ−１のうちのいずれか）段目とｂ（ｍ＋１〜ｎのうちのいずれか）段目の電圧駆動型半導体素子に対応するａ段目，ｂ段目の信号絶縁回路の入力側をそれぞれ接続し、このａ段目の信号絶縁回路の出力側には１〜ｍ−１の中でａ段目以外の信号絶縁回路の入力側をそれぞれ接続し、前記ｂ段目の信号絶縁回路の出力側にはｍ＋１〜ｎの中でｂ段目以外の信号絶縁回路の入力側をそれぞれ接続することを特徴とする請求項５に記載のゲート駆動回路への信号伝送方式。
【請求項７】
各アームにｎ（３以上の整数）個直列接続される電圧駆動型半導体素子に対し、電圧駆動型半導体素子を駆動する駆動回路と、電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路とをそれぞれ設けるとともに、ｍ段目（２〜ｎ−１段目のうちのいずれか）の駆動回路の信号入力には光信号を電気信号に変換するＯ／Ｅ変換回路の出力を接続し、ｍ段目以外の駆動回路の信号入力には、信号を絶縁して伝送する信号絶縁回路の出力を接続し、前記Ｏ／Ｅ変換回路の出力と前記信号絶縁回路の入力とを接続したことを特徴とするゲート駆動回路への信号伝送方式。
【請求項１】
各アームにはゲート駆動回路によりそれぞれ駆動される電圧駆動型半導体素子がｎ（２以上の整数）個直列接続され、前記ゲート駆動回路の信号入力側には整流回路を介して絶縁トランスの二次側がそれぞれ接続され、その各絶縁トランスを介して各ゲート駆動回路に制御装置からのオン，オフ信号を順次伝送する信号伝送回路を有し、最も低電圧側に接続された電圧駆動型半導体素子を１段目とし、最も高電圧側に接続された電圧駆動型半導体素子をｎ段目として、このｎ段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの一次側と、ｎ−１段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの二次側とを接続し、以下同様の順序で１段目まで接続し、この１段目の電圧駆動型半導体素子のゲート駆動回路に接続された絶縁トランスの一次側にはＤＣ／ＡＣ変換回路を介して前記制御装置を接続し、１段目のゲート駆動回路からｎ段目のゲート駆動回路へ順々に信号を伝送することを特徴とするゲート駆動回路への信号伝送方式。
【請求項２】
前記ＤＣ／ＡＣ変換回路の交流出力側を、１段目の代わりにｎ段目の絶縁トランスの一次側に接続し、ｎ段目の絶縁トランスの二次側とｎ−１段目の絶縁トランスの一次側を接続し、以下同様に１段目まで接続することを特徴とする請求項１に記載のゲート駆動回路への信号伝送方式。
【請求項３】
前記ＤＣ／ＡＣ変換回路の交流出力側を、１段目の代わりに２段目〜ｎ−１段目のうちのいずれか１つであるｍ段目の絶縁トランスの一次側に接続し、そのｍ段目の絶縁トランスの二次側にｍ＋１段目の絶縁トランスの一次側を接続し、以下同様にしてｎ段目まで接続するとともに、前記ｍ段目の絶縁トランスの二次側にｍ−１段目の絶縁トランスの一次側を接続し、以下同様にして１段目まで接続することを特徴とする請求項１に記載のゲート駆動回路への信号伝送方式。
【請求項４】
前記制御装置とＤＣ／ＡＣ変換回路とを光によって結合することを特徴とする請求項１〜３のいずれかに記載のゲート駆動回路への信号伝送方式。
【請求項５】
各アームにｎ（３以上の整数）個直列接続される電圧駆動型半導体素子に対し、制御装置からの信号を絶縁伝送する信号絶縁回路と、この信号絶縁回路からの信号に基いて前記各電圧駆動型半導体素子を駆動する駆動回路と、各電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路とを接続するとともに、最も低電圧側に接続された電圧駆動型半導体素子を１段目とし、最も高電圧側に接続された電圧駆動型半導体素子をｎ段目として、そのｍ（２〜ｎ−１）段目の電圧駆動型半導体素子に対応するｍ段目の信号絶縁回路の入力側には、前記制御装置からの信号を受けるインターフェイス回路を接続し、前記ｍ段目の信号絶縁回路の出力側には、それ以外の段の電圧駆動型半導体素子に対応する信号絶縁回路の入力側を接続することを特徴とするゲート駆動回路への信号伝送方式。
【請求項６】
（１〜ｍ−１）段目と（ｍ＋１〜ｎ）段目に前記電圧駆動型半導体素子が各２段以上あるときは、前記ｍ段目の信号絶縁回路の出力側にはａ（１〜ｍ−１のうちのいずれか）段目とｂ（ｍ＋１〜ｎのうちのいずれか）段目の電圧駆動型半導体素子に対応するａ段目，ｂ段目の信号絶縁回路の入力側をそれぞれ接続し、このａ段目の信号絶縁回路の出力側には１〜ｍ−１の中でａ段目以外の信号絶縁回路の入力側をそれぞれ接続し、前記ｂ段目の信号絶縁回路の出力側にはｍ＋１〜ｎの中でｂ段目以外の信号絶縁回路の入力側をそれぞれ接続することを特徴とする請求項５に記載のゲート駆動回路への信号伝送方式。
【請求項７】
各アームにｎ（３以上の整数）個直列接続される電圧駆動型半導体素子に対し、電圧駆動型半導体素子を駆動する駆動回路と、電圧駆動型半導体素子のスイッチングタイミングを一致させるタイミング調整回路とをそれぞれ設けるとともに、ｍ段目（２〜ｎ−１段目のうちのいずれか）の駆動回路の信号入力には光信号を電気信号に変換するＯ／Ｅ変換回路の出力を接続し、ｍ段目以外の駆動回路の信号入力には、信号を絶縁して伝送する信号絶縁回路の出力を接続し、前記Ｏ／Ｅ変換回路の出力と前記信号絶縁回路の入力とを接続したことを特徴とするゲート駆動回路への信号伝送方式。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００６−１０９６８６（Ｐ２００６−１０９６８６Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−３７９２３０（Ｐ２００４−３７９２３０）
【出願日】平成１６年１２月２８日（２００４．１２．２８）
【出願人】（０００００５２３４）富士電機ホールディングス株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１２月２８日（２００４．１２．２８）
【出願人】（０００００５２３４）富士電機ホールディングス株式会社 (3,146)
【Ｆターム（参考）】
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