トレンチゲート型半導体装置およびその製造方法
【課題】ワイドバンドギャップ半導体材料を用いた場合でも、オーム性接触を改善するとともに、熱拡散法による横方向拡散を利用せずにセルピッチを縮小することができ、オン抵抗を低減できるトレンチゲート型半導体装置およびその製造方法を提供すること。
【解決手段】トレンチゲート型ＭＯＳ構造を自己整合によって形成することと、第１トレンチ１０ａを形成するために用いる第１絶縁膜と第２絶縁膜を有する第１マスクのうち、第１絶縁膜を第２トレンチ１０ｂを形成した後も残し、ソース電極２３のうちソースコンタクト領域６ａにのみ接するべき電極材料をリフトオフするために用いることにより、オーム性接触を改善するとともに、セルピッチを縮小してオン抵抗の小さいトレンチゲート型ＭＯＳＦＥＴの製造方法とする。
【解決手段】トレンチゲート型ＭＯＳ構造を自己整合によって形成することと、第１トレンチ１０ａを形成するために用いる第１絶縁膜と第２絶縁膜を有する第１マスクのうち、第１絶縁膜を第２トレンチ１０ｂを形成した後も残し、ソース電極２３のうちソースコンタクト領域６ａにのみ接するべき電極材料をリフトオフするために用いることにより、オーム性接触を改善するとともに、セルピッチを縮小してオン抵抗の小さいトレンチゲート型ＭＯＳＦＥＴの製造方法とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置およびその製造方法、特には、炭化珪素半導体(以降ＳｉＣと略記)あるいはＡｌＧａＮ系半導体を含むＩＩＩ族窒化物半導体などのワイドバンドギャップ半導体を用いるトレンチゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体（以降ＳｉＣともいう）あるいはＩＩＩ族窒化物半導体（以降、ＡｌＧａＮと略記する。ただし、ここで、ＡｌＧａＮとはＡｌＮとＧａＮとの混晶であるが、ＧａＮだけの場合も含む。）を用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性がある。ＳｉＣを用いた耐圧１〜１．２ｋＶ級のＭＩＳＦＥＴによって、５ｍΩｃｍ2以下のオン抵抗が得られており、これは、同じ耐圧クラスのシリコン半導体（以降Ｓｉと略記）製ＩＧＢＴに比較して、オン抵抗が半分以下である。今後、コストの低減と性能向上が進めば、インバーター部品としてＳｉ製ＩＧＢＴの大半を置き換える可能性も考えられる。
ＳｉＣやＡｌＧａＮ等を用いることでオン抵抗を大幅に低減できるのは、ＳｉＣやＡｌＧａＮ等がＳｉよりワイドバンドギャップを有して高い絶縁破壊電界を有するので、同じ耐圧を実現するために、耐圧層を薄く、また耐圧層のドーピング密度を高くすることにより抵抗をＳｉに比べて２桁以上低減することができるからである。
ＭＩＳＦＥＴ、ＩＧＢＴなどは、ｎ型である耐圧層とｐ型であるボディー領域の間のｐｎ接合によって、耐圧を維持している。さらにＭＩＳＦＥＴやＩＧＢＴにおけるボディー領域のドーピング量あるいは不純物密度は、耐圧よりもチャネル移動度や（ゲート）閾値電圧に大きく影響する。ボディー領域のドーピング量あるいは不純物密度が高すぎると、閾値電圧が不必要に高くなるとともに、チャネル移動度が著しく低下するので、好ましくない。この点からは、ＳｉＣ製やＡｌＧａＮ製ＭＩＳＦＥＴやＩＧＢＴにおけるボディー領域の不純物密度はＳｉの場合に比べてあまり高くすることができないという制約を受ける。
【０００３】
一方、耐圧層の不純物密度に関しては、同じ耐圧であれば、ＳｉＣやＡｌＧａＮ等の方が、Ｓｉよりも１〜２桁高い。したがって、特にＳｉＣやＡｌＧａＮ等の場合、耐圧層だけでなく、耐圧層との不純物密度差の小さいボディー領域にも、その分、空乏層が延びやすいという特徴がある。
ところで、ＳｉＣやＡｌＧａＮ等を用いたＭＩＳＦＥＴにおいては、耐圧層の抵抗が低減する結果、耐圧層以外の抵抗成分、すなわち、チャネル抵抗や、いわゆるＤＭＯＳ型構造の場合には、いわゆるＪＦＥＴ抵抗の比率が相対的に大きくなり、無視できない抵抗成分となる。ＪＦＥＴ抵抗成分については、いわゆるトレンチゲート構造を採用することにより除去することが知られている。もう一方のチャネル抵抗を下げる一方法としてはチャネル長を短くする方法が有効である。しかし、前記トレンチゲート構造の場合にチャネル長を短くするにはボディー領域の厚さを薄くする必要がある。ボディー領域の厚さを薄くすると、オフ電圧によりボディー領域がすべて空乏化するパンチスルー状態となり易く、ＳｉＣやＡｌＧａＮ等の有する高い絶縁破壊電界から期待される高耐圧特性に悪影響を及ぼす。
チャネル抵抗を下げる別の方法は、単位面積あたりのチャネル密度を増加させることである。一般に、パワーデバイスでは、主電流の流れる活性領域は、この活性領域内に配置されるユニットセルの集合体として構成される。各ユニットセルには必ずチャネルが含まれるので、一ユニットセル寸法を小さくする、言い換えるとユニットセルの繰り返し幅（セルピッチという）を狭くすれば、単位面積あたりのチャネル密度を増加することができる。つまり、チャネル抵抗を下げるにはセルピッチを縮小すればよい。
【０００４】
次に、前記セルピッチを縮小する方法について以下説明する。一般に、半導体デバイスの製造においてはフォトリソグラフィー工程が必須である。製造工程において複数回のフォトリソグラフィー工程が行われる場合に、前工程のフォトパターンに次工程のフォトパターンをマスク合わせするというプロセスが必要となる。一般に、このマスク合わせプロセスの回数が多くなると、マスク合わせ精度の低下が解像度に比べて無視できなくなる。たとえば、ある市販ｇ線ステッパーの場合、解像限界が１μｍなのに対して、最大で一回当り０．４〜０．８μｍのマスク合わせ誤差を生じる。最大値に範囲があるのは、装置限界は０．４μｍであるが、現実には、生産性を考えると０．８μｍ程度まで許容する必要があるためである。フォトリソグラフィー工程が１回（マスク合わせなし）であれば、セルピッチは最小でたとえば２μｍまで小さくすることができるが、フォトリソグラフィー工程が２回（マスク合わせ１回）であると、セルピッチは最小でたとえば３．６〜５．２μｍも必要となる。したがって、マスク合わせの回数が増えるほど、最小セルピッチを増大せざるを得なくなる。
一方、ＳｉやＧａＡｓなど用に設計された解像度の高い（高性能な）ステッパーあるいは類似装置（ステッパー等という）の場合、通常でマスク合わせ誤差の小さいマスク合わせ機構が組み込まれている。しかし、このような高性能なステッパー等は、短波長の光源を用いているため、焦点深度が浅いことが多い。ところが、ＳｉＣは特殊なバルク成長法の関係から、また、ＡｌＧａＮ等は主としてサファイア、ＳｉＣあるいはＳｉ基板にヘテロエピタキシャル成長によって形成される関係から、積層基板に大きく不均一な反りが発生し、前記のような高性能なステッパー等の浅い焦点深度では、１ショット内で全面に適切に露光ができない事態が生じ易い。したがって、別の技術的な進展により前述した積層基板の反りが改善されるまでの当面の間、焦点深度が深い、すなわち、多少の反りがあってもマスク合わせが可能な、ステッパーを用いざるを得ない。したがって、ＳｉＣあるいはＡｌＧａＮなどではセルピッチを縮小するためには、前述のような解像度の高いステッパー等を採用することができないので、マスク合わせ回数の少ない製造プロセスにして、合わせ誤差の累積による精度低下を小さくすることが望ましいのである。
【０００５】
Ｓｉ半導体のように、熱拡散法によって不純物ドーピングを行うことが可能な場合、たとえば、次のようなＳｉ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法によって、自己整合的にユニットセルの構造を形成することにより、マスク合わせ回数を減らすことのできる方法が知られている。
Ｓｉのウエハプロセスにおける前記セルピッチとトレンチ幅の具体例について、後でＳｉＣおよびＡｌＧａＮ等のプロセスの場合のセルピッチと比較するために、以下説明する。前記ｇ線ステッパーを用いる場合、トレンチ幅は、たとえば１μｍ（解像限界に一致する）であるが、製造工程における制約から、セルピッチはたとえば４μｍとなる。
前記製造工程における制約の詳細については、次に述べる図１３および図１４〜図１７に示すＳｉ製トレンチゲート型ＭＯＳＦＥＴの要部断面図およびその製造工程毎の要部断面図を参照して説明する。
図１４のＳｉウエハ（積層基板）の要部断面図に示すように、まず、バルクのｎ型Ｓｉ半導体基板１を用意する。この基板１の一方の主面（おもて面という）に、ｎ型で所定のドーピング量と層厚のＳｉエピタキシャル成長層を形成する。以降、基板１のように基板の後ろに符号１を付す場合はバルク基板であるサブストレートを言い、符号なしで単に半導体基板、積層基板、ウエハ、Ｓｉウエハ、ＳｉＣウエハなどと言う場合はサブストレートの上に機能層、機能領域を積層および形成した積層基板全体を言うこととする。次に、前記ｎ型のＳｉエピタキシャル成長層の表面から主電流の流れる活性領域部分にホウ素を熱拡散して、ｐ型であるボディー領域５を形成する。表面にボディー領域５が形成された前記ｎ型のＳｉエピタキシャル成長層のうち、前記ボディー領域の下層部分または残りの部分（ボディー領域５以外のＳｉエピタキシャル成長層部分）は、耐圧層３となる。続いて、このウエハのおもて面の全面に所定の膜厚の酸化膜を形成し、適宜パターニングしてマスク酸化膜１０１を形成する。ここで、マスク酸化膜１０１の幅および隣接するマスク酸化膜１０１との間隔は、望むのであれば、それぞれ用いるステッパーの解像限界まで小さくすることができ、それらの幅および間隔はたとえば１μｍである。ただし、本例においては、後の熱拡散の都合上、マスク酸化膜１０１の幅は少し広く、たとえば３μｍとしておく。前記マスク酸化膜の間隔１μｍと幅３μｍとを併せた４μｍが、以降の説明で作り込まれることになるユニットセルのセルピッチとなる。その後、マスク酸化膜１０１の間隔（開口部）のウエハ表面からリンをイオン注入し、熱処理することで、ソース領域６を形成する（図１５）。この際、イオン注入したリンが熱拡散するので、図１５の要部断面図に示すように、ソース領域６は主面に平行な方向（横方向ということもある）にも拡散しマスク酸化膜１０１の下に回りこむ。その回り込み幅は、たとえば１μｍである。また、一般的なイオン注入装置を用いてリンをイオン注入できる深さは、高々０．８μｍ程度であるが、熱拡散によって、ソース領域６の深さ（ｐｎ接合深さ）を、たとえば２μｍ程度にすることができる。
【０００６】
次に、同じマスク酸化膜１０１をエッチングマスクとして用い、Ｓｉウエハを表面から異方性エッチングして、図１６の要部断面図に示すように、耐圧層３に到達する深さのトレンチ１０を形成する。その後、図１７の要部断面図に示すように、トレンチ１０の内壁面にゲート絶縁膜１１を形成する。続いて、高ドープ（高ドーピング量または高不純物密度）の多結晶シリコンをＳｉウエハ全面に成膜して、ゲートパッド付近（図示せず）を保護した後、エッチバックすることにより、トレンチ１０の内部に所要の高さまでゲート電極１２を埋め込む。この結果、トレンチ内部のゲート電極１２はゲート絶縁膜１１を介してソース領域６とボディー領域５と耐圧層３とに対向することになる。
同様に、適宜ドープしたＳｉＯ2膜をＳｉウエハ全面に成膜して、適宜エッチバックすることにより、トレンチ１０内部の前記ゲート電極１２上に層間絶縁膜２１を埋め込む。図１７に示すように、ゲート電極１２の上端は、ソース領域６の下端と上端の間になければならない。また、層間絶縁膜２１は堆積法により形成するため、熱酸化膜よりも耐圧が低く、所定のゲート耐圧を得るために、ある程度の厚さが必要である。また、エッチバックの際の作製余裕（寸法的な余裕）も必要である。この作製余裕は、ゲート電極１２と同様に、もっぱらソース領域６の厚さによって与えられる。このような事情から、ソース領域６の厚さとして、前述のように２μｍ程度の厚みが必要となる。
【０００７】
最後に、Ｓｉウエハのおもて面と裏面について、それぞれ不要な堆積物等を除去した上で、それぞれ所定のソース電極２３とドレイン電極２２、およびゲートパッド電極（図示せず）を形成すると、図１３に示すＳｉ製のトレンチゲート型ＭＯＳＦＥＴが完成する。
前記図１３〜図１７を参照して説明した従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法の中で重要なことは、ユニットセルを形成するためのフォトリソグラフィー工程は、マスク酸化膜１０１をパターニングするための１回だけで済むことである。ポリシリコン層やＳｉＯ2膜をエッチバックする工程においては、ゲートパッド等を形成するためにフォトリソグラフィー工程を要するが、ユニットセルには位置を合わせるべきパターンがなく自己整合するので、パターン合わせ誤差に関係なくセルピッチ値を決めることができるのである。その結果、セルピッチを縮小することができる。
以上、説明したように、ユニットセルを自己整合的に形成することは、ユニットセルを形成するに必要なフォトリソグラフィー工程の回数を減らして形成できることを意味するので、同時にパターン合わせ誤差が少なくなることを意味する。このようにＳｉではイオン注入法と熱拡散法とを併せた不純物ドーピングが可能であるので、ユニットセルを自己整合的に形成することにより、パターン合わせ誤差を考慮する必要の無い製造方法とすることができるので、セルピッチを縮小することが容易となるのである。
【０００８】
しかし、ＳｉＣやＡｌＧａＮ等のワイドバンドギャップ半導体の場合には、ドナーやアクセプタとなる不純物の拡散係数が著しく小さいため、熱拡散法は高温すぎて量産的な生産方法としては非現実的であり、熱拡散法を生産ラインに取り入れることは困難であるので、Ｓｉと同様の製造方法によっては、ユニットセルを自己整合的に形成することはできない。すなわち、前述のように従来の自己整合的なユニットセルの形成のためには、選択的、または局所的な不純物ドーピングの際に、イオン注入法と熱拡散法を併せた不純物ドーピングにより得られる所定の不純物プロファイルを形成する必要があるからである。つまり、イオン注入法では横方向への不純物の拡散がほとんどないため、前記図１５と図１６で説明したＳｉウエハの断面パターンに示されるようなソース領域６とトレンチ１０の配置パターンを全く同一のマスクで（つまりパターン合わせ無しに）自己整合的に形成するプロセスを採用することはできないのである。
また、一般的なイオン注入装置を用いてイオン注入を行う場合には、ソース領域のイオン注入深さは、高々１μｍ以下である。そのため、ゲート電極１２と層間絶縁膜２１をエッチバックする際の作製余裕が足りないことが多い。したがって、ＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの場合には、従来、たとえば次のようなユニットセル構造およびその製造方法によらざるを得なかったのである。
【０００９】
図１８に、従来のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴにおけるユニットセルの要部断面図を示す。主要な構造は前記図１３に示したＳｉ製トレンチゲート型ＭＯＳＦＥＴと同様であるから、同様の構成要素には同一符号を付し、重複する説明を省略する。図１８において、前記図１３と異なる特徴的な点は、層間絶縁膜２１がトレンチ１０の上方にはみ出していることである。さらに、ソース電極２３は、層間絶縁膜２１に設けたコンタクトホール２０を充填することによりＳｉＣウエハ表面にオーム性接触している。またさらに、図１８では、前記図１３でボディー領域５がＳｉウエハ表面に露出する部分の表面層に相当する領域（符号なし）に、高ドープの第２導電型ボディーコンタクト領域７が設けられている。同様に、図１８では、前記図１３のソース領域６に相当する領域が、ソース領域６の表面層にあたる高ドープの第１導電型ソースコンタクト領域６ａと、下層部にあたる第１導電型ソース拡張領域６ｂとに分けられる構成となっている。前記ボディーコンタクト領域７の表面と前記ソースコンタクト領域６ａの表面は共通にソース電極２３がオーム性接触している。
ＳｉＣ製トレンチゲート型ＭＯＳＦＥＴにおけるトレンチ幅とセルピッチは、図１８と前記図１３では寸法的に正確な図面ではないので、図面上は同じ寸法に見えるが、実際に同じｇ線ステッパーを用いて製造するには、前述した前記図１３に示すＳｉの場合のセルピッチ４μｍより、少なくとも２５％増の５μｍにしなければならない。生産性を考えると、前記セルピッチは、さらに１７５％以上増の１１μｍになるように、トレンチ１０の間隔を広げて設計する必要がある。
【００１０】
従来のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの製造方法を、図１９〜図２２および図１８を参照して順を追って以下説明する。図１９のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの要部断面図に示すように、ｎ型ＳｉＣ半導体基板１の一方の主面（おもて面という）に、エピタキシャル成長により全面に、ｎ型である所定のドーピング密度と膜厚を有する耐圧層３と、ｐ型である所定のドーピング密度と膜厚を有するボディー層をこの順にそれぞれ成膜する。前記ボディー層のドーピング密度は、図１８に示すボディー領域５のドーピング密度に一致する。この段階における前記ボディー層の膜厚は、ボディー領域５とボディーコンタクト領域７の厚さの和に一致する。
次に、前述のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造工程と同様に、フォトリソグラフィー工程において位置合わせに用いるマーカー（図示せず）を形成する。続いて、たとえば、プラズマＣＶＤによりＳｉＯ2膜を堆積し、前記Ｓｉと同様のフォトリソグラフィーによって、これを所定の開口部を有するようにパターニングして、ボディーコンタクト領域用のイオン注入マスクとする（図示せず）。この工程には、フォトリソグラフィー工程が必要である。続いて、ウエハをたとえば５００℃に加熱した上で、表面から０．４μｍ程度まで、アルミニウムをイオン注入する。イオン注入深さは、１価のアルミニウムを用いて一般的な４００ｋｅＶイオン注入装置で安定的に実現できる加速エネルギーによって概ね決まっている。次に、不活性ガス（少量のＳｉＨ4等を添加してもよい）中で所定の温度・時間で熱処理（活性化アニールという）を行って、イオン注入したアルミニウムを電気的に活性化させるとともに、注入損傷を回復する。ボディーコンタクト領域７の活性化アニールが終了した状態での要部断面図が前記図１９となる。
【００１１】
次に、同様の方法によって、ソースコンタクト領域６ａとソース拡張領域６ｂのためのイオン注入と活性化アニールを行う。ソースコンタクト領域６ａには、高ドープが可能なリンの１価イオンを用いて、表面から０．３５μｍ程度まで注入する。ソース拡張領域６ｂには、たとえば１〜２価の窒素イオンを用いて、０．８μｍ程度まで注入する。なお、ソースコンタクト領域６ａとソース拡張領域６ｂには、同一のマスクを用いることができ、活性化アニールも同時に行って差し支えない。ただし、前記ボディーコンタクト領域７との位置関係は、フォトリソグラフィーの位置合わせによって決まるので、最大の変位を生じた場合でも、平面視にてボディーコンタクト領域７がソースコンタクト領域６ａ内に完全に含まれて、無くなってしまうことのないように、適切に設計しなければならない。たとえば前記ｇ線ステッパーを用いる場合、ボディーコンタクト領域７の幅として、０．８〜１．６μｍ以上必要であり、パターン変換誤差を考えると１〜２μｍ以上とするのが安全である。ソースコンタクト領域６ａとソース拡張領域６ｂの活性化アニールが終了した状態での要部断面図を図２０に示す。
その後、前記Ｓｉ製トレンチゲート型ＭＯＳＦＥＴと同様に、たとえばＳｉＯ2膜からなる適切な開口部を有するエッチングマスク（図示せず）を用いて、図２１の要部断面図に示すように、トレンチ１０を形成する。この際、エッチングマスクに適切な開口部を設けるために、フォトリソグラフィー工程を必要とする。トレンチ１０の幅は、ゲート絶縁膜１１とゲート電極１２とを形成できる範囲内で、望む限り小さくしても差し支えない。トレンチ１０は、終端部を除き、平面視にて、ソースコンタクト領域６ａの内部になければならない。また、後に形成するコンタクトホール２０の端部は、平面視にて、トレンチ１０とボディーコンタクト領域７の間になければならない。したがって、ボディーコンタクト領域７の端部とコンタクトホール２０の端部、ならびにコンタクトホール２０の端部とトレンチ１０の端部は、たとえば前記ｇ線ステッパーを用いる場合、それぞれ、０．８〜１．６μｍ以上離す必要があり、パターン変換誤差を考えると１〜２μｍ以上離すのが安全である。以上により、セルピッチは、少なくとも５〜９μｍ以上必要であり、パターン変換誤差を考えると６〜１１μｍ以上とするのが安全である。トレンチ１０形成まで終了した状態の要部断面図を図２１に示す。
【００１２】
続いて、トレンチ１０の内壁面にゲート絶縁膜１１を形成した後、前記Ｓｉ製トレンチゲート型ＭＯＳＦＥＴと同様に、高ドープのポリシリコン層を堆積させ、続いてエッチバックして、ゲート電極１２をトレンチ１０内の所要の高さに埋め込む。その後、層間絶縁膜２１をウエハ全面に堆積するが、前記Ｓｉの場合と異なり、エッチバックは行わず、代わりに、層間絶縁膜２１にコンタクトホール２０を形成する。この際に、フォトリソグラフィーが必要である。平面視にてのボディーコンタクト領域７とトレンチ１０との位置関係については、前述したとおりである。コンタクトホール２０形成まで終了した状態の要部断面図を図２２に示す。
次に、たとえば、ニッケルとチタン膜を順にスパッタ成膜してパターニングする。ただし、パターニングの際に、セルには合わせるべきパターンはなく、セルの全面にニッケルとチタン膜（あるいはこれらとＳｉＣとの反応生成物）が残っていてもよい。すなわち、ソースコンタクト領域６ａとボディーコンタクト領域７の両方に、同じようにニッケルとチタン膜が接触していてもよい。これらの金属をパターニングする方法は、いくつかあるが、もっとも単純には、単にフォトリソグラフィーを行ったのち、エッチングするものである。別の方法として、熱処理を行ってＳｉＣと金属を反応させ、その後、未反応の金属を薬品に溶解して除去する、いわゆるサリサイド工程によりパターンを形成することもできる。その後、ウエハのおもて面をフォトレジスト等で保護し、裏面の不要な堆積物等を除去した後、裏面にたとえばニッケルとチタン膜を順にスパッタ成膜する。ウエハのおもて面のフォトレジストを除去した後、熱処理を行って、ドレイン電極２２およびソース電極２３とＳｉＣウエハ表面とのオーム性接触を得る。この際の前記熱処理温度はアルミニウムの融点（約６３０℃）よりも高い温度が好ましいとされる。したがって、ソース電極の最上層としてニッケルとチタン膜の上にアルミニウム膜を積層することが多い通常のＭＯＳＦＥＴでは、このアルミニウム膜を成膜する前に、前記熱処理を完了していなければならない。この後は、Ｓｉと同様に、アルミニウム膜等を適宜成膜してパターニングすることにより、ソース電極２３の残りの部分（図示されていないソース電極部分）および図示しないゲートパッド電極を形成する。ドレイン電極２２の残りの部分（図示されていないドレイン電極部分）もＳｉと同様に所定の金属を成膜して、前記図１８のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴが完成する。
【００１３】
以上説明したＳｉＣ製トレンチゲート型ＭＯＳＦＥＴ以外に、よく知られた他のＳｉＣ半導体装置の製造方法の公知技術として次のものがある。ｐ型多結晶シリコン層および浅いｎ型多結晶シリコン層上に堆積したハードマスクを選択的にエッチングした残部分をマスクにして、前記ｐ型多結晶シリコン層中にｎ型不純物をイオン注入してｎ型多結晶シリコン層を形成する。次に側壁の材料となる膜を等方的に堆積して異方性エッチングを行い、前記ハードマスクの側面に側壁を形成し、ハードマスクおよび側壁をマスクとして前記ｎ型多結晶シリコン層をエッチングすることにより、自己整合的にｎ型多結晶シリコン層の幅を充分に狭くする方法が知られている（特許文献１）。
セルフアラインにより素子分離領域を形成することに関する記載がある（特許文献２）。多段リセス溝の形成を自己整合的に歩留まり良く製造することに関する記述がある（特許文献３、４）。第一のマスクを使ってウエットエッチングすることにより、２段溝構造を形成するリセス構造に関する記述がある（特許文献５）。自己整合型二重酸化物ＵＭＯＳＦＥＴに関する記載がある（特許文献６）。
【特許文献１】特開２００７−２７４９１号公報（要約、段落００１１）
【特許文献２】特開平４−２０９５４１号公報
【特許文献３】特開平３−１８４３３４号公報
【特許文献４】特開平４−２０６８３８号公報
【特許文献５】特開平４−１９６５４２号公報
【特許文献６】特表２００５−５０５１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
前述のように、ＳｉＣにあっては、主としてニッケルの作用により、高ドープｎ型であるソースコンタクト領域６ａ表面に対して良好なオーム性接触が得られるとともに、高ドープｐ型であるボディーコンタクト領域７表面に対してもオーム性接触が得られる（図２２）。
しかしながら、ニッケル膜を用いた場合には、ボディーコンタクト領域７表面に対するオーム性接触は、比較的高抵抗となるのが一般的である。用途によって、この高抵抗が問題になる場合は、ボディーコンタクト領域７表面に対して、チタン・アルミニウム合金膜にするなど、ソースコンタクト領域６ａ表面とは別の金属を接触させて、接触抵抗を小さくする必要がある。
ＡｌＧａＮ等の場合のオーム性接触は、さらに困難な状況であって、ｎ型領域表面に対してはチタンやアルミニウムによって良好なオーム性接触が得られるが、これらの金属によってｐ型領域表面に対してオーム性接触を得るのは容易ではない。
これらの問題に対して、フォトリソグラフィー技術も用いることにより、ソースコンタクト領域６ａと異なる金属電極をボディーコンタクト領域７に接触させてオーム性接触を改善することは可能ではあるが、その場合には、マスク合わせ余裕のために、セルピッチが著しく広がってしまう新たな問題が生ずる。たとえば前記ｇ線ステッパーを用いる場合、ソースコンタクト領域６ａとボディーコンタクト領域７に対して同じ金属を接触させる場合のセルピッチは前記のように２ミクロン（解像限界の２倍）とすることができるのに対し、前記のようにして異なる金属を接触させる場合には、セルピッチは最低でも３．６〜５．２ミクロン、パターン変換誤差を見込むと実際には４〜６ミクロン必要となる。したがって、セルピッチは２〜３倍に広がるという問題がある。
【００１５】
本発明は、前述した点に鑑みてなされたものであり、本発明の目的は、ワイドバンドギャップ半導体材料を用いた場合でも、オーム性接触を改善するとともに、熱拡散法による横方向拡散を利用せずにセルピッチを縮小することができ、オン抵抗を低減できるトレンチゲート型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明によれば、トレンチゲート型ＭＯＳ構造を自己整合方法によって形成することと、第１トレンチ１０ａを形成するために用いる第１絶縁膜と第２絶縁膜を有する第１マスクのうち、第１絶縁膜を第２トレンチ１０ｂを形成した後も残し、ソース電極２３のうちソースコンタクト領域６ａにのみ接するべき電極材料をリフトオフするために用いることにより、オーム性接触を改善するとともに、セルピッチを縮小してオン抵抗の小さいトレンチゲート型ＭＯＳＦＥＴの製造方法とすることによって、前記本発明の目的は達成される。
【発明の効果】
【００１７】
本発明によれば、ワイドバンドギャップ半導体材料を用いた場合でも、オーム性接触を改善するとともに、熱拡散法による横方向拡散を利用せずにセルピッチを縮小することができ、オン抵抗を低減できるトレンチゲート型半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明のトレンチゲート型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。たとえば、トレンチＩＧＢＴ等、他のトレンチゲート構造を有するＭＯＳ型半導体装置にも適用することができる。
図１〜図８は本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのユニットセルの要部断面図である。図９〜図１２は本発明の実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのユニットセルの要部断面図である。
【実施例１】
【００１９】
実施例１では、図１にセルの要部断面図を示すＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴについて説明する。ソース電極は第１金属電極であるソースコンタクト電極２３ａ、第２金属電極であるボディーコンタクト電極２３ｂ、上層のチタン、窒化チタン、アルミニウムなどの積層膜からなるトップ電極２３ｃとに分けられている。これらの積層金属膜全体で、通常のソース電極と同様の機能を発揮するものである。
ボディーコンタクト領域７はｐ型に対してオーム性接触を得やすくするため、たとえばマグネシウムと酸素を同時ドープすることにより、高ドープの表面密度を有する領域とすること、および／または、たとえばアルミニウム組成を成長方向に変化させることにより、量子井戸構造とすることができる。ｎ型のソースコンタクト領域６ａとｎ型のソース拡張領域６ｂは、たとえばシリコンをイオン注入して形成する。
ｎ型のソースコンタクト領域６ａは、たとえば深さが０．３μｍで、原子密度がたとえば２×１０20ｃｍ-3のボックスプロファイルであり、ｎ型のソース拡張領域６ｂは、トレンチ１０ａの底面からの深さがたとえば０．９μｍで、原子密度がたとえば５×１０18ｃｍ-3のボックスプロファイルとなるようにする。本実施例１においては、ゲート電極１２と層間絶縁膜２１をエッチバックするための製造余裕が足りないので、一般的ではないＭｅＶ級イオン注入装置を用いて、シリコンを０．９μｍ程度の深さまでイオン注入する。
【００２０】
基板１は、ＡｌＧａＮ（ＡｌＮとＧａＮとの混晶）等の自立基板であってもよいし、たとえばＳｉのようにＡｌＧａＮ等をヘテロエピタキシャル成長できるものであってもよい。また、仮に基板１がサファイア基板のように導電性でない場合には、従来知られているサファイア基板上に形成されるＩｎＧａＮの発光ダイオードと同様に、ドレイン電極２２を基板１のおもて面側に形成する構成にしてもよい。
以下では簡単のため、基板１はｎ型Ｓｉであって、適切なバッファ層を介して、耐圧層３以降のＡｌＧａＮ層がヘテロエピタキシャル成長されているものとして説明を続ける。図１のＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルピッチは、たとえば２μｍである。第１トレンチ１０ａの幅は、たとえば１μｍ（解像限界に一致する）、第２トレンチ１０ｂの幅は、たとえば０．６μｍとすることができる。なお、ｎ型とｐ型の導電型を入れ替えた層構成も可能であるが、ＳｉＣと同様、ＡｌＧａＮでも電子のほうが正孔よりも移動度が大きいので、主要なキャリアが電子であることが好まれ、したがって、前述の層構成とすることが好ましい。
このＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造方法を、図２〜図８と前記図１を参照して、順を追って説明する。まず、図２に示すように、Ｓｉ基板１の上に、耐圧層３、ボディー層５−１、ボディーコンタクト層７−１を順にＡｌＧａＮのヘテロエピタキシャル成長によりそれぞれ成膜する。ＡｌＧａＮの組成（ＡｌＮとＧａＮの比率）は、すべての層で同じであってもよいし、異なるものであってもよいが、以下では簡単のため、量子井戸構造を含むボディーコンタクト層７−１を除き、すべての層がＧａＮ層であるとして説明を続ける。
【００２１】
耐圧層３とボディー層５−１のドーピングと膜厚は、製造誤差を勘案して、所望の特性が得られるように適宜選択すべきものである。たとえば、６００Ｖ耐圧の場合、耐圧層３はドーピングがたとえば１．２×１０16ｃｍ-3で膜厚がたとえば７μｍ、ボディー層５−１はドーピングがたとえば２×１０17ｃｍ-3で、ボディー領域５の膜厚（ソース拡張領域６ｂと耐圧層３にはさまれた厚さをいい、チャネル長に一致する）がたとえば１．５μｍとなるように調整する。ボディーコンタクト層７−１の厚さは、エピタキシャル成長によって制御可能であって、この後の製造工程で不用意になくなってしまう危険性のない膜厚であれば、どのようなものであっても差し支えないが、たとえば０．５μｍとする。
次に、第１絶縁膜である窒化珪素膜（酸素や水素を含んでいてもよい）をウエハ全面に所定の膜厚、たとえば１μｍ堆積した上に、さらに第２絶縁膜であるＳｉＯ2膜を全面に成膜後、前記ＳｉＯ2膜と窒化珪素膜の両方を共通のパターンでエッチングして、第１マスク１０６ａを形成する。第１マスク１０６ａは、下部窒化珪素膜１０７ａと上部ＳｉＯ2膜１０７ｂからなる。第１マスクの下部窒化珪素膜１０７ａは、後でソースコンタクト電極２３ａをリフトオフするために利用されるので、ある程度の膜厚と、この後の熱処理に対する耐性は必要である。たとえば、熱リン酸に溶解するような、ソースコンタクト電極２３ａに対して選別的にエッチング除去できる材料であれば、他の膜であってもよい。
【００２２】
第１マスクの上部ＳｉＯ2膜１０７ｂは、ボディーコンタクト層７−１、ボディー層５−１を異方性エッチングして第１トレンチ１０ａと第２トレンチ１０ｂを形成するためのものであり、これらの目的のために十分な厚さがあればよく、たとえば１μｍもあれば、十分である。ただし、第１マスクの下部窒化珪素膜１０７ａと上部ＳｉＯ2膜１０７ｂを合わせて、ソース拡張領域６ｂに注入するイオン（たとえばシリコン）に対して十分なマスク材となる不純物密度と膜厚を有している必要がある。
続いて、図３に示すように、第１マスク１０６ａを用いてボディーコンタクト層７−１を異方性エッチングして、ボディー層５−１に到達する深さの第１トレンチ１０ａを形成する。前記ボディーコンタクト層７−１の残部は、ボディーコンタクト領域７となる。一般に、ＡｌＧａＮ層等の異方性エッチングには主としてＣｌ系ガスが用いられるが、窒化珪素膜は多少サイドエッチングを受けることがある。もし、サイドエッチング量が大きすぎるのであれば、第１トレンチ１０ａを形成するエッチングの前に、このあと説明する側壁保護膜１０７ｃと同様に、側壁保護膜を形成しておくことができる。
次に、図４に示すように、再びＳｉＯ2膜を全面に成膜後、ウエハ全面でＳｉＯ2膜を異方性エッチングして、少なくとも第１マスクの下部窒化珪素膜１０７ａの開口部の側壁に、ＳｉＯ2膜からなる側壁保護膜１０７ｃを形成する。この際、第１マスクの上部ＳｉＯ2膜１０７ｂの開口部の側壁および上面には、ＳｉＯ2膜が形成されてもよいし、形成されなくてもよいし、さらには第１マスクの上部ＳｉＯ2膜１０７ｂが一部エッチングされてもよい。側壁保護膜１０７ｃの厚さ（側方への長さをいう）は、たとえば０．１μｍもあれば十分である。
【００２３】
続いて、図５に示すように、第１マスク１０６ａと側壁保護膜１０７ｃをマスクとして、たとえばシリコンをボディー層５−１の表面にイオン注入する。次に、ウエハの全面に、熱処理を行う際に、表面荒れあるいは半導体表面の組成変化が問題となるのであれば、熱処理に先立って、シリコン酸化膜などの第２絶縁膜とＧａＮ層とに対して選別してエッチング除去できる窒化珪素などのキャップ材料を成膜した後、たとえば窒素雰囲気にて１３００℃で熱処理を行って、イオン注入したシリコンを活性化させることにより、ソースコンタクト領域６ａとソース拡張領域６ｂを形成する。ＳｉＣと違って、活性化アニールの温度が１３００℃でもよく、一方で第１マスクがＳｉＯ2膜であれば、１３５０℃程度まではマスクとしての機能を失うことはないので、この時点で活性化アニールを完了できる。もし、活性化アニールに１３５０℃を超える温度が必要であれば、ＳｉＣと同様に、ここでは必要に応じて変質を防ぐための熱処理を行うにとどめ、第２トレンチ１０ｂを形成して第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスクの上部ＳｉＯ2膜１０７ｂを除去した後に、あらためて活性化アニールを行えばよい。第１マスクの下部窒化珪素膜１０７ａだけであれば、成膜条件にもよるが、少なくとも１４００℃までは耐えられる。その後、たとえば熱リン酸に浸漬して、窒化珪素からなる前記キャップを除去する。
【００２４】
次に、図６に示すように、第１マスク１０６ａと側壁保護膜１０７ｃを残したまま、さらにウエハ全面にＳｉＯ2膜を成膜して、ウエハ全面でＳｉＯ2膜を異方性エッチングすることにより、少なくとも側壁保護膜１０７ｃの側面に、第２マスク１１０ｂを形成する。側壁保護膜１０７ｃと同様に、第１マスクの上部ＳｉＯ2膜１０７ｂの開口部の側壁および上面には、ＳｉＯ2膜が形成されてもよいし、形成されなくてもよいし、さらには第１マスクの上部ＳｉＯ2膜１０７ｂが一部エッチングされてもよい。第２マスク１１０ｂの厚さ（側方への長さをいう）は、たとえば０．１μｍとする。
続いて、第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスク１０６ａを用いて、ソースコンタクト領域６ａの表面から耐圧層３に達する深さに異方性エッチングして、第２トレンチ１０ｂを形成する（図７）。次に、たとえば希フッ酸に浸して、ＳｉＯ2膜からなる第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスクの上部ＳｉＯ2膜１０７ｂ（第２絶縁膜）を除去する。この際、第１マスクの下部窒化珪素膜１０７ａがなくなってしまわないように、処理条件には注意を要する。
次に、窒化珪素膜とＳｉＯ2膜を順次成膜して、少なくとも第２トレンチ１０ｂの側壁面と底面に、窒化珪素膜とＳｉＯ2膜からなるゲート絶縁膜１１を形成する。実際には、この際、第１トレンチ１０ａの側壁面と底面ならびに、第１マスクの下部窒化珪素膜１０７ａの側面と上面にも、窒化珪素膜とＳｉＯ2膜が成膜される。次に、高密度にホウ素をドープした多結晶シリコンをウエハ全面に成膜して、ゲートパッド（図示せず）付近を保護した後、エッチバックすることにより、第２トレンチ１０ｂ内にゲート電極１２を埋め込む。同様に、適宜ドープしたＳｉＯ2膜をウエハ全面に成膜して、適宜エッチバックすることにより、第２トレンチ１０ｂの内部に層間絶縁膜２１を埋め込む。この際、第１トレンチ１０ａの側壁面と底面ならびに、第１マスクの下部窒化珪素膜１０７ａの側面と上面に成膜されていたゲート絶縁膜１１のうち、ＳｉＯ2膜の部分は同時に除去される。その後、ごく短時間だけたとえば熱リン酸に浸すか、フッ素系・塩素系混合プラズマで異方性エッチングして、第１トレンチ１０ａの少なくとも底面に残っている窒化珪素膜を除去する。ただし、第１マスクの下部窒化珪素膜１０７ａがなくなってしまわないように、注意する。
【００２５】
続いて、図８に示すように、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着により、たとえば、チタンとパラジウムを、たとえば１０ナノメートルずつ、この順に成膜する。その後、熱リン酸に浸すと、第１マスクの下部窒化珪素膜１０７ａ（第１絶縁膜）が除去されるので、ボディーコンタクト領域７の上に成膜されたチタンとパラジウムがリフトオフされ、ソースコンタクト領域６ａの上に、ソースコンタクト電極２３ａが残る。
次に、フォトリソグラフィーによりセル付近のみを開口したレジストパターン（図示せず）を形成し、さらに、たとえばパラジウムを、たとえばＥＢ蒸着により成膜した後、有機溶媒に浸してレジストを除去すると、セル以外のパラジウムがリフトオフされ、図１に示すように、ボディーコンタクト領域７およびソースコンタクト領域６ａの上に、ボディーコンタクト電極２３ｂが残る。ソースコンタクト電極２３ａ上の金属はトップ電極２３ｃの一部となるので、わざわざ除去する必要はない。その後、たとえば８００℃にて窒素雰囲気で熱処理して、ソースコンタクト領域６ａとボディーコンタクト領域７に対してオーム性接触を得る。
その後、Ｓｉの場合のプロセスと同様に、たとえばチタン、窒化チタン、アルミニウムを順に積層してパターニングすることにより、トップ電極２３ｃ部分を形成する。最後に、Ｓｉと同様に、裏面側にドレイン電極２２を形成する。
【００２６】
以上により、図１に示すＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴが完成する。このように、本発明によれば、ｎ型領域表面とｐ型領域表面に対して異なる金属電極を接触させて良好なオーム性接触を得る金属電極構成としているにもかかわらず、自己整合的にセルの構造を形成できるので、セルピッチの縮小にも効果がある。
【実施例２】
【００２７】
実施例２では、図９にセルの要部断面図を示すＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴについて説明する。構成要素の多くは、前記実施例１と同様であるから、同一の構成要素には同一の番号を付し、重複する説明を省略する。本実施例２においては、ソース領域６は、第１トレンチ１０ａの少なくとも内部に、選択エピタキシャル成長により形成される（第１トレンチ１０ａの上にはみ出してもよい）。この場合、ソース領域６の厚さは、第１トレンチ１０ａの深さによって任意に決定できるので、前記実施例１のように一般的ではない高エネルギーイオン注入に頼らなくても、ゲート電極１２と層間絶縁膜２１をエッチバックする余裕を確保できることを特徴とする。前記実施例１と同じステッパー等を用いると、第１トレンチ１０ａの幅は、たとえば０．８μｍとなる。第２トレンチ１０ｂの幅は、前記実施例１と同じく、たとえば０．６μｍとなる。セルピッチは、前記実施例１と同じで、たとえば２μｍとなる。
このＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造方法を、図１０〜図１２と前記図９を参照し、順を追って説明する。大方は前記実施例１と同様であるから、前記実施例１と異なる部分を中心に説明する。まず、図１０に示すように、前述の実施例１と同様にＳｉ基板１の上に、耐圧層３、ボディー層５−１、ボディーコンタクト層７−１を順にＡｌＧａＮのヘテロエピタキシャル成長によりそれぞれ成膜する。
【００２８】
次に、窒化珪素膜およびＳｉＯ2膜をウエハ全面に成膜した後、パターニングして、第１マスク１０６ａのうち、それぞれ下部窒化珪素膜１０７ａおよび上部ＳｉＯ2膜１０７ｂとする。次に、再びＳｉＯ2膜を全面に成膜してエッチバックすることにより、少なくとも第１マスクの下部窒化珪素膜１０７ａの開口部の側壁に、ＳｉＯ2膜からなる側壁保護膜１０７ｃを形成する。側壁保護膜１０７ｃの厚さ（側方への長さをいう）は、たとえば０．１μｍとする。その後、側壁保護膜１０７ｃと第１マスク１０６ａを用いて、ＧａＮ層であるボディーコンタクト層の表面から異方性エッチングして、第１トレンチ１０ａを形成する。図１０は第１トレンチ１０ａを形成した後の図面であるので、ボディーコンタクト層を第１トレンチ１０ａにより区分した後のボディーコンタクト領域７を表示している。第１トレンチ１０ａのエッチングの深さは、所望するソース領域６の厚さに応じて決まり、たとえば１．５μｍである。
その後、図１１に示すように、第１マスク１０６ａと側壁保護膜１０７ｃをマスクとして、第１トレンチ１０ａの内部に選択エピタキシャル成長を行い、高ドープのｎ型のソース領域６を形成する。図１１では、ソース領域６の表面がボディーコンタクト領域７の表面と一致しているが、ソース領域６の表面は選択エピタキシャル成長の条件に依存し、必ずしもこのようにならなくてもよい。
【００２９】
続いて、図１２に示すように、第１マスク１０６ａと側壁保護膜１０７ｃを残したまま、さらに、ウエハ全面にＳｉＯ2膜を成膜して、ウエハ全面でＳｉＯ2膜を異方性エッチングすることにより、少なくとも側壁保護膜１０７ｃの側面に、第２マスク１１０ｂを形成する。第２マスク１１０ｂの厚さ（側方への長さをいう）は、たとえば０．１μｍとする。
続いて、第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスク１０６ａを用いて、ｎ型のソース領域６の表面から異方性エッチングして、第２トレンチ１０ｂを形成する。この後の工程は、前記実施例１と同様である。まず、たとえば希フッ酸に浸して、ＳｉＯ2膜からなる第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスクの上部ＳｉＯ2膜１０７ｂを除去する。次に、窒化珪素膜とＳｉＯ2膜を順次成膜して、少なくとも第２トレンチ１０ｂの側壁面と底面に、窒化珪素膜とＳｉＯ2膜からなるゲート絶縁膜１１を形成する。その後、高ドープのポリシリコンを成膜・エッチバックして、第２トレンチ１０ｂにゲート電極１２を埋め込む。同様に、適宜ドープしたＳｉＯ2膜を成膜・エッチバックして、第２トレンチ１０ｂ内の、前記ゲート電極１２上に層間絶縁膜２１を埋め込む。
次に、第１トレンチ１０ａの少なくとも底面に残っている窒化珪素膜を除去する。続いて、ＥＢ蒸着により、たとえばチタンとパラジウムを、成膜する。その後、熱リン酸に浸して第１マスクの下部窒化珪素膜１０７ａを除去することにより、チタンとパラジウムをリフトオフして、ソースコンタクト電極２３ａを形成する。次に、たとえばパラジウムをリフトオフして、ボディーコンタクト電極２３ｂを形成する。続いて、熱処理を行って、ソースコンタクト領域６ａとボディーコンタクト領域７に対してオーム性接触を得る。その後、Ｓｉの場合のプロセスと同様に、トップ電極２３ｃ部分を形成する。最後に、Ｓｉと同様に、ドレイン電極２２を形成する。以上により、図９のＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴが完成する。
【００３０】
以上説明したように、本発明によれば、ｎ型とｐ型に対して異なる金属電極を接触させて良好なオーム性接触としているにもかかわらず、自己整合的にセルの構造を形成できるので、セルピッチの縮小およびオン抵抗の低減に役立つ。特に実施例２では、前記実施例１と比べて、高エネルギーイオン注入に頼らなくても、ゲート電極１２と層間絶縁膜２１をエッチバックする余裕を確保できる利点がある。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その８）を示す。
【図２】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その１）を示す。
【図３】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その２）を示す。
【図４】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その３）を示す。
【図５】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その４）を示す。
【図６】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その５）示す。
【図７】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その６）を示す。
【図８】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その７）を示す。
【図９】実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その４）を示す。
【図１０】実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造工程において、第１トレンチ１０ａの形成が終了した状態の要部断面図（その１）を示す。
【図１１】実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造工程において、ソース領域６の形成が終了した状態の要部断面図（その２）を示す。
【図１２】実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造工程において、ソース領域６の形成が終了した状態の要部断面図（その３）を示す。
【図１３】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法説明するためのセルの要部断面図（その５）を示す。
【図１４】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その１）を示す。
【図１５】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その２）を示す。
【図１６】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その３）を示す。
【図１７】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その４）を示す。
【図１８】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その５）を示す。
【図１９】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その１）を示す。
【図２０】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その２）を示す。
【図２１】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その３）を示す。
【図２２】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その４）を示す。
【符号の説明】
【００３２】
１ 基板
３ 耐圧層（ドリフト層）
５ ボディー領域
５−１ ボディー層
６ ソース領域
６ａ ソースコンタクト領域
６ｂ ソース拡張領域
７ ボディーコンタクト領域
７−１ ボディーコンタクト層
１０ａ 第１トレンチ
１０ｂ 第２トレンチ
１１ ゲート絶縁膜
１２ ゲート電極
２１ 層間絶縁膜
２２ ドレイン電極
２３ ソース電極
２３ａ ソースコンタクト電極
２３ｂ ボディーコンタクト電極
２３ｃ トップ電極
１０６ａ 第１マスク
１０７ａ 下部窒化珪素膜
１０７ｂ 上部ＳｉＯ2膜
１０７ｃ 側壁保護膜
１１０ｂ 第２マスク。
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置およびその製造方法、特には、炭化珪素半導体(以降ＳｉＣと略記)あるいはＡｌＧａＮ系半導体を含むＩＩＩ族窒化物半導体などのワイドバンドギャップ半導体を用いるトレンチゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体（以降ＳｉＣともいう）あるいはＩＩＩ族窒化物半導体（以降、ＡｌＧａＮと略記する。ただし、ここで、ＡｌＧａＮとはＡｌＮとＧａＮとの混晶であるが、ＧａＮだけの場合も含む。）を用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性がある。ＳｉＣを用いた耐圧１〜１．２ｋＶ級のＭＩＳＦＥＴによって、５ｍΩｃｍ2以下のオン抵抗が得られており、これは、同じ耐圧クラスのシリコン半導体（以降Ｓｉと略記）製ＩＧＢＴに比較して、オン抵抗が半分以下である。今後、コストの低減と性能向上が進めば、インバーター部品としてＳｉ製ＩＧＢＴの大半を置き換える可能性も考えられる。
ＳｉＣやＡｌＧａＮ等を用いることでオン抵抗を大幅に低減できるのは、ＳｉＣやＡｌＧａＮ等がＳｉよりワイドバンドギャップを有して高い絶縁破壊電界を有するので、同じ耐圧を実現するために、耐圧層を薄く、また耐圧層のドーピング密度を高くすることにより抵抗をＳｉに比べて２桁以上低減することができるからである。
ＭＩＳＦＥＴ、ＩＧＢＴなどは、ｎ型である耐圧層とｐ型であるボディー領域の間のｐｎ接合によって、耐圧を維持している。さらにＭＩＳＦＥＴやＩＧＢＴにおけるボディー領域のドーピング量あるいは不純物密度は、耐圧よりもチャネル移動度や（ゲート）閾値電圧に大きく影響する。ボディー領域のドーピング量あるいは不純物密度が高すぎると、閾値電圧が不必要に高くなるとともに、チャネル移動度が著しく低下するので、好ましくない。この点からは、ＳｉＣ製やＡｌＧａＮ製ＭＩＳＦＥＴやＩＧＢＴにおけるボディー領域の不純物密度はＳｉの場合に比べてあまり高くすることができないという制約を受ける。
【０００３】
一方、耐圧層の不純物密度に関しては、同じ耐圧であれば、ＳｉＣやＡｌＧａＮ等の方が、Ｓｉよりも１〜２桁高い。したがって、特にＳｉＣやＡｌＧａＮ等の場合、耐圧層だけでなく、耐圧層との不純物密度差の小さいボディー領域にも、その分、空乏層が延びやすいという特徴がある。
ところで、ＳｉＣやＡｌＧａＮ等を用いたＭＩＳＦＥＴにおいては、耐圧層の抵抗が低減する結果、耐圧層以外の抵抗成分、すなわち、チャネル抵抗や、いわゆるＤＭＯＳ型構造の場合には、いわゆるＪＦＥＴ抵抗の比率が相対的に大きくなり、無視できない抵抗成分となる。ＪＦＥＴ抵抗成分については、いわゆるトレンチゲート構造を採用することにより除去することが知られている。もう一方のチャネル抵抗を下げる一方法としてはチャネル長を短くする方法が有効である。しかし、前記トレンチゲート構造の場合にチャネル長を短くするにはボディー領域の厚さを薄くする必要がある。ボディー領域の厚さを薄くすると、オフ電圧によりボディー領域がすべて空乏化するパンチスルー状態となり易く、ＳｉＣやＡｌＧａＮ等の有する高い絶縁破壊電界から期待される高耐圧特性に悪影響を及ぼす。
チャネル抵抗を下げる別の方法は、単位面積あたりのチャネル密度を増加させることである。一般に、パワーデバイスでは、主電流の流れる活性領域は、この活性領域内に配置されるユニットセルの集合体として構成される。各ユニットセルには必ずチャネルが含まれるので、一ユニットセル寸法を小さくする、言い換えるとユニットセルの繰り返し幅（セルピッチという）を狭くすれば、単位面積あたりのチャネル密度を増加することができる。つまり、チャネル抵抗を下げるにはセルピッチを縮小すればよい。
【０００４】
次に、前記セルピッチを縮小する方法について以下説明する。一般に、半導体デバイスの製造においてはフォトリソグラフィー工程が必須である。製造工程において複数回のフォトリソグラフィー工程が行われる場合に、前工程のフォトパターンに次工程のフォトパターンをマスク合わせするというプロセスが必要となる。一般に、このマスク合わせプロセスの回数が多くなると、マスク合わせ精度の低下が解像度に比べて無視できなくなる。たとえば、ある市販ｇ線ステッパーの場合、解像限界が１μｍなのに対して、最大で一回当り０．４〜０．８μｍのマスク合わせ誤差を生じる。最大値に範囲があるのは、装置限界は０．４μｍであるが、現実には、生産性を考えると０．８μｍ程度まで許容する必要があるためである。フォトリソグラフィー工程が１回（マスク合わせなし）であれば、セルピッチは最小でたとえば２μｍまで小さくすることができるが、フォトリソグラフィー工程が２回（マスク合わせ１回）であると、セルピッチは最小でたとえば３．６〜５．２μｍも必要となる。したがって、マスク合わせの回数が増えるほど、最小セルピッチを増大せざるを得なくなる。
一方、ＳｉやＧａＡｓなど用に設計された解像度の高い（高性能な）ステッパーあるいは類似装置（ステッパー等という）の場合、通常でマスク合わせ誤差の小さいマスク合わせ機構が組み込まれている。しかし、このような高性能なステッパー等は、短波長の光源を用いているため、焦点深度が浅いことが多い。ところが、ＳｉＣは特殊なバルク成長法の関係から、また、ＡｌＧａＮ等は主としてサファイア、ＳｉＣあるいはＳｉ基板にヘテロエピタキシャル成長によって形成される関係から、積層基板に大きく不均一な反りが発生し、前記のような高性能なステッパー等の浅い焦点深度では、１ショット内で全面に適切に露光ができない事態が生じ易い。したがって、別の技術的な進展により前述した積層基板の反りが改善されるまでの当面の間、焦点深度が深い、すなわち、多少の反りがあってもマスク合わせが可能な、ステッパーを用いざるを得ない。したがって、ＳｉＣあるいはＡｌＧａＮなどではセルピッチを縮小するためには、前述のような解像度の高いステッパー等を採用することができないので、マスク合わせ回数の少ない製造プロセスにして、合わせ誤差の累積による精度低下を小さくすることが望ましいのである。
【０００５】
Ｓｉ半導体のように、熱拡散法によって不純物ドーピングを行うことが可能な場合、たとえば、次のようなＳｉ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法によって、自己整合的にユニットセルの構造を形成することにより、マスク合わせ回数を減らすことのできる方法が知られている。
Ｓｉのウエハプロセスにおける前記セルピッチとトレンチ幅の具体例について、後でＳｉＣおよびＡｌＧａＮ等のプロセスの場合のセルピッチと比較するために、以下説明する。前記ｇ線ステッパーを用いる場合、トレンチ幅は、たとえば１μｍ（解像限界に一致する）であるが、製造工程における制約から、セルピッチはたとえば４μｍとなる。
前記製造工程における制約の詳細については、次に述べる図１３および図１４〜図１７に示すＳｉ製トレンチゲート型ＭＯＳＦＥＴの要部断面図およびその製造工程毎の要部断面図を参照して説明する。
図１４のＳｉウエハ（積層基板）の要部断面図に示すように、まず、バルクのｎ型Ｓｉ半導体基板１を用意する。この基板１の一方の主面（おもて面という）に、ｎ型で所定のドーピング量と層厚のＳｉエピタキシャル成長層を形成する。以降、基板１のように基板の後ろに符号１を付す場合はバルク基板であるサブストレートを言い、符号なしで単に半導体基板、積層基板、ウエハ、Ｓｉウエハ、ＳｉＣウエハなどと言う場合はサブストレートの上に機能層、機能領域を積層および形成した積層基板全体を言うこととする。次に、前記ｎ型のＳｉエピタキシャル成長層の表面から主電流の流れる活性領域部分にホウ素を熱拡散して、ｐ型であるボディー領域５を形成する。表面にボディー領域５が形成された前記ｎ型のＳｉエピタキシャル成長層のうち、前記ボディー領域の下層部分または残りの部分（ボディー領域５以外のＳｉエピタキシャル成長層部分）は、耐圧層３となる。続いて、このウエハのおもて面の全面に所定の膜厚の酸化膜を形成し、適宜パターニングしてマスク酸化膜１０１を形成する。ここで、マスク酸化膜１０１の幅および隣接するマスク酸化膜１０１との間隔は、望むのであれば、それぞれ用いるステッパーの解像限界まで小さくすることができ、それらの幅および間隔はたとえば１μｍである。ただし、本例においては、後の熱拡散の都合上、マスク酸化膜１０１の幅は少し広く、たとえば３μｍとしておく。前記マスク酸化膜の間隔１μｍと幅３μｍとを併せた４μｍが、以降の説明で作り込まれることになるユニットセルのセルピッチとなる。その後、マスク酸化膜１０１の間隔（開口部）のウエハ表面からリンをイオン注入し、熱処理することで、ソース領域６を形成する（図１５）。この際、イオン注入したリンが熱拡散するので、図１５の要部断面図に示すように、ソース領域６は主面に平行な方向（横方向ということもある）にも拡散しマスク酸化膜１０１の下に回りこむ。その回り込み幅は、たとえば１μｍである。また、一般的なイオン注入装置を用いてリンをイオン注入できる深さは、高々０．８μｍ程度であるが、熱拡散によって、ソース領域６の深さ（ｐｎ接合深さ）を、たとえば２μｍ程度にすることができる。
【０００６】
次に、同じマスク酸化膜１０１をエッチングマスクとして用い、Ｓｉウエハを表面から異方性エッチングして、図１６の要部断面図に示すように、耐圧層３に到達する深さのトレンチ１０を形成する。その後、図１７の要部断面図に示すように、トレンチ１０の内壁面にゲート絶縁膜１１を形成する。続いて、高ドープ（高ドーピング量または高不純物密度）の多結晶シリコンをＳｉウエハ全面に成膜して、ゲートパッド付近（図示せず）を保護した後、エッチバックすることにより、トレンチ１０の内部に所要の高さまでゲート電極１２を埋め込む。この結果、トレンチ内部のゲート電極１２はゲート絶縁膜１１を介してソース領域６とボディー領域５と耐圧層３とに対向することになる。
同様に、適宜ドープしたＳｉＯ2膜をＳｉウエハ全面に成膜して、適宜エッチバックすることにより、トレンチ１０内部の前記ゲート電極１２上に層間絶縁膜２１を埋め込む。図１７に示すように、ゲート電極１２の上端は、ソース領域６の下端と上端の間になければならない。また、層間絶縁膜２１は堆積法により形成するため、熱酸化膜よりも耐圧が低く、所定のゲート耐圧を得るために、ある程度の厚さが必要である。また、エッチバックの際の作製余裕（寸法的な余裕）も必要である。この作製余裕は、ゲート電極１２と同様に、もっぱらソース領域６の厚さによって与えられる。このような事情から、ソース領域６の厚さとして、前述のように２μｍ程度の厚みが必要となる。
【０００７】
最後に、Ｓｉウエハのおもて面と裏面について、それぞれ不要な堆積物等を除去した上で、それぞれ所定のソース電極２３とドレイン電極２２、およびゲートパッド電極（図示せず）を形成すると、図１３に示すＳｉ製のトレンチゲート型ＭＯＳＦＥＴが完成する。
前記図１３〜図１７を参照して説明した従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴおよびその製造方法の中で重要なことは、ユニットセルを形成するためのフォトリソグラフィー工程は、マスク酸化膜１０１をパターニングするための１回だけで済むことである。ポリシリコン層やＳｉＯ2膜をエッチバックする工程においては、ゲートパッド等を形成するためにフォトリソグラフィー工程を要するが、ユニットセルには位置を合わせるべきパターンがなく自己整合するので、パターン合わせ誤差に関係なくセルピッチ値を決めることができるのである。その結果、セルピッチを縮小することができる。
以上、説明したように、ユニットセルを自己整合的に形成することは、ユニットセルを形成するに必要なフォトリソグラフィー工程の回数を減らして形成できることを意味するので、同時にパターン合わせ誤差が少なくなることを意味する。このようにＳｉではイオン注入法と熱拡散法とを併せた不純物ドーピングが可能であるので、ユニットセルを自己整合的に形成することにより、パターン合わせ誤差を考慮する必要の無い製造方法とすることができるので、セルピッチを縮小することが容易となるのである。
【０００８】
しかし、ＳｉＣやＡｌＧａＮ等のワイドバンドギャップ半導体の場合には、ドナーやアクセプタとなる不純物の拡散係数が著しく小さいため、熱拡散法は高温すぎて量産的な生産方法としては非現実的であり、熱拡散法を生産ラインに取り入れることは困難であるので、Ｓｉと同様の製造方法によっては、ユニットセルを自己整合的に形成することはできない。すなわち、前述のように従来の自己整合的なユニットセルの形成のためには、選択的、または局所的な不純物ドーピングの際に、イオン注入法と熱拡散法を併せた不純物ドーピングにより得られる所定の不純物プロファイルを形成する必要があるからである。つまり、イオン注入法では横方向への不純物の拡散がほとんどないため、前記図１５と図１６で説明したＳｉウエハの断面パターンに示されるようなソース領域６とトレンチ１０の配置パターンを全く同一のマスクで（つまりパターン合わせ無しに）自己整合的に形成するプロセスを採用することはできないのである。
また、一般的なイオン注入装置を用いてイオン注入を行う場合には、ソース領域のイオン注入深さは、高々１μｍ以下である。そのため、ゲート電極１２と層間絶縁膜２１をエッチバックする際の作製余裕が足りないことが多い。したがって、ＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの場合には、従来、たとえば次のようなユニットセル構造およびその製造方法によらざるを得なかったのである。
【０００９】
図１８に、従来のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴにおけるユニットセルの要部断面図を示す。主要な構造は前記図１３に示したＳｉ製トレンチゲート型ＭＯＳＦＥＴと同様であるから、同様の構成要素には同一符号を付し、重複する説明を省略する。図１８において、前記図１３と異なる特徴的な点は、層間絶縁膜２１がトレンチ１０の上方にはみ出していることである。さらに、ソース電極２３は、層間絶縁膜２１に設けたコンタクトホール２０を充填することによりＳｉＣウエハ表面にオーム性接触している。またさらに、図１８では、前記図１３でボディー領域５がＳｉウエハ表面に露出する部分の表面層に相当する領域（符号なし）に、高ドープの第２導電型ボディーコンタクト領域７が設けられている。同様に、図１８では、前記図１３のソース領域６に相当する領域が、ソース領域６の表面層にあたる高ドープの第１導電型ソースコンタクト領域６ａと、下層部にあたる第１導電型ソース拡張領域６ｂとに分けられる構成となっている。前記ボディーコンタクト領域７の表面と前記ソースコンタクト領域６ａの表面は共通にソース電極２３がオーム性接触している。
ＳｉＣ製トレンチゲート型ＭＯＳＦＥＴにおけるトレンチ幅とセルピッチは、図１８と前記図１３では寸法的に正確な図面ではないので、図面上は同じ寸法に見えるが、実際に同じｇ線ステッパーを用いて製造するには、前述した前記図１３に示すＳｉの場合のセルピッチ４μｍより、少なくとも２５％増の５μｍにしなければならない。生産性を考えると、前記セルピッチは、さらに１７５％以上増の１１μｍになるように、トレンチ１０の間隔を広げて設計する必要がある。
【００１０】
従来のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの製造方法を、図１９〜図２２および図１８を参照して順を追って以下説明する。図１９のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴの要部断面図に示すように、ｎ型ＳｉＣ半導体基板１の一方の主面（おもて面という）に、エピタキシャル成長により全面に、ｎ型である所定のドーピング密度と膜厚を有する耐圧層３と、ｐ型である所定のドーピング密度と膜厚を有するボディー層をこの順にそれぞれ成膜する。前記ボディー層のドーピング密度は、図１８に示すボディー領域５のドーピング密度に一致する。この段階における前記ボディー層の膜厚は、ボディー領域５とボディーコンタクト領域７の厚さの和に一致する。
次に、前述のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造工程と同様に、フォトリソグラフィー工程において位置合わせに用いるマーカー（図示せず）を形成する。続いて、たとえば、プラズマＣＶＤによりＳｉＯ2膜を堆積し、前記Ｓｉと同様のフォトリソグラフィーによって、これを所定の開口部を有するようにパターニングして、ボディーコンタクト領域用のイオン注入マスクとする（図示せず）。この工程には、フォトリソグラフィー工程が必要である。続いて、ウエハをたとえば５００℃に加熱した上で、表面から０．４μｍ程度まで、アルミニウムをイオン注入する。イオン注入深さは、１価のアルミニウムを用いて一般的な４００ｋｅＶイオン注入装置で安定的に実現できる加速エネルギーによって概ね決まっている。次に、不活性ガス（少量のＳｉＨ4等を添加してもよい）中で所定の温度・時間で熱処理（活性化アニールという）を行って、イオン注入したアルミニウムを電気的に活性化させるとともに、注入損傷を回復する。ボディーコンタクト領域７の活性化アニールが終了した状態での要部断面図が前記図１９となる。
【００１１】
次に、同様の方法によって、ソースコンタクト領域６ａとソース拡張領域６ｂのためのイオン注入と活性化アニールを行う。ソースコンタクト領域６ａには、高ドープが可能なリンの１価イオンを用いて、表面から０．３５μｍ程度まで注入する。ソース拡張領域６ｂには、たとえば１〜２価の窒素イオンを用いて、０．８μｍ程度まで注入する。なお、ソースコンタクト領域６ａとソース拡張領域６ｂには、同一のマスクを用いることができ、活性化アニールも同時に行って差し支えない。ただし、前記ボディーコンタクト領域７との位置関係は、フォトリソグラフィーの位置合わせによって決まるので、最大の変位を生じた場合でも、平面視にてボディーコンタクト領域７がソースコンタクト領域６ａ内に完全に含まれて、無くなってしまうことのないように、適切に設計しなければならない。たとえば前記ｇ線ステッパーを用いる場合、ボディーコンタクト領域７の幅として、０．８〜１．６μｍ以上必要であり、パターン変換誤差を考えると１〜２μｍ以上とするのが安全である。ソースコンタクト領域６ａとソース拡張領域６ｂの活性化アニールが終了した状態での要部断面図を図２０に示す。
その後、前記Ｓｉ製トレンチゲート型ＭＯＳＦＥＴと同様に、たとえばＳｉＯ2膜からなる適切な開口部を有するエッチングマスク（図示せず）を用いて、図２１の要部断面図に示すように、トレンチ１０を形成する。この際、エッチングマスクに適切な開口部を設けるために、フォトリソグラフィー工程を必要とする。トレンチ１０の幅は、ゲート絶縁膜１１とゲート電極１２とを形成できる範囲内で、望む限り小さくしても差し支えない。トレンチ１０は、終端部を除き、平面視にて、ソースコンタクト領域６ａの内部になければならない。また、後に形成するコンタクトホール２０の端部は、平面視にて、トレンチ１０とボディーコンタクト領域７の間になければならない。したがって、ボディーコンタクト領域７の端部とコンタクトホール２０の端部、ならびにコンタクトホール２０の端部とトレンチ１０の端部は、たとえば前記ｇ線ステッパーを用いる場合、それぞれ、０．８〜１．６μｍ以上離す必要があり、パターン変換誤差を考えると１〜２μｍ以上離すのが安全である。以上により、セルピッチは、少なくとも５〜９μｍ以上必要であり、パターン変換誤差を考えると６〜１１μｍ以上とするのが安全である。トレンチ１０形成まで終了した状態の要部断面図を図２１に示す。
【００１２】
続いて、トレンチ１０の内壁面にゲート絶縁膜１１を形成した後、前記Ｓｉ製トレンチゲート型ＭＯＳＦＥＴと同様に、高ドープのポリシリコン層を堆積させ、続いてエッチバックして、ゲート電極１２をトレンチ１０内の所要の高さに埋め込む。その後、層間絶縁膜２１をウエハ全面に堆積するが、前記Ｓｉの場合と異なり、エッチバックは行わず、代わりに、層間絶縁膜２１にコンタクトホール２０を形成する。この際に、フォトリソグラフィーが必要である。平面視にてのボディーコンタクト領域７とトレンチ１０との位置関係については、前述したとおりである。コンタクトホール２０形成まで終了した状態の要部断面図を図２２に示す。
次に、たとえば、ニッケルとチタン膜を順にスパッタ成膜してパターニングする。ただし、パターニングの際に、セルには合わせるべきパターンはなく、セルの全面にニッケルとチタン膜（あるいはこれらとＳｉＣとの反応生成物）が残っていてもよい。すなわち、ソースコンタクト領域６ａとボディーコンタクト領域７の両方に、同じようにニッケルとチタン膜が接触していてもよい。これらの金属をパターニングする方法は、いくつかあるが、もっとも単純には、単にフォトリソグラフィーを行ったのち、エッチングするものである。別の方法として、熱処理を行ってＳｉＣと金属を反応させ、その後、未反応の金属を薬品に溶解して除去する、いわゆるサリサイド工程によりパターンを形成することもできる。その後、ウエハのおもて面をフォトレジスト等で保護し、裏面の不要な堆積物等を除去した後、裏面にたとえばニッケルとチタン膜を順にスパッタ成膜する。ウエハのおもて面のフォトレジストを除去した後、熱処理を行って、ドレイン電極２２およびソース電極２３とＳｉＣウエハ表面とのオーム性接触を得る。この際の前記熱処理温度はアルミニウムの融点（約６３０℃）よりも高い温度が好ましいとされる。したがって、ソース電極の最上層としてニッケルとチタン膜の上にアルミニウム膜を積層することが多い通常のＭＯＳＦＥＴでは、このアルミニウム膜を成膜する前に、前記熱処理を完了していなければならない。この後は、Ｓｉと同様に、アルミニウム膜等を適宜成膜してパターニングすることにより、ソース電極２３の残りの部分（図示されていないソース電極部分）および図示しないゲートパッド電極を形成する。ドレイン電極２２の残りの部分（図示されていないドレイン電極部分）もＳｉと同様に所定の金属を成膜して、前記図１８のＳｉＣ製トレンチゲート型ＭＯＳＦＥＴが完成する。
【００１３】
以上説明したＳｉＣ製トレンチゲート型ＭＯＳＦＥＴ以外に、よく知られた他のＳｉＣ半導体装置の製造方法の公知技術として次のものがある。ｐ型多結晶シリコン層および浅いｎ型多結晶シリコン層上に堆積したハードマスクを選択的にエッチングした残部分をマスクにして、前記ｐ型多結晶シリコン層中にｎ型不純物をイオン注入してｎ型多結晶シリコン層を形成する。次に側壁の材料となる膜を等方的に堆積して異方性エッチングを行い、前記ハードマスクの側面に側壁を形成し、ハードマスクおよび側壁をマスクとして前記ｎ型多結晶シリコン層をエッチングすることにより、自己整合的にｎ型多結晶シリコン層の幅を充分に狭くする方法が知られている（特許文献１）。
セルフアラインにより素子分離領域を形成することに関する記載がある（特許文献２）。多段リセス溝の形成を自己整合的に歩留まり良く製造することに関する記述がある（特許文献３、４）。第一のマスクを使ってウエットエッチングすることにより、２段溝構造を形成するリセス構造に関する記述がある（特許文献５）。自己整合型二重酸化物ＵＭＯＳＦＥＴに関する記載がある（特許文献６）。
【特許文献１】特開２００７−２７４９１号公報（要約、段落００１１）
【特許文献２】特開平４−２０９５４１号公報
【特許文献３】特開平３−１８４３３４号公報
【特許文献４】特開平４−２０６８３８号公報
【特許文献５】特開平４−１９６５４２号公報
【特許文献６】特表２００５−５０５１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
前述のように、ＳｉＣにあっては、主としてニッケルの作用により、高ドープｎ型であるソースコンタクト領域６ａ表面に対して良好なオーム性接触が得られるとともに、高ドープｐ型であるボディーコンタクト領域７表面に対してもオーム性接触が得られる（図２２）。
しかしながら、ニッケル膜を用いた場合には、ボディーコンタクト領域７表面に対するオーム性接触は、比較的高抵抗となるのが一般的である。用途によって、この高抵抗が問題になる場合は、ボディーコンタクト領域７表面に対して、チタン・アルミニウム合金膜にするなど、ソースコンタクト領域６ａ表面とは別の金属を接触させて、接触抵抗を小さくする必要がある。
ＡｌＧａＮ等の場合のオーム性接触は、さらに困難な状況であって、ｎ型領域表面に対してはチタンやアルミニウムによって良好なオーム性接触が得られるが、これらの金属によってｐ型領域表面に対してオーム性接触を得るのは容易ではない。
これらの問題に対して、フォトリソグラフィー技術も用いることにより、ソースコンタクト領域６ａと異なる金属電極をボディーコンタクト領域７に接触させてオーム性接触を改善することは可能ではあるが、その場合には、マスク合わせ余裕のために、セルピッチが著しく広がってしまう新たな問題が生ずる。たとえば前記ｇ線ステッパーを用いる場合、ソースコンタクト領域６ａとボディーコンタクト領域７に対して同じ金属を接触させる場合のセルピッチは前記のように２ミクロン（解像限界の２倍）とすることができるのに対し、前記のようにして異なる金属を接触させる場合には、セルピッチは最低でも３．６〜５．２ミクロン、パターン変換誤差を見込むと実際には４〜６ミクロン必要となる。したがって、セルピッチは２〜３倍に広がるという問題がある。
【００１５】
本発明は、前述した点に鑑みてなされたものであり、本発明の目的は、ワイドバンドギャップ半導体材料を用いた場合でも、オーム性接触を改善するとともに、熱拡散法による横方向拡散を利用せずにセルピッチを縮小することができ、オン抵抗を低減できるトレンチゲート型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明によれば、トレンチゲート型ＭＯＳ構造を自己整合方法によって形成することと、第１トレンチ１０ａを形成するために用いる第１絶縁膜と第２絶縁膜を有する第１マスクのうち、第１絶縁膜を第２トレンチ１０ｂを形成した後も残し、ソース電極２３のうちソースコンタクト領域６ａにのみ接するべき電極材料をリフトオフするために用いることにより、オーム性接触を改善するとともに、セルピッチを縮小してオン抵抗の小さいトレンチゲート型ＭＯＳＦＥＴの製造方法とすることによって、前記本発明の目的は達成される。
【発明の効果】
【００１７】
本発明によれば、ワイドバンドギャップ半導体材料を用いた場合でも、オーム性接触を改善するとともに、熱拡散法による横方向拡散を利用せずにセルピッチを縮小することができ、オン抵抗を低減できるトレンチゲート型半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明のトレンチゲート型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。たとえば、トレンチＩＧＢＴ等、他のトレンチゲート構造を有するＭＯＳ型半導体装置にも適用することができる。
図１〜図８は本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのユニットセルの要部断面図である。図９〜図１２は本発明の実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのユニットセルの要部断面図である。
【実施例１】
【００１９】
実施例１では、図１にセルの要部断面図を示すＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴについて説明する。ソース電極は第１金属電極であるソースコンタクト電極２３ａ、第２金属電極であるボディーコンタクト電極２３ｂ、上層のチタン、窒化チタン、アルミニウムなどの積層膜からなるトップ電極２３ｃとに分けられている。これらの積層金属膜全体で、通常のソース電極と同様の機能を発揮するものである。
ボディーコンタクト領域７はｐ型に対してオーム性接触を得やすくするため、たとえばマグネシウムと酸素を同時ドープすることにより、高ドープの表面密度を有する領域とすること、および／または、たとえばアルミニウム組成を成長方向に変化させることにより、量子井戸構造とすることができる。ｎ型のソースコンタクト領域６ａとｎ型のソース拡張領域６ｂは、たとえばシリコンをイオン注入して形成する。
ｎ型のソースコンタクト領域６ａは、たとえば深さが０．３μｍで、原子密度がたとえば２×１０20ｃｍ-3のボックスプロファイルであり、ｎ型のソース拡張領域６ｂは、トレンチ１０ａの底面からの深さがたとえば０．９μｍで、原子密度がたとえば５×１０18ｃｍ-3のボックスプロファイルとなるようにする。本実施例１においては、ゲート電極１２と層間絶縁膜２１をエッチバックするための製造余裕が足りないので、一般的ではないＭｅＶ級イオン注入装置を用いて、シリコンを０．９μｍ程度の深さまでイオン注入する。
【００２０】
基板１は、ＡｌＧａＮ（ＡｌＮとＧａＮとの混晶）等の自立基板であってもよいし、たとえばＳｉのようにＡｌＧａＮ等をヘテロエピタキシャル成長できるものであってもよい。また、仮に基板１がサファイア基板のように導電性でない場合には、従来知られているサファイア基板上に形成されるＩｎＧａＮの発光ダイオードと同様に、ドレイン電極２２を基板１のおもて面側に形成する構成にしてもよい。
以下では簡単のため、基板１はｎ型Ｓｉであって、適切なバッファ層を介して、耐圧層３以降のＡｌＧａＮ層がヘテロエピタキシャル成長されているものとして説明を続ける。図１のＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルピッチは、たとえば２μｍである。第１トレンチ１０ａの幅は、たとえば１μｍ（解像限界に一致する）、第２トレンチ１０ｂの幅は、たとえば０．６μｍとすることができる。なお、ｎ型とｐ型の導電型を入れ替えた層構成も可能であるが、ＳｉＣと同様、ＡｌＧａＮでも電子のほうが正孔よりも移動度が大きいので、主要なキャリアが電子であることが好まれ、したがって、前述の層構成とすることが好ましい。
このＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造方法を、図２〜図８と前記図１を参照して、順を追って説明する。まず、図２に示すように、Ｓｉ基板１の上に、耐圧層３、ボディー層５−１、ボディーコンタクト層７−１を順にＡｌＧａＮのヘテロエピタキシャル成長によりそれぞれ成膜する。ＡｌＧａＮの組成（ＡｌＮとＧａＮの比率）は、すべての層で同じであってもよいし、異なるものであってもよいが、以下では簡単のため、量子井戸構造を含むボディーコンタクト層７−１を除き、すべての層がＧａＮ層であるとして説明を続ける。
【００２１】
耐圧層３とボディー層５−１のドーピングと膜厚は、製造誤差を勘案して、所望の特性が得られるように適宜選択すべきものである。たとえば、６００Ｖ耐圧の場合、耐圧層３はドーピングがたとえば１．２×１０16ｃｍ-3で膜厚がたとえば７μｍ、ボディー層５−１はドーピングがたとえば２×１０17ｃｍ-3で、ボディー領域５の膜厚（ソース拡張領域６ｂと耐圧層３にはさまれた厚さをいい、チャネル長に一致する）がたとえば１．５μｍとなるように調整する。ボディーコンタクト層７−１の厚さは、エピタキシャル成長によって制御可能であって、この後の製造工程で不用意になくなってしまう危険性のない膜厚であれば、どのようなものであっても差し支えないが、たとえば０．５μｍとする。
次に、第１絶縁膜である窒化珪素膜（酸素や水素を含んでいてもよい）をウエハ全面に所定の膜厚、たとえば１μｍ堆積した上に、さらに第２絶縁膜であるＳｉＯ2膜を全面に成膜後、前記ＳｉＯ2膜と窒化珪素膜の両方を共通のパターンでエッチングして、第１マスク１０６ａを形成する。第１マスク１０６ａは、下部窒化珪素膜１０７ａと上部ＳｉＯ2膜１０７ｂからなる。第１マスクの下部窒化珪素膜１０７ａは、後でソースコンタクト電極２３ａをリフトオフするために利用されるので、ある程度の膜厚と、この後の熱処理に対する耐性は必要である。たとえば、熱リン酸に溶解するような、ソースコンタクト電極２３ａに対して選別的にエッチング除去できる材料であれば、他の膜であってもよい。
【００２２】
第１マスクの上部ＳｉＯ2膜１０７ｂは、ボディーコンタクト層７−１、ボディー層５−１を異方性エッチングして第１トレンチ１０ａと第２トレンチ１０ｂを形成するためのものであり、これらの目的のために十分な厚さがあればよく、たとえば１μｍもあれば、十分である。ただし、第１マスクの下部窒化珪素膜１０７ａと上部ＳｉＯ2膜１０７ｂを合わせて、ソース拡張領域６ｂに注入するイオン（たとえばシリコン）に対して十分なマスク材となる不純物密度と膜厚を有している必要がある。
続いて、図３に示すように、第１マスク１０６ａを用いてボディーコンタクト層７−１を異方性エッチングして、ボディー層５−１に到達する深さの第１トレンチ１０ａを形成する。前記ボディーコンタクト層７−１の残部は、ボディーコンタクト領域７となる。一般に、ＡｌＧａＮ層等の異方性エッチングには主としてＣｌ系ガスが用いられるが、窒化珪素膜は多少サイドエッチングを受けることがある。もし、サイドエッチング量が大きすぎるのであれば、第１トレンチ１０ａを形成するエッチングの前に、このあと説明する側壁保護膜１０７ｃと同様に、側壁保護膜を形成しておくことができる。
次に、図４に示すように、再びＳｉＯ2膜を全面に成膜後、ウエハ全面でＳｉＯ2膜を異方性エッチングして、少なくとも第１マスクの下部窒化珪素膜１０７ａの開口部の側壁に、ＳｉＯ2膜からなる側壁保護膜１０７ｃを形成する。この際、第１マスクの上部ＳｉＯ2膜１０７ｂの開口部の側壁および上面には、ＳｉＯ2膜が形成されてもよいし、形成されなくてもよいし、さらには第１マスクの上部ＳｉＯ2膜１０７ｂが一部エッチングされてもよい。側壁保護膜１０７ｃの厚さ（側方への長さをいう）は、たとえば０．１μｍもあれば十分である。
【００２３】
続いて、図５に示すように、第１マスク１０６ａと側壁保護膜１０７ｃをマスクとして、たとえばシリコンをボディー層５−１の表面にイオン注入する。次に、ウエハの全面に、熱処理を行う際に、表面荒れあるいは半導体表面の組成変化が問題となるのであれば、熱処理に先立って、シリコン酸化膜などの第２絶縁膜とＧａＮ層とに対して選別してエッチング除去できる窒化珪素などのキャップ材料を成膜した後、たとえば窒素雰囲気にて１３００℃で熱処理を行って、イオン注入したシリコンを活性化させることにより、ソースコンタクト領域６ａとソース拡張領域６ｂを形成する。ＳｉＣと違って、活性化アニールの温度が１３００℃でもよく、一方で第１マスクがＳｉＯ2膜であれば、１３５０℃程度まではマスクとしての機能を失うことはないので、この時点で活性化アニールを完了できる。もし、活性化アニールに１３５０℃を超える温度が必要であれば、ＳｉＣと同様に、ここでは必要に応じて変質を防ぐための熱処理を行うにとどめ、第２トレンチ１０ｂを形成して第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスクの上部ＳｉＯ2膜１０７ｂを除去した後に、あらためて活性化アニールを行えばよい。第１マスクの下部窒化珪素膜１０７ａだけであれば、成膜条件にもよるが、少なくとも１４００℃までは耐えられる。その後、たとえば熱リン酸に浸漬して、窒化珪素からなる前記キャップを除去する。
【００２４】
次に、図６に示すように、第１マスク１０６ａと側壁保護膜１０７ｃを残したまま、さらにウエハ全面にＳｉＯ2膜を成膜して、ウエハ全面でＳｉＯ2膜を異方性エッチングすることにより、少なくとも側壁保護膜１０７ｃの側面に、第２マスク１１０ｂを形成する。側壁保護膜１０７ｃと同様に、第１マスクの上部ＳｉＯ2膜１０７ｂの開口部の側壁および上面には、ＳｉＯ2膜が形成されてもよいし、形成されなくてもよいし、さらには第１マスクの上部ＳｉＯ2膜１０７ｂが一部エッチングされてもよい。第２マスク１１０ｂの厚さ（側方への長さをいう）は、たとえば０．１μｍとする。
続いて、第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスク１０６ａを用いて、ソースコンタクト領域６ａの表面から耐圧層３に達する深さに異方性エッチングして、第２トレンチ１０ｂを形成する（図７）。次に、たとえば希フッ酸に浸して、ＳｉＯ2膜からなる第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスクの上部ＳｉＯ2膜１０７ｂ（第２絶縁膜）を除去する。この際、第１マスクの下部窒化珪素膜１０７ａがなくなってしまわないように、処理条件には注意を要する。
次に、窒化珪素膜とＳｉＯ2膜を順次成膜して、少なくとも第２トレンチ１０ｂの側壁面と底面に、窒化珪素膜とＳｉＯ2膜からなるゲート絶縁膜１１を形成する。実際には、この際、第１トレンチ１０ａの側壁面と底面ならびに、第１マスクの下部窒化珪素膜１０７ａの側面と上面にも、窒化珪素膜とＳｉＯ2膜が成膜される。次に、高密度にホウ素をドープした多結晶シリコンをウエハ全面に成膜して、ゲートパッド（図示せず）付近を保護した後、エッチバックすることにより、第２トレンチ１０ｂ内にゲート電極１２を埋め込む。同様に、適宜ドープしたＳｉＯ2膜をウエハ全面に成膜して、適宜エッチバックすることにより、第２トレンチ１０ｂの内部に層間絶縁膜２１を埋め込む。この際、第１トレンチ１０ａの側壁面と底面ならびに、第１マスクの下部窒化珪素膜１０７ａの側面と上面に成膜されていたゲート絶縁膜１１のうち、ＳｉＯ2膜の部分は同時に除去される。その後、ごく短時間だけたとえば熱リン酸に浸すか、フッ素系・塩素系混合プラズマで異方性エッチングして、第１トレンチ１０ａの少なくとも底面に残っている窒化珪素膜を除去する。ただし、第１マスクの下部窒化珪素膜１０７ａがなくなってしまわないように、注意する。
【００２５】
続いて、図８に示すように、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着により、たとえば、チタンとパラジウムを、たとえば１０ナノメートルずつ、この順に成膜する。その後、熱リン酸に浸すと、第１マスクの下部窒化珪素膜１０７ａ（第１絶縁膜）が除去されるので、ボディーコンタクト領域７の上に成膜されたチタンとパラジウムがリフトオフされ、ソースコンタクト領域６ａの上に、ソースコンタクト電極２３ａが残る。
次に、フォトリソグラフィーによりセル付近のみを開口したレジストパターン（図示せず）を形成し、さらに、たとえばパラジウムを、たとえばＥＢ蒸着により成膜した後、有機溶媒に浸してレジストを除去すると、セル以外のパラジウムがリフトオフされ、図１に示すように、ボディーコンタクト領域７およびソースコンタクト領域６ａの上に、ボディーコンタクト電極２３ｂが残る。ソースコンタクト電極２３ａ上の金属はトップ電極２３ｃの一部となるので、わざわざ除去する必要はない。その後、たとえば８００℃にて窒素雰囲気で熱処理して、ソースコンタクト領域６ａとボディーコンタクト領域７に対してオーム性接触を得る。
その後、Ｓｉの場合のプロセスと同様に、たとえばチタン、窒化チタン、アルミニウムを順に積層してパターニングすることにより、トップ電極２３ｃ部分を形成する。最後に、Ｓｉと同様に、裏面側にドレイン電極２２を形成する。
【００２６】
以上により、図１に示すＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴが完成する。このように、本発明によれば、ｎ型領域表面とｐ型領域表面に対して異なる金属電極を接触させて良好なオーム性接触を得る金属電極構成としているにもかかわらず、自己整合的にセルの構造を形成できるので、セルピッチの縮小にも効果がある。
【実施例２】
【００２７】
実施例２では、図９にセルの要部断面図を示すＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴについて説明する。構成要素の多くは、前記実施例１と同様であるから、同一の構成要素には同一の番号を付し、重複する説明を省略する。本実施例２においては、ソース領域６は、第１トレンチ１０ａの少なくとも内部に、選択エピタキシャル成長により形成される（第１トレンチ１０ａの上にはみ出してもよい）。この場合、ソース領域６の厚さは、第１トレンチ１０ａの深さによって任意に決定できるので、前記実施例１のように一般的ではない高エネルギーイオン注入に頼らなくても、ゲート電極１２と層間絶縁膜２１をエッチバックする余裕を確保できることを特徴とする。前記実施例１と同じステッパー等を用いると、第１トレンチ１０ａの幅は、たとえば０．８μｍとなる。第２トレンチ１０ｂの幅は、前記実施例１と同じく、たとえば０．６μｍとなる。セルピッチは、前記実施例１と同じで、たとえば２μｍとなる。
このＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造方法を、図１０〜図１２と前記図９を参照し、順を追って説明する。大方は前記実施例１と同様であるから、前記実施例１と異なる部分を中心に説明する。まず、図１０に示すように、前述の実施例１と同様にＳｉ基板１の上に、耐圧層３、ボディー層５−１、ボディーコンタクト層７−１を順にＡｌＧａＮのヘテロエピタキシャル成長によりそれぞれ成膜する。
【００２８】
次に、窒化珪素膜およびＳｉＯ2膜をウエハ全面に成膜した後、パターニングして、第１マスク１０６ａのうち、それぞれ下部窒化珪素膜１０７ａおよび上部ＳｉＯ2膜１０７ｂとする。次に、再びＳｉＯ2膜を全面に成膜してエッチバックすることにより、少なくとも第１マスクの下部窒化珪素膜１０７ａの開口部の側壁に、ＳｉＯ2膜からなる側壁保護膜１０７ｃを形成する。側壁保護膜１０７ｃの厚さ（側方への長さをいう）は、たとえば０．１μｍとする。その後、側壁保護膜１０７ｃと第１マスク１０６ａを用いて、ＧａＮ層であるボディーコンタクト層の表面から異方性エッチングして、第１トレンチ１０ａを形成する。図１０は第１トレンチ１０ａを形成した後の図面であるので、ボディーコンタクト層を第１トレンチ１０ａにより区分した後のボディーコンタクト領域７を表示している。第１トレンチ１０ａのエッチングの深さは、所望するソース領域６の厚さに応じて決まり、たとえば１．５μｍである。
その後、図１１に示すように、第１マスク１０６ａと側壁保護膜１０７ｃをマスクとして、第１トレンチ１０ａの内部に選択エピタキシャル成長を行い、高ドープのｎ型のソース領域６を形成する。図１１では、ソース領域６の表面がボディーコンタクト領域７の表面と一致しているが、ソース領域６の表面は選択エピタキシャル成長の条件に依存し、必ずしもこのようにならなくてもよい。
【００２９】
続いて、図１２に示すように、第１マスク１０６ａと側壁保護膜１０７ｃを残したまま、さらに、ウエハ全面にＳｉＯ2膜を成膜して、ウエハ全面でＳｉＯ2膜を異方性エッチングすることにより、少なくとも側壁保護膜１０７ｃの側面に、第２マスク１１０ｂを形成する。第２マスク１１０ｂの厚さ（側方への長さをいう）は、たとえば０．１μｍとする。
続いて、第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスク１０６ａを用いて、ｎ型のソース領域６の表面から異方性エッチングして、第２トレンチ１０ｂを形成する。この後の工程は、前記実施例１と同様である。まず、たとえば希フッ酸に浸して、ＳｉＯ2膜からなる第２マスク１１０ｂと側壁保護膜１０７ｃと第１マスクの上部ＳｉＯ2膜１０７ｂを除去する。次に、窒化珪素膜とＳｉＯ2膜を順次成膜して、少なくとも第２トレンチ１０ｂの側壁面と底面に、窒化珪素膜とＳｉＯ2膜からなるゲート絶縁膜１１を形成する。その後、高ドープのポリシリコンを成膜・エッチバックして、第２トレンチ１０ｂにゲート電極１２を埋め込む。同様に、適宜ドープしたＳｉＯ2膜を成膜・エッチバックして、第２トレンチ１０ｂ内の、前記ゲート電極１２上に層間絶縁膜２１を埋め込む。
次に、第１トレンチ１０ａの少なくとも底面に残っている窒化珪素膜を除去する。続いて、ＥＢ蒸着により、たとえばチタンとパラジウムを、成膜する。その後、熱リン酸に浸して第１マスクの下部窒化珪素膜１０７ａを除去することにより、チタンとパラジウムをリフトオフして、ソースコンタクト電極２３ａを形成する。次に、たとえばパラジウムをリフトオフして、ボディーコンタクト電極２３ｂを形成する。続いて、熱処理を行って、ソースコンタクト領域６ａとボディーコンタクト領域７に対してオーム性接触を得る。その後、Ｓｉの場合のプロセスと同様に、トップ電極２３ｃ部分を形成する。最後に、Ｓｉと同様に、ドレイン電極２２を形成する。以上により、図９のＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴが完成する。
【００３０】
以上説明したように、本発明によれば、ｎ型とｐ型に対して異なる金属電極を接触させて良好なオーム性接触としているにもかかわらず、自己整合的にセルの構造を形成できるので、セルピッチの縮小およびオン抵抗の低減に役立つ。特に実施例２では、前記実施例１と比べて、高エネルギーイオン注入に頼らなくても、ゲート電極１２と層間絶縁膜２１をエッチバックする余裕を確保できる利点がある。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その８）を示す。
【図２】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その１）を示す。
【図３】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その２）を示す。
【図４】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その３）を示す。
【図５】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その４）を示す。
【図６】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その５）示す。
【図７】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その６）を示す。
【図８】本発明の実施例１にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その７）を示す。
【図９】実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴのセルの要部断面図（その４）を示す。
【図１０】実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造工程において、第１トレンチ１０ａの形成が終了した状態の要部断面図（その１）を示す。
【図１１】実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造工程において、ソース領域６の形成が終了した状態の要部断面図（その２）を示す。
【図１２】実施例２にかかるＡｌＧａＮ製トレンチゲート型ＭＯＳＦＥＴの製造工程において、ソース領域６の形成が終了した状態の要部断面図（その３）を示す。
【図１３】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法説明するためのセルの要部断面図（その５）を示す。
【図１４】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その１）を示す。
【図１５】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その２）を示す。
【図１６】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その３）を示す。
【図１７】従来のＳｉ製トレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その４）を示す。
【図１８】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その５）を示す。
【図１９】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その１）を示す。
【図２０】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その２）を示す。
【図２１】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その３）を示す。
【図２２】従来のＳｉＣトレンチゲート型ＭＯＳＦＥＴの製造方法を説明するためのセルの要部断面図（その４）を示す。
【符号の説明】
【００３２】
１ 基板
３ 耐圧層（ドリフト層）
５ ボディー領域
５−１ ボディー層
６ ソース領域
６ａ ソースコンタクト領域
６ｂ ソース拡張領域
７ ボディーコンタクト領域
７−１ ボディーコンタクト層
１０ａ 第１トレンチ
１０ｂ 第２トレンチ
１１ ゲート絶縁膜
１２ ゲート電極
２１ 層間絶縁膜
２２ ドレイン電極
２３ ソース電極
２３ａ ソースコンタクト電極
２３ｂ ボディーコンタクト電極
２３ｃ トップ電極
１０６ａ 第１マスク
１０７ａ 下部窒化珪素膜
１０７ｂ 上部ＳｉＯ2膜
１０７ｃ 側壁保護膜
１１０ｂ 第２マスク。
【特許請求の範囲】
【請求項１】
エピタキシャル成長させることが可能であるバルク基板の一方の主面に、それぞれ所要の比率のＡｌＮとＧａＮの混晶半導体を主要材料とする、第１導電型の耐圧層と第２導電型のボディー層と第２導電型のボディーコンタクト層とをこの順にエピタキシャル成長により積層する第一工程と、前記ボディーコンタクト層の表面に第１絶縁膜と、該第１絶縁膜と溶解液を異にする第２絶縁膜とをこの順に形成した後、異方性エッチングにより前記第１絶縁膜と第２絶縁膜とを貫通する第１開口部を形成して第１マスクとし、該第１マスクを用いて異方性エッチングにより前記第１開口部から前記ボディー層に達する深さの第１トレンチを形成する第二工程と、前記第１トレンチ内の前記第１絶縁膜側壁に該第１絶縁膜と溶解液を異にする第３絶縁膜を形成した後、前記第１トレンチ底部へソースコンタクト領域およびソース拡張領域を形成する第三工程と、第４絶縁膜を成膜し、前記第１トレンチ底部に異方性エッチングにより第２開口部を形成して第２マスクとし、該第２マスクを用いて異方性エッチングにより前記第２開口部から前記耐圧層に達する深さの第２トレンチを形成する第四工程と、前記第２絶縁膜を除去し、第２トレンチ内面に形成されるゲート絶縁膜を介してゲート電極と層間絶縁膜を埋め込み、ソースコンタクト領域表面に対してオーム性接触を与える第１金属電極膜を成膜した後、前記第１絶縁膜を除去すると同時に該第１絶縁膜上の前記第１金属電極膜をリフトオフして除去する第五工程と、前記ボディーコンタクト領域表面に対してオーム性接触を与える第２金属電極膜を成膜する第六工程をこの順に含むことを特徴とするトレンチゲート型半導体装置の製造方法。
【請求項２】
前記エピタキシャル成長させることが可能であるバルク基板が、ＡｌＧａＮ混晶半導体基板、シリコン半導体基板、サファイア基板のいずれかであることを特徴とする請求項１記載のトレンチゲート型半導体装置の製造方法。
【請求項３】
前記第１絶縁膜が窒化シリコン系絶縁膜であり、前記第２乃至第４絶縁膜がシリコン酸化膜であることを特徴とする請求項１または２記載のトレンチゲート型半導体装置の製造方法。
【請求項４】
前記第１金属電極膜が前記ソースコンタクト領域表面に接触する金属がチタンとパラジウムであり、前記第２金属電極膜が前記ボディーコンタクト領域表面と接触する金属がパラジウムであることを特徴とする請求項３記載のトレンチゲート型半導体装置の製造方法。
【請求項５】
前記第五工程における第１金属電極膜のリフトオフは、前記第１絶縁膜を熱リン酸により除去して行うことを特徴とする請求項４に記載のトレンチゲート型半導体装置の製造方法。
【請求項６】
前記所要の比率のＡｌＮとＧａＮの混晶半導体に換えて単独のＧａＮ半導体を用いることを特徴とする請求項１記載のトレンチゲート型半導体装置の製造方法。
【請求項７】
前記第１トレンチ底部へソースコンタクト領域およびソース拡張領域を形成する第三工程が、それぞれイオン注入により領域形成が行われるとともに、該イオン注入後、前記第２マスクとする第４絶縁膜を形成する前に、注入イオンの活性化熱処理が行われることを特徴とする請求項１記載のトレンチゲート型半導体装置の製造方法。
【請求項８】
前記活性化熱処理の温度が１３５０℃以下であることを特徴とする請求項７記載のトレンチゲート型半導体装置の製造方法。
【請求項９】
前記活性化熱処理の前に、前記第２絶縁膜とＡｌＮとＧａＮ混晶半導体材料に対してエッチングによる選別性を有する窒化珪素膜をキャップ材料として形成することを特徴とする請求項８記載のトレンチゲート型半導体装置の製造方法。
【請求項１０】
前記ボディーコンタクト領域が、オーム性接触が得られる所定の表面不純物密度を有するようにエピタキシャル成長の際の同時ドーピングにより形成される工程および／または当該所定の量子井戸構造を形成するように混晶組成が成長方向に制御される工程を有することを特徴とする請求項１記載のトレンチゲート型半導体装置の製造方法。
【請求項１１】
エピタキシャル成長させることが可能であるバルク基板の一方の主面に第１導電型の耐圧層と第２導電型のボディー層と高ドープであって選択的に載置される複数の第２導電型のボディーコンタクト領域とをこの順に備え、前記選択的に載置される複数のボディーコンタクト領域の間のボディー層の表面層に上層の第１導電型のソースコンタクト領域と下層の第１導電型のソース拡張領域とを有し、前記第１導電型のソースコンタクト領域の表面から、前記複数のボディーコンタクト領域間の距離より狭い幅と前記耐圧層に達する深さとを有するトレンチを有し、該トレンチの内面に設けられるゲート絶縁膜と、該ゲート絶縁膜を介して前記耐圧層、前記ボディー層および前記ソース拡張領域に対向するように埋設されるゲート電極と、前記ソースコンタクト領域表面と前記ボディーコンタクト領域表面とにオーム性接触を形成するソース電極とを有する半導体装置において、前記ソースコンタクト領域表面と前記ボディーコンタクト領域表面とにオーム性接触を形成するソース電極が、前記ソースコンタクト領域表面にオーム性接触する第１金属電極と、前記ボディーコンタクト領域表面にオーム性接触する第２金属電極とを有することを特徴とするトレンチゲート型半導体装置。
【請求項１２】
前記第２金属電極は、前記第１金属電極の上を覆っていることを特徴とする請求項１１に記載のトレンチゲート型半導体装置。
【請求項１３】
前記第２金属電極の上に積層される金属電極の最上層がアルミニウム電極であることを特徴とする請求項１２に記載のトレンチゲート型半導体装置。
【請求項１４】
前記ボディーコンタクト領域が、オーム性接触を得るに好適な量子井戸構造を含むことを特徴とする請求項１１記載のトレンチゲート型半導体装置。
【請求項１】
エピタキシャル成長させることが可能であるバルク基板の一方の主面に、それぞれ所要の比率のＡｌＮとＧａＮの混晶半導体を主要材料とする、第１導電型の耐圧層と第２導電型のボディー層と第２導電型のボディーコンタクト層とをこの順にエピタキシャル成長により積層する第一工程と、前記ボディーコンタクト層の表面に第１絶縁膜と、該第１絶縁膜と溶解液を異にする第２絶縁膜とをこの順に形成した後、異方性エッチングにより前記第１絶縁膜と第２絶縁膜とを貫通する第１開口部を形成して第１マスクとし、該第１マスクを用いて異方性エッチングにより前記第１開口部から前記ボディー層に達する深さの第１トレンチを形成する第二工程と、前記第１トレンチ内の前記第１絶縁膜側壁に該第１絶縁膜と溶解液を異にする第３絶縁膜を形成した後、前記第１トレンチ底部へソースコンタクト領域およびソース拡張領域を形成する第三工程と、第４絶縁膜を成膜し、前記第１トレンチ底部に異方性エッチングにより第２開口部を形成して第２マスクとし、該第２マスクを用いて異方性エッチングにより前記第２開口部から前記耐圧層に達する深さの第２トレンチを形成する第四工程と、前記第２絶縁膜を除去し、第２トレンチ内面に形成されるゲート絶縁膜を介してゲート電極と層間絶縁膜を埋め込み、ソースコンタクト領域表面に対してオーム性接触を与える第１金属電極膜を成膜した後、前記第１絶縁膜を除去すると同時に該第１絶縁膜上の前記第１金属電極膜をリフトオフして除去する第五工程と、前記ボディーコンタクト領域表面に対してオーム性接触を与える第２金属電極膜を成膜する第六工程をこの順に含むことを特徴とするトレンチゲート型半導体装置の製造方法。
【請求項２】
前記エピタキシャル成長させることが可能であるバルク基板が、ＡｌＧａＮ混晶半導体基板、シリコン半導体基板、サファイア基板のいずれかであることを特徴とする請求項１記載のトレンチゲート型半導体装置の製造方法。
【請求項３】
前記第１絶縁膜が窒化シリコン系絶縁膜であり、前記第２乃至第４絶縁膜がシリコン酸化膜であることを特徴とする請求項１または２記載のトレンチゲート型半導体装置の製造方法。
【請求項４】
前記第１金属電極膜が前記ソースコンタクト領域表面に接触する金属がチタンとパラジウムであり、前記第２金属電極膜が前記ボディーコンタクト領域表面と接触する金属がパラジウムであることを特徴とする請求項３記載のトレンチゲート型半導体装置の製造方法。
【請求項５】
前記第五工程における第１金属電極膜のリフトオフは、前記第１絶縁膜を熱リン酸により除去して行うことを特徴とする請求項４に記載のトレンチゲート型半導体装置の製造方法。
【請求項６】
前記所要の比率のＡｌＮとＧａＮの混晶半導体に換えて単独のＧａＮ半導体を用いることを特徴とする請求項１記載のトレンチゲート型半導体装置の製造方法。
【請求項７】
前記第１トレンチ底部へソースコンタクト領域およびソース拡張領域を形成する第三工程が、それぞれイオン注入により領域形成が行われるとともに、該イオン注入後、前記第２マスクとする第４絶縁膜を形成する前に、注入イオンの活性化熱処理が行われることを特徴とする請求項１記載のトレンチゲート型半導体装置の製造方法。
【請求項８】
前記活性化熱処理の温度が１３５０℃以下であることを特徴とする請求項７記載のトレンチゲート型半導体装置の製造方法。
【請求項９】
前記活性化熱処理の前に、前記第２絶縁膜とＡｌＮとＧａＮ混晶半導体材料に対してエッチングによる選別性を有する窒化珪素膜をキャップ材料として形成することを特徴とする請求項８記載のトレンチゲート型半導体装置の製造方法。
【請求項１０】
前記ボディーコンタクト領域が、オーム性接触が得られる所定の表面不純物密度を有するようにエピタキシャル成長の際の同時ドーピングにより形成される工程および／または当該所定の量子井戸構造を形成するように混晶組成が成長方向に制御される工程を有することを特徴とする請求項１記載のトレンチゲート型半導体装置の製造方法。
【請求項１１】
エピタキシャル成長させることが可能であるバルク基板の一方の主面に第１導電型の耐圧層と第２導電型のボディー層と高ドープであって選択的に載置される複数の第２導電型のボディーコンタクト領域とをこの順に備え、前記選択的に載置される複数のボディーコンタクト領域の間のボディー層の表面層に上層の第１導電型のソースコンタクト領域と下層の第１導電型のソース拡張領域とを有し、前記第１導電型のソースコンタクト領域の表面から、前記複数のボディーコンタクト領域間の距離より狭い幅と前記耐圧層に達する深さとを有するトレンチを有し、該トレンチの内面に設けられるゲート絶縁膜と、該ゲート絶縁膜を介して前記耐圧層、前記ボディー層および前記ソース拡張領域に対向するように埋設されるゲート電極と、前記ソースコンタクト領域表面と前記ボディーコンタクト領域表面とにオーム性接触を形成するソース電極とを有する半導体装置において、前記ソースコンタクト領域表面と前記ボディーコンタクト領域表面とにオーム性接触を形成するソース電極が、前記ソースコンタクト領域表面にオーム性接触する第１金属電極と、前記ボディーコンタクト領域表面にオーム性接触する第２金属電極とを有することを特徴とするトレンチゲート型半導体装置。
【請求項１２】
前記第２金属電極は、前記第１金属電極の上を覆っていることを特徴とする請求項１１に記載のトレンチゲート型半導体装置。
【請求項１３】
前記第２金属電極の上に積層される金属電極の最上層がアルミニウム電極であることを特徴とする請求項１２に記載のトレンチゲート型半導体装置。
【請求項１４】
前記ボディーコンタクト領域が、オーム性接触を得るに好適な量子井戸構造を含むことを特徴とする請求項１１記載のトレンチゲート型半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００９−２６６９８１（Ｐ２００９−２６６９８１Ａ）
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願番号】特願２００８−１１３３５２（Ｐ２００８−１１３３５２）
【出願日】平成２０年４月２４日（２００８．４．２４）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願日】平成２０年４月２４日（２００８．４．２４）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
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