バイアス回路
【課題】受信雑音性能の低下をともなうことなく簡易な構成により受信用トランジスタを過入力による破壊から防ぐことのできるバイアス回路を得る。
【解決手段】過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、受信用増幅器を構成する受信用トランジスタ２のゲート端子に接続されたゲートバイアス回路８と、受信用トランジスタ２のドレイン端子に接続されたドレインバイアス回路９とを備える。ゲートバイアス回路８は、過入力時における受信用トランジスタ２のゲート電流Ｉｇまたはゲート電圧Ｖｇの変化を検知して変化信号を生成する変化検知手段を有する。ドレインバイアス回路９は、過入力時の変化信号に応答して、受信用トランジスタ２に対するドレイン電圧Ｖｄを低減させる。
【解決手段】過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、受信用増幅器を構成する受信用トランジスタ２のゲート端子に接続されたゲートバイアス回路８と、受信用トランジスタ２のドレイン端子に接続されたドレインバイアス回路９とを備える。ゲートバイアス回路８は、過入力時における受信用トランジスタ２のゲート電流Ｉｇまたはゲート電圧Ｖｇの変化を検知して変化信号を生成する変化検知手段を有する。ドレインバイアス回路９は、過入力時の変化信号に応答して、受信用トランジスタ２に対するドレイン電圧Ｖｄを低減させる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、受信用増幅器として高周波半導体素子を用いたバイアス回路に関し、特に受信用増幅器への過入力時における破壊防止技術と過入力解消後の電気特性復帰速度の改善技術とに関するものである。
【背景技術】
【０００２】
従来から、レーダ受信モジュールのバイアス回路として、受信用トランジスタの前段に検波回路および振幅制限回路を設け、検波回路で検知された信号レベルを比較器で比較し、過入力時には受信用トランジスタに過入力が印加されないように保護を行う制御回路を備えたものが提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−１３０２８５号公報、第１図
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のバイアス回路は、上記特許文献１の構成によれば、受信用トランジスタの前段に検波回路および振幅制限回路を設けているので、検波回路および振幅制限回路の高周波通過損失により、受信機としての雑音性能が低下するという課題があった。また、比較器を含む複雑な回路を必要とするので、システム全体のコストが高くなるという課題があった。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、受信雑音性能の低下をともなうことなく簡易な構成により受信用トランジスタを過入力による破壊から防ぐことのできるバイアス回路を得ることを目的とする。また、また過入力が解消された後、定常動作に復帰するまでの時間を改善したバイアス回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るバイアス回路は、過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、受信用増幅器を構成する受信用トランジスタのゲート端子に接続されたゲートバイアス回路と、受信用トランジスタのドレイン端子に接続されたドレインバイアス回路と、を備え、ゲートバイアス回路は、過入力時における受信用トランジスタのゲート電流またはゲート電圧の変化を検知して変化信号を生成する変化検知手段を有し、ドレインバイアス回路は、過入力時の変化信号に応答して、受信用トランジスタに対するドレイン電圧を低減させるように構成されたものである。
【発明の効果】
【０００７】
この発明によれば、受信用増幅器を保護するバイアス回路において、過入力保護回路を用いない小型で簡易な構成により、雑音性能を損なうことなく過入力時における受信用増幅器の破壊を防ぐことができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係るバイアス回路を示す回路構成図である。
【図２】この発明の実施の形態２に係るバイアス回路を示す回路構成図である。
【図３】この発明の実施の形態３に係るバイアス回路を示す回路構成図である。
【図４】この発明の実施の形態４に係るバイアス回路を示す回路構成図である。
【図５】この発明の実施の形態５に係るバイアス回路を示す回路構成図である。
【図６】この発明の実施の形態６に係るバイアス回路を示す回路構成図である。
【図７】この発明の実施の形態６における計算例を示す説明図である。
【図８】この発明の実施の形態６における計算例である。
【図９】この発明の実施の形態７に係るバイアス回路の実装状態を示す平面図である。
【図１０】図９内の破線枠内を詳細に示す平面図である。
【図１１】この発明の実施の形態９における素子破壊電圧と最大耐電力との関係を示す説明図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１はこの発明の実施の形態１に係るバイアス回路を受信回路とともに示す回路構成図である。
図１において、この発明が適用される受信回路は、受信信号を取得する受信アンテナ１と、受信用増幅器を構成する受信用トランジスタ２と、バイアス線路を兼ねる整合回路３と、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタからなる高周波短絡キャパシタ４と、受信信号出力端子５と、を備えている。
【００１０】
この場合、受信信号を増幅する受信用トランジスタ２は、過入力保護回路を有していない。
受信用トランジスタ２において、ゲート端子は、受信アンテナ１および一方の整合回路３に接続され、ドレイン端子は、他方の整合回路３および受信信号出力端子５に接続され、ソース端子はグランドに接続されている。
各整合回路３の他端は、個別の高周波短絡キャパシタ４を介してグランドに接続されている。
【００１１】
また、この発明の実施の形態１に係るバイアス回路は、ゲートバイアス電圧Ｖｇｇ（＝−２［Ｖ］）が印加されるゲート電圧印加端子６と、ドレインバイアス電圧Ｖｄｄ（＝１０［Ｖ］）印加されるドレイン電圧印加端子７と、一方の整合回路３を介してゲート電圧Ｖｇをゲート端子に印加するゲートバイアス回路８と、他方の整合回路３を介してドレイン電圧Ｖｄをドレイン端子に印加するドレインバイアス回路９とを備えている。なお、上記（ ）内の値は一例の値であり、他の値をもとり得る。以下、同様である。
【００１２】
ゲートバイアス回路８は、自身に流れるゲート電流Ｉｇの変化を検知して変化信号を生成する変化検知手段（図１には示されていない）を含み、ドレインバイアス回路９をフィードバック制御可能に構成されている。
【００１３】
なお、以下の説明では、ゲートバイアス回路８およびドレインバイアス回路９に供給されるゲートバイアス電圧Ｖｇｇおよびドレインバイアス電圧Ｖｄｄと区別するために、実際にゲートバイアス回路８およびドレインバイアス回路９に印加されるバイアス電圧を、単に、ゲート電圧Ｖｇおよびドレイン電圧Ｖｄと称するものとする。
【００１４】
図１の受信回路の構成によれば、受信アンテナ１と受信用トランジスタ２とが直接的に接続されているので、受信アンテナ１で受信した信号に付加的な雑音を加えることなく、受信用トランジスタ２で信号増幅することが可能であり、優れた雑音性能を実現することができる。
【００１５】
また、図１のバイアス回路において、ゲートバイアス回路８およびドレインバイアス回路９は、それぞれ、高周波短絡キャパシタ４を介して接地されているので、受信用トランジスタ２および整合回路３から構成される受信増幅部に対して、高周波信号経路としては切り離されている。
したがって、ゲートバイアス回路８およびドレインバイアス回路９の中で発生する雑音信号が、受信用トランジスタ２で増幅されることはない。
【００１６】
次に、図１に示したこの発明の実施の形態１による過入力時の動作について説明する。
受信アンテナ１から受信用トランジスタ２に過入力信号が入力されると、受信用トランジスタ２のゲート電流が大きく変化する。
過入力時における受信用トランジスタ２のゲート電流Ｉｇは、ゲートバイアス回路８の中を通るので、ゲートバイアス回路８は、ゲート電流Ｉｇの変化を信号として出力し、ドレインバイアス回路９を制御する。
【００１７】
すなわち、ドレインバイアス回路９は、ゲートバイアス回路８からの変化信号に応答して、出力電圧値を切替えてドレイン電圧Ｖｄを低減させる。
これにより、過入力時には、受信用トランジスタ２に与えるドレイン電圧Ｖｄが低下されるので、受信用トランジスタ２が破壊するのを防ぐことができる。
【００１８】
また、一般に、過入力が解消されてから定常状態に復帰するまでに要する時間は、動作電圧が高い方が遅くなるが、図１の回路構成によれば、過入力時にはドレイン電圧Ｖｄが低減されているので、過入力が解消されてから定常状態に復帰するまでの時間を早くすることができ、ドレインラグに起因したリカバリタイムの遅延を解消することができる。
【００１９】
以上のように、この発明の実施の形態１（図１）に係るバイアス回路は、過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、受信用増幅器を構成する受信用トランジスタ２のゲート端子に接続されたゲートバイアス回路８と、受信用トランジスタ２のドレイン端子に接続されたドレインバイアス回路９と、を備えている。
【００２０】
ゲートバイアス回路８は、過入力時における受信用トランジスタ２のゲート電流Ｉｇまたはゲート電圧Ｖｇの変化を検知して変化信号を生成する変化検知手段を有し、ドレインバイアス回路９は、過入力時の変化信号に応答して、受信用トランジスタ２に対するドレイン電圧Ｖｄを低減させるように構成されている。
【００２１】
このように、過入力時における受信用トランジスタ２のゲート電流Ｉｇまたはゲート電圧Ｖｇの変化に応答して、ドレイン電圧Ｖｄが低下するように構成することにより、過入力保護回路を有さない受信用トランジスタ２においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００２２】
実施の形態２．
なお、上記実施の形態１（図１）では、ゲートバイアス回路８内の変化検知手段について具体的に言及しなかったが、図２のように、抵抗１０およびゲート電圧検知箇所Ｇを用いてもよい。
図２はこの発明の実施の形態２に係るバイアス回路を示す回路構成図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００２３】
図２において、この発明の実施の形態２に係るバイアス回路は、前述（図１）のゲートバイアス回路８として、抵抗１０およびゲート電圧検知箇所Ｇを備えている。
抵抗１０の一端には、ドレインバイアス回路９を制御するためのゲート電圧検知箇所Ｇが設けられている。
【００２４】
すなわち、抵抗１０は、ゲート電圧印加端子６と整合回路３との間に挿入され、ゲート電圧検知箇所Ｇは、抵抗１０と整合回路３との接続点に設けられており、抵抗１０およびゲート電圧検知箇所Ｇは、変化検知手段として機能する。
【００２５】
次に、図２に示したこの発明の実施の形態２による動作について説明する。
ここでは、ゲート電圧印加端子６に供給されるゲートバイアス電圧Ｖｇｇと、抵抗１０の抵抗値Ｒ（＝数１００Ω〜数ｋΩ）と、過入力時に抵抗１０に流れるゲート電流Ｉｇとの関係を考慮する。
まず、定常状態においては、ゲート電流Ｉｇが流れないので、ゲート電圧検知箇所Ｇのゲート電圧Ｖｇは、ゲートバイアス電圧Ｖｇｇと同一値になる。
【００２６】
一方、過入力によりゲート電流Ｉｇが流れると、抵抗１０において、電位降下（＝Ｒ×Ｉｇ）が生じるので、ゲート電圧検知箇所Ｇにおけるゲート電圧Ｖｇは、定常状態でのゲートバイアス電圧Ｖｇｇよりも電位降下（＝Ｒ×Ｉｇ）分だけ低下する。
【００２７】
したがって、過入力時におけるゲート電圧検知箇所Ｇの電圧低下を変化信号として生成し、ドレインバイアス回路９を制御することにより、過入力時に受信用トランジスタ２に与えるドレイン電圧Ｖｄを低下させて、受信用トランジスタ２が破壊するのを防ぐことができる。
【００２８】
また、この場合、過入力時の変化検知回路を、単一の抵抗１０のみで構成可能なので、回路構成を安価かつ小型にすることができる。
また、前述と同様に、抵抗１０で発生する雑音電力は、高周波短絡キャパシタ４を介して接地されることにより、受信用トランジスタ２および整合回路３から構成される受信増幅部に対して、高周波信号経路として切り離されているので、雑音性能を低下させることはない。
【００２９】
以上のように、この発明の実施の形態２（図２）によれば、ゲートバイアス回路内の変化検知手段は、受信用トランジスタ２のゲート端子に直列接続された抵抗１０を含み、受信用トランジスタ２のゲート電圧Ｖｇの変化として、過入力時に抵抗１０に流れるゲート電流Ｉｇの変化を検知する。
【００３０】
このように、過入力時に流れるゲート電流Ｉｇの変化を抵抗１０で検知して、ドレイン電圧Ｖｄを低減させることにより、過入力保護回路を有さない受信用トランジスタ２においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００３１】
実施の形態３．
なお、上記実施の形態１、２（図１、図２）では、ドレインバイアス回路９の具体的構成について言及しなかったが、図３のように、バッファ回路１２を用いてもよい。
図３はこの発明の実施の形態３に係るバイアス回路を示す回路構成図であり、前述（図１、図２参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００３２】
図３において、この発明の実施の形態３に係るバイアス回路は、前述（図２）のドレインバイアス回路９として、バッファ回路１２を備えている。
バッファ回路１２は、ゲート電圧検知箇所Ｇ（ゲートバイアス回路）からの入力電圧がゲートバイアス電圧Ｖｇｇ（＝−２［Ｖ］）と同一値の場合（正常時）には、ドレイン電圧Ｖｄとしてドレインバイアス電圧Ｖｄｄ（＝１０［Ｖ］）を出力し、入力電圧が前述の電圧降下分だけ低下した値（＝Ｖｇｇ−Ｒ×Ｉｇ）の場合（過入力時）には、バッファ回路１２は、ドレイン電圧Ｖｄとして０［Ｖ］を出力するように構成されている。
【００３３】
すなわち、バッファ回路１２から受信用トランジスタ２に対しては、定常状態時にはドレインバイアス電圧Ｖｄｄが供給され、過入力状態時には０［Ｖ］が供給される。
これにより、過入力時においても、受信用トランジスタ２が破壊するのを防ぐことができる。
【００３４】
以上のように、この発明の実施の形態３（図３）によれば、ドレインバイアス回路は、過入力時の変化信号が入力されるバッファ回路１２を含み、バッファ回路１２は、変化信号が入力された場合に、ドレイン電圧Ｖｄを通常のドレインバイアス電圧Ｖｄｄから０［Ｖ］に切替える。
【００３５】
このように、過入力時の変化信号に応答するバッファ回路１２でドレインバイアス回路を構成することにより、過入力保護回路を有さない受信用トランジスタ２においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００３６】
実施の形態４．
なお、上記実施の形態３（図３）では、バッファ回路１２の具体的構成について言及しなかったが、図４のように、ＣＭＯＳ回路により構成してもよい。
図４はこの発明の実施の形態４に係るバイアス回路を示す回路構成図であり、前述（図３参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００３７】
図４において、この発明の実施の形態４に係るバイアス回路は、前述（図３）のバッファ回路１２として、ディプリーション型のＮＭＯＳトランジスタ１３と、エンハンスメント型のＰＭＯＳトランジスタ１４と、からなるＣＭＯＳ回路を備えている。
ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４は、各動作閾値電圧が、ゲートバイアス電圧Ｖｇｇと電圧降下後の電圧値（＝Ｖｇｇ−Ｒ×Ｉｇ）との中間値となるように製造されている。
【００３８】
次に、図４に示したこの発明の実施の形態４による動作について説明する。
まず、ゲート電圧検知箇所Ｇのゲート電圧Ｖｇがゲートバイアス電圧Ｖｇｇ（定常状態）の場合には、ＮＭＯＳトランジスタ１３は導通状態（ＯＮ）、ＰＭＯＳトランジスタ１４は非導通状態（ＯＦＦ）である。
【００３９】
したがって、ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４（バッファ回路）から出力されるドレイン電圧Ｖｄは、ドレイン電圧印加端子７に供給されるドレインバイアス電圧Ｖｄｄと等しくなる。
【００４０】
一方、ゲート電圧検知箇所Ｇのゲート電圧ＶｇがＶｇｇ−Ｒ×Ｉｇ（過入力状態）の場合には、ＮＭＯＳトランジスタ１３は非導通、ＰＭＯＳトランジスタ１４は導通状態となり、ドレイン電圧Ｖｄは０［Ｖ］となる。
これにより、前述と同様に、受信用トランジスタ２が破壊するのを防ぐことができる。
【００４１】
以上のように、この発明の実施の形態４（図４）によれば、バッファ回路は、ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４からなるＣＭＯＳ回路により構成されているので、過入力保護回路を有さない受信用増幅器においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００４２】
実施の形態５．
なお、上記実施の形態４（図４）では、バッファ回路をＣＭＯＳ回路で構成したが、図５のように、直列接続された２段のインバータ回路で構成してもよい。
図５はこの発明の実施の形態５に係るバイアス回路を示す回路構成図であり、前述（図４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００４３】
図５において、この発明の実施の形態５に係るバイアス回路は、ドレインバイアス回路を構成するバッファ回路として、前述（図４）のＣＭＯＳ回路に代えて、直列接続された２段のインバータ回路を備えている。
【００４４】
２段のインバータ回路は、直列接続されたＦＥＴ（電界効果型トランジスタ）１６、１７と、ＦＥＴ１６、１７の各ドレイン端子に個別に接続された抵抗１８、１９と、により構成されている。
すなわち、ＦＥＴ１６および抵抗１８は、前段のインバータ回路を構成し、ＦＥＴ１７および抵抗１９は、後段のインバータ回路を構成している。
【００４５】
ＦＥＴ１６のドレイン端子は、抵抗１８を介して接地され、ＦＥＴ１６のソース端子は、制御電圧Ｖｐ（ＦＥＴのピンチオフ電圧＝−５［Ｖ］）が印加される制御電圧印加端子２０に接続されている。
【００４６】
ＦＥＴ１７のソース端子は接地され、ＦＥＴ１７のドレイン端子は、抵抗１９を介してドレイン電圧印加端子７に接続されるとともに、整合回路３を介して受信用トランジスタ２のドレイン端子に接続されている。
【００４７】
次に、図５に示したこの発明の実施の形態５による動作について説明する。
まず、定常状態において、ゲート電圧検知箇所Ｇで検知されるゲート電圧Ｖｇがゲートバイアス電圧Ｖｇｇ（＝−２［Ｖ］）を示す場合には、ＦＥＴ１６の入力電圧（ゲート電位）が制御電圧Ｖｐ（＝−５［Ｖ］：ソース電位）よりも高いので、ＦＥＴ１６は導通状態である。
【００４８】
したがって、ＦＥＴ１６および抵抗１８からなるインバータ回路の出力電圧Ｖｏは、制御電圧Ｖｐと等しくなる。
このとき、ＦＥＴ１７は、ピンチオフ状態（非導通）となるので、ＦＥＴ１７および抵抗１９からなるインバータ回路から出力されるドレイン電圧Ｖｄは、ドレインバイアス電圧Ｖｄｄ（＝１０［Ｖ］）と等しくなる。
【００４９】
一方、過入力状態において、ゲート電圧検知箇所Ｇのゲート電圧Ｖｇが電圧降下後の電圧値（＝Ｖｇｇ−Ｒ×Ｉｇ＜−１０［Ｖ］）を示す場合には、ＦＥＴ１６のゲート電位がソース電位（−５［Ｖ］）よりも十分低くなるので、ＦＥＴ１６は、ピンチオフ状態（非導通）となる。
【００５０】
したがって、ＦＥＴ１６および抵抗１８（前段のインバータ回路）の出力電圧Ｖｏが０［Ｖ］となるので、ＦＥＴ１７が導通状態となり、ＦＥＴ１６および抵抗１８（後段のインバータ回路）から出力されるドレイン電圧Ｖｄは、０［Ｖ］となる。
これにより、受信用トランジスタ２が破壊するのを防ぐことができる。
また、ＦＥＴ１６、１７としては、受信用トランジスタ２と同様のトランジスタが使用可能なので、化合物半導体を使用する場合、モノリシック集積化が容易になる。
【００５１】
以上のように、この発明の実施の形態５（図５）によれば、バッファ回路は、直列接続された２段のインバータ回路により構成されているので、過入力保護回路を有さない受信用増幅器においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００５２】
実施の形態６．
なお、上記実施の形態５（図５）では、２段のインバータ回路の各負荷素子を抵抗１８、１９で構成したが、図６のように、ゲート・ソース間が短絡されたＦＥＴ（バイアス用トランジスタ）２２、２３で構成してもよい。
図６はこの発明の実施の形態６に係るバイアス回路を示す回路構成図であり、前述（図５参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００５３】
図６において、この発明の実施の形態６に係るバイアス回路は、２段のインバータ回路の構成要素として、前述（図５）の抵抗１８、１９に代えて、ＦＥＴ（電界効果型トランジスタ）２２、２３を備えている。
ＦＥＴ２２、２３は、それぞれ、インバータ回路内の負荷トランジスタとして機能し、ＦＥＴ１６、１７とともに、２段のインバータ回路を構成している。
【００５４】
この発明の実施の形態６における動作は、前述の抵抗１８、１９が、それぞれ、ＦＥＴ２２、２３に置き換わったことを除けば、前述（図５）と同様である。
一般に、集積回路において、負荷トランジスタの方が、抵抗よりも小型に作ることができ、また、負荷トランジスタの方が、抵抗よりも非線形性が大きいので、導通・非道通の状態切替えにおける電圧設定の余裕度が大きくなる。
【００５５】
次に、図７および図８を参照しながら、この発明の実施の形態６における具体的な計算例について説明する。
図７はマイクロ波回路シミュレータを用いた計算結果の一例を示す説明図であり、図８は図７の計算結果を示す説明図である。
【００５６】
図７において、定常状態では、ゲート電流Ｉｇ＝０［ｍＡ］、ゲート電圧Ｖｇ＝−２［Ｖ］（＝Ｖｇｇ）であり、前段のインバータ回路（ＦＥＴ１６がオン、ＦＥＴ２２がオフ）の出力電圧Ｖｏ＝−５［Ｖ］（＝Ｖｐ）となり、後段のインバータ回路（ＦＥＴ１７がオフ、ＦＥＴ２３がオン）からのドレイン電圧Ｖｄ≒１０［Ｖ］（＝Ｖｄｄ）となる。
【００５７】
一方、過入力時には、ゲート電流Ｉｇ＝１０［ｍＡ］〜２０［ｍＡ］、ゲート電圧Ｖｇ（＝Ｖｇｇ−Ｒ×Ｉｇ）＜−１０［Ｖ］であり、前段のインバータ回路（ＦＥＴ１６がオフ、ＦＥＴ２２がオン）の出力電圧Ｖｏ＝０［Ｖ］となり、後段のインバータ回路（ＦＥＴ１７がオン、ＦＥＴ２３がオフ）からのドレイン電圧Ｖｄ≒０［Ｖ］となる。
【００５８】
このとき、ゲート電流Ｉｇ、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄは、たとえば、入力レベル（横軸）に対して、図８のように変動する。
図８の計算結果から明らかなように、２段のインバータ回路（ドレインバイアス回路）としてＦＥＴ１６、１７、２２、２３を用いることにより、２５［ｄＢｍ］以上（横軸参照）の過入力が入った場合に、受信用トランジスタ２のドレイン電圧Ｖｄを約１［Ｖ］まで低下させる効果が認められる。
【００５９】
これにより、過入力時においても、たとえば、ＧａＮ ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、または、ＧａＮ ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）からなる受信用トランジスタ２のドレイン電圧Ｖｄを自動的に低減して、ドレイン・ゲート間の電圧振幅を小さくすることができるので、受信用トランジスタ２の破壊を防ぐことができる。
【００６０】
以上のように、この発明の実施の形態６（図６）によれば、２段のインバータ回路の各負荷素子は、ゲート・ソース間が短絡されたＦＥＴ（バイアス用トランジスタ）２２、２３により構成されているので、過入力保護回路を有さない受信用トランジスタ２においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００６１】
実施の形態７．
なお、上記実施の形態６（図５）では、ドレインバイアス回路において２段のインバータ回路を構成するＦＥＴ１６、１７、２２、２３の実装構造について言及しなかったが、図９および図１０のように、受信用トランジスタ２とともに、同一基板上にモノリシック成形してもよい。
【００６２】
図９はこの発明の実施の形態７に係るバイアス回路の実装状態を示す平面図であり、前述（図６）の回路をモノリシック成形した例を示している。
また、図１０は図９内の破線枠内を詳細に示す平面図である。
【００６３】
図９、図１０において、前述（図６参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
この場合、各ＦＥＴ１６、１７、２２、２３は、ゲートフィンガ構造により形成されているものとする。
【００６４】
図９、図１０内の受信用トランジスタ２およびＦＥＴ１６、１７、２２、２３において、各太線は、それぞれのゲート端子を示している。また、ハッチング円は、スルーホールを示している。
【００６５】
以上のように、この発明の実施の形態７（図９、図１０）によれば、ゲートバイアス回路（ゲート電圧印加端子６、抵抗１０およびゲート電圧検知箇所Ｇ）と、ドレインバイアス回路（ドレイン電圧印加端子７、ＦＥＴ１６、１７、２２、２３および制御電圧印加端子２０）とは、受信回路（受信用トランジスタ２、整合回路３、高周波短絡キャパシタ４および受信信号出力端子５）とともに、同一基板２４上にモノリシック成形されている。
これにより、前述の効果に加えて、モノリシック成形により、バイアス回路全体の小型化を実現することができる。
【００６６】
実施の形態８．
なお、上記実施の形態７（図９、図１０）では、特に言及しなかったが、ＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）のゲート長は、受信用トランジスタ２のゲート長よりも長く設定してもよい。
【００６７】
一般に、ＦＥＴにおいて、良好な雑音性能を得るためには、ゲート長は短いことが望ましいが、ゲート長を短くするために微細加工を行うと、歩留まりが低下する可能性が高くなる。
【００６８】
そこで、受信用トランジスタ２については、良好な雑音性能を得るために、微細加工によりゲート長を短く設定するが、バイアス用トランジスタを構成するＦＥＴ１６、１７、２２、２３については、特に高速動作を必要としないので、微細加工（歩留まりの低下）を回避するために、受信用トランジスタ２よりもゲート長を長く設定する。
なお、ゲート長は、図９、図１０内の各ゲート端子（太線）の厚さ（数μｍ）であり、図中で明示することは困難である。
【００６９】
以上のように、この発明の実施の形態８によれば、各トランジスタをモノリシック成形する際に、高速動作を必要としないＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）のゲート長を、高速動作を必要とする受信用トランジスタ２のゲート長よりも長く設定したので、良好な雑音性能と歩留まりとを同時に実現することができる。
【００７０】
実施の形態９．
なお、上記実施の形態１〜８（図１〜図１０）では、特に言及しなかったが、図１１のように、受信用トランジスタ２、またはＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）として、窒化ガリウム（ＧａＮ）トランジスタを用いてもよい。
【００７１】
図１１はこの発明の実施の形態９におけるトランジスタ素子の破壊電圧Ｖｂｒと最大耐電力Ｐｍａｘとの関係を示す説明図であり、公知文献（たとえば、信学技法ＩＥＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＭＷ２００８−８４）に記載の特性図を引用している。
【００７２】
従来から、マイクロ波領域での受信用トランジスタ２には、ガリウム砒素（ＧａＡｓ）トランジスタが使用されているが、ガリウム砒素トランジスタは、耐圧が低いので過入力に弱いという問題がある。
一方、近年において開発が進められている窒化ガリウムトランジスタは、耐圧が高いので、ガリウム砒素トランジスタに比べて、さらに大きな過入力に耐えられる利点がある。
【００７３】
図１１から明らかなように、この発明の実施の形態９による窒化ガリウム（ＧａＮ）トランジスタを使用することにより、ガリウム砒素（ＧａＡｓ）トランジスタの場合（Ｐｍａｘ＜２０［ｄＢｍ］、Ｖｂｒ＝数［Ｖ］）に比べて、１００倍以上の高耐電力（Ｐｍａｘ＞４０［ｄＢｍ］、Ｖｂｒ＝１５０［Ｖ］）が得られることが分かる。
【００７４】
すなわち、窒化ガリウムトランジスタを使用することにより、過入力時における耐久電圧がさらに向上する。
特に、前述の実施の形態７のように、ＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）を、受信用トランジスタ２とともに同一基板２４上にモノリシック成形した場合には、すべてのトランジスタが同一構成となるので、製造上においても有効である。
【００７５】
以上のように、この発明の実施の形態９によれば、受信用トランジスタ２またはＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）が、窒化ガリウムトランジスタにより構成されているので、前述の効果に加えて、さらに大きな過入力に耐えられる利点がある。
【符号の説明】
【００７６】
１ 受信アンテナ、２ 受信用トランジスタ、３ 整合回路、４ 高周波短絡キャパシタ、５ 受信信号出力端子、６ ゲート電圧印加端子、７ ドレイン電圧印加端子、８ ゲートバイアス回路、９ ドレインバイアス回路、１０、１８、１９ 抵抗、１２ バッファ回路、１３ ＮＭＯＳトランジスタ、１４ ＰＭＯＳトランジスタ、１５ バイアス回路からのドレイン電圧供給箇所、１６、１７、２２、２３ ＦＥＴ（電界効果型トランジスタ）、２０ 制御電圧印加端子、２４ 同一基板、Ｇ ゲート電圧検知箇所、Ｉｇ ゲート電流、Ｖｄ ドレイン電圧、Ｖｄｄ ドレインバイアス電圧、Ｖｇ ゲート電圧、Ｖｇｇ ゲートバイアス電圧。
【技術分野】
【０００１】
この発明は、受信用増幅器として高周波半導体素子を用いたバイアス回路に関し、特に受信用増幅器への過入力時における破壊防止技術と過入力解消後の電気特性復帰速度の改善技術とに関するものである。
【背景技術】
【０００２】
従来から、レーダ受信モジュールのバイアス回路として、受信用トランジスタの前段に検波回路および振幅制限回路を設け、検波回路で検知された信号レベルを比較器で比較し、過入力時には受信用トランジスタに過入力が印加されないように保護を行う制御回路を備えたものが提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−１３０２８５号公報、第１図
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のバイアス回路は、上記特許文献１の構成によれば、受信用トランジスタの前段に検波回路および振幅制限回路を設けているので、検波回路および振幅制限回路の高周波通過損失により、受信機としての雑音性能が低下するという課題があった。また、比較器を含む複雑な回路を必要とするので、システム全体のコストが高くなるという課題があった。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、受信雑音性能の低下をともなうことなく簡易な構成により受信用トランジスタを過入力による破壊から防ぐことのできるバイアス回路を得ることを目的とする。また、また過入力が解消された後、定常動作に復帰するまでの時間を改善したバイアス回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るバイアス回路は、過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、受信用増幅器を構成する受信用トランジスタのゲート端子に接続されたゲートバイアス回路と、受信用トランジスタのドレイン端子に接続されたドレインバイアス回路と、を備え、ゲートバイアス回路は、過入力時における受信用トランジスタのゲート電流またはゲート電圧の変化を検知して変化信号を生成する変化検知手段を有し、ドレインバイアス回路は、過入力時の変化信号に応答して、受信用トランジスタに対するドレイン電圧を低減させるように構成されたものである。
【発明の効果】
【０００７】
この発明によれば、受信用増幅器を保護するバイアス回路において、過入力保護回路を用いない小型で簡易な構成により、雑音性能を損なうことなく過入力時における受信用増幅器の破壊を防ぐことができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係るバイアス回路を示す回路構成図である。
【図２】この発明の実施の形態２に係るバイアス回路を示す回路構成図である。
【図３】この発明の実施の形態３に係るバイアス回路を示す回路構成図である。
【図４】この発明の実施の形態４に係るバイアス回路を示す回路構成図である。
【図５】この発明の実施の形態５に係るバイアス回路を示す回路構成図である。
【図６】この発明の実施の形態６に係るバイアス回路を示す回路構成図である。
【図７】この発明の実施の形態６における計算例を示す説明図である。
【図８】この発明の実施の形態６における計算例である。
【図９】この発明の実施の形態７に係るバイアス回路の実装状態を示す平面図である。
【図１０】図９内の破線枠内を詳細に示す平面図である。
【図１１】この発明の実施の形態９における素子破壊電圧と最大耐電力との関係を示す説明図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１はこの発明の実施の形態１に係るバイアス回路を受信回路とともに示す回路構成図である。
図１において、この発明が適用される受信回路は、受信信号を取得する受信アンテナ１と、受信用増幅器を構成する受信用トランジスタ２と、バイアス線路を兼ねる整合回路３と、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタからなる高周波短絡キャパシタ４と、受信信号出力端子５と、を備えている。
【００１０】
この場合、受信信号を増幅する受信用トランジスタ２は、過入力保護回路を有していない。
受信用トランジスタ２において、ゲート端子は、受信アンテナ１および一方の整合回路３に接続され、ドレイン端子は、他方の整合回路３および受信信号出力端子５に接続され、ソース端子はグランドに接続されている。
各整合回路３の他端は、個別の高周波短絡キャパシタ４を介してグランドに接続されている。
【００１１】
また、この発明の実施の形態１に係るバイアス回路は、ゲートバイアス電圧Ｖｇｇ（＝−２［Ｖ］）が印加されるゲート電圧印加端子６と、ドレインバイアス電圧Ｖｄｄ（＝１０［Ｖ］）印加されるドレイン電圧印加端子７と、一方の整合回路３を介してゲート電圧Ｖｇをゲート端子に印加するゲートバイアス回路８と、他方の整合回路３を介してドレイン電圧Ｖｄをドレイン端子に印加するドレインバイアス回路９とを備えている。なお、上記（ ）内の値は一例の値であり、他の値をもとり得る。以下、同様である。
【００１２】
ゲートバイアス回路８は、自身に流れるゲート電流Ｉｇの変化を検知して変化信号を生成する変化検知手段（図１には示されていない）を含み、ドレインバイアス回路９をフィードバック制御可能に構成されている。
【００１３】
なお、以下の説明では、ゲートバイアス回路８およびドレインバイアス回路９に供給されるゲートバイアス電圧Ｖｇｇおよびドレインバイアス電圧Ｖｄｄと区別するために、実際にゲートバイアス回路８およびドレインバイアス回路９に印加されるバイアス電圧を、単に、ゲート電圧Ｖｇおよびドレイン電圧Ｖｄと称するものとする。
【００１４】
図１の受信回路の構成によれば、受信アンテナ１と受信用トランジスタ２とが直接的に接続されているので、受信アンテナ１で受信した信号に付加的な雑音を加えることなく、受信用トランジスタ２で信号増幅することが可能であり、優れた雑音性能を実現することができる。
【００１５】
また、図１のバイアス回路において、ゲートバイアス回路８およびドレインバイアス回路９は、それぞれ、高周波短絡キャパシタ４を介して接地されているので、受信用トランジスタ２および整合回路３から構成される受信増幅部に対して、高周波信号経路としては切り離されている。
したがって、ゲートバイアス回路８およびドレインバイアス回路９の中で発生する雑音信号が、受信用トランジスタ２で増幅されることはない。
【００１６】
次に、図１に示したこの発明の実施の形態１による過入力時の動作について説明する。
受信アンテナ１から受信用トランジスタ２に過入力信号が入力されると、受信用トランジスタ２のゲート電流が大きく変化する。
過入力時における受信用トランジスタ２のゲート電流Ｉｇは、ゲートバイアス回路８の中を通るので、ゲートバイアス回路８は、ゲート電流Ｉｇの変化を信号として出力し、ドレインバイアス回路９を制御する。
【００１７】
すなわち、ドレインバイアス回路９は、ゲートバイアス回路８からの変化信号に応答して、出力電圧値を切替えてドレイン電圧Ｖｄを低減させる。
これにより、過入力時には、受信用トランジスタ２に与えるドレイン電圧Ｖｄが低下されるので、受信用トランジスタ２が破壊するのを防ぐことができる。
【００１８】
また、一般に、過入力が解消されてから定常状態に復帰するまでに要する時間は、動作電圧が高い方が遅くなるが、図１の回路構成によれば、過入力時にはドレイン電圧Ｖｄが低減されているので、過入力が解消されてから定常状態に復帰するまでの時間を早くすることができ、ドレインラグに起因したリカバリタイムの遅延を解消することができる。
【００１９】
以上のように、この発明の実施の形態１（図１）に係るバイアス回路は、過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、受信用増幅器を構成する受信用トランジスタ２のゲート端子に接続されたゲートバイアス回路８と、受信用トランジスタ２のドレイン端子に接続されたドレインバイアス回路９と、を備えている。
【００２０】
ゲートバイアス回路８は、過入力時における受信用トランジスタ２のゲート電流Ｉｇまたはゲート電圧Ｖｇの変化を検知して変化信号を生成する変化検知手段を有し、ドレインバイアス回路９は、過入力時の変化信号に応答して、受信用トランジスタ２に対するドレイン電圧Ｖｄを低減させるように構成されている。
【００２１】
このように、過入力時における受信用トランジスタ２のゲート電流Ｉｇまたはゲート電圧Ｖｇの変化に応答して、ドレイン電圧Ｖｄが低下するように構成することにより、過入力保護回路を有さない受信用トランジスタ２においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００２２】
実施の形態２．
なお、上記実施の形態１（図１）では、ゲートバイアス回路８内の変化検知手段について具体的に言及しなかったが、図２のように、抵抗１０およびゲート電圧検知箇所Ｇを用いてもよい。
図２はこの発明の実施の形態２に係るバイアス回路を示す回路構成図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００２３】
図２において、この発明の実施の形態２に係るバイアス回路は、前述（図１）のゲートバイアス回路８として、抵抗１０およびゲート電圧検知箇所Ｇを備えている。
抵抗１０の一端には、ドレインバイアス回路９を制御するためのゲート電圧検知箇所Ｇが設けられている。
【００２４】
すなわち、抵抗１０は、ゲート電圧印加端子６と整合回路３との間に挿入され、ゲート電圧検知箇所Ｇは、抵抗１０と整合回路３との接続点に設けられており、抵抗１０およびゲート電圧検知箇所Ｇは、変化検知手段として機能する。
【００２５】
次に、図２に示したこの発明の実施の形態２による動作について説明する。
ここでは、ゲート電圧印加端子６に供給されるゲートバイアス電圧Ｖｇｇと、抵抗１０の抵抗値Ｒ（＝数１００Ω〜数ｋΩ）と、過入力時に抵抗１０に流れるゲート電流Ｉｇとの関係を考慮する。
まず、定常状態においては、ゲート電流Ｉｇが流れないので、ゲート電圧検知箇所Ｇのゲート電圧Ｖｇは、ゲートバイアス電圧Ｖｇｇと同一値になる。
【００２６】
一方、過入力によりゲート電流Ｉｇが流れると、抵抗１０において、電位降下（＝Ｒ×Ｉｇ）が生じるので、ゲート電圧検知箇所Ｇにおけるゲート電圧Ｖｇは、定常状態でのゲートバイアス電圧Ｖｇｇよりも電位降下（＝Ｒ×Ｉｇ）分だけ低下する。
【００２７】
したがって、過入力時におけるゲート電圧検知箇所Ｇの電圧低下を変化信号として生成し、ドレインバイアス回路９を制御することにより、過入力時に受信用トランジスタ２に与えるドレイン電圧Ｖｄを低下させて、受信用トランジスタ２が破壊するのを防ぐことができる。
【００２８】
また、この場合、過入力時の変化検知回路を、単一の抵抗１０のみで構成可能なので、回路構成を安価かつ小型にすることができる。
また、前述と同様に、抵抗１０で発生する雑音電力は、高周波短絡キャパシタ４を介して接地されることにより、受信用トランジスタ２および整合回路３から構成される受信増幅部に対して、高周波信号経路として切り離されているので、雑音性能を低下させることはない。
【００２９】
以上のように、この発明の実施の形態２（図２）によれば、ゲートバイアス回路内の変化検知手段は、受信用トランジスタ２のゲート端子に直列接続された抵抗１０を含み、受信用トランジスタ２のゲート電圧Ｖｇの変化として、過入力時に抵抗１０に流れるゲート電流Ｉｇの変化を検知する。
【００３０】
このように、過入力時に流れるゲート電流Ｉｇの変化を抵抗１０で検知して、ドレイン電圧Ｖｄを低減させることにより、過入力保護回路を有さない受信用トランジスタ２においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００３１】
実施の形態３．
なお、上記実施の形態１、２（図１、図２）では、ドレインバイアス回路９の具体的構成について言及しなかったが、図３のように、バッファ回路１２を用いてもよい。
図３はこの発明の実施の形態３に係るバイアス回路を示す回路構成図であり、前述（図１、図２参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００３２】
図３において、この発明の実施の形態３に係るバイアス回路は、前述（図２）のドレインバイアス回路９として、バッファ回路１２を備えている。
バッファ回路１２は、ゲート電圧検知箇所Ｇ（ゲートバイアス回路）からの入力電圧がゲートバイアス電圧Ｖｇｇ（＝−２［Ｖ］）と同一値の場合（正常時）には、ドレイン電圧Ｖｄとしてドレインバイアス電圧Ｖｄｄ（＝１０［Ｖ］）を出力し、入力電圧が前述の電圧降下分だけ低下した値（＝Ｖｇｇ−Ｒ×Ｉｇ）の場合（過入力時）には、バッファ回路１２は、ドレイン電圧Ｖｄとして０［Ｖ］を出力するように構成されている。
【００３３】
すなわち、バッファ回路１２から受信用トランジスタ２に対しては、定常状態時にはドレインバイアス電圧Ｖｄｄが供給され、過入力状態時には０［Ｖ］が供給される。
これにより、過入力時においても、受信用トランジスタ２が破壊するのを防ぐことができる。
【００３４】
以上のように、この発明の実施の形態３（図３）によれば、ドレインバイアス回路は、過入力時の変化信号が入力されるバッファ回路１２を含み、バッファ回路１２は、変化信号が入力された場合に、ドレイン電圧Ｖｄを通常のドレインバイアス電圧Ｖｄｄから０［Ｖ］に切替える。
【００３５】
このように、過入力時の変化信号に応答するバッファ回路１２でドレインバイアス回路を構成することにより、過入力保護回路を有さない受信用トランジスタ２においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００３６】
実施の形態４．
なお、上記実施の形態３（図３）では、バッファ回路１２の具体的構成について言及しなかったが、図４のように、ＣＭＯＳ回路により構成してもよい。
図４はこの発明の実施の形態４に係るバイアス回路を示す回路構成図であり、前述（図３参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００３７】
図４において、この発明の実施の形態４に係るバイアス回路は、前述（図３）のバッファ回路１２として、ディプリーション型のＮＭＯＳトランジスタ１３と、エンハンスメント型のＰＭＯＳトランジスタ１４と、からなるＣＭＯＳ回路を備えている。
ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４は、各動作閾値電圧が、ゲートバイアス電圧Ｖｇｇと電圧降下後の電圧値（＝Ｖｇｇ−Ｒ×Ｉｇ）との中間値となるように製造されている。
【００３８】
次に、図４に示したこの発明の実施の形態４による動作について説明する。
まず、ゲート電圧検知箇所Ｇのゲート電圧Ｖｇがゲートバイアス電圧Ｖｇｇ（定常状態）の場合には、ＮＭＯＳトランジスタ１３は導通状態（ＯＮ）、ＰＭＯＳトランジスタ１４は非導通状態（ＯＦＦ）である。
【００３９】
したがって、ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４（バッファ回路）から出力されるドレイン電圧Ｖｄは、ドレイン電圧印加端子７に供給されるドレインバイアス電圧Ｖｄｄと等しくなる。
【００４０】
一方、ゲート電圧検知箇所Ｇのゲート電圧ＶｇがＶｇｇ−Ｒ×Ｉｇ（過入力状態）の場合には、ＮＭＯＳトランジスタ１３は非導通、ＰＭＯＳトランジスタ１４は導通状態となり、ドレイン電圧Ｖｄは０［Ｖ］となる。
これにより、前述と同様に、受信用トランジスタ２が破壊するのを防ぐことができる。
【００４１】
以上のように、この発明の実施の形態４（図４）によれば、バッファ回路は、ＮＭＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４からなるＣＭＯＳ回路により構成されているので、過入力保護回路を有さない受信用増幅器においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００４２】
実施の形態５．
なお、上記実施の形態４（図４）では、バッファ回路をＣＭＯＳ回路で構成したが、図５のように、直列接続された２段のインバータ回路で構成してもよい。
図５はこの発明の実施の形態５に係るバイアス回路を示す回路構成図であり、前述（図４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００４３】
図５において、この発明の実施の形態５に係るバイアス回路は、ドレインバイアス回路を構成するバッファ回路として、前述（図４）のＣＭＯＳ回路に代えて、直列接続された２段のインバータ回路を備えている。
【００４４】
２段のインバータ回路は、直列接続されたＦＥＴ（電界効果型トランジスタ）１６、１７と、ＦＥＴ１６、１７の各ドレイン端子に個別に接続された抵抗１８、１９と、により構成されている。
すなわち、ＦＥＴ１６および抵抗１８は、前段のインバータ回路を構成し、ＦＥＴ１７および抵抗１９は、後段のインバータ回路を構成している。
【００４５】
ＦＥＴ１６のドレイン端子は、抵抗１８を介して接地され、ＦＥＴ１６のソース端子は、制御電圧Ｖｐ（ＦＥＴのピンチオフ電圧＝−５［Ｖ］）が印加される制御電圧印加端子２０に接続されている。
【００４６】
ＦＥＴ１７のソース端子は接地され、ＦＥＴ１７のドレイン端子は、抵抗１９を介してドレイン電圧印加端子７に接続されるとともに、整合回路３を介して受信用トランジスタ２のドレイン端子に接続されている。
【００４７】
次に、図５に示したこの発明の実施の形態５による動作について説明する。
まず、定常状態において、ゲート電圧検知箇所Ｇで検知されるゲート電圧Ｖｇがゲートバイアス電圧Ｖｇｇ（＝−２［Ｖ］）を示す場合には、ＦＥＴ１６の入力電圧（ゲート電位）が制御電圧Ｖｐ（＝−５［Ｖ］：ソース電位）よりも高いので、ＦＥＴ１６は導通状態である。
【００４８】
したがって、ＦＥＴ１６および抵抗１８からなるインバータ回路の出力電圧Ｖｏは、制御電圧Ｖｐと等しくなる。
このとき、ＦＥＴ１７は、ピンチオフ状態（非導通）となるので、ＦＥＴ１７および抵抗１９からなるインバータ回路から出力されるドレイン電圧Ｖｄは、ドレインバイアス電圧Ｖｄｄ（＝１０［Ｖ］）と等しくなる。
【００４９】
一方、過入力状態において、ゲート電圧検知箇所Ｇのゲート電圧Ｖｇが電圧降下後の電圧値（＝Ｖｇｇ−Ｒ×Ｉｇ＜−１０［Ｖ］）を示す場合には、ＦＥＴ１６のゲート電位がソース電位（−５［Ｖ］）よりも十分低くなるので、ＦＥＴ１６は、ピンチオフ状態（非導通）となる。
【００５０】
したがって、ＦＥＴ１６および抵抗１８（前段のインバータ回路）の出力電圧Ｖｏが０［Ｖ］となるので、ＦＥＴ１７が導通状態となり、ＦＥＴ１６および抵抗１８（後段のインバータ回路）から出力されるドレイン電圧Ｖｄは、０［Ｖ］となる。
これにより、受信用トランジスタ２が破壊するのを防ぐことができる。
また、ＦＥＴ１６、１７としては、受信用トランジスタ２と同様のトランジスタが使用可能なので、化合物半導体を使用する場合、モノリシック集積化が容易になる。
【００５１】
以上のように、この発明の実施の形態５（図５）によれば、バッファ回路は、直列接続された２段のインバータ回路により構成されているので、過入力保護回路を有さない受信用増幅器においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００５２】
実施の形態６．
なお、上記実施の形態５（図５）では、２段のインバータ回路の各負荷素子を抵抗１８、１９で構成したが、図６のように、ゲート・ソース間が短絡されたＦＥＴ（バイアス用トランジスタ）２２、２３で構成してもよい。
図６はこの発明の実施の形態６に係るバイアス回路を示す回路構成図であり、前述（図５参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
【００５３】
図６において、この発明の実施の形態６に係るバイアス回路は、２段のインバータ回路の構成要素として、前述（図５）の抵抗１８、１９に代えて、ＦＥＴ（電界効果型トランジスタ）２２、２３を備えている。
ＦＥＴ２２、２３は、それぞれ、インバータ回路内の負荷トランジスタとして機能し、ＦＥＴ１６、１７とともに、２段のインバータ回路を構成している。
【００５４】
この発明の実施の形態６における動作は、前述の抵抗１８、１９が、それぞれ、ＦＥＴ２２、２３に置き換わったことを除けば、前述（図５）と同様である。
一般に、集積回路において、負荷トランジスタの方が、抵抗よりも小型に作ることができ、また、負荷トランジスタの方が、抵抗よりも非線形性が大きいので、導通・非道通の状態切替えにおける電圧設定の余裕度が大きくなる。
【００５５】
次に、図７および図８を参照しながら、この発明の実施の形態６における具体的な計算例について説明する。
図７はマイクロ波回路シミュレータを用いた計算結果の一例を示す説明図であり、図８は図７の計算結果を示す説明図である。
【００５６】
図７において、定常状態では、ゲート電流Ｉｇ＝０［ｍＡ］、ゲート電圧Ｖｇ＝−２［Ｖ］（＝Ｖｇｇ）であり、前段のインバータ回路（ＦＥＴ１６がオン、ＦＥＴ２２がオフ）の出力電圧Ｖｏ＝−５［Ｖ］（＝Ｖｐ）となり、後段のインバータ回路（ＦＥＴ１７がオフ、ＦＥＴ２３がオン）からのドレイン電圧Ｖｄ≒１０［Ｖ］（＝Ｖｄｄ）となる。
【００５７】
一方、過入力時には、ゲート電流Ｉｇ＝１０［ｍＡ］〜２０［ｍＡ］、ゲート電圧Ｖｇ（＝Ｖｇｇ−Ｒ×Ｉｇ）＜−１０［Ｖ］であり、前段のインバータ回路（ＦＥＴ１６がオフ、ＦＥＴ２２がオン）の出力電圧Ｖｏ＝０［Ｖ］となり、後段のインバータ回路（ＦＥＴ１７がオン、ＦＥＴ２３がオフ）からのドレイン電圧Ｖｄ≒０［Ｖ］となる。
【００５８】
このとき、ゲート電流Ｉｇ、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄは、たとえば、入力レベル（横軸）に対して、図８のように変動する。
図８の計算結果から明らかなように、２段のインバータ回路（ドレインバイアス回路）としてＦＥＴ１６、１７、２２、２３を用いることにより、２５［ｄＢｍ］以上（横軸参照）の過入力が入った場合に、受信用トランジスタ２のドレイン電圧Ｖｄを約１［Ｖ］まで低下させる効果が認められる。
【００５９】
これにより、過入力時においても、たとえば、ＧａＮ ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、または、ＧａＮ ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）からなる受信用トランジスタ２のドレイン電圧Ｖｄを自動的に低減して、ドレイン・ゲート間の電圧振幅を小さくすることができるので、受信用トランジスタ２の破壊を防ぐことができる。
【００６０】
以上のように、この発明の実施の形態６（図６）によれば、２段のインバータ回路の各負荷素子は、ゲート・ソース間が短絡されたＦＥＴ（バイアス用トランジスタ）２２、２３により構成されているので、過入力保護回路を有さない受信用トランジスタ２においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
【００６１】
実施の形態７．
なお、上記実施の形態６（図５）では、ドレインバイアス回路において２段のインバータ回路を構成するＦＥＴ１６、１７、２２、２３の実装構造について言及しなかったが、図９および図１０のように、受信用トランジスタ２とともに、同一基板上にモノリシック成形してもよい。
【００６２】
図９はこの発明の実施の形態７に係るバイアス回路の実装状態を示す平面図であり、前述（図６）の回路をモノリシック成形した例を示している。
また、図１０は図９内の破線枠内を詳細に示す平面図である。
【００６３】
図９、図１０において、前述（図６参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
この場合、各ＦＥＴ１６、１７、２２、２３は、ゲートフィンガ構造により形成されているものとする。
【００６４】
図９、図１０内の受信用トランジスタ２およびＦＥＴ１６、１７、２２、２３において、各太線は、それぞれのゲート端子を示している。また、ハッチング円は、スルーホールを示している。
【００６５】
以上のように、この発明の実施の形態７（図９、図１０）によれば、ゲートバイアス回路（ゲート電圧印加端子６、抵抗１０およびゲート電圧検知箇所Ｇ）と、ドレインバイアス回路（ドレイン電圧印加端子７、ＦＥＴ１６、１７、２２、２３および制御電圧印加端子２０）とは、受信回路（受信用トランジスタ２、整合回路３、高周波短絡キャパシタ４および受信信号出力端子５）とともに、同一基板２４上にモノリシック成形されている。
これにより、前述の効果に加えて、モノリシック成形により、バイアス回路全体の小型化を実現することができる。
【００６６】
実施の形態８．
なお、上記実施の形態７（図９、図１０）では、特に言及しなかったが、ＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）のゲート長は、受信用トランジスタ２のゲート長よりも長く設定してもよい。
【００６７】
一般に、ＦＥＴにおいて、良好な雑音性能を得るためには、ゲート長は短いことが望ましいが、ゲート長を短くするために微細加工を行うと、歩留まりが低下する可能性が高くなる。
【００６８】
そこで、受信用トランジスタ２については、良好な雑音性能を得るために、微細加工によりゲート長を短く設定するが、バイアス用トランジスタを構成するＦＥＴ１６、１７、２２、２３については、特に高速動作を必要としないので、微細加工（歩留まりの低下）を回避するために、受信用トランジスタ２よりもゲート長を長く設定する。
なお、ゲート長は、図９、図１０内の各ゲート端子（太線）の厚さ（数μｍ）であり、図中で明示することは困難である。
【００６９】
以上のように、この発明の実施の形態８によれば、各トランジスタをモノリシック成形する際に、高速動作を必要としないＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）のゲート長を、高速動作を必要とする受信用トランジスタ２のゲート長よりも長く設定したので、良好な雑音性能と歩留まりとを同時に実現することができる。
【００７０】
実施の形態９．
なお、上記実施の形態１〜８（図１〜図１０）では、特に言及しなかったが、図１１のように、受信用トランジスタ２、またはＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）として、窒化ガリウム（ＧａＮ）トランジスタを用いてもよい。
【００７１】
図１１はこの発明の実施の形態９におけるトランジスタ素子の破壊電圧Ｖｂｒと最大耐電力Ｐｍａｘとの関係を示す説明図であり、公知文献（たとえば、信学技法ＩＥＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＭＷ２００８−８４）に記載の特性図を引用している。
【００７２】
従来から、マイクロ波領域での受信用トランジスタ２には、ガリウム砒素（ＧａＡｓ）トランジスタが使用されているが、ガリウム砒素トランジスタは、耐圧が低いので過入力に弱いという問題がある。
一方、近年において開発が進められている窒化ガリウムトランジスタは、耐圧が高いので、ガリウム砒素トランジスタに比べて、さらに大きな過入力に耐えられる利点がある。
【００７３】
図１１から明らかなように、この発明の実施の形態９による窒化ガリウム（ＧａＮ）トランジスタを使用することにより、ガリウム砒素（ＧａＡｓ）トランジスタの場合（Ｐｍａｘ＜２０［ｄＢｍ］、Ｖｂｒ＝数［Ｖ］）に比べて、１００倍以上の高耐電力（Ｐｍａｘ＞４０［ｄＢｍ］、Ｖｂｒ＝１５０［Ｖ］）が得られることが分かる。
【００７４】
すなわち、窒化ガリウムトランジスタを使用することにより、過入力時における耐久電圧がさらに向上する。
特に、前述の実施の形態７のように、ＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）を、受信用トランジスタ２とともに同一基板２４上にモノリシック成形した場合には、すべてのトランジスタが同一構成となるので、製造上においても有効である。
【００７５】
以上のように、この発明の実施の形態９によれば、受信用トランジスタ２またはＦＥＴ１６、１７、２２、２３（バイアス用トランジスタ）が、窒化ガリウムトランジスタにより構成されているので、前述の効果に加えて、さらに大きな過入力に耐えられる利点がある。
【符号の説明】
【００７６】
１ 受信アンテナ、２ 受信用トランジスタ、３ 整合回路、４ 高周波短絡キャパシタ、５ 受信信号出力端子、６ ゲート電圧印加端子、７ ドレイン電圧印加端子、８ ゲートバイアス回路、９ ドレインバイアス回路、１０、１８、１９ 抵抗、１２ バッファ回路、１３ ＮＭＯＳトランジスタ、１４ ＰＭＯＳトランジスタ、１５ バイアス回路からのドレイン電圧供給箇所、１６、１７、２２、２３ ＦＥＴ（電界効果型トランジスタ）、２０ 制御電圧印加端子、２４ 同一基板、Ｇ ゲート電圧検知箇所、Ｉｇ ゲート電流、Ｖｄ ドレイン電圧、Ｖｄｄ ドレインバイアス電圧、Ｖｇ ゲート電圧、Ｖｇｇ ゲートバイアス電圧。
【特許請求の範囲】
【請求項１】
過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、
前記受信用増幅器を構成する受信用トランジスタのゲート端子に接続されたゲートバイアス回路と、
前記受信用トランジスタのドレイン端子に接続されたドレインバイアス回路と、を備え、
前記ゲートバイアス回路は、過入力時における前記受信用トランジスタのゲート電流またはゲート電圧の変化を検知して変化信号を生成する変化検知手段を有し、
前記ドレインバイアス回路は、前記過入力時の変化信号に応答して、前記受信用トランジスタに対するドレイン出力電圧を低減させるように構成されたことを特徴とするバイアス回路。
【請求項２】
前記変化検知手段は、前記受信用トランジスタのゲート端子に直列接続された抵抗を含み、前記受信用トランジスタのゲート電圧の変化として、前記過入力時に前記抵抗に流れるゲート電流の変化を検知することを特徴とする請求項１に記載のバイアス回路。
【請求項３】
前記ドレインバイアス回路は、前記過入力時の変化信号が入力されるバッファ回路を含み、
前記バッファ回路は、前記変化信号が入力された場合に、出力電圧値を通常のドレイン電圧から０Ｖに切替えることを特徴とする請求項１または請求項２に記載のバイアス回路。
【請求項４】
前記バッファ回路は、ＣＭＯＳ回路により構成されたことを特徴とする請求項３に記載のバイアス回路。
【請求項５】
前記バッファ回路は、直列接続された２段のインバータ回路により構成されたことを特徴とする請求項３に記載のバイアス回路。
【請求項６】
前記２段のインバータ回路の各負荷素子は、ゲート・ソース間が短絡されたバイアス用トランジスタにより構成されたことを特徴とする請求項５に記載のバイアス回路。
【請求項７】
前記バイアス用トランジスタは、前記受信用トランジスタとともに、同一基板上にモノリシック成形されたことを特徴とする請求項６に記載のバイアス回路。
【請求項８】
前記バイアス用トランジスタのゲート長は、前記受信用トランジスタのゲート長よりも長く設定されたことを特徴とする請求項７に記載のバイアス回路。
【請求項９】
前記受信用トランジスタまたは前記バイアス用トランジスタは、窒化ガリウムトランジスタにより構成されたことを特徴とする請求項１から請求項８までのいずれか１項に記載のバイアス回路。
【請求項１】
過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、
前記受信用増幅器を構成する受信用トランジスタのゲート端子に接続されたゲートバイアス回路と、
前記受信用トランジスタのドレイン端子に接続されたドレインバイアス回路と、を備え、
前記ゲートバイアス回路は、過入力時における前記受信用トランジスタのゲート電流またはゲート電圧の変化を検知して変化信号を生成する変化検知手段を有し、
前記ドレインバイアス回路は、前記過入力時の変化信号に応答して、前記受信用トランジスタに対するドレイン出力電圧を低減させるように構成されたことを特徴とするバイアス回路。
【請求項２】
前記変化検知手段は、前記受信用トランジスタのゲート端子に直列接続された抵抗を含み、前記受信用トランジスタのゲート電圧の変化として、前記過入力時に前記抵抗に流れるゲート電流の変化を検知することを特徴とする請求項１に記載のバイアス回路。
【請求項３】
前記ドレインバイアス回路は、前記過入力時の変化信号が入力されるバッファ回路を含み、
前記バッファ回路は、前記変化信号が入力された場合に、出力電圧値を通常のドレイン電圧から０Ｖに切替えることを特徴とする請求項１または請求項２に記載のバイアス回路。
【請求項４】
前記バッファ回路は、ＣＭＯＳ回路により構成されたことを特徴とする請求項３に記載のバイアス回路。
【請求項５】
前記バッファ回路は、直列接続された２段のインバータ回路により構成されたことを特徴とする請求項３に記載のバイアス回路。
【請求項６】
前記２段のインバータ回路の各負荷素子は、ゲート・ソース間が短絡されたバイアス用トランジスタにより構成されたことを特徴とする請求項５に記載のバイアス回路。
【請求項７】
前記バイアス用トランジスタは、前記受信用トランジスタとともに、同一基板上にモノリシック成形されたことを特徴とする請求項６に記載のバイアス回路。
【請求項８】
前記バイアス用トランジスタのゲート長は、前記受信用トランジスタのゲート長よりも長く設定されたことを特徴とする請求項７に記載のバイアス回路。
【請求項９】
前記受信用トランジスタまたは前記バイアス用トランジスタは、窒化ガリウムトランジスタにより構成されたことを特徴とする請求項１から請求項８までのいずれか１項に記載のバイアス回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１０９７１２（Ｐ２０１２−１０９７１２Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５５７３６（Ｐ２０１０−２５５７３６）
【出願日】平成２２年１１月１６日（２０１０．１１．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１６日（２０１０．１１．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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