パワー素子を備えた半導体装置の製造方法
【課題】電子線照射等の後に行う水素アニール時に水素が十分にデバイスを構成する半導体のダメージ部分まで到達し、ダメージ回復が行えるようにすると共に、表面電極の劣化を抑制することができるようにする。
【解決手段】ＩＧＢＴが形成されたセル領域全面に形成された表面電極１１に含まれるバリアメタル１２の第１金属膜１２ａをチタン（Ｔｉ）ではなく、ニッケル（Ｎｉ）やコバルト（Ｃｏ）等のVIII族の金属材料により構成する。これにより、水素アニールの際に、電子線照射等によってダメージを受けたシリコン表面に水素が到達するようにできる。また、バリアメタル１２の第１金属膜１２ａを構成する金属材料が水素と結合しないようにできる。したがって、水素アニール時に水素が十分にシリコン表面のダメージ部分まで到達し、ダメージ回復が行えるようにすることができると共に、表面電極１１の劣化を抑制することができる。
【解決手段】ＩＧＢＴが形成されたセル領域全面に形成された表面電極１１に含まれるバリアメタル１２の第１金属膜１２ａをチタン（Ｔｉ）ではなく、ニッケル（Ｎｉ）やコバルト（Ｃｏ）等のVIII族の金属材料により構成する。これにより、水素アニールの際に、電子線照射等によってダメージを受けたシリコン表面に水素が到達するようにできる。また、バリアメタル１２の第１金属膜１２ａを構成する金属材料が水素と結合しないようにできる。したがって、水素アニール時に水素が十分にシリコン表面のダメージ部分まで到達し、ダメージ回復が行えるようにすることができると共に、表面電極１１の劣化を抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面電極がセル領域の全域を覆うように構成される縦型パワー素子を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、縦型のＩＧＢＴやパワーＭＯＳＦＥＴ等の縦型のパワー素子を備えた半導体装置では、パワー素子が形成されたセル領域の表面を全域覆うように表面電極（エミッタ電極もしくはソース電極）が形成される。この表面電極の電極材料としては、主にアルミニウム（Ａｌ）等が用いられる。しかしながら、アルミニウムを直接シリコン上に形成すると、アロイスパイク、すなわちアルミニウムとシリコンとの固相拡散による突起状の反応物が生成され、良好なオーミック接触が行えなくなる。このため、シリコンとアルミニウムとの間にバリアメタルを配置することでアロイスパイクが形成されることを防止している。バリアメタルとしては、一般的にはチタンと窒化チタンの二層構造（Ｔｉ／ＴｉＮ）等のようにチタンを含有する金属材料が採用されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２００７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング素子等が備えられる半導体装置では、ライフタイム調整を行ってデバイス特性を制御するために、デバイス形成後に電子線照射やＨｅ（ヘリウム）線照射、もしくはＸ線照射が行われる。このとき、電子線照射等によってシリコン表面にダメージを与え、デバイス特性に影響を与えるため、電子線照射等を行った後に、水素（Ｈ2）アニールを行うことでダメージ回復を行っている。
【０００５】
しかしながら、パワー素子のように、表面電極がセル領域の表面を全域覆うように形成された構造では、水素アニール時に水素がシリコン中のダメージ部に十分に届かず、十分にダメージ回復を行うことができない。これについて、図４を参照して説明する。
【０００６】
図４は、水素アニール時の様子を示した表面電極部分の断面図である。この図に示されるように、シリコンＪ１の表面にＴｉ膜Ｊ２とＴｉＮ膜Ｊ３およびＡｌ膜Ｊ４が順に積層されることで表面電極Ｊ５が構成されている。水素アニール時には、水素がＡｌ膜Ｊ４上からＴｉＮ膜Ｊ３およびＴｉ膜Ｊ２を通過することでシリコンＪ１に到達する。ところがシリコンＪ１の表面に形成されたＴｉ膜Ｊ２中のＴｉと水素とが結合してＴｉＨを形成するため、Ｔｉ膜Ｊ２中に水素が吸蔵され、水素がシリコンＪ１まで十分に到達しなくなる。
【０００７】
このため、シリコンＪ１中のダメージを十分に回復することができなくなる。また、水素が吸蔵されたＴｉ膜Ｊ２は、ＴｉＨとなることで脆化し、機械的強度が劣化してしまうという問題も発生する。
【０００８】
本発明は上記点に鑑みて、電子線照射等の後に行う水素アニール時に水素が十分にデバイスを構成する半導体のダメージ部分まで到達し、ダメージ回復が行えるようにすると共に、表面電極の劣化を抑制することができるパワー素子を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、不純物領域（３、５、６）に接触させられるバリアメタル（１２）を形成する工程と、バリアメタル（１２）を介して不純物領域（３、５、６）の上に形成されるアルミニウムを含む金属にて構成される電極膜（１３）を形成する工程とを行うことにより、バリアメタル（１２）および電極膜（１３）を有する表面電極（１１）を形成する工程と、表面電極（１１）を形成したのち、電子線照射、ヘリウム照射もしくはＸ線照射を行う照射工程と、照射工程の後で水素アニールを行う工程とを含み、バリアメタル（１２）を形成する工程では、不純物領域（３、５、６）に接触させられるVIII族の金属材料で構成される第１金属膜（１２ａ）を形成する工程を行うことを特徴としている。
【００１０】
このように、縦型のパワー素子が形成されたセル領域全面に形成された表面電極（１１）に含まれるバリアメタル（１２）の第１金属膜（１２ａ）をチタン（Ｔｉ）ではなく、VIII族の金属材料により構成している。このため、水素アニールの際に、電子線照射等によってダメージを受けたシリコン表面に水素が到達するようにできる。また、バリアメタル（１２）の第１金属膜（１２ａ）を構成する金属材料が水素と結合しないようにできる。したがって、電子線照射等の後に行う水素アニール時に水素が十分にシリコン表面のダメージ部分まで到達し、ダメージ回復が行えるようにすることができると共に、表面電極（１１）の劣化を抑制することができる縦型のパワー素子を備えた半導体装置を製造することができる。
【００１１】
例えば、請求項２に記載したように、第１金属膜（１２ａ）を形成する工程では、VIII族の金属材料として、ニッケルもしくはコバルトを用いることができる。
【００１２】
また、請求項３に記載したように、第１金属膜（１２ａ）を形成する工程の後、第１金属膜（１２ａ）をシリサイド化するための熱処理工程を行うようにすれば、より表面電極（１１）と不純物領域（３、５、６）との間の接触抵抗の低抵抗化を図ることが可能となる。
【００１３】
さらに、バリアメタル（１２）を単層構造とするのではなく、請求項４に記載したように、第１金属膜（１２ａ）の上に、窒化チタンにて構成される第２金属膜（１２ｂ）を形成することで多層構造としても良い。このように、窒化チタンにて構成される第２金属膜（１２ｂ）を備えることにより、バリアメタル（１２）の緻密性を向上させ、機械的強度を高くすることが可能となる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる縦型のパワー素子を備えた半導体装置の断面図である。
【図２】図１に示す縦型のパワー素子を備えた半導体装置の製造工程を示した断面図である。
【図３】水素アニール時の様子を示した表面電極部分の断面図である。
【図４】従来構造での水素アニール時の様子を示した表面電極部分の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかる縦型のパワー素子を備えた半導体装置として、ＩＧＢＴを備えた半導体装置の断面図を示す。以下、この図を参照して、本実施形態にかかるＩＧＢＴを備えた半導体装置について説明する。
【００１８】
図１に示す半導体装置は、ＩＧＢＴ等が備えられたセル領域とその外周を囲む外周領域に備えられた耐圧構造により構成されるが、図１ではセル領域の一部についてのみ図示してある。
【００１９】
図１に示されるように、ｐ+型コレクタ層１の表面に、ｐ+型コレクタ層１よりも低不純物濃度で構成されたｎ-型ドリフト層２が備えられている。例えば、ｐ+型コレクタ層１は、ｐ型不純物濃度が１×１０17〜１×１０20ｃｍ-3程度、ｎ-型ドリフト層２は、ｎ型不純物濃度が１×１０14ｃｍ-3程度に設定されている。
【００２０】
また、ｎ-型ドリフト層２の表層部には、ｐ型ベース領域３が形成されている。このｐ型ベース領域３は、例えば厚さが５μｍ程度、不純物濃度が１×１０17〜１×１０18ｃｍ-3程度とされている。
【００２１】
そして、このｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように、複数個のゲート用トレンチ４が形成され、このゲート用トレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、ゲート用トレンチ４は複数所定のピッチ（間隔）で形成されており、例えば、図１の奥行き方向（紙面垂直方向）において各ゲート用トレンチ４が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。
【００２２】
隣接するゲート用トレンチ４によってｐ型ベース領域３が複数に分割され、分割された各ｐ型ベース領域３の表層部において、ゲート用トレンチ４の側面に接するようにｎ+型エミッタ領域５が形成されていると共に、ゲート用トレンチ４の側面から離間した位置にボデーｐ層６が形成されている。ｎ+型エミッタ領域５は、ｐ型ベース領域３の最表面に形成されることで露出させられており、表面でのｎ型不純物濃度が１×１０20ｃｍ-3程度とされている。ボデーｐ層６は、ｎ+型エミッタ領域５よりも深い位置に形成されているが、表面でのｐ型不純物濃度が１×１０20ｃｍ-3程度とされている。これらｎ+型エミッタ領域５とボデーｐ層６はｐ型ベース領域３よりも高濃度とされている。
【００２３】
ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、ゲート用トレンチ４の側面に接するように配置されている。より詳しくは、ゲート用トレンチ４の長手方向に沿って棒状に延設され、ゲート用トレンチ４の先端よりも内側で終端した構造とされている。
【００２４】
各ゲート用トレンチ４内は、各ゲート用トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜７と、このゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極８とにより埋め込まれている。
【００２５】
これらのうち、各ゲート電極８は、図１とは別断面において互いに電気的に接続され、ＢＰＳＧなどで構成される層間絶縁膜９上に形成されたドープトＰｏｌｙ−Ｓｉ層（図示せず）などを通じてゲート配線（図示せず）に電気的に接続されている。
【００２６】
また、ＩＧＢＴ形成領域に形成されたゲート用トレンチ４とは異なる位置、具体的には各ゲート用トレンチ４の間には、コンタクト用トレンチ１０が形成されている。このコンタクト用トレンチ１０は、ゲート用トレンチ４よりも浅く、かつ、ｎ+型エミッタ領域５およびボデーｐ層６を貫通してボデーｐ層６の下方に位置しているｐ型ベース領域３に達する深さとされている。例えば、コンタクト用トレンチ１０は、深さが１〜１．５μｍ、幅が１〜１．５μｍとされる。
【００２７】
また、層間絶縁膜９やｎ+型エミッタ領域５の表面上およびコンタクト用トレンチ１０内を埋め込むように表面電極１１が形成されている。この表面電極１１は、ＩＧＢＴにおけるエミッタ電極として機能するものであり、ｎ+型エミッタ領域５に電気的に接続されていると共に、コンタクト用トレンチ１０を通じてボデーｐ層６およびｐ型ベース領域３とも電気的に接続されている。表面電極１１は、不純物濃度が高濃度であるｎ+型エミッタ領域５およびボデーｐ層６とはオーミック接触させられ、不純物濃度が低濃度であるｐ型ベース領域３とはショットキー接触させられている。
【００２８】
表面電極１１は、縦型のＩＧＢＴが形成されたセル領域全域を覆うように形成され、複数の金属膜の多層構造によって構成されている。具体的には、表面電極１１は、第１金属膜１２ａとこの表面に形成した第２金属膜１２ｂとによって構成されるバリアメタル１２と、バリアメタル１２を介してｎ+型エミッタ領域５およびボデーｐ層６に電気的に接続された第３金属膜１３とによって構成されている。第１金属膜１２ａは、VIII族の金属原子、例えばニッケル（Ｎｉ）やコバルト（Ｃｏ）等によって構成されている。第２金属膜１２ｂは、バリアメタル１２の緻密性を向上させ、機械的強度を高めるために備えられ、窒化チタン（ＴｉＮ）によって構成されている。第３金属膜１３は、アルミニウム（Ａｌ）によって構成されている。
【００２９】
さらに、ｐ+型コレクタ層１の裏面側には、裏面電極１４が形成されている。裏面電極１４は、ＩＧＢＴにおけるコレクタ電極として機能するものであり、ｐ+型コレクタ層１ａに対して共にオーミック接触させられている。
【００３０】
なお、図１中には示していないが、ＩＧＢＴが形成されたセル領域の周囲を囲む外周領域に備えられる耐圧構造としては、リサーフ層やガードリングなどがある。これらの耐圧構造が構成される外周領域の上には、上述したゲート電極８から引き回された配線およびパッド部等が形成され、これらの領域の内側に表面電極１１が備えられた構造となっている。このような構造により、本実施形態にかかるＩＧＢＴを備えた半導体装置が構成されている。
【００３１】
そして、ＩＧＢＴが形成されたセル領域におけるｐ型ベース領域３内やｎ-型ドリフト層２内に、電子線照射等によってライフタイムキラーが形成されることでライフタイム調整が行われている。また、第１金属膜１２ａに接触しているシリコン（ｎ+型エミッタ領域５、ボデーｐ層６およびｐ型ベース領域３等）にも水素アニール時に水素が到達しており、電子線照射等によるダメージが回復させられた状態となっている。
【００３２】
続いて、図１に示した本実施形態の縦型のＩＧＢＴを備えた半導体装置の製造方法について、図２に示す製造工程を示した断面図に基づいて説明する。なお、本実施形態のＩＧＢＴを備えた半導体装置の製造工程のうち、素子部における不純物層の形成工程やトレンチゲート構造の形成工程等、つまり表面電極形成工程よりも前の工程までは従来と同様であるため、素子部における不純物層の形成工程やトレンチゲート構造の形成工程終了後からの工程に関して主に説明する。
【００３３】
まず、従来と同様の手法によって、ｎ-型ドリフト層２の裏面にｐ+型コレクタ領域１を形成した半導体基板を用いて、ｎ-型ドリフト層２の表面にｐ型ベース領域３を形成したのち、イオン注入および活性化処理などによってｎ+型エミッタ領域５、ボデーｐ層６を形成する。そして、マスクを用いた選択エッチングによってゲート用トレンチ４を形成したのち、ゲート絶縁膜７およびゲート電極８の形成工程を行ったり、層間絶縁膜９の形成工程やコンタクト用トレンチ１０の形成工程を行う。そして、層間絶縁膜９の表面の丸め処理等を行う。これにより、図２（ａ）に示すように、表面電極１１が形成される前の段階まで完了する。そして、図２（ｂ）に示す表面電極形成工程を行う。
【００３４】
具体的には、まず、メタルスパッタによって第１金属膜１２ａを形成する。例えば、図示しないスパッタ装置のチャンバー内に層間絶縁膜６まで形成した試料を設置し、チャンバー内を室温としてアルゴン（Ａｒ）ガスを導入する。そして、アルゴンガスの圧力を７ｍｔｏｒｒ（０．９３Ｐａ）の減圧雰囲気とし、ＤＣパワーを３ｋＷとして、ニッケル（Ｎｉ）ターゲットとしたスパッタを行う。これにより、例えば５０ｎｍの膜厚でニッケル（Ｎｉ）で構成される第１金属膜１２ａを成膜することができる。
【００３５】
続いて、同じチャンバー内でのメタルスパッタによって第２金属膜１２ｂを形成する。例えば、チャンバー内における基板温度を２５０℃とし、アルゴンガスに加えて窒素（Ｎ2）を導入し、ＤＣパワーを６ｋＷとして、チタン（Ｔｉ）ターゲットとしたスパッタを行う。これにより、ターゲットとなるチタン表面がチャンバー内に発生した窒化ラジカルによって窒化された状態となるため、スパッタによって窒化チタン（ＴｉＮ）が打ち出され、第２金属膜１２ｂとして成膜される。これにより、例えば１００ｎｍの膜厚で窒化チタン（ＴｉＮ）で構成される第２金属膜１２ｂを成膜することができる。
【００３６】
さらに、同じチャンバー内でのメタルスパッタによって第３金属膜１３を成膜する。例えば、アルゴンガスを導入し、ＤＣパワーを調整すると共に基板温度を高温にし、アルミニウム（Ａｌ）をターゲットとしたスパッタを行う。例えば、まず基板温度を１５０℃、ＤＣパワーを１０ｋＷとして２μｍ成膜したのち、今度は基板温度を４２０℃、ＤＣパワーを２ｋＷとして１μｍ成膜し、さらに基板温度を４２０℃、ＤＣパワーを１０ｋＷとして２μｍ成膜することで、合計５μｍの膜厚で第３金属膜１３を成膜することができる。
【００３７】
このようにして、第１〜第３金属膜１２ａ、１２ｂ、１３にて構成された表面電極１１が形成される。次に、第３金属膜１３の表面にレジスト（図示せず）を成膜したのち、ホト工程によってレジストのうちの不要部分を開口させる。そして、レジストでマスクした状態で第１〜第３金属膜１２ａ、１２ｂ、１３をウェットエッチングによりパターニングする。その後、表面電極１１の表面のレジストを除去したのち、４５０℃、３０分間の熱処理を行うことでＡｌシンターを行う。
【００３８】
この後、図示しないが、ポリイミド等で構成される保護膜を表面電極１１の表面に成膜したのち保護膜をパターニングして表面電極１１のうちのパッド部を露出させる。そして、図２（ｃ）に示すように、電子線照射装置などを用いて、表面電極１１の上から電子線照射、Ｈｅ線照射もしくはＸ線照射を行うことで、ＩＧＢＴのライフタイム調整を行う。この電子線照射等によって表面電極１１の下地となるシリコン表面にダメージが与えられることになる。
【００３９】
このため、電子線照射等を行った後、アニール装置を用いて水素（Ｈ2）アニールを行うことでダメージ回復を行う。例えば、アニール装置内を３８０℃、水素ガスのみを導入しつつ２〜３Ｐａの減圧雰囲気とし、６０分間の水素アニールを行う。
【００４０】
図３は、この水素アニール時の様子を示した表面電極部分の断面図である。この図に示されるように、表面電極１１が形成された上から水素が入り込むことになるため、表面電極１１を構成する各種金属材料を経てシリコン表面に水素が到達することになる。しかしながら、本実施形態では、バリアメタル１２の第１金属膜１２ａをチタン（Ｔｉ）ではなくニッケル（Ｎｉ）やコバルト（Ｃｏ）等のVIII族の金属原子にて構成している。このため、第１金属膜１２ａ内に水素が吸蔵されることはなく、確実にシリコン表面まで水素が到達するようにできる。そして、第１金属膜１２ａを構成する金属材料と水素とが結合してしまわないため、第１金属膜１２ａを構成する金属材料が脆化してしまうことを抑制することも可能となる。
【００４１】
なお、この後、スパッタ装置内に半導体基板の裏面側を上方に向けた状態で設置したのち、アルミニウムをスパッタによって成膜することにより裏面電極１４を形成し、さらに例えば４５０℃、３０分間の熱処理を行うことでＡｌシンターを行う。これにより、図１に示したＩＧＢＴを備えた半導体装置が完成する。
【００４２】
以上説明したように、本実施形態の縦型のＩＧＢＴを備えた半導体装置では、ＩＧＢＴが形成されたセル領域全面に形成された表面電極１１に含まれるバリアメタル１２の第１金属膜１２ａをチタン（Ｔｉ）ではなく、ニッケル（Ｎｉ）やコバルト（Ｃｏ）等のVIII族の金属材料により構成している。このため、水素アニールの際に、電子線照射等によってダメージを受けたシリコン表面に水素が到達するようにできる。また、バリアメタル１２の第１金属膜１２ａを構成する金属材料が水素と結合しないようにできる。
【００４３】
したがって、電子線照射等の後に行う水素アニール時に水素が十分にシリコン表面のダメージ部分まで到達し、ダメージ回復が行えるようにすることができると共に、表面電極１１の劣化を抑制することができる縦型のパワー素子を備えた半導体装置を製造することができる。
【００４４】
（他の実施形態）
上記実施形態では、表面電極１１における電極膜を構成する第３金属膜１３の構成材料としてアルミニウムを用いているが、純粋なアルミニウムである必要は無く、アルミニウムに対してシリコンや銅などの添加物を含んだ材料であっても構わない。つまり、アルミニウム合金や純粋なアルミニウムなど、アルミニウムを含む金属材料によって電極膜となる第３金属膜１３が構成されていれば構わない。
【００４５】
また、上記実施形態では、表面電極１１のうちシリコン表面に形成される第１金属膜１２ａをニッケル（Ｎｉ）やコバルト（Ｃｏ）等のVIII族の金属材料により構成している場合について説明したが、熱処理によってこれらをシリコンと化合させ、金属シリサイドとしても構わない。
【００４６】
また、上記実施形態では、表面電極１１がセル領域全域に形成されるパワー素子の一例としてＩＧＢＴを例に挙げて説明したが、コレクタ領域１の導電型をｎ型にした縦型のパワーＭＯＳＦＥＴに対しても本発明を適用することができる。
【００４７】
さらに、上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とする半導体装置について説明したが、各導電型を反転させた構造としても良い。つまり、上記実施形態では、ｎチャネル型のＩＧＢＴを例に挙げたが、ｐチャネル型のＩＧＢＴであっても構わない。勿論、縦型のパワーＭＯＳＦＥＴに関しても、ｎチャネル型とｐチャネル型のいずれに対して本発明が適用されても良い。
【符号の説明】
【００４８】
１ ｐ+型コレクタ層
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ゲート用トレンチ
５ ｎ+型エミッタ領域
６ ボデーｐ層
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ コンタクト用トレンチ
１１ 表面電極
１２ バリアメタル
１２ａ 第１金属膜
１２ｂ 第２金属膜
１３ 第３金属膜（電極膜）
１４ 下部電極
【技術分野】
【０００１】
本発明は、表面電極がセル領域の全域を覆うように構成される縦型パワー素子を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、縦型のＩＧＢＴやパワーＭＯＳＦＥＴ等の縦型のパワー素子を備えた半導体装置では、パワー素子が形成されたセル領域の表面を全域覆うように表面電極（エミッタ電極もしくはソース電極）が形成される。この表面電極の電極材料としては、主にアルミニウム（Ａｌ）等が用いられる。しかしながら、アルミニウムを直接シリコン上に形成すると、アロイスパイク、すなわちアルミニウムとシリコンとの固相拡散による突起状の反応物が生成され、良好なオーミック接触が行えなくなる。このため、シリコンとアルミニウムとの間にバリアメタルを配置することでアロイスパイクが形成されることを防止している。バリアメタルとしては、一般的にはチタンと窒化チタンの二層構造（Ｔｉ／ＴｉＮ）等のようにチタンを含有する金属材料が採用されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２００７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング素子等が備えられる半導体装置では、ライフタイム調整を行ってデバイス特性を制御するために、デバイス形成後に電子線照射やＨｅ（ヘリウム）線照射、もしくはＸ線照射が行われる。このとき、電子線照射等によってシリコン表面にダメージを与え、デバイス特性に影響を与えるため、電子線照射等を行った後に、水素（Ｈ2）アニールを行うことでダメージ回復を行っている。
【０００５】
しかしながら、パワー素子のように、表面電極がセル領域の表面を全域覆うように形成された構造では、水素アニール時に水素がシリコン中のダメージ部に十分に届かず、十分にダメージ回復を行うことができない。これについて、図４を参照して説明する。
【０００６】
図４は、水素アニール時の様子を示した表面電極部分の断面図である。この図に示されるように、シリコンＪ１の表面にＴｉ膜Ｊ２とＴｉＮ膜Ｊ３およびＡｌ膜Ｊ４が順に積層されることで表面電極Ｊ５が構成されている。水素アニール時には、水素がＡｌ膜Ｊ４上からＴｉＮ膜Ｊ３およびＴｉ膜Ｊ２を通過することでシリコンＪ１に到達する。ところがシリコンＪ１の表面に形成されたＴｉ膜Ｊ２中のＴｉと水素とが結合してＴｉＨを形成するため、Ｔｉ膜Ｊ２中に水素が吸蔵され、水素がシリコンＪ１まで十分に到達しなくなる。
【０００７】
このため、シリコンＪ１中のダメージを十分に回復することができなくなる。また、水素が吸蔵されたＴｉ膜Ｊ２は、ＴｉＨとなることで脆化し、機械的強度が劣化してしまうという問題も発生する。
【０００８】
本発明は上記点に鑑みて、電子線照射等の後に行う水素アニール時に水素が十分にデバイスを構成する半導体のダメージ部分まで到達し、ダメージ回復が行えるようにすると共に、表面電極の劣化を抑制することができるパワー素子を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、不純物領域（３、５、６）に接触させられるバリアメタル（１２）を形成する工程と、バリアメタル（１２）を介して不純物領域（３、５、６）の上に形成されるアルミニウムを含む金属にて構成される電極膜（１３）を形成する工程とを行うことにより、バリアメタル（１２）および電極膜（１３）を有する表面電極（１１）を形成する工程と、表面電極（１１）を形成したのち、電子線照射、ヘリウム照射もしくはＸ線照射を行う照射工程と、照射工程の後で水素アニールを行う工程とを含み、バリアメタル（１２）を形成する工程では、不純物領域（３、５、６）に接触させられるVIII族の金属材料で構成される第１金属膜（１２ａ）を形成する工程を行うことを特徴としている。
【００１０】
このように、縦型のパワー素子が形成されたセル領域全面に形成された表面電極（１１）に含まれるバリアメタル（１２）の第１金属膜（１２ａ）をチタン（Ｔｉ）ではなく、VIII族の金属材料により構成している。このため、水素アニールの際に、電子線照射等によってダメージを受けたシリコン表面に水素が到達するようにできる。また、バリアメタル（１２）の第１金属膜（１２ａ）を構成する金属材料が水素と結合しないようにできる。したがって、電子線照射等の後に行う水素アニール時に水素が十分にシリコン表面のダメージ部分まで到達し、ダメージ回復が行えるようにすることができると共に、表面電極（１１）の劣化を抑制することができる縦型のパワー素子を備えた半導体装置を製造することができる。
【００１１】
例えば、請求項２に記載したように、第１金属膜（１２ａ）を形成する工程では、VIII族の金属材料として、ニッケルもしくはコバルトを用いることができる。
【００１２】
また、請求項３に記載したように、第１金属膜（１２ａ）を形成する工程の後、第１金属膜（１２ａ）をシリサイド化するための熱処理工程を行うようにすれば、より表面電極（１１）と不純物領域（３、５、６）との間の接触抵抗の低抵抗化を図ることが可能となる。
【００１３】
さらに、バリアメタル（１２）を単層構造とするのではなく、請求項４に記載したように、第１金属膜（１２ａ）の上に、窒化チタンにて構成される第２金属膜（１２ｂ）を形成することで多層構造としても良い。このように、窒化チタンにて構成される第２金属膜（１２ｂ）を備えることにより、バリアメタル（１２）の緻密性を向上させ、機械的強度を高くすることが可能となる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる縦型のパワー素子を備えた半導体装置の断面図である。
【図２】図１に示す縦型のパワー素子を備えた半導体装置の製造工程を示した断面図である。
【図３】水素アニール時の様子を示した表面電極部分の断面図である。
【図４】従来構造での水素アニール時の様子を示した表面電極部分の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかる縦型のパワー素子を備えた半導体装置として、ＩＧＢＴを備えた半導体装置の断面図を示す。以下、この図を参照して、本実施形態にかかるＩＧＢＴを備えた半導体装置について説明する。
【００１８】
図１に示す半導体装置は、ＩＧＢＴ等が備えられたセル領域とその外周を囲む外周領域に備えられた耐圧構造により構成されるが、図１ではセル領域の一部についてのみ図示してある。
【００１９】
図１に示されるように、ｐ+型コレクタ層１の表面に、ｐ+型コレクタ層１よりも低不純物濃度で構成されたｎ-型ドリフト層２が備えられている。例えば、ｐ+型コレクタ層１は、ｐ型不純物濃度が１×１０17〜１×１０20ｃｍ-3程度、ｎ-型ドリフト層２は、ｎ型不純物濃度が１×１０14ｃｍ-3程度に設定されている。
【００２０】
また、ｎ-型ドリフト層２の表層部には、ｐ型ベース領域３が形成されている。このｐ型ベース領域３は、例えば厚さが５μｍ程度、不純物濃度が１×１０17〜１×１０18ｃｍ-3程度とされている。
【００２１】
そして、このｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように、複数個のゲート用トレンチ４が形成され、このゲート用トレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、ゲート用トレンチ４は複数所定のピッチ（間隔）で形成されており、例えば、図１の奥行き方向（紙面垂直方向）において各ゲート用トレンチ４が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。
【００２２】
隣接するゲート用トレンチ４によってｐ型ベース領域３が複数に分割され、分割された各ｐ型ベース領域３の表層部において、ゲート用トレンチ４の側面に接するようにｎ+型エミッタ領域５が形成されていると共に、ゲート用トレンチ４の側面から離間した位置にボデーｐ層６が形成されている。ｎ+型エミッタ領域５は、ｐ型ベース領域３の最表面に形成されることで露出させられており、表面でのｎ型不純物濃度が１×１０20ｃｍ-3程度とされている。ボデーｐ層６は、ｎ+型エミッタ領域５よりも深い位置に形成されているが、表面でのｐ型不純物濃度が１×１０20ｃｍ-3程度とされている。これらｎ+型エミッタ領域５とボデーｐ層６はｐ型ベース領域３よりも高濃度とされている。
【００２３】
ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、ゲート用トレンチ４の側面に接するように配置されている。より詳しくは、ゲート用トレンチ４の長手方向に沿って棒状に延設され、ゲート用トレンチ４の先端よりも内側で終端した構造とされている。
【００２４】
各ゲート用トレンチ４内は、各ゲート用トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜７と、このゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極８とにより埋め込まれている。
【００２５】
これらのうち、各ゲート電極８は、図１とは別断面において互いに電気的に接続され、ＢＰＳＧなどで構成される層間絶縁膜９上に形成されたドープトＰｏｌｙ−Ｓｉ層（図示せず）などを通じてゲート配線（図示せず）に電気的に接続されている。
【００２６】
また、ＩＧＢＴ形成領域に形成されたゲート用トレンチ４とは異なる位置、具体的には各ゲート用トレンチ４の間には、コンタクト用トレンチ１０が形成されている。このコンタクト用トレンチ１０は、ゲート用トレンチ４よりも浅く、かつ、ｎ+型エミッタ領域５およびボデーｐ層６を貫通してボデーｐ層６の下方に位置しているｐ型ベース領域３に達する深さとされている。例えば、コンタクト用トレンチ１０は、深さが１〜１．５μｍ、幅が１〜１．５μｍとされる。
【００２７】
また、層間絶縁膜９やｎ+型エミッタ領域５の表面上およびコンタクト用トレンチ１０内を埋め込むように表面電極１１が形成されている。この表面電極１１は、ＩＧＢＴにおけるエミッタ電極として機能するものであり、ｎ+型エミッタ領域５に電気的に接続されていると共に、コンタクト用トレンチ１０を通じてボデーｐ層６およびｐ型ベース領域３とも電気的に接続されている。表面電極１１は、不純物濃度が高濃度であるｎ+型エミッタ領域５およびボデーｐ層６とはオーミック接触させられ、不純物濃度が低濃度であるｐ型ベース領域３とはショットキー接触させられている。
【００２８】
表面電極１１は、縦型のＩＧＢＴが形成されたセル領域全域を覆うように形成され、複数の金属膜の多層構造によって構成されている。具体的には、表面電極１１は、第１金属膜１２ａとこの表面に形成した第２金属膜１２ｂとによって構成されるバリアメタル１２と、バリアメタル１２を介してｎ+型エミッタ領域５およびボデーｐ層６に電気的に接続された第３金属膜１３とによって構成されている。第１金属膜１２ａは、VIII族の金属原子、例えばニッケル（Ｎｉ）やコバルト（Ｃｏ）等によって構成されている。第２金属膜１２ｂは、バリアメタル１２の緻密性を向上させ、機械的強度を高めるために備えられ、窒化チタン（ＴｉＮ）によって構成されている。第３金属膜１３は、アルミニウム（Ａｌ）によって構成されている。
【００２９】
さらに、ｐ+型コレクタ層１の裏面側には、裏面電極１４が形成されている。裏面電極１４は、ＩＧＢＴにおけるコレクタ電極として機能するものであり、ｐ+型コレクタ層１ａに対して共にオーミック接触させられている。
【００３０】
なお、図１中には示していないが、ＩＧＢＴが形成されたセル領域の周囲を囲む外周領域に備えられる耐圧構造としては、リサーフ層やガードリングなどがある。これらの耐圧構造が構成される外周領域の上には、上述したゲート電極８から引き回された配線およびパッド部等が形成され、これらの領域の内側に表面電極１１が備えられた構造となっている。このような構造により、本実施形態にかかるＩＧＢＴを備えた半導体装置が構成されている。
【００３１】
そして、ＩＧＢＴが形成されたセル領域におけるｐ型ベース領域３内やｎ-型ドリフト層２内に、電子線照射等によってライフタイムキラーが形成されることでライフタイム調整が行われている。また、第１金属膜１２ａに接触しているシリコン（ｎ+型エミッタ領域５、ボデーｐ層６およびｐ型ベース領域３等）にも水素アニール時に水素が到達しており、電子線照射等によるダメージが回復させられた状態となっている。
【００３２】
続いて、図１に示した本実施形態の縦型のＩＧＢＴを備えた半導体装置の製造方法について、図２に示す製造工程を示した断面図に基づいて説明する。なお、本実施形態のＩＧＢＴを備えた半導体装置の製造工程のうち、素子部における不純物層の形成工程やトレンチゲート構造の形成工程等、つまり表面電極形成工程よりも前の工程までは従来と同様であるため、素子部における不純物層の形成工程やトレンチゲート構造の形成工程終了後からの工程に関して主に説明する。
【００３３】
まず、従来と同様の手法によって、ｎ-型ドリフト層２の裏面にｐ+型コレクタ領域１を形成した半導体基板を用いて、ｎ-型ドリフト層２の表面にｐ型ベース領域３を形成したのち、イオン注入および活性化処理などによってｎ+型エミッタ領域５、ボデーｐ層６を形成する。そして、マスクを用いた選択エッチングによってゲート用トレンチ４を形成したのち、ゲート絶縁膜７およびゲート電極８の形成工程を行ったり、層間絶縁膜９の形成工程やコンタクト用トレンチ１０の形成工程を行う。そして、層間絶縁膜９の表面の丸め処理等を行う。これにより、図２（ａ）に示すように、表面電極１１が形成される前の段階まで完了する。そして、図２（ｂ）に示す表面電極形成工程を行う。
【００３４】
具体的には、まず、メタルスパッタによって第１金属膜１２ａを形成する。例えば、図示しないスパッタ装置のチャンバー内に層間絶縁膜６まで形成した試料を設置し、チャンバー内を室温としてアルゴン（Ａｒ）ガスを導入する。そして、アルゴンガスの圧力を７ｍｔｏｒｒ（０．９３Ｐａ）の減圧雰囲気とし、ＤＣパワーを３ｋＷとして、ニッケル（Ｎｉ）ターゲットとしたスパッタを行う。これにより、例えば５０ｎｍの膜厚でニッケル（Ｎｉ）で構成される第１金属膜１２ａを成膜することができる。
【００３５】
続いて、同じチャンバー内でのメタルスパッタによって第２金属膜１２ｂを形成する。例えば、チャンバー内における基板温度を２５０℃とし、アルゴンガスに加えて窒素（Ｎ2）を導入し、ＤＣパワーを６ｋＷとして、チタン（Ｔｉ）ターゲットとしたスパッタを行う。これにより、ターゲットとなるチタン表面がチャンバー内に発生した窒化ラジカルによって窒化された状態となるため、スパッタによって窒化チタン（ＴｉＮ）が打ち出され、第２金属膜１２ｂとして成膜される。これにより、例えば１００ｎｍの膜厚で窒化チタン（ＴｉＮ）で構成される第２金属膜１２ｂを成膜することができる。
【００３６】
さらに、同じチャンバー内でのメタルスパッタによって第３金属膜１３を成膜する。例えば、アルゴンガスを導入し、ＤＣパワーを調整すると共に基板温度を高温にし、アルミニウム（Ａｌ）をターゲットとしたスパッタを行う。例えば、まず基板温度を１５０℃、ＤＣパワーを１０ｋＷとして２μｍ成膜したのち、今度は基板温度を４２０℃、ＤＣパワーを２ｋＷとして１μｍ成膜し、さらに基板温度を４２０℃、ＤＣパワーを１０ｋＷとして２μｍ成膜することで、合計５μｍの膜厚で第３金属膜１３を成膜することができる。
【００３７】
このようにして、第１〜第３金属膜１２ａ、１２ｂ、１３にて構成された表面電極１１が形成される。次に、第３金属膜１３の表面にレジスト（図示せず）を成膜したのち、ホト工程によってレジストのうちの不要部分を開口させる。そして、レジストでマスクした状態で第１〜第３金属膜１２ａ、１２ｂ、１３をウェットエッチングによりパターニングする。その後、表面電極１１の表面のレジストを除去したのち、４５０℃、３０分間の熱処理を行うことでＡｌシンターを行う。
【００３８】
この後、図示しないが、ポリイミド等で構成される保護膜を表面電極１１の表面に成膜したのち保護膜をパターニングして表面電極１１のうちのパッド部を露出させる。そして、図２（ｃ）に示すように、電子線照射装置などを用いて、表面電極１１の上から電子線照射、Ｈｅ線照射もしくはＸ線照射を行うことで、ＩＧＢＴのライフタイム調整を行う。この電子線照射等によって表面電極１１の下地となるシリコン表面にダメージが与えられることになる。
【００３９】
このため、電子線照射等を行った後、アニール装置を用いて水素（Ｈ2）アニールを行うことでダメージ回復を行う。例えば、アニール装置内を３８０℃、水素ガスのみを導入しつつ２〜３Ｐａの減圧雰囲気とし、６０分間の水素アニールを行う。
【００４０】
図３は、この水素アニール時の様子を示した表面電極部分の断面図である。この図に示されるように、表面電極１１が形成された上から水素が入り込むことになるため、表面電極１１を構成する各種金属材料を経てシリコン表面に水素が到達することになる。しかしながら、本実施形態では、バリアメタル１２の第１金属膜１２ａをチタン（Ｔｉ）ではなくニッケル（Ｎｉ）やコバルト（Ｃｏ）等のVIII族の金属原子にて構成している。このため、第１金属膜１２ａ内に水素が吸蔵されることはなく、確実にシリコン表面まで水素が到達するようにできる。そして、第１金属膜１２ａを構成する金属材料と水素とが結合してしまわないため、第１金属膜１２ａを構成する金属材料が脆化してしまうことを抑制することも可能となる。
【００４１】
なお、この後、スパッタ装置内に半導体基板の裏面側を上方に向けた状態で設置したのち、アルミニウムをスパッタによって成膜することにより裏面電極１４を形成し、さらに例えば４５０℃、３０分間の熱処理を行うことでＡｌシンターを行う。これにより、図１に示したＩＧＢＴを備えた半導体装置が完成する。
【００４２】
以上説明したように、本実施形態の縦型のＩＧＢＴを備えた半導体装置では、ＩＧＢＴが形成されたセル領域全面に形成された表面電極１１に含まれるバリアメタル１２の第１金属膜１２ａをチタン（Ｔｉ）ではなく、ニッケル（Ｎｉ）やコバルト（Ｃｏ）等のVIII族の金属材料により構成している。このため、水素アニールの際に、電子線照射等によってダメージを受けたシリコン表面に水素が到達するようにできる。また、バリアメタル１２の第１金属膜１２ａを構成する金属材料が水素と結合しないようにできる。
【００４３】
したがって、電子線照射等の後に行う水素アニール時に水素が十分にシリコン表面のダメージ部分まで到達し、ダメージ回復が行えるようにすることができると共に、表面電極１１の劣化を抑制することができる縦型のパワー素子を備えた半導体装置を製造することができる。
【００４４】
（他の実施形態）
上記実施形態では、表面電極１１における電極膜を構成する第３金属膜１３の構成材料としてアルミニウムを用いているが、純粋なアルミニウムである必要は無く、アルミニウムに対してシリコンや銅などの添加物を含んだ材料であっても構わない。つまり、アルミニウム合金や純粋なアルミニウムなど、アルミニウムを含む金属材料によって電極膜となる第３金属膜１３が構成されていれば構わない。
【００４５】
また、上記実施形態では、表面電極１１のうちシリコン表面に形成される第１金属膜１２ａをニッケル（Ｎｉ）やコバルト（Ｃｏ）等のVIII族の金属材料により構成している場合について説明したが、熱処理によってこれらをシリコンと化合させ、金属シリサイドとしても構わない。
【００４６】
また、上記実施形態では、表面電極１１がセル領域全域に形成されるパワー素子の一例としてＩＧＢＴを例に挙げて説明したが、コレクタ領域１の導電型をｎ型にした縦型のパワーＭＯＳＦＥＴに対しても本発明を適用することができる。
【００４７】
さらに、上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とする半導体装置について説明したが、各導電型を反転させた構造としても良い。つまり、上記実施形態では、ｎチャネル型のＩＧＢＴを例に挙げたが、ｐチャネル型のＩＧＢＴであっても構わない。勿論、縦型のパワーＭＯＳＦＥＴに関しても、ｎチャネル型とｐチャネル型のいずれに対して本発明が適用されても良い。
【符号の説明】
【００４８】
１ ｐ+型コレクタ層
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ゲート用トレンチ
５ ｎ+型エミッタ領域
６ ボデーｐ層
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ コンタクト用トレンチ
１１ 表面電極
１２ バリアメタル
１２ａ 第１金属膜
１２ｂ 第２金属膜
１３ 第３金属膜（電極膜）
１４ 下部電極
【特許請求の範囲】
【請求項１】
シリコンにて構成された半導体基板（１、２）に対して縦型のパワー素子を構成する不純物領域（３、５、６）を形成したのち、前記半導体基板（１、２）の表面側に該不純物領域（３、５、６）に対して電気的に接続される表面電極（１１）を形成すると共に、前記半導体基板（１、２）の裏面側に裏面電極（１４）を形成してなる縦型のパワー素子を備えた半導体装置の製造方法において、
前記不純物領域（３、５、６）に接触させられる前記バリアメタル（１２）を形成する工程と、前記バリアメタル（１２）を介して前記不純物領域（３、５、６）の上に形成されるアルミニウムを含む金属にて構成される電極膜（１３）を形成する工程とを行うことにより、前記バリアメタル（１２）および前記電極膜（１３）を有する前記表面電極（１１）を形成する工程と、
前記表面電極（１１）を形成したのち、電子線照射、ヘリウム照射もしくはＸ線照射を行う照射工程と、
前記照射工程の後で水素アニールを行う工程とを含み、
前記バリアメタル（１２）を形成する工程では、前記不純物領域（３、５、６）に接触させられるVIII族の金属材料で構成される第１金属膜（１２ａ）を形成する工程を行うことを特徴とする縦型のパワー素子を備えた半導体装置の製造方法。
【請求項２】
前記第１金属膜（１２ａ）を形成する工程では、前記VIII族の金属材料として、ニッケルもしくはコバルトを用いることを特徴とする請求項１に記載の縦型のパワー素子を備えた半導体装置の製造方法。
【請求項３】
前記第１金属膜（１２ａ）を形成する工程の後、前記第１金属膜（１２ａ）をシリサイド化するための熱処理工程を含んでいることを特徴とする請求項１または２に記載の縦型のパワー素子を備えた半導体装置の製造方法。
【請求項４】
前記バリアメタル（１２）を形成する工程では、前記第１金属膜（１２ａ）の上に、窒化チタンにて構成される第２金属膜（１２ｂ）を形成する工程を含んでいることを特徴とする請求項１ないし３のいずれか１つに記載の縦型のパワー素子を備えた半導体装置の製造方法。
【請求項１】
シリコンにて構成された半導体基板（１、２）に対して縦型のパワー素子を構成する不純物領域（３、５、６）を形成したのち、前記半導体基板（１、２）の表面側に該不純物領域（３、５、６）に対して電気的に接続される表面電極（１１）を形成すると共に、前記半導体基板（１、２）の裏面側に裏面電極（１４）を形成してなる縦型のパワー素子を備えた半導体装置の製造方法において、
前記不純物領域（３、５、６）に接触させられる前記バリアメタル（１２）を形成する工程と、前記バリアメタル（１２）を介して前記不純物領域（３、５、６）の上に形成されるアルミニウムを含む金属にて構成される電極膜（１３）を形成する工程とを行うことにより、前記バリアメタル（１２）および前記電極膜（１３）を有する前記表面電極（１１）を形成する工程と、
前記表面電極（１１）を形成したのち、電子線照射、ヘリウム照射もしくはＸ線照射を行う照射工程と、
前記照射工程の後で水素アニールを行う工程とを含み、
前記バリアメタル（１２）を形成する工程では、前記不純物領域（３、５、６）に接触させられるVIII族の金属材料で構成される第１金属膜（１２ａ）を形成する工程を行うことを特徴とする縦型のパワー素子を備えた半導体装置の製造方法。
【請求項２】
前記第１金属膜（１２ａ）を形成する工程では、前記VIII族の金属材料として、ニッケルもしくはコバルトを用いることを特徴とする請求項１に記載の縦型のパワー素子を備えた半導体装置の製造方法。
【請求項３】
前記第１金属膜（１２ａ）を形成する工程の後、前記第１金属膜（１２ａ）をシリサイド化するための熱処理工程を含んでいることを特徴とする請求項１または２に記載の縦型のパワー素子を備えた半導体装置の製造方法。
【請求項４】
前記バリアメタル（１２）を形成する工程では、前記第１金属膜（１２ａ）の上に、窒化チタンにて構成される第２金属膜（１２ｂ）を形成する工程を含んでいることを特徴とする請求項１ないし３のいずれか１つに記載の縦型のパワー素子を備えた半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１８１８４０（Ｐ２０１１−１８１８４０Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４６９７２（Ｐ２０１０−４６９７２）
【出願日】平成２２年３月３日（２０１０．３．３）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年３月３日（２０１０．３．３）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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