プローブカード及びそれを用いたテスト方法半導体試験装置
【課題】デバイスに対するアブノーマルモード及びノーマルモードのテストを簡単且つ的確に行う。
【解決手段】プローブカード５０は、プローブカード基板５１と、このプローブカード基板５１に取り付けられ、複数のデバイス４０−１〜４０−ｎのＩ／０端子２−１〜Ｉ／Ｏｎ−１，・・・，２−ｎ〜ｎ−ｎに接触させるための複数のプローブ針５２と、プローブカード基板５１に取り付けられ、テスタ６０に接続するための複数の接続端子５３と、プローブカード基板５１に設けられ、各プローブ針５２−１〜５２−ｎと各接続端子５３−１〜５３−ｎとを接続する複数の配線５４とを有している。更に、プローブ針５２−２がジャンパ線５５−１により配線５４−２に接続され、以下同様に、プローブ針５２−ｎがジャンパ線５５−ｎにより配線５４−ｎに接続されている。
【解決手段】プローブカード５０は、プローブカード基板５１と、このプローブカード基板５１に取り付けられ、複数のデバイス４０−１〜４０−ｎのＩ／０端子２−１〜Ｉ／Ｏｎ−１，・・・，２−ｎ〜ｎ−ｎに接触させるための複数のプローブ針５２と、プローブカード基板５１に取り付けられ、テスタ６０に接続するための複数の接続端子５３と、プローブカード基板５１に設けられ、各プローブ針５２−１〜５２−ｎと各接続端子５３−１〜５３−ｎとを接続する複数の配線５４とを有している。更に、プローブ針５２−２がジャンパ線５５−１により配線５４−２に接続され、以下同様に、プローブ針５２−ｎがジャンパ線５５−ｎにより配線５４−ｎに接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（以下「デバイス」という。）のテストを行う際に、プローブ針とテスト装置（以下「テスタ」という。）用の接続端子との間を接続する配線の接続先を変更可能にしたプローブカードと、そのプローブカードを用いてデバイスの良否を判定するテスト方法に関するものである。
【背景技術】
【０００２】
従来、例えば、下記の特許文献１に記載されているように、ウェハ状態においてデバイスの良否を測定するために、プローブカードを介してデバイスの信号端子とテスタとを接続する必要がある。
【０００３】
ウェハの測定時間削減のためには、同時に測定するデバイスの個数をできるだけ多くする必要があるが、その個数は、テスタのチャンネル数とデバイスの信号端子数に依存し、一般的には、同時測定個数＝（テスタのチャンル数）÷（デバイスの信号端子数）となる。
【０００４】
同時測定個数を増やすための方策として、下記の特許文献２、３に記載されているように、デバイスに搭載した特殊機能である自己テスト（Build In Self Test、以下「ＢＩＳＴ」という。）回路を用いる方法が知られている。
【０００５】
図４は、プローブカードを用いた従来のテスト方法を説明するための半導体テスト装置を示す概略の構成図である。
【０００６】
この半導体テスト装置は、テスト対象となる複数のデバイス１０−１〜１０−ｎが形成されたウェハ１０をテストするためのプローブカード２０とテスタ３０とを備えている。
【０００７】
各デバイス１０−１〜１０−ｎは、半導体メモリ等の内部回路と、この内部回路に対する自己テスト機能を有するＢＩＳＴ回路と、このＢＩＳＴ回路に接続され、このＢＩＳＴ回路を用いた内部回路に対するアブノーマルモードのテストを行うための第１の信号端子である入／出力端子（以下「Ｉ／Ｏ端子」という。）１−１，１−２，・・・，１−ｎと、内部回路に接続され、この内部回路に対してノーマルモードのテストを行うための第２の信号端子であるＩ／Ｏ端子２−１〜Ｉ／Ｏｎ−１，２−２〜ｎ−２，・・・，２−ｎ〜ｎ−ｎとをそれぞれ有している。
【０００８】
プローブカード２０は、プローブカード基板２１と、このプローブカード基板２１に取り付けられ、複数のデバイス１０−１〜１０−ｎのＩ／０端子２−１〜２−ｎ〜ｎ−ｎに接触させるための複数のプローブ針２２（＝２２−１〜２２−ｎ）と、プローブカード基板２１に取り付けられ、テスタ３０に接続するための複数の接続端子２３（＝２３−１〜２３−ｎ）と、プローブカード基板２１に設けられ、各プローブ針２２−１〜２２−ｎと各接続端子２３−１〜２３−ｎとを接続する複数の配線２４（＝２４−１〜２４−ｎ）とを有している。
【０００９】
テスタ３０は、プローブカード２０における複数の接続端子２３−１〜２３−ｎに接続するための複数のチャンネルＣＨ１〜ＣＨｎを有し、テストパターンに従って所定の信号をそれらのチャンネルＣＨ１〜ＣＨｎから出力し、デバイス１０−１〜１０−ｎのＩ／Ｏ端子１−１〜１−ｎからの出力信号を測定して期待値と比較することで、デバイス１０−１〜１０−ｎの良否を判定する機能を有している。
【００１０】
このような半導体テスト装置を用いたテスト方法では、デバイス１０−１〜１０−ｎのＩ／Ｏ端子１−１〜ｎ−ｎの内、各デバイス１０−１〜１０−ｎに搭載したＢＩＳＴ回路を使用し、デバイス１０−１〜１０−ｎを測定するために必要な信号端子をＩ／Ｏ端子１−１，１−２，・・・，１−ｎのみにする。そして、プローブカード２０により、各デバイス１０−１〜１０−ｎのＩ／Ｏ端子１−１〜１−ｎとテスタ３０のチャンネルＣＨ１，・・・，ＣＨｎとを接続し、Ｉ／Ｏ端子１−１〜１−ｎのみでデバイス１０−１〜１０−ｎを測定することにより、各デバイス１０−１〜１０−ｎ内では、各Ｉ／Ｏ端子１−１〜１−ｎに接続されたＢＩＳＴ回路により内部回路が自動的にテストされるので、テスタ３０による同時測定個数を増やすことが可能となる。
【００１１】
【特許文献１】特開２００３−１００８２０号公報
【特許文献２】特開２００５−２０９２３９号公報
【特許文献１】特開２００８−２１７８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のプローブカード２０及びそれを用いたテスト方法では、デバイス測定の際に、低歩留りが発生した場合、デバイス１０−１〜１０−ｎの特殊機能用のＢＩＳＴ回路に問題があるために不良になっているのか、特殊機能用のＢＩＳＴ回路以外に問題があるために不良なっているのかを解析する必要がある。そのためには、特殊機能を使用せずに、デバイス１０−１〜１０−ｎのＩ／Ｏ端子２−１〜ｎ−ｎを使用するノーマルモードで内部回路を測定する必要がある。ところが、プローブカード２０は、Ｉ／Ｏ端子１−１〜１−ｎのみにしかテスタ３０のチャンネルＣＨ１〜ＣＨｎが接続されていないため、ノーマルモードで測定することができない。そのために、デバイス１０−１〜１０−ｎのＩ／Ｏ端子２−１〜ｎ−ｎにテスタ３０のチャンネルＣＨ１〜ＣＨｎが接続された解析専用のプローブカードを別途用意しなければならず、不利不便である。
【課題を解決するための手段】
【００１３】
本発明のプローブカードは、内部回路と、前記内部回路に対する自己テスト機能を有するＢＩＳＴ回路と、前記ＢＩＳＴ回路に接続され、前記ＢＩＳＴ回路を用いた前記内部回路に対するアブノーマルモードのテストを行うための第１の信号端子と、前記内部回路に接続され、前記内部回路に対してノーマルモードのテストを行うための第２の信号端子と、を有するデバイスをテストするためのカードである。
【００１４】
そして、本発明のプローブカードは、プローブカード基板と、前記プローブカード基板に取り付けられ、前記第１の信号端子に接触させるための第１のプローブ針と、前記プローブカード基板に取り付けられ、前記第２の信号端子に接触させるための複数の第２のプローブ針と、前記プローブカード基板に取り付けられ、テスタに対する接続端子と、前記プローブカード基板に設けられ、前記第１のプローブ針と前記接続端子とを接続する配線と、前記第２のプローブ針と前記配線とを接続する接続配線とを有することを特徴とする。
【００１５】
本発明のテスト方法は、前記発明のプローブカードを用いたテスト方法であって、前記第１のプローブ針を前記デバイスにおける前記第１の信号端子に接触させ、前記接続端子に接続された前記テスタを用いて前記アブノーマルモードのテストを行い、前記デバイスの良否を判定して良否の判定結果を求め、前記判定結果が「否」の場合には、前記第２のプローブ針を前記デバイスにおける前記第２の信号端子に接触させ、前記接続配線及び前記配線を介して接続された前記接続端子に対して前記テスタを用いた前記ノーマルモードのテストを行い、前記デバイスの良否を判定して良否判定結果を求めることを特徴とする。
【発明の効果】
【００１６】
本発明のプローブカード及びそれを用いたテスト方法によれば、プローブカードに接続配線を追加することにより、従来のような解析専用のプローブカードを用意せずに、既存のプローブカードでノーマルモードのテストを実施することが可能となる。しかも、先ず、アブノーマルモードのテストを行ってデバイスの良否のテストを行い、このアブノーマルモードのテストにおいて不良と判定されたデバイスに対して、引き続き、同じプローブカードを用いてノーマルモードのテストを行うようにしたので、多数のデバイスに対する良否判定テストを短時間で効率良く行うことができる。
【発明を実施するための最良の形態】
【００１７】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１８】
（実施例１の構成）
図１は、プローブカードを用いた本発明の実施例１のテスト方法を説明するための半導体テスト装置を示す概略の構成図である。
【００１９】
この半導体テスト装置は、テスト対象となる複数のデバイス４０−１〜４０−ｎが形成されたウェハ４０をテストするためのプローブカード５０とテスタ６０とを備えている。
【００２０】
各デバイス４０−１〜４０−ｎは、半導体メモリ等の内部回路４１と、特殊機能（例えば、内部回路４１に対する自己テスト機能を有するＢＩＳＴ回路）４２と、このＢＩＳＴ回路４２に接続され、このＢＩＳＴ回路４２を用いた内部回路４１に対するアブノーマルモードのテストを行うための第１の信号端子であるＩ／Ｏ端子１−１，１−２，・・・，１−ｎと、内部回路４１に接続され、この内部回路４１に対してノーマルモードのテストを行うための第２の信号端子であるＩ／Ｏ端子２−１〜Ｉ／Ｏｎ−１，２−２〜ｎ−２，・・・，２−ｎ〜ｎ−ｎとをそれぞれ有し、デバイス動作に必要な電源電圧ＰＰＳや入出力のイネーブル信号ＥＮがテスタ６０から供給されると、所定の動作を行う回路である。各デバイス４０−１〜４０−ｎ内のＢＩＳＴ回路４２は、Ｉ／Ｏ端子１−１〜１−ｎからテスト用の信号を入力すると、自動的に内部回路４１に対するテストを行う回路であり、例えば、特許文献２、３等に記載された種々の回路にて構成できる。
【００２１】
プローブカード５０は、プローブカード基板５１と、このプローブカード基板５１に取り付けられ、複数のデバイス４０−１〜４０−ｎのＩ／０端子２−１〜Ｉ／Ｏｎ−１，２−２〜ｎ−２，・・・，２−ｎ〜ｎ−ｎに接触させるための複数のプローブ針５２（＝５２−１〜５２−ｎ）と、プローブカード基板５１に取り付けられ、テスタ６０に接続するための複数の接続端子５３（＝５３−１〜５３−ｎ）と、プローブカード基板５１に設けられ、各プローブ針５２−１〜５２−ｎと各接続端子５３−１〜５３−ｎとを接続する複数の配線５４（＝５４−１〜５４−ｎ）とを有している。更に、本実施例１では、プローブ針５２−２が接続配線（例えば、プローブカード基板５１上のジャンパ線）５５−１により配線５４−２に接続され、以下同様に、プローブ針５２−ｎがジャンパ線５５−ｎにより配線５４−ｎに接続されている。
【００２２】
テスタ６０は、各デバイス４０−１〜４０−ｎを動作させるためのイネーブル信号ＥＮ出力用のスイッチ６１及び電源電圧ＰＰＳ出力用のスイッチ６２と、プローブカード５０における複数の接続端子５３（＝５３−１〜２３−ｎ）に接続するための複数のチャンネルＣＨ１〜ＣＨｎ等とを有し、各デバイス４０−１〜４０−ｎに対してイネーブル信号ＥＮ及び電源電圧ＰＰＳを出力すると共に、テストパターンに従ってテスト用の信号をそれらのチャンネルＣＨ１〜ＣＨｎから出力し、デバイス４０−１〜４０−ｎのＩ／Ｏ端子１−１〜１−ｎからの出力信号を測定して期待値と比較することで、デバイス４０−１〜４０−ｎの良否を判定する機能を有している。
【００２３】
図２（ａ）、（ｂ）は、図１の半導体テスト装置を示す概略の構造図であり、同図（ａ）はプローブカードの概略の平面図、及び、同図（ｂ）は半導体テスト装置の概略の正面図である。
【００２４】
半導体テスト装置には、これに装着されるプローブカード５０の下方向位置に、テスト対象となるウェハ４０を載置するためのステージ７０が設けられている。ステージ７０は、プローブカード５０に対して、水平面のＸ軸及びＹ軸方向に移動可能な構成になっている。
【００２５】
プローブカード５０は、プローブカード基板５１を有し、この裏面にプローブヘッド５６が固定され、このプローブヘッド５６から下方向へ延びる複数のプローブ針５２（＝５２−１〜５２−ｎ）が植設されている。プローブカード基板５１の表面には、ボゴ座等で形成されたテスタ接続用の複数の接続端子５３（＝５３−１〜５３−ｎ）と、ジャンパ線接続用の複数の端子５７−１，５７−２，・・・等とが設けられている。プローブカード基板５１内には、表面の端子５７−１，５７−２，・・・と裏面側のプローブ針５２−１〜５２−ｎとを接続するための貫通配線５８−１，５８−２，・・・と、プローブ針５２（＝５２−１〜５２−ｎ）と接続端子５３（＝５３−１〜５３−ｎ）とを接続するための配線５４（＝５４−１〜５４−ｎ）等とが形成されている。
【００２６】
（実施例１のテスト方法）
ウェハ４０に形成された複数のデバイス４０−１〜４０−ｎの良否をテストする場合、例えば、下記の（１）のアブノーマルモードのテストを行ってデバイス４０−１〜４０−ｎの良否のテストを行い、このアブノーマルモードのテストにおいて不良と判定されたデバイスに対して、その不良個所を解析するために、（２）のノーマルモードのテストを行う。
【００２７】
（１） アブノーマルモードのテスト方法
ウェハ４０をステージ７０上に載置し、このステージ７０を水平方向に移動してウェハ４０内のテスト対象となるデバイス４０−１〜４０−ｎをプローブカード５０下に位置決めした後、これらのデバイス４０−１〜４０−ｎのＩ／Ｏ端子１−１，１−２，・・・，１−ｎに、プローブ針５２−１，５２−２，・・・，５２−ｎを接触させる。テスタ６０内のテストプログラムにより制御されるスイッチ６１，６２により、イネーブル信号ＥＮ及び電源電圧ＰＰＳを出力してデバイス４０−１〜４０−ｎを起動させると共に、テストプログラムに基づきテスト用の信号をチャンネルＣＨ１〜ＣＨｎから出力する。出力されたテスト用の信号は、プローブカード５０の接続端子５３−１〜５３−ｎ、配線５４−１〜５４−ｎ、及びプローブ針５２−１〜５２−ｎを経由し、各デバイス４０−１〜４０−ｎ内のＩ／Ｏ端子１−１，１−２，・・・，１−ｎを介して各ＢＩＳＴ回路４２へ入力される。
【００２８】
すると、各デバイス４０−１〜４０−ｎ内のＢＩＳＴ回路４２により、各内部回路４１に対する良否判定のテストが自動的に行われる。各デバイス４０−１〜４０−ｎの良否判定結果は、Ｉ／Ｏ端子１−１，１−２，・・・，１−ｎから出力され、プローブカード５０のプローブ針５２−１，５２−２，・・・，５２−ｎ、配線５４−１，５４−２，・・・，５４−ｎ、及び接続端子５３−１，５３−２，・・・，５３−ｎを経由し、テスタ６０のチャンネルＣＨ１，ＣＨ２，・・・，ＣＨｎへ入力される。
【００２９】
良否判定結果により、例えば、デバイス４０−２が不良と判定された場合には、このデバイス４０−２に対して次のノーマルモードのテストを行う。
【００３０】
（２） ノーマルモードのテスト方法
各デバイス４０−１〜４０−ｎのＩ／Ｏ端子１−１，１−２，・・・，１−ｎからプローブ針５２−１〜５２−ｎを引き離し、ステージ７０を図１中の矢印方向へ水平に移動してウェハ４０内のテスト対象となるデバイス４０−２を、プローブカード５０下に位置決めした後、このデバイス４０−２のＩ／Ｏ端子１−２，２−２，・・・，ｎ−２に、プローブ針５２−１，・・・を接触させる。これにより、Ｉ／Ｏ端子１−２が、プローブ針５２−１、配線５４−１、及び接続端子５３−１を経由してテスタ６０のチャンネルＣＨ１に接続され、Ｉ／Ｏ端子２−２が、図示しないプローブ針、ジャンパ線５５−１、配線５４−２、及び接続端子５３−２を経由してチャンネルＣＨ２に接続され、以下同様に、Ｉ／Ｏ端子ｎ−２が、図示しないプローブ針、ジャンパ線５５−ｎ、配線５４−ｎ、及び接続端子５３−ｎを経由してチャンネルＣＨｎに接続される。
【００３１】
テスタ６０内のテストプログラムにより制御されるスイッチ６１，６２により、イネーブル信号ＥＮ及び電源電圧ＰＰＳを出力してデバイス４０−２を起動させると共に、テストプログラムに基づきノーマルモードテスト用の信号をチャンネルＣＨ２〜ＣＨｎから出力する。この際、他のデバイス４０−１，４０−３〜４０−ｎは、テストプログラムの制御により測定対象から除外され、デバイス動作に必要な電源電圧ＰＰＳや入出力のイネーブル信号が入力されないため、これらのデバイス４０−１，４０−３〜４０−ｎの出力信号がデバイス４０−２の出力信号に干渉することはない。
【００３２】
テスタ６０のチャンネルＣＨ２〜ＣＨｎから出力されたノーマルモードテスト用の信号の内、チャンネルＣＨ２の信号が、プローブカード５０の接続端子５３−２、配線５４−２、ジャンパ線５５−１、及び図示しないプローブ針を経由し、デバイス４０−２内のＩ／Ｏ端子２−２を介して内部回路４１へ入力され、以下同様に、チャンネルＣＨｎの信号が、プローブカード５０の接続端子５３−ｎ、配線５４−ｎ、ジャンパ線５５−ｎ、及び図示しないプローブ針を経由し、デバイス４０−２内のＩ／Ｏ端子ｎ−２を介して内部回路４１へ入力される。
【００３３】
すると、デバイス４０−２内の内部回路４１は、テスト用の信号に基づきノーマルモードの動作を行う。この内部回路４１におけるノーマルモードのテスト結果は、Ｉ／Ｏ端子２−２〜２〜ｎ−２から出力される。Ｉ／Ｏ端子２−２から出力されたテスト結果は、プローブカード５０の図示しないプローブ針、ジャンパ線５５−１、配線５４−２、及び接続端子５３−２を経由し、テスタ６０のチャンネルＣＨ２へ入力され、以下同様に、Ｉ／Ｏ端子ｎ−２から出力されたテスト結果は、プローブカード５０の図示しないプローブ針、ジャンパ線５５−ｎ、配線５４−ｎ、及び接続端子５３−ｎを経由し、テスタ６０のチャンネルＣＨｎへ入力される。チャンネルＣＨ２〜ＣＨｎに入力されたテスト結果は、テスタ６０内において期待値と比較され、デバイス４０−２内の内部回路４１の良否が判定される。これにより、デバイス４０−２内の不良個所の解析が可能になる。
【００３４】
（実施例１の効果）
本実施例１によれば、プローブカード５０上にジャンパ線５５−１〜５５−ｎを追加することにより、従来のような、デバイス１０−１〜１０−ｎのＩ／Ｏ端子２−１〜ｎ−ｎにテスタ３０のチャンネルＣＨ２〜ＣＨｎが接続された解析専用のプローブカードを用意せずに、既存のプローブカード５０でノーマルモードのテストを実施することが可能となる。しかも、先ず、アブノーマルモードのテストを行ってデバイス４０−１〜４０−ｎの良否のテストを行い、このアブノーマルモードのテストにおいて不良と判定されたデバイスに対して、引き続き、同じプローブカード５０を用いてノーマルモードのテストを行うようにしたので、多数のデバイス４０−１〜４０−ｎに対する良否判定テストを短時間で効率良く行うことができる。
【実施例２】
【００３５】
図３は、本発明の実施例２における半導体テスト装置の概略の正面図であり、実施例１を示す図２（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００３６】
本実施例２の半導体テスト装置では、実施例１のジャンパ線５５−１〜５５−ｎに代えて、プローブカード基板５１の裏面とプローブヘッド５６の上面との間に配線変換基板５９が接合されている。配線変換基板５９は、実施例１のジャンパ線５５−１〜５５−ｎに相当する複数の接続配線５９ａが内部に形成されており、この接続配線５９ａにより、プローブ針５２−２とプローブカード基板５１内の配線５４−２とが接続され、以下同様に、プローブ針５２−ｎとプローブカード基板５１内の配線５４−ｎとが接続されている。その他の構成は、実施例１と同様である。
【００３７】
本実施例２のプローブカード５０を用いたテスト方法では、実施例１と同様の作用効果を奏する。更に、本実施例２によれば、実施例１のジャンパ線５５−１〜５５−ｎに代えて配線変換基板５９を使用しているので、予め配線変換基板５９を作成しておき、これをプローブカード基板５１とプローブヘッド５６との間に接合するだけで、簡単且つ的確に、プローブ針５２−２，・・・とプローブカード基板５１内の配線５４−２，・・・とを接続することができるという効果がある。
【００３８】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００３９】
（ａ） 実施例では、ウェハ４０内のデバイス４０−１〜４０−ｎについのテスト方法について説明したが、ウェハ４０から分離されて組立品のソケットやソケット搭載基板等に実装されたデバイス４０−１〜４０−ｎに対しても、実施例のテスト方法を適用することが可能である。
【００４０】
（ｂ） 半導体テスト装置は、図示以外の構造や形状等に変更しても良く、更に、テスト方法の処理内容も他の処理内容に変更することが可能である。
【図面の簡単な説明】
【００４１】
【図１】プローブカードを用いた本発明の実施例１のテスト方法を説明するための半導体テスト装置を示す概略の構成図である。
【図２】図１の半導体テスト装置を示す概略の構造図である。
【図３】本発明の実施例２における半導体テスト装置の概略の正面図である。
【図４】プローブカードを用いた従来のテスト方法を説明するための半導体テスト装置を示す概略の構成図である。
【符号の説明】
【００４２】
４０ ウェハ
４０−１〜４０−ｎ デバイス
４１ 内部回路
４２ ＢＩＳＴ回路
５０ プローブカード
５１ プローブカード基板
５２，５２−１〜５２−ｎ プローブ針
５３，５３−１〜５３−ｎ，５９ａ 接続端子
５４，５４−１〜５４−ｎ 配線
５７ 配線変換装置
６０ テスタ
【技術分野】
【０００１】
本発明は、半導体装置（以下「デバイス」という。）のテストを行う際に、プローブ針とテスト装置（以下「テスタ」という。）用の接続端子との間を接続する配線の接続先を変更可能にしたプローブカードと、そのプローブカードを用いてデバイスの良否を判定するテスト方法に関するものである。
【背景技術】
【０００２】
従来、例えば、下記の特許文献１に記載されているように、ウェハ状態においてデバイスの良否を測定するために、プローブカードを介してデバイスの信号端子とテスタとを接続する必要がある。
【０００３】
ウェハの測定時間削減のためには、同時に測定するデバイスの個数をできるだけ多くする必要があるが、その個数は、テスタのチャンネル数とデバイスの信号端子数に依存し、一般的には、同時測定個数＝（テスタのチャンル数）÷（デバイスの信号端子数）となる。
【０００４】
同時測定個数を増やすための方策として、下記の特許文献２、３に記載されているように、デバイスに搭載した特殊機能である自己テスト（Build In Self Test、以下「ＢＩＳＴ」という。）回路を用いる方法が知られている。
【０００５】
図４は、プローブカードを用いた従来のテスト方法を説明するための半導体テスト装置を示す概略の構成図である。
【０００６】
この半導体テスト装置は、テスト対象となる複数のデバイス１０−１〜１０−ｎが形成されたウェハ１０をテストするためのプローブカード２０とテスタ３０とを備えている。
【０００７】
各デバイス１０−１〜１０−ｎは、半導体メモリ等の内部回路と、この内部回路に対する自己テスト機能を有するＢＩＳＴ回路と、このＢＩＳＴ回路に接続され、このＢＩＳＴ回路を用いた内部回路に対するアブノーマルモードのテストを行うための第１の信号端子である入／出力端子（以下「Ｉ／Ｏ端子」という。）１−１，１−２，・・・，１−ｎと、内部回路に接続され、この内部回路に対してノーマルモードのテストを行うための第２の信号端子であるＩ／Ｏ端子２−１〜Ｉ／Ｏｎ−１，２−２〜ｎ−２，・・・，２−ｎ〜ｎ−ｎとをそれぞれ有している。
【０００８】
プローブカード２０は、プローブカード基板２１と、このプローブカード基板２１に取り付けられ、複数のデバイス１０−１〜１０−ｎのＩ／０端子２−１〜２−ｎ〜ｎ−ｎに接触させるための複数のプローブ針２２（＝２２−１〜２２−ｎ）と、プローブカード基板２１に取り付けられ、テスタ３０に接続するための複数の接続端子２３（＝２３−１〜２３−ｎ）と、プローブカード基板２１に設けられ、各プローブ針２２−１〜２２−ｎと各接続端子２３−１〜２３−ｎとを接続する複数の配線２４（＝２４−１〜２４−ｎ）とを有している。
【０００９】
テスタ３０は、プローブカード２０における複数の接続端子２３−１〜２３−ｎに接続するための複数のチャンネルＣＨ１〜ＣＨｎを有し、テストパターンに従って所定の信号をそれらのチャンネルＣＨ１〜ＣＨｎから出力し、デバイス１０−１〜１０−ｎのＩ／Ｏ端子１−１〜１−ｎからの出力信号を測定して期待値と比較することで、デバイス１０−１〜１０−ｎの良否を判定する機能を有している。
【００１０】
このような半導体テスト装置を用いたテスト方法では、デバイス１０−１〜１０−ｎのＩ／Ｏ端子１−１〜ｎ−ｎの内、各デバイス１０−１〜１０−ｎに搭載したＢＩＳＴ回路を使用し、デバイス１０−１〜１０−ｎを測定するために必要な信号端子をＩ／Ｏ端子１−１，１−２，・・・，１−ｎのみにする。そして、プローブカード２０により、各デバイス１０−１〜１０−ｎのＩ／Ｏ端子１−１〜１−ｎとテスタ３０のチャンネルＣＨ１，・・・，ＣＨｎとを接続し、Ｉ／Ｏ端子１−１〜１−ｎのみでデバイス１０−１〜１０−ｎを測定することにより、各デバイス１０−１〜１０−ｎ内では、各Ｉ／Ｏ端子１−１〜１−ｎに接続されたＢＩＳＴ回路により内部回路が自動的にテストされるので、テスタ３０による同時測定個数を増やすことが可能となる。
【００１１】
【特許文献１】特開２００３−１００８２０号公報
【特許文献２】特開２００５−２０９２３９号公報
【特許文献１】特開２００８−２１７８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のプローブカード２０及びそれを用いたテスト方法では、デバイス測定の際に、低歩留りが発生した場合、デバイス１０−１〜１０−ｎの特殊機能用のＢＩＳＴ回路に問題があるために不良になっているのか、特殊機能用のＢＩＳＴ回路以外に問題があるために不良なっているのかを解析する必要がある。そのためには、特殊機能を使用せずに、デバイス１０−１〜１０−ｎのＩ／Ｏ端子２−１〜ｎ−ｎを使用するノーマルモードで内部回路を測定する必要がある。ところが、プローブカード２０は、Ｉ／Ｏ端子１−１〜１−ｎのみにしかテスタ３０のチャンネルＣＨ１〜ＣＨｎが接続されていないため、ノーマルモードで測定することができない。そのために、デバイス１０−１〜１０−ｎのＩ／Ｏ端子２−１〜ｎ−ｎにテスタ３０のチャンネルＣＨ１〜ＣＨｎが接続された解析専用のプローブカードを別途用意しなければならず、不利不便である。
【課題を解決するための手段】
【００１３】
本発明のプローブカードは、内部回路と、前記内部回路に対する自己テスト機能を有するＢＩＳＴ回路と、前記ＢＩＳＴ回路に接続され、前記ＢＩＳＴ回路を用いた前記内部回路に対するアブノーマルモードのテストを行うための第１の信号端子と、前記内部回路に接続され、前記内部回路に対してノーマルモードのテストを行うための第２の信号端子と、を有するデバイスをテストするためのカードである。
【００１４】
そして、本発明のプローブカードは、プローブカード基板と、前記プローブカード基板に取り付けられ、前記第１の信号端子に接触させるための第１のプローブ針と、前記プローブカード基板に取り付けられ、前記第２の信号端子に接触させるための複数の第２のプローブ針と、前記プローブカード基板に取り付けられ、テスタに対する接続端子と、前記プローブカード基板に設けられ、前記第１のプローブ針と前記接続端子とを接続する配線と、前記第２のプローブ針と前記配線とを接続する接続配線とを有することを特徴とする。
【００１５】
本発明のテスト方法は、前記発明のプローブカードを用いたテスト方法であって、前記第１のプローブ針を前記デバイスにおける前記第１の信号端子に接触させ、前記接続端子に接続された前記テスタを用いて前記アブノーマルモードのテストを行い、前記デバイスの良否を判定して良否の判定結果を求め、前記判定結果が「否」の場合には、前記第２のプローブ針を前記デバイスにおける前記第２の信号端子に接触させ、前記接続配線及び前記配線を介して接続された前記接続端子に対して前記テスタを用いた前記ノーマルモードのテストを行い、前記デバイスの良否を判定して良否判定結果を求めることを特徴とする。
【発明の効果】
【００１６】
本発明のプローブカード及びそれを用いたテスト方法によれば、プローブカードに接続配線を追加することにより、従来のような解析専用のプローブカードを用意せずに、既存のプローブカードでノーマルモードのテストを実施することが可能となる。しかも、先ず、アブノーマルモードのテストを行ってデバイスの良否のテストを行い、このアブノーマルモードのテストにおいて不良と判定されたデバイスに対して、引き続き、同じプローブカードを用いてノーマルモードのテストを行うようにしたので、多数のデバイスに対する良否判定テストを短時間で効率良く行うことができる。
【発明を実施するための最良の形態】
【００１７】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１８】
（実施例１の構成）
図１は、プローブカードを用いた本発明の実施例１のテスト方法を説明するための半導体テスト装置を示す概略の構成図である。
【００１９】
この半導体テスト装置は、テスト対象となる複数のデバイス４０−１〜４０−ｎが形成されたウェハ４０をテストするためのプローブカード５０とテスタ６０とを備えている。
【００２０】
各デバイス４０−１〜４０−ｎは、半導体メモリ等の内部回路４１と、特殊機能（例えば、内部回路４１に対する自己テスト機能を有するＢＩＳＴ回路）４２と、このＢＩＳＴ回路４２に接続され、このＢＩＳＴ回路４２を用いた内部回路４１に対するアブノーマルモードのテストを行うための第１の信号端子であるＩ／Ｏ端子１−１，１−２，・・・，１−ｎと、内部回路４１に接続され、この内部回路４１に対してノーマルモードのテストを行うための第２の信号端子であるＩ／Ｏ端子２−１〜Ｉ／Ｏｎ−１，２−２〜ｎ−２，・・・，２−ｎ〜ｎ−ｎとをそれぞれ有し、デバイス動作に必要な電源電圧ＰＰＳや入出力のイネーブル信号ＥＮがテスタ６０から供給されると、所定の動作を行う回路である。各デバイス４０−１〜４０−ｎ内のＢＩＳＴ回路４２は、Ｉ／Ｏ端子１−１〜１−ｎからテスト用の信号を入力すると、自動的に内部回路４１に対するテストを行う回路であり、例えば、特許文献２、３等に記載された種々の回路にて構成できる。
【００２１】
プローブカード５０は、プローブカード基板５１と、このプローブカード基板５１に取り付けられ、複数のデバイス４０−１〜４０−ｎのＩ／０端子２−１〜Ｉ／Ｏｎ−１，２−２〜ｎ−２，・・・，２−ｎ〜ｎ−ｎに接触させるための複数のプローブ針５２（＝５２−１〜５２−ｎ）と、プローブカード基板５１に取り付けられ、テスタ６０に接続するための複数の接続端子５３（＝５３−１〜５３−ｎ）と、プローブカード基板５１に設けられ、各プローブ針５２−１〜５２−ｎと各接続端子５３−１〜５３−ｎとを接続する複数の配線５４（＝５４−１〜５４−ｎ）とを有している。更に、本実施例１では、プローブ針５２−２が接続配線（例えば、プローブカード基板５１上のジャンパ線）５５−１により配線５４−２に接続され、以下同様に、プローブ針５２−ｎがジャンパ線５５−ｎにより配線５４−ｎに接続されている。
【００２２】
テスタ６０は、各デバイス４０−１〜４０−ｎを動作させるためのイネーブル信号ＥＮ出力用のスイッチ６１及び電源電圧ＰＰＳ出力用のスイッチ６２と、プローブカード５０における複数の接続端子５３（＝５３−１〜２３−ｎ）に接続するための複数のチャンネルＣＨ１〜ＣＨｎ等とを有し、各デバイス４０−１〜４０−ｎに対してイネーブル信号ＥＮ及び電源電圧ＰＰＳを出力すると共に、テストパターンに従ってテスト用の信号をそれらのチャンネルＣＨ１〜ＣＨｎから出力し、デバイス４０−１〜４０−ｎのＩ／Ｏ端子１−１〜１−ｎからの出力信号を測定して期待値と比較することで、デバイス４０−１〜４０−ｎの良否を判定する機能を有している。
【００２３】
図２（ａ）、（ｂ）は、図１の半導体テスト装置を示す概略の構造図であり、同図（ａ）はプローブカードの概略の平面図、及び、同図（ｂ）は半導体テスト装置の概略の正面図である。
【００２４】
半導体テスト装置には、これに装着されるプローブカード５０の下方向位置に、テスト対象となるウェハ４０を載置するためのステージ７０が設けられている。ステージ７０は、プローブカード５０に対して、水平面のＸ軸及びＹ軸方向に移動可能な構成になっている。
【００２５】
プローブカード５０は、プローブカード基板５１を有し、この裏面にプローブヘッド５６が固定され、このプローブヘッド５６から下方向へ延びる複数のプローブ針５２（＝５２−１〜５２−ｎ）が植設されている。プローブカード基板５１の表面には、ボゴ座等で形成されたテスタ接続用の複数の接続端子５３（＝５３−１〜５３−ｎ）と、ジャンパ線接続用の複数の端子５７−１，５７−２，・・・等とが設けられている。プローブカード基板５１内には、表面の端子５７−１，５７−２，・・・と裏面側のプローブ針５２−１〜５２−ｎとを接続するための貫通配線５８−１，５８−２，・・・と、プローブ針５２（＝５２−１〜５２−ｎ）と接続端子５３（＝５３−１〜５３−ｎ）とを接続するための配線５４（＝５４−１〜５４−ｎ）等とが形成されている。
【００２６】
（実施例１のテスト方法）
ウェハ４０に形成された複数のデバイス４０−１〜４０−ｎの良否をテストする場合、例えば、下記の（１）のアブノーマルモードのテストを行ってデバイス４０−１〜４０−ｎの良否のテストを行い、このアブノーマルモードのテストにおいて不良と判定されたデバイスに対して、その不良個所を解析するために、（２）のノーマルモードのテストを行う。
【００２７】
（１） アブノーマルモードのテスト方法
ウェハ４０をステージ７０上に載置し、このステージ７０を水平方向に移動してウェハ４０内のテスト対象となるデバイス４０−１〜４０−ｎをプローブカード５０下に位置決めした後、これらのデバイス４０−１〜４０−ｎのＩ／Ｏ端子１−１，１−２，・・・，１−ｎに、プローブ針５２−１，５２−２，・・・，５２−ｎを接触させる。テスタ６０内のテストプログラムにより制御されるスイッチ６１，６２により、イネーブル信号ＥＮ及び電源電圧ＰＰＳを出力してデバイス４０−１〜４０−ｎを起動させると共に、テストプログラムに基づきテスト用の信号をチャンネルＣＨ１〜ＣＨｎから出力する。出力されたテスト用の信号は、プローブカード５０の接続端子５３−１〜５３−ｎ、配線５４−１〜５４−ｎ、及びプローブ針５２−１〜５２−ｎを経由し、各デバイス４０−１〜４０−ｎ内のＩ／Ｏ端子１−１，１−２，・・・，１−ｎを介して各ＢＩＳＴ回路４２へ入力される。
【００２８】
すると、各デバイス４０−１〜４０−ｎ内のＢＩＳＴ回路４２により、各内部回路４１に対する良否判定のテストが自動的に行われる。各デバイス４０−１〜４０−ｎの良否判定結果は、Ｉ／Ｏ端子１−１，１−２，・・・，１−ｎから出力され、プローブカード５０のプローブ針５２−１，５２−２，・・・，５２−ｎ、配線５４−１，５４−２，・・・，５４−ｎ、及び接続端子５３−１，５３−２，・・・，５３−ｎを経由し、テスタ６０のチャンネルＣＨ１，ＣＨ２，・・・，ＣＨｎへ入力される。
【００２９】
良否判定結果により、例えば、デバイス４０−２が不良と判定された場合には、このデバイス４０−２に対して次のノーマルモードのテストを行う。
【００３０】
（２） ノーマルモードのテスト方法
各デバイス４０−１〜４０−ｎのＩ／Ｏ端子１−１，１−２，・・・，１−ｎからプローブ針５２−１〜５２−ｎを引き離し、ステージ７０を図１中の矢印方向へ水平に移動してウェハ４０内のテスト対象となるデバイス４０−２を、プローブカード５０下に位置決めした後、このデバイス４０−２のＩ／Ｏ端子１−２，２−２，・・・，ｎ−２に、プローブ針５２−１，・・・を接触させる。これにより、Ｉ／Ｏ端子１−２が、プローブ針５２−１、配線５４−１、及び接続端子５３−１を経由してテスタ６０のチャンネルＣＨ１に接続され、Ｉ／Ｏ端子２−２が、図示しないプローブ針、ジャンパ線５５−１、配線５４−２、及び接続端子５３−２を経由してチャンネルＣＨ２に接続され、以下同様に、Ｉ／Ｏ端子ｎ−２が、図示しないプローブ針、ジャンパ線５５−ｎ、配線５４−ｎ、及び接続端子５３−ｎを経由してチャンネルＣＨｎに接続される。
【００３１】
テスタ６０内のテストプログラムにより制御されるスイッチ６１，６２により、イネーブル信号ＥＮ及び電源電圧ＰＰＳを出力してデバイス４０−２を起動させると共に、テストプログラムに基づきノーマルモードテスト用の信号をチャンネルＣＨ２〜ＣＨｎから出力する。この際、他のデバイス４０−１，４０−３〜４０−ｎは、テストプログラムの制御により測定対象から除外され、デバイス動作に必要な電源電圧ＰＰＳや入出力のイネーブル信号が入力されないため、これらのデバイス４０−１，４０−３〜４０−ｎの出力信号がデバイス４０−２の出力信号に干渉することはない。
【００３２】
テスタ６０のチャンネルＣＨ２〜ＣＨｎから出力されたノーマルモードテスト用の信号の内、チャンネルＣＨ２の信号が、プローブカード５０の接続端子５３−２、配線５４−２、ジャンパ線５５−１、及び図示しないプローブ針を経由し、デバイス４０−２内のＩ／Ｏ端子２−２を介して内部回路４１へ入力され、以下同様に、チャンネルＣＨｎの信号が、プローブカード５０の接続端子５３−ｎ、配線５４−ｎ、ジャンパ線５５−ｎ、及び図示しないプローブ針を経由し、デバイス４０−２内のＩ／Ｏ端子ｎ−２を介して内部回路４１へ入力される。
【００３３】
すると、デバイス４０−２内の内部回路４１は、テスト用の信号に基づきノーマルモードの動作を行う。この内部回路４１におけるノーマルモードのテスト結果は、Ｉ／Ｏ端子２−２〜２〜ｎ−２から出力される。Ｉ／Ｏ端子２−２から出力されたテスト結果は、プローブカード５０の図示しないプローブ針、ジャンパ線５５−１、配線５４−２、及び接続端子５３−２を経由し、テスタ６０のチャンネルＣＨ２へ入力され、以下同様に、Ｉ／Ｏ端子ｎ−２から出力されたテスト結果は、プローブカード５０の図示しないプローブ針、ジャンパ線５５−ｎ、配線５４−ｎ、及び接続端子５３−ｎを経由し、テスタ６０のチャンネルＣＨｎへ入力される。チャンネルＣＨ２〜ＣＨｎに入力されたテスト結果は、テスタ６０内において期待値と比較され、デバイス４０−２内の内部回路４１の良否が判定される。これにより、デバイス４０−２内の不良個所の解析が可能になる。
【００３４】
（実施例１の効果）
本実施例１によれば、プローブカード５０上にジャンパ線５５−１〜５５−ｎを追加することにより、従来のような、デバイス１０−１〜１０−ｎのＩ／Ｏ端子２−１〜ｎ−ｎにテスタ３０のチャンネルＣＨ２〜ＣＨｎが接続された解析専用のプローブカードを用意せずに、既存のプローブカード５０でノーマルモードのテストを実施することが可能となる。しかも、先ず、アブノーマルモードのテストを行ってデバイス４０−１〜４０−ｎの良否のテストを行い、このアブノーマルモードのテストにおいて不良と判定されたデバイスに対して、引き続き、同じプローブカード５０を用いてノーマルモードのテストを行うようにしたので、多数のデバイス４０−１〜４０−ｎに対する良否判定テストを短時間で効率良く行うことができる。
【実施例２】
【００３５】
図３は、本発明の実施例２における半導体テスト装置の概略の正面図であり、実施例１を示す図２（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００３６】
本実施例２の半導体テスト装置では、実施例１のジャンパ線５５−１〜５５−ｎに代えて、プローブカード基板５１の裏面とプローブヘッド５６の上面との間に配線変換基板５９が接合されている。配線変換基板５９は、実施例１のジャンパ線５５−１〜５５−ｎに相当する複数の接続配線５９ａが内部に形成されており、この接続配線５９ａにより、プローブ針５２−２とプローブカード基板５１内の配線５４−２とが接続され、以下同様に、プローブ針５２−ｎとプローブカード基板５１内の配線５４−ｎとが接続されている。その他の構成は、実施例１と同様である。
【００３７】
本実施例２のプローブカード５０を用いたテスト方法では、実施例１と同様の作用効果を奏する。更に、本実施例２によれば、実施例１のジャンパ線５５−１〜５５−ｎに代えて配線変換基板５９を使用しているので、予め配線変換基板５９を作成しておき、これをプローブカード基板５１とプローブヘッド５６との間に接合するだけで、簡単且つ的確に、プローブ針５２−２，・・・とプローブカード基板５１内の配線５４−２，・・・とを接続することができるという効果がある。
【００３８】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００３９】
（ａ） 実施例では、ウェハ４０内のデバイス４０−１〜４０−ｎについのテスト方法について説明したが、ウェハ４０から分離されて組立品のソケットやソケット搭載基板等に実装されたデバイス４０−１〜４０−ｎに対しても、実施例のテスト方法を適用することが可能である。
【００４０】
（ｂ） 半導体テスト装置は、図示以外の構造や形状等に変更しても良く、更に、テスト方法の処理内容も他の処理内容に変更することが可能である。
【図面の簡単な説明】
【００４１】
【図１】プローブカードを用いた本発明の実施例１のテスト方法を説明するための半導体テスト装置を示す概略の構成図である。
【図２】図１の半導体テスト装置を示す概略の構造図である。
【図３】本発明の実施例２における半導体テスト装置の概略の正面図である。
【図４】プローブカードを用いた従来のテスト方法を説明するための半導体テスト装置を示す概略の構成図である。
【符号の説明】
【００４２】
４０ ウェハ
４０−１〜４０−ｎ デバイス
４１ 内部回路
４２ ＢＩＳＴ回路
５０ プローブカード
５１ プローブカード基板
５２，５２−１〜５２−ｎ プローブ針
５３，５３−１〜５３−ｎ，５９ａ 接続端子
５４，５４−１〜５４−ｎ 配線
５７ 配線変換装置
６０ テスタ
【特許請求の範囲】
【請求項１】
内部回路と、前記内部回路に対する自己テスト機能を有する自己テスト回路と、前記自己テスト回路に接続され、前記自己テスト回路を用いた前記内部回路に対するアブノーマルモードのテストを行うための第１の信号端子と、前記内部回路に接続され、前記内部回路に対してノーマルモードのテストを行うための第２の信号端子と、を有する半導体装置をテストするためのプローブカードであって、
プローブカード基板と、
前記プローブカード基板に取り付けられ、前記第１の信号端子に接触させるための第１のプローブ針と、
前記プローブカード基板に取り付けられ、前記第２の信号端子に接触させるための複数の第２のプローブ針と、
前記プローブカード基板に取り付けられ、テスト装置に対する接続端子と、
前記プローブカード基板に設けられ、前記第１のプローブ針と前記接続端子とを接続する配線と、
前記第２のプローブ針と前記配線とを接続する接続配線と、
を有することを特徴とするプローブカード。
【請求項２】
前記接続配線は、ジャンパ線であることを特徴とする請求項１記載のプローブカード。
【請求項３】
前記接続配線は、前記プローブカード基板に接合される配線変換基板に設けられていることを特徴とする請求項１記載のプローブカード。
【請求項４】
請求項１〜３のいずれか１項に記載のプローブカードを用いたテスト方法であって、
前記第１のプローブ針を前記半導体装置における前記第１の信号端子に接触させ、前記接続端子に接続された前記テスト装置を用いて前記アブノーマルモードのテストを行い、前記半導体装置の良否を判定して良否の判定結果を求め、
前記判定結果が「否」の場合には、前記第２のプローブ針を前記半導体装置における前記第２の信号端子に接触させ、前記接続配線及び前記配線を介して接続された前記接続端子に対して前記テスト装置を用いた前記ノーマルモードのテストを行い、前記半導体装置の良否を判定して良否判定結果を求めることを特徴とするテスト方法。
【請求項１】
内部回路と、前記内部回路に対する自己テスト機能を有する自己テスト回路と、前記自己テスト回路に接続され、前記自己テスト回路を用いた前記内部回路に対するアブノーマルモードのテストを行うための第１の信号端子と、前記内部回路に接続され、前記内部回路に対してノーマルモードのテストを行うための第２の信号端子と、を有する半導体装置をテストするためのプローブカードであって、
プローブカード基板と、
前記プローブカード基板に取り付けられ、前記第１の信号端子に接触させるための第１のプローブ針と、
前記プローブカード基板に取り付けられ、前記第２の信号端子に接触させるための複数の第２のプローブ針と、
前記プローブカード基板に取り付けられ、テスト装置に対する接続端子と、
前記プローブカード基板に設けられ、前記第１のプローブ針と前記接続端子とを接続する配線と、
前記第２のプローブ針と前記配線とを接続する接続配線と、
を有することを特徴とするプローブカード。
【請求項２】
前記接続配線は、ジャンパ線であることを特徴とする請求項１記載のプローブカード。
【請求項３】
前記接続配線は、前記プローブカード基板に接合される配線変換基板に設けられていることを特徴とする請求項１記載のプローブカード。
【請求項４】
請求項１〜３のいずれか１項に記載のプローブカードを用いたテスト方法であって、
前記第１のプローブ針を前記半導体装置における前記第１の信号端子に接触させ、前記接続端子に接続された前記テスト装置を用いて前記アブノーマルモードのテストを行い、前記半導体装置の良否を判定して良否の判定結果を求め、
前記判定結果が「否」の場合には、前記第２のプローブ針を前記半導体装置における前記第２の信号端子に接触させ、前記接続配線及び前記配線を介して接続された前記接続端子に対して前記テスト装置を用いた前記ノーマルモードのテストを行い、前記半導体装置の良否を判定して良否判定結果を求めることを特徴とするテスト方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−１２２１０８（Ｐ２０１０−１２２１０８Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９６７７１（Ｐ２００８−２９６７７１）
【出願日】平成２０年１１月２０日（２００８．１１．２０）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月２０日（２００８．１１．２０）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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