不揮発性メモリおよびワード線沿いの電圧降下を補償する方法
メモリプレーンにまたがるワード線沿いの時間定数の変化に起因するプログラミング効果の変化は、メモリプレーンにわたってビット線電圧を調整してプログラミングレートを修正することによって補償される。これにより、ワード線へ結合された1グループのメモリセルのプログラミング中にプログラミング効果の変化は大幅に低減する。その結果、メモリセルグループのプログラミングを均一に最適化でき、メモリセルグループのプログラミングに要するプログラミングパルス数は減り、性能が向上する。一実施形態において、プログラミング中にワード線電圧源に近いメモリプレーンの第1の半分に位置するビット線が第1の電圧シフタによって第1の電圧に設定され、ワード線電圧源から遠いメモリプレーンの第2の半分に位置するビット線は、第2の電圧シフタによって第2の電圧に設定される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般的には電気的に消去可能でプログラム可能な読み出し専用メモリ(EEPROM)やフラッシュEEPROM等の不揮発性半導体メモリに関し、具体的にはワード線沿いの変化を適切なビット線電圧によって補償するメモリ操作に関する。
【背景技術】
【0002】
不揮発性電荷蓄積が可能なソリッドステートメモリ、特に形状因子が小さいカードにパッケージされたEEPROMやフラッシュEEPROMの形をとるものは最近、情報家電や家庭用電化製品を中心に様々なモバイルおよびハンドヘルド装置の蓄積装置として盛んに選ばれている。同じくソリッドステートメモリであるRAM(ランダムアクセスメモリ)と違って、フラッシュメモリは不揮発性であって、電源を切った後にも蓄積されたデータは残る。フラッシュメモリはコストが高くつくにもかかわらず、大容量蓄積装置の用途に使われることが多くなっている。ハードドライブやフロッピーディスク等の回転する磁気媒体を基礎とする従来の大容量蓄積装置は、モバイル/ハンドヘルド環境に不向きである。というのも、ディスクドライブは多くの場合かさばり、機械的な故障が起きやすく、待ち時間が長く、電力を食う。このような望ましくない属性を持つディスク方式の蓄積装置は、ほとんどのモバイル/ポータブル用途にとって実用的でない。他方、埋め込み型や取り外し可能なカードの形をとるフラッシュメモリは、その小さなサイズと、低消費電力と、高速度と、高い信頼性ゆえにモバイル/ハンドヘルド環境に理想的にマッチする。
【0003】
EEPROMと電気的にプログラム可能な読み出し専用メモリ(EPROM)は、消去可能でそのメモリセルに新しいデータを書き込める、すなわち「プログラム」できる不揮発性メモリである。いずれも、半導体基板のソース領域とドレイン領域との間のチャネル領域上に配置された電界効果トランジスタ構造による浮遊(非接続)導電性ゲートを利用する。さらにこのフローティングゲートの上にコントロールゲートを設ける。トランジスタのしきい値電圧特性はフローティングゲート上に保持される電荷の量によって制御される。つまり、フローティングゲート上の一定レベルの電荷に応じてコントロールゲートに印加すべき電圧(しきい値)があり、これが印加されることによりトランジスタは「オン」に切り替わり、ソース領域とドレイン領域との導通が可能となる。
【0004】
フローティングゲートは一定範囲の電荷を保持でき、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルまでプログラムできる。しきい値電圧ウィンドウのサイズは装置の最小しきい値レベルと最大しきい値レベルによって決まり、これはフローティングゲートにプログラムできる電荷の範囲に相当する。しきい値ウィンドウは一般的に、メモリ装置の特性と、作動条件と、来歴とに左右される。基本的には、ウィンドウ内の個々の分解可能なしきい値電圧レベル範囲によってセルのメモリ状態が決まる。しきい値電圧を2つの個別領域に分割する場合は、各メモリセルに1ビットのデータを蓄積できる。同様に、しきい値電圧ウィンドウを3つ以上の個別領域に分割する場合は、各メモリセルに2ビット以上のデータを蓄積できる。
【0005】
通常の2状態EEPROMセルでは、少なくとも1つの電流区切りレベルを設定して伝導ウィンドウを2つの領域に分割する。予め決められた一定の電圧を印加することによってセルを読み出すときには、そのソース/ドレイン電流を区切りレベル(または基準電流IREF)と比較することによってメモリ状態が決定する。読み出される電流が区切りレベルの電流より高ければ、セルはひとつの論理状態(例えば、「0」状態)にあると判断する。他方、電流が区切りレベルの電流に満たなければ、セルはもうひとつの論理状態(例えば、「1」状態)にあると判断する。このような2状態セルは1ビットのデジタル情報を蓄積する。基準電流源は通常ならばメモリシステムの一部として用意され、外部からプログラムでき、区切りレベル電流を生成する。
【0006】
メモリ容量を増やすため、フラッシュEEPROM装置の実装密度は半導体技術の進歩にともない益々高くなっている。各メモリセルで3状態以上を蓄積することによって蓄積容量を増やす方法もある。
【0007】
多状態またはマルチレベルのEEPROMメモリセルの場合は、伝導ウィンドウを2つ以上の区切り点で3つ以上の領域に分割し、各セルで2ビット以上のデータを蓄積できるようにする。したがって、EEPROMアレイで蓄積できる情報は、各セルに蓄積できる状態数にともない増加する。米国特許第5,172,338号(特許文献1)には、多状態またはマルチレベルメモリセルを備えるEEPROMまたはフラッシュEEPROMが記載されている。
【0008】
メモリセルとして機能するトランジスタは通常、2通りの方法のいずれか一方によって「プログラム済み」状態までプログラムされる。「ホットエレクトロン注入法」では、ドレインに印加される高電圧によって基板チャネル領域上の電子が加速する。同時に、コントロールゲートに印加される高電圧は、薄いゲート誘電体を通じてフローティングゲートまでホットエレクトロンを引き寄せる。「トンネル注入法」では、基板に比べて高い電圧をコントロールゲートに印加する。こうして電子は基板から介在するフローティングゲートへ引き寄せられる。
【0009】
メモリ装置の消去にはいくつか方法がある。EPROMの場合は、紫外線によってフローティングゲートから電荷を取り除くことによってメモリをまとめて消去できる。EEPROMの場合は、コントロールゲートに比べて高い電圧を基板に印加し、フローティングゲートの電子を薄い酸化物を通じて基板チャネル領域まで誘導することによってメモリセルを電気的に消去できる(すなわちファウラー・ノルドハイム・トンネリング)。通常、EEPROMはバイト単位で消去可能である。フラッシュEEPROMの場合は、メモリが一度にまとめて電気的に消去されるか、一度に1ブロック以上が電気的に消去され、このブロックは512バイト以上のメモリで構成されうる。
【0010】
メモリ装置は通常、1つ以上のメモリチップをカード上に実装する。それぞれのメモリチップは、デコーダや消去回路、書き込み回路、および読み出し回路等の周辺回路によって支援されるメモリセルアレイを備える。より精緻なメモリ装置は外部メモリコントローラと連動し、これが知的で高度なメモリ操作とインターフェイスを実行する。
【0011】
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置にはフラッシュEEPROMのほかに、タイプの異なる不揮発性メモリセルを採用するものがある。米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)、第5,661,053号(特許文献6)、第5,313,421号(特許文献7)、および第6,222,762号(特許文献8)には、フラッシュメモリの例とこれを製造するシステムおよび方法が記載されている。特に米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)は、NANDストリング構造を持つフラッシュメモリ装置を説明している。不揮発性メモリ装置はまた、電荷蓄積のための誘電体層を備えるメモリセルから製造される。前述した導電性フローティングゲート素子の代わりに誘電体層が使われる。誘電体蓄積素子を利用するこのようなメモリ装置は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545(非特許文献1)で説明されている。ソースおよびドレイン拡散間のチャネルにわたってONO誘電体層が延在する。1データビットの電荷はドレインに近接する誘電体層に局在し、他のデータビットの電荷はソースに近接する誘電体層に局在する。例えば米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)は、2つの二酸化シリコン層にトラッピング誘電体を挟んだ不揮発性メモリセルを開示している。多状態のデータ蓄積は、誘電体の中で空間的に分離した電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現する。
【0012】
読み出しとプログラミングの性能を上げるには、アレイの中にある複数の電荷蓄積素子またはメモリトランジスタの読み出しやプログラミングを並行して行う。つまり、「1ページ」のメモリ素子で読み出しやプログラミングを一斉に行う。既存のメモリアーキテクチャでは通常、1行の中にいくつかの交互ページを含むか、あるいは1行で1ページを構成する。1ページの全メモリ素子で読み出しやプログラミングを一斉に行う。
【0013】
典型的なメモリアーキテクチャでは1行のメモリ素子で共通のワード線を共有する。しかし、メモリ素子の小型化とメモリチップの高集積化が進むにつれワイヤは細くなり、ワイヤの抵抗は増す。このため、ワード線等に見られるワイヤRC遅延が顕著になる。例えば、行デコーダに近いメモリ素子と行デコーダから遠く離れたメモリ素子とでプログラムしきい値(VT)の差が0.4Vにもなることがわかっている。この差に対処するにはページのプログラミング中に追加のプログラミングパルスが必要となるため、性能が落ちてしまう。
【0014】
したがって、高容量・高性能不揮発性メモリが一般的に求められている。特に、大規模ブロックにおけるメモリ操作を高い性能で実行できる高容量不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】米国特許第5,172,338号
【特許文献2】米国特許第5,070,032号
【特許文献3】米国特許第5,095,344号
【特許文献4】米国特許第5,315,541号
【特許文献5】米国特許第5,343,063号
【特許文献6】米国特許第5,661,053号
【特許文献7】米国特許第5,313,421号
【特許文献8】米国特許第6,222,762号
【特許文献9】米国特許第5,570,315号
【特許文献10】米国特許第5,903,495号
【特許文献11】米国特許第6,046,935号
【特許文献12】米国特許第5,768,192号
【特許文献13】米国特許第6,011,725号
【特許文献14】米国特許第5,595,924号
【特許文献15】米国特許出願第11/323,596号
【非特許文献】
【0016】
【非特許文献1】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545
【発明の概要】
【0017】
本発明の一般的な態様によると、メモリプレーンにまたがるワード線沿いの時間定数の変化に起因するプログラミング効果の変化は、メモリプレーンにわたってビット線電圧を調整してプログラミングレートを修正することによって補償される。これにより、ワード線へ結合された1グループのメモリセルのプログラミング中にプログラミング効果の変化は大幅に低減する。
その結果、メモリセルグループのプログラミングに要するプログラミングパルス数は減り、性能が向上する。
【0018】
一実施形態において、プログラミング中にワード線電圧源に近いメモリプレーンの第1の半分に位置するビット線が第1の電圧に設定され、ワード線電圧源から遠いメモリプレーンの第2の半分に位置するビット線は第2の電圧に設定される。具体的には第1の電圧を第2の電圧より大きくすることで、2つの半分におけるプログラミング効果の変化を大幅に抑える。
【0019】
本発明の別の実施形態によると、ビット線電圧はそれぞれのビット線電圧シフタによって駆動される。例えば、メモリプレーンの第1の半分に位置するビット線は第1の電圧シフタに結合されて第1の電圧まで駆動され、メモリプレーンの第2の半分に位置するビット線は第2の電圧シフタに結合されて第2の電圧まで駆動される。
一般的には、行デコーダ等のワード線電圧源からの距離に基づき3通り以上のビット線電圧を実施できる。
【0020】
本発明のさらなる特徴と利点は、この後に続く本発明の好適な実施形態の説明を添付の図面と併せて解釈することで理解される。
【図面の簡単な説明】
【0021】
【図1】本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。
【図2】不揮発性メモリセルを概略的に示す。
【図3】フローティングゲートが随時一度に選択的に蓄積できる4通りの電荷Q1〜Q4でソース−ドレイン電流IDとコントロールゲート電圧VCGとの関係を示す。
【図4】NORメモリセルアレイの一例を示す。
【図5A】NANDストリングの形に編成されたメモリセルストリングを概略的に示す。
【図5B】図5Aに示されているNANDストリング50等のNANDストリングからなるNANDメモリセルアレイ200の一例を示す。
【図6】選択されたワード線に印加される一連の階段波形プログラミング電圧パルスを示す。
【図7】図7における(A)は複数のメモリセルへ結合されたワード線を示し、(B)はアクセスノードを基準とするワード線沿いの一区分における抵抗と静電容量との積を示し、(C)はアクセスノードから始まる各所のプログラミングパルス応答を示し、(D)はプログラミング中にワード線沿いのRC変化を補償する本発明の一般的な手法を示す。
【図8】図8における(A)は複数のメモリセルへ結合されたワード線を示し、(B)はプログラミング中にワード線沿いのRC変化を補償する本発明の一般的な手法を示し、(C)は好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示し、(D)は別の好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。
【図9】図8(C)のビット線電圧プロファイルに従いメモリプレーンの中でビット線電圧を印加する一実施例を示す。
【図10】ビット線電圧を設定する好適なセンスモジュールをより詳細に示す。
【図11】図9および図10に示されているVBLシフタの一実施形態を示す。
【図12】本発明の一般的な手法に従いワード線沿いのビット線補償プログラミングを示す流れ図である。
【発明を実施するための形態】
【0022】
メモリシステム
図1〜図5は、本発明の様々な態様を実施できる例示的なメモリシステムを示す。
図6〜図12は、本発明のワード線補償手法および装置の実施形態を示す。
【0023】
図1は、本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ100は、二次元のメモリセルアレイ200と、制御回路210と、デコーダ、読み出し/書き込み回路、マルチプレクサ等の周辺回路とを含む。
メモリアレイ200は、行デコーダ230(230A、230Bに分割)を介してワード線により、そして列デコーダ260(260A、260Bに分割)を介してビット線により、アドレスできる(図4および図5も参照されたい)。読み出し/書き込み回路270(270A、270Bに分割)により、1ページのメモリセルの読み出しまたはプログラミングは並行して行うことができる。読み出し/書き込み回路270にはデータI/Oバス231が結合されている。
好適な実施形態において、同じワード線を共有する一連のメモリセル行からページが構成される。メモリセル行を複数のページに区分する別の実施形態において、個々のページに向けて読み出し/書き込み回路270を多重化するためにページマルチプレクサ250(250A、250Bに分割)を設ける。例えば、奇数および偶数メモリセル列によってそれぞれ形成される2つのページを読み出し/書き込み回路に向けて多重化する。
【0024】
図1は好適な構成を示すものであり、様々な周辺回路によるメモリアレイ200へのアクセスはアレイの両側で相称的に行われるため、アクセス線と回路の密度はそれぞれの側で半分に減る。行デコーダは行デコーダ230Aおよび230Bに分かれ、列デコーダは列デコーダ260Aおよび260Bに分かれている。メモリセル行を多数のページに分割する実施形態では、ページマルチプレクサ250をページマルチプレクサ250Aおよび250Bに分割する。同様に、読み出し/書き込み回路270は、アレイ200の下からビット線へ接続する読み出し/書き込み回路270Aと、上からビット線へ接続する読み出し/書き込み回路270Bとに分割する。その結果、読み出し/書き込みモジュールの密度とセンスモジュール380の密度は、基本的には2分の1になる。
【0025】
制御回路110は、読み出し/書き込み回路270と協働しながらメモリアレイ200でメモリ操作を実行するオンチップコントローラである。通常、制御回路110は状態マシン112を含むほか、オンチップアドレスデコーダや電力制御モジュール(明示せず)等のその他の回路を含む。状態マシン112はチップレベルのメモリ動作制御を提供する。制御回路は外部メモリコントローラを経由してホストと通信する。
メモリアレイ200は通常、行および列に配列されてワード線およびビット線によりアドレスされる二次元のメモリセルアレイとして編成される。アレイは、NORタイプのアーキテクチャかNANDタイプのアーキテクチャに従って形成できる。
【0026】
図2は、不揮発性メモリセルを概略的に示す。メモリセル10は、フローティングゲートや誘電体層等の電荷蓄積単位20を有する電界効果トランジスタによって実装できる。メモリセル10はまた、ソース14と、ドレイン16と、コントロールゲート30とを含む。
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置には様々なタイプのメモリセルが採用され、各種のメモリセルは1つ以上の電荷蓄積素子を具備する。
【0027】
典型的な不揮発性メモリセルにはEEPROMとフラッシュEEPROMがある。米国特許第5,595,924号(特許文献14)にはEEPROMセルの例とその製造方法が記載されている。米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)、第5,661,053号(特許文献6)、第5,313,421号(特許文献7)、および第6,222,762号(特許文献8)にはフラッシュEEPROMセルの例と、メモリシステムにおけるその運用と、その製造方法が記載されている。特に米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)には、NANDセル構造を持つメモリ装置の例が記載されている。また、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545(非特許文献1)と、米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)には、誘電体蓄積素子を利用するメモリ装置の例が記載されている。
【0028】
実際には、コントロールゲートに基準電圧が印加されるときにセルのソース電極とドレイン電極にかけて伝導電流を感知することによってセルのメモリ状態を読み出すのが普通である。この場合は、セルのフローティングゲート上の各電荷につき一定の基準コントロールゲート電圧に対する伝導電流を検出できる。同様に、しきい値電圧ウィンドウや伝導電流ウィンドウはフローティングゲートにプログラムできる電荷の範囲によって決まる。
【0029】
分割された電流ウィンドウの中で伝導電流を検出する代わりに、コントロールゲートで検査の対象となる特定のメモリ状態に対してしきい値電圧を設定し、伝導電流がしきい値電流より低いか高いかを検出することも可能である。一実施形態において、ビット線の静電容量を通じて放電する伝導電流の割合を調べることによってしきい値電流に対する伝導電流の検出を果たす。
【0030】
図3は、フローティングゲートが随時一度に選択的に蓄積できる4通りの電荷Q1〜Q4でソース−ドレイン電流ID とコントロールゲート電圧VCGとの関係を示すものである。実線で描かれた4本のID 対VCG曲線はメモリセルのフローティングゲートにプログラムできる4通りの電荷レベルを表し、4通りのメモリ状態にそれぞれ相当する。一例として、セル集団のしきい値電圧ウィンドウ範囲は0.5Vから3.5Vに及ぶ。しきい値ウィンドウをそれぞれ0.5V間隔で5つの領域に分割することにより、1つの消去済み状態と6つのプログラム済み状態とにそれぞれ相当する7通りのメモリ状態「Gr」、「A」、「B」、「C」、「D」、「E」、「F」に区切ることができる。例えば、図に示されているように2μAの基準電流IREFを使用するなら、Q1でプログラムされるセルは、その曲線がVCG=0.5Vおよび1.0Vで区切られたしきい値ウィンドウの領域内でIREF と交差するため、メモリ状態「A」にあるとみなされる。同様に、Q4はメモリ状態「E」にある。
前の説明から分かるように、メモリセルで蓄積する状態が多ければ多いほどしきい値ウィンドウはより細かく分割される。この場合に所要の分解能を達成するのに、プログラミング操作と読み出し操作の精度を上げる必要がある。
【0031】
図4は、NORメモリセルアレイの一例を示す。メモリアレイ200の各メモリセル行は、それぞれのソース14とドレイン16とによってデイジーチェーン方式で接続される。この設計は仮想接地設計と呼ばれることがある。行内のセル10のコントロールゲート30はワード線42等のワード線へ接続する。列内のセルのソースおよびドレインは、ビット線34および36等の選択されたビット線へそれぞれ接続する。
【0032】
図5Aは、NANDストリングの形に編成されたメモリセルストリングを概略的に示す。NANDストリング50は、ソースおよびドレインによってデイジーチェーン方式で接続された一連のメモリトランジスタM1、M2・・・Mn(例えば、n=4、8、16以上)からなる。1対の選択トランジスタS1、S2は、NANDストリングのソース端子54とドレイン端子56とを通じて外部に至るメモリトランジスタチェーンの接続を制御する。メモリアレイでソース選択トランジスタS1がオンになると、ソース端子はソース線へ結合される(図5B参照)。同様に、ドレイン選択トランジスタS2がオンになると、NANDストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ10はメモリセルの働きをする。各メモリトランジスタは、一定量の電荷を蓄積して目的のメモリ状態を表現する電荷蓄積素子20を具備する。各メモリトランジスタのコントロールゲート30は読み出し操作と書き込み操作を制御する。図5Bに示されているように、NANDストリング行沿いのメモリトランジスタのコントロールゲート30はいずれも同じワード線へ接続する。同様に、選択トランジスタS1、S2のコントロールゲート32は、それぞれのソース端子54とドレイン端子56を介したNANDストリングへのアクセスを制御する。同様に、NANDストリング行沿いの選択トランジスタのコントロールゲート32はいずれも同じ選択線へ接続する。
【0033】
NANDストリングの中でアドレスされたメモリトランジスタ10を読み出したりプログラミング中にベリファイしたりするときには、そのコントロールゲート30にしかるべき電圧を供給する。同時に、NANDストリング50の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。このようにして個々のメモリトランジスタのソースからNANDストリングのソース端子54にかけて導電経路ができあがり、個々のメモリトランジスタのドレインからセルのドレイン端子56にかけても同様である。米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)には、そのようなNANDストリング構造を持つメモリ装置が記載されている。
【0034】
図5Bは、図5Aに示されているNANDストリング50等のNANDストリングからなるNANDメモリセルアレイ200の一例を示す。ビット線、例えばビット線36は、NANDストリングの列に沿って各NANDストリングのドレイン端子56へ結合する。ソース線、例えばソース線34は、NANDストリングのバンクに沿って各NANDストリングのソース端子54へ結合する。また、1バンクのNANDストリングでメモリセル行沿いのコントロールゲートは、ワード線、例えばワード線42に接続する。1バンクのNANDストリングで選択トランジスタ行沿いのコントロールゲートは、選択線、例えば選択線44に接続する。NANDストリングバンクのワード線と選択線へのしかるべき電圧により、NANDストリングバンクのメモリセル行全体をアドレスできる。NANDストリングの中であるひとつのメモリトランジスタを読み出すときには、ストリングの中にある残りのメモリトランジスタがそれぞれのワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。
【0035】
メモリ操作中のワード線沿いの変化補償
典型的なメモリアーキテクチャでは、1行のメモリ素子で共通のワード線を共有する。例えば、メモリセル行のコントロールゲートはワード線に結合する。しかし、メモリ素子の小型化とメモリチップの高集積化が進むにつれワイヤは細くなり、ワイヤの抵抗は増している。このため、ワード線等に見られるワイヤRC遅延が顕著になる。例えば、行デコーダに近いメモリ素子と行デコーダから遠く離れたメモリ素子とでプログラムしきい値(VT)の差が0.4Vにもなることがわかっている。この差に対処するにはページのプログラミング中に追加のプログラミングパルスが必要となるため、性能が落ちてしまう。
【0036】
これを解決するため、抵抗が少ない材料をワード線に使用することによってメモリチップの製造工程を改善する方法が考えられる。しかし、工程変更の実施は困難であり、たとえ可能であっても最終的には限界に達する。
本発明の一態様によると、メモリプレーンにまたがるワード線沿いの時間定数の変化に起因するプログラミング効果の変化は、メモリプレーンにわたってビット線電圧を調整してプログラミングレートを修正することによって補償される。これにより、ワード線へ結合された1グループのメモリセルのプログラミング中にプログラミング効果の変化は大幅に抑えられる。
【0037】
図6は、選択されたワード線に印加される一連の階段波形プログラミング電圧パルスを示す。特定の状態までプログラムされるセルは相継ぐプログラミング電圧パルスに晒され、その都度フローティングゲートには電荷が加わる。プログラミングパルスの合間にセルを読み出すかベリファイして、区切りレベルに対するソース−ドレイン電流を確認する。セルが所望の状態に達したことが確認されるとプログラミングは停止する。メモリセルの電荷蓄積単位にプログラムされて蓄積していく電子に対処するため、使用するプログラミングパルストレインの周期または振幅を上げることができる。通常、プログラミング回路は選択されたワード線に一連のプログラミングパルスを印加する。このため、コントロールゲートを通じてワード線に接続する1ページのメモリセルはまとめてプログラムできる。ページの1メモリセルが目標状態までプログラムされるとプログラム禁止になり、このページの全セルがプログラム−ベリファイ済みとなるまで残りのセルのプログラミングは続く。
【0038】
図7(A)〜図7(D)は、本発明の一般的な実施形態に従い、ワード線にかかる様々な作動電圧の変化を概略的に示す。
図7(A)は、複数のメモリセルへ結合されたワード線を示す。メモリセル10は、メモリアーキテクチャの種類に応じて図4に示されているようなNORセルか、図5Aに示されているようなNANDストリング50である。一実施形態において、片側のワード線デコーダ230へ結合されたアクセスノード46からワード線WL42にアクセスする。メモリ操作中には、ワード線デコーダからアクセスノード46へ作動ワード線電圧が供給される。したがって、アクセスノード46はワード線電圧源とみなすことができる。ワード線WL42はメモリアレイ内の1メモリセル行によって共有される。各メモリセル10のコントロールゲート30は、アクセスノード46から始まるWL42沿いの各所に結合する。
【0039】
図7(B)は、アクセスノードを基準とするワード線沿いの一区分における抵抗と静電容量との積を示す。ワード線WL42は有限抵抗を持つ導体から形成される。ワード線沿いの一区分における抵抗は区分の長さに比例する。他方、一区分の静電容量は実質的に区分の長さに左右されない。したがって、ワード線沿いの一区分におけるRC積は、アクセスノードを基準とする区分の長さの関数として直線的に増加する。
【0040】
図7(C)は、アクセスノードから始まる各所のプログラミングパルス応答を示す。ワード線へ向けてアクセスノードに供給される個々のプログラミングパルス(図6参照)は、基本的にはRC回路に遭遇する。一般にアクセスノードから見た位置rにおけるRCの値はRC(r)によって与えられる。その位置の電圧VWL(r)は、ワード線沿いのrまでの区分の入力プログラミングパルスに対する応答である。この応答はワード線の一部分を充電するもので、時間定数はRC(r)によって与えられる。位置rと時間tにおける充電電圧はVWL(r,t)=VWL(r=0)[1−EXP(−t/RC(r))]である。位置rと時間tにおける放電電圧はVWL(r,t)=VWL(r=0)EXP(−t/RC(r))である。つまり積RC(r)は、位置rでワード線を充電または放電する割合を決定づける時間定数である。ワード線は1単位の時間定数の後に63.2%まで充電される。ワード線は2単位の時間定数の後に86.5%まで充電される。したがって、RCが大きいほど充電と放電は遅くなる。矩形のプログラミングパルスならワード線はパルスの立上がりで充電し、パルスの立下りで放電する。
【0041】
ワード線沿いのRC変化のため、行デコーダからセルが遠ざかるほどRC遅延は大きくなり、プログラミングパルスの効果は減少する。この現象は56nm技術を使用する集積回路チップに顕著に見られる。例えば、行デコーダに近いセルと行デコーダから遠く離れたセルとでプログラムVT値の差が0.4Vにもなることがわかっている(プログラムパルス数は同じ)。このプログラムVT値の差のため、行デコーダから最も離れたセルで同じVTに到達するには追加のプログラミングパルスが必要となることがある。
【0042】
図7(D)は、プログラミング中にワード線沿いのRC変化を補償する本発明の一般的な手法を示す。基本的には、アクセスノード46または行デコーダ230から各セルの距離に応じてプログラミング中にビット線電圧を調整する。通常、プログラミング中のプログラミング効果はコントロールゲートと基板との電界、あるいはコントロールゲートとビット線との電位差に左右される。通常、従来のプログラミングではビット線電圧がVBL=0と最低限に保たれる。ビット線電圧が高くなると、基板からフローティングゲートにかけて電子のトンネリングを果たすための電界が減少するため、プログラミング効果は低下する。速くプログラムされる行デコーダ寄りのセルのプログラミングには高いビット線電圧を適用し、行デコーダから遠く離れたセルに比べて近いセルのプログラミングを遅くする。その結果、同数のプログラミングパルスによりワード線沿いの全セルをほぼ同じVTまでプログラムできる。
【0043】
図8(A)〜図8(D)は、本発明の好適な実施形態に従いワード線沿いの種々の作動電圧の変化を概略的に示す。ワード線WLは4つの部分に分割され、部分1はアクセスノード46または行デコーダ230に最も近く、部分4は最も遠い。比較を簡単に行えるようにするため、図8(A)は図7(A)と同じであり、図8(B)は図7(D)と同じである。
【0044】
図8(C)は、好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。配線と回路を簡素化するため、ワード線にまたがるビット線電圧は基本的には有限数の値に量子化される。図8(C)ではワード線が横切るプレーンが半々に二分されている。行デコーダに最も近いプレーンの左半分にはワード線の部分1および2があり、行デコーダから離れたプレーンの右半分にはワード線の部分3および4がある。ビット線電圧はプレーンの左半分でVBL(r)=V1 であり、プレーンの右半分でVBL(r)=V0 である。V1 およびV0 の最適値はメモリ装置次第で決まり、テストを行うことで特定できる。ほとんどの場合はV0 =0である。
【0045】
図8(D)は、別の好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。この実施形態では、ワード線が横切るプレーンが、ワード線の部分1〜4に対応する4つの部分に分れている。部分1、2、3、および4のビット線電圧はそれぞれVBL(r)=V11、V10、V01、およびV00である。
【0046】
図9は、図8(C)のビット線電圧プロファイルに従いメモリプレーンの中でビット線電圧を印加する一実施例を示す。一例として、メモリプレーンによってメモリアレイ200全体が形成され、ワード線は行方向にメモリアレイをまたぎ、ビット線は列方向にメモリアレイをまたいでいる。選択されたワード線、例えばWL42には、行デコーダ230のアクセスノード46を通じてワード線電圧が供給される。ビット線は、読み出し/書き込み回路270(図1では読み出し/書き込み回路270Aおよび270Bに分散)のセンスモジュールへ個別に結合する。それぞれのセンスモジュールにはノードAがあって、結合されたビット線を接地電位か所定のビット線電圧に設定できる。図8(C)に示されている2進の実施形態の場合、図9でプレーンの左半分に位置するビット線はどれもノードA−1 701−1へ結合され、これはVBLシフタ700を用いて所定の電圧V1 に設定される。他方、プレーンの右半分に位置するビット線はどれもノードA−0 701−0へ結合され、こちらは所定の電圧V0 (例えば、接地電位)に設定される。
【0047】
図10は、ビット線電圧を設定する好適なセンスモジュールをより詳細に示す。センスモジュール480は、ノードSEN2 481で電流を感知するセンス増幅器600を含む。ノードSEN2 481は、電圧クランプ610と絶縁トランジスタ482とを通じてビット線36とメモリセル10または読み出しバス499へと選択的に結合できる。しかし、センス増幅器600と電圧クランプ610はプログラミング中に無効になる。基本的に、ビット線電圧はノードA 701で設定される。信号BLSにより絶縁トランジスタがオンになるとビット線はノード613へ結合され、さらにノード613は、プルダウン回路486(信号INVにより有効)やプルダウン絶縁トランジスタ550(信号GRSにより有効)等のいくつかの回路段を介してノードA 701へ結合される。プログラミング中にノードA 701でビット線電圧を設定するときには、トランジスタ482、550とプルダウン回路486がすべてオンになることでビット線36はノードA 701へ結合される。
【0048】
図9との関係で説明したように、メモリプレーンの左半分のセンスモジュールのノードA 701はノードA−1 701−1へ結合され、このノードはVBLシフタ700によって電圧V1まで駆動される。同様に、メモリプレーンの右半分のセンスモジュールのノードA 701はノードA−0 701−0へ結合され、このノードは接地電位に設定される。
【0049】
これまで図8(C)の2進の実施形態について説明してきたが、プレーンが多数の部分に分割される場合でも、各部分のビット線のノードAが所定の電圧に結合されることは明白である。行デコーダから最も離れた部分の所定電圧は接地電位に設定される。その他の部分の所定電圧はそれぞれのVBLシフタによって設定される。
【0050】
図11は、図9および図10に示されているVBLシフタの一実施形態を示す。VBLシフタ700は、個々のセンスモジュールのノードAと接地との間に挿入される。具体的には、2つの直列抵抗器R1およびR2によって形成される分圧器がノードAと接地との間に挿入される。一実施形態において、DAC制御回路によって抵抗器R2をデジタル調整する。ノードAを駆動するために差動増幅器720を使用する。差動増幅器720は2つの差動入力722および724を持つ。入力722には基準電圧VREFが接続され、R1とR2の間から出る電圧は入力724へ接続される。こうしてR2の値を調整することによりノードAの電圧を所望の値に設定できる。
【0051】
図12の流れ図は、本発明の一般的な手法に従いワード線沿いのビット線補償プログラミングを示す。
ステップ800:ワード線へ結合された1グループのメモリセルを含み、ビット線によりグループの各メモリセルにアクセスできる不揮発性メモリを提供する。
ステップ810:ワード線にプログラミング電圧を印加するアクセスノードを提供する。グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく。例えば、アクセスノードは行デコーダ230(図8(A)参照)のアクセスノードである。
ステップ820:グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定する。例えば、図8(C)または図8(D)のビット線電圧プロファイルを適用できる。
ステップ830:アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムする。
【0052】
クイックパス書き込みの実施例
別の好適な実施形態では「クイックパス書き込み」(「QPW」)プログラミング手法も実施する。セルのプログラミングがベリファイ区切り点に近づくと、ビット線電圧の適切なバイアスまたはプログラミングパルスの修正により、プログラミングはより遅い(より細かい)モードに切り替わる。このように、最初は大きいプログラミングステップを使って速やかに収束し、目標状態を通り越す危険はない。「QPW」プログラミングアルゴリズムは2005年12月29日に出願された「Methods for Improved Program-Verify Operations in Non-Volatile Memories 」という米国特許出願第11/323,596号(特許文献15)に開示され、その全体が本願明細書において参照により援用されている。
【0053】
この補償手法にQPWプログラミング手法を組み合わせることができる。2つの手法はいずれも、ビット線電圧を調整することによってそれぞれの目的を果たす。QPW手法は特定の時間にビット線電圧を調整するが、ワード線変化補償では行デコーダからのセル位置の関数としてビット線電圧を調整する。したがって、2つの調整は直線的に適用でき、互いを損ねることはない。例えば図8(C)に示されているような2進プロファイルを持つビット線電圧の場合には、プレーンの左半分のビット線が0.35Vに設定され、右半分は0Vに保たれる。QPWを実施する場合の初期ビット線電圧は図8(C)と同じである。ある特定のセルのプログラミングが区切り点に近づくと、このセルのビット線は例えば0.7V増加し、プログラミングは区切り点の近くで遅くなる。プレーンの左半分のセルならビット線電圧は1.05Vになり、プレーンの右半分のセルならビット線電圧は0.7Vになる。
【0054】
本発明の別の実施例ではプレーンの左半分でもQPWを実施するが、プレーンの右半分にはQPWを使用しない。
これまでプログラミングの間ワード線にわたって2進(図8(C))または4進プロファイル(図8(D))を持つビット線電圧についての例を紹介してきたが、ほかのプロファイルも可能である。理想的には、アクセスポイントまたは行デコーダから遠ざかるにつれビット線電圧をアナログ的に減少させることで(図8(B))プログラミング効果の低下を補償する。
【0055】
本願明細書で参照する特許、特許出願、記事、書籍、仕様書、その他の出版物、文書、事物はどれも、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている出版物、文書、または事物のいずれかと本願明細書の本文との間で用語の定義または使用に矛盾や食い違いがある場合は、本願明細書における用語の定義または使用が優先するものとする。
これまで本発明の様々な態様を特定の実施形態との関係で説明してきたが、本発明が添付の特許請求の範囲内で保護を受ける権利があることが理解される。
【技術分野】
【0001】
本発明は、一般的には電気的に消去可能でプログラム可能な読み出し専用メモリ(EEPROM)やフラッシュEEPROM等の不揮発性半導体メモリに関し、具体的にはワード線沿いの変化を適切なビット線電圧によって補償するメモリ操作に関する。
【背景技術】
【0002】
不揮発性電荷蓄積が可能なソリッドステートメモリ、特に形状因子が小さいカードにパッケージされたEEPROMやフラッシュEEPROMの形をとるものは最近、情報家電や家庭用電化製品を中心に様々なモバイルおよびハンドヘルド装置の蓄積装置として盛んに選ばれている。同じくソリッドステートメモリであるRAM(ランダムアクセスメモリ)と違って、フラッシュメモリは不揮発性であって、電源を切った後にも蓄積されたデータは残る。フラッシュメモリはコストが高くつくにもかかわらず、大容量蓄積装置の用途に使われることが多くなっている。ハードドライブやフロッピーディスク等の回転する磁気媒体を基礎とする従来の大容量蓄積装置は、モバイル/ハンドヘルド環境に不向きである。というのも、ディスクドライブは多くの場合かさばり、機械的な故障が起きやすく、待ち時間が長く、電力を食う。このような望ましくない属性を持つディスク方式の蓄積装置は、ほとんどのモバイル/ポータブル用途にとって実用的でない。他方、埋め込み型や取り外し可能なカードの形をとるフラッシュメモリは、その小さなサイズと、低消費電力と、高速度と、高い信頼性ゆえにモバイル/ハンドヘルド環境に理想的にマッチする。
【0003】
EEPROMと電気的にプログラム可能な読み出し専用メモリ(EPROM)は、消去可能でそのメモリセルに新しいデータを書き込める、すなわち「プログラム」できる不揮発性メモリである。いずれも、半導体基板のソース領域とドレイン領域との間のチャネル領域上に配置された電界効果トランジスタ構造による浮遊(非接続)導電性ゲートを利用する。さらにこのフローティングゲートの上にコントロールゲートを設ける。トランジスタのしきい値電圧特性はフローティングゲート上に保持される電荷の量によって制御される。つまり、フローティングゲート上の一定レベルの電荷に応じてコントロールゲートに印加すべき電圧(しきい値)があり、これが印加されることによりトランジスタは「オン」に切り替わり、ソース領域とドレイン領域との導通が可能となる。
【0004】
フローティングゲートは一定範囲の電荷を保持でき、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルまでプログラムできる。しきい値電圧ウィンドウのサイズは装置の最小しきい値レベルと最大しきい値レベルによって決まり、これはフローティングゲートにプログラムできる電荷の範囲に相当する。しきい値ウィンドウは一般的に、メモリ装置の特性と、作動条件と、来歴とに左右される。基本的には、ウィンドウ内の個々の分解可能なしきい値電圧レベル範囲によってセルのメモリ状態が決まる。しきい値電圧を2つの個別領域に分割する場合は、各メモリセルに1ビットのデータを蓄積できる。同様に、しきい値電圧ウィンドウを3つ以上の個別領域に分割する場合は、各メモリセルに2ビット以上のデータを蓄積できる。
【0005】
通常の2状態EEPROMセルでは、少なくとも1つの電流区切りレベルを設定して伝導ウィンドウを2つの領域に分割する。予め決められた一定の電圧を印加することによってセルを読み出すときには、そのソース/ドレイン電流を区切りレベル(または基準電流IREF)と比較することによってメモリ状態が決定する。読み出される電流が区切りレベルの電流より高ければ、セルはひとつの論理状態(例えば、「0」状態)にあると判断する。他方、電流が区切りレベルの電流に満たなければ、セルはもうひとつの論理状態(例えば、「1」状態)にあると判断する。このような2状態セルは1ビットのデジタル情報を蓄積する。基準電流源は通常ならばメモリシステムの一部として用意され、外部からプログラムでき、区切りレベル電流を生成する。
【0006】
メモリ容量を増やすため、フラッシュEEPROM装置の実装密度は半導体技術の進歩にともない益々高くなっている。各メモリセルで3状態以上を蓄積することによって蓄積容量を増やす方法もある。
【0007】
多状態またはマルチレベルのEEPROMメモリセルの場合は、伝導ウィンドウを2つ以上の区切り点で3つ以上の領域に分割し、各セルで2ビット以上のデータを蓄積できるようにする。したがって、EEPROMアレイで蓄積できる情報は、各セルに蓄積できる状態数にともない増加する。米国特許第5,172,338号(特許文献1)には、多状態またはマルチレベルメモリセルを備えるEEPROMまたはフラッシュEEPROMが記載されている。
【0008】
メモリセルとして機能するトランジスタは通常、2通りの方法のいずれか一方によって「プログラム済み」状態までプログラムされる。「ホットエレクトロン注入法」では、ドレインに印加される高電圧によって基板チャネル領域上の電子が加速する。同時に、コントロールゲートに印加される高電圧は、薄いゲート誘電体を通じてフローティングゲートまでホットエレクトロンを引き寄せる。「トンネル注入法」では、基板に比べて高い電圧をコントロールゲートに印加する。こうして電子は基板から介在するフローティングゲートへ引き寄せられる。
【0009】
メモリ装置の消去にはいくつか方法がある。EPROMの場合は、紫外線によってフローティングゲートから電荷を取り除くことによってメモリをまとめて消去できる。EEPROMの場合は、コントロールゲートに比べて高い電圧を基板に印加し、フローティングゲートの電子を薄い酸化物を通じて基板チャネル領域まで誘導することによってメモリセルを電気的に消去できる(すなわちファウラー・ノルドハイム・トンネリング)。通常、EEPROMはバイト単位で消去可能である。フラッシュEEPROMの場合は、メモリが一度にまとめて電気的に消去されるか、一度に1ブロック以上が電気的に消去され、このブロックは512バイト以上のメモリで構成されうる。
【0010】
メモリ装置は通常、1つ以上のメモリチップをカード上に実装する。それぞれのメモリチップは、デコーダや消去回路、書き込み回路、および読み出し回路等の周辺回路によって支援されるメモリセルアレイを備える。より精緻なメモリ装置は外部メモリコントローラと連動し、これが知的で高度なメモリ操作とインターフェイスを実行する。
【0011】
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置にはフラッシュEEPROMのほかに、タイプの異なる不揮発性メモリセルを採用するものがある。米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)、第5,661,053号(特許文献6)、第5,313,421号(特許文献7)、および第6,222,762号(特許文献8)には、フラッシュメモリの例とこれを製造するシステムおよび方法が記載されている。特に米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)は、NANDストリング構造を持つフラッシュメモリ装置を説明している。不揮発性メモリ装置はまた、電荷蓄積のための誘電体層を備えるメモリセルから製造される。前述した導電性フローティングゲート素子の代わりに誘電体層が使われる。誘電体蓄積素子を利用するこのようなメモリ装置は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545(非特許文献1)で説明されている。ソースおよびドレイン拡散間のチャネルにわたってONO誘電体層が延在する。1データビットの電荷はドレインに近接する誘電体層に局在し、他のデータビットの電荷はソースに近接する誘電体層に局在する。例えば米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)は、2つの二酸化シリコン層にトラッピング誘電体を挟んだ不揮発性メモリセルを開示している。多状態のデータ蓄積は、誘電体の中で空間的に分離した電荷蓄積領域のバイナリ状態を別々に読み出すことによって実現する。
【0012】
読み出しとプログラミングの性能を上げるには、アレイの中にある複数の電荷蓄積素子またはメモリトランジスタの読み出しやプログラミングを並行して行う。つまり、「1ページ」のメモリ素子で読み出しやプログラミングを一斉に行う。既存のメモリアーキテクチャでは通常、1行の中にいくつかの交互ページを含むか、あるいは1行で1ページを構成する。1ページの全メモリ素子で読み出しやプログラミングを一斉に行う。
【0013】
典型的なメモリアーキテクチャでは1行のメモリ素子で共通のワード線を共有する。しかし、メモリ素子の小型化とメモリチップの高集積化が進むにつれワイヤは細くなり、ワイヤの抵抗は増す。このため、ワード線等に見られるワイヤRC遅延が顕著になる。例えば、行デコーダに近いメモリ素子と行デコーダから遠く離れたメモリ素子とでプログラムしきい値(VT)の差が0.4Vにもなることがわかっている。この差に対処するにはページのプログラミング中に追加のプログラミングパルスが必要となるため、性能が落ちてしまう。
【0014】
したがって、高容量・高性能不揮発性メモリが一般的に求められている。特に、大規模ブロックにおけるメモリ操作を高い性能で実行できる高容量不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】米国特許第5,172,338号
【特許文献2】米国特許第5,070,032号
【特許文献3】米国特許第5,095,344号
【特許文献4】米国特許第5,315,541号
【特許文献5】米国特許第5,343,063号
【特許文献6】米国特許第5,661,053号
【特許文献7】米国特許第5,313,421号
【特許文献8】米国特許第6,222,762号
【特許文献9】米国特許第5,570,315号
【特許文献10】米国特許第5,903,495号
【特許文献11】米国特許第6,046,935号
【特許文献12】米国特許第5,768,192号
【特許文献13】米国特許第6,011,725号
【特許文献14】米国特許第5,595,924号
【特許文献15】米国特許出願第11/323,596号
【非特許文献】
【0016】
【非特許文献1】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545
【発明の概要】
【0017】
本発明の一般的な態様によると、メモリプレーンにまたがるワード線沿いの時間定数の変化に起因するプログラミング効果の変化は、メモリプレーンにわたってビット線電圧を調整してプログラミングレートを修正することによって補償される。これにより、ワード線へ結合された1グループのメモリセルのプログラミング中にプログラミング効果の変化は大幅に低減する。
その結果、メモリセルグループのプログラミングに要するプログラミングパルス数は減り、性能が向上する。
【0018】
一実施形態において、プログラミング中にワード線電圧源に近いメモリプレーンの第1の半分に位置するビット線が第1の電圧に設定され、ワード線電圧源から遠いメモリプレーンの第2の半分に位置するビット線は第2の電圧に設定される。具体的には第1の電圧を第2の電圧より大きくすることで、2つの半分におけるプログラミング効果の変化を大幅に抑える。
【0019】
本発明の別の実施形態によると、ビット線電圧はそれぞれのビット線電圧シフタによって駆動される。例えば、メモリプレーンの第1の半分に位置するビット線は第1の電圧シフタに結合されて第1の電圧まで駆動され、メモリプレーンの第2の半分に位置するビット線は第2の電圧シフタに結合されて第2の電圧まで駆動される。
一般的には、行デコーダ等のワード線電圧源からの距離に基づき3通り以上のビット線電圧を実施できる。
【0020】
本発明のさらなる特徴と利点は、この後に続く本発明の好適な実施形態の説明を添付の図面と併せて解釈することで理解される。
【図面の簡単な説明】
【0021】
【図1】本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。
【図2】不揮発性メモリセルを概略的に示す。
【図3】フローティングゲートが随時一度に選択的に蓄積できる4通りの電荷Q1〜Q4でソース−ドレイン電流IDとコントロールゲート電圧VCGとの関係を示す。
【図4】NORメモリセルアレイの一例を示す。
【図5A】NANDストリングの形に編成されたメモリセルストリングを概略的に示す。
【図5B】図5Aに示されているNANDストリング50等のNANDストリングからなるNANDメモリセルアレイ200の一例を示す。
【図6】選択されたワード線に印加される一連の階段波形プログラミング電圧パルスを示す。
【図7】図7における(A)は複数のメモリセルへ結合されたワード線を示し、(B)はアクセスノードを基準とするワード線沿いの一区分における抵抗と静電容量との積を示し、(C)はアクセスノードから始まる各所のプログラミングパルス応答を示し、(D)はプログラミング中にワード線沿いのRC変化を補償する本発明の一般的な手法を示す。
【図8】図8における(A)は複数のメモリセルへ結合されたワード線を示し、(B)はプログラミング中にワード線沿いのRC変化を補償する本発明の一般的な手法を示し、(C)は好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示し、(D)は別の好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。
【図9】図8(C)のビット線電圧プロファイルに従いメモリプレーンの中でビット線電圧を印加する一実施例を示す。
【図10】ビット線電圧を設定する好適なセンスモジュールをより詳細に示す。
【図11】図9および図10に示されているVBLシフタの一実施形態を示す。
【図12】本発明の一般的な手法に従いワード線沿いのビット線補償プログラミングを示す流れ図である。
【発明を実施するための形態】
【0022】
メモリシステム
図1〜図5は、本発明の様々な態様を実施できる例示的なメモリシステムを示す。
図6〜図12は、本発明のワード線補償手法および装置の実施形態を示す。
【0023】
図1は、本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ100は、二次元のメモリセルアレイ200と、制御回路210と、デコーダ、読み出し/書き込み回路、マルチプレクサ等の周辺回路とを含む。
メモリアレイ200は、行デコーダ230(230A、230Bに分割)を介してワード線により、そして列デコーダ260(260A、260Bに分割)を介してビット線により、アドレスできる(図4および図5も参照されたい)。読み出し/書き込み回路270(270A、270Bに分割)により、1ページのメモリセルの読み出しまたはプログラミングは並行して行うことができる。読み出し/書き込み回路270にはデータI/Oバス231が結合されている。
好適な実施形態において、同じワード線を共有する一連のメモリセル行からページが構成される。メモリセル行を複数のページに区分する別の実施形態において、個々のページに向けて読み出し/書き込み回路270を多重化するためにページマルチプレクサ250(250A、250Bに分割)を設ける。例えば、奇数および偶数メモリセル列によってそれぞれ形成される2つのページを読み出し/書き込み回路に向けて多重化する。
【0024】
図1は好適な構成を示すものであり、様々な周辺回路によるメモリアレイ200へのアクセスはアレイの両側で相称的に行われるため、アクセス線と回路の密度はそれぞれの側で半分に減る。行デコーダは行デコーダ230Aおよび230Bに分かれ、列デコーダは列デコーダ260Aおよび260Bに分かれている。メモリセル行を多数のページに分割する実施形態では、ページマルチプレクサ250をページマルチプレクサ250Aおよび250Bに分割する。同様に、読み出し/書き込み回路270は、アレイ200の下からビット線へ接続する読み出し/書き込み回路270Aと、上からビット線へ接続する読み出し/書き込み回路270Bとに分割する。その結果、読み出し/書き込みモジュールの密度とセンスモジュール380の密度は、基本的には2分の1になる。
【0025】
制御回路110は、読み出し/書き込み回路270と協働しながらメモリアレイ200でメモリ操作を実行するオンチップコントローラである。通常、制御回路110は状態マシン112を含むほか、オンチップアドレスデコーダや電力制御モジュール(明示せず)等のその他の回路を含む。状態マシン112はチップレベルのメモリ動作制御を提供する。制御回路は外部メモリコントローラを経由してホストと通信する。
メモリアレイ200は通常、行および列に配列されてワード線およびビット線によりアドレスされる二次元のメモリセルアレイとして編成される。アレイは、NORタイプのアーキテクチャかNANDタイプのアーキテクチャに従って形成できる。
【0026】
図2は、不揮発性メモリセルを概略的に示す。メモリセル10は、フローティングゲートや誘電体層等の電荷蓄積単位20を有する電界効果トランジスタによって実装できる。メモリセル10はまた、ソース14と、ドレイン16と、コントロールゲート30とを含む。
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置には様々なタイプのメモリセルが採用され、各種のメモリセルは1つ以上の電荷蓄積素子を具備する。
【0027】
典型的な不揮発性メモリセルにはEEPROMとフラッシュEEPROMがある。米国特許第5,595,924号(特許文献14)にはEEPROMセルの例とその製造方法が記載されている。米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)、第5,661,053号(特許文献6)、第5,313,421号(特許文献7)、および第6,222,762号(特許文献8)にはフラッシュEEPROMセルの例と、メモリシステムにおけるその運用と、その製造方法が記載されている。特に米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)には、NANDセル構造を持つメモリ装置の例が記載されている。また、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545(非特許文献1)と、米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)には、誘電体蓄積素子を利用するメモリ装置の例が記載されている。
【0028】
実際には、コントロールゲートに基準電圧が印加されるときにセルのソース電極とドレイン電極にかけて伝導電流を感知することによってセルのメモリ状態を読み出すのが普通である。この場合は、セルのフローティングゲート上の各電荷につき一定の基準コントロールゲート電圧に対する伝導電流を検出できる。同様に、しきい値電圧ウィンドウや伝導電流ウィンドウはフローティングゲートにプログラムできる電荷の範囲によって決まる。
【0029】
分割された電流ウィンドウの中で伝導電流を検出する代わりに、コントロールゲートで検査の対象となる特定のメモリ状態に対してしきい値電圧を設定し、伝導電流がしきい値電流より低いか高いかを検出することも可能である。一実施形態において、ビット線の静電容量を通じて放電する伝導電流の割合を調べることによってしきい値電流に対する伝導電流の検出を果たす。
【0030】
図3は、フローティングゲートが随時一度に選択的に蓄積できる4通りの電荷Q1〜Q4でソース−ドレイン電流ID とコントロールゲート電圧VCGとの関係を示すものである。実線で描かれた4本のID 対VCG曲線はメモリセルのフローティングゲートにプログラムできる4通りの電荷レベルを表し、4通りのメモリ状態にそれぞれ相当する。一例として、セル集団のしきい値電圧ウィンドウ範囲は0.5Vから3.5Vに及ぶ。しきい値ウィンドウをそれぞれ0.5V間隔で5つの領域に分割することにより、1つの消去済み状態と6つのプログラム済み状態とにそれぞれ相当する7通りのメモリ状態「Gr」、「A」、「B」、「C」、「D」、「E」、「F」に区切ることができる。例えば、図に示されているように2μAの基準電流IREFを使用するなら、Q1でプログラムされるセルは、その曲線がVCG=0.5Vおよび1.0Vで区切られたしきい値ウィンドウの領域内でIREF と交差するため、メモリ状態「A」にあるとみなされる。同様に、Q4はメモリ状態「E」にある。
前の説明から分かるように、メモリセルで蓄積する状態が多ければ多いほどしきい値ウィンドウはより細かく分割される。この場合に所要の分解能を達成するのに、プログラミング操作と読み出し操作の精度を上げる必要がある。
【0031】
図4は、NORメモリセルアレイの一例を示す。メモリアレイ200の各メモリセル行は、それぞれのソース14とドレイン16とによってデイジーチェーン方式で接続される。この設計は仮想接地設計と呼ばれることがある。行内のセル10のコントロールゲート30はワード線42等のワード線へ接続する。列内のセルのソースおよびドレインは、ビット線34および36等の選択されたビット線へそれぞれ接続する。
【0032】
図5Aは、NANDストリングの形に編成されたメモリセルストリングを概略的に示す。NANDストリング50は、ソースおよびドレインによってデイジーチェーン方式で接続された一連のメモリトランジスタM1、M2・・・Mn(例えば、n=4、8、16以上)からなる。1対の選択トランジスタS1、S2は、NANDストリングのソース端子54とドレイン端子56とを通じて外部に至るメモリトランジスタチェーンの接続を制御する。メモリアレイでソース選択トランジスタS1がオンになると、ソース端子はソース線へ結合される(図5B参照)。同様に、ドレイン選択トランジスタS2がオンになると、NANDストリングのドレイン端子はメモリアレイのビット線へ結合される。チェーンの中の各メモリトランジスタ10はメモリセルの働きをする。各メモリトランジスタは、一定量の電荷を蓄積して目的のメモリ状態を表現する電荷蓄積素子20を具備する。各メモリトランジスタのコントロールゲート30は読み出し操作と書き込み操作を制御する。図5Bに示されているように、NANDストリング行沿いのメモリトランジスタのコントロールゲート30はいずれも同じワード線へ接続する。同様に、選択トランジスタS1、S2のコントロールゲート32は、それぞれのソース端子54とドレイン端子56を介したNANDストリングへのアクセスを制御する。同様に、NANDストリング行沿いの選択トランジスタのコントロールゲート32はいずれも同じ選択線へ接続する。
【0033】
NANDストリングの中でアドレスされたメモリトランジスタ10を読み出したりプログラミング中にベリファイしたりするときには、そのコントロールゲート30にしかるべき電圧を供給する。同時に、NANDストリング50の中でアドレスされていない残りのメモリトランジスタは、それぞれのコントロールゲートに十分な電圧が印加されることによって完全にオンになる。このようにして個々のメモリトランジスタのソースからNANDストリングのソース端子54にかけて導電経路ができあがり、個々のメモリトランジスタのドレインからセルのドレイン端子56にかけても同様である。米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)には、そのようなNANDストリング構造を持つメモリ装置が記載されている。
【0034】
図5Bは、図5Aに示されているNANDストリング50等のNANDストリングからなるNANDメモリセルアレイ200の一例を示す。ビット線、例えばビット線36は、NANDストリングの列に沿って各NANDストリングのドレイン端子56へ結合する。ソース線、例えばソース線34は、NANDストリングのバンクに沿って各NANDストリングのソース端子54へ結合する。また、1バンクのNANDストリングでメモリセル行沿いのコントロールゲートは、ワード線、例えばワード線42に接続する。1バンクのNANDストリングで選択トランジスタ行沿いのコントロールゲートは、選択線、例えば選択線44に接続する。NANDストリングバンクのワード線と選択線へのしかるべき電圧により、NANDストリングバンクのメモリセル行全体をアドレスできる。NANDストリングの中であるひとつのメモリトランジスタを読み出すときには、ストリングの中にある残りのメモリトランジスタがそれぞれのワード線を通じてハードオンになるため、ストリングの中を流れる電流は基本的に、読み出し対象セルに蓄積される電荷レベルに左右される。
【0035】
メモリ操作中のワード線沿いの変化補償
典型的なメモリアーキテクチャでは、1行のメモリ素子で共通のワード線を共有する。例えば、メモリセル行のコントロールゲートはワード線に結合する。しかし、メモリ素子の小型化とメモリチップの高集積化が進むにつれワイヤは細くなり、ワイヤの抵抗は増している。このため、ワード線等に見られるワイヤRC遅延が顕著になる。例えば、行デコーダに近いメモリ素子と行デコーダから遠く離れたメモリ素子とでプログラムしきい値(VT)の差が0.4Vにもなることがわかっている。この差に対処するにはページのプログラミング中に追加のプログラミングパルスが必要となるため、性能が落ちてしまう。
【0036】
これを解決するため、抵抗が少ない材料をワード線に使用することによってメモリチップの製造工程を改善する方法が考えられる。しかし、工程変更の実施は困難であり、たとえ可能であっても最終的には限界に達する。
本発明の一態様によると、メモリプレーンにまたがるワード線沿いの時間定数の変化に起因するプログラミング効果の変化は、メモリプレーンにわたってビット線電圧を調整してプログラミングレートを修正することによって補償される。これにより、ワード線へ結合された1グループのメモリセルのプログラミング中にプログラミング効果の変化は大幅に抑えられる。
【0037】
図6は、選択されたワード線に印加される一連の階段波形プログラミング電圧パルスを示す。特定の状態までプログラムされるセルは相継ぐプログラミング電圧パルスに晒され、その都度フローティングゲートには電荷が加わる。プログラミングパルスの合間にセルを読み出すかベリファイして、区切りレベルに対するソース−ドレイン電流を確認する。セルが所望の状態に達したことが確認されるとプログラミングは停止する。メモリセルの電荷蓄積単位にプログラムされて蓄積していく電子に対処するため、使用するプログラミングパルストレインの周期または振幅を上げることができる。通常、プログラミング回路は選択されたワード線に一連のプログラミングパルスを印加する。このため、コントロールゲートを通じてワード線に接続する1ページのメモリセルはまとめてプログラムできる。ページの1メモリセルが目標状態までプログラムされるとプログラム禁止になり、このページの全セルがプログラム−ベリファイ済みとなるまで残りのセルのプログラミングは続く。
【0038】
図7(A)〜図7(D)は、本発明の一般的な実施形態に従い、ワード線にかかる様々な作動電圧の変化を概略的に示す。
図7(A)は、複数のメモリセルへ結合されたワード線を示す。メモリセル10は、メモリアーキテクチャの種類に応じて図4に示されているようなNORセルか、図5Aに示されているようなNANDストリング50である。一実施形態において、片側のワード線デコーダ230へ結合されたアクセスノード46からワード線WL42にアクセスする。メモリ操作中には、ワード線デコーダからアクセスノード46へ作動ワード線電圧が供給される。したがって、アクセスノード46はワード線電圧源とみなすことができる。ワード線WL42はメモリアレイ内の1メモリセル行によって共有される。各メモリセル10のコントロールゲート30は、アクセスノード46から始まるWL42沿いの各所に結合する。
【0039】
図7(B)は、アクセスノードを基準とするワード線沿いの一区分における抵抗と静電容量との積を示す。ワード線WL42は有限抵抗を持つ導体から形成される。ワード線沿いの一区分における抵抗は区分の長さに比例する。他方、一区分の静電容量は実質的に区分の長さに左右されない。したがって、ワード線沿いの一区分におけるRC積は、アクセスノードを基準とする区分の長さの関数として直線的に増加する。
【0040】
図7(C)は、アクセスノードから始まる各所のプログラミングパルス応答を示す。ワード線へ向けてアクセスノードに供給される個々のプログラミングパルス(図6参照)は、基本的にはRC回路に遭遇する。一般にアクセスノードから見た位置rにおけるRCの値はRC(r)によって与えられる。その位置の電圧VWL(r)は、ワード線沿いのrまでの区分の入力プログラミングパルスに対する応答である。この応答はワード線の一部分を充電するもので、時間定数はRC(r)によって与えられる。位置rと時間tにおける充電電圧はVWL(r,t)=VWL(r=0)[1−EXP(−t/RC(r))]である。位置rと時間tにおける放電電圧はVWL(r,t)=VWL(r=0)EXP(−t/RC(r))である。つまり積RC(r)は、位置rでワード線を充電または放電する割合を決定づける時間定数である。ワード線は1単位の時間定数の後に63.2%まで充電される。ワード線は2単位の時間定数の後に86.5%まで充電される。したがって、RCが大きいほど充電と放電は遅くなる。矩形のプログラミングパルスならワード線はパルスの立上がりで充電し、パルスの立下りで放電する。
【0041】
ワード線沿いのRC変化のため、行デコーダからセルが遠ざかるほどRC遅延は大きくなり、プログラミングパルスの効果は減少する。この現象は56nm技術を使用する集積回路チップに顕著に見られる。例えば、行デコーダに近いセルと行デコーダから遠く離れたセルとでプログラムVT値の差が0.4Vにもなることがわかっている(プログラムパルス数は同じ)。このプログラムVT値の差のため、行デコーダから最も離れたセルで同じVTに到達するには追加のプログラミングパルスが必要となることがある。
【0042】
図7(D)は、プログラミング中にワード線沿いのRC変化を補償する本発明の一般的な手法を示す。基本的には、アクセスノード46または行デコーダ230から各セルの距離に応じてプログラミング中にビット線電圧を調整する。通常、プログラミング中のプログラミング効果はコントロールゲートと基板との電界、あるいはコントロールゲートとビット線との電位差に左右される。通常、従来のプログラミングではビット線電圧がVBL=0と最低限に保たれる。ビット線電圧が高くなると、基板からフローティングゲートにかけて電子のトンネリングを果たすための電界が減少するため、プログラミング効果は低下する。速くプログラムされる行デコーダ寄りのセルのプログラミングには高いビット線電圧を適用し、行デコーダから遠く離れたセルに比べて近いセルのプログラミングを遅くする。その結果、同数のプログラミングパルスによりワード線沿いの全セルをほぼ同じVTまでプログラムできる。
【0043】
図8(A)〜図8(D)は、本発明の好適な実施形態に従いワード線沿いの種々の作動電圧の変化を概略的に示す。ワード線WLは4つの部分に分割され、部分1はアクセスノード46または行デコーダ230に最も近く、部分4は最も遠い。比較を簡単に行えるようにするため、図8(A)は図7(A)と同じであり、図8(B)は図7(D)と同じである。
【0044】
図8(C)は、好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。配線と回路を簡素化するため、ワード線にまたがるビット線電圧は基本的には有限数の値に量子化される。図8(C)ではワード線が横切るプレーンが半々に二分されている。行デコーダに最も近いプレーンの左半分にはワード線の部分1および2があり、行デコーダから離れたプレーンの右半分にはワード線の部分3および4がある。ビット線電圧はプレーンの左半分でVBL(r)=V1 であり、プレーンの右半分でVBL(r)=V0 である。V1 およびV0 の最適値はメモリ装置次第で決まり、テストを行うことで特定できる。ほとんどの場合はV0 =0である。
【0045】
図8(D)は、別の好適な実施形態に従い行デコーダからの各メモリセルの距離に応じたビット線電圧を示す。この実施形態では、ワード線が横切るプレーンが、ワード線の部分1〜4に対応する4つの部分に分れている。部分1、2、3、および4のビット線電圧はそれぞれVBL(r)=V11、V10、V01、およびV00である。
【0046】
図9は、図8(C)のビット線電圧プロファイルに従いメモリプレーンの中でビット線電圧を印加する一実施例を示す。一例として、メモリプレーンによってメモリアレイ200全体が形成され、ワード線は行方向にメモリアレイをまたぎ、ビット線は列方向にメモリアレイをまたいでいる。選択されたワード線、例えばWL42には、行デコーダ230のアクセスノード46を通じてワード線電圧が供給される。ビット線は、読み出し/書き込み回路270(図1では読み出し/書き込み回路270Aおよび270Bに分散)のセンスモジュールへ個別に結合する。それぞれのセンスモジュールにはノードAがあって、結合されたビット線を接地電位か所定のビット線電圧に設定できる。図8(C)に示されている2進の実施形態の場合、図9でプレーンの左半分に位置するビット線はどれもノードA−1 701−1へ結合され、これはVBLシフタ700を用いて所定の電圧V1 に設定される。他方、プレーンの右半分に位置するビット線はどれもノードA−0 701−0へ結合され、こちらは所定の電圧V0 (例えば、接地電位)に設定される。
【0047】
図10は、ビット線電圧を設定する好適なセンスモジュールをより詳細に示す。センスモジュール480は、ノードSEN2 481で電流を感知するセンス増幅器600を含む。ノードSEN2 481は、電圧クランプ610と絶縁トランジスタ482とを通じてビット線36とメモリセル10または読み出しバス499へと選択的に結合できる。しかし、センス増幅器600と電圧クランプ610はプログラミング中に無効になる。基本的に、ビット線電圧はノードA 701で設定される。信号BLSにより絶縁トランジスタがオンになるとビット線はノード613へ結合され、さらにノード613は、プルダウン回路486(信号INVにより有効)やプルダウン絶縁トランジスタ550(信号GRSにより有効)等のいくつかの回路段を介してノードA 701へ結合される。プログラミング中にノードA 701でビット線電圧を設定するときには、トランジスタ482、550とプルダウン回路486がすべてオンになることでビット線36はノードA 701へ結合される。
【0048】
図9との関係で説明したように、メモリプレーンの左半分のセンスモジュールのノードA 701はノードA−1 701−1へ結合され、このノードはVBLシフタ700によって電圧V1まで駆動される。同様に、メモリプレーンの右半分のセンスモジュールのノードA 701はノードA−0 701−0へ結合され、このノードは接地電位に設定される。
【0049】
これまで図8(C)の2進の実施形態について説明してきたが、プレーンが多数の部分に分割される場合でも、各部分のビット線のノードAが所定の電圧に結合されることは明白である。行デコーダから最も離れた部分の所定電圧は接地電位に設定される。その他の部分の所定電圧はそれぞれのVBLシフタによって設定される。
【0050】
図11は、図9および図10に示されているVBLシフタの一実施形態を示す。VBLシフタ700は、個々のセンスモジュールのノードAと接地との間に挿入される。具体的には、2つの直列抵抗器R1およびR2によって形成される分圧器がノードAと接地との間に挿入される。一実施形態において、DAC制御回路によって抵抗器R2をデジタル調整する。ノードAを駆動するために差動増幅器720を使用する。差動増幅器720は2つの差動入力722および724を持つ。入力722には基準電圧VREFが接続され、R1とR2の間から出る電圧は入力724へ接続される。こうしてR2の値を調整することによりノードAの電圧を所望の値に設定できる。
【0051】
図12の流れ図は、本発明の一般的な手法に従いワード線沿いのビット線補償プログラミングを示す。
ステップ800:ワード線へ結合された1グループのメモリセルを含み、ビット線によりグループの各メモリセルにアクセスできる不揮発性メモリを提供する。
ステップ810:ワード線にプログラミング電圧を印加するアクセスノードを提供する。グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく。例えば、アクセスノードは行デコーダ230(図8(A)参照)のアクセスノードである。
ステップ820:グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定する。例えば、図8(C)または図8(D)のビット線電圧プロファイルを適用できる。
ステップ830:アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムする。
【0052】
クイックパス書き込みの実施例
別の好適な実施形態では「クイックパス書き込み」(「QPW」)プログラミング手法も実施する。セルのプログラミングがベリファイ区切り点に近づくと、ビット線電圧の適切なバイアスまたはプログラミングパルスの修正により、プログラミングはより遅い(より細かい)モードに切り替わる。このように、最初は大きいプログラミングステップを使って速やかに収束し、目標状態を通り越す危険はない。「QPW」プログラミングアルゴリズムは2005年12月29日に出願された「Methods for Improved Program-Verify Operations in Non-Volatile Memories 」という米国特許出願第11/323,596号(特許文献15)に開示され、その全体が本願明細書において参照により援用されている。
【0053】
この補償手法にQPWプログラミング手法を組み合わせることができる。2つの手法はいずれも、ビット線電圧を調整することによってそれぞれの目的を果たす。QPW手法は特定の時間にビット線電圧を調整するが、ワード線変化補償では行デコーダからのセル位置の関数としてビット線電圧を調整する。したがって、2つの調整は直線的に適用でき、互いを損ねることはない。例えば図8(C)に示されているような2進プロファイルを持つビット線電圧の場合には、プレーンの左半分のビット線が0.35Vに設定され、右半分は0Vに保たれる。QPWを実施する場合の初期ビット線電圧は図8(C)と同じである。ある特定のセルのプログラミングが区切り点に近づくと、このセルのビット線は例えば0.7V増加し、プログラミングは区切り点の近くで遅くなる。プレーンの左半分のセルならビット線電圧は1.05Vになり、プレーンの右半分のセルならビット線電圧は0.7Vになる。
【0054】
本発明の別の実施例ではプレーンの左半分でもQPWを実施するが、プレーンの右半分にはQPWを使用しない。
これまでプログラミングの間ワード線にわたって2進(図8(C))または4進プロファイル(図8(D))を持つビット線電圧についての例を紹介してきたが、ほかのプロファイルも可能である。理想的には、アクセスポイントまたは行デコーダから遠ざかるにつれビット線電圧をアナログ的に減少させることで(図8(B))プログラミング効果の低下を補償する。
【0055】
本願明細書で参照する特許、特許出願、記事、書籍、仕様書、その他の出版物、文書、事物はどれも、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている出版物、文書、または事物のいずれかと本願明細書の本文との間で用語の定義または使用に矛盾や食い違いがある場合は、本願明細書における用語の定義または使用が優先するものとする。
これまで本発明の様々な態様を特定の実施形態との関係で説明してきたが、本発明が添付の特許請求の範囲内で保護を受ける権利があることが理解される。
【特許請求の範囲】
【請求項1】
ワード線へ結合された1グループのメモリセルを含み、ビット線によりグループの各メモリセルにアクセスできる不揮発性メモリで、グループのメモリセルを並行してプログラムする方法であって、
ワード線にプログラミング電圧を印加するアクセスノードを提供するステップであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードを提供するステップと、
グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定するステップと、
アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムするステップと、
を含む方法。
【請求項2】
請求項1記載の方法において、
グループの各メモリセルのビット線電圧は、各メモリセルの距離の単調関数として減少する方法。
【請求項3】
請求項1記載の方法において、
プログラミング電圧は、一連の電圧パルスを備える方法。
【請求項4】
請求項3記載の方法において、
電圧パルスは、パルスごとに振幅が増す方法。
【請求項5】
請求項3記載の方法において、
グループの各メモリセルは、アクセスノードを基準とするワード線沿いの距離によって決まるRC網を通じてアクセスノードからプログラミング電圧を受け取る方法。
【請求項6】
請求項5記載の方法において、
各メモリセルによって受け取られるプログラミング電圧のプログラミング効果は、RC網に基づく有限充電および放電時間により変化し、
前記グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定するステップは、変化したプログラミング効果を補償する方法。
【請求項7】
請求項1記載の方法において、
ワード線は半々に二分され、第1の半分はアクセスノードに近く、第2の半分はアクセスノードから遠く、
関数は、ワード線の第1の半分に結合されたメモリセルのための第1のビット線電圧を生成し、かつ第2の半分に結合されたメモリセルのための第2のビット線電圧を生成する方法。
【請求項8】
請求項7記載の方法において、
第2のビット線電圧は、接地電位である方法。
【請求項9】
請求項1記載の方法において、
ワード線は多数の部分に分割され、
関数は、ワード線の各部分に結合されたメモリセルのための別々のビット線電圧を生成する方法。
【請求項10】
請求項1記載の方法において、
不揮発性メモリは、フラッシュEEPROMである方法。
【請求項11】
請求項1記載の方法において、
不揮発性メモリは、NAND構造を有する方法。
【請求項12】
請求項1記載の方法において、
不揮発性メモリは、取り外し可能メモリカード上にある方法。
【請求項13】
請求項1記載の方法において、
不揮発性メモリは、フローティングゲート構造を持つメモリセルを有する方法。
【請求項14】
請求項1記載の方法において、
不揮発性メモリは、誘電体層構造を持つメモリセルを備える方法。
【請求項15】
請求項1〜14のいずれか記載の方法において、
不揮発性メモリは、1ビットのデータを個別に蓄積するメモリセルを有する方法。
【請求項16】
請求項1〜14のいずれか記載の方法において、
不揮発性メモリは、2ビット以上のデータを個別に蓄積するメモリセルを有する方法。
【請求項17】
不揮発性メモリであって、
メモリプレーン内のメモリセルアレイと、
メモリプレーンにまたがるワード線へ結合された1グループのメモリセルであって、グループの各メモリセルはメモリプレーンの列沿いのビット線によりアクセスできる、1グループのメモリセルと、
ワード線にプログラミング電圧を印加するアクセスノードであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードと、
複数の列状部分に区画されたメモリプレーンであって、各部分が1セットのビット線を含む、メモリプレーンと、
ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源と、
を備える不揮発性メモリ。
【請求項18】
請求項17記載の不揮発性メモリにおいて、
グループの各メモリセルのビット線電圧は、各メモリセルの距離の単調関数として減少する不揮発性メモリ。
【請求項19】
請求項17記載の不揮発性メモリにおいて、
プログラミング電圧は、一連の電圧パルスを備える不揮発性メモリ。
【請求項20】
請求項19記載の不揮発性メモリにおいて、
電圧パルスは、パルスごとに振幅が増す不揮発性メモリ。
【請求項21】
請求項19記載の不揮発性メモリにおいて、
グループの各メモリセルは、アクセスノードを基準とするワード線沿いの距離によって決まるRC網を通じてアクセスノードからプログラミング電圧を受け取る不揮発性メモリ。
【請求項22】
請求項21記載の不揮発性メモリにおいて、
各メモリセルによって受け取られるプログラミング電圧のプログラミング効果は、RC網に基づく有限充電および放電時間により変化し、
前記ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源は、変化したプログラミング効果を補償する不揮発性メモリ。
【請求項23】
請求項17記載の不揮発性メモリにおいて、
ワード線は半々に二分され、第1の半分はアクセスノードに近く、第2の半分はアクセスノードから遠く、
関数は、ワード線の第1の半分に結合されたメモリセルのための第1のビット線電圧を生成し、第2の半分に結合されたメモリセルのための第2のビット線電圧を生成する不揮発性メモリ。
【請求項24】
請求項23記載の不揮発性メモリにおいて、
第2のビット線電圧は、接地電位である不揮発性メモリ。
【請求項25】
請求項17記載の不揮発性メモリにおいて、
ワード線は多数の部分に分割され、
関数は、ワード線の各部分に結合されたメモリセルのための別々のビット線電圧を生成する不揮発性メモリ。
【請求項26】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、フラッシュEEPROMである不揮発性メモリ。
【請求項27】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、NAND構造を有する不揮発性メモリ。
【請求項28】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、取り外し可能なメモリカード上にある不揮発性メモリ。
【請求項29】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、フローティングゲート構造を持つメモリセルを有する不揮発性メモリ。
【請求項30】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、誘電体層構造を持つメモリセルを備える不揮発性メモリ。
【請求項31】
不揮発性メモリであって、
メモリプレーン内のメモリセルアレイと、
メモリプレーンにまたがるワード線へ結合された1グループのメモリセルであって、グループの各メモリセルはメモリプレーンの列沿いのビット線によりアクセスできる、1グループのメモリセルと、
ワード線にプログラミング電圧を印加するアクセスノードであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードと、
複数の列状部分に区画されたメモリプレーンであって、各部分が1セットのビット線を含む、メモリプレーンと、
ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源と、
アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムする手段と、
を備える不揮発性メモリ。
【請求項32】
請求項17〜31のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリは、1ビットのデータを個別に蓄積するメモリセルを有する不揮発性メモリ。
【請求項33】
請求項17〜31のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリは、2ビット以上のデータを個別に蓄積するメモリセルを有する不揮発性メモリ。
【請求項1】
ワード線へ結合された1グループのメモリセルを含み、ビット線によりグループの各メモリセルにアクセスできる不揮発性メモリで、グループのメモリセルを並行してプログラムする方法であって、
ワード線にプログラミング電圧を印加するアクセスノードを提供するステップであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードを提供するステップと、
グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定するステップと、
アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムするステップと、
を含む方法。
【請求項2】
請求項1記載の方法において、
グループの各メモリセルのビット線電圧は、各メモリセルの距離の単調関数として減少する方法。
【請求項3】
請求項1記載の方法において、
プログラミング電圧は、一連の電圧パルスを備える方法。
【請求項4】
請求項3記載の方法において、
電圧パルスは、パルスごとに振幅が増す方法。
【請求項5】
請求項3記載の方法において、
グループの各メモリセルは、アクセスノードを基準とするワード線沿いの距離によって決まるRC網を通じてアクセスノードからプログラミング電圧を受け取る方法。
【請求項6】
請求項5記載の方法において、
各メモリセルによって受け取られるプログラミング電圧のプログラミング効果は、RC網に基づく有限充電および放電時間により変化し、
前記グループの各メモリセルのビット線電圧を各メモリセルの距離の関数として設定するステップは、変化したプログラミング効果を補償する方法。
【請求項7】
請求項1記載の方法において、
ワード線は半々に二分され、第1の半分はアクセスノードに近く、第2の半分はアクセスノードから遠く、
関数は、ワード線の第1の半分に結合されたメモリセルのための第1のビット線電圧を生成し、かつ第2の半分に結合されたメモリセルのための第2のビット線電圧を生成する方法。
【請求項8】
請求項7記載の方法において、
第2のビット線電圧は、接地電位である方法。
【請求項9】
請求項1記載の方法において、
ワード線は多数の部分に分割され、
関数は、ワード線の各部分に結合されたメモリセルのための別々のビット線電圧を生成する方法。
【請求項10】
請求項1記載の方法において、
不揮発性メモリは、フラッシュEEPROMである方法。
【請求項11】
請求項1記載の方法において、
不揮発性メモリは、NAND構造を有する方法。
【請求項12】
請求項1記載の方法において、
不揮発性メモリは、取り外し可能メモリカード上にある方法。
【請求項13】
請求項1記載の方法において、
不揮発性メモリは、フローティングゲート構造を持つメモリセルを有する方法。
【請求項14】
請求項1記載の方法において、
不揮発性メモリは、誘電体層構造を持つメモリセルを備える方法。
【請求項15】
請求項1〜14のいずれか記載の方法において、
不揮発性メモリは、1ビットのデータを個別に蓄積するメモリセルを有する方法。
【請求項16】
請求項1〜14のいずれか記載の方法において、
不揮発性メモリは、2ビット以上のデータを個別に蓄積するメモリセルを有する方法。
【請求項17】
不揮発性メモリであって、
メモリプレーン内のメモリセルアレイと、
メモリプレーンにまたがるワード線へ結合された1グループのメモリセルであって、グループの各メモリセルはメモリプレーンの列沿いのビット線によりアクセスできる、1グループのメモリセルと、
ワード線にプログラミング電圧を印加するアクセスノードであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードと、
複数の列状部分に区画されたメモリプレーンであって、各部分が1セットのビット線を含む、メモリプレーンと、
ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源と、
を備える不揮発性メモリ。
【請求項18】
請求項17記載の不揮発性メモリにおいて、
グループの各メモリセルのビット線電圧は、各メモリセルの距離の単調関数として減少する不揮発性メモリ。
【請求項19】
請求項17記載の不揮発性メモリにおいて、
プログラミング電圧は、一連の電圧パルスを備える不揮発性メモリ。
【請求項20】
請求項19記載の不揮発性メモリにおいて、
電圧パルスは、パルスごとに振幅が増す不揮発性メモリ。
【請求項21】
請求項19記載の不揮発性メモリにおいて、
グループの各メモリセルは、アクセスノードを基準とするワード線沿いの距離によって決まるRC網を通じてアクセスノードからプログラミング電圧を受け取る不揮発性メモリ。
【請求項22】
請求項21記載の不揮発性メモリにおいて、
各メモリセルによって受け取られるプログラミング電圧のプログラミング効果は、RC網に基づく有限充電および放電時間により変化し、
前記ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源は、変化したプログラミング効果を補償する不揮発性メモリ。
【請求項23】
請求項17記載の不揮発性メモリにおいて、
ワード線は半々に二分され、第1の半分はアクセスノードに近く、第2の半分はアクセスノードから遠く、
関数は、ワード線の第1の半分に結合されたメモリセルのための第1のビット線電圧を生成し、第2の半分に結合されたメモリセルのための第2のビット線電圧を生成する不揮発性メモリ。
【請求項24】
請求項23記載の不揮発性メモリにおいて、
第2のビット線電圧は、接地電位である不揮発性メモリ。
【請求項25】
請求項17記載の不揮発性メモリにおいて、
ワード線は多数の部分に分割され、
関数は、ワード線の各部分に結合されたメモリセルのための別々のビット線電圧を生成する不揮発性メモリ。
【請求項26】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、フラッシュEEPROMである不揮発性メモリ。
【請求項27】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、NAND構造を有する不揮発性メモリ。
【請求項28】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、取り外し可能なメモリカード上にある不揮発性メモリ。
【請求項29】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、フローティングゲート構造を持つメモリセルを有する不揮発性メモリ。
【請求項30】
請求項17記載の不揮発性メモリにおいて、
不揮発性メモリは、誘電体層構造を持つメモリセルを備える不揮発性メモリ。
【請求項31】
不揮発性メモリであって、
メモリプレーン内のメモリセルアレイと、
メモリプレーンにまたがるワード線へ結合された1グループのメモリセルであって、グループの各メモリセルはメモリプレーンの列沿いのビット線によりアクセスできる、1グループのメモリセルと、
ワード線にプログラミング電圧を印加するアクセスノードであって、グループの各メモリセルはアクセスノードを基準にワード線沿いに距離をおく、アクセスノードと、
複数の列状部分に区画されたメモリプレーンであって、各部分が1セットのビット線を含む、メモリプレーンと、
ビット線のセットごとにアクセスノードからの距離の関数としてビット線電圧を供給する個別電圧源と、
アクセスノードにプログラミング電圧を印加することによってグループのメモリセルを並行してプログラムする手段と、
を備える不揮発性メモリ。
【請求項32】
請求項17〜31のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリは、1ビットのデータを個別に蓄積するメモリセルを有する不揮発性メモリ。
【請求項33】
請求項17〜31のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリは、2ビット以上のデータを個別に蓄積するメモリセルを有する不揮発性メモリ。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公表番号】特表2010−522951(P2010−522951A)
【公表日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願番号】特願2010−501065(P2010−501065)
【出願日】平成20年3月14日(2008.3.14)
【国際出願番号】PCT/US2008/056975
【国際公開番号】WO2008/121535
【国際公開日】平成20年10月9日(2008.10.9)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(506197901)サンディスク コーポレイション (175)
【Fターム(参考)】
【公表日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願日】平成20年3月14日(2008.3.14)
【国際出願番号】PCT/US2008/056975
【国際公開番号】WO2008/121535
【国際公開日】平成20年10月9日(2008.10.9)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(506197901)サンディスク コーポレイション (175)
【Fターム(参考)】
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