低誘電率を有する誘電体層を形成するための方法
誘電体材料を堆積する方法（１００）は、基板に、少なくとも１つの層をその基板の上に設けること（１０１）を含む。この方法は、上部層の上部表面を物質で予め濡らすこと（１０２）と、溶液をスピンコーティングすること（１０３）と、誘電体材料を形成すること（１０４）とをさらに含む。誘電体材料は、例示的に、比較的多孔性であり、比較的低い誘電率を有したＳｉＯ２である。予め濡らすことによって、消費される溶液が減少し、処理コストが低減されることになる。さらに、誘電体層（２０９）は、厚さの均一性が向上する。
【発明の詳細な説明】
【背景技術】
【０００１】
相互接続技術は、超大規模集積回路および超大規模集積回路、あるいはそれぞれＶＬＳＩ ＩＣおよびＵＬＳＩ ＩＣにおいて、構成要素の密度を高め、性能を高めるということに対するますます増加する要求を満たすよう、常に求められている。
【０００２】
よく知られているように、回路の速度は、ＩＣの回路の抵抗（Ｒ）と相互接続部のキャパシタンス（Ｃ）の積に反比例して変化する。このいわゆるＲＣ時定数は、適切な信号伝達およびスイッチングの速度を促進し、信号のクロストークを最低にするために、できるだけ最小にしなければならない。
【０００３】
ＩＣ中の構成要素のさらなる集積化および小型化に対するますます増加する要求について、ＩＣのＲＣによる限定が、システム速度に対する主な限定要因になり得る。したがって、ＩＣの抵抗および相互接続部のキャパシタンスを低減することに、多大の関心事が存在する。
【０００４】
ＩＣの相互接続部のＲＣ時定数を低減する１つの方法は、比較的より低い誘電率（εｒまたはｋ）を有した中間レベルおよび内部レベルの誘電体（ＩＬＤ）を使用することによって、ＩＣの様々な要素間で生成されるキャパシタンスを低減することである。これらの材料は、実用的に誘電率が３．９より小さく、稠密なＳｉＯ２の誘電率である。
【０００５】
１つのタイプの低ｋ（low-k）のＩＬＤは、ヒドロシルセスキオキサン（ＨＳＱ：hydrosilsesquioxane）から形成された多孔性ＳｉＯ２であり、それは、スピンオンコーティング技術によって堆積することができる流動可能な酸化物である。スピンオン工程が完了後、材料がベーキングされ、溶剤が除去されて、シリコン二酸化物（ガラス）が残り、それは多孔性である。多孔性酸化物層の誘電率は、例としてほぼ２．０からほぼ３．８のオーダーであり、確実に３．９より小さい。理解可能なように、有孔率の程度が大きくなるにつれて、誘電率が小さくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
スピンコーティングによって堆積された、言及した誘電体材料は、スピンオングラス（ＳＯＧ）材料としばしば呼ばれる。これらの材料は、低ｋのＩＬＤを提供する見込みを示しているが、それらの堆積は、はなはだ高価になり得る。さらに、堆積されたＩＬＤの厚さは、ウェハ全体にわたって一様になり得ず、それは、その処理されたウェハから形成されるデバイスおよび回路の電気的特性の整合性に悪い影響を与え得る。このようなことから、既知の技術の言及した少なくとも不足分に対処する、ＩＣ用途におけるＳＯＧ層を形成する方法が、必要なものである。
【課題を解決するための手段】
【０００７】
一例である実施形態によれば、誘電体材料を堆積する方法は、基板に、少なくとも１つの層をその基板の上に設けることを含む。この方法は、ある物質で上部層の上部表面を予め濡らし、溶液をスピンコーティングして誘電体材料を形成することをさらに含む。
【０００８】
他の例である実施形態によれば、半導体構造が、基板の上に配置された多孔性で低ｋの誘電体材料の層を含み、その材料は、層全体にわたって厚さを有し、その厚さは、表面全体にわたって標準偏差が＋０．７２８％である均一性を有する。
【０００９】
本発明は、以下の詳細な記述から、添付の図面とともに読まれたとき、最良に理解される。様々な特徴が必ずしも尺度に合わせて描かれていないことが、強調される。実際、寸法は、議論を明確にするため、任意に大きくされ、または小さくされることがある。
【発明を実施するための最良の形態】
【００１０】
以下の詳細な記述では、説明する目的であって限定するものでなく、具体的な細部を開示する例である実施形態が、本発明の十分な理解を得るために、述べられる。しかし、本発明は、本明細書で開示された具体的な細部から離れた他の実施形態で実施することができることが、本開示の恩恵を受けた当業者に明らかになる。さらに、よく知られたデバイス、方法および材料についての記述は、本発明の記述をあいまいにしないように、省略することがある。
【００１１】
図１は、一例である実施形態による、半導体ウェハの上に低ｋ誘電体層を形成するプロセス１００のフローチャート図である。例示するように、ウェハは、半導体基板と、その上に形成された少なくとも１つの他の層とを含む。基板の上の１つの層または複数の層は、ＩＣ中の通常の層とすることができ、これらに限定されないが、ドーピングされた半導体層、ドーピングされていない半導体層や誘電体層の金属層を含み、パターン形成された金属層や、半導体処理技術の当業者の視野内にある他の層を含む。
【００１２】
ステップ１０１で、ウェハが準備（provide）される。ステップ１０２で、溶剤が、ウェハの最上部表面の上に施される。有利には、溶剤は、ウェハの上部表面を適切に洗浄するように、選択される。特徴として、溶剤は、ウェハの表面における表面張力を実質的になくさない場合でも、著しくそれを減少する。以下にさらに十分に述べるように、表面張力は、ウェハへのＳＯＧのスラリーの付着を妨害し、それによってスラリーの堆積が妨げられる。
【００１３】
例示の実施形態によれば、スラリーは、ヘキサメチルジシロキサン（シロキサン）の溶液中のヒドロシルセスキオキサンポリマ（ＨＳＱ）の溶液である。この溶液は、例示的に、容積で８０％シロキサン／２０％ＨＳＱである。この例である実施形態では、予め濡らすためのものとして使用される溶剤は、有益には、同様にシロキサンである。ステップ１０２で、ウェハが、約７５ｒｐｍで約２．５秒間、回転させられているとき、約３．０ｍｌから約５．０ｍｌのシロキサンが、ウェハ上に施される。次に、ウェハが、約１０００ｒｐｍの速度で約４．０秒間、スピンさせられ、ウェハ表面全体にわたってより均等に溶剤が広げられる（散布）。
【００１４】
ステップ１０３で、ＨＳＱ／シロキサン溶液が、公知のスピンオン技術でウェハ上に施される。最適な均一性を得るために、ＳＯＧ散布ステップが、有利には、約７０ｒｐｍから約７５ｒｐｍに増加され、回転時間が、１．５秒から２．０秒に変更される。「高速」回転ステップは、最初のスラリー堆積ステップに続いて行われる。「高速」でのウェハの回転速度は、塗布されるＳＯＧ膜の所望の厚さに応じて、最適な厚さを得るように調節される。たとえば、平均厚さが４５００ÅであるＳＯＧ層には、高速ステップでのウェハの回転速度は、約４０００ｒｐｍである。平均厚さが２０００Åである層には、回転速度は、約２０００ｒｐｍである。
【００１５】
スピンステップが完了した後、ステップ１０４で示すように、ウェハが、公知の方法によって熱処理（ベーキング）を受ける。これによって、多孔性で低ｋのＳｉＯ２層が形成されることになる。最後に、ステップ１０５で、ウェハは、さらに処理することができる。この追加の処理は、公知の技術による金属化処理およびデバイス製造を含むことができる。
【００１６】
例示の方法の製造シーケンスは、図２Ａ〜２Ｅに示され、そこでは例示のウェハが、例示の方法によって処理されて、低ｋのＩＬＤが形成される。
【００１７】
図２Ａは、ウェハ２０１を示し、それは、基板２０４を含み、それは、例示的に、単結晶シリコンなどの半導体である。基板は、ウェハの処理のこの段階で、少なくとも１つの他の層をその上に配置される。これらの例示の層２０２および２０３は、他の誘電体層（たとえば、ＩＬＤ）、他の半導体層、酸化物内の金属層や当業者の視野内の他の層とすることができる。例である実施形態の低ｋのＩＬＤは、直接基板の上に製造することができ、上記に述べた層および例である実施形態の少なくとも１つの低ｋのＩＬＤを含め、他の層が、第１の低ｋのＩＬＤの上に形成することができることにも留意されたい。
【００１８】
図２Ｂは、ウェハ２０１の回転２０６および予め濡らすための溶剤２０５の堆積を示し、それは、例示的に、シロキサンである。このシーケンスは、図１のステップ１０２に関して述べたシーケンスと実質的に同じである。
【００１９】
予め濡らすことが完了された後、図２Ｃに示すように、予め濡らされたウェハ２０１が、２０６でスピンされている間、スラリー２０７が、堆積される。このシーケンスは、基本的に、ステップ１０３で述べたシーケンスと同じである。図２Ｄは、ウェハ２０１の上部表面の上に堆積されたスラリー２０８を示す。
【００２０】
スラリーが堆積された後、ウェハは、ベーキングされて、図２Ｅに示すように、低ｋ誘電体材料層２０９が、ウェハ２０１の上に形成される。この層２０９は、ＩＬＤまたは必要に応じて他の誘電体層とすることができる。低ｋ誘電体層２０９の形成後、ウェハは、必要に応じてさらに処理することができる。
【００２１】
図１のステップ１０２における、および図２Ｂのウェハの予め濡らすことの後の処理は、大部分について、よく知られており、たとえば、Soreb Ghandi著、「ＶＬＳＩの原理および技術、シリコンおよびガリウムのヒ化物（VLSI Principles and Technology, Silicon and Gallium Arsenide）」第２版（１９９４年）のテキスト、７２５ページなどに述べられているようなものである。この参考文献の開示は、参考文献としたことにより本明細書に明確に組み込まれる。しかし、公知の処理シーケンスと例である実施形態のシーケンスの間の差は、半導体プロセス技術の当業者に容易に明らかであることに、留意されたい。
【００２２】
ステップ１０３のスラリーの堆積およびステップ１０４の熱処理は、よく知られているはずであるが、図１のステップ１０２および図２Ｂの例である実施形態による予め濡らすことは、公知の方法に比べて、明確に有利である。
【００２３】
例示の目的であって限定するものでなく、例である実施形態の方法によって、十分な厚さの低ｋのＩＬＤを生成するのに十分な厚さのスラリー層を堆積するために必要なスラリー量が、著しく減少することになる。この目的のため、例である実施形態に関して述べたように予め濡らすことによって、一定厚さの層を形成するために必要なスラリーの量が、既知の技術による４．０ｍｌから、それは予め濡らす分を含んでいないが、その量から、この例である実施形態の予め濡らす技術が使用されたとき、スラリー量は、１．４ｍｌに低減される。この低減は、浪費されるスラリーが、使用されるスラリー量のほぼ６５％だけ、著しく低減されることになる。スラリーの成分が、半導体ウェハを処理する中でもっとも高価なものの１つになり得るからである。
【００２４】
コスト節約に加えて、出願人は、例である実施形態の予め濡らす技術を使用することによって、その結果得られるＳＯＧ層（低ｋのＩＬＤ）のウェハ全体にわたる均一性が、既知の技術に比べて著しく向上されると判断した。このため、スピンコーティングによってＳＯＧを堆積する標準的な方法では、平均厚さが４４８２．７３Åで、厚さの標準偏差が±３９．３５８９．７３Åまたは±０．８７８％になる層が、もたらされる。これとは対照的に、スラリーの浪費を減少しながら、例である実施形態の予め濡らす技術を用いて生成されるＳＯＧの層は、厚さが４４３３．０９Åで、その標準偏差が±３２．２５６６Åまたは±０．７２８％であった。もちろん、この標準偏差は、単に例示的であり、厚さの標準偏差は、±０．７２８％より小さくすることができる。層の厚さの均一性のこの向上によって、他の利点の中で、このウェハから形成される回路全体にわたって、より一様でより整合性のある電気的特性が得られる。
【００２５】
他の例である実施形態によれば、厚さの均一性および再現性は、予め濡らす処理を施す前にヘキサメチルジシラザン（ＨＭＤＳ）でウェハに「下塗り（priming）」することによって、上記の例である実施形態に比べて、さらに改良することができる。すなわち、ステップ１０２または図２Ｂのシーケンスの前に、ＨＭＤＳ蒸気が供給され、その後１２０℃で約１０分間、真空熱処理（ベーキング）が施される。
【００２６】
これまで述べた例である実施形態は、予め濡らすためのものとしてのシロキサンとともに、ＳＯＧの材料としてのシロキサン溶液中のＨＳＱの使用に主に焦点を合わせている。他の材料が、予め濡らすものおよびＳＯＧスラリーとして使用することができることに、留意されたい。たとえば、オクタメチルトリシロキサンおよびデカメチルテトラシロキサンを予め濡らすためのものとして使用して、プロセスラチチュードを多分さらに改良し、ウェハ毎に低ｋ誘電体を形成するために必要なＳＯＧ溶液（スラリー）の容積を多分さらに減少することができる。
【００２７】
他の例である実施形態では、必要なスラリー量および堆積された膜の均一性のさらなる効率化を達成するために、シロキサンだけの代わりにＨＳＱのための溶剤としてのヘキサメチルジシロキサンと組み合わせて、オクタメチルトリシロキサン（容積で約５から約５０％の濃度である）を使用することができる。
【００２８】
例である複数の実施形態を、例示の複数の実施形態の議論に関して詳細に記述してきたが、本開示の利益を受ける当業者に、本発明の変更が明らかになることは、明確である。そのような変更および変形は、特許請求の範囲の範囲内に含まれる。
【図面の簡単な説明】
【００２９】
【図１】例である実施形態による誘電体層を形成するプロセスのフローチャート図である。
【図２Ａ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【図２Ｂ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【図２Ｃ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【図２Ｄ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【図２Ｅ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【背景技術】
【０００１】
相互接続技術は、超大規模集積回路および超大規模集積回路、あるいはそれぞれＶＬＳＩ ＩＣおよびＵＬＳＩ ＩＣにおいて、構成要素の密度を高め、性能を高めるということに対するますます増加する要求を満たすよう、常に求められている。
【０００２】
よく知られているように、回路の速度は、ＩＣの回路の抵抗（Ｒ）と相互接続部のキャパシタンス（Ｃ）の積に反比例して変化する。このいわゆるＲＣ時定数は、適切な信号伝達およびスイッチングの速度を促進し、信号のクロストークを最低にするために、できるだけ最小にしなければならない。
【０００３】
ＩＣ中の構成要素のさらなる集積化および小型化に対するますます増加する要求について、ＩＣのＲＣによる限定が、システム速度に対する主な限定要因になり得る。したがって、ＩＣの抵抗および相互接続部のキャパシタンスを低減することに、多大の関心事が存在する。
【０００４】
ＩＣの相互接続部のＲＣ時定数を低減する１つの方法は、比較的より低い誘電率（εｒまたはｋ）を有した中間レベルおよび内部レベルの誘電体（ＩＬＤ）を使用することによって、ＩＣの様々な要素間で生成されるキャパシタンスを低減することである。これらの材料は、実用的に誘電率が３．９より小さく、稠密なＳｉＯ２の誘電率である。
【０００５】
１つのタイプの低ｋ（low-k）のＩＬＤは、ヒドロシルセスキオキサン（ＨＳＱ：hydrosilsesquioxane）から形成された多孔性ＳｉＯ２であり、それは、スピンオンコーティング技術によって堆積することができる流動可能な酸化物である。スピンオン工程が完了後、材料がベーキングされ、溶剤が除去されて、シリコン二酸化物（ガラス）が残り、それは多孔性である。多孔性酸化物層の誘電率は、例としてほぼ２．０からほぼ３．８のオーダーであり、確実に３．９より小さい。理解可能なように、有孔率の程度が大きくなるにつれて、誘電率が小さくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
スピンコーティングによって堆積された、言及した誘電体材料は、スピンオングラス（ＳＯＧ）材料としばしば呼ばれる。これらの材料は、低ｋのＩＬＤを提供する見込みを示しているが、それらの堆積は、はなはだ高価になり得る。さらに、堆積されたＩＬＤの厚さは、ウェハ全体にわたって一様になり得ず、それは、その処理されたウェハから形成されるデバイスおよび回路の電気的特性の整合性に悪い影響を与え得る。このようなことから、既知の技術の言及した少なくとも不足分に対処する、ＩＣ用途におけるＳＯＧ層を形成する方法が、必要なものである。
【課題を解決するための手段】
【０００７】
一例である実施形態によれば、誘電体材料を堆積する方法は、基板に、少なくとも１つの層をその基板の上に設けることを含む。この方法は、ある物質で上部層の上部表面を予め濡らし、溶液をスピンコーティングして誘電体材料を形成することをさらに含む。
【０００８】
他の例である実施形態によれば、半導体構造が、基板の上に配置された多孔性で低ｋの誘電体材料の層を含み、その材料は、層全体にわたって厚さを有し、その厚さは、表面全体にわたって標準偏差が＋０．７２８％である均一性を有する。
【０００９】
本発明は、以下の詳細な記述から、添付の図面とともに読まれたとき、最良に理解される。様々な特徴が必ずしも尺度に合わせて描かれていないことが、強調される。実際、寸法は、議論を明確にするため、任意に大きくされ、または小さくされることがある。
【発明を実施するための最良の形態】
【００１０】
以下の詳細な記述では、説明する目的であって限定するものでなく、具体的な細部を開示する例である実施形態が、本発明の十分な理解を得るために、述べられる。しかし、本発明は、本明細書で開示された具体的な細部から離れた他の実施形態で実施することができることが、本開示の恩恵を受けた当業者に明らかになる。さらに、よく知られたデバイス、方法および材料についての記述は、本発明の記述をあいまいにしないように、省略することがある。
【００１１】
図１は、一例である実施形態による、半導体ウェハの上に低ｋ誘電体層を形成するプロセス１００のフローチャート図である。例示するように、ウェハは、半導体基板と、その上に形成された少なくとも１つの他の層とを含む。基板の上の１つの層または複数の層は、ＩＣ中の通常の層とすることができ、これらに限定されないが、ドーピングされた半導体層、ドーピングされていない半導体層や誘電体層の金属層を含み、パターン形成された金属層や、半導体処理技術の当業者の視野内にある他の層を含む。
【００１２】
ステップ１０１で、ウェハが準備（provide）される。ステップ１０２で、溶剤が、ウェハの最上部表面の上に施される。有利には、溶剤は、ウェハの上部表面を適切に洗浄するように、選択される。特徴として、溶剤は、ウェハの表面における表面張力を実質的になくさない場合でも、著しくそれを減少する。以下にさらに十分に述べるように、表面張力は、ウェハへのＳＯＧのスラリーの付着を妨害し、それによってスラリーの堆積が妨げられる。
【００１３】
例示の実施形態によれば、スラリーは、ヘキサメチルジシロキサン（シロキサン）の溶液中のヒドロシルセスキオキサンポリマ（ＨＳＱ）の溶液である。この溶液は、例示的に、容積で８０％シロキサン／２０％ＨＳＱである。この例である実施形態では、予め濡らすためのものとして使用される溶剤は、有益には、同様にシロキサンである。ステップ１０２で、ウェハが、約７５ｒｐｍで約２．５秒間、回転させられているとき、約３．０ｍｌから約５．０ｍｌのシロキサンが、ウェハ上に施される。次に、ウェハが、約１０００ｒｐｍの速度で約４．０秒間、スピンさせられ、ウェハ表面全体にわたってより均等に溶剤が広げられる（散布）。
【００１４】
ステップ１０３で、ＨＳＱ／シロキサン溶液が、公知のスピンオン技術でウェハ上に施される。最適な均一性を得るために、ＳＯＧ散布ステップが、有利には、約７０ｒｐｍから約７５ｒｐｍに増加され、回転時間が、１．５秒から２．０秒に変更される。「高速」回転ステップは、最初のスラリー堆積ステップに続いて行われる。「高速」でのウェハの回転速度は、塗布されるＳＯＧ膜の所望の厚さに応じて、最適な厚さを得るように調節される。たとえば、平均厚さが４５００ÅであるＳＯＧ層には、高速ステップでのウェハの回転速度は、約４０００ｒｐｍである。平均厚さが２０００Åである層には、回転速度は、約２０００ｒｐｍである。
【００１５】
スピンステップが完了した後、ステップ１０４で示すように、ウェハが、公知の方法によって熱処理（ベーキング）を受ける。これによって、多孔性で低ｋのＳｉＯ２層が形成されることになる。最後に、ステップ１０５で、ウェハは、さらに処理することができる。この追加の処理は、公知の技術による金属化処理およびデバイス製造を含むことができる。
【００１６】
例示の方法の製造シーケンスは、図２Ａ〜２Ｅに示され、そこでは例示のウェハが、例示の方法によって処理されて、低ｋのＩＬＤが形成される。
【００１７】
図２Ａは、ウェハ２０１を示し、それは、基板２０４を含み、それは、例示的に、単結晶シリコンなどの半導体である。基板は、ウェハの処理のこの段階で、少なくとも１つの他の層をその上に配置される。これらの例示の層２０２および２０３は、他の誘電体層（たとえば、ＩＬＤ）、他の半導体層、酸化物内の金属層や当業者の視野内の他の層とすることができる。例である実施形態の低ｋのＩＬＤは、直接基板の上に製造することができ、上記に述べた層および例である実施形態の少なくとも１つの低ｋのＩＬＤを含め、他の層が、第１の低ｋのＩＬＤの上に形成することができることにも留意されたい。
【００１８】
図２Ｂは、ウェハ２０１の回転２０６および予め濡らすための溶剤２０５の堆積を示し、それは、例示的に、シロキサンである。このシーケンスは、図１のステップ１０２に関して述べたシーケンスと実質的に同じである。
【００１９】
予め濡らすことが完了された後、図２Ｃに示すように、予め濡らされたウェハ２０１が、２０６でスピンされている間、スラリー２０７が、堆積される。このシーケンスは、基本的に、ステップ１０３で述べたシーケンスと同じである。図２Ｄは、ウェハ２０１の上部表面の上に堆積されたスラリー２０８を示す。
【００２０】
スラリーが堆積された後、ウェハは、ベーキングされて、図２Ｅに示すように、低ｋ誘電体材料層２０９が、ウェハ２０１の上に形成される。この層２０９は、ＩＬＤまたは必要に応じて他の誘電体層とすることができる。低ｋ誘電体層２０９の形成後、ウェハは、必要に応じてさらに処理することができる。
【００２１】
図１のステップ１０２における、および図２Ｂのウェハの予め濡らすことの後の処理は、大部分について、よく知られており、たとえば、Soreb Ghandi著、「ＶＬＳＩの原理および技術、シリコンおよびガリウムのヒ化物（VLSI Principles and Technology, Silicon and Gallium Arsenide）」第２版（１９９４年）のテキスト、７２５ページなどに述べられているようなものである。この参考文献の開示は、参考文献としたことにより本明細書に明確に組み込まれる。しかし、公知の処理シーケンスと例である実施形態のシーケンスの間の差は、半導体プロセス技術の当業者に容易に明らかであることに、留意されたい。
【００２２】
ステップ１０３のスラリーの堆積およびステップ１０４の熱処理は、よく知られているはずであるが、図１のステップ１０２および図２Ｂの例である実施形態による予め濡らすことは、公知の方法に比べて、明確に有利である。
【００２３】
例示の目的であって限定するものでなく、例である実施形態の方法によって、十分な厚さの低ｋのＩＬＤを生成するのに十分な厚さのスラリー層を堆積するために必要なスラリー量が、著しく減少することになる。この目的のため、例である実施形態に関して述べたように予め濡らすことによって、一定厚さの層を形成するために必要なスラリーの量が、既知の技術による４．０ｍｌから、それは予め濡らす分を含んでいないが、その量から、この例である実施形態の予め濡らす技術が使用されたとき、スラリー量は、１．４ｍｌに低減される。この低減は、浪費されるスラリーが、使用されるスラリー量のほぼ６５％だけ、著しく低減されることになる。スラリーの成分が、半導体ウェハを処理する中でもっとも高価なものの１つになり得るからである。
【００２４】
コスト節約に加えて、出願人は、例である実施形態の予め濡らす技術を使用することによって、その結果得られるＳＯＧ層（低ｋのＩＬＤ）のウェハ全体にわたる均一性が、既知の技術に比べて著しく向上されると判断した。このため、スピンコーティングによってＳＯＧを堆積する標準的な方法では、平均厚さが４４８２．７３Åで、厚さの標準偏差が±３９．３５８９．７３Åまたは±０．８７８％になる層が、もたらされる。これとは対照的に、スラリーの浪費を減少しながら、例である実施形態の予め濡らす技術を用いて生成されるＳＯＧの層は、厚さが４４３３．０９Åで、その標準偏差が±３２．２５６６Åまたは±０．７２８％であった。もちろん、この標準偏差は、単に例示的であり、厚さの標準偏差は、±０．７２８％より小さくすることができる。層の厚さの均一性のこの向上によって、他の利点の中で、このウェハから形成される回路全体にわたって、より一様でより整合性のある電気的特性が得られる。
【００２５】
他の例である実施形態によれば、厚さの均一性および再現性は、予め濡らす処理を施す前にヘキサメチルジシラザン（ＨＭＤＳ）でウェハに「下塗り（priming）」することによって、上記の例である実施形態に比べて、さらに改良することができる。すなわち、ステップ１０２または図２Ｂのシーケンスの前に、ＨＭＤＳ蒸気が供給され、その後１２０℃で約１０分間、真空熱処理（ベーキング）が施される。
【００２６】
これまで述べた例である実施形態は、予め濡らすためのものとしてのシロキサンとともに、ＳＯＧの材料としてのシロキサン溶液中のＨＳＱの使用に主に焦点を合わせている。他の材料が、予め濡らすものおよびＳＯＧスラリーとして使用することができることに、留意されたい。たとえば、オクタメチルトリシロキサンおよびデカメチルテトラシロキサンを予め濡らすためのものとして使用して、プロセスラチチュードを多分さらに改良し、ウェハ毎に低ｋ誘電体を形成するために必要なＳＯＧ溶液（スラリー）の容積を多分さらに減少することができる。
【００２７】
他の例である実施形態では、必要なスラリー量および堆積された膜の均一性のさらなる効率化を達成するために、シロキサンだけの代わりにＨＳＱのための溶剤としてのヘキサメチルジシロキサンと組み合わせて、オクタメチルトリシロキサン（容積で約５から約５０％の濃度である）を使用することができる。
【００２８】
例である複数の実施形態を、例示の複数の実施形態の議論に関して詳細に記述してきたが、本開示の利益を受ける当業者に、本発明の変更が明らかになることは、明確である。そのような変更および変形は、特許請求の範囲の範囲内に含まれる。
【図面の簡単な説明】
【００２９】
【図１】例である実施形態による誘電体層を形成するプロセスのフローチャート図である。
【図２Ａ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【図２Ｂ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【図２Ｃ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【図２Ｄ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【図２Ｅ】例である実施形態による誘電体層を形成する形成シーケンス中の集積回路の一断面図である。
【特許請求の範囲】
【請求項１】
誘電体材料を堆積する方法であって、
基板に、少なくとも１つの層を前記基板の上に設け、
上部層の上部表面を物質で予め濡らし、
溶液をスピンコーティングし、
前記誘電体材料を形成する、
ことを含む方法。
【請求項２】
前記物質が、ヘキサメチルジシロキサン（シロキサン）を含む、請求項１に記載の方法。
【請求項３】
前記溶液が、ヒドロシルセスキオキサン（ＨＳＱ）を含む、請求項１に記載の方法。
【請求項４】
前記溶液の溶剤が、シロキサンである、請求項３の方法。
【請求項５】
前記予め濡らすことが、前記物質を堆積する間、前記ウェハをスピンすることをさらに含む、請求項１に記載の方法。
【請求項６】
前記誘電体材料が、ＳｉＯ２である、請求項１に記載の方法。
【請求項７】
前記方法が、
予め濡らす前に、ヘキサメチルジシラザン（ＨＭＤＳ）の蒸気で前記ウェハを下塗りし、
前記下塗り後、しかし前記予め濡らす前に、前記基板に熱を加える、
ことを含む、請求項２に記載の方法。
【請求項８】
前記物質が、オクタメチルトリシロキサンである、請求項１に記載の方法。
【請求項９】
前記物質が、デカメチルテトラシロキサンである、請求項１に記載の方法。
【請求項１０】
前記物質が、オクタメチルトリシロキサンである、請求項２に記載の方法。
【請求項１１】
半導体構造であって、
基板上に配置された、多孔性で低ｋの誘電体材料の層を含み、
前記材料が、前記層にわたって厚さを有し、
前記厚さが、表面にわたって標準偏差が＋０．７２８％である均一性を有する、
半導体構造。
【請求項１２】
前記表面が、ウェハの上部表面である、請求項１１に記載の半導体構造。
【請求項１３】
前記層が、中間層の誘電体層である、請求項１１に記載の半導体構造。
【請求項１４】
前記層が、内部層の誘電体層である、請求項１１に記載の半導体構造。
【請求項１５】
前記層が、約２．０から約３．８の範囲の誘電率を有する、請求項１１に記載の半導体構造。
【請求項１】
誘電体材料を堆積する方法であって、
基板に、少なくとも１つの層を前記基板の上に設け、
上部層の上部表面を物質で予め濡らし、
溶液をスピンコーティングし、
前記誘電体材料を形成する、
ことを含む方法。
【請求項２】
前記物質が、ヘキサメチルジシロキサン（シロキサン）を含む、請求項１に記載の方法。
【請求項３】
前記溶液が、ヒドロシルセスキオキサン（ＨＳＱ）を含む、請求項１に記載の方法。
【請求項４】
前記溶液の溶剤が、シロキサンである、請求項３の方法。
【請求項５】
前記予め濡らすことが、前記物質を堆積する間、前記ウェハをスピンすることをさらに含む、請求項１に記載の方法。
【請求項６】
前記誘電体材料が、ＳｉＯ２である、請求項１に記載の方法。
【請求項７】
前記方法が、
予め濡らす前に、ヘキサメチルジシラザン（ＨＭＤＳ）の蒸気で前記ウェハを下塗りし、
前記下塗り後、しかし前記予め濡らす前に、前記基板に熱を加える、
ことを含む、請求項２に記載の方法。
【請求項８】
前記物質が、オクタメチルトリシロキサンである、請求項１に記載の方法。
【請求項９】
前記物質が、デカメチルテトラシロキサンである、請求項１に記載の方法。
【請求項１０】
前記物質が、オクタメチルトリシロキサンである、請求項２に記載の方法。
【請求項１１】
半導体構造であって、
基板上に配置された、多孔性で低ｋの誘電体材料の層を含み、
前記材料が、前記層にわたって厚さを有し、
前記厚さが、表面にわたって標準偏差が＋０．７２８％である均一性を有する、
半導体構造。
【請求項１２】
前記表面が、ウェハの上部表面である、請求項１１に記載の半導体構造。
【請求項１３】
前記層が、中間層の誘電体層である、請求項１１に記載の半導体構造。
【請求項１４】
前記層が、内部層の誘電体層である、請求項１１に記載の半導体構造。
【請求項１５】
前記層が、約２．０から約３．８の範囲の誘電率を有する、請求項１１に記載の半導体構造。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【公表番号】特表２００７−５０６２７６（Ｐ２００７−５０６２７６Ａ）
【公表日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００６−５２６７９５（Ｐ２００６−５２６７９５）
【出願日】平成１６年９月１８日（２００４．９．１８）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５１７９３
【国際公開番号】ＷＯ２００５／０２９５６７
【国際公開日】平成１７年３月３１日（２００５．３．３１）
【出願人】（５０１３４４３１５）コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． (174)
【Ｆターム（参考）】
【公表日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１６年９月１８日（２００４．９．１８）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５１７９３
【国際公開番号】ＷＯ２００５／０２９５６７
【国際公開日】平成１７年３月３１日（２００５．３．３１）
【出願人】（５０１３４４３１５）コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． (174)
【Ｆターム（参考）】
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