低雑音増幅器
【課題】製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対しても安定化させる。
【解決手段】入力端子２と、入力端子に入力された入力信号を増幅するトランジスタ１と、トランジスタの出力信号を出力する出力端子３と、トランジスタの出力信号の帰還量として振幅を調整して出力する帰還量調整回路１０と、トランジスタに供給されるバイアス電流を生成するバイアス回路９と、帰還量調整回路の出力電圧と参照電圧とを比較して入力信号が前記トランジスタの利得抑圧を発生させることを判定したときトランジスタのバイアス電流を増加させるようにバイアス回路を動作させる差動電圧比較器１１と、参照電圧を生成して差動電圧比較器の一方の入力端に印加させる第１の第１の入力バイアス回路１２と、帰還量調整回路の出力電圧にバイアス電圧を付加して差動電圧比較器の他方の入力端に印加させる第２の第２の入力バイアス回路１３と、を備える低雑音増幅器。
【解決手段】入力端子２と、入力端子に入力された入力信号を増幅するトランジスタ１と、トランジスタの出力信号を出力する出力端子３と、トランジスタの出力信号の帰還量として振幅を調整して出力する帰還量調整回路１０と、トランジスタに供給されるバイアス電流を生成するバイアス回路９と、帰還量調整回路の出力電圧と参照電圧とを比較して入力信号が前記トランジスタの利得抑圧を発生させることを判定したときトランジスタのバイアス電流を増加させるようにバイアス回路を動作させる差動電圧比較器１１と、参照電圧を生成して差動電圧比較器の一方の入力端に印加させる第１の第１の入力バイアス回路１２と、帰還量調整回路の出力電圧にバイアス電圧を付加して差動電圧比較器の他方の入力端に印加させる第２の第２の入力バイアス回路１３と、を備える低雑音増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低雑音増幅器に関し、特に通信機器の受信部に搭載される低雑音増幅器に関するものである。
【背景技術】
【０００２】
近年、無線通信技術の進展に伴って通信機器の高機能化が進んでおり、例えば複数の通信システムを一つの通信機器に搭載することが求められている。このような通信機器では、複数の通信システムそれぞれが独立した送信回路及び受信回路を搭載しており、複数の通信システムが同時に動作している。このため、ある通信システムの送信回路から他の通信システムそれぞれの受信回路に向けて高レベルの妨害波信号が漏洩される場合がある。また、一つの通信システムのみが搭載される通信機器であっても、通信速度を上げるためにＭＩＭＯのような複数の信号が同時に送受信される構成においては、希望波よりも高レベルの妨害波信号が受信回路に入力される場合がある。今後、通信機器の小型化や該通信機器に搭載される通信システムの数の増加が見込まれており、妨害波信号による影響はさらに拡大する傾向であり、かかる状況下において高い通信品質を維持することが求められている。
【０００３】
図６は通信システムの受信回路に使用される低雑音増幅器の構成を示す回路図である。
【０００４】
図６の低雑音増幅器は、ＮＰＮ型トランジスタ１と、ＮＰＮ型トランジスタ１のベースに直流カットキャパシタ５を介して接続された入力端子２と、ＮＰＮ型トランジスタ１のコレクタに直流カットキャパシタ６を介して接続された出力端子３と、ＮＰＮ型トランジスタ１のエミッタとグランドとの間に接続されたインダクタ７と、ＮＰＮ型トランジスタ１のコレクタと電源端子４との間に接続されたインダクタ８と、ＮＰＮ型トランジスタ１のベースにバイアスを供給するバイアス回路９と、を備えて構成されている。ＮＰＮ型トランジスタ１は、入力端子２から直流カットキャパシタ５を介して入力される信号を増幅し、その増幅した後の信号を直流カットキャパシタ６を介して出力端子３へ出力する増幅素子を構成している。
【０００５】
図６の低雑音増幅器は、入力端子２に入力される入力信号は通常微弱なレベルなので、弱電界入力時の性能を基準に設計されている。このため、高レベルの妨害波信号が入力され得る環境下では、低雑音増幅器の動作点が線形領域を外れてしまい、その結果、電力利得が抑圧されることに伴って通信機器の受信感度を劣化させる問題が生じていた。そこで、低雑音増幅器のバイアス電流を増加させる対策が考えられ、低雑音増幅器の高出力化が図られ、高レベルの妨害波が入力されたときの電力利得の抑圧を低減させることが可能となる。しかしながら、この対策では、弱電界入力時においてもバイアス電流が増加してしまい、この結果、通信機器の消費電力が増加する問題が生じる。
【０００６】
そこで、例えば以下の特許文献１には、信号増幅用デュアルゲートＦＥＴの出力信号電圧をキャパシタと抵抗とにより検出してエンハンスメント型ＦＥＴのゲート端子に印加し、該信号増幅用デュアルゲートＦＥＴの利得抑圧が発生する程度に入力信号のレベルが増加したときに、該エンハンスメント型ＦＥＴにより該信号増幅用デュアルゲートＦＥＴのバイアスを増加させるように構成された低雑音増幅器が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２１８６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のような構成の場合、信号増幅用デュアルゲートＦＥＴのバイアス可変手段の一部を構成するエンハンスメント型ＦＥＴを動作させる妨害波信号のレベルは、エンハンスメント型ＦＥＴの閾値電圧Ｖｔや電源電圧に大きく依存して変動することになる。このため、製造上の素子の特性ばらつきや電源電圧のばらつきを考慮した場合に、安定した効果を得ることができないという課題を有している。
【０００９】
本発明の目的は、上記問題点を解決するためになされたもので、低雑音増幅器の弱電界入力時には消費電流を増加させず、高レベルの妨害波信号が入力された場合にはトランジスタの利得抑圧を低減させることである。さらに、製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対しても安定して上記の効果を得ることである。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明に係る低雑音増幅器は、入力信号が入力される入力端子と、前記入力端子に入力された前記入力信号を増幅するトランジスタと、前記トランジスタの出力信号を出力する出力端子と、前記トランジスタの出力信号の帰還量として振幅を調整して出力する帰還量調整回路と、前記トランジスタに供給されるバイアス電流を生成するバイアス回路と、前記帰還量調整回路の出力電圧と参照電圧とを比較して前記入力端子に入力された前記入力信号のレベルが前記トランジスタの利得抑圧を発生させるレベルであるか否かを判定し、前記トランジスタの利得抑圧を発生させるレベルであることを判定したとき前記トランジスタのバイアス電流を増加させるように前記バイアス回路を動作させる差動電圧比較器と、前記参照電圧を生成して前記差動電圧比較器の一方の入力端に印加させる第１の入力バイアス回路と、前記帰還量調整回路の出力電圧にバイアス電圧を付加して前記差動電圧比較器の他方の入力端に印加させる第２の入力バイアス回路と、を備えるものである。
【００１１】
この構成によれば、低雑音増幅器の弱電界入力時に消費電流を増加させることなく、トランジスタの利得抑圧を発生させる程度の高いレベルの妨害波信号が入力端子に入力された場合には、トランジスタのバイアス電流を増加させて、トランジスタの利得抑圧を低減させることができる。また、差動電圧比較器の２つの入力バイアスを調整する第１、第２の入力バイアス回路が設けられたことで、製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対しても安定して上記の効果を得ることができるようになる。
【００１２】
上記の低雑音増幅器において、前記帰還量調整回路は、抵抗と直流カットキャパシタとを直列に接続して構成されている、としてもよい。
【００１３】
この構成によれば、抵抗と直流カットキャパシタとのインピーダンスによって帰還量調整回路から差動電圧比較器の他方の入力端に印加される電圧の振幅を任意かつ容易に設定できる。さらに、トランジスタの出力信号の直流成分が直流カットキャパシタによって差動電圧比較器の他方の入力端に印加されることを防止できる。これにより、差動電圧比較器の動作が安定化し、低雑音増幅器に供給される電源電圧が変動した場合でも、トランジスタのバイアス電流が増加し始める妨害波信号レベルが変動せず、トランジスタの利得抑圧を低減させる効果を安定して実現できる。
【００１４】
上記の低雑音増幅器において、前記第１の入力バイアス回路は、電源端子とグランドとの間に直列に接続された複数の抵抗を備え、該電源端子の電源電圧を該複数の抵抗により分圧した分圧電圧を前記差動電圧比較器の一方の入力端に印加させるように構成され、前記第２の入力バイアス回路は、前記電源端子とグランドとの間に直列に接続された複数の抵抗を備え、前記帰還量調整回路の出力電圧に対し該電源端子の電源電圧を該複数の抵抗により分圧した分圧電圧を付加して前記差動電圧比較器の他方の入力端に印加させるように構成されている、としてもよい。
【００１５】
この構成によれば、トランジスタのバイアス電流が増加し始める妨害波信号レベルを、複数の抵抗それぞれの抵抗比の調整のみで任意かつ容易に設定できる。また、これにより、電源電圧及び、素子の製造ばらつきの影響を低減し、安定して利得抑圧を低減する効果を得ることができる。
【００１６】
上記の低雑音増幅器において、前記差動電圧比較器の出力は、少なくとも１つのカレントミラー回路を介して前記バイアス回路に入力されている、としてもよい。
【００１７】
この構成によれば、妨害波信号のレベルが増加した場合には、カレントミラー回路のミラー比を調整することにより、トランジスタのバイアス電流の増加量を任意かつ容易に設定できる。また、バイアス回路とカレントミラー回路との接続部分はトランジスタのバイアス電流の増加に伴って電位が上がるため、低電圧駆動時には、電源電圧が下がった分だけトランジスタのバイアス電流の変動幅が制限されることとなる。しかしながら、カレントミラー回路の電圧降下分は、該カレントミラー回路を構成するＭＯＳＦＥＴのドレインーソース間電圧分のみであるため、低電圧駆動時においても、トランジスタのバイアス電流の変動幅を確保することが可能となる。
【発明の効果】
【００１８】
本発明によれば、弱電界入力時には消費電流を増加させず、高レベルの妨害波信号が入力された場合にはトランジスタの利得抑圧を低減させることができる。さらに、製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対して上記の効果を安定して得ることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は本発明の実施の形態１に係る低雑音増幅器の構成例を示す回路図である。
【図２】図２は図１の低雑音増幅器の詳細な構成例を示す回路図である。
【図３】図３は、本発明の実施の形態１に係る低雑音増幅器の妨害波信号の入力レベルに応じた電力利得及び電源電流の特性変化を示したグラフである。
【図４】図４は、本発明の比較形態の低雑音増幅器の妨害波信号の入力レベルに応じた電力利得及び電源電流の特性変化を示したグラフである。
【図５】図５は本発明の実施の形態２に係る低雑音増幅器の構成例を示す回路図である。
【図６】図６は通信システムの受信回路に使用される低雑音増幅器の構成を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００２１】
（実施の形態１）
[低雑音増幅器の構成]
図１は本発明の実施の形態１に係る低雑音増幅器の構成例を示す回路図である。
【００２２】
図１の低雑音増幅器は、ＮＰＮ型トランジスタ１と、ＮＰＮ型トランジスタ１のベースに直流カットキャパシタ５を介して接続された入力端子２と、ＮＰＮ型トランジスタ１のコレクタに直流カットキャパシタ６を介して接続された出力端子３と、ＮＰＮ型トランジスタ１のエミッタとグランドとの間に接続されたインダクタ７と、ＮＰＮ型トランジスタ１のコレクタと電源端子４との間に接続されたインダクタ８と、を備えている。
【００２３】
ＮＰＮ型トランジスタ１は、エミッタ接地回路を構成しており、入力端子２から直流カットキャパシタ５を介してベースに入力された入力信号を増幅して出力信号を生成し、その生成した出力信号を直流カットキャパシタ６を介して出力端子３へ出力する。
【００２４】
直流カットキャパシタ５は、入力端子２に入力された入力信号の直流成分を除去する目的で設けられ、直流カットキャパシタ６は、ＮＰＮ型トランジスタ１のコレクタ電圧の直流成分を除去する目的で設けられている。
【００２５】
インダクタ７はＮＰＮ型トランジスタ１の利得調整の目的で設けられるインピーダンス要素であり、インダクタ８はコレクタ抵抗に相当し、かつＮＰＮ型トランジスタ１のコレクタから電源端子４に流れ込む交流成分を遮断する目的で設けられるインピーダンス要素である。
【００２６】
さらに、図１の低雑音増幅器は、ＮＰＮ型トランジスタ１の出力信号（コレクタ電圧）の帰還量として当該出力信号の振幅を調整して出力する帰還量調整回路１０と、ＮＰＮ型トランジスタ１に供給されるバイアス電流（無信号時のベース電流）を生成するバイアス回路９と、帰還量調整回路１０の出力電圧と参照電圧とを比較して入力端子１に入力された入力信号のレベルがトランジスタの利得抑圧を発生させるレベルであるか否かを判定し、ＮＰＮ型トランジスタ１の利得抑圧を発生させるレベルであることを判定したときＮＰＮ型トランジスタ１のバイアス電流を増加させるようにバイアス回路９を動作させる差動電圧比較器１１と、 参照電圧を生成して差動電圧比較器１１の一方の入力端に印加させる第１の入力バイアス回路１２と、帰還量調整回路１０の出力電圧にバイアス電圧を付加して差動電圧比較器１１の他方の入力端に印加させる第２の入力バイアス回路１３と、を備えている。
【００２７】
差動電圧比較器１１がバイアス回路９を動作させるタイミングは、ＮＰＮ型トランジスタ１の利得抑圧が発生する程度に入力端子２に入力された入力信号のレベルが増加したときである。このタイミングを任意かつ容易に実現できるように、第１の入力バイアス回路１２及び第２の入力バイアス回路１３によって差動電圧比較器１１の２つの入力バイアスがあらかじめ調整されている。
【００２８】
[低雑音増幅器の動作の概要]
以下では、図１の低雑音増幅器の動作の概要を説明する。
【００２９】
入力端子２に入力された入力信号は、ＮＰＮ型トランジスタ１によって増幅されて出力端子３から出力される。このとき、ＮＰＮ型トランジスタ１の出力信号（コレクタ電圧）の一部は、帰還量調整回路１０に入力されて帰還量調整回路１０のインピーダンスに応じた任意のレベルに変換された後、差動電圧比較器１１に入力される。
【００３０】
差動電圧比較器１１では、入力される信号のレベルがあるレベル以上となるときにそのレベルに応じた直流電流を出力するように、２つの入力バイアスがあらかじめ調整されている。差動電圧比較器１１から出力された直流電流はバイアス回路９に入力される。
【００３１】
バイアス回路９は、差動電圧比較器１１から出力された直流電流の電流量に応じてＮＰＮ型トランジスタ１のバイアス電流を変化させるように、動作する。
【００３２】
入力端子２に入力された入力信号が微弱なレベルの場合には、帰還量調整回路１０の出力電圧の振幅が小さくなるので、差動電圧比較器１１から出力される直流電流は実質的にゼロとなる。この結果、ＮＰＮ型トランジスタ１のバイアス電流は、バイアス回路９によってあらかじめ設定された微小な電流量となる。
【００３３】
一方、入力端子２に入力される入力信号のレベルがＮＰＮ型トランジスタ１の利得抑圧を発生させる程度に増加した場合、差動電圧比較器１１から出力される直流電流は入力端子２に入力された信号のレベルに応じたレベルにまで増加する。つまり、差動電圧比較器１１は、ＮＰＮ型トランジスタ１のバイアス電流を増加させるように、バイアス回路９を動作させる。この結果、低雑音増幅器の線形性を向上させ、かつＮＰＮ型トランジスタ１の利得抑圧を低減させることが可能となる。
【００３４】
[低雑音増幅器の詳細な構成]
図２は図１の低雑音増幅器の詳細な構成例を示す回路図である。
【００３５】
バイアス回路９は、ベースがＮＰＮ型トランジスタ１のベースと接続され、コレクタが差動電圧比較器１１の出力と接続されたＮＰＮ型トランジスタ２６と、ＮＰＮ型トランジスタ２６のエミッタとグランドとの間に接続された抵抗２７と、ＮＰＮ型トランジスタ２６のコレクタと接続された定電流源２２と、ＮＰＮ型トランジスタ２６のコレクタとグランドとの間に接続されたキャパシタ２５と、ベースがＮＰＮ型トランジスタ２６のコレクタと接続され、かつコレクタが電源端子と接続されたＮＰＮ型トランジスタ２３と、ＮＰＮ型トランジスタ２３のエミッタとＮＰＮ型トランジスタ１，２６の各ベースとの間に設けられた抵抗２４と、を備えている。なお、ＮＰＮ型トランジスタ１，２６は所謂ベース電流補償型のカレントミラー回路の構成を呈しており、ＮＰＮ型トランジスタ２６のコレクタ電流がＮＰＮ型トランジスタ１のコレクタ電流として複製されている。また、ＮＰＮ型トランジスタ２３は、定電流源２２から供給される電流とは独立させて、ＮＰＮ型トランジスタ１，２６の各ベースにベース電流を供給する目的で設けられている。
【００３６】
帰還量調整回路１０は、ＮＰＮ型トランジスタ１のコレクタと後述の第２の入力バイアス回路１３の抵抗１６，１７の接続点（ＰＭＯＳＦＥＴ３０のゲート）との間において、直流カットキャパシタ１４と抵抗１５とを直列に接続して構成されている。なお、直流カットキャパシタ１４と抵抗１５とから成るインピーダンスは、ＮＰＮ型トランジスタ１の負荷インピーダンスに対して十分大きくなるように設定されている。
【００３７】
第１の入力バイアス回路１２は、電源電圧とグランドとの間に抵抗１８，１９を直列に接続して構成されており、電源電圧を抵抗１８，１９の抵抗比によって分圧した分圧電圧（参照電圧）が差動電圧比較器１１の一方の入力端に印加される。
【００３８】
第２の入力バイアス回路１３は、第１の入力バイアス回路１２と同じ電源電圧とグランドとの間に抵抗１６，１７を直列に接続して構成されており、電源電圧を抵抗１６，１７の抵抗比によって分圧した分圧電圧が差動電圧比較器１１の他方の入力端に印加される。
差動電圧比較器１１は、両方のソースが電流源２８に接続された１対のＰＭＯＳＦＥＴ２９，３０で構成されている。
【００３９】
ＰＭＯＳＦＥＴ２９のゲートは、差動電圧比較器１１の一方の入力端に対応しており、第１の入力バイアス回路１２から供給された分圧電圧（参照電圧）が印加される。さらに、ＰＭＯＳＦＥＴ２９のゲートはキャパシタ３１を介してグランドに接続されている。ＰＭＯＳＦＥＴ２９のドレインはグランドに接続されている。
【００４０】
ＰＭＯＳＦＥＴ３０のゲートは、差動電圧比較器１１の他方の入力に対応しており、第２の入力バイアス回路１３から供給された分圧電圧が印加される。ＰＭＯＳＦＥＴ３０のドレインは、バイアス回路９のＮＰＮ型トランジスタ２６のコレクタと接続されるとともに、キャパシタ３２を介してグランドに接続されている。
【００４１】
ここで、帰還量調整回路１０が接続されている第２の入力バイアス回路１３の分圧電圧の方が第１の入力バイアス回路１２の分圧電圧よりも高くなるように、差動電圧比較器１１の２つの入力バイアス電圧があらかじめ調整されている。つまり、弱電界入力時において、ＰＭＯＳＦＥＴ２９はオン状態となり、かつＰＭＯＳＦＥＴ３０はオフ状態となっている。
【００４２】
[低雑音増幅器の詳細な動作]
以下では、図２の低雑音増幅器の詳細な動作を説明する。
【００４３】
バイアス回路９は、上記のとおりベース電流補償型カレントミラー回路の構成となっており、差動電圧比較器１１からの供給電流量に応じてＮＰＮ型トランジスタ１のバイアス電流を増加させるように動作する。
【００４４】
低雑音増幅器に入力された入力信号が微弱なレベルの場合には、帰還量調整回路１０から第２の入力バイアス回路１３を介して差動電圧比較器１１の入力端に印加される分圧電圧の振幅は非常に小さい。この場合、デフォルト調整のとおり、ＰＭＯＳＦＥＴ３０はオフ状態となり、かつＰＭＯＳＦＥＴ２９はオン状態となるので、定電流源２８から供給される電流は概ねＰＭＯＳＦＥＴ２９の方に流れ込む。すると、差動電圧比較器１１からバイアス回路９に供給される電流量は概ねゼロであり、ＮＰＮ型トランジスタ１のバイアス電流は定電流源２２によって定められた低い電流量となる。具体的には、ＮＰＮ型トランジスタ２６には定電流源２２からの供給電流量に応じた電流量のコレクタ電流が流れ、そのコレクタ電流がＮＰＮ型トランジスタ１のコレクタ電流として複製される。また、ＮＰＮ型トランジスタ２３のベースには定電流源２２からＮＰＮ型トランジスタ２６に供給される電流の一部が供給されており、ＮＰＮ型トランジスタ２６はその一部の電流を増幅した上でＮＰＮ型トランジスタ１，２６の各ベースに分配している。
【００４５】
一方、ＮＰＮ型トランジスタ１の利得抑圧が発生する程度に入力信号のレベルが増加した場合には、帰還量調整回路１０から第２の入力バイアス回路１３を介して差動電圧比較器１１の入力端に印加される分圧電圧の振幅が大きくなる。この結果、帰還量調整回路１０から第２の入力バイアス回路１３を介して差動電圧比較器１１の入力端に印加される分圧電圧の振幅に応じて、ＰＭＯＳＦＥＴ３０のゲート電圧とＰＭＯＳＦＥＴ２９のゲート電圧との大小関係が変化することになる。ＰＭＯＳＦＥＴ３０のゲート電圧がＰＭＯＳＦＥＴ２９のゲート電圧よりも低くなっている期間、ＰＭＯＳＦＥＴ３０がオン状態となり、かつＰＭＯＳＦＥＴ２９はオフ状態となる。このとき、ＰＭＯＳＦＥＴ３０には第２の入力バイアス回路１３の分圧電圧の振幅に応じた電流量の直流電流が流れ、その直流電流がバイアス回路９に供給される。具体的には、ＮＰＮ型トランジスタ２６には定電流源２２の電流量に差動電圧比較器１１からの電流供給量を付加した電流量に応じたコレクタ電流が流れ、そのコレクタ電流がＮＰＮ型トランジスタ１のコレクタ電流として複製されている。また、ＮＰＮ型トランジスタ２３のベースには定電流源２２及び差動電圧比較器１１からＮＰＮ型トランジスタ２６に供給される電流の一部が供給されており、ＮＰＮ型トランジスタ２６はその一部の電流を増幅した上でＮＰＮ型トランジスタ１，２６の各ベースに分配している。
【００４６】
このように、ＮＰＮ型トランジスタ１の利得抑圧が発生する程度に入力信号のレベルが増加した場合には、ＮＰＮ型トランジスタ１のバイアス電流を増加させることにより、低雑音増幅器の線形性を向上させ、かつＮＰＮ型トランジスタ１の利得抑圧を低減させることを可能としている。なお、ＮＰＮ型トランジスタ１のバイアス電流が増加し始める妨害波信号のレベルは、第１の入力バイアス回路１２，第２の入力バイアス回路１３の各分圧電圧の差によって決定される。このため、低雑音増幅器に供給される電源電圧が変動した場合においても、ＮＰＮ型トランジスタ１のバイアス電流が増加し始める妨害波信号のレベルは変動しないので、安定してＮＰＮ型トランジスタ１の利得抑圧を低減させる効果を得ることができる。
【００４７】
[効果]
図３は本発明の実施の形態１に係る低雑音増幅器の妨害波信号の入力レベルに応じた電力利得及び電源電流の特性変化を示したグラフである。図４は本発明の比較形態（従来）の低雑音増幅器の妨害波信号の入力レベルに応じた電力利得及び電源電流の特性変化を示したグラフである。
【００４８】
図３、図４の両方の特性を照らし合わせる、妨害波信号の入力レベルが低い場合には図３、図４の両方の特性は概ね同一となっている。一方、妨害波信号の入力レベルが高い場合には、図３の特性は、図４の特性と比べて、ＮＰＮ型トランジスタ１のバイアス電流が増加することに起因して電源電流は増加するが、低雑音増幅器の線形性は向上している。
【００４９】
以上のように、本実施の形態１によれば、弱電界入力時に消費電流を増加させることなく、高レベルの妨害波信号が入力された場合には、ＮＰＮ型トランジスタ１の利得抑圧を低減させるとともに製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対しても安定した効果を得ることが可能となる。
【００５０】
[変形例]
ＮＰＮ型トランジスタ１は、周辺回路の構成の変更を伴うが、ＰＮＰ型トランジスタ、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴに置き換えてもよい。
【００５１】
差動電圧比較器１１がバイアス回路９に直流電流を出力するように構成されているが、差動電圧比較器１１は交流電流を出力するように構成され、かつバイアス回路９が差動電圧比較器１１から出力された交流電流を直流電流に変換するように構成されていてもよい。
【００５２】
差動電圧比較器１１の第１の入力バイアス回路１２，１３の構成が同じであれば、同様の効果が得られるため、特に２つの抵抗を直列に接続して構成することに限定されるものではない。
【００５３】
帰還量調整回路１０は、帰還させる信号の周波数や電圧振幅の設定によって、抵抗又はキャパシタのみで構成されてもよいし、あるいはインダクタとキャパシタとを直列に接続して構成されてもよい。
【００５４】
（実施の形態２）
図５は本発明の実施の形態２に係る低雑音増幅器の構成例を示す回路図である。
【００５５】
図１の低雑音増幅器と相違する点は、差動電圧比較器１１の出力とバイアス回路９の入力との間にカレントミラー回路２０，２１を接続した構成となっている点である。なお、カレントミラー回路２０は１対のＮＭＯＳＦＥＴで構成されており、カレントミラー回路２１は１対のＰＭＯＳＦＥＴで構成されている。なお、本実施の形態においても、バイアス回路９、帰還量調整回路１０、第１の入力バイアス回路１２、第２の入力バイアス回路１３及び差動電圧比較器１１の詳細な構成例は図２に示した構成例を流用できる。
【００５６】
図５のように構成された低雑音増幅器において、ＮＰＮ型トランジスタ１の利得抑圧が発生する程度に妨害波信号のレベルが増加した場合には、差動電圧比較器１１からバイアス回路９に供給される直流電流の電流量をカレントミラー回路２０，２１のカレントミラー比に応じた任意の電流量に設定することができ、ひいては、ＮＰＮ型トランジスタ１のバイアス電流の増加量を容易に調整することができる。
【００５７】
また、バイアス回路９とカレントミラー回路２１との接続部分はＮＰＮ型トランジスタ１のバイアス電流の増加に伴って電位が上がるため、低電圧駆動時には、電源電圧が下がった分だけＮＰＮ型トランジスタ１のバイアス電流の変動幅が制限されることとなる。しかしながら、本実施の形態では、カレントミラー回路２１の電圧降下分は、ＰＭＯＳＦＥＴのドレインーソース間電圧分のみであるため、低電圧駆動時においても、ＮＰＮ型トランジスタ１のバイアス電流の変動幅を確保することが可能となる。
【００５８】
なお、２つのカレントミラー回路２０，２１による構成の他に、１又は３以上のカレントミラー回路を接続して構成されてもよい。また、カレントミラー回路を１対のＭＯＳＦＥＴで構成されているが、ＭＯＳＦＥＴの代わりにバイポーラトランジスタを用いて構成されてもよい。
【００５９】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００６０】
本発明の低雑音増幅器は、低消費電流の動作を要求される携帯型の通信機器や、複数の通信システムを搭載しており厳しい妨害波特性を要求される通信機器の受信部などに使用される低雑音増幅器にとって有用である。
【符号の説明】
【００６１】
１・・・ＮＰＮ型トランジスタ
２・・・入力端子
３・・・出力端子
４・・・電源端子
５、６、１４・・・直流カットキャパシタ
７、８・・・インダクタ
９・・・バイアス回路
１０・・・帰還量調整回路
１１・・・差動電圧比較器
１２・・・第１の入力バイアス回路
１３・・・第２の入力バイアス回路
２５、３１、３２・・・キャパシタ
１５〜１９、２４、２７・・・抵抗
２０、２１・・・カレントミラー回路
２２、２８・・・定電流源
２３、２６・・・ＮＰＮ型トランジスタ
２９、３０・・・ＰＭＯＳＦＥＴ
【技術分野】
【０００１】
本発明は、低雑音増幅器に関し、特に通信機器の受信部に搭載される低雑音増幅器に関するものである。
【背景技術】
【０００２】
近年、無線通信技術の進展に伴って通信機器の高機能化が進んでおり、例えば複数の通信システムを一つの通信機器に搭載することが求められている。このような通信機器では、複数の通信システムそれぞれが独立した送信回路及び受信回路を搭載しており、複数の通信システムが同時に動作している。このため、ある通信システムの送信回路から他の通信システムそれぞれの受信回路に向けて高レベルの妨害波信号が漏洩される場合がある。また、一つの通信システムのみが搭載される通信機器であっても、通信速度を上げるためにＭＩＭＯのような複数の信号が同時に送受信される構成においては、希望波よりも高レベルの妨害波信号が受信回路に入力される場合がある。今後、通信機器の小型化や該通信機器に搭載される通信システムの数の増加が見込まれており、妨害波信号による影響はさらに拡大する傾向であり、かかる状況下において高い通信品質を維持することが求められている。
【０００３】
図６は通信システムの受信回路に使用される低雑音増幅器の構成を示す回路図である。
【０００４】
図６の低雑音増幅器は、ＮＰＮ型トランジスタ１と、ＮＰＮ型トランジスタ１のベースに直流カットキャパシタ５を介して接続された入力端子２と、ＮＰＮ型トランジスタ１のコレクタに直流カットキャパシタ６を介して接続された出力端子３と、ＮＰＮ型トランジスタ１のエミッタとグランドとの間に接続されたインダクタ７と、ＮＰＮ型トランジスタ１のコレクタと電源端子４との間に接続されたインダクタ８と、ＮＰＮ型トランジスタ１のベースにバイアスを供給するバイアス回路９と、を備えて構成されている。ＮＰＮ型トランジスタ１は、入力端子２から直流カットキャパシタ５を介して入力される信号を増幅し、その増幅した後の信号を直流カットキャパシタ６を介して出力端子３へ出力する増幅素子を構成している。
【０００５】
図６の低雑音増幅器は、入力端子２に入力される入力信号は通常微弱なレベルなので、弱電界入力時の性能を基準に設計されている。このため、高レベルの妨害波信号が入力され得る環境下では、低雑音増幅器の動作点が線形領域を外れてしまい、その結果、電力利得が抑圧されることに伴って通信機器の受信感度を劣化させる問題が生じていた。そこで、低雑音増幅器のバイアス電流を増加させる対策が考えられ、低雑音増幅器の高出力化が図られ、高レベルの妨害波が入力されたときの電力利得の抑圧を低減させることが可能となる。しかしながら、この対策では、弱電界入力時においてもバイアス電流が増加してしまい、この結果、通信機器の消費電力が増加する問題が生じる。
【０００６】
そこで、例えば以下の特許文献１には、信号増幅用デュアルゲートＦＥＴの出力信号電圧をキャパシタと抵抗とにより検出してエンハンスメント型ＦＥＴのゲート端子に印加し、該信号増幅用デュアルゲートＦＥＴの利得抑圧が発生する程度に入力信号のレベルが増加したときに、該エンハンスメント型ＦＥＴにより該信号増幅用デュアルゲートＦＥＴのバイアスを増加させるように構成された低雑音増幅器が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２１８６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のような構成の場合、信号増幅用デュアルゲートＦＥＴのバイアス可変手段の一部を構成するエンハンスメント型ＦＥＴを動作させる妨害波信号のレベルは、エンハンスメント型ＦＥＴの閾値電圧Ｖｔや電源電圧に大きく依存して変動することになる。このため、製造上の素子の特性ばらつきや電源電圧のばらつきを考慮した場合に、安定した効果を得ることができないという課題を有している。
【０００９】
本発明の目的は、上記問題点を解決するためになされたもので、低雑音増幅器の弱電界入力時には消費電流を増加させず、高レベルの妨害波信号が入力された場合にはトランジスタの利得抑圧を低減させることである。さらに、製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対しても安定して上記の効果を得ることである。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明に係る低雑音増幅器は、入力信号が入力される入力端子と、前記入力端子に入力された前記入力信号を増幅するトランジスタと、前記トランジスタの出力信号を出力する出力端子と、前記トランジスタの出力信号の帰還量として振幅を調整して出力する帰還量調整回路と、前記トランジスタに供給されるバイアス電流を生成するバイアス回路と、前記帰還量調整回路の出力電圧と参照電圧とを比較して前記入力端子に入力された前記入力信号のレベルが前記トランジスタの利得抑圧を発生させるレベルであるか否かを判定し、前記トランジスタの利得抑圧を発生させるレベルであることを判定したとき前記トランジスタのバイアス電流を増加させるように前記バイアス回路を動作させる差動電圧比較器と、前記参照電圧を生成して前記差動電圧比較器の一方の入力端に印加させる第１の入力バイアス回路と、前記帰還量調整回路の出力電圧にバイアス電圧を付加して前記差動電圧比較器の他方の入力端に印加させる第２の入力バイアス回路と、を備えるものである。
【００１１】
この構成によれば、低雑音増幅器の弱電界入力時に消費電流を増加させることなく、トランジスタの利得抑圧を発生させる程度の高いレベルの妨害波信号が入力端子に入力された場合には、トランジスタのバイアス電流を増加させて、トランジスタの利得抑圧を低減させることができる。また、差動電圧比較器の２つの入力バイアスを調整する第１、第２の入力バイアス回路が設けられたことで、製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対しても安定して上記の効果を得ることができるようになる。
【００１２】
上記の低雑音増幅器において、前記帰還量調整回路は、抵抗と直流カットキャパシタとを直列に接続して構成されている、としてもよい。
【００１３】
この構成によれば、抵抗と直流カットキャパシタとのインピーダンスによって帰還量調整回路から差動電圧比較器の他方の入力端に印加される電圧の振幅を任意かつ容易に設定できる。さらに、トランジスタの出力信号の直流成分が直流カットキャパシタによって差動電圧比較器の他方の入力端に印加されることを防止できる。これにより、差動電圧比較器の動作が安定化し、低雑音増幅器に供給される電源電圧が変動した場合でも、トランジスタのバイアス電流が増加し始める妨害波信号レベルが変動せず、トランジスタの利得抑圧を低減させる効果を安定して実現できる。
【００１４】
上記の低雑音増幅器において、前記第１の入力バイアス回路は、電源端子とグランドとの間に直列に接続された複数の抵抗を備え、該電源端子の電源電圧を該複数の抵抗により分圧した分圧電圧を前記差動電圧比較器の一方の入力端に印加させるように構成され、前記第２の入力バイアス回路は、前記電源端子とグランドとの間に直列に接続された複数の抵抗を備え、前記帰還量調整回路の出力電圧に対し該電源端子の電源電圧を該複数の抵抗により分圧した分圧電圧を付加して前記差動電圧比較器の他方の入力端に印加させるように構成されている、としてもよい。
【００１５】
この構成によれば、トランジスタのバイアス電流が増加し始める妨害波信号レベルを、複数の抵抗それぞれの抵抗比の調整のみで任意かつ容易に設定できる。また、これにより、電源電圧及び、素子の製造ばらつきの影響を低減し、安定して利得抑圧を低減する効果を得ることができる。
【００１６】
上記の低雑音増幅器において、前記差動電圧比較器の出力は、少なくとも１つのカレントミラー回路を介して前記バイアス回路に入力されている、としてもよい。
【００１７】
この構成によれば、妨害波信号のレベルが増加した場合には、カレントミラー回路のミラー比を調整することにより、トランジスタのバイアス電流の増加量を任意かつ容易に設定できる。また、バイアス回路とカレントミラー回路との接続部分はトランジスタのバイアス電流の増加に伴って電位が上がるため、低電圧駆動時には、電源電圧が下がった分だけトランジスタのバイアス電流の変動幅が制限されることとなる。しかしながら、カレントミラー回路の電圧降下分は、該カレントミラー回路を構成するＭＯＳＦＥＴのドレインーソース間電圧分のみであるため、低電圧駆動時においても、トランジスタのバイアス電流の変動幅を確保することが可能となる。
【発明の効果】
【００１８】
本発明によれば、弱電界入力時には消費電流を増加させず、高レベルの妨害波信号が入力された場合にはトランジスタの利得抑圧を低減させることができる。さらに、製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対して上記の効果を安定して得ることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は本発明の実施の形態１に係る低雑音増幅器の構成例を示す回路図である。
【図２】図２は図１の低雑音増幅器の詳細な構成例を示す回路図である。
【図３】図３は、本発明の実施の形態１に係る低雑音増幅器の妨害波信号の入力レベルに応じた電力利得及び電源電流の特性変化を示したグラフである。
【図４】図４は、本発明の比較形態の低雑音増幅器の妨害波信号の入力レベルに応じた電力利得及び電源電流の特性変化を示したグラフである。
【図５】図５は本発明の実施の形態２に係る低雑音増幅器の構成例を示す回路図である。
【図６】図６は通信システムの受信回路に使用される低雑音増幅器の構成を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００２１】
（実施の形態１）
[低雑音増幅器の構成]
図１は本発明の実施の形態１に係る低雑音増幅器の構成例を示す回路図である。
【００２２】
図１の低雑音増幅器は、ＮＰＮ型トランジスタ１と、ＮＰＮ型トランジスタ１のベースに直流カットキャパシタ５を介して接続された入力端子２と、ＮＰＮ型トランジスタ１のコレクタに直流カットキャパシタ６を介して接続された出力端子３と、ＮＰＮ型トランジスタ１のエミッタとグランドとの間に接続されたインダクタ７と、ＮＰＮ型トランジスタ１のコレクタと電源端子４との間に接続されたインダクタ８と、を備えている。
【００２３】
ＮＰＮ型トランジスタ１は、エミッタ接地回路を構成しており、入力端子２から直流カットキャパシタ５を介してベースに入力された入力信号を増幅して出力信号を生成し、その生成した出力信号を直流カットキャパシタ６を介して出力端子３へ出力する。
【００２４】
直流カットキャパシタ５は、入力端子２に入力された入力信号の直流成分を除去する目的で設けられ、直流カットキャパシタ６は、ＮＰＮ型トランジスタ１のコレクタ電圧の直流成分を除去する目的で設けられている。
【００２５】
インダクタ７はＮＰＮ型トランジスタ１の利得調整の目的で設けられるインピーダンス要素であり、インダクタ８はコレクタ抵抗に相当し、かつＮＰＮ型トランジスタ１のコレクタから電源端子４に流れ込む交流成分を遮断する目的で設けられるインピーダンス要素である。
【００２６】
さらに、図１の低雑音増幅器は、ＮＰＮ型トランジスタ１の出力信号（コレクタ電圧）の帰還量として当該出力信号の振幅を調整して出力する帰還量調整回路１０と、ＮＰＮ型トランジスタ１に供給されるバイアス電流（無信号時のベース電流）を生成するバイアス回路９と、帰還量調整回路１０の出力電圧と参照電圧とを比較して入力端子１に入力された入力信号のレベルがトランジスタの利得抑圧を発生させるレベルであるか否かを判定し、ＮＰＮ型トランジスタ１の利得抑圧を発生させるレベルであることを判定したときＮＰＮ型トランジスタ１のバイアス電流を増加させるようにバイアス回路９を動作させる差動電圧比較器１１と、 参照電圧を生成して差動電圧比較器１１の一方の入力端に印加させる第１の入力バイアス回路１２と、帰還量調整回路１０の出力電圧にバイアス電圧を付加して差動電圧比較器１１の他方の入力端に印加させる第２の入力バイアス回路１３と、を備えている。
【００２７】
差動電圧比較器１１がバイアス回路９を動作させるタイミングは、ＮＰＮ型トランジスタ１の利得抑圧が発生する程度に入力端子２に入力された入力信号のレベルが増加したときである。このタイミングを任意かつ容易に実現できるように、第１の入力バイアス回路１２及び第２の入力バイアス回路１３によって差動電圧比較器１１の２つの入力バイアスがあらかじめ調整されている。
【００２８】
[低雑音増幅器の動作の概要]
以下では、図１の低雑音増幅器の動作の概要を説明する。
【００２９】
入力端子２に入力された入力信号は、ＮＰＮ型トランジスタ１によって増幅されて出力端子３から出力される。このとき、ＮＰＮ型トランジスタ１の出力信号（コレクタ電圧）の一部は、帰還量調整回路１０に入力されて帰還量調整回路１０のインピーダンスに応じた任意のレベルに変換された後、差動電圧比較器１１に入力される。
【００３０】
差動電圧比較器１１では、入力される信号のレベルがあるレベル以上となるときにそのレベルに応じた直流電流を出力するように、２つの入力バイアスがあらかじめ調整されている。差動電圧比較器１１から出力された直流電流はバイアス回路９に入力される。
【００３１】
バイアス回路９は、差動電圧比較器１１から出力された直流電流の電流量に応じてＮＰＮ型トランジスタ１のバイアス電流を変化させるように、動作する。
【００３２】
入力端子２に入力された入力信号が微弱なレベルの場合には、帰還量調整回路１０の出力電圧の振幅が小さくなるので、差動電圧比較器１１から出力される直流電流は実質的にゼロとなる。この結果、ＮＰＮ型トランジスタ１のバイアス電流は、バイアス回路９によってあらかじめ設定された微小な電流量となる。
【００３３】
一方、入力端子２に入力される入力信号のレベルがＮＰＮ型トランジスタ１の利得抑圧を発生させる程度に増加した場合、差動電圧比較器１１から出力される直流電流は入力端子２に入力された信号のレベルに応じたレベルにまで増加する。つまり、差動電圧比較器１１は、ＮＰＮ型トランジスタ１のバイアス電流を増加させるように、バイアス回路９を動作させる。この結果、低雑音増幅器の線形性を向上させ、かつＮＰＮ型トランジスタ１の利得抑圧を低減させることが可能となる。
【００３４】
[低雑音増幅器の詳細な構成]
図２は図１の低雑音増幅器の詳細な構成例を示す回路図である。
【００３５】
バイアス回路９は、ベースがＮＰＮ型トランジスタ１のベースと接続され、コレクタが差動電圧比較器１１の出力と接続されたＮＰＮ型トランジスタ２６と、ＮＰＮ型トランジスタ２６のエミッタとグランドとの間に接続された抵抗２７と、ＮＰＮ型トランジスタ２６のコレクタと接続された定電流源２２と、ＮＰＮ型トランジスタ２６のコレクタとグランドとの間に接続されたキャパシタ２５と、ベースがＮＰＮ型トランジスタ２６のコレクタと接続され、かつコレクタが電源端子と接続されたＮＰＮ型トランジスタ２３と、ＮＰＮ型トランジスタ２３のエミッタとＮＰＮ型トランジスタ１，２６の各ベースとの間に設けられた抵抗２４と、を備えている。なお、ＮＰＮ型トランジスタ１，２６は所謂ベース電流補償型のカレントミラー回路の構成を呈しており、ＮＰＮ型トランジスタ２６のコレクタ電流がＮＰＮ型トランジスタ１のコレクタ電流として複製されている。また、ＮＰＮ型トランジスタ２３は、定電流源２２から供給される電流とは独立させて、ＮＰＮ型トランジスタ１，２６の各ベースにベース電流を供給する目的で設けられている。
【００３６】
帰還量調整回路１０は、ＮＰＮ型トランジスタ１のコレクタと後述の第２の入力バイアス回路１３の抵抗１６，１７の接続点（ＰＭＯＳＦＥＴ３０のゲート）との間において、直流カットキャパシタ１４と抵抗１５とを直列に接続して構成されている。なお、直流カットキャパシタ１４と抵抗１５とから成るインピーダンスは、ＮＰＮ型トランジスタ１の負荷インピーダンスに対して十分大きくなるように設定されている。
【００３７】
第１の入力バイアス回路１２は、電源電圧とグランドとの間に抵抗１８，１９を直列に接続して構成されており、電源電圧を抵抗１８，１９の抵抗比によって分圧した分圧電圧（参照電圧）が差動電圧比較器１１の一方の入力端に印加される。
【００３８】
第２の入力バイアス回路１３は、第１の入力バイアス回路１２と同じ電源電圧とグランドとの間に抵抗１６，１７を直列に接続して構成されており、電源電圧を抵抗１６，１７の抵抗比によって分圧した分圧電圧が差動電圧比較器１１の他方の入力端に印加される。
差動電圧比較器１１は、両方のソースが電流源２８に接続された１対のＰＭＯＳＦＥＴ２９，３０で構成されている。
【００３９】
ＰＭＯＳＦＥＴ２９のゲートは、差動電圧比較器１１の一方の入力端に対応しており、第１の入力バイアス回路１２から供給された分圧電圧（参照電圧）が印加される。さらに、ＰＭＯＳＦＥＴ２９のゲートはキャパシタ３１を介してグランドに接続されている。ＰＭＯＳＦＥＴ２９のドレインはグランドに接続されている。
【００４０】
ＰＭＯＳＦＥＴ３０のゲートは、差動電圧比較器１１の他方の入力に対応しており、第２の入力バイアス回路１３から供給された分圧電圧が印加される。ＰＭＯＳＦＥＴ３０のドレインは、バイアス回路９のＮＰＮ型トランジスタ２６のコレクタと接続されるとともに、キャパシタ３２を介してグランドに接続されている。
【００４１】
ここで、帰還量調整回路１０が接続されている第２の入力バイアス回路１３の分圧電圧の方が第１の入力バイアス回路１２の分圧電圧よりも高くなるように、差動電圧比較器１１の２つの入力バイアス電圧があらかじめ調整されている。つまり、弱電界入力時において、ＰＭＯＳＦＥＴ２９はオン状態となり、かつＰＭＯＳＦＥＴ３０はオフ状態となっている。
【００４２】
[低雑音増幅器の詳細な動作]
以下では、図２の低雑音増幅器の詳細な動作を説明する。
【００４３】
バイアス回路９は、上記のとおりベース電流補償型カレントミラー回路の構成となっており、差動電圧比較器１１からの供給電流量に応じてＮＰＮ型トランジスタ１のバイアス電流を増加させるように動作する。
【００４４】
低雑音増幅器に入力された入力信号が微弱なレベルの場合には、帰還量調整回路１０から第２の入力バイアス回路１３を介して差動電圧比較器１１の入力端に印加される分圧電圧の振幅は非常に小さい。この場合、デフォルト調整のとおり、ＰＭＯＳＦＥＴ３０はオフ状態となり、かつＰＭＯＳＦＥＴ２９はオン状態となるので、定電流源２８から供給される電流は概ねＰＭＯＳＦＥＴ２９の方に流れ込む。すると、差動電圧比較器１１からバイアス回路９に供給される電流量は概ねゼロであり、ＮＰＮ型トランジスタ１のバイアス電流は定電流源２２によって定められた低い電流量となる。具体的には、ＮＰＮ型トランジスタ２６には定電流源２２からの供給電流量に応じた電流量のコレクタ電流が流れ、そのコレクタ電流がＮＰＮ型トランジスタ１のコレクタ電流として複製される。また、ＮＰＮ型トランジスタ２３のベースには定電流源２２からＮＰＮ型トランジスタ２６に供給される電流の一部が供給されており、ＮＰＮ型トランジスタ２６はその一部の電流を増幅した上でＮＰＮ型トランジスタ１，２６の各ベースに分配している。
【００４５】
一方、ＮＰＮ型トランジスタ１の利得抑圧が発生する程度に入力信号のレベルが増加した場合には、帰還量調整回路１０から第２の入力バイアス回路１３を介して差動電圧比較器１１の入力端に印加される分圧電圧の振幅が大きくなる。この結果、帰還量調整回路１０から第２の入力バイアス回路１３を介して差動電圧比較器１１の入力端に印加される分圧電圧の振幅に応じて、ＰＭＯＳＦＥＴ３０のゲート電圧とＰＭＯＳＦＥＴ２９のゲート電圧との大小関係が変化することになる。ＰＭＯＳＦＥＴ３０のゲート電圧がＰＭＯＳＦＥＴ２９のゲート電圧よりも低くなっている期間、ＰＭＯＳＦＥＴ３０がオン状態となり、かつＰＭＯＳＦＥＴ２９はオフ状態となる。このとき、ＰＭＯＳＦＥＴ３０には第２の入力バイアス回路１３の分圧電圧の振幅に応じた電流量の直流電流が流れ、その直流電流がバイアス回路９に供給される。具体的には、ＮＰＮ型トランジスタ２６には定電流源２２の電流量に差動電圧比較器１１からの電流供給量を付加した電流量に応じたコレクタ電流が流れ、そのコレクタ電流がＮＰＮ型トランジスタ１のコレクタ電流として複製されている。また、ＮＰＮ型トランジスタ２３のベースには定電流源２２及び差動電圧比較器１１からＮＰＮ型トランジスタ２６に供給される電流の一部が供給されており、ＮＰＮ型トランジスタ２６はその一部の電流を増幅した上でＮＰＮ型トランジスタ１，２６の各ベースに分配している。
【００４６】
このように、ＮＰＮ型トランジスタ１の利得抑圧が発生する程度に入力信号のレベルが増加した場合には、ＮＰＮ型トランジスタ１のバイアス電流を増加させることにより、低雑音増幅器の線形性を向上させ、かつＮＰＮ型トランジスタ１の利得抑圧を低減させることを可能としている。なお、ＮＰＮ型トランジスタ１のバイアス電流が増加し始める妨害波信号のレベルは、第１の入力バイアス回路１２，第２の入力バイアス回路１３の各分圧電圧の差によって決定される。このため、低雑音増幅器に供給される電源電圧が変動した場合においても、ＮＰＮ型トランジスタ１のバイアス電流が増加し始める妨害波信号のレベルは変動しないので、安定してＮＰＮ型トランジスタ１の利得抑圧を低減させる効果を得ることができる。
【００４７】
[効果]
図３は本発明の実施の形態１に係る低雑音増幅器の妨害波信号の入力レベルに応じた電力利得及び電源電流の特性変化を示したグラフである。図４は本発明の比較形態（従来）の低雑音増幅器の妨害波信号の入力レベルに応じた電力利得及び電源電流の特性変化を示したグラフである。
【００４８】
図３、図４の両方の特性を照らし合わせる、妨害波信号の入力レベルが低い場合には図３、図４の両方の特性は概ね同一となっている。一方、妨害波信号の入力レベルが高い場合には、図３の特性は、図４の特性と比べて、ＮＰＮ型トランジスタ１のバイアス電流が増加することに起因して電源電流は増加するが、低雑音増幅器の線形性は向上している。
【００４９】
以上のように、本実施の形態１によれば、弱電界入力時に消費電流を増加させることなく、高レベルの妨害波信号が入力された場合には、ＮＰＮ型トランジスタ１の利得抑圧を低減させるとともに製造上の素子の特性ばらつきや電源電圧の変更やばらつきに対しても安定した効果を得ることが可能となる。
【００５０】
[変形例]
ＮＰＮ型トランジスタ１は、周辺回路の構成の変更を伴うが、ＰＮＰ型トランジスタ、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴに置き換えてもよい。
【００５１】
差動電圧比較器１１がバイアス回路９に直流電流を出力するように構成されているが、差動電圧比較器１１は交流電流を出力するように構成され、かつバイアス回路９が差動電圧比較器１１から出力された交流電流を直流電流に変換するように構成されていてもよい。
【００５２】
差動電圧比較器１１の第１の入力バイアス回路１２，１３の構成が同じであれば、同様の効果が得られるため、特に２つの抵抗を直列に接続して構成することに限定されるものではない。
【００５３】
帰還量調整回路１０は、帰還させる信号の周波数や電圧振幅の設定によって、抵抗又はキャパシタのみで構成されてもよいし、あるいはインダクタとキャパシタとを直列に接続して構成されてもよい。
【００５４】
（実施の形態２）
図５は本発明の実施の形態２に係る低雑音増幅器の構成例を示す回路図である。
【００５５】
図１の低雑音増幅器と相違する点は、差動電圧比較器１１の出力とバイアス回路９の入力との間にカレントミラー回路２０，２１を接続した構成となっている点である。なお、カレントミラー回路２０は１対のＮＭＯＳＦＥＴで構成されており、カレントミラー回路２１は１対のＰＭＯＳＦＥＴで構成されている。なお、本実施の形態においても、バイアス回路９、帰還量調整回路１０、第１の入力バイアス回路１２、第２の入力バイアス回路１３及び差動電圧比較器１１の詳細な構成例は図２に示した構成例を流用できる。
【００５６】
図５のように構成された低雑音増幅器において、ＮＰＮ型トランジスタ１の利得抑圧が発生する程度に妨害波信号のレベルが増加した場合には、差動電圧比較器１１からバイアス回路９に供給される直流電流の電流量をカレントミラー回路２０，２１のカレントミラー比に応じた任意の電流量に設定することができ、ひいては、ＮＰＮ型トランジスタ１のバイアス電流の増加量を容易に調整することができる。
【００５７】
また、バイアス回路９とカレントミラー回路２１との接続部分はＮＰＮ型トランジスタ１のバイアス電流の増加に伴って電位が上がるため、低電圧駆動時には、電源電圧が下がった分だけＮＰＮ型トランジスタ１のバイアス電流の変動幅が制限されることとなる。しかしながら、本実施の形態では、カレントミラー回路２１の電圧降下分は、ＰＭＯＳＦＥＴのドレインーソース間電圧分のみであるため、低電圧駆動時においても、ＮＰＮ型トランジスタ１のバイアス電流の変動幅を確保することが可能となる。
【００５８】
なお、２つのカレントミラー回路２０，２１による構成の他に、１又は３以上のカレントミラー回路を接続して構成されてもよい。また、カレントミラー回路を１対のＭＯＳＦＥＴで構成されているが、ＭＯＳＦＥＴの代わりにバイポーラトランジスタを用いて構成されてもよい。
【００５９】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００６０】
本発明の低雑音増幅器は、低消費電流の動作を要求される携帯型の通信機器や、複数の通信システムを搭載しており厳しい妨害波特性を要求される通信機器の受信部などに使用される低雑音増幅器にとって有用である。
【符号の説明】
【００６１】
１・・・ＮＰＮ型トランジスタ
２・・・入力端子
３・・・出力端子
４・・・電源端子
５、６、１４・・・直流カットキャパシタ
７、８・・・インダクタ
９・・・バイアス回路
１０・・・帰還量調整回路
１１・・・差動電圧比較器
１２・・・第１の入力バイアス回路
１３・・・第２の入力バイアス回路
２５、３１、３２・・・キャパシタ
１５〜１９、２４、２７・・・抵抗
２０、２１・・・カレントミラー回路
２２、２８・・・定電流源
２３、２６・・・ＮＰＮ型トランジスタ
２９、３０・・・ＰＭＯＳＦＥＴ
【特許請求の範囲】
【請求項１】
入力信号が入力される入力端子と、
前記入力端子に入力された前記入力信号を増幅するトランジスタと、
前記トランジスタの出力信号を出力する出力端子と、
前記トランジスタの出力信号の帰還量として振幅を調整して出力する帰還量調整回路と、
前記トランジスタに供給されるバイアス電流を生成するバイアス回路と、
前記帰還量調整回路の出力電圧と参照電圧とを比較して前記入力端子に入力された前記入力信号のレベルが前記トランジスタの利得抑圧を発生させるレベルであるか否かを判定し、前記トランジスタの利得抑圧を発生させるレベルであることを判定したとき前記トランジスタのバイアス電流を増加させるように前記バイアス回路を動作させる差動電圧比較器と、
前記参照電圧を生成して前記差動電圧比較器の一方の入力端に印加させる第１の入力バイアス回路と、
前記帰還量調整回路の出力電圧にバイアス電圧を付加して前記差動電圧比較器の他方の入力端に印加させる第２の入力バイアス回路と、
を備える低雑音増幅器。
【請求項２】
前記帰還量調整回路は、抵抗と直流カットキャパシタとを直列に接続して構成されている、請求項１に記載の低雑音増幅器。
【請求項３】
前記第１の入力バイアス回路は、電源端子とグランドとの間に直列に接続された複数の抵抗を備え、該電源端子の電源電圧を該複数の抵抗により分圧した分圧電圧を前記差動電圧比較器の一方の入力端に印加させるように構成され、
前記第２の入力バイアス回路は、前記電源端子とグランドとの間に直列に接続された複数の抵抗を備え、前記帰還量調整回路の出力電圧に対し該電源端子の電源電圧を該複数の抵抗により分圧した分圧電圧を付加して前記差動電圧比較器の他方の入力端に印加させるように構成されている、請求項１に記載の低雑音増幅器。
【請求項４】
前記差動電圧比較器の出力は、少なくとも１つのカレントミラー回路を介して前記バイアス回路に入力されている、請求項１に記載の低雑音増幅器。
【請求項１】
入力信号が入力される入力端子と、
前記入力端子に入力された前記入力信号を増幅するトランジスタと、
前記トランジスタの出力信号を出力する出力端子と、
前記トランジスタの出力信号の帰還量として振幅を調整して出力する帰還量調整回路と、
前記トランジスタに供給されるバイアス電流を生成するバイアス回路と、
前記帰還量調整回路の出力電圧と参照電圧とを比較して前記入力端子に入力された前記入力信号のレベルが前記トランジスタの利得抑圧を発生させるレベルであるか否かを判定し、前記トランジスタの利得抑圧を発生させるレベルであることを判定したとき前記トランジスタのバイアス電流を増加させるように前記バイアス回路を動作させる差動電圧比較器と、
前記参照電圧を生成して前記差動電圧比較器の一方の入力端に印加させる第１の入力バイアス回路と、
前記帰還量調整回路の出力電圧にバイアス電圧を付加して前記差動電圧比較器の他方の入力端に印加させる第２の入力バイアス回路と、
を備える低雑音増幅器。
【請求項２】
前記帰還量調整回路は、抵抗と直流カットキャパシタとを直列に接続して構成されている、請求項１に記載の低雑音増幅器。
【請求項３】
前記第１の入力バイアス回路は、電源端子とグランドとの間に直列に接続された複数の抵抗を備え、該電源端子の電源電圧を該複数の抵抗により分圧した分圧電圧を前記差動電圧比較器の一方の入力端に印加させるように構成され、
前記第２の入力バイアス回路は、前記電源端子とグランドとの間に直列に接続された複数の抵抗を備え、前記帰還量調整回路の出力電圧に対し該電源端子の電源電圧を該複数の抵抗により分圧した分圧電圧を付加して前記差動電圧比較器の他方の入力端に印加させるように構成されている、請求項１に記載の低雑音増幅器。
【請求項４】
前記差動電圧比較器の出力は、少なくとも１つのカレントミラー回路を介して前記バイアス回路に入力されている、請求項１に記載の低雑音増幅器。
【図１】
【図２】
【図５】
【図６】
【図３】
【図４】
【図２】
【図５】
【図６】
【図３】
【図４】
【公開番号】特開２０１２−１３４６１２（Ｐ２０１２−１３４６１２Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８２８８８（Ｐ２０１０−２８２８８８）
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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