保護回路
【課題】保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧でパイパス経路を導通させて、過電圧を放電することができる保護回路を提供する。
【解決手段】ＧＮＤ端子１４を接地電位にして正極の電圧パルスを入力端子１０に印加すると、ＰＭＯＳトランジスタＰ２がＶｔｈｐの電圧で順方向応答する。印加電圧は、Ｐ２のドレインからバルクを通ってノード１８へと抜ける。抵抗Ｒ１が高抵抗であるため、ノード１８の電圧が上昇し、ノード２０の電圧よりも高くなる。この結果、ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する。印加電圧は、Ｐ３のソースからドレインを通って、ＧＮＤ端子１４へと放電される。このときの応答電圧は２Ｖｔｈｐであり、ＮＭＯＳトランジスタＮ１が逆方向応答したときの応答電圧Ｖ１ｎよりも、低い電圧で応答することができる。
【解決手段】ＧＮＤ端子１４を接地電位にして正極の電圧パルスを入力端子１０に印加すると、ＰＭＯＳトランジスタＰ２がＶｔｈｐの電圧で順方向応答する。印加電圧は、Ｐ２のドレインからバルクを通ってノード１８へと抜ける。抵抗Ｒ１が高抵抗であるため、ノード１８の電圧が上昇し、ノード２０の電圧よりも高くなる。この結果、ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する。印加電圧は、Ｐ３のソースからドレインを通って、ＧＮＤ端子１４へと放電される。このときの応答電圧は２Ｖｔｈｐであり、ＮＭＯＳトランジスタＮ１が逆方向応答したときの応答電圧Ｖ１ｎよりも、低い電圧で応答することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路に係り、特に、半導体集積回路装置（以下、「ＬＳＩ」という。）内部のトランジスタの静電破壊を抑制するために、ＬＳＩの端子に接続される保護回路に関する。
【背景技術】
【０００２】
従来、ＬＳＩの内部回路を保護することを目的として、ＬＳＩの入出力端子に保護回路が接続されている。このような保護回路としては、例えば、図８に図示するような回路が用いられている。この保護回路は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の２つの保護トランジスタを備えている。ＰＭＯＳトランジスタＰ１のゲート、ソース、バルクは、電位ＶＤＤの電源端子２に接続され、ドレインは、入力端子（ＩＮ）１に接続されている。定常動作時には、ＰＭＯＳトランジスタＰ１はオフ状態にある。そして、ＮＭＯＳトランジスタＮ１のゲート、ソース、バルクは、接地電位のＧＮＤ端子３に接続され、ドレインは、入力端子１に接続されている。定常動作時には、ＮＭＯＳトランジスタＮ１はオフ状態にある。そして、入力端子１は内部回路４に接続されている。
【０００３】
図９は図８に示す保護トランジスタの電流-電圧特性を表すグラフである。ここで、図９を参照して、過電圧が印加されたときの保護回路としての動作を説明する。電源端子２を接地電位にして正極の電圧パルスを入力端子１に印加すると、Ｐ１がＶｔｈｐの電圧で応答する（ドレイン-バルクのダイオードがオン状態になる）。印加電圧は、Ｐ１のドレインからバルクを通って電源端子２へと放電される。以下では、この保護動作を「ＰＭＯＳの順方向応答」という。同様に、電源端子２を接地電位にして負極の電圧パルスを入力端子１に印加すると、Ｐ１がＶ１ｐの電圧で応答する。印加電圧は、Ｐ１のドレインからソースを通って電源端子２へと放電される。以下では、この保護動作を「ＰＭＯＳの逆方向応答」という。
【０００４】
一方、ＧＮＤ端子３を接地電位にして正極の電圧パルスを入力端子１に印加すると、Ｎ１がＶ１ｎの電圧で応答する。印加電圧は、Ｎ１のドレインからソースを通ってＧＮＤ端子３へと放電される。以下では、この保護動作を「ＮＭＯＳの逆方向応答」という。また、同じくＧＮＤ端子３を接地電位として負極の電圧パルスを入力端子１に印加すると、Ｎ１がＶｔｈｎの電圧で応答する。印加電圧は、Ｎ１のドレインからバルクを通ってＧＮＤ端子３へと放電される。以下では、この保護動作を「ＮＭＯＳの順方向応答」という。
【０００５】
ＬＳＩの静電破壊を起こすような過電圧が入力端子１に印加されても、上述した保護動作により印加電圧は放電されるので、内部回路は過電圧から保護される。なお、図９においては、ＰＭＯＳトランジスタの応答特性を実線で表し、ＮＭＯＳトランジスタの応答特性を点線で表す。「TLP_P_+」はＰＭＯＳトランジスタの順方向応答特性を表し、「TLP_P_-」はＰＭＯＳトランジスタの逆方向応答特性を表す。また、「TLP_N_+」はＮＭＯＳトランジスタの逆方向応答特性を表し、「TLP_N_-」はＮＭＯＳトランジスタの順方向応答特性を表す。
【０００６】
ここでＰＭＯＳトランジスタの応答電圧Ｖ１ｐ、ＮＭＯＳトランジスタの応答電圧Ｖ１ｎは、スナップバック電圧と称される。印加電圧が一旦この電圧を超えるとトランジスタがブレークダウンしてオン状態となり、放電用のバイパス経路に電流Ｉが流れる。しかしながら、逆方向の応答電圧Ｖ１ｐ、Ｖ１ｎ（スナップバック電圧）は、順方向の応答電圧Ｖｔｈｐ、Ｖｔｈｎに比べて高く、保護トランジスタの製作プロセスによっては約１０〜２０倍の大きさとなる。近年、ＬＳＩの微細化により、保護すべき内部回路のトランジスタのゲート絶縁膜が薄くなり、トランジスタの耐圧が低下してきている。このため、トランジスタのブレークダウンを利用してバイパス経路を形成する構成では、スナップバック電圧が、内部回路のトランジスタの耐圧を越えかねないという問題があった。
【０００７】
例えば、特許文献１に記載の信号入力回路（保護回路）では、信号入力端子とＶＤＤ電源端子との間、信号入力端子とＶＳＳ電源端子との間に、各々保護ダイオードが接続されると共に、ＶＤＤ電源端子に接続される電源ラインとＶＳＳ電源端子に接続される電源ラインとの間に、ソースとゲートを共通接続した保護トランジスタが接続されている。この保護回路では、逆方向の過電圧が印加された時に、上記保護トランジスタのブレークダウンを利用してバイパス経路が形成される。スナップバック電圧は、保護トランジスタの接続位置等を調整することにより、保護対象となるＣＭＯＳ回路のトランジスタの耐圧を越えないように設定されている。
【０００８】
【特許文献１】特開平１０−２１４９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１記載の保護回路では、保護トランジスタのブレークダウンを利用してバイパス経路を形成するため、ゲート絶縁膜の膜圧調整等、スナップバック電圧の調整が必要になる。また、特許文献１記載の保護回路では、スナップバック電圧をＶＤＤ以下にすると、通常動作時においても、電圧ＶＤＤ、電圧ＶＳＳを印加する２つの電源端子間で、リーク電流が発生してしまうという問題がある。
【００１０】
本発明は、上記課題に鑑み成されたものであり、本発明の目的は、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧でパイパス経路を導通させて、過電圧を放電することができる保護回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために請求項１に記載の保護回路は、ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１の第１型トランジスタと、ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第２型トランジスタと、前記第１の第１型トランジスタよりも内部回路側に配置されると共に、一方の端子が前記第１端子に接続され且つ他方の端子が第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記他方の端子から過電圧を放電して、内部回路を過電圧から保護する回路保護素子と、ドレインが前記第３端子に接続され且つソース及びバルクが前記回路保護素子の前記他方の端子に接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記回路保護素子から放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第２の第１型トランジスタと、を備えたことを特徴としている。
【００１２】
請求項２に記載の保護回路は、請求項１に記載の保護回路において、前記回路保護素子が、前記一方の端子であるドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つ前記他方の端子であるバルクが第１抵抗を介して前記第２端子に接続された第３の第１型トランジスタであることを特徴としている。
【００１３】
請求項３に記載の保護回路は、請求項１に記載の保護回路において、前記回路保護素子が、前記一方の端子であるｐ側端子が前記第１端子に接続され且つ前記他方の端子であるｎ側端子が前記第１抵抗を介して前記第２端子に接続された保護ダイオードであることを特徴としている。
【００１４】
請求項４に記載の保護回路は、ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、内部回路側に前記第１ＰＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つバルクが第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＰＭＯＳトランジスタと、ドレインが前記第３端子に接続され且つソース及びバルクが前記第２ＰＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記第２ＰＭＯＳトランジスタのバルクから放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第３ＰＭＯＳトランジスタと、を備えたことを特徴としている。
【００１５】
請求項５に記載の保護回路は、ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、内部回路側に前記第１ＮＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第３端子に接続され且つバルクが第１抵抗を介して前記第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＮＭＯＳトランジスタと、ドレインが前記第２端子に接続され且つソース及びバルクが前記第２ＮＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第３端子に接続されてなり、前記第２ＮＭＯＳトランジスタのバルクから放電された過電圧を前記第２端子側に放電して、内部回路を過電圧から保護する第３ＮＭＯＳトランジスタと、を備えたことを特徴としている。
【００１６】
請求項６に記載の保護回路は、ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、内部回路側に前記第１ＰＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つバルクが第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＰＭＯＳトランジスタと、ドレインが前記第３端子に接続され且つソース及びバルクが前記第２ＰＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記第２ＰＭＯＳトランジスタのバルクから放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第３ＰＭＯＳトランジスタと、内部回路側に前記第１ＮＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第３端子に接続され且つバルクが第３抵抗を介して前記第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＮＭＯＳトランジスタと、ドレインが前記第２端子に接続され且つソース及びバルクが前記第２ＮＭＯＳトランジスタのバルクに接続され且つゲートが第４抵抗を介して前記第３端子に接続されてなり、前記第２ＮＭＯＳトランジスタのバルクから放電された過電圧を前記第２端子側に放電して、内部回路を過電圧から保護する第３ＮＭＯＳトランジスタと、を備えたことを特徴としている。
【発明の効果】
【００１７】
本発明によれば、トランジスタのブレークダウンを利用しないため、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧でパイパス経路を導通させて、過電圧を放電することができる、という効果を奏する。また、トランジスタのブレークダウンを利用する場合と比較すると、スナップバック電圧の調整が不要となる、という効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
【００１９】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る保護回路の構成を示す回路図である。図１に示すように、本実施の形態に係る保護回路は、信号入力端子（ＩＮ）１０、電圧ＶＤＤの電源端子（ＶＤＤ）１２、及びＧＮＤ端子（ＧＮＤ）１４を備えている。信号入力端子１０には、信号入力ライン１０Ａが接続されている。信号入力端子１０は、この信号入力ライン１０Ａを介してＬＳＩの内部回路１６に信号を入力する。電源端子１２には電源ライン１２Ａが接続され、ＧＮＤ端子１４にはＧＮＤライン１４Ａが接続されている。
【００２０】
この保護回路には、過電圧から内部回路１６を保護する保護用トランジスタとして、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ２、及びＰＭＯＳトランジスタＰ３が設けられている。これらのトランジスタの各々は、ゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）、及びバルク（Ｂ）を備えて構成されている。
【００２１】
ＰＭＯＳトランジスタＰ１は、ゲート、ソース、及びバルクの各々が電源ライン１２Ａに接続され、ドレインが信号入力ライン１０Ａに接続されている。ＮＭＯＳトランジスタＮ１は、ゲート、ソース、及びバルクの各々がＧＮＤライン１４Ａに接続され、ドレインが信号入力ライン１０Ａに接続されている。
【００２２】
ＰＭＯＳトランジスタＰ２は、ゲート及びソースの各々が電源ライン１２Ａに接続され、ドレインが信号入力ライン１０Ａに接続されている。また、Ｐ２のバルクは、ノード１８を介して、ＰＭＯＳトランジスタＰ３のソース及びバルクの各々に接続されている。ノード１８と電源端子１２との間には抵抗Ｒ１が設けられている。抵抗Ｒ１は、ノード１８と電源ライン１２Ａの各々に接続されている。
【００２３】
ＰＭＯＳトランジスタＰ３は、ドレインがＧＮＤライン１４Ａに接続され、ゲートがノード２０及び抵抗Ｒ２を介して電源ライン１２Ａに接続されている。即ち、ノード２０と電源端子１２との間には抵抗Ｒ２が設けられている。抵抗Ｒ２は、ノード２０と電源ライン１２Ａの各々に接続されている。
【００２４】
抵抗Ｒ１、抵抗Ｒ２は、ノード１８及びノード１２Ａ、並びにノード２０及びノード１２Ａの各々が瞬時に応答しない程度に高抵抗である。また、ＰＭＯＳトランジスタＰ２及びＰ３が形成されるｎウエル（ｎ型領域）は、Ｐ１を含む他のＰＭＯＳトランジスタが形成されるｎウエルとは電気的に分離されている。従って、Ｐ２及びＰ３は、他のＰＭＯＳトランジスタから独立している。
【００２５】
定常動作時には、ノード１８は電源端子１２と同電位であるため、ＰＭＯＳトランジスタＰ２のゲート、ソース、及びバルクの各々は同じ電位となり、Ｐ２はオフ状態となる。同様に、定常動作時には、ノード２０は電源端子１２と同電位であるため、ＰＭＯＳトランジスタＰ３のゲート、ソース、及びバルクの各々は同じ電位となり、Ｐ３はオフ状態となる。
【００２６】
次に、第１の実施の形態に係る保護回路に、過電圧が印加されたときの保護回路としての動作を説明する。図２は第１の実施の形態に係る保護回路の保護動作を説明する説明図である。
【００２７】
図９に図示したとおり、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の各々は、電圧Ｖｔｈｐで順方向応答し、電圧Ｖ１ｐで逆方向応答するものとする。なお、実際には、Ｐ１、Ｐ２、Ｐ３の各トランジスタ間で、電圧Ｖｔｈｐ及び電圧Ｖ１ｐの値は異なる。例えば、Ｐ２の順方向の応答電圧Ｖｔｈｐを０．３Ｖ程度とし、Ｐ３の順方向の応答電圧Ｖｔｈｐを０．７Ｖ程度とすることができる。また、ＮＭＯＳトランジスタＮ１は、電圧Ｖｔｈｎで順方向応答し、電圧Ｖ１ｎで逆方向応答するものとする。上述した通り、逆方向の応答電圧Ｖ１ｐ、Ｖ１ｎ（スナップバック電圧）は、順方向の応答電圧Ｖｔｈｐ、Ｖｔｈｎに比べてかなり高い。
【００２８】
電源端子１２を接地電位にして正極の電圧パルスを入力端子１０に印加すると、図８に示した従来例と同様に、ＰＭＯＳトランジスタＰ１がＶｔｈｐの電圧で順方向応答する（ドレイン-バルクのダイオードがオン状態になる）。このときＧＮＤ端子１４はフローティングの状態となる。印加電圧は、Ｐ１のドレインからバルクを通って、電源端子１２へと放電される。
【００２９】
一方、ＧＮＤ端子１４を接地電位にして正極の電圧パルスを入力端子１０に印加すると、図２に示すように、ＰＭＯＳトランジスタＰ２がＶｔｈｐの電圧で順方向応答する（ドレイン-バルクのダイオードがオン状態になる）。このとき電源端子１２はフローティングの状態となる。印加電圧は、Ｐ２のドレインからバルクを通ってノード１８へと抜ける。抵抗Ｒ１が高抵抗であるため、ノード１８の電圧が上昇し、ノード２０の電圧よりも高くなる。この結果、ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する（オン状態になる）。印加電圧は、Ｐ３のソースからドレインを通って、ＧＮＤ端子１４へと放電される。
【００３０】
このとき、ＰＭＯＳトランジスタＰ２とＰ３それぞれの応答電圧はＶｔｈｐであり、Ｖｔｈｐ＋Ｖｔｈｐ＝２Ｖｔｈｐの応答電圧で、印加電圧を放電することができる。例えば、Ｐ２のＶｔｈｐを約０．３Ｖ、Ｐ３のＶｔｈｐを約０．７Ｖとすると、１Ｖ程度の低い応答電圧で印加電圧を放電することができる。即ち、ＮＭＯＳトランジスタＮ１が逆方向応答したときの応答電圧Ｖ１ｎよりも低い電圧で応答することができる。
【００３１】
なお、Ｐ２のドレインからバルクを通って順方向電流が流れるときに、同時にＰ１のドレインからバルクにも順方向電流が流れる。このため、Ｐ３のソース（及びノード１８）の電圧は、Ｐ３をオン状態にするほど上昇しないかのように見える。しかしながら、抵抗Ｒ２を設けたことにより、ノード１８とノード２０との電圧変動に時間差が発生し、ノード２０がノード１８よりも電圧が低い状態となり、Ｐ３をオン状態にすることができる。
【００３２】
以上説明したように、本発明の第１の実施の形態によれば、過電圧が印加されたときの保護動作時に、ＧＮＤ端子を接地電位にして正極の電圧パルスを印加した場合には、ＰＭＯＳトランジスタＰ２とＰ３が順方向で応答する新たなバイパス経路が導通し、Ｐ２とＰ３の順方向の応答電圧を合計した２Ｖｔｈｐという低い応答電圧で、印加電圧を放電することができる。
【００３３】
この通り、ＮＭＯＳトランジスタＮ１の逆方向応答での応答電圧Ｖ１ｎよりもかなり低い電圧で応答できるので、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧で過電圧を放電することができる。従って、近時、ゲート絶縁膜の薄膜化が進んでいるが、保護すべきトランジスタのゲート絶縁膜の破壊を効果的に抑制することができる。
【００３４】
（第２の実施の形態）
図３は本発明の第２の実施の形態に係る保護回路の構成を示す回路図である。図３に示すように、本実施の形態に係る保護回路には、保護用トランジスタとして、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２、及びＮＭＯＳトランジスタＮ３が設けられている。第１の実施の形態と共通する構成部分には、同じ符号を付して説明を省略する。
【００３５】
ＮＭＯＳトランジスタＮ２は、ゲート及びソースの各々がＧＮＤライン１４Ａに接続され、ドレインが信号入力ライン１０Ａに接続されている。また、Ｎ２のバルクは、ノード２２を介して、ＮＭＯＳトランジスタＮ３のソース及びバルクの各々に接続されている。ノード２２とＧＮＤ端子１４との間には抵抗Ｒ３が設けられている。抵抗Ｒ３は、ノード２２とＧＮＤライン１４Ａの各々に接続されている。
【００３６】
ＮＭＯＳトランジスタＮ３は、ドレインが電源ライン１２Ａに接続され、ゲートがノード２４及び抵抗Ｒ４を介してＧＮＤライン１４Ａに接続されている。即ち、ノード２４とＧＮＤ端子１４との間には抵抗Ｒ４が設けられている。抵抗Ｒ４は、ノード２４とＧＮＤライン１４Ａの各々に接続されている。
【００３７】
抵抗Ｒ３、抵抗Ｒ４は、高抵抗である。また、ＮＭＯＳトランジスタＮ２及びＮ３が形成されるｐウエル（ｐ型領域）は、Ｎ１を含む他のＮＭＯＳトランジスタが形成されるｐウエルとは電気的に分離されている。従って、Ｎ２及びＮ３は、他のＮＭＯＳトランジスタから独立している。
【００３８】
定常動作時には、ノード２２はＧＮＤ端子１４と同電位であるため、ＮＭＯＳトランジスタＮ２のゲート、ソース、及びバルクの各々は同じ電位となり、Ｎ２はオフ状態となる。同様に、定常動作時には、ノード２４はＧＮＤ端子１４と同電位であるため、ＮＭＯＳトランジスタＮ３のゲート、ソース、及びバルクの各々は同じ電位となり、Ｎ３はオフ状態となる。
【００３９】
次に、第２の実施の形態に係る保護回路に、過電圧が印加されたときの保護回路としての動作を説明する。図４は第２の実施の形態に係る保護回路の保護動作を説明する説明図である。図９に図示したとおり、ＰＭＯＳトランジスタＰ１は、電圧Ｖｔｈｐで順方向応答し、電圧Ｖ１ｐで逆方向応答するものとする。また、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の各々は、電圧Ｖｔｈｎで順方向応答し、電圧Ｖ１ｎで逆方向応答するものとする。なお、実際には、Ｎ１、Ｎ２、Ｎ３の各トランジスタ間で、電圧Ｖｔｈｎ及び電圧Ｖ１ｎの値は異なる。
【００４０】
ＧＮＤ端子１４を接地電位として負極の電圧パルスを入力端子１０印加すると、図８に示した従来例と同様に、ＮＭＯＳトランジスタＮ１がＶｔｈｎの電圧で順方向応答する。このとき電源端子１２はフローティングの状態となる。印加電圧は、Ｎ１のドレインからバルクを通って、ＧＮＤ端子１４へと放電される。
【００４１】
一方、電源端子１２を接地電位にして負極の電圧パルスを入力端子１０に印加すると、図４に示すように、ＮＭＯＳトランジスタＮ２がＶｔｈｎの電圧で順方向応答する。このときＧＮＤ端子１４はフローティングの状態となる。印加電圧は、Ｎ２のドレインからバルクを通ってノード２２へと抜ける。抵抗Ｒ３が高抵抗であるため、ノード２２の電圧が上昇し、ノード２４の電圧よりも高くなる。この結果、ＮＭＯＳトランジスタＮ３がＶｔｈｎの電圧で順方向応答する（オン状態になる）。印加電圧は、Ｎ３のソースからドレインを通って、電源端子１２へと放電される。
【００４２】
このとき、ＮＭＯＳトランジスタＮ２とＮ３それぞれの応答電圧はＶｔｈｎであり、Ｖｔｈｎ＋Ｖｔｈｎ＝２Ｖｔｈｎの応答電圧で、印加電圧を放電することができる。即ち、ＰＭＯＳトランジスタＰ１が逆方向応答したときの応答電圧Ｖ１ｐよりも低い電圧で応答することができる。
【００４３】
以上説明したように、本発明の第２の実施の形態によれば、過電圧が印加されたときの保護動作時に、電源端子を接地電位にして負極の電圧パルスを印加した場合には、ＮＭＯＳトランジスタＮ２とＮ３が順方向で応答する新たなバイパス経路が導通し、Ｎ２とＮ３の順方向の応答電圧を合計した２Ｖｔｈｎという低い応答電圧で、印加電圧を放電することができる。
【００４４】
この通り、ＰＭＯＳトランジスタＰ１の逆方向応答での応答電圧Ｖ１ｐよりもかなり低い電圧で応答できるので、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧で過電圧を放電することができる。従って、近時、ゲート絶縁膜の薄膜化が進んでいるが、保護すべきトランジスタのゲート絶縁膜の破壊を効果的に抑制することができる。
【００４５】
（第３の実施の形態）
図５は本発明の第３の実施の形態に係る保護回路の構成を示す回路図である。図５に示すように、本実施の形態に係る保護回路には、保護用トランジスタとして、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２、及びＮＭＯＳトランジスタＮ３が設けられている。第１の実施の形態及び第２の実施の形態と共通する構成部分には、同じ符号を付して説明を省略する。
【００４６】
第３の実施の形態に係る保護回路では、ＧＮＤ端子１４を接地電位にして正極の電圧パルスを入力端子１０に印加すると、ＰＭＯＳトランジスタＰ２がＶｔｈｐの電圧で順方向応答する。印加電圧は、Ｐ２のドレインからバルクを通ってノード１８へと抜ける。ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する。印加電圧は、Ｐ３のソースからドレインを通って、ＧＮＤ端子１４へと放電される。このときの応答電圧は２Ｖｔｈｐであり、ＮＭＯＳトランジスタＮ１が逆方向応答したときの応答電圧Ｖ１ｎよりも低い電圧で応答することができる。
【００４７】
また、電源端子１２を接地電位にして負極の電圧パルスを入力端子１０に印加すると、ＮＭＯＳトランジスタＮ２がＶｔｈｎの電圧で順方向応答する。印加電圧は、Ｎ２のドレインからバルクを通ってノード２２へと抜ける。ＮＭＯＳトランジスタＮ３がＶｔｈｎの電圧で順方向応答する。印加電圧は、Ｎ３のソースからドレインを通って、電源端子１２へと放電される。このときの応答電圧は２Ｖｔｈｎであり、ＰＭＯＳトランジスタＰ１が逆方向応答したときの応答電圧Ｖ１ｐよりも低い電圧で応答することができる。
【００４８】
以上説明したように、本発明の第３の実施の形態によれば、過電圧が印加されたときの保護動作時に、ＧＮＤ端子を接地電位にして正極の電圧パルスを印加した場合には、ＰＭＯＳトランジスタＰ２とＰ３が順方向で応答する新たなバイパス経路が導通し、Ｐ２とＰ３の順方向の応答電圧を合計した２Ｖｔｈｐという低い応答電圧で、印加電圧を放電することができると共に、電源端子を接地電位にして負極の電圧パルスを印加した場合には、ＮＭＯＳトランジスタＮ２とＮ３が順方向で応答する新たなバイパス経路が導通し、Ｎ２とＮ３の順方向の応答電圧を合計した２Ｖｔｈｎという低い応答電圧で、印加電圧を放電することができる。
【００４９】
この通り、何れの場合にも順方向の応答電圧で応答でき、逆方向での応答電圧よりもかなり低い電圧で応答できるので、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧で過電圧を放電することができる。従って、近時、ゲート絶縁膜の薄膜化が進んでいるが、保護すべきトランジスタのゲート絶縁膜の破壊を効果的に抑制することができる。
【００５０】
（第４の実施の形態）
図６は本発明の第４の実施の形態に係る保護回路の構成を示す回路図である。図６に示すように、本実施の形態に係る保護回路は、ＰＭＯＳトランジスタＰ２を保護ダイオードＤ２に置き換え、ＮＭＯＳトランジスタＮ２を保護ダイオードＤ３に置き換えた以外は、第３の実施の形態に係る保護回路と同じ構成であるため、共通する構成部分には同じ符号を付して説明を省略する。
【００５１】
保護ダイオードＤ２は、ｐ側端子が信号入力ライン１０Ａに接続され、ｎ側端子がノード２６及び抵抗Ｒ１を介して電源ライン１２Ａに接続されている。即ち、保護ダイオードＤ２と抵抗Ｒ１とは、信号入力ライン１０Ａと電源ライン１２Ａとの間に、直列に接続されている。また、保護ダイオードＤ２及び抵抗Ｒ１は、ＰＭＯＳトランジスタＰ１と並列に接続されている。また、保護ダイオードＤ２のｎ側端子は、ノード２６及びノード１８を介して、ＰＭＯＳトランジスタＰ３のソース及びバルクの各々に接続されている。
【００５２】
保護ダイオードＤ３は、ｎ側端子が信号入力ライン１０Ａに接続され、ｐ側端子がノード２８及び抵抗Ｒ３を介してＧＮＤライン１４Ａに接続されている。即ち、保護ダイオードＤ３と抵抗Ｒ３とは、信号入力ライン１０ＡとＧＮＤライン１４Ａとの間に、直列に接続されている。また、保護ダイオードＤ３及び抵抗Ｒ３は、ＮＭＯＳトランジスタＮ１と並列に接続されている。また、保護ダイオードＤ３のｐ側端子は、ノード２８及びノード２２を介して、ＮＭＯＳトランジスタＮ３のソース及びバルクの各々に接続されている。
【００５３】
図７は第４の実施の形態に係る保護回路の保護動作を説明する説明図である。この保護回路では、ＧＮＤ端子１４を接地電位にして正極の電圧パルスを入力端子１０に印加すると、保護ダイオードＤ２がＶｄの電圧で順方向応答する（オン状態となる）。保護ダイオードＤ２の応答電圧Ｖｄは、保護用トランジスタの順方向応答の応答電圧と同程度である。印加電圧は、点線で図示するように、保護ダイオードＤ２からノード２６を通ってノード１８へと抜ける。抵抗Ｒ１が高抵抗であるため、ノード１８の電圧が上昇し、ノード２０の電圧よりも高くなる。この結果、ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する（オン状態になる）。印加電圧は、Ｐ３のソースからドレインを通って、ＧＮＤ端子１４へと放電される。このときの応答電圧はＶｄ＋Ｖｔｈｐであり、ＮＭＯＳトランジスタＮ１が逆方向応答したときの応答電圧Ｖ１ｎよりも、低い電圧で応答することができる。
【００５４】
また、電源端子１２を接地電位にして負極の電圧パルスを入力端子１０に印加すると、保護ダイオードＤ３がＶｄの電圧で順方向応答する（オン状態となる）。印加電圧は、一点差線で図示するように、保護ダイオードＤ３からノード２８を通ってノード２２へと抜ける。抵抗Ｒ３が高抵抗であるため、ノード２２の電圧が上昇し、ノード２４の電圧よりも高くなる。この結果、ＮＭＯＳトランジスタＮ３がＶｔｈｎの電圧で順方向応答する（オン状態になる）。印加電圧は、Ｎ３のソースからドレインを通って、電源端子１２へと放電される。このときの応答電圧はＶｄ＋Ｖｔｈｎであり、ＰＭＯＳトランジスタＰ１が逆方向応答したときの応答電圧Ｖ１ｐよりも、低い電圧で応答することができる。
【００５５】
以上説明したように、本発明の第４の実施の形態によれば、過電圧が印加されたときの保護動作時に、ＧＮＤ端子を接地電位にして正極の電圧パルスを印加した場合には、保護ダイオードＤ２とＰＭＯＳトランジスタＰ３とが順方向で応答する新たなバイパス経路が導通し、Ｄ２とＰ３の順方向の応答電圧を合計したＶｄ＋Ｖｔｈｐという低い応答電圧で、印加電圧を放電することができると共に、電源端子を接地電位にして負極の電圧パルスを印加した場合には、保護ダイオードＤ３とＮＭＯＳトランジスタＮ３とが順方向で応答する新たなバイパス経路が導通し、Ｄ３とＮ３の順方向の応答電圧を合計したＶｄ＋Ｖｔｈｎという低い応答電圧で、印加電圧を放電することができる。
【００５６】
この通り、何れの場合にも順方向の応答電圧で応答でき、逆方向での応答電圧よりもかなり低い電圧で応答できるので、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧で過電圧を放電することができる。従って、近時、ゲート絶縁膜の薄膜化が進んでいるが、保護すべきトランジスタのゲート絶縁膜の破壊を効果的に抑制することができる。
【００５７】
なお、上記第１〜第４の実施の形態では、保護回路は、信号入力端子、電圧ＶＤＤの電源端子、及びＧＮＤ端子を備える構成としたが、例えば、信号入力端子を他の電圧を印加する電源端子とする等、異電源間保護回路として構成することもできる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態に係る保護回路の構成を示す回路図である。
【図２】第１の実施の形態に係る保護回路の保護動作を説明する説明図である。
【図３】本発明の第２の実施の形態に係る保護回路の構成を示す回路図である。
【図４】第２の実施の形態に係る保護回路の保護動作を説明する説明図である。
【図５】本発明の第３の実施の形態に係る保護回路の構成を示す回路図である。
【図６】本発明の第４の実施の形態に係る保護回路の構成を示す回路図である。
【図７】第４の実施の形態に係る保護回路の保護動作を説明する説明図である。
【図８】従来の保護回路の構成を示す回路図である。
【図９】図８に示す保護トランジスタの電流-電圧特性を表すグラフである。
【符号の説明】
【００５９】
１０ 信号入力端子
１０Ａ 信号入力ライン
１２ 電源端子
１２Ａ 電源ライン
１４ ＧＮＤ端子
１４Ａ ＧＮＤライン
１６ 内部回路
１８ ノード
２０ ノード
２２ ノード
２４ ノード
２６ ノード
２８ ノード
Ｐ１ ＰＭＯＳトランジスタ
Ｐ２ ＰＭＯＳトランジスタ
Ｐ３ ＰＭＯＳトランジスタ
Ｎ１ ＮＭＯＳトランジスタ
Ｎ２ ＮＭＯＳトランジスタ
Ｎ３ ＮＭＯＳトランジスタ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Ｄ２ 保護ダイオード
Ｄ３ 保護ダイオード
【技術分野】
【０００１】
本発明は、保護回路に係り、特に、半導体集積回路装置（以下、「ＬＳＩ」という。）内部のトランジスタの静電破壊を抑制するために、ＬＳＩの端子に接続される保護回路に関する。
【背景技術】
【０００２】
従来、ＬＳＩの内部回路を保護することを目的として、ＬＳＩの入出力端子に保護回路が接続されている。このような保護回路としては、例えば、図８に図示するような回路が用いられている。この保護回路は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の２つの保護トランジスタを備えている。ＰＭＯＳトランジスタＰ１のゲート、ソース、バルクは、電位ＶＤＤの電源端子２に接続され、ドレインは、入力端子（ＩＮ）１に接続されている。定常動作時には、ＰＭＯＳトランジスタＰ１はオフ状態にある。そして、ＮＭＯＳトランジスタＮ１のゲート、ソース、バルクは、接地電位のＧＮＤ端子３に接続され、ドレインは、入力端子１に接続されている。定常動作時には、ＮＭＯＳトランジスタＮ１はオフ状態にある。そして、入力端子１は内部回路４に接続されている。
【０００３】
図９は図８に示す保護トランジスタの電流-電圧特性を表すグラフである。ここで、図９を参照して、過電圧が印加されたときの保護回路としての動作を説明する。電源端子２を接地電位にして正極の電圧パルスを入力端子１に印加すると、Ｐ１がＶｔｈｐの電圧で応答する（ドレイン-バルクのダイオードがオン状態になる）。印加電圧は、Ｐ１のドレインからバルクを通って電源端子２へと放電される。以下では、この保護動作を「ＰＭＯＳの順方向応答」という。同様に、電源端子２を接地電位にして負極の電圧パルスを入力端子１に印加すると、Ｐ１がＶ１ｐの電圧で応答する。印加電圧は、Ｐ１のドレインからソースを通って電源端子２へと放電される。以下では、この保護動作を「ＰＭＯＳの逆方向応答」という。
【０００４】
一方、ＧＮＤ端子３を接地電位にして正極の電圧パルスを入力端子１に印加すると、Ｎ１がＶ１ｎの電圧で応答する。印加電圧は、Ｎ１のドレインからソースを通ってＧＮＤ端子３へと放電される。以下では、この保護動作を「ＮＭＯＳの逆方向応答」という。また、同じくＧＮＤ端子３を接地電位として負極の電圧パルスを入力端子１に印加すると、Ｎ１がＶｔｈｎの電圧で応答する。印加電圧は、Ｎ１のドレインからバルクを通ってＧＮＤ端子３へと放電される。以下では、この保護動作を「ＮＭＯＳの順方向応答」という。
【０００５】
ＬＳＩの静電破壊を起こすような過電圧が入力端子１に印加されても、上述した保護動作により印加電圧は放電されるので、内部回路は過電圧から保護される。なお、図９においては、ＰＭＯＳトランジスタの応答特性を実線で表し、ＮＭＯＳトランジスタの応答特性を点線で表す。「TLP_P_+」はＰＭＯＳトランジスタの順方向応答特性を表し、「TLP_P_-」はＰＭＯＳトランジスタの逆方向応答特性を表す。また、「TLP_N_+」はＮＭＯＳトランジスタの逆方向応答特性を表し、「TLP_N_-」はＮＭＯＳトランジスタの順方向応答特性を表す。
【０００６】
ここでＰＭＯＳトランジスタの応答電圧Ｖ１ｐ、ＮＭＯＳトランジスタの応答電圧Ｖ１ｎは、スナップバック電圧と称される。印加電圧が一旦この電圧を超えるとトランジスタがブレークダウンしてオン状態となり、放電用のバイパス経路に電流Ｉが流れる。しかしながら、逆方向の応答電圧Ｖ１ｐ、Ｖ１ｎ（スナップバック電圧）は、順方向の応答電圧Ｖｔｈｐ、Ｖｔｈｎに比べて高く、保護トランジスタの製作プロセスによっては約１０〜２０倍の大きさとなる。近年、ＬＳＩの微細化により、保護すべき内部回路のトランジスタのゲート絶縁膜が薄くなり、トランジスタの耐圧が低下してきている。このため、トランジスタのブレークダウンを利用してバイパス経路を形成する構成では、スナップバック電圧が、内部回路のトランジスタの耐圧を越えかねないという問題があった。
【０００７】
例えば、特許文献１に記載の信号入力回路（保護回路）では、信号入力端子とＶＤＤ電源端子との間、信号入力端子とＶＳＳ電源端子との間に、各々保護ダイオードが接続されると共に、ＶＤＤ電源端子に接続される電源ラインとＶＳＳ電源端子に接続される電源ラインとの間に、ソースとゲートを共通接続した保護トランジスタが接続されている。この保護回路では、逆方向の過電圧が印加された時に、上記保護トランジスタのブレークダウンを利用してバイパス経路が形成される。スナップバック電圧は、保護トランジスタの接続位置等を調整することにより、保護対象となるＣＭＯＳ回路のトランジスタの耐圧を越えないように設定されている。
【０００８】
【特許文献１】特開平１０−２１４９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１記載の保護回路では、保護トランジスタのブレークダウンを利用してバイパス経路を形成するため、ゲート絶縁膜の膜圧調整等、スナップバック電圧の調整が必要になる。また、特許文献１記載の保護回路では、スナップバック電圧をＶＤＤ以下にすると、通常動作時においても、電圧ＶＤＤ、電圧ＶＳＳを印加する２つの電源端子間で、リーク電流が発生してしまうという問題がある。
【００１０】
本発明は、上記課題に鑑み成されたものであり、本発明の目的は、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧でパイパス経路を導通させて、過電圧を放電することができる保護回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために請求項１に記載の保護回路は、ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１の第１型トランジスタと、ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第２型トランジスタと、前記第１の第１型トランジスタよりも内部回路側に配置されると共に、一方の端子が前記第１端子に接続され且つ他方の端子が第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記他方の端子から過電圧を放電して、内部回路を過電圧から保護する回路保護素子と、ドレインが前記第３端子に接続され且つソース及びバルクが前記回路保護素子の前記他方の端子に接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記回路保護素子から放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第２の第１型トランジスタと、を備えたことを特徴としている。
【００１２】
請求項２に記載の保護回路は、請求項１に記載の保護回路において、前記回路保護素子が、前記一方の端子であるドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つ前記他方の端子であるバルクが第１抵抗を介して前記第２端子に接続された第３の第１型トランジスタであることを特徴としている。
【００１３】
請求項３に記載の保護回路は、請求項１に記載の保護回路において、前記回路保護素子が、前記一方の端子であるｐ側端子が前記第１端子に接続され且つ前記他方の端子であるｎ側端子が前記第１抵抗を介して前記第２端子に接続された保護ダイオードであることを特徴としている。
【００１４】
請求項４に記載の保護回路は、ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、内部回路側に前記第１ＰＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つバルクが第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＰＭＯＳトランジスタと、ドレインが前記第３端子に接続され且つソース及びバルクが前記第２ＰＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記第２ＰＭＯＳトランジスタのバルクから放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第３ＰＭＯＳトランジスタと、を備えたことを特徴としている。
【００１５】
請求項５に記載の保護回路は、ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、内部回路側に前記第１ＮＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第３端子に接続され且つバルクが第１抵抗を介して前記第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＮＭＯＳトランジスタと、ドレインが前記第２端子に接続され且つソース及びバルクが前記第２ＮＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第３端子に接続されてなり、前記第２ＮＭＯＳトランジスタのバルクから放電された過電圧を前記第２端子側に放電して、内部回路を過電圧から保護する第３ＮＭＯＳトランジスタと、を備えたことを特徴としている。
【００１６】
請求項６に記載の保護回路は、ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、内部回路側に前記第１ＰＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つバルクが第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＰＭＯＳトランジスタと、ドレインが前記第３端子に接続され且つソース及びバルクが前記第２ＰＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記第２ＰＭＯＳトランジスタのバルクから放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第３ＰＭＯＳトランジスタと、内部回路側に前記第１ＮＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第３端子に接続され且つバルクが第３抵抗を介して前記第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＮＭＯＳトランジスタと、ドレインが前記第２端子に接続され且つソース及びバルクが前記第２ＮＭＯＳトランジスタのバルクに接続され且つゲートが第４抵抗を介して前記第３端子に接続されてなり、前記第２ＮＭＯＳトランジスタのバルクから放電された過電圧を前記第２端子側に放電して、内部回路を過電圧から保護する第３ＮＭＯＳトランジスタと、を備えたことを特徴としている。
【発明の効果】
【００１７】
本発明によれば、トランジスタのブレークダウンを利用しないため、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧でパイパス経路を導通させて、過電圧を放電することができる、という効果を奏する。また、トランジスタのブレークダウンを利用する場合と比較すると、スナップバック電圧の調整が不要となる、という効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
【００１９】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る保護回路の構成を示す回路図である。図１に示すように、本実施の形態に係る保護回路は、信号入力端子（ＩＮ）１０、電圧ＶＤＤの電源端子（ＶＤＤ）１２、及びＧＮＤ端子（ＧＮＤ）１４を備えている。信号入力端子１０には、信号入力ライン１０Ａが接続されている。信号入力端子１０は、この信号入力ライン１０Ａを介してＬＳＩの内部回路１６に信号を入力する。電源端子１２には電源ライン１２Ａが接続され、ＧＮＤ端子１４にはＧＮＤライン１４Ａが接続されている。
【００２０】
この保護回路には、過電圧から内部回路１６を保護する保護用トランジスタとして、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ２、及びＰＭＯＳトランジスタＰ３が設けられている。これらのトランジスタの各々は、ゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）、及びバルク（Ｂ）を備えて構成されている。
【００２１】
ＰＭＯＳトランジスタＰ１は、ゲート、ソース、及びバルクの各々が電源ライン１２Ａに接続され、ドレインが信号入力ライン１０Ａに接続されている。ＮＭＯＳトランジスタＮ１は、ゲート、ソース、及びバルクの各々がＧＮＤライン１４Ａに接続され、ドレインが信号入力ライン１０Ａに接続されている。
【００２２】
ＰＭＯＳトランジスタＰ２は、ゲート及びソースの各々が電源ライン１２Ａに接続され、ドレインが信号入力ライン１０Ａに接続されている。また、Ｐ２のバルクは、ノード１８を介して、ＰＭＯＳトランジスタＰ３のソース及びバルクの各々に接続されている。ノード１８と電源端子１２との間には抵抗Ｒ１が設けられている。抵抗Ｒ１は、ノード１８と電源ライン１２Ａの各々に接続されている。
【００２３】
ＰＭＯＳトランジスタＰ３は、ドレインがＧＮＤライン１４Ａに接続され、ゲートがノード２０及び抵抗Ｒ２を介して電源ライン１２Ａに接続されている。即ち、ノード２０と電源端子１２との間には抵抗Ｒ２が設けられている。抵抗Ｒ２は、ノード２０と電源ライン１２Ａの各々に接続されている。
【００２４】
抵抗Ｒ１、抵抗Ｒ２は、ノード１８及びノード１２Ａ、並びにノード２０及びノード１２Ａの各々が瞬時に応答しない程度に高抵抗である。また、ＰＭＯＳトランジスタＰ２及びＰ３が形成されるｎウエル（ｎ型領域）は、Ｐ１を含む他のＰＭＯＳトランジスタが形成されるｎウエルとは電気的に分離されている。従って、Ｐ２及びＰ３は、他のＰＭＯＳトランジスタから独立している。
【００２５】
定常動作時には、ノード１８は電源端子１２と同電位であるため、ＰＭＯＳトランジスタＰ２のゲート、ソース、及びバルクの各々は同じ電位となり、Ｐ２はオフ状態となる。同様に、定常動作時には、ノード２０は電源端子１２と同電位であるため、ＰＭＯＳトランジスタＰ３のゲート、ソース、及びバルクの各々は同じ電位となり、Ｐ３はオフ状態となる。
【００２６】
次に、第１の実施の形態に係る保護回路に、過電圧が印加されたときの保護回路としての動作を説明する。図２は第１の実施の形態に係る保護回路の保護動作を説明する説明図である。
【００２７】
図９に図示したとおり、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の各々は、電圧Ｖｔｈｐで順方向応答し、電圧Ｖ１ｐで逆方向応答するものとする。なお、実際には、Ｐ１、Ｐ２、Ｐ３の各トランジスタ間で、電圧Ｖｔｈｐ及び電圧Ｖ１ｐの値は異なる。例えば、Ｐ２の順方向の応答電圧Ｖｔｈｐを０．３Ｖ程度とし、Ｐ３の順方向の応答電圧Ｖｔｈｐを０．７Ｖ程度とすることができる。また、ＮＭＯＳトランジスタＮ１は、電圧Ｖｔｈｎで順方向応答し、電圧Ｖ１ｎで逆方向応答するものとする。上述した通り、逆方向の応答電圧Ｖ１ｐ、Ｖ１ｎ（スナップバック電圧）は、順方向の応答電圧Ｖｔｈｐ、Ｖｔｈｎに比べてかなり高い。
【００２８】
電源端子１２を接地電位にして正極の電圧パルスを入力端子１０に印加すると、図８に示した従来例と同様に、ＰＭＯＳトランジスタＰ１がＶｔｈｐの電圧で順方向応答する（ドレイン-バルクのダイオードがオン状態になる）。このときＧＮＤ端子１４はフローティングの状態となる。印加電圧は、Ｐ１のドレインからバルクを通って、電源端子１２へと放電される。
【００２９】
一方、ＧＮＤ端子１４を接地電位にして正極の電圧パルスを入力端子１０に印加すると、図２に示すように、ＰＭＯＳトランジスタＰ２がＶｔｈｐの電圧で順方向応答する（ドレイン-バルクのダイオードがオン状態になる）。このとき電源端子１２はフローティングの状態となる。印加電圧は、Ｐ２のドレインからバルクを通ってノード１８へと抜ける。抵抗Ｒ１が高抵抗であるため、ノード１８の電圧が上昇し、ノード２０の電圧よりも高くなる。この結果、ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する（オン状態になる）。印加電圧は、Ｐ３のソースからドレインを通って、ＧＮＤ端子１４へと放電される。
【００３０】
このとき、ＰＭＯＳトランジスタＰ２とＰ３それぞれの応答電圧はＶｔｈｐであり、Ｖｔｈｐ＋Ｖｔｈｐ＝２Ｖｔｈｐの応答電圧で、印加電圧を放電することができる。例えば、Ｐ２のＶｔｈｐを約０．３Ｖ、Ｐ３のＶｔｈｐを約０．７Ｖとすると、１Ｖ程度の低い応答電圧で印加電圧を放電することができる。即ち、ＮＭＯＳトランジスタＮ１が逆方向応答したときの応答電圧Ｖ１ｎよりも低い電圧で応答することができる。
【００３１】
なお、Ｐ２のドレインからバルクを通って順方向電流が流れるときに、同時にＰ１のドレインからバルクにも順方向電流が流れる。このため、Ｐ３のソース（及びノード１８）の電圧は、Ｐ３をオン状態にするほど上昇しないかのように見える。しかしながら、抵抗Ｒ２を設けたことにより、ノード１８とノード２０との電圧変動に時間差が発生し、ノード２０がノード１８よりも電圧が低い状態となり、Ｐ３をオン状態にすることができる。
【００３２】
以上説明したように、本発明の第１の実施の形態によれば、過電圧が印加されたときの保護動作時に、ＧＮＤ端子を接地電位にして正極の電圧パルスを印加した場合には、ＰＭＯＳトランジスタＰ２とＰ３が順方向で応答する新たなバイパス経路が導通し、Ｐ２とＰ３の順方向の応答電圧を合計した２Ｖｔｈｐという低い応答電圧で、印加電圧を放電することができる。
【００３３】
この通り、ＮＭＯＳトランジスタＮ１の逆方向応答での応答電圧Ｖ１ｎよりもかなり低い電圧で応答できるので、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧で過電圧を放電することができる。従って、近時、ゲート絶縁膜の薄膜化が進んでいるが、保護すべきトランジスタのゲート絶縁膜の破壊を効果的に抑制することができる。
【００３４】
（第２の実施の形態）
図３は本発明の第２の実施の形態に係る保護回路の構成を示す回路図である。図３に示すように、本実施の形態に係る保護回路には、保護用トランジスタとして、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２、及びＮＭＯＳトランジスタＮ３が設けられている。第１の実施の形態と共通する構成部分には、同じ符号を付して説明を省略する。
【００３５】
ＮＭＯＳトランジスタＮ２は、ゲート及びソースの各々がＧＮＤライン１４Ａに接続され、ドレインが信号入力ライン１０Ａに接続されている。また、Ｎ２のバルクは、ノード２２を介して、ＮＭＯＳトランジスタＮ３のソース及びバルクの各々に接続されている。ノード２２とＧＮＤ端子１４との間には抵抗Ｒ３が設けられている。抵抗Ｒ３は、ノード２２とＧＮＤライン１４Ａの各々に接続されている。
【００３６】
ＮＭＯＳトランジスタＮ３は、ドレインが電源ライン１２Ａに接続され、ゲートがノード２４及び抵抗Ｒ４を介してＧＮＤライン１４Ａに接続されている。即ち、ノード２４とＧＮＤ端子１４との間には抵抗Ｒ４が設けられている。抵抗Ｒ４は、ノード２４とＧＮＤライン１４Ａの各々に接続されている。
【００３７】
抵抗Ｒ３、抵抗Ｒ４は、高抵抗である。また、ＮＭＯＳトランジスタＮ２及びＮ３が形成されるｐウエル（ｐ型領域）は、Ｎ１を含む他のＮＭＯＳトランジスタが形成されるｐウエルとは電気的に分離されている。従って、Ｎ２及びＮ３は、他のＮＭＯＳトランジスタから独立している。
【００３８】
定常動作時には、ノード２２はＧＮＤ端子１４と同電位であるため、ＮＭＯＳトランジスタＮ２のゲート、ソース、及びバルクの各々は同じ電位となり、Ｎ２はオフ状態となる。同様に、定常動作時には、ノード２４はＧＮＤ端子１４と同電位であるため、ＮＭＯＳトランジスタＮ３のゲート、ソース、及びバルクの各々は同じ電位となり、Ｎ３はオフ状態となる。
【００３９】
次に、第２の実施の形態に係る保護回路に、過電圧が印加されたときの保護回路としての動作を説明する。図４は第２の実施の形態に係る保護回路の保護動作を説明する説明図である。図９に図示したとおり、ＰＭＯＳトランジスタＰ１は、電圧Ｖｔｈｐで順方向応答し、電圧Ｖ１ｐで逆方向応答するものとする。また、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の各々は、電圧Ｖｔｈｎで順方向応答し、電圧Ｖ１ｎで逆方向応答するものとする。なお、実際には、Ｎ１、Ｎ２、Ｎ３の各トランジスタ間で、電圧Ｖｔｈｎ及び電圧Ｖ１ｎの値は異なる。
【００４０】
ＧＮＤ端子１４を接地電位として負極の電圧パルスを入力端子１０印加すると、図８に示した従来例と同様に、ＮＭＯＳトランジスタＮ１がＶｔｈｎの電圧で順方向応答する。このとき電源端子１２はフローティングの状態となる。印加電圧は、Ｎ１のドレインからバルクを通って、ＧＮＤ端子１４へと放電される。
【００４１】
一方、電源端子１２を接地電位にして負極の電圧パルスを入力端子１０に印加すると、図４に示すように、ＮＭＯＳトランジスタＮ２がＶｔｈｎの電圧で順方向応答する。このときＧＮＤ端子１４はフローティングの状態となる。印加電圧は、Ｎ２のドレインからバルクを通ってノード２２へと抜ける。抵抗Ｒ３が高抵抗であるため、ノード２２の電圧が上昇し、ノード２４の電圧よりも高くなる。この結果、ＮＭＯＳトランジスタＮ３がＶｔｈｎの電圧で順方向応答する（オン状態になる）。印加電圧は、Ｎ３のソースからドレインを通って、電源端子１２へと放電される。
【００４２】
このとき、ＮＭＯＳトランジスタＮ２とＮ３それぞれの応答電圧はＶｔｈｎであり、Ｖｔｈｎ＋Ｖｔｈｎ＝２Ｖｔｈｎの応答電圧で、印加電圧を放電することができる。即ち、ＰＭＯＳトランジスタＰ１が逆方向応答したときの応答電圧Ｖ１ｐよりも低い電圧で応答することができる。
【００４３】
以上説明したように、本発明の第２の実施の形態によれば、過電圧が印加されたときの保護動作時に、電源端子を接地電位にして負極の電圧パルスを印加した場合には、ＮＭＯＳトランジスタＮ２とＮ３が順方向で応答する新たなバイパス経路が導通し、Ｎ２とＮ３の順方向の応答電圧を合計した２Ｖｔｈｎという低い応答電圧で、印加電圧を放電することができる。
【００４４】
この通り、ＰＭＯＳトランジスタＰ１の逆方向応答での応答電圧Ｖ１ｐよりもかなり低い電圧で応答できるので、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧で過電圧を放電することができる。従って、近時、ゲート絶縁膜の薄膜化が進んでいるが、保護すべきトランジスタのゲート絶縁膜の破壊を効果的に抑制することができる。
【００４５】
（第３の実施の形態）
図５は本発明の第３の実施の形態に係る保護回路の構成を示す回路図である。図５に示すように、本実施の形態に係る保護回路には、保護用トランジスタとして、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２、及びＮＭＯＳトランジスタＮ３が設けられている。第１の実施の形態及び第２の実施の形態と共通する構成部分には、同じ符号を付して説明を省略する。
【００４６】
第３の実施の形態に係る保護回路では、ＧＮＤ端子１４を接地電位にして正極の電圧パルスを入力端子１０に印加すると、ＰＭＯＳトランジスタＰ２がＶｔｈｐの電圧で順方向応答する。印加電圧は、Ｐ２のドレインからバルクを通ってノード１８へと抜ける。ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する。印加電圧は、Ｐ３のソースからドレインを通って、ＧＮＤ端子１４へと放電される。このときの応答電圧は２Ｖｔｈｐであり、ＮＭＯＳトランジスタＮ１が逆方向応答したときの応答電圧Ｖ１ｎよりも低い電圧で応答することができる。
【００４７】
また、電源端子１２を接地電位にして負極の電圧パルスを入力端子１０に印加すると、ＮＭＯＳトランジスタＮ２がＶｔｈｎの電圧で順方向応答する。印加電圧は、Ｎ２のドレインからバルクを通ってノード２２へと抜ける。ＮＭＯＳトランジスタＮ３がＶｔｈｎの電圧で順方向応答する。印加電圧は、Ｎ３のソースからドレインを通って、電源端子１２へと放電される。このときの応答電圧は２Ｖｔｈｎであり、ＰＭＯＳトランジスタＰ１が逆方向応答したときの応答電圧Ｖ１ｐよりも低い電圧で応答することができる。
【００４８】
以上説明したように、本発明の第３の実施の形態によれば、過電圧が印加されたときの保護動作時に、ＧＮＤ端子を接地電位にして正極の電圧パルスを印加した場合には、ＰＭＯＳトランジスタＰ２とＰ３が順方向で応答する新たなバイパス経路が導通し、Ｐ２とＰ３の順方向の応答電圧を合計した２Ｖｔｈｐという低い応答電圧で、印加電圧を放電することができると共に、電源端子を接地電位にして負極の電圧パルスを印加した場合には、ＮＭＯＳトランジスタＮ２とＮ３が順方向で応答する新たなバイパス経路が導通し、Ｎ２とＮ３の順方向の応答電圧を合計した２Ｖｔｈｎという低い応答電圧で、印加電圧を放電することができる。
【００４９】
この通り、何れの場合にも順方向の応答電圧で応答でき、逆方向での応答電圧よりもかなり低い電圧で応答できるので、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧で過電圧を放電することができる。従って、近時、ゲート絶縁膜の薄膜化が進んでいるが、保護すべきトランジスタのゲート絶縁膜の破壊を効果的に抑制することができる。
【００５０】
（第４の実施の形態）
図６は本発明の第４の実施の形態に係る保護回路の構成を示す回路図である。図６に示すように、本実施の形態に係る保護回路は、ＰＭＯＳトランジスタＰ２を保護ダイオードＤ２に置き換え、ＮＭＯＳトランジスタＮ２を保護ダイオードＤ３に置き換えた以外は、第３の実施の形態に係る保護回路と同じ構成であるため、共通する構成部分には同じ符号を付して説明を省略する。
【００５１】
保護ダイオードＤ２は、ｐ側端子が信号入力ライン１０Ａに接続され、ｎ側端子がノード２６及び抵抗Ｒ１を介して電源ライン１２Ａに接続されている。即ち、保護ダイオードＤ２と抵抗Ｒ１とは、信号入力ライン１０Ａと電源ライン１２Ａとの間に、直列に接続されている。また、保護ダイオードＤ２及び抵抗Ｒ１は、ＰＭＯＳトランジスタＰ１と並列に接続されている。また、保護ダイオードＤ２のｎ側端子は、ノード２６及びノード１８を介して、ＰＭＯＳトランジスタＰ３のソース及びバルクの各々に接続されている。
【００５２】
保護ダイオードＤ３は、ｎ側端子が信号入力ライン１０Ａに接続され、ｐ側端子がノード２８及び抵抗Ｒ３を介してＧＮＤライン１４Ａに接続されている。即ち、保護ダイオードＤ３と抵抗Ｒ３とは、信号入力ライン１０ＡとＧＮＤライン１４Ａとの間に、直列に接続されている。また、保護ダイオードＤ３及び抵抗Ｒ３は、ＮＭＯＳトランジスタＮ１と並列に接続されている。また、保護ダイオードＤ３のｐ側端子は、ノード２８及びノード２２を介して、ＮＭＯＳトランジスタＮ３のソース及びバルクの各々に接続されている。
【００５３】
図７は第４の実施の形態に係る保護回路の保護動作を説明する説明図である。この保護回路では、ＧＮＤ端子１４を接地電位にして正極の電圧パルスを入力端子１０に印加すると、保護ダイオードＤ２がＶｄの電圧で順方向応答する（オン状態となる）。保護ダイオードＤ２の応答電圧Ｖｄは、保護用トランジスタの順方向応答の応答電圧と同程度である。印加電圧は、点線で図示するように、保護ダイオードＤ２からノード２６を通ってノード１８へと抜ける。抵抗Ｒ１が高抵抗であるため、ノード１８の電圧が上昇し、ノード２０の電圧よりも高くなる。この結果、ＰＭＯＳトランジスタＰ３がＶｔｈｐの電圧で順方向応答する（オン状態になる）。印加電圧は、Ｐ３のソースからドレインを通って、ＧＮＤ端子１４へと放電される。このときの応答電圧はＶｄ＋Ｖｔｈｐであり、ＮＭＯＳトランジスタＮ１が逆方向応答したときの応答電圧Ｖ１ｎよりも、低い電圧で応答することができる。
【００５４】
また、電源端子１２を接地電位にして負極の電圧パルスを入力端子１０に印加すると、保護ダイオードＤ３がＶｄの電圧で順方向応答する（オン状態となる）。印加電圧は、一点差線で図示するように、保護ダイオードＤ３からノード２８を通ってノード２２へと抜ける。抵抗Ｒ３が高抵抗であるため、ノード２２の電圧が上昇し、ノード２４の電圧よりも高くなる。この結果、ＮＭＯＳトランジスタＮ３がＶｔｈｎの電圧で順方向応答する（オン状態になる）。印加電圧は、Ｎ３のソースからドレインを通って、電源端子１２へと放電される。このときの応答電圧はＶｄ＋Ｖｔｈｎであり、ＰＭＯＳトランジスタＰ１が逆方向応答したときの応答電圧Ｖ１ｐよりも、低い電圧で応答することができる。
【００５５】
以上説明したように、本発明の第４の実施の形態によれば、過電圧が印加されたときの保護動作時に、ＧＮＤ端子を接地電位にして正極の電圧パルスを印加した場合には、保護ダイオードＤ２とＰＭＯＳトランジスタＰ３とが順方向で応答する新たなバイパス経路が導通し、Ｄ２とＰ３の順方向の応答電圧を合計したＶｄ＋Ｖｔｈｐという低い応答電圧で、印加電圧を放電することができると共に、電源端子を接地電位にして負極の電圧パルスを印加した場合には、保護ダイオードＤ３とＮＭＯＳトランジスタＮ３とが順方向で応答する新たなバイパス経路が導通し、Ｄ３とＮ３の順方向の応答電圧を合計したＶｄ＋Ｖｔｈｎという低い応答電圧で、印加電圧を放電することができる。
【００５６】
この通り、何れの場合にも順方向の応答電圧で応答でき、逆方向での応答電圧よりもかなり低い電圧で応答できるので、保護対象である内部回路のトランジスタの耐圧よりも十分に低い電圧で過電圧を放電することができる。従って、近時、ゲート絶縁膜の薄膜化が進んでいるが、保護すべきトランジスタのゲート絶縁膜の破壊を効果的に抑制することができる。
【００５７】
なお、上記第１〜第４の実施の形態では、保護回路は、信号入力端子、電圧ＶＤＤの電源端子、及びＧＮＤ端子を備える構成としたが、例えば、信号入力端子を他の電圧を印加する電源端子とする等、異電源間保護回路として構成することもできる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態に係る保護回路の構成を示す回路図である。
【図２】第１の実施の形態に係る保護回路の保護動作を説明する説明図である。
【図３】本発明の第２の実施の形態に係る保護回路の構成を示す回路図である。
【図４】第２の実施の形態に係る保護回路の保護動作を説明する説明図である。
【図５】本発明の第３の実施の形態に係る保護回路の構成を示す回路図である。
【図６】本発明の第４の実施の形態に係る保護回路の構成を示す回路図である。
【図７】第４の実施の形態に係る保護回路の保護動作を説明する説明図である。
【図８】従来の保護回路の構成を示す回路図である。
【図９】図８に示す保護トランジスタの電流-電圧特性を表すグラフである。
【符号の説明】
【００５９】
１０ 信号入力端子
１０Ａ 信号入力ライン
１２ 電源端子
１２Ａ 電源ライン
１４ ＧＮＤ端子
１４Ａ ＧＮＤライン
１６ 内部回路
１８ ノード
２０ ノード
２２ ノード
２４ ノード
２６ ノード
２８ ノード
Ｐ１ ＰＭＯＳトランジスタ
Ｐ２ ＰＭＯＳトランジスタ
Ｐ３ ＰＭＯＳトランジスタ
Ｎ１ ＮＭＯＳトランジスタ
Ｎ２ ＮＭＯＳトランジスタ
Ｎ３ ＮＭＯＳトランジスタ
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Ｄ２ 保護ダイオード
Ｄ３ 保護ダイオード
【特許請求の範囲】
【請求項１】
ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１の第１型トランジスタと、
ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第２型トランジスタと、
前記第１の第１型トランジスタよりも内部回路側に配置されると共に、一方の端子が前記第１端子に接続され且つ他方の端子が第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記他方の端子から過電圧を放電して、内部回路を過電圧から保護する回路保護素子と、
ドレインが前記第３端子に接続され且つソース及びバルクが前記回路保護素子の前記他方の端子に接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記回路保護素子から放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第２の第１型トランジスタと、
を備えた保護回路。
【請求項２】
前記回路保護素子が、
前記一方の端子であるドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つ前記他方の端子であるバルクが第１抵抗を介して前記第２端子に接続された第３の第１型トランジスタである、請求項１に記載の保護回路。
【請求項３】
前記回路保護素子が、
前記一方の端子であるｐ側端子が前記第１端子に接続され且つ前記他方の端子であるｎ側端子が前記第１抵抗を介して前記第２端子に接続された保護ダイオードである、請求項１に記載の保護回路。
【請求項４】
ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、
ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、
内部回路側に前記第１ＰＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つバルクが第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＰＭＯＳトランジスタと、
ドレインが前記第３端子に接続され且つソース及びバルクが前記第２ＰＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記第２ＰＭＯＳトランジスタのバルクから放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第３ＰＭＯＳトランジスタと、
を備えた保護回路。
【請求項５】
ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、
ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、
内部回路側に前記第１ＮＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第３端子に接続され且つバルクが第１抵抗を介して前記第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＮＭＯＳトランジスタと、
ドレインが前記第２端子に接続され且つソース及びバルクが前記第２ＮＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第３端子に接続されてなり、前記第２ＮＭＯＳトランジスタのバルクから放電された過電圧を前記第２端子側に放電して、内部回路を過電圧から保護する第３ＮＭＯＳトランジスタと、
を備えた保護回路。
【請求項６】
ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、
ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、
内部回路側に前記第１ＰＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つバルクが第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＰＭＯＳトランジスタと、
ドレインが前記第３端子に接続され且つソース及びバルクが前記第２ＰＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記第２ＰＭＯＳトランジスタのバルクから放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第３ＰＭＯＳトランジスタと、
内部回路側に前記第１ＮＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第３端子に接続され且つバルクが第３抵抗を介して前記第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＮＭＯＳトランジスタと、
ドレインが前記第２端子に接続され且つソース及びバルクが前記第２ＮＭＯＳトランジスタのバルクに接続され且つゲートが第４抵抗を介して前記第３端子に接続されてなり、前記第２ＮＭＯＳトランジスタのバルクから放電された過電圧を前記第２端子側に放電して、内部回路を過電圧から保護する第３ＮＭＯＳトランジスタと、
を備えた保護回路。
【請求項１】
ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１の第１型トランジスタと、
ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第２型トランジスタと、
前記第１の第１型トランジスタよりも内部回路側に配置されると共に、一方の端子が前記第１端子に接続され且つ他方の端子が第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記他方の端子から過電圧を放電して、内部回路を過電圧から保護する回路保護素子と、
ドレインが前記第３端子に接続され且つソース及びバルクが前記回路保護素子の前記他方の端子に接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記回路保護素子から放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第２の第１型トランジスタと、
を備えた保護回路。
【請求項２】
前記回路保護素子が、
前記一方の端子であるドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つ前記他方の端子であるバルクが第１抵抗を介して前記第２端子に接続された第３の第１型トランジスタである、請求項１に記載の保護回路。
【請求項３】
前記回路保護素子が、
前記一方の端子であるｐ側端子が前記第１端子に接続され且つ前記他方の端子であるｎ側端子が前記第１抵抗を介して前記第２端子に接続された保護ダイオードである、請求項１に記載の保護回路。
【請求項４】
ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、
ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、
内部回路側に前記第１ＰＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つバルクが第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＰＭＯＳトランジスタと、
ドレインが前記第３端子に接続され且つソース及びバルクが前記第２ＰＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記第２ＰＭＯＳトランジスタのバルクから放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第３ＰＭＯＳトランジスタと、
を備えた保護回路。
【請求項５】
ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、
ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、
内部回路側に前記第１ＮＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第３端子に接続され且つバルクが第１抵抗を介して前記第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＮＭＯＳトランジスタと、
ドレインが前記第２端子に接続され且つソース及びバルクが前記第２ＮＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第３端子に接続されてなり、前記第２ＮＭＯＳトランジスタのバルクから放電された過電圧を前記第２端子側に放電して、内部回路を過電圧から保護する第３ＮＭＯＳトランジスタと、
を備えた保護回路。
【請求項６】
ドレインが第１電圧が印加される第１端子に接続され且つゲート、ソース及びバルクが第２電圧が印加される第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第２端子側に放電し、内部回路を過電圧から保護する第１ＰＭＯＳトランジスタと、
ドレインが前記第１端子に接続され且つゲート、ソース及びバルクが第３電圧が印加される第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記第３端子側に放電し、内部回路を過電圧から保護する第１ＮＭＯＳトランジスタと、
内部回路側に前記第１ＰＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第２端子に接続され且つバルクが第１抵抗を介して前記第２端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＰＭＯＳトランジスタと、
ドレインが前記第３端子に接続され且つソース及びバルクが前記第２ＰＭＯＳトランジスタのバルクに接続され且つゲートが第２抵抗を介して前記第２端子に接続されてなり、前記第２ＰＭＯＳトランジスタのバルクから放電された過電圧を前記第３端子側に放電して、内部回路を過電圧から保護する第３ＰＭＯＳトランジスタと、
内部回路側に前記第１ＮＭＯＳトランジスタと並列に接続されると共に、ドレインが前記第１端子に接続され且つゲート及びソースが前記第３端子に接続され且つバルクが第３抵抗を介して前記第３端子に接続されてなり、前記第１端子に印加された過電圧に順方向応答して前記バルクから過電圧を放電して、内部回路を過電圧から保護する第２ＮＭＯＳトランジスタと、
ドレインが前記第２端子に接続され且つソース及びバルクが前記第２ＮＭＯＳトランジスタのバルクに接続され且つゲートが第４抵抗を介して前記第３端子に接続されてなり、前記第２ＮＭＯＳトランジスタのバルクから放電された過電圧を前記第２端子側に放電して、内部回路を過電圧から保護する第３ＮＭＯＳトランジスタと、
を備えた保護回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−４１０１３（Ｐ２０１０−４１０１３Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２０５８８０（Ｐ２００８−２０５８８０）
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（５９１０４９８９３）株式会社 沖マイクロデザイン (127)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（５９１０４９８９３）株式会社 沖マイクロデザイン (127)
【Ｆターム（参考）】
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