半導体スイッチング素子駆動回路
【課題】 高コスト化、サイズ大型化を抑制し、短絡保護回路が制限する電流値がばらついても、過電流保護回路を確実に作動させる半導体スイッチング素子駆動回路を提供する。
【解決手段】半導体スイッチング素子駆動回路は、ゲート端子への電圧の印加により第1端子および第２端子間に主電流を流す半導体スイッチング素子Q1と、主電流の大きさに比例する電流値または電圧値が閾値を超えたとき、主電流が所定時間の間、所定の電流値を超える過電流となったと判断して主電流を低下させる過電流保護回路OPと、主電流が所定時間より短時間で過電流よりさらに大きい過電流となる場合に、ゲート端子に印加するゲート電圧を過電流保護回路による主電流の低下よりも早く低下させる短絡保護回路SPと、短絡保護回路の主電流の低下作動時に閾値を小さくする閾値変更回路TCと、を有する。
【解決手段】半導体スイッチング素子駆動回路は、ゲート端子への電圧の印加により第1端子および第２端子間に主電流を流す半導体スイッチング素子Q1と、主電流の大きさに比例する電流値または電圧値が閾値を超えたとき、主電流が所定時間の間、所定の電流値を超える過電流となったと判断して主電流を低下させる過電流保護回路OPと、主電流が所定時間より短時間で過電流よりさらに大きい過電流となる場合に、ゲート端子に印加するゲート電圧を過電流保護回路による主電流の低下よりも早く低下させる短絡保護回路SPと、短絡保護回路の主電流の低下作動時に閾値を小さくする閾値変更回路TCと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を駆動するにあたって、この素子の端子間に過電流が流れた場合やモータ等の負荷が短絡状態になった場合に素子が破壊されるのを防止できるようにした半導体スイッチング素子駆動回路に関する。
【背景技術】
【０００２】
従来の半導体スイッチング素子駆動回路としては、特許文献１に記載のものが知られている。この半導体スイッチング素子駆動回路は、ゲート端子への電圧の印加により第1端子と第２端子との間に主電流を流す半導体スイッチング素子と、主電流が所定時間以上の間、所定値（第１閾値）を超える過電流となる場合に、主電流を第１の傾斜で低下させ、その後、さらに急な第２の傾斜で低下させる過電流保護回路と、短絡故障時に、主電流が上記所定時間よりも短時間で上記過電流よりもさらに大きな過電流値（第２閾値）を超える場合に半導体スイッチング素子のゲート端子のゲート端子の電圧を瞬時に低減させる過電流制限回路（短絡保護回路）と、を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４３５６２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の従来の半導体スイッチング素子駆動回路にあっては、過電流保護回路の信頼性を確保しようとすると、以下で説明するように、製品サイズや製品コストに問題が生じる。
【０００５】
すなわち、上記従来の半導体スイッチング素子駆動回路にあっては、過電流保護回路と過電流制限回路とは、監視する対象がいずれも電流値であり、過電流保護回路で用いる第１閾値が過電流制限回路で用いる第２閾値より小さく設定される分、誤作動を生じる虞が高くなるので、遅延回路を設けていわゆるマスキング時間を設けるようにしてある。
このような半導体スイッチング素子駆動回路では、主電流が第２閾値を超え過電流制限回路が作動して短絡保護状態となると、主電流が抑制される。この結果、主電流が抑えられて第１閾値を下回るようになると、過電流保護回路が作動せず、電流は完全に遮断されなくなる。そこで、短絡保護時の主電流の抑制レベルの範囲と、過電流保護回路の過電流検知レベル（第１閾値）とが重なることがないように、これらの値にマージンを確保するようにしなければならない。
【０００６】
ここで、上記マージンを設定するにあたっては、短絡保護の電流抑制レベルの最大値を半導体スイッチング素子の破壊耐量の最大値に設定する第１の方法、短絡保護の電流抑制レベルの範囲を半導体スイッチング素子のゲート電圧のばらつきに合わせて制限する第２の方法、過電流検知のための第１閾値の範囲を半導体スイッチング素子のコレクタ−エミッタ間電圧値のばらつきに合わせて制限する第３の方法、第１閾値の範囲の半導体スイッチング素子の温度による変動分をキャンセルする補正回路を追加する第４の方法がある。
【０００７】
しかしながら、上記第１の方法はチップ・サイズの大型化に影響し、上記第２の方法および上記第３の方法は製品の歩留りに影響し、上記第４の方法は高コスト化およびサイズ大型化に影響し、それぞれ問題となる。
【０００８】
本発明は、上記問題に着目してなされたもので、その目的とするところは、高コスト化およびサイズ大型化をできるだけ抑制しながら、短絡保護回路が制限する電流値がばらついても、過電流保護回路を確実に作動させることができるようにした半導体スイッチング素子駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
この目的のため、請求項１に記載の本発明による半導体スイッチング素子駆動回路は、
ゲート端子への電圧の印加により第1端子および第２端子間に主電流を流す半導体スイッチング素子と、
主電流の大きさに比例する電流値または電圧値が閾値を超えたとき、主電流が所定時間の間、所定の電流値を超える過電流となったと判断して主電流を低下させる過電流保護回路と、
主電流が前記所定時間より短時間で前記過電流よりさらに大きい過電流となる場合に、ゲート端子に印加するゲート電圧を過電流保護回路による主電流の低下よりも早く低下させる短絡保護回路と、
を備えた半導体スイッチング素子駆動回路において、
短絡保護回路の主電流の低下作動時に前記閾値を小さくする閾値変更回路を有する、
ことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体スイッチング素子駆動回路にあっては、短絡保護回路の主電流の低下作動時に閾値を小さくする閾値変更回路を有するので、高コスト化およびサイズ大型化を抑制しながら、短絡保護回路が制限する電流値にばらつきがあっても、過電流保護回路を作動させ、半導体スイッチング素子の破壊を確実に防ぐことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図２】実施例１の半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図３】実施例１の半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図４】本発明の実施例２に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図５】実施例２に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図６】実施例２に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図７】本発明の実施例３に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図８】実施例３に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図９】実施例３に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図１０】本発明の実施例４に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図１１】実施例４に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図１２】実施例４に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図１３】本発明の実施例５に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図１４】実施例５に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図１５】実施例５に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図１６】本発明の実施例６に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図１７】本発明の実施例７に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図１８】実施例７に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図１９】実施例７に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、図面に示す実施例に基づき詳細に説明する。なお、各実施例間で同じ構成部品や構成部分には同じ番号を付し、それらの重複する説明は省略する。
【００１３】
［実施例１］
まず、実施例１の半導体スイッチング素子駆動回路の全体構成を説明する。
半導体スイッチング素子駆動回路は、たとえば、電気自動車を駆動するモータ駆動回路に用いられ、たとえば三相交流モータを用いてこの各々のコイルへ電力を供給する公知の技術が用いられる。実施例１の半導体スイッチング素子駆動回路は、図１に示すように、モータのコイルおよびインバータからなる回路MCと、短絡保護回路SPと、過電流閾値電圧設定回路TCおよび切替回路SCが設けられた過電流保護回路OPと、を有する。なお、図１の回路MCでは、シミュレーション用として、モータの一部とインバータの回路の一部を用いているが、本質的には変わらない。
【００１４】
モータのコイルを表すコイルL1と、これに並列に接続された帰還ダイオードD1と、半導体スイッチング素子としての絶縁ゲートバイポーラ型トランジスタ（Insulated Gate Bipolar Transistor: IGBT）Q1と、を備える。モータには電源V1から電力が供給可能である。なお、実施例１の半導体スイッチング素子駆動回路の特性をシミュレーションで調べることができるようにするため、コイルL1と帰還ダイオードD1の両端間を故意に短絡（ショート）させることが可能な短絡スイッチSSが設けられているが、実際の電気自動車では不要であることは言うまでもない。
【００１５】
コイルL1と帰還ダイオードD1の電源V1とは反対側の端子には、IGBT Q1のコレクタ端子が接続される。IGBT Q1は、このエミッタ端子が接地され、そのゲート端子はゲート抵抗R1を介して電源V2に接続される。IGBT Q1は、このゲート端子に所定以上の電圧が付加されと、この電圧値に応じた値でコレクタ端子〜エミッタ端子間で電流を流すことでモータのコイルに供給する電流をコントロールする。なお、IGBT Q1のコレクタ端子およびエミッタ端子のうちの一方は、本発明の第１端子、他方は本発明の第２端子に相当する。
【００１６】
短絡保護回路SPは、過電流制限用トランジスタQ２と、抵抗R３と、抵抗(本発明の短絡保護用抵抗に相当)R4と、コンデンサC1と、を有する。
過電流制限用トランジスタQ２は、このコレクタ端子がIGBT Q1のゲート端子とゲート抵抗R1との間に接続され、そのエミッタ端子が並列に接続されたコンデンサC1および抵抗R4を介して接地される。一方、過電流制限用トランジスタQ2のベース端子は、IGBT Q1のセンサ端子に接続される。ここで、センサ端子は、IGBT Q1に設けられ、このコレクタ電流（主電流に相当）icに比例した電流が流れる電流検出用端子である。
【００１７】
IGBT Q1のセンサ端子と過電流制限用トランジスタQ2のベース端子との間は、抵抗R3を介して接地されるとともに、切替回路SCのコンパレータIC1の非反転入力端子に接続される。また、過電流制限用トランジスタQ２のコレクタ端子とIGBT Q1のゲート端子との間は、過電流閾値電圧設定回路TCの抵抗R6に接続され、過電流制限用トランジスタQ２のコレクタ端子とゲート抵抗R1との間は、ゲート電圧遮断用トランジスタQ3のコレクタ端子に接続される。なお、ゲート抵抗R1とIGBT Q1のゲート端子との間にはゲート電圧vgが、またIGBT Q1のセンサ端子と過電流制限用トランジスタQ2のベース端子との間はセンス電圧vsが発生する。
【００１８】
過電流保護回路OPを構成する過電流閾値電圧設定回路TCは、本発明の閾値変更回路に相当し、直列接続された抵抗R6および抵抗R7を有し、これらの抵抗R6、R7を介して過電流制限用トランジスタQ２のコレクタ端子およびIGBT Q1のゲート端子の間が接地される。抵抗R6、R7で分圧して得られた過電流閾値電圧vtは、切替回路SCのコンパレータIC1の反転入力端子に印加される。
【００１９】
同じく過電流保護回路OPを構成する切替回路SCは、ノイズ除去、ディレイ、およびラッチを行ってゲート電圧vgをゼロにするもので、コンパレータIC1と、ゲート電圧遮断用トランジスタQ3と、抵抗R2と、抵抗R5と、コンデンサC2と、SRフリップフロップIC2と、を有する。
コンパレータIC1は、上述のように非反転入力端子にはセンサ電圧（入力電圧）vsが、また反転入力端子には過電流閾値電圧（基準電圧）vtが印加され、センサ電圧vsが過電流閾値電圧vtを超えると出力端子からHighの判定信号（所定の電圧）を出力し、そうでない場合には出力端子からLowの判定信号（０ボルト）出力を出力する。
【００２０】
コンパレータIC1の出力端子は、抵抗R5を介してラッチ回路としてのSRフリップフロップIC2のセット端子（S端子）に接続される。このセット端子と抵抗R5との間は、ノイズ除去用のコンデンサC2を介して接地される。SRフリップフロップIC2は、この出力端子Qが抵抗R2を介してゲート電圧遮断用トランジスタQ3のベース端子に接続される。このゲート電圧遮断用トランジスタQ3は、このコレクタ端子がゲート抵抗R1および過電流制限用トランジスタQ２のコレクタ端子の間に接続されるとともに、エミッタ端子が接地される。抵抗R5とSRフリップフロップIC2のセット端子（S端子）との間には、フィルタ電圧vfが発生する。
【００２１】
以上のように構成された実施例１の半導体スイッチング素子駆動回路の作用につき、以下に図１〜図３を用いて説明する。
ここで、図２、３のタイム・チャートは短絡を発生させた（短絡スイッチSSをオンにすることでシミュレートする）場合のシミュレーション結果を示し、これらの図において、時刻t1はIGBT Q1をターン・オンした時刻を、時刻t2はインバータでのアーム短絡やモータでの短絡等が発生した時刻を、また時刻t3は過電流を検出しIGBT Q1のゲート端子への電力供給を遮断した時刻をそれぞれ示す。また期間TA（遅れ時間Tに相当）は、短絡保護回路SPが作動してから過電流を検知し、遅れ時間T後に過電流保護回路OPが作動するまでの期間を示す。なお、各タイム・チャートにあっては、IGBT Q1の閾値電圧Vthが低いものの場合、中程度のものの場合、高いものの場合のシミュレーション結果につき、それぞれ破線、一点鎖線、実線にて示してある。なお、図２、３の各タイム・チャートの縦軸は、それらの大きさをそれぞれ縮小・拡大して描いてあるので、これらのマス目の大きさを互いに比較するためのレベル値を記載してある。
【００２２】
また、図２の上のタイム・チャートにはゲート電圧vgの変化を、また同図中、真ん中のタイム・チャートにはセンス電圧vsの変化を、また同図中、下のタイム・チャートには過電流閾値電圧vtの変化を示してある。さらに、図３の上のタイム・チャートにはコレクタ電流icの変化を、また同図中、真ん中のタイム・チャートにはコレクタ電圧の変化を、また同図中、下のタイム・チャートにはフィルタ電圧の変化を示してある。
【００２３】
まず、時刻t1にIGBT Q1をターン・オンしてモータのコイルへの電力供給を開始する。短絡や過電流が発生しない通常のモータ駆動にあっては、周知の技術の場合と同様に、IGBT Q1のゲート電圧vgのPWMパルス幅をコントロールすることで、そのコレクタ〜エミッタ間、ひいてはモータのコイルに流れる電流を所望の大きさに変え、必要な駆動力を得る。
【００２４】
この状態では、図２に示すように、ターン・オンでゲート電圧vgは瞬時に立ち上がり、その後ほぼ一定値となる。このゲート電圧vgが立ち上がることでコレクタからエミッタへ電流が流れる結果、コレクタ電流icに比例したセンス電流が流れるので、このセンス電流と抵抗R3とで決まるIGBT Q1のセンス電圧vsも所定の大きさまで立ち上がり、その後ほぼ一定値を保つようになる。なお、シミュレーション結果からわかるように、立ち上がりにおいては、閾値電圧Vthを異ならせたIGBT Q1間できわめて小さな差はあるものの、ほとんど無視できる程度の差である。
【００２５】
一方、閾値電圧vtは、ゲート電圧vgが発生する時刻t1で立ち上がり、ゲート電圧vgを抵抗R6、R7で分圧した大きさ（R7・vg／（R6＋R7））となる。このときのセンス電圧vsは図２に示すように過電流閾値電圧vtより小さいため、切替回路SCのコンパレータIC1はLow出力であり、図３に示すように、フィルタ電圧vfも最低値（コンパレータIC1の出力特性に基づく誤差分やドリフト量などで小さな値）を保っている。この結果、過電流保護回路OPの切替回路SCは作動せず、ゲート電圧遮断用トランジスタQ3はオフ状態を保ち、ゲート端子側をグランドから遮断している。
【００２６】
また、センス電圧vsは同時に過電流制限用トランジスタQ２のベース端子にも加わるが、この値は小さく過電流制限用トランジスタQ２の閾値電圧よりも低いので、過電流制限用トランジスタQ２はこのコレクタ〜エミッタ間を遮断されたオフ状態を保つ結果、短絡保護回路SPは作動しない。したがって、IGBT Q1のゲート端子は、コンデンサC1と抵抗R4を介して接地されることなく、上記コイルへの電力供給作動を行い、モータを駆動する。
【００２７】
なお、図３に示すように、IGBT Q1にあっては、ターン・オン前には、コレクタ電流icは流れることないが、コレクタ電圧vcは、IGBT Q1ではもともとこのコレクタ側がエミッタ側より高い電圧に設定された構造となっているので、その分の値を示す。
しかしながら、時刻t1でのIGBT Q1へのゲート電圧vgの印加開始によりコレクタ〜エミッタ間にゲート電圧vgの大きさに応じたコレクタ電流（本発明の主電流に相当）が流れるようになるとコレクタ電流icは立ち上がり、その後所定の大きさを保つようになる。コレクタ電流icがエミッタに流れる（すなわち順方向バイアスがかかる）と、コレクタ電圧vcは最低値（ほぼ０ボルト近く）まで下がる。
【００２８】
この状態で、時刻t2にたとえばインバータのアーム短絡が生じたとする。この短絡状態のシミュレーションを行うため、図１の回路で短絡スイッチSSがオンにされる。
すると、時刻t2に、瞬時にコレクタ電流icが大きくなって過電流となる。このとき、センス電圧vsも大きく立ち上がり、短絡保護回路SPを作動させるようになる。
【００２９】
すなわち、上記過電流に応じて過電流制限用トランジスタQ２の閾値電圧より大きくなったセンサ電圧vsが、過電流制限用トランジスタQ２のベース端子へ印加されることにより、過電流制限用トランジスタQ２がオンとなって電流を流すことができる状態となる。この結果、IGBT Q1のゲート端子に印加される電流は、過電流制限用トランジスタQ２のコレクタ〜エミッタ間を、次いで抵抗R4を介しての接地側へ流れる。したがって、ゲート電圧vgの値は、ゲート電流とセンス電圧がバランスする所定電圧値まで急激に低下することになる。このようにゲート電圧をコントロールすることで、コレクタ電流icの増大を抑え、IGBT Q1を破壊から守ることになる。
【００３０】
なお、抵抗R4にはこれと並列にエミッタ〜グランド間にコンデンサC1が接続されて、高周波分をグランドへ素早く逃がすとともに、抵抗R４による所定電圧値の安定化を行う。
したがって、短絡保護回路SPは短絡が発生すると、瞬時にゲート電圧vgの大きさを制限する。
【００３１】
この短絡保護回路SPの作動中におけるゲート電圧vgの低下は、図２の上のタイム・チャートに破線の楕円で囲まれた領域に示すように、期間TAにあっては、IGBT Q1にこの閾値電圧Vthの値が低いものを用いるほど、低下させられたゲート電圧vgは、より小さな値となる。この場合、時刻t2前の場合とは異なり、閾値電圧Vthの値により、差にかなり幅がある（ばらつきが大きい）ことが分かる。
【００３２】
一方、過電流閾値電圧vtは、ゲート電圧vgを抵抗R6、R7で分圧した値でありゲート電圧vgの値に比例するので、期間TA内にあっては、図２の下のタイム・チャートの楕円の破線で示すように、ゲート電圧vgの値が低くなるほどより低くなる。また、この場合は、閾値電圧Vthが低いIGBTほど、過電流閾値電圧vtが小さくなり、この場合にも、それらの差にかなりの幅がある。
【００３３】
この過電流閾値電圧vtは、コンパレータIC1の反転入力端子に入力され、その非反転入力端子に入力されるセンサ電圧vsと大きさが比較される。
ここで、センサ電圧vsは、時刻t2で大きく立ちあがるが、図３の上のタイム・チャートに示すように、期間TA中、ゲート電圧vgの低下制限によりコレクタ電流icも、時刻t1〜時刻t2間のコレクタ電流よりは大きい値まで立ち下がり、この値に保たれる。この場合、閾値電圧Vthの低いものほど、コレクタ電流icは、時刻t2での立下りが遅れて最大値が大きくなるとともに、その後に落ち着く値がより大きくなり、これらの差の幅は、かなり大きいことが分かる。
なお、この期間TA中、コレクタ電圧vcは、ゲート電圧vgが上記値まで低下させられたため、時刻t1前のオフ状態と同じ程度まで上昇する。
【００３４】
期間TA中にあって、センス電圧vsの値は、図２で1.9〜3.9のレベルであり、1.3〜1.7レベルの過電流閾値電圧vtはセンス電圧vsより、確実に小さくなる。この結果、コンパレータIC1は、Highレベルの信号を出力し、抵抗R5を介してコンデンサC2とSRフリップフロップIC2のセット端子へ入力する。
このHighレベルの信号は、図３の下のタイム・チャートに示すように、時刻t2からコンデンサC2に充電されていくことでフィルタ電圧vfが徐々に上昇し、時刻t2から遅れ時間（いわゆるマスキング時間）T後の時刻t3に、その値がSRフリップフロップIC2のセット端子に論理値１に相当するフィルタ電圧vfを印加するようになる。なお、ここで、コンデンサC2は、ノイズ除去機能も発揮する。
【００３５】
このように時刻t3になって、SRフリップフロップIC2にセット入力端子へ論理値１相当のフィルタ電圧vfが入ると、出力端子Qから出力値１相当の出力電圧が出力される。この電圧は抵抗R2を介してゲート電圧遮断用トランジスタQ3のベース端子へ入力されて、これをオン状態にする。この結果、抵抗R1とIGBT Q1のゲート端子間を、ゲート電圧遮断用トランジスタQ3のコレクタ〜エミッタを介して接地し、ゲート電圧vgを０ボルトに低下する。
この結果、IGBT Q1は強制的にオフ状態にされ、コレクタ電流icもゼロとなり、IGBT Q1が過電流による破壊から保護される。
【００３６】
時刻t3の後、センス電圧vsが低下してコンパレータIC１の出力カがLowレベルとなるので、コンデンサC2に蓄えられていた電気は放出される。この結果、フィルタ電圧vfが下がっていき、SRフリップフロップIC2のセット端子へ入力値Lowとなるが、SRフリップフロップIC2はラッチ回路として機能し、その前の状態（出力論理値１）を保つので、ゲート電圧vgが再び上昇する恐れはない。
【００３７】
なお、図２のシミュレーション結果からわかるように、センス電圧vsは、閾値電圧Vthの高いIGBTほど小さくなるので、従来技術のように、過電流閾値電圧vtを一定のままにしておくと、センス電圧vsが過電流閾値電圧vtを超えることができず、この結果、コンパレータIC1が出力ゼロのままとなり、過電流保護回路OPが作動しなくなって、IGBT Q1が最終的に破壊してしまう恐れがあることが分かる。
しかしながら、実施例１の半導体スイッチング素子駆動回路にあっては、短絡発生で瞬時にゲート電圧vgの大きさを制限するとともに、これにより過電流閾値電圧vtの値を低下させるようにしたので、その遅れ時間T後の時刻t3に、センス電圧vsが必ず過電流閾値電圧vtを上回ることとなり、過電流保護回路OPが確実に作動するようになる。
【００３８】
次に、実施例１の半導体スイッチング素子駆動回路の効果を説明する。
実施例１の半導体スイッチング素子駆動回路では、過電流閾値電圧vtを、ゲート電圧vgを抵抗R6、R7で分圧して得るようにしたので、短絡保護回路SPの作動によるIGBT Q1のゲート電圧vgの大きさを制限するとともに、その後、このゲート電圧vgの低下に応じて過電流閾値電圧vtが低下するようにした。
したがって、コンパレータIC1が、センス電圧vs（主電流であるコレクト電流icに関係）と低下させた過電流閾値電圧vtとを比較して、過電流保護回路OPの切替回路SCの作動を決定するにあたって、閾値電圧Vthが異なるIGBTであっても、過電流時においてセンサ電圧vsが過電流閾値電圧vtを必ず上回るようにすることができ、この結果、過電流閾値電圧vtを確実に作動させて、ICBT Q１を破壊から保護することができる。
言い換えれば、短絡保護時の制限電流値を下げても確実に過電流保護回路を作動させることができるのでIGBT Q1等の半導体素子の熱耐量仕様（短時間に大電流が流れたとき発生する熱で壊れない能力）を引き下げることができる。これにより、半導体素子を小型化でき、またコストを下げることが可能となる。また、このための構成はわずかの変更・追加で済むため、コストアップや大型化を抑えることも可能となる。
【００３９】
［実施例２］
次に、本発明に係る実施例２の半導体スイッチング素子駆動回路について、図４〜６に基づき説明する。
図４に示すように、実施例２の半導体スイッチング素子駆動回路は、過電流保護回路OPの切替回路SCで用いるマスキング時間の設定回路が実施例１と異なる。
【００４０】
すなわち、過電流閾値設定回路TCでゲート電圧vgを抵抗R6、R7で分圧して得た過電流閾値電圧vtは、実施例１と同様に、第１コンパレータIC1の反転入力端子に印加されるほか、第１コンパレータIC1に並列配置した第２コンパレータIC3の非反転入力端子にも印加される。また、第１コンパレータIC1の非反転入力端子には実施例１と同様にセンサ電圧vsが印加されるが、第２コンパレータIC3の反転入力端子には電源V3から所定の電圧が印加される。ここで、第１コンパレータIC1と第２コンパレータIC3とは、それらの出力端子同士がそのまま接続されるオープン・コレクタ出力のOR回路を構成する。
【００４１】
第１コンパレータIC1と第２コンパレータIC3の出力端子は、抵抗R5に接続される。また、抵抗R5と上記両出力端子の間には、外付のプルアップ抵抗R8を介して電源V4が接続される。その他の構成は、実施例１と同じである。
【００４２】
上記のように構成した実施例２の半導体スイッチング素子駆動回路にあっては、第１コンパレータIC1および第２コンパレータIC3の出力とR５に印加される電圧は、以下のようになる。なお、以下の説明で出力レベルの添え字(＊)はコンパレータがオープン・コレクタ出力となっているので、その出力トランジスタがオフのとき、コンパレータ出力は抵抗R8によりHighレベルになることを意味する。抵抗R8へ印加される出力信号は、コンパレータの２出力がワイヤードORになっているので、第１、第２のコンパレータIC1、IC3の両出力がHighレベルの場合にはHigh レベルとなり、第１、第２のコンパレータIC1、IC3のいずれかの出力がLowレベルの場合にはLowレベルとなる。
【００４３】
すなわち、vt＜vsでvt＜V3であれば第１コンパレータIC1はHigh(＊)レベル、第２コンパレータIC3はLowレベルとなるので抵抗R8に印加される出力信号はLowレベルとなる。また、V3＜vt＜vsであれば、第１、第２のコンパレータIC1、IC3のいずれもHigh（＊）レベルとなるので、抵抗R8に印加される出力信号はHighレベルとなる。また、V3<vtでvs＜vtであれば、第１コンパレータIC1はLowレベル、第２コンパレータIC3はHigh（＊）レベルとなるので、抵抗R8に印加される出力信号はLowレベルとなる。
【００４４】
したがって、センス電圧vs、過電流閾値電圧vtがゼロ付近であるときには、第１コンパレータIC1の出力信号が不安定になる恐れがあるものの、上記回路にて確実にLowレベルとすることができる。この出力信号は、抵抗R8とコンデンサC2とに印加される結果、ゲート電圧vgがゼロ付近の領域では、抵抗R8とコンデンサC2によりフィルタ電圧vfの立ち上がりが抑えられてマスキングされ、この結果、SRフリップフロップIC2のセット入力端子SにはLowレベルしか入力されないことになる。
【００４５】
図５、６は実施例１の図２、図３に対応するもので、ここでも図４のすべてのタイム・チャートおよび図５の上中のタイム・チャートは、実施例１の図２、３の対応タイム・チャートと同様となるが、図６の下のタイム・チャートが実施例１のものと異なる。
すなわち、同図の下のタイム・チャートに示されるように、IGBT Q1がオフ状態となるゲート電圧が０ボルト付近では、同図中左側の破線の楕円で囲んだ領域(時刻t1より前および時刻t3以降)で第１コンパレータIC1には入力がどちらも０ボルト付近となり、図３の下のタイム・チャートに示したように不安定な電圧が生じることが回避されていることが分かる。なお、時刻t1から時刻t2までの区間もゲート電圧vgが所定の大きさを有しており、かつセンス電圧vsが過電流閾値電圧vtより小さいので、同じくLowとなっている。
【００４６】
したがって、実施例２の半導体スイッチング素子駆動回路にあっては、実施例１の効果に加え、以下の効果を有する。すなわち、IGBT Q1のゲート電圧vgが０ボルト付近であっても、オープン・コレクタ出力の第１、第２コンパレータIC1、IC2により、フィルタ電圧vfをLowに固定させてマスキングすることで、ゲート電圧vfがゼロ付近にあるときでも、第１コンパレータIC1を安定に保つことができる。
【００４７】
［実施例３］
次に、本発明に係る実施例３の半導体スイッチング素子駆動回路について、図７〜９に基づき説明する。
図７に示すように、実施例３の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCが実施例１と異なる。
【００４８】
すなわち、実施例３の半導体スイッチング素子駆動回路では、直列配置した抵抗R6と抵抗R7の接続点を第４コンパレータIC4の非反転入力端子に接続し、また反転入力端子には電源V5を接続して所定電圧を印加する。第４コンパレータIC4の出力端子は、直列配置した抵抗R9と抵抗R10の接続点に接続する。抵抗R10の他端側は接地し、抵抗R９の他端側は抵抗R8を介して電源V6に接続する。抵抗R8と抵抗R9との接続点は、第１コンパレータIC1の反転入力端子に接続し、過電流閾値電圧vtを印加する。第１コンパレータIC1の非反転入力端子には、センサ電圧vsを印加する。その他の構成は、実施例１と同様である。
【００４９】
実施例３の半導体スイッチング素子駆動回路にあっては、ゲート電圧vgを抵抗R6、R７で分圧した電圧（実施例１では過電流閾値電圧に相当）がゲート電圧の大きさに応じて上下するので、この値が電源V5の電圧より高いとHigh出力電圧を、逆に低いとLow出力電圧を抵抗R9、R10間に出力する。
したがって、抵抗R8、R9間で発生する過電流閾値電圧vtは、電源V6と第３コンパレータIC4の出力電圧との差電圧を上記抵抗R8、R9で分圧した値となる。コンパレータIC4の出力がHighのときは、Highの電圧と電源V6の電圧との差を抵抗R8、R9によって分圧した値が過電流閾値電圧vtになり、コンパレータIC4の出力がLowのときは、Low電圧と電源V6の電圧との差を抵抗R8、R9によって分圧した値が過電流閾値電圧vtとなる。すなわち、過電流閾値電圧vtは、ゲート電圧vgのばらつきの影響を受けない。
【００５０】
なお、図８、９は実施例１の図２、図３に対応するもので、図８の上中のタイム・チャートおよび図９のすべてのタイム・チャートは、実施例１の図２、３の対応タイム・チャートと同様となるが、図８の下のタイム・チャートが実施例１のものと異なる。
すなわち、同タイム・チャートに示されるように破線の楕円で示されるように期間TA内では、実施例１の場合に比べてそのばらつきを抑えられている。
【００５１】
以上のように、実施例３の半導体スイッチング素子駆動回路にあっては、実施例１の効果に加え、以下の効果を有する。すなわち、ゲート電圧vgの大きさに応じてHigh、Low出力する第３コンパレータIC4を設け、この出力と電源V6の電圧との差電圧を抵抗R8、R9で分圧して過電流閾値電圧vtを得るようにした。したがって、過電流閾値電圧vtが、電源V6と、コンパレータIC4の電源電圧と、抵抗R8、R9、R10によって決まる値であることから、半導体スイッチング素子の特性によってばらつくゲート電圧vgの影響を受けることがなく、安定した値とすることができる。
【００５２】
［実施例４］
次に、本発明に係る実施例４の半導体スイッチング素子駆動回路について、図１０〜１２に基づき説明する。
図１０に示すように、実施例４の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCが実施例３と異なる。
【００５３】
すなわち、実施例４の半導体スイッチング素子駆動回路では、第４コンパレータIC5の非反転入力端子は、実施例３と同様に抵抗R6と抵抗R7との接合点に接続されるが、その反転入力端子は実施例３と異なり、電源V2とグランドの間に直列配置された抵抗R11と抵抗R12の接合点が接続される。他の構成は、実施例３と同じである。
【００５４】
なお、図１１、１２は実施例１の図２、図３に対応するもので、図１１の上中のタイム・チャートおよび図１２のすべてのタイム・チャートは、実施例１の図２、３の対応タイム・チャートと同様となるが、図１１の下のタイム・チャートが実施例１のものと異なる。
【００５５】
図１１の上のタイム・チャートに示されているように、短絡保護状態にあっては、ゲートがオン状態であるにもかかわらず、過電流制限用トランジスタQ２によりIGBT Q1のゲート端子側の電圧が強制的に引き下げられる。その電位差はゲート抵抗R1にかかるため、この前後に電位差が生じることになる。すなわち、第４コンパレータでゲート電圧vgの抵抗R６、R７の分圧されたゲート側電圧と、電源V2の抵抗R11とR12とで分圧された電源側電圧とを比べ、ゲート側電圧が電源側電圧より高くなったらHigh信号を、また逆に小さくなったら、Low信号を出力する。
【００５６】
したがって、過電流閾値電圧vtは、実施例３と同様に、破線による左側の楕円で示すように、IGBT Q1がターン・オンされたとき、誤作動により図のように過電流閾値電圧vtが変化するが、これはノイズ除去することが可能であるので問題ない。
したがって、実施例４の半導体スイッチング素子駆動回路にあっても、実施例３の効果と同じ効果を得ることができる。
さらに、実施例４では、短絡保護回路が作動しているか否か、すなわち、ゲート電圧vgが変動したか否かを判断する第４コンパレータの２つの入力を、電源V2の変動に比例して変動する値とすることができ、電源V2の変動によって判断が変わってしまうことを防ぐことが可能となる。
【００５７】
［実施例５］
次に、本発明に係る実施例５の半導体スイッチング素子駆動回路について、図１３〜１５に基づき説明する。
図１３に示すように、実施例５の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCが実施例３と異なる。
【００５８】
すなわち、実施例５の半導体スイッチング素子駆動回路では、第５コンパレータIC6の非反転入力端子には、電源V7が接続され、反転入力端子には、IGBT Q1のコレクタ端子と接地との間に順に直列配置した抵抗R13、R14、R15と抵抗R16の接続点が接続される。その他は、実施例３と同じである。
【００５９】
なお、図１４、１５は実施例１の図２、図３に対応するもので、図１４の上中のタイム・チャートおよび図１５のすべてのタイム・チャートは、実施例１の図２、３の対応タイム・チャートと同様となるが、図１１の下のタイム・チャートが実施例１のものと異なる。
【００６０】
短絡状態のIGBT Q1では、大きな短絡電流が流れ、かつコレクタ電圧が高い状態、いわゆる活性領域の動作状態となっている。
そこで、実施例５では、第５コンパレータIC6で、検出したコレクタ電圧vcを抵抗R13、R14、R15と抵抗R16とで分圧したコレクタ側電圧と、電源V7の電圧とを比較し、コレクタ側電圧が電源V7の電圧より高ければLow信号を出力し、逆であればHigh信号を出力する。後は、実施例３の場合と同じように、過電流の判定が行われる。
したがって、実施例５の半導体スイッチング素子駆動回路にあっても、実施例３と同様の効果を得ることができる。
さらに、実施例５では、実施例３が半導体スイッチング素子の特性によって変動してしまうゲート電圧vgを見ているのに対して、半導体スイッチング素子の特性による変動の少ないコレクタ電圧を見ることにより、より正確に短期保護回路が動作しているか否かを判断することができる。
【００６１】
［実施例６］
次に、本発明に係る実施例６の半導体スイッチング素子駆動回路について、図１６に基づき説明する。
図１６に示すように、実施例６の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCが実施例３と異なる。
【００６２】
すなわち、実施例６の半導体スイッチング素子駆動回路では、IGBT Q1の温度を検出するオン・チップ温度センサST（本発明の温度検出手段に相当）をIGBT Q1に設ける。このオン・チップ温度センサSTは、IGBT Q1の近くに設定したダイオードD2を有し、このカソードを接地し、アノードに電源VSを接続して構成する。アノードと電源VSの間は、第６コンパレータIC7の非反転入力端子に接続し、その反転入力端子には電源V8を接続する。その他の構成は、実施例３と同じである。
【００６３】
短絡でIGBT Q1の温度が上昇すると、高温になったダイオードD2を通じてグランドへ流れる電流が増大し、第６コンパレータIC7の非反転入力端子に印加される電圧は小さくなる。この結果、電源V8の電圧を下回ると、第６コンパレータIC7はLow信号を出すようになって、実施例３の場合と同様に、過電流閾値電圧vtが大きく低下するのを防ぐ。
したがって、実施例６の半導体スイッチング素子駆動回路にあっても、実施例３と同様の効果を得ることができる。
さらに、実施例６では、通常使われることの多い温度センサを兼用できるというメリットがある。
【００６４】
［実施例７］
次に、本発明に係る実施例７の半導体スイッチング素子駆動回路について、図１７〜１９に基づき説明する。
図１７に示すように、実施例５の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCで用いる抵抗を無くして、短絡保護回路を利用して過電流閾値電圧を低下させるようにした点が実施例３と異なる。
【００６５】
すなわち、第７コンパレータIC8の反転入力端子は、過電流制限用トランジスタQ2のエミッタと抵抗R4との間を接続し、その非反転入力端子には電源V9を接続する。また、その出力端子は、抵抗R9と抵抗R10の間に接続する。その他の構成は、実施例３と同じである。
【００６６】
短絡状態では、ゲート電圧遮断トランジスタ Q２がオン状態となることから、抵抗R4には電流が流れる結果、ゲート電圧遮断用トランジスタQ2のエミッタと抵抗R4との間の電位が上昇する。すると、第７コンパレータIC8は、Low出力となって、実施例３と同様に、過電流閾値電圧Vtの低下を抑える。
したがって、実施例７の半導体スイッチング素子駆動回路にあっても、実施例３と同様の効果を得ることができる。
また、使う抵抗の数を少なくすることができる。
【００６７】
以上、本発明を上記各実施例に基づき説明してきたが、本発明はこれらの実施例に限られず、本発明の要旨を逸脱しない範囲で設計変更等があった場合でも、本発明に含まれる。
【００６８】
たとえば、半導体スイッチング素子が接続される負荷は、上記実施例では電気モータとしたが、これに限られることはない。
また、トランジスタやIGBTは、上記実施例のタイプに限られない。
また、SRフリップフロップはラッチ回路であればよく、フリップフロップに限られない。
【符号の説明】
【００６９】
Q１ 半導体スイッチング素子（IGBT）
Q2 過電流制限用トランジスタ
Q3 ゲート電圧遮断用トランジスタ
IC1 第１コンパレータ
IC2 ＳＲフリップフロップ
IC3 第２コンパレータ
IC4 第３コンパレータ
IC5 第４コンパレータ
IC6 第５コンパレータ
IC7 第６コンパレータ
V1〜V9、VS 電源
L1 コイル
C1 〜C2 コンデンサ
D1、D2 ダイオード
SP 短絡保護回路
OP 過電流保護回路
TC 過電流閾値電圧設定回路（閾値変更回路）
SC 切替回路
SS 短絡スイッチ
ST オン・チップ温度センサ（温度検出手段）
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を駆動するにあたって、この素子の端子間に過電流が流れた場合やモータ等の負荷が短絡状態になった場合に素子が破壊されるのを防止できるようにした半導体スイッチング素子駆動回路に関する。
【背景技術】
【０００２】
従来の半導体スイッチング素子駆動回路としては、特許文献１に記載のものが知られている。この半導体スイッチング素子駆動回路は、ゲート端子への電圧の印加により第1端子と第２端子との間に主電流を流す半導体スイッチング素子と、主電流が所定時間以上の間、所定値（第１閾値）を超える過電流となる場合に、主電流を第１の傾斜で低下させ、その後、さらに急な第２の傾斜で低下させる過電流保護回路と、短絡故障時に、主電流が上記所定時間よりも短時間で上記過電流よりもさらに大きな過電流値（第２閾値）を超える場合に半導体スイッチング素子のゲート端子のゲート端子の電圧を瞬時に低減させる過電流制限回路（短絡保護回路）と、を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４３５６２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の従来の半導体スイッチング素子駆動回路にあっては、過電流保護回路の信頼性を確保しようとすると、以下で説明するように、製品サイズや製品コストに問題が生じる。
【０００５】
すなわち、上記従来の半導体スイッチング素子駆動回路にあっては、過電流保護回路と過電流制限回路とは、監視する対象がいずれも電流値であり、過電流保護回路で用いる第１閾値が過電流制限回路で用いる第２閾値より小さく設定される分、誤作動を生じる虞が高くなるので、遅延回路を設けていわゆるマスキング時間を設けるようにしてある。
このような半導体スイッチング素子駆動回路では、主電流が第２閾値を超え過電流制限回路が作動して短絡保護状態となると、主電流が抑制される。この結果、主電流が抑えられて第１閾値を下回るようになると、過電流保護回路が作動せず、電流は完全に遮断されなくなる。そこで、短絡保護時の主電流の抑制レベルの範囲と、過電流保護回路の過電流検知レベル（第１閾値）とが重なることがないように、これらの値にマージンを確保するようにしなければならない。
【０００６】
ここで、上記マージンを設定するにあたっては、短絡保護の電流抑制レベルの最大値を半導体スイッチング素子の破壊耐量の最大値に設定する第１の方法、短絡保護の電流抑制レベルの範囲を半導体スイッチング素子のゲート電圧のばらつきに合わせて制限する第２の方法、過電流検知のための第１閾値の範囲を半導体スイッチング素子のコレクタ−エミッタ間電圧値のばらつきに合わせて制限する第３の方法、第１閾値の範囲の半導体スイッチング素子の温度による変動分をキャンセルする補正回路を追加する第４の方法がある。
【０００７】
しかしながら、上記第１の方法はチップ・サイズの大型化に影響し、上記第２の方法および上記第３の方法は製品の歩留りに影響し、上記第４の方法は高コスト化およびサイズ大型化に影響し、それぞれ問題となる。
【０００８】
本発明は、上記問題に着目してなされたもので、その目的とするところは、高コスト化およびサイズ大型化をできるだけ抑制しながら、短絡保護回路が制限する電流値がばらついても、過電流保護回路を確実に作動させることができるようにした半導体スイッチング素子駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
この目的のため、請求項１に記載の本発明による半導体スイッチング素子駆動回路は、
ゲート端子への電圧の印加により第1端子および第２端子間に主電流を流す半導体スイッチング素子と、
主電流の大きさに比例する電流値または電圧値が閾値を超えたとき、主電流が所定時間の間、所定の電流値を超える過電流となったと判断して主電流を低下させる過電流保護回路と、
主電流が前記所定時間より短時間で前記過電流よりさらに大きい過電流となる場合に、ゲート端子に印加するゲート電圧を過電流保護回路による主電流の低下よりも早く低下させる短絡保護回路と、
を備えた半導体スイッチング素子駆動回路において、
短絡保護回路の主電流の低下作動時に前記閾値を小さくする閾値変更回路を有する、
ことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体スイッチング素子駆動回路にあっては、短絡保護回路の主電流の低下作動時に閾値を小さくする閾値変更回路を有するので、高コスト化およびサイズ大型化を抑制しながら、短絡保護回路が制限する電流値にばらつきがあっても、過電流保護回路を作動させ、半導体スイッチング素子の破壊を確実に防ぐことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図２】実施例１の半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図３】実施例１の半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図４】本発明の実施例２に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図５】実施例２に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図６】実施例２に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図７】本発明の実施例３に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図８】実施例３に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図９】実施例３に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図１０】本発明の実施例４に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図１１】実施例４に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図１２】実施例４に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図１３】本発明の実施例５に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図１４】実施例５に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図１５】実施例５に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【図１６】本発明の実施例６に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図１７】本発明の実施例７に係る半導体スイッチング素子駆動回路の回路構成を示す図である。
【図１８】実施例７に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、ゲート電圧、センス電圧、過電流閾値電圧の作動特性の例をタイム・チャートで示した図である。
【図１９】実施例７に係る半導体スイッチング素子駆動回路において、短絡が発生した前後での、コレクタ電流、コレクタ電圧、フィルタ電圧の作動特性の例をタイム・チャートで示した図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、図面に示す実施例に基づき詳細に説明する。なお、各実施例間で同じ構成部品や構成部分には同じ番号を付し、それらの重複する説明は省略する。
【００１３】
［実施例１］
まず、実施例１の半導体スイッチング素子駆動回路の全体構成を説明する。
半導体スイッチング素子駆動回路は、たとえば、電気自動車を駆動するモータ駆動回路に用いられ、たとえば三相交流モータを用いてこの各々のコイルへ電力を供給する公知の技術が用いられる。実施例１の半導体スイッチング素子駆動回路は、図１に示すように、モータのコイルおよびインバータからなる回路MCと、短絡保護回路SPと、過電流閾値電圧設定回路TCおよび切替回路SCが設けられた過電流保護回路OPと、を有する。なお、図１の回路MCでは、シミュレーション用として、モータの一部とインバータの回路の一部を用いているが、本質的には変わらない。
【００１４】
モータのコイルを表すコイルL1と、これに並列に接続された帰還ダイオードD1と、半導体スイッチング素子としての絶縁ゲートバイポーラ型トランジスタ（Insulated Gate Bipolar Transistor: IGBT）Q1と、を備える。モータには電源V1から電力が供給可能である。なお、実施例１の半導体スイッチング素子駆動回路の特性をシミュレーションで調べることができるようにするため、コイルL1と帰還ダイオードD1の両端間を故意に短絡（ショート）させることが可能な短絡スイッチSSが設けられているが、実際の電気自動車では不要であることは言うまでもない。
【００１５】
コイルL1と帰還ダイオードD1の電源V1とは反対側の端子には、IGBT Q1のコレクタ端子が接続される。IGBT Q1は、このエミッタ端子が接地され、そのゲート端子はゲート抵抗R1を介して電源V2に接続される。IGBT Q1は、このゲート端子に所定以上の電圧が付加されと、この電圧値に応じた値でコレクタ端子〜エミッタ端子間で電流を流すことでモータのコイルに供給する電流をコントロールする。なお、IGBT Q1のコレクタ端子およびエミッタ端子のうちの一方は、本発明の第１端子、他方は本発明の第２端子に相当する。
【００１６】
短絡保護回路SPは、過電流制限用トランジスタQ２と、抵抗R３と、抵抗(本発明の短絡保護用抵抗に相当)R4と、コンデンサC1と、を有する。
過電流制限用トランジスタQ２は、このコレクタ端子がIGBT Q1のゲート端子とゲート抵抗R1との間に接続され、そのエミッタ端子が並列に接続されたコンデンサC1および抵抗R4を介して接地される。一方、過電流制限用トランジスタQ2のベース端子は、IGBT Q1のセンサ端子に接続される。ここで、センサ端子は、IGBT Q1に設けられ、このコレクタ電流（主電流に相当）icに比例した電流が流れる電流検出用端子である。
【００１７】
IGBT Q1のセンサ端子と過電流制限用トランジスタQ2のベース端子との間は、抵抗R3を介して接地されるとともに、切替回路SCのコンパレータIC1の非反転入力端子に接続される。また、過電流制限用トランジスタQ２のコレクタ端子とIGBT Q1のゲート端子との間は、過電流閾値電圧設定回路TCの抵抗R6に接続され、過電流制限用トランジスタQ２のコレクタ端子とゲート抵抗R1との間は、ゲート電圧遮断用トランジスタQ3のコレクタ端子に接続される。なお、ゲート抵抗R1とIGBT Q1のゲート端子との間にはゲート電圧vgが、またIGBT Q1のセンサ端子と過電流制限用トランジスタQ2のベース端子との間はセンス電圧vsが発生する。
【００１８】
過電流保護回路OPを構成する過電流閾値電圧設定回路TCは、本発明の閾値変更回路に相当し、直列接続された抵抗R6および抵抗R7を有し、これらの抵抗R6、R7を介して過電流制限用トランジスタQ２のコレクタ端子およびIGBT Q1のゲート端子の間が接地される。抵抗R6、R7で分圧して得られた過電流閾値電圧vtは、切替回路SCのコンパレータIC1の反転入力端子に印加される。
【００１９】
同じく過電流保護回路OPを構成する切替回路SCは、ノイズ除去、ディレイ、およびラッチを行ってゲート電圧vgをゼロにするもので、コンパレータIC1と、ゲート電圧遮断用トランジスタQ3と、抵抗R2と、抵抗R5と、コンデンサC2と、SRフリップフロップIC2と、を有する。
コンパレータIC1は、上述のように非反転入力端子にはセンサ電圧（入力電圧）vsが、また反転入力端子には過電流閾値電圧（基準電圧）vtが印加され、センサ電圧vsが過電流閾値電圧vtを超えると出力端子からHighの判定信号（所定の電圧）を出力し、そうでない場合には出力端子からLowの判定信号（０ボルト）出力を出力する。
【００２０】
コンパレータIC1の出力端子は、抵抗R5を介してラッチ回路としてのSRフリップフロップIC2のセット端子（S端子）に接続される。このセット端子と抵抗R5との間は、ノイズ除去用のコンデンサC2を介して接地される。SRフリップフロップIC2は、この出力端子Qが抵抗R2を介してゲート電圧遮断用トランジスタQ3のベース端子に接続される。このゲート電圧遮断用トランジスタQ3は、このコレクタ端子がゲート抵抗R1および過電流制限用トランジスタQ２のコレクタ端子の間に接続されるとともに、エミッタ端子が接地される。抵抗R5とSRフリップフロップIC2のセット端子（S端子）との間には、フィルタ電圧vfが発生する。
【００２１】
以上のように構成された実施例１の半導体スイッチング素子駆動回路の作用につき、以下に図１〜図３を用いて説明する。
ここで、図２、３のタイム・チャートは短絡を発生させた（短絡スイッチSSをオンにすることでシミュレートする）場合のシミュレーション結果を示し、これらの図において、時刻t1はIGBT Q1をターン・オンした時刻を、時刻t2はインバータでのアーム短絡やモータでの短絡等が発生した時刻を、また時刻t3は過電流を検出しIGBT Q1のゲート端子への電力供給を遮断した時刻をそれぞれ示す。また期間TA（遅れ時間Tに相当）は、短絡保護回路SPが作動してから過電流を検知し、遅れ時間T後に過電流保護回路OPが作動するまでの期間を示す。なお、各タイム・チャートにあっては、IGBT Q1の閾値電圧Vthが低いものの場合、中程度のものの場合、高いものの場合のシミュレーション結果につき、それぞれ破線、一点鎖線、実線にて示してある。なお、図２、３の各タイム・チャートの縦軸は、それらの大きさをそれぞれ縮小・拡大して描いてあるので、これらのマス目の大きさを互いに比較するためのレベル値を記載してある。
【００２２】
また、図２の上のタイム・チャートにはゲート電圧vgの変化を、また同図中、真ん中のタイム・チャートにはセンス電圧vsの変化を、また同図中、下のタイム・チャートには過電流閾値電圧vtの変化を示してある。さらに、図３の上のタイム・チャートにはコレクタ電流icの変化を、また同図中、真ん中のタイム・チャートにはコレクタ電圧の変化を、また同図中、下のタイム・チャートにはフィルタ電圧の変化を示してある。
【００２３】
まず、時刻t1にIGBT Q1をターン・オンしてモータのコイルへの電力供給を開始する。短絡や過電流が発生しない通常のモータ駆動にあっては、周知の技術の場合と同様に、IGBT Q1のゲート電圧vgのPWMパルス幅をコントロールすることで、そのコレクタ〜エミッタ間、ひいてはモータのコイルに流れる電流を所望の大きさに変え、必要な駆動力を得る。
【００２４】
この状態では、図２に示すように、ターン・オンでゲート電圧vgは瞬時に立ち上がり、その後ほぼ一定値となる。このゲート電圧vgが立ち上がることでコレクタからエミッタへ電流が流れる結果、コレクタ電流icに比例したセンス電流が流れるので、このセンス電流と抵抗R3とで決まるIGBT Q1のセンス電圧vsも所定の大きさまで立ち上がり、その後ほぼ一定値を保つようになる。なお、シミュレーション結果からわかるように、立ち上がりにおいては、閾値電圧Vthを異ならせたIGBT Q1間できわめて小さな差はあるものの、ほとんど無視できる程度の差である。
【００２５】
一方、閾値電圧vtは、ゲート電圧vgが発生する時刻t1で立ち上がり、ゲート電圧vgを抵抗R6、R7で分圧した大きさ（R7・vg／（R6＋R7））となる。このときのセンス電圧vsは図２に示すように過電流閾値電圧vtより小さいため、切替回路SCのコンパレータIC1はLow出力であり、図３に示すように、フィルタ電圧vfも最低値（コンパレータIC1の出力特性に基づく誤差分やドリフト量などで小さな値）を保っている。この結果、過電流保護回路OPの切替回路SCは作動せず、ゲート電圧遮断用トランジスタQ3はオフ状態を保ち、ゲート端子側をグランドから遮断している。
【００２６】
また、センス電圧vsは同時に過電流制限用トランジスタQ２のベース端子にも加わるが、この値は小さく過電流制限用トランジスタQ２の閾値電圧よりも低いので、過電流制限用トランジスタQ２はこのコレクタ〜エミッタ間を遮断されたオフ状態を保つ結果、短絡保護回路SPは作動しない。したがって、IGBT Q1のゲート端子は、コンデンサC1と抵抗R4を介して接地されることなく、上記コイルへの電力供給作動を行い、モータを駆動する。
【００２７】
なお、図３に示すように、IGBT Q1にあっては、ターン・オン前には、コレクタ電流icは流れることないが、コレクタ電圧vcは、IGBT Q1ではもともとこのコレクタ側がエミッタ側より高い電圧に設定された構造となっているので、その分の値を示す。
しかしながら、時刻t1でのIGBT Q1へのゲート電圧vgの印加開始によりコレクタ〜エミッタ間にゲート電圧vgの大きさに応じたコレクタ電流（本発明の主電流に相当）が流れるようになるとコレクタ電流icは立ち上がり、その後所定の大きさを保つようになる。コレクタ電流icがエミッタに流れる（すなわち順方向バイアスがかかる）と、コレクタ電圧vcは最低値（ほぼ０ボルト近く）まで下がる。
【００２８】
この状態で、時刻t2にたとえばインバータのアーム短絡が生じたとする。この短絡状態のシミュレーションを行うため、図１の回路で短絡スイッチSSがオンにされる。
すると、時刻t2に、瞬時にコレクタ電流icが大きくなって過電流となる。このとき、センス電圧vsも大きく立ち上がり、短絡保護回路SPを作動させるようになる。
【００２９】
すなわち、上記過電流に応じて過電流制限用トランジスタQ２の閾値電圧より大きくなったセンサ電圧vsが、過電流制限用トランジスタQ２のベース端子へ印加されることにより、過電流制限用トランジスタQ２がオンとなって電流を流すことができる状態となる。この結果、IGBT Q1のゲート端子に印加される電流は、過電流制限用トランジスタQ２のコレクタ〜エミッタ間を、次いで抵抗R4を介しての接地側へ流れる。したがって、ゲート電圧vgの値は、ゲート電流とセンス電圧がバランスする所定電圧値まで急激に低下することになる。このようにゲート電圧をコントロールすることで、コレクタ電流icの増大を抑え、IGBT Q1を破壊から守ることになる。
【００３０】
なお、抵抗R4にはこれと並列にエミッタ〜グランド間にコンデンサC1が接続されて、高周波分をグランドへ素早く逃がすとともに、抵抗R４による所定電圧値の安定化を行う。
したがって、短絡保護回路SPは短絡が発生すると、瞬時にゲート電圧vgの大きさを制限する。
【００３１】
この短絡保護回路SPの作動中におけるゲート電圧vgの低下は、図２の上のタイム・チャートに破線の楕円で囲まれた領域に示すように、期間TAにあっては、IGBT Q1にこの閾値電圧Vthの値が低いものを用いるほど、低下させられたゲート電圧vgは、より小さな値となる。この場合、時刻t2前の場合とは異なり、閾値電圧Vthの値により、差にかなり幅がある（ばらつきが大きい）ことが分かる。
【００３２】
一方、過電流閾値電圧vtは、ゲート電圧vgを抵抗R6、R7で分圧した値でありゲート電圧vgの値に比例するので、期間TA内にあっては、図２の下のタイム・チャートの楕円の破線で示すように、ゲート電圧vgの値が低くなるほどより低くなる。また、この場合は、閾値電圧Vthが低いIGBTほど、過電流閾値電圧vtが小さくなり、この場合にも、それらの差にかなりの幅がある。
【００３３】
この過電流閾値電圧vtは、コンパレータIC1の反転入力端子に入力され、その非反転入力端子に入力されるセンサ電圧vsと大きさが比較される。
ここで、センサ電圧vsは、時刻t2で大きく立ちあがるが、図３の上のタイム・チャートに示すように、期間TA中、ゲート電圧vgの低下制限によりコレクタ電流icも、時刻t1〜時刻t2間のコレクタ電流よりは大きい値まで立ち下がり、この値に保たれる。この場合、閾値電圧Vthの低いものほど、コレクタ電流icは、時刻t2での立下りが遅れて最大値が大きくなるとともに、その後に落ち着く値がより大きくなり、これらの差の幅は、かなり大きいことが分かる。
なお、この期間TA中、コレクタ電圧vcは、ゲート電圧vgが上記値まで低下させられたため、時刻t1前のオフ状態と同じ程度まで上昇する。
【００３４】
期間TA中にあって、センス電圧vsの値は、図２で1.9〜3.9のレベルであり、1.3〜1.7レベルの過電流閾値電圧vtはセンス電圧vsより、確実に小さくなる。この結果、コンパレータIC1は、Highレベルの信号を出力し、抵抗R5を介してコンデンサC2とSRフリップフロップIC2のセット端子へ入力する。
このHighレベルの信号は、図３の下のタイム・チャートに示すように、時刻t2からコンデンサC2に充電されていくことでフィルタ電圧vfが徐々に上昇し、時刻t2から遅れ時間（いわゆるマスキング時間）T後の時刻t3に、その値がSRフリップフロップIC2のセット端子に論理値１に相当するフィルタ電圧vfを印加するようになる。なお、ここで、コンデンサC2は、ノイズ除去機能も発揮する。
【００３５】
このように時刻t3になって、SRフリップフロップIC2にセット入力端子へ論理値１相当のフィルタ電圧vfが入ると、出力端子Qから出力値１相当の出力電圧が出力される。この電圧は抵抗R2を介してゲート電圧遮断用トランジスタQ3のベース端子へ入力されて、これをオン状態にする。この結果、抵抗R1とIGBT Q1のゲート端子間を、ゲート電圧遮断用トランジスタQ3のコレクタ〜エミッタを介して接地し、ゲート電圧vgを０ボルトに低下する。
この結果、IGBT Q1は強制的にオフ状態にされ、コレクタ電流icもゼロとなり、IGBT Q1が過電流による破壊から保護される。
【００３６】
時刻t3の後、センス電圧vsが低下してコンパレータIC１の出力カがLowレベルとなるので、コンデンサC2に蓄えられていた電気は放出される。この結果、フィルタ電圧vfが下がっていき、SRフリップフロップIC2のセット端子へ入力値Lowとなるが、SRフリップフロップIC2はラッチ回路として機能し、その前の状態（出力論理値１）を保つので、ゲート電圧vgが再び上昇する恐れはない。
【００３７】
なお、図２のシミュレーション結果からわかるように、センス電圧vsは、閾値電圧Vthの高いIGBTほど小さくなるので、従来技術のように、過電流閾値電圧vtを一定のままにしておくと、センス電圧vsが過電流閾値電圧vtを超えることができず、この結果、コンパレータIC1が出力ゼロのままとなり、過電流保護回路OPが作動しなくなって、IGBT Q1が最終的に破壊してしまう恐れがあることが分かる。
しかしながら、実施例１の半導体スイッチング素子駆動回路にあっては、短絡発生で瞬時にゲート電圧vgの大きさを制限するとともに、これにより過電流閾値電圧vtの値を低下させるようにしたので、その遅れ時間T後の時刻t3に、センス電圧vsが必ず過電流閾値電圧vtを上回ることとなり、過電流保護回路OPが確実に作動するようになる。
【００３８】
次に、実施例１の半導体スイッチング素子駆動回路の効果を説明する。
実施例１の半導体スイッチング素子駆動回路では、過電流閾値電圧vtを、ゲート電圧vgを抵抗R6、R7で分圧して得るようにしたので、短絡保護回路SPの作動によるIGBT Q1のゲート電圧vgの大きさを制限するとともに、その後、このゲート電圧vgの低下に応じて過電流閾値電圧vtが低下するようにした。
したがって、コンパレータIC1が、センス電圧vs（主電流であるコレクト電流icに関係）と低下させた過電流閾値電圧vtとを比較して、過電流保護回路OPの切替回路SCの作動を決定するにあたって、閾値電圧Vthが異なるIGBTであっても、過電流時においてセンサ電圧vsが過電流閾値電圧vtを必ず上回るようにすることができ、この結果、過電流閾値電圧vtを確実に作動させて、ICBT Q１を破壊から保護することができる。
言い換えれば、短絡保護時の制限電流値を下げても確実に過電流保護回路を作動させることができるのでIGBT Q1等の半導体素子の熱耐量仕様（短時間に大電流が流れたとき発生する熱で壊れない能力）を引き下げることができる。これにより、半導体素子を小型化でき、またコストを下げることが可能となる。また、このための構成はわずかの変更・追加で済むため、コストアップや大型化を抑えることも可能となる。
【００３９】
［実施例２］
次に、本発明に係る実施例２の半導体スイッチング素子駆動回路について、図４〜６に基づき説明する。
図４に示すように、実施例２の半導体スイッチング素子駆動回路は、過電流保護回路OPの切替回路SCで用いるマスキング時間の設定回路が実施例１と異なる。
【００４０】
すなわち、過電流閾値設定回路TCでゲート電圧vgを抵抗R6、R7で分圧して得た過電流閾値電圧vtは、実施例１と同様に、第１コンパレータIC1の反転入力端子に印加されるほか、第１コンパレータIC1に並列配置した第２コンパレータIC3の非反転入力端子にも印加される。また、第１コンパレータIC1の非反転入力端子には実施例１と同様にセンサ電圧vsが印加されるが、第２コンパレータIC3の反転入力端子には電源V3から所定の電圧が印加される。ここで、第１コンパレータIC1と第２コンパレータIC3とは、それらの出力端子同士がそのまま接続されるオープン・コレクタ出力のOR回路を構成する。
【００４１】
第１コンパレータIC1と第２コンパレータIC3の出力端子は、抵抗R5に接続される。また、抵抗R5と上記両出力端子の間には、外付のプルアップ抵抗R8を介して電源V4が接続される。その他の構成は、実施例１と同じである。
【００４２】
上記のように構成した実施例２の半導体スイッチング素子駆動回路にあっては、第１コンパレータIC1および第２コンパレータIC3の出力とR５に印加される電圧は、以下のようになる。なお、以下の説明で出力レベルの添え字(＊)はコンパレータがオープン・コレクタ出力となっているので、その出力トランジスタがオフのとき、コンパレータ出力は抵抗R8によりHighレベルになることを意味する。抵抗R8へ印加される出力信号は、コンパレータの２出力がワイヤードORになっているので、第１、第２のコンパレータIC1、IC3の両出力がHighレベルの場合にはHigh レベルとなり、第１、第２のコンパレータIC1、IC3のいずれかの出力がLowレベルの場合にはLowレベルとなる。
【００４３】
すなわち、vt＜vsでvt＜V3であれば第１コンパレータIC1はHigh(＊)レベル、第２コンパレータIC3はLowレベルとなるので抵抗R8に印加される出力信号はLowレベルとなる。また、V3＜vt＜vsであれば、第１、第２のコンパレータIC1、IC3のいずれもHigh（＊）レベルとなるので、抵抗R8に印加される出力信号はHighレベルとなる。また、V3<vtでvs＜vtであれば、第１コンパレータIC1はLowレベル、第２コンパレータIC3はHigh（＊）レベルとなるので、抵抗R8に印加される出力信号はLowレベルとなる。
【００４４】
したがって、センス電圧vs、過電流閾値電圧vtがゼロ付近であるときには、第１コンパレータIC1の出力信号が不安定になる恐れがあるものの、上記回路にて確実にLowレベルとすることができる。この出力信号は、抵抗R8とコンデンサC2とに印加される結果、ゲート電圧vgがゼロ付近の領域では、抵抗R8とコンデンサC2によりフィルタ電圧vfの立ち上がりが抑えられてマスキングされ、この結果、SRフリップフロップIC2のセット入力端子SにはLowレベルしか入力されないことになる。
【００４５】
図５、６は実施例１の図２、図３に対応するもので、ここでも図４のすべてのタイム・チャートおよび図５の上中のタイム・チャートは、実施例１の図２、３の対応タイム・チャートと同様となるが、図６の下のタイム・チャートが実施例１のものと異なる。
すなわち、同図の下のタイム・チャートに示されるように、IGBT Q1がオフ状態となるゲート電圧が０ボルト付近では、同図中左側の破線の楕円で囲んだ領域(時刻t1より前および時刻t3以降)で第１コンパレータIC1には入力がどちらも０ボルト付近となり、図３の下のタイム・チャートに示したように不安定な電圧が生じることが回避されていることが分かる。なお、時刻t1から時刻t2までの区間もゲート電圧vgが所定の大きさを有しており、かつセンス電圧vsが過電流閾値電圧vtより小さいので、同じくLowとなっている。
【００４６】
したがって、実施例２の半導体スイッチング素子駆動回路にあっては、実施例１の効果に加え、以下の効果を有する。すなわち、IGBT Q1のゲート電圧vgが０ボルト付近であっても、オープン・コレクタ出力の第１、第２コンパレータIC1、IC2により、フィルタ電圧vfをLowに固定させてマスキングすることで、ゲート電圧vfがゼロ付近にあるときでも、第１コンパレータIC1を安定に保つことができる。
【００４７】
［実施例３］
次に、本発明に係る実施例３の半導体スイッチング素子駆動回路について、図７〜９に基づき説明する。
図７に示すように、実施例３の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCが実施例１と異なる。
【００４８】
すなわち、実施例３の半導体スイッチング素子駆動回路では、直列配置した抵抗R6と抵抗R7の接続点を第４コンパレータIC4の非反転入力端子に接続し、また反転入力端子には電源V5を接続して所定電圧を印加する。第４コンパレータIC4の出力端子は、直列配置した抵抗R9と抵抗R10の接続点に接続する。抵抗R10の他端側は接地し、抵抗R９の他端側は抵抗R8を介して電源V6に接続する。抵抗R8と抵抗R9との接続点は、第１コンパレータIC1の反転入力端子に接続し、過電流閾値電圧vtを印加する。第１コンパレータIC1の非反転入力端子には、センサ電圧vsを印加する。その他の構成は、実施例１と同様である。
【００４９】
実施例３の半導体スイッチング素子駆動回路にあっては、ゲート電圧vgを抵抗R6、R７で分圧した電圧（実施例１では過電流閾値電圧に相当）がゲート電圧の大きさに応じて上下するので、この値が電源V5の電圧より高いとHigh出力電圧を、逆に低いとLow出力電圧を抵抗R9、R10間に出力する。
したがって、抵抗R8、R9間で発生する過電流閾値電圧vtは、電源V6と第３コンパレータIC4の出力電圧との差電圧を上記抵抗R8、R9で分圧した値となる。コンパレータIC4の出力がHighのときは、Highの電圧と電源V6の電圧との差を抵抗R8、R9によって分圧した値が過電流閾値電圧vtになり、コンパレータIC4の出力がLowのときは、Low電圧と電源V6の電圧との差を抵抗R8、R9によって分圧した値が過電流閾値電圧vtとなる。すなわち、過電流閾値電圧vtは、ゲート電圧vgのばらつきの影響を受けない。
【００５０】
なお、図８、９は実施例１の図２、図３に対応するもので、図８の上中のタイム・チャートおよび図９のすべてのタイム・チャートは、実施例１の図２、３の対応タイム・チャートと同様となるが、図８の下のタイム・チャートが実施例１のものと異なる。
すなわち、同タイム・チャートに示されるように破線の楕円で示されるように期間TA内では、実施例１の場合に比べてそのばらつきを抑えられている。
【００５１】
以上のように、実施例３の半導体スイッチング素子駆動回路にあっては、実施例１の効果に加え、以下の効果を有する。すなわち、ゲート電圧vgの大きさに応じてHigh、Low出力する第３コンパレータIC4を設け、この出力と電源V6の電圧との差電圧を抵抗R8、R9で分圧して過電流閾値電圧vtを得るようにした。したがって、過電流閾値電圧vtが、電源V6と、コンパレータIC4の電源電圧と、抵抗R8、R9、R10によって決まる値であることから、半導体スイッチング素子の特性によってばらつくゲート電圧vgの影響を受けることがなく、安定した値とすることができる。
【００５２】
［実施例４］
次に、本発明に係る実施例４の半導体スイッチング素子駆動回路について、図１０〜１２に基づき説明する。
図１０に示すように、実施例４の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCが実施例３と異なる。
【００５３】
すなわち、実施例４の半導体スイッチング素子駆動回路では、第４コンパレータIC5の非反転入力端子は、実施例３と同様に抵抗R6と抵抗R7との接合点に接続されるが、その反転入力端子は実施例３と異なり、電源V2とグランドの間に直列配置された抵抗R11と抵抗R12の接合点が接続される。他の構成は、実施例３と同じである。
【００５４】
なお、図１１、１２は実施例１の図２、図３に対応するもので、図１１の上中のタイム・チャートおよび図１２のすべてのタイム・チャートは、実施例１の図２、３の対応タイム・チャートと同様となるが、図１１の下のタイム・チャートが実施例１のものと異なる。
【００５５】
図１１の上のタイム・チャートに示されているように、短絡保護状態にあっては、ゲートがオン状態であるにもかかわらず、過電流制限用トランジスタQ２によりIGBT Q1のゲート端子側の電圧が強制的に引き下げられる。その電位差はゲート抵抗R1にかかるため、この前後に電位差が生じることになる。すなわち、第４コンパレータでゲート電圧vgの抵抗R６、R７の分圧されたゲート側電圧と、電源V2の抵抗R11とR12とで分圧された電源側電圧とを比べ、ゲート側電圧が電源側電圧より高くなったらHigh信号を、また逆に小さくなったら、Low信号を出力する。
【００５６】
したがって、過電流閾値電圧vtは、実施例３と同様に、破線による左側の楕円で示すように、IGBT Q1がターン・オンされたとき、誤作動により図のように過電流閾値電圧vtが変化するが、これはノイズ除去することが可能であるので問題ない。
したがって、実施例４の半導体スイッチング素子駆動回路にあっても、実施例３の効果と同じ効果を得ることができる。
さらに、実施例４では、短絡保護回路が作動しているか否か、すなわち、ゲート電圧vgが変動したか否かを判断する第４コンパレータの２つの入力を、電源V2の変動に比例して変動する値とすることができ、電源V2の変動によって判断が変わってしまうことを防ぐことが可能となる。
【００５７】
［実施例５］
次に、本発明に係る実施例５の半導体スイッチング素子駆動回路について、図１３〜１５に基づき説明する。
図１３に示すように、実施例５の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCが実施例３と異なる。
【００５８】
すなわち、実施例５の半導体スイッチング素子駆動回路では、第５コンパレータIC6の非反転入力端子には、電源V7が接続され、反転入力端子には、IGBT Q1のコレクタ端子と接地との間に順に直列配置した抵抗R13、R14、R15と抵抗R16の接続点が接続される。その他は、実施例３と同じである。
【００５９】
なお、図１４、１５は実施例１の図２、図３に対応するもので、図１４の上中のタイム・チャートおよび図１５のすべてのタイム・チャートは、実施例１の図２、３の対応タイム・チャートと同様となるが、図１１の下のタイム・チャートが実施例１のものと異なる。
【００６０】
短絡状態のIGBT Q1では、大きな短絡電流が流れ、かつコレクタ電圧が高い状態、いわゆる活性領域の動作状態となっている。
そこで、実施例５では、第５コンパレータIC6で、検出したコレクタ電圧vcを抵抗R13、R14、R15と抵抗R16とで分圧したコレクタ側電圧と、電源V7の電圧とを比較し、コレクタ側電圧が電源V7の電圧より高ければLow信号を出力し、逆であればHigh信号を出力する。後は、実施例３の場合と同じように、過電流の判定が行われる。
したがって、実施例５の半導体スイッチング素子駆動回路にあっても、実施例３と同様の効果を得ることができる。
さらに、実施例５では、実施例３が半導体スイッチング素子の特性によって変動してしまうゲート電圧vgを見ているのに対して、半導体スイッチング素子の特性による変動の少ないコレクタ電圧を見ることにより、より正確に短期保護回路が動作しているか否かを判断することができる。
【００６１】
［実施例６］
次に、本発明に係る実施例６の半導体スイッチング素子駆動回路について、図１６に基づき説明する。
図１６に示すように、実施例６の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCが実施例３と異なる。
【００６２】
すなわち、実施例６の半導体スイッチング素子駆動回路では、IGBT Q1の温度を検出するオン・チップ温度センサST（本発明の温度検出手段に相当）をIGBT Q1に設ける。このオン・チップ温度センサSTは、IGBT Q1の近くに設定したダイオードD2を有し、このカソードを接地し、アノードに電源VSを接続して構成する。アノードと電源VSの間は、第６コンパレータIC7の非反転入力端子に接続し、その反転入力端子には電源V8を接続する。その他の構成は、実施例３と同じである。
【００６３】
短絡でIGBT Q1の温度が上昇すると、高温になったダイオードD2を通じてグランドへ流れる電流が増大し、第６コンパレータIC7の非反転入力端子に印加される電圧は小さくなる。この結果、電源V8の電圧を下回ると、第６コンパレータIC7はLow信号を出すようになって、実施例３の場合と同様に、過電流閾値電圧vtが大きく低下するのを防ぐ。
したがって、実施例６の半導体スイッチング素子駆動回路にあっても、実施例３と同様の効果を得ることができる。
さらに、実施例６では、通常使われることの多い温度センサを兼用できるというメリットがある。
【００６４】
［実施例７］
次に、本発明に係る実施例７の半導体スイッチング素子駆動回路について、図１７〜１９に基づき説明する。
図１７に示すように、実施例５の半導体スイッチング素子駆動回路は、過電流閾値電圧設定回路TCで用いる抵抗を無くして、短絡保護回路を利用して過電流閾値電圧を低下させるようにした点が実施例３と異なる。
【００６５】
すなわち、第７コンパレータIC8の反転入力端子は、過電流制限用トランジスタQ2のエミッタと抵抗R4との間を接続し、その非反転入力端子には電源V9を接続する。また、その出力端子は、抵抗R9と抵抗R10の間に接続する。その他の構成は、実施例３と同じである。
【００６６】
短絡状態では、ゲート電圧遮断トランジスタ Q２がオン状態となることから、抵抗R4には電流が流れる結果、ゲート電圧遮断用トランジスタQ2のエミッタと抵抗R4との間の電位が上昇する。すると、第７コンパレータIC8は、Low出力となって、実施例３と同様に、過電流閾値電圧Vtの低下を抑える。
したがって、実施例７の半導体スイッチング素子駆動回路にあっても、実施例３と同様の効果を得ることができる。
また、使う抵抗の数を少なくすることができる。
【００６７】
以上、本発明を上記各実施例に基づき説明してきたが、本発明はこれらの実施例に限られず、本発明の要旨を逸脱しない範囲で設計変更等があった場合でも、本発明に含まれる。
【００６８】
たとえば、半導体スイッチング素子が接続される負荷は、上記実施例では電気モータとしたが、これに限られることはない。
また、トランジスタやIGBTは、上記実施例のタイプに限られない。
また、SRフリップフロップはラッチ回路であればよく、フリップフロップに限られない。
【符号の説明】
【００６９】
Q１ 半導体スイッチング素子（IGBT）
Q2 過電流制限用トランジスタ
Q3 ゲート電圧遮断用トランジスタ
IC1 第１コンパレータ
IC2 ＳＲフリップフロップ
IC3 第２コンパレータ
IC4 第３コンパレータ
IC5 第４コンパレータ
IC6 第５コンパレータ
IC7 第６コンパレータ
V1〜V9、VS 電源
L1 コイル
C1 〜C2 コンデンサ
D1、D2 ダイオード
SP 短絡保護回路
OP 過電流保護回路
TC 過電流閾値電圧設定回路（閾値変更回路）
SC 切替回路
SS 短絡スイッチ
ST オン・チップ温度センサ（温度検出手段）
【特許請求の範囲】
【請求項１】
ゲート端子への電圧の印加により第1端子および第２端子間に主電流を流す半導体スイッチング素子と、
前記主電流の大きさに比例する電流値または電圧値が閾値を超えたとき、前記主電流が所定時間の間、所定の電流値を超える過電流となったと判断して主電流を低下させる過電流保護回路と、
前記主電流が前記所定時間より短時間で前記過電流よりさらに大きい過電流となる場合に、前記ゲート端子に印加するゲート電圧を前記過電流保護回路による主電流の低下よりも早く低下させる短絡保護回路と、
を備えた半導体スイッチング素子駆動回路において、
前記短絡保護回路の主電流の低下作動時に前記閾値を小さくする閾値変更回路を有する、
ことを特徴とする半導体スイッチング素子駆動回路。
【請求項２】
請求項１に記載の半導体スイッチング素子駆動回路において、
前記閾値変更回路は、前記ゲート電圧を分圧して過電流閾値電圧を得る抵抗と、該過電流閾値電圧と前記主電流に比例したセンス電圧とを比較し、該センス電圧が前記過電流閾値電圧を超えるときは前記過電流回路を作動させる信号を出力し、前記センス電圧が前記過電流閾値電圧より低いときは前記過電流保護回路の作動を禁止する第１のコンパレータを備えた、
ことを特徴とする半導体スイッチング素子駆動回路。
【請求項３】
請求項２に記載の半導体スイッチング素子駆動回路において、
前記閾値変更回路は、前記第１のコンパレータとでコレクタ・オープン出力でOR回路を形成する第２コンパレータと、
該両コンパレータの出力端子に所定電圧を印加する電源と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項４】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記閾値変更回路は、前記ゲート電圧の大小に応じて異なる出力値を出力する第３コンパレータと、
供給された電圧を前記第３コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項５】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記ゲート端子に印加するゲート電圧を低下させるゲート抵抗と、
前記閾値変更回路は、前記ゲート抵抗間の電圧の大小に応じて異なる出力値を出力する第４コンパレータと、
供給された電圧を前記第４コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項６】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記閾値変更回路は、前記半導体スイッチング素子の第１端子および第２端子のうち負荷側の端子の電圧の大小に応じて異なる出力値を出力する第５コンパレータと、
供給された電圧を前記第５コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項７】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記半導体スイッチング素子の温度を検出する温度検出手段と、
前記閾値変更回路は、前記温度検出手段で検出した温度の高低に応じて異なる出力値を出力する第６コンパレータと、
供給された電圧を前記第６コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項８】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記短絡保護回路が短絡時にオン状態となり、短絡保護用抵抗を介して前記半導体スイッチング素子のゲート電圧を低下させる短絡保護用半導体と、
前記閾値変更回路は、前記短絡保護用抵抗間で検出した電位の大小に応じて異なる出力値を出力する第７コンパレータと、
供給された電圧を前記第７コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項１】
ゲート端子への電圧の印加により第1端子および第２端子間に主電流を流す半導体スイッチング素子と、
前記主電流の大きさに比例する電流値または電圧値が閾値を超えたとき、前記主電流が所定時間の間、所定の電流値を超える過電流となったと判断して主電流を低下させる過電流保護回路と、
前記主電流が前記所定時間より短時間で前記過電流よりさらに大きい過電流となる場合に、前記ゲート端子に印加するゲート電圧を前記過電流保護回路による主電流の低下よりも早く低下させる短絡保護回路と、
を備えた半導体スイッチング素子駆動回路において、
前記短絡保護回路の主電流の低下作動時に前記閾値を小さくする閾値変更回路を有する、
ことを特徴とする半導体スイッチング素子駆動回路。
【請求項２】
請求項１に記載の半導体スイッチング素子駆動回路において、
前記閾値変更回路は、前記ゲート電圧を分圧して過電流閾値電圧を得る抵抗と、該過電流閾値電圧と前記主電流に比例したセンス電圧とを比較し、該センス電圧が前記過電流閾値電圧を超えるときは前記過電流回路を作動させる信号を出力し、前記センス電圧が前記過電流閾値電圧より低いときは前記過電流保護回路の作動を禁止する第１のコンパレータを備えた、
ことを特徴とする半導体スイッチング素子駆動回路。
【請求項３】
請求項２に記載の半導体スイッチング素子駆動回路において、
前記閾値変更回路は、前記第１のコンパレータとでコレクタ・オープン出力でOR回路を形成する第２コンパレータと、
該両コンパレータの出力端子に所定電圧を印加する電源と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項４】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記閾値変更回路は、前記ゲート電圧の大小に応じて異なる出力値を出力する第３コンパレータと、
供給された電圧を前記第３コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項５】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記ゲート端子に印加するゲート電圧を低下させるゲート抵抗と、
前記閾値変更回路は、前記ゲート抵抗間の電圧の大小に応じて異なる出力値を出力する第４コンパレータと、
供給された電圧を前記第４コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項６】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記閾値変更回路は、前記半導体スイッチング素子の第１端子および第２端子のうち負荷側の端子の電圧の大小に応じて異なる出力値を出力する第５コンパレータと、
供給された電圧を前記第５コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項７】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記半導体スイッチング素子の温度を検出する温度検出手段と、
前記閾値変更回路は、前記温度検出手段で検出した温度の高低に応じて異なる出力値を出力する第６コンパレータと、
供給された電圧を前記第６コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【請求項８】
請求項２または３に記載の半導体スイッチング素子駆動回路において、
前記短絡保護回路が短絡時にオン状態となり、短絡保護用抵抗を介して前記半導体スイッチング素子のゲート電圧を低下させる短絡保護用半導体と、
前記閾値変更回路は、前記短絡保護用抵抗間で検出した電位の大小に応じて異なる出力値を出力する第７コンパレータと、
供給された電圧を前記第７コンパレータの出力に応じて分圧値を変える抵抗と、
を有することを特徴とする半導体スイッチング素子駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２３１４０７（Ｐ２０１２−２３１４０７Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９９７５９（Ｐ２０１１−９９７５９）
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（０００００４７６５）カルソニックカンセイ株式会社 (3,404)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（０００００４７６５）カルソニックカンセイ株式会社 (3,404)
【Ｆターム（参考）】
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