半導体素子の金属配線およびその製造方法
【課題】銅配線のベリア金属層の物質としてＣＶＤ ＴｉＳｉＮを用いて６５ｎｍ以下の半導体素子にも適用できるようにした半導体素子の金属配線およびその製造方法を提供する。
【解決手段】本発明に係る半導体素子の金属配線は、半導体素子が形成された半導体基板と、前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、前記コンタクトホール内に形成されるＴｉＳｉＮベリア金属層と、前記ＴｉＳｉＮベリア金属層上に形成される銅配線とを含んで構成される。
【解決手段】本発明に係る半導体素子の金属配線は、半導体素子が形成された半導体基板と、前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、前記コンタクトホール内に形成されるＴｉＳｉＮベリア金属層と、前記ＴｉＳｉＮベリア金属層上に形成される銅配線とを含んで構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の銅配線に関し、特に銅配線の拡散防止膜のベリア金属をＣＶＤ ＴｉＳｉＮで形成した半導体素子の金属配線およびその製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子のサイズが小さくなりつつあり、これに伴って半導体素子の金属配線の線幅および厚さも減少している。
このように半導体素子の金属配線の線幅および厚さが減少することにより、金属配線の材料としてアルミニウム（Ａｌ）が最も多く用いられている。
【０００３】
しかし、前記アルミニウム（Ａｌ）は比較的高い非抵抗を有しているので、ＵＬＳＩ（Ultra-Large-Scale Integration）とＧＳＩ（Giga-Scale Integration）で前記アルミニウムを金属配線として用いるには不適合なものと知られている。
したがって、このようなアルミニウム金属配線に代わる物質として、比抵抗が低く、電子移動度の特性に優れた銅（Ｃｕ）が現在幅広く研究されている。
【０００４】
しかし、前記銅はドライエッチングが難しく、シリコン酸化膜（ＳｉＯ2）に接着特性が良くないために、熱力学的な安定性および腐食抵抗性が低いという短所を有している。
【０００５】
また、前記銅はシリコンとシリコン酸化膜内で拡散速度が速く、シリコン内にディップドナーレベル（deep donor level）を形成してｐｎ接合内でリーク電流を引き起こすことで、半導体素子の誤動作の原因となるので、銅の拡散を効果的に防ぐことのできる拡散防止膜が必ず必要である。特に、銅が金属配線材料として用いられる超高集積回路では配線の抵抗を低めることが重要であるので、拡散防止膜の厚さは１００Åを超えてはならず、薄い厚さでも銅の拡散を高温まで効果的に抑制することのできる拡散防止膜に対する研究が必要不可欠である。
【０００６】
一般的に、銅の拡散を防止するためのベリア金属は、ビア（Ｖｉａ）のサイドを基準に厚さが５０Å以上になってこそ安定的な拡散防止膜としての役割が可能であると知られている。スパッタリング法またはＰＶＤ（Physical Vapor Deposition）法によって蒸着されるベリア金属が５０Å以上のビアコンタクトホールの側壁を有するためには、前記ベリア金属が１００Å以上に蒸着されなければならない。ところが、６５ｎｍ以下級の半導体素子でスパッタリング法によって前記ベリア金属を１００Å以上に蒸着する場合、必然的にビアまたはトレンチの上部にオーバーハングが形成される。
【０００７】
これのため、銅との集積度でボイドなどの問題が引き起こされることがある。したがって、６５ｎｍと半導体素子の大きさが小さくなることにより、スパッタリング法によるベリア金属の形成は限界にぶつかっている。
【０００８】
最近、上記のような問題点を解決するために、ＡＬＤ（Atomic Layer Deposition）法とＣＶＤ法によるベリア金属層の蒸着方法が活発に研究されている。
前記ＡＬＤ法またはＣＶＤ法による蒸着は、段差が前記ＰＶＤ法に比べて遥かに優れて６５ｎｍ級のビアでも薄い厚さを有し、均一なベリア金属層の蒸着が可能であることが知られている。
【０００９】
従来の銅金属配線の構造および製造方法を説明すると次の通りである。
【００１０】
以下、添付の図面を参照して従来技術による半導体素子の金属配線の形成方法を説明する。
図１Ａ乃至図１Ｄは、従来の半導体素子の金属配線の形成方法を示す工程断面図である。図１Ａに示したように、半導体基板１上に不純物イオン注入工程などで半導体素子２を形成する。
【００１１】
次いで、前記半導体素子２を含む前記半導体基板１の全面に窒化膜、酸化膜またはＢＰＳＧなどの絶縁膜３を形成する。前記絶縁膜３上に第１フォトレジスト４を塗布した後、露光および現像工程で前記第１フォトレジスト４をパターニングして、コンタクト領域を定義する。
【００１２】
そして、前記パターニングされた第１フォトレジスタ４をマスクに用いて前記絶縁膜３を選択的に除去して、コンタクトホール５を形成する。
【００１３】
図１ｂに示したように、前記第１フォトレジスト４を除去し、前記コンタクトホール５を含む半導体基板１の全面に第２フォトレジスト６を塗布した後、露光および現像工程で前記第２フォトレジスト６をパターニングする。
【００１４】
次いで、前記パターニングされた第２フォトレジスト６をマスクに用いて、前記絶縁膜３を所定の深さだけ選択的に除去して、トレンチ７を形成する。この際、前記コンタクトホール５の幅より前記トレンチ７の幅がさらに広く形成される。
【００１５】
図１Ｃに示したように、前記トレンチ７およびコンタクトホール５を含む半導体基板１の全面に窒化チタニウム（ＴｉＮ）とチタニウム（Ｔｉ）が積層されたベリア金属膜８を形成する。この際、前記ベリア金属膜８はＰＶＤ法で形成し、前記窒化チタニウム膜と前記チタニウム膜の厚さはそれぞれ１５０Åで形成する。
【００１６】
次いで、前記ベリア金属膜８上に銅シード層を形成した後、電気鍍金法で銅薄膜９を形成する。
【００１７】
図１Ｄに示したように、前記絶縁膜３の表面に露出するように前記銅薄膜９およびベリア金属膜８をＣＭＰ工程などで研磨して、前記トレンチ７およびコンタクトホール５の内部に銅配線９Ａおよびベリア配線８Ａを形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記のような従来の半導体素子の金属配線方法においては次のような問題点あった。
【００１９】
第一に、上述したように、ＰＶＤ法でベリア金属層を形成するので、ベリア金属層が均一に蒸着されない。
第二に、ＰＶＤ法でベリア金属層を形成するので、前記ベリア金属層を１００Å以下の厚さで蒸着しにくいため、６５ｎｍ級以下の半導体素子に適用できない。
【００２０】
本発明は上記のような問題点を解決するために案出したもので、銅配線のベリア金属層の物質としてＣＶＤ ＴｉＳｉＮを用いて６５ｎｍ以下の半導体素子にも適用できるようにした半導体素子の金属配線およびその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２１】
上記目的を達成するための本発明に係る半導体素子の金属配線は、半導体素子が形成された半導体基板と、前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、前記コンタクトホール内に形成されるＴｉＳｉＮベリア金属層と、前記ＴｉＳｉＮベリア金属層上に形成される銅配線とを含むことを特徴とする。
【００２２】
また、上記目的を達成するための本発明に係る半導体素子の金属配線は、半導体素子が形成された半導体基板と、前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、前記コンタクトホール内に形成されるＴｉＳｉＮと、前記ＴｉＳｉＮ上に積層されたＴａとで構成されるベリア金属層と、前記ベリア金属層上に形成される銅配線とを含むことを特徴とする。
【００２３】
一方、上記目的を達成するための本発明に係る半導体素子の金属配線の製造方法は、半導体基板に半導体素子を形成する段階と、前記半導体基板に絶縁膜を蒸着し、選択的に除去して前記半導体素子に相応する部分にコンタクトホールを形成する段階と、前記コンタクトホールを含む基板の全面にＴｉＳｉＮベリア金属層を形成する段階と、前記ＴｉＳｉＮベリア金属層上に銅層を形成する段階と、前記絶縁膜の表面が露出するように前記銅層およびＴｉＳｉＮベリア金属層を研磨する段階とを備えてなることを特徴とする。
【００２４】
ここで、前記ＴｉＳｉＮベリア金属層を形成する段階は、ＴＤＭＡＴ（Tetrakis−dimethyl-amino-titaniume）物質を用いて熱的ＴｉＮ膜を蒸着する第１段階と、前記熱的ＴｉＮ膜をプラズマ処理して、ＣＶＤ窒化チタニウム（ＴｉＮ）膜を形成する第２段階と、前記ＣＶＤ窒化チタニウム膜にＳｉＨ４ガスを反応させて、ＣＶＤ ＴｉＳｉＮ膜を形成する第３段階とを備えてなることを特徴とする。
【００２５】
さらに、上記目的を達成するための本発明に係る半導体素子の金属配線の製造方法は、半導体基板に半導体素子を形成する段階と、前記半導体基板に絶縁膜を蒸着し、選択的に除去して前記半導体素子に相応する部分にコンタクトホールを形成する段階と、前記コンタクトホールを含む基板の全面にＴｉＳｉＮ層を形成する段階と、前記ＴｉＳｉＮ層上にＴａ層を形成する段階と、前記Ｔａ層上に銅層を形成する段階と、前記絶縁膜の表面が露出するように前記銅層、ＴｉＳｉＮ層、およびＴａ層を研磨する段階とを備えてなることを特徴とする。
【発明の効果】
【００２６】
本発明に係る半導体素子の金属配線およびその製造には次のような効果がある。
【００２７】
第一に、銅配線の拡散防止膜でＴｉＳｉＮまたはＴａ／ＴｉＳｉＮを薄く形成しても銅の拡散、接着、抵抗の特性などが優れているので、６５ｎｍ以下級の半導体素子の金属配線を形成することができる。
第二に、現在、ベリア金属層として用いられているＴｉＮに簡単なガス提供装置を追加してＣＶＤ ＴｉＳｉＮを形成できるので、別途の装備が必要ない。したがって、９０ｎｍ程度の半導体工程ラインで最小限の費用で６５ｎｍ以下の半導体素子の金属配線を製造することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係る金属配線およびその製造方法を添付の図面に基づいて詳細に説明する。
【００２９】
図２Ａ乃至図２Ｄは本発明に係る半導体素子の金属配線の形成方法を示す工程断面図である。
図２Ａに示したように、半導体基板１１上に不純物イオン注入工程などで半導体素子１２を形成する。次いで、前記半導体素子１２を含む前記半導体基板１１の全面に窒化膜、酸化膜、ＦＳＧまたはＢＰＳＧなどの絶縁膜１３を形成し、前記絶縁膜１３上に第１フォトレジスト１４を塗布した後、露光および現像工程で前記第１フォトレジスト１４をパターニングしてコンタクト領域を定義する。
【００３０】
そして、前記パターニングされた第１フォトレジスト１４をマスクに用いて前記絶縁膜１３を選択的に除去して、コンタクトホール１５を形成する。
【００３１】
図２Ｂに示したように、前記第１フォトレジスト１４を除去し、前記コンタクトホール１５を含む半導体基板１１の全面に第２フォトレジスト１６を塗布した後、露光および現像工程で前記第２フォトレジスト１６をパターニングする。
【００３２】
次いで、前記パターニングされた第２フォトレジスト１６をマスクに用いて前記絶縁膜１３を所定の深さだけ選択的に除去して、トレンチ１７を形成する。この際、前記コンタクトホール１５の幅より前記トレンチ１７の幅がさらに広く形成されたデュアルダマシン構造のコンタクトを形成する。
【００３３】
図２Ｃに示したように、前記トレンチ１７およびコンタクトホール１５を含む半導体基板１１の全面に窒化シリコンチタニウム膜（ＴｉＳｉＮ）１８を形成する。前記ＴｉＳｉＮ膜１８の形成方法についてより具体的に説明する。
【００３４】
まず、上記のような半導体基板１１にＴＤＭＡＴ物質を用いて熱的ＴｉＮ膜を約５０Å程度の厚さで蒸着した後、プラズマ処理してＣＶＤ窒化チタニウム（ＴｉＮ）膜を形成する。
この際、前記プラズマ処理を実行すると、前記熱的ＴｉＮ膜の厚さが減少するので、前記ＣＶＤ ＴｉＮ膜は約２５Å程度の厚さで形成される。
【００３５】
このような過程を繰り返して前記ＣＶＤ ＴｉＮ膜を約５０Å程度の厚さで形成する。
勿論、一回の工程で所望の厚さのＣＶＤ ＴｉＮ膜を形成することができ、前記熱的ＴｉＮ膜の厚さを調節すると、前記ＣＶＤ ＴｉＮ膜は３０乃至１００Åで形成することができる。
【００３６】
そして、前記半導体基板の温度を３００乃至４００℃（好ましくは約３５０℃）で維持した状態で前記ＣＶＤ ＴｉＮ膜にＳｉＨ４ガスを反応させ、ＣＶＤ ＴｉＳｉＮ膜１８を形成する。
【００３７】
このように形成されたＣＶＤ ＴｉＳｉＮ膜１８にアルゴンプラズマを発生させて、前記コンタクトホール１５の底部に形成された前記ＣＶＤ ＴｉＳｉＮ膜１８を選択的に除去するパンチスルー工程を進行する。勿論、前記パンチスルー工程を必ずしも進行しないこともある。
【００３８】
図２Ｄに示したように、前記ＣＶＤ ＴｉＳｉＮ膜１８を含む基板の全面にタンタル（Ｔａ）膜１９を約３０乃至１００Å（好ましくは７５Å）程度の厚さで形成して、前記ＣＶＤ ＴｉＳｉＮ膜１８とＴａ膜１９が積層されたベリア金属膜２０を形成する。ここで、前記Ｔａ膜１９を形成せず、ＴｉＳｉＮ膜の単一層でベリア金属層を形成できる。
【００３９】
図２Ｅに示したように、前記ベリア金属膜２０上に銅シード層を形成した後、電気鍍金法で銅薄膜２１を形成する。
【００４０】
図２ｆに示したように、前記絶縁膜１３の表面に露出するように、前記銅薄膜２１およびベリア金属膜２０をＣＭＰ工程などで研磨して、前記トレンチ１７およびコンタクトホール１５の内部に銅配線２１ａおよびベリア配線２０ａを形成する。
【００４１】
上記のような方法で半導体素子の金属配線を形成し、従来の金属配線と本発明に係る金属配線の各種の特性、即ち、拡散特性、接着特性、段差特性および抵抗特性などをテストして比較した。
【００４２】
Ｐ型半導体基板に熱酸化膜を１０００Å程度の厚さで形成し、ＦＳＧまたはＬｏｗ−Ｋを蒸着した。そして、ベリア金属層の特性を比較判断するために、１３０ｎｍで用いられるベリア金属層のＴａ（１５０Å）／ＴａＮ（１５０Å）と、本発明のベリア金属層のＴｉＳｉＮ（５０Å）、およびＴａ（７５Å）／ＴｉＳＩＮ（５０Å）をそれぞれ蒸着した後、下記のようにベリア金属層の特性を分析した。
【００４３】
前記ベリア金属層上に銅シードを蒸着する過程で銅の拡散程度を確認するために、銅シードを６００Å蒸着した後、銅／ベリア金属をＣＭＰで除去した後、ＶＰＤ方法でＦＳＧ中に残っている銅の量を定量的に分析した。そして、後続する熱処理過程で銅の拡散防止膜の特性はＡＥＳで分析した。スプリット条件は、ＦＳＧ上では３５０℃で３０分間熱処理を、Ｌｏｗ−Ｋ上では４００℃、５００℃、および６００℃で熱処理した。
【００４４】
下記の［表１］は、ＦＳＧ上に従来のベリア金属膜のＴａ（１５０Å）／ＴａＮ（１５０Å）と、本発明のベリア金属膜のＴｉＳｉＮ（５０Å）およびＴａ（７５Å）／ＴｉＳｉＮ（５０Å）が銅蒸着過程で銅の拡散程度をＶＰＤで測定した結果である。
【００４５】
【表１】
【００４６】
［表１］から分かるように、本発明に係るベリア金属膜の拡散特性がさらに優れていることが確認できた。また、ＦＳＧ上に従来のベリア金属膜のＴａ（１５０Å）／ＴａＮ（１５０Å）と、本発明のベリア金属膜のＴｉＳｉＮ（５０Å）およびＴａ（７５Å）／ＴｉＳｉＮ（５０Å）上に銅を蒸着した後、熱処理によって銅の拡散程度をＡＥＳで分析した結果を図３Ａ乃至図３Ｃに示した。
【００４７】
この際、熱処理の条件として３５０℃で３０分間熱処理した。本発明のベリア金属膜のＴｉＳｉＮ（５０Å）またはＴａ（７５Å）／ＴｉＳｉＮ（５０Å）から銅成分が消えた時点のスパッタリング時間が１４分で、従来のベリア金属層とほぼ類似した特性を有することが確認できた。
【００４８】
図３Ａは従来の金属配線構造のＣｕ／Ｔａ／ＴａＮ／ＦＳＧ構造の結果で、図３Ｂは本発明の第１実施例による金属配線構造のＣｕ／ＴｉＳｉＮ／ＦＳＧ構造の結果で、図３Ｃは本発明の第２実施例による金属配線構造のＣｕ／Ｔａ／ＴｉＳｉＮ／ＦＳＧ構造の結果である。
【００４９】
また、Ｌｏｗ−ｋ物質で従来のベリア金属層のＴａ／ＴｉＮと、本発明に係るベリア金属層のＴｉＳｉＮの銅拡散の程度を示すために、４００℃、５００℃、および６００℃で３０分間熱処理した後、ＡＥＳで分析した結果を図４Ａ乃至図４Ｂに示した。
即ち、図４Ａは本発明に係るべリア金属層のＣｕ／ＴｉＳｉＮ／ｌｏｗ−Ｋ構造の結果を示すもので、図４Ｂは従来のＣｕ／Ｔａ／ＴｉＮ／ｌｏｗ−Ｋ構造の結果である。
【００５０】
図４から分かるように、従来のように本発明に係るＴｉＳｉＮベリア金属層は温度変化によって銅拡散程度がＬｏｗ-ｋ物質でも安定していることが確認できた。
【００５１】
また、接着特性を比較説明すると次の通りである。
【００５２】
テープテストによってベリア金属層の接着特性を確認した。熱処理後の接着特性はＳＥＭイメージと、反射度によって間接的に測定した。測定の結果、中央部および角部で共に銅のピーリング現象は見られなかった。
【００５３】
即ち、従来および本発明に係るベリア金属層と銅の接着特性をテストするために、金属配線を３５０℃で３０分間熱処理した後、銅の表面をＳＥＭイメージで分析して図５Ａ乃至図５Ｃに示した。
【００５４】
図５Ａは従来の金属配線構造のＣｕ／Ｔａ／ＴｉＮ構造の結果で、図５Ｂは本発明の第１実施例によるＣｕ／ＴｉＳｉＮ構造の結果で、図５Ｃは本発明の第２実施例のＣｕ／Ｔａ／ＴｉＳｉＮ構造の結果である。
【００５５】
上記から分かるように、本発明の実施例でも従来のように銅の塊は見られなかった。
また、従来のベリア金属層と本発明に係るベリア金属層の熱処理前後の反射度を分析した。その分析の結果、本発明に係るベリア金属層のＴｉＳｉＮおよびＴａ／ＴｉＳｉＮの構造でも全て反射度が９０％以上に現れた。したがって、銅の塊は発生しないことが確認できた。
【００５６】
一方、本発明に係るＴｉＳｉＮ（５０Å）をスプリットした後、コンタクトホールの底と側壁にベリア金属層の段差を確認するためにＥＥＬＳで分析した。分析の結果、ＴｉとＮの成分がコンタクトホールの底と側壁に均一に蒸着されることが確認できた。
【００５７】
そして、従来および本発明の実施例のベリア金属層でパンチスルー工程を適用した場合と、適用しない場合のチェーン抵抗を分析して、図６Ａ乃至図６Ｄに示した。
【００５８】
図６Ａは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果で、図６Ｂは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果で、図６Ｃは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果で、図６Ｄは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【００５９】
図６Ａ乃至図６Ｄから分かるように、Ｔａ／ＴａＮ構造の場合、パンチスルー工程を適用するようになると、最も小さい０．１８μｍＣＤサイズでチェーン抵抗が約２（Ｏｈｍ／ｃｈａｉｎ）であったものが約１．５（Ｏｈｍ／ｃｈａｉｎ）に２５％減少する。
【００６０】
そして、図６Ｃおよび図６Ｄから分かるように、本発明のベリア金属層はパンチスルー工程を適用すると、チェーン抵抗が約２．７（Ｏｈｍ／ｃｈａｉｎ）から約１．５（Ｏｈｍ／ｃｈａｉｎ）に約４５％減少する。なお、ＴｉＳｉＮにパンチスルー工程を適用すると、０．１８μｍＣＤサイズで発生したテールが減少することが確認できた。
【００６１】
図６のような構造についてケルビン抵抗を分析して、図７Ａ乃至図７Ｄに示した。
図７Ａは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果で、図７Ｂは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果で、図７Ｃは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果で、図７Ｄは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【００６２】
上記のチェーン抵抗と同様に、本発明のＴｉＳｉＮベリア金属膜にパンチスルー工程を適用すると、ケルビン抵抗も減少することが確認できた。
【００６３】
なお、図６のような構造の配線幅による抵抗分布を分析して、図８Ａ乃至図８Ｄに示した。図８Ａは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果で、図８Ｂは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果で、図８Ｃは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果で、図８Ｄは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【００６４】
本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した場合、他の場合よりも最も小さい抵抗分布を有していることが確認できた。
【００６５】
なお、図６のような構造について温度によるリーク電流を分析して、図９Ａ乃至図９Ｃに示した。図９Ａは本発明の第１実施例によるＴｉＳｉＮ単一構造の結果で、図９Ｂは本発明の第２実施例によるＴａ／ＴｉＳｉＮ構造の結果で、図９Ｃは従来のＴａ／ＴｉＮ構造の結果である。
【００６６】
上記から分かるように、本発明の第２実施例による構造の場合、リーク電流が最も低いことが確認できた。
【００６７】
以上のように説明した本発明は、上述した実施例および添付の図面に限定されるものではなく、本発明の技術的な思想を外れない範囲内で様々な置換、変形および変更が可能なことは本発明の属する技術分野で通常の知識を有する者にとって自明なことである。
【図面の簡単な説明】
【００６８】
【図１Ａ】従来の半導体素子の銅配線工程の断面図である。
【図１Ｂ】従来の半導体素子の銅配線工程の断面図である。
【図１Ｃ】従来の半導体素子の銅配線工程の断面図である。
【図１Ｄ】従来の半導体素子の銅配線工程の断面図である。
【図２Ａ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｂ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｃ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｄ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｅ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｆ】本発明に係る半導体素子の銅配線工程の断面図である。
【図３Ａ】本発明に係るベリア金属層の構造の銅拡散結果のグラフとして、従来の金属配線構造のＣｕ／Ｔａ／ＴａＮ／ＦＳＧ構造の結果である。
【図３Ｂ】本発明に係るベリア金属層の構造の銅拡散結果のグラフとして、本発明の第１実施例による金属配線構造のＣｕ／ＴｉＳＮ／ＦＳＧ構造の結果である。
【図３Ｃ】本発明に係るベリア金属層の構造の銅拡散結果のグラフとして、本発明の第２実施例による金属配線構造のＣｕ／Ｔａ／ＴｉＳｉＮ／ＦＳＧ構造の結果である。
【図４Ａ】本発明に係るベリア金属層の熱処理後、銅拡散結果のグラフとして、本発明に係るべリア金属層のＣｕ／ＴｉＳｉＮ／ｌｏｗ−Ｋ構造の結果である。
【図４Ｂ】本発明に係るベリア金属層の熱処理後、銅拡散結果のグラフとして、従来のＣｕ／Ｔａ／ＴｉＮ／ｌｏｗ−Ｋ構造の結果である。
【図５Ａ】本発明に係るべリア金属層と銅の接着特性を分析した結果として、従来の金属配線構造のＣｕ／Ｔａ／ＴｉＮ構造の結果である。
【図５Ｂ】本発明に係るべリア金属層と銅の接着特性を分析した結果として、本発明の第１実施例によるＣｕ／ＴｉＳｉＮ構造の結果である。
【図５Ｃ】本発明に係るべリア金属層と銅の接着特性を分析した結果として、本発明の第２実施例のＣｕ／Ｔａ／ＴｉＳｉＮ構造の結果である。
【図６Ａ】本発明に係るチェーン抵抗を分析した結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果である。
【図６Ｂ】本発明に係るチェーン抵抗を分析した結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果である。
【図６Ｃ】本発明に係るチェーン抵抗を分析した結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果である。
【図６Ｄ】本発明に係るチェーン抵抗を分析した結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【図７Ａ】本発明に係るケルビン抵抗を分析した結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果である。
【図７Ｂ】本発明に係るケルビン抵抗を分析した結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果である。
【図７Ｃ】本発明に係るケルビン抵抗を分析した結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果である。
【図７Ｄ】本発明に係るケルビン抵抗を分析した結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【図８Ａ】本発明のベリア金属層の配線幅による抵抗分布の分析結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果である。
【図８Ｂ】本発明のベリア金属層の配線幅による抵抗分布の分析結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果である。
【図８Ｃ】本発明のベリア金属層の配線幅による抵抗分布の分析結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果である。
【図８Ｄ】本発明のベリア金属層の配線幅による抵抗分布の分析結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【図９Ａ】本発明に係るべリア金属層の温度によるリーク電流を分析した結果として、本発明の第１実施例によるＴｉＳｉＮ単一構造の結果である。
【図９Ｂ】本発明に係るべリア金属層の温度によるリーク電流を分析した結果として、本発明の第２実施例によるＴａ／ＴｉＳｉＮ構造の結果である。
【図９Ｃ】本発明に係るべリア金属層の温度によるリーク電流を分析した結果として、従来のＴａ／ＴｉＮ構造の結果である。
【符号の説明】
【００６９】
１１ 半導体基板
１２ 半導体素子
１３ 絶縁膜
１４、１６ フォトレジスト
１５ コンタクトホール
１７ トレンチ
１８ ＴｉＳｉＮ膜
１９ Ｔａ膜
２０ ベリア金属層
２１ 銅
【技術分野】
【０００１】
本発明は半導体素子の銅配線に関し、特に銅配線の拡散防止膜のベリア金属をＣＶＤ ＴｉＳｉＮで形成した半導体素子の金属配線およびその製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子のサイズが小さくなりつつあり、これに伴って半導体素子の金属配線の線幅および厚さも減少している。
このように半導体素子の金属配線の線幅および厚さが減少することにより、金属配線の材料としてアルミニウム（Ａｌ）が最も多く用いられている。
【０００３】
しかし、前記アルミニウム（Ａｌ）は比較的高い非抵抗を有しているので、ＵＬＳＩ（Ultra-Large-Scale Integration）とＧＳＩ（Giga-Scale Integration）で前記アルミニウムを金属配線として用いるには不適合なものと知られている。
したがって、このようなアルミニウム金属配線に代わる物質として、比抵抗が低く、電子移動度の特性に優れた銅（Ｃｕ）が現在幅広く研究されている。
【０００４】
しかし、前記銅はドライエッチングが難しく、シリコン酸化膜（ＳｉＯ2）に接着特性が良くないために、熱力学的な安定性および腐食抵抗性が低いという短所を有している。
【０００５】
また、前記銅はシリコンとシリコン酸化膜内で拡散速度が速く、シリコン内にディップドナーレベル（deep donor level）を形成してｐｎ接合内でリーク電流を引き起こすことで、半導体素子の誤動作の原因となるので、銅の拡散を効果的に防ぐことのできる拡散防止膜が必ず必要である。特に、銅が金属配線材料として用いられる超高集積回路では配線の抵抗を低めることが重要であるので、拡散防止膜の厚さは１００Åを超えてはならず、薄い厚さでも銅の拡散を高温まで効果的に抑制することのできる拡散防止膜に対する研究が必要不可欠である。
【０００６】
一般的に、銅の拡散を防止するためのベリア金属は、ビア（Ｖｉａ）のサイドを基準に厚さが５０Å以上になってこそ安定的な拡散防止膜としての役割が可能であると知られている。スパッタリング法またはＰＶＤ（Physical Vapor Deposition）法によって蒸着されるベリア金属が５０Å以上のビアコンタクトホールの側壁を有するためには、前記ベリア金属が１００Å以上に蒸着されなければならない。ところが、６５ｎｍ以下級の半導体素子でスパッタリング法によって前記ベリア金属を１００Å以上に蒸着する場合、必然的にビアまたはトレンチの上部にオーバーハングが形成される。
【０００７】
これのため、銅との集積度でボイドなどの問題が引き起こされることがある。したがって、６５ｎｍと半導体素子の大きさが小さくなることにより、スパッタリング法によるベリア金属の形成は限界にぶつかっている。
【０００８】
最近、上記のような問題点を解決するために、ＡＬＤ（Atomic Layer Deposition）法とＣＶＤ法によるベリア金属層の蒸着方法が活発に研究されている。
前記ＡＬＤ法またはＣＶＤ法による蒸着は、段差が前記ＰＶＤ法に比べて遥かに優れて６５ｎｍ級のビアでも薄い厚さを有し、均一なベリア金属層の蒸着が可能であることが知られている。
【０００９】
従来の銅金属配線の構造および製造方法を説明すると次の通りである。
【００１０】
以下、添付の図面を参照して従来技術による半導体素子の金属配線の形成方法を説明する。
図１Ａ乃至図１Ｄは、従来の半導体素子の金属配線の形成方法を示す工程断面図である。図１Ａに示したように、半導体基板１上に不純物イオン注入工程などで半導体素子２を形成する。
【００１１】
次いで、前記半導体素子２を含む前記半導体基板１の全面に窒化膜、酸化膜またはＢＰＳＧなどの絶縁膜３を形成する。前記絶縁膜３上に第１フォトレジスト４を塗布した後、露光および現像工程で前記第１フォトレジスト４をパターニングして、コンタクト領域を定義する。
【００１２】
そして、前記パターニングされた第１フォトレジスタ４をマスクに用いて前記絶縁膜３を選択的に除去して、コンタクトホール５を形成する。
【００１３】
図１ｂに示したように、前記第１フォトレジスト４を除去し、前記コンタクトホール５を含む半導体基板１の全面に第２フォトレジスト６を塗布した後、露光および現像工程で前記第２フォトレジスト６をパターニングする。
【００１４】
次いで、前記パターニングされた第２フォトレジスト６をマスクに用いて、前記絶縁膜３を所定の深さだけ選択的に除去して、トレンチ７を形成する。この際、前記コンタクトホール５の幅より前記トレンチ７の幅がさらに広く形成される。
【００１５】
図１Ｃに示したように、前記トレンチ７およびコンタクトホール５を含む半導体基板１の全面に窒化チタニウム（ＴｉＮ）とチタニウム（Ｔｉ）が積層されたベリア金属膜８を形成する。この際、前記ベリア金属膜８はＰＶＤ法で形成し、前記窒化チタニウム膜と前記チタニウム膜の厚さはそれぞれ１５０Åで形成する。
【００１６】
次いで、前記ベリア金属膜８上に銅シード層を形成した後、電気鍍金法で銅薄膜９を形成する。
【００１７】
図１Ｄに示したように、前記絶縁膜３の表面に露出するように前記銅薄膜９およびベリア金属膜８をＣＭＰ工程などで研磨して、前記トレンチ７およびコンタクトホール５の内部に銅配線９Ａおよびベリア配線８Ａを形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記のような従来の半導体素子の金属配線方法においては次のような問題点あった。
【００１９】
第一に、上述したように、ＰＶＤ法でベリア金属層を形成するので、ベリア金属層が均一に蒸着されない。
第二に、ＰＶＤ法でベリア金属層を形成するので、前記ベリア金属層を１００Å以下の厚さで蒸着しにくいため、６５ｎｍ級以下の半導体素子に適用できない。
【００２０】
本発明は上記のような問題点を解決するために案出したもので、銅配線のベリア金属層の物質としてＣＶＤ ＴｉＳｉＮを用いて６５ｎｍ以下の半導体素子にも適用できるようにした半導体素子の金属配線およびその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２１】
上記目的を達成するための本発明に係る半導体素子の金属配線は、半導体素子が形成された半導体基板と、前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、前記コンタクトホール内に形成されるＴｉＳｉＮベリア金属層と、前記ＴｉＳｉＮベリア金属層上に形成される銅配線とを含むことを特徴とする。
【００２２】
また、上記目的を達成するための本発明に係る半導体素子の金属配線は、半導体素子が形成された半導体基板と、前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、前記コンタクトホール内に形成されるＴｉＳｉＮと、前記ＴｉＳｉＮ上に積層されたＴａとで構成されるベリア金属層と、前記ベリア金属層上に形成される銅配線とを含むことを特徴とする。
【００２３】
一方、上記目的を達成するための本発明に係る半導体素子の金属配線の製造方法は、半導体基板に半導体素子を形成する段階と、前記半導体基板に絶縁膜を蒸着し、選択的に除去して前記半導体素子に相応する部分にコンタクトホールを形成する段階と、前記コンタクトホールを含む基板の全面にＴｉＳｉＮベリア金属層を形成する段階と、前記ＴｉＳｉＮベリア金属層上に銅層を形成する段階と、前記絶縁膜の表面が露出するように前記銅層およびＴｉＳｉＮベリア金属層を研磨する段階とを備えてなることを特徴とする。
【００２４】
ここで、前記ＴｉＳｉＮベリア金属層を形成する段階は、ＴＤＭＡＴ（Tetrakis−dimethyl-amino-titaniume）物質を用いて熱的ＴｉＮ膜を蒸着する第１段階と、前記熱的ＴｉＮ膜をプラズマ処理して、ＣＶＤ窒化チタニウム（ＴｉＮ）膜を形成する第２段階と、前記ＣＶＤ窒化チタニウム膜にＳｉＨ４ガスを反応させて、ＣＶＤ ＴｉＳｉＮ膜を形成する第３段階とを備えてなることを特徴とする。
【００２５】
さらに、上記目的を達成するための本発明に係る半導体素子の金属配線の製造方法は、半導体基板に半導体素子を形成する段階と、前記半導体基板に絶縁膜を蒸着し、選択的に除去して前記半導体素子に相応する部分にコンタクトホールを形成する段階と、前記コンタクトホールを含む基板の全面にＴｉＳｉＮ層を形成する段階と、前記ＴｉＳｉＮ層上にＴａ層を形成する段階と、前記Ｔａ層上に銅層を形成する段階と、前記絶縁膜の表面が露出するように前記銅層、ＴｉＳｉＮ層、およびＴａ層を研磨する段階とを備えてなることを特徴とする。
【発明の効果】
【００２６】
本発明に係る半導体素子の金属配線およびその製造には次のような効果がある。
【００２７】
第一に、銅配線の拡散防止膜でＴｉＳｉＮまたはＴａ／ＴｉＳｉＮを薄く形成しても銅の拡散、接着、抵抗の特性などが優れているので、６５ｎｍ以下級の半導体素子の金属配線を形成することができる。
第二に、現在、ベリア金属層として用いられているＴｉＮに簡単なガス提供装置を追加してＣＶＤ ＴｉＳｉＮを形成できるので、別途の装備が必要ない。したがって、９０ｎｍ程度の半導体工程ラインで最小限の費用で６５ｎｍ以下の半導体素子の金属配線を製造することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係る金属配線およびその製造方法を添付の図面に基づいて詳細に説明する。
【００２９】
図２Ａ乃至図２Ｄは本発明に係る半導体素子の金属配線の形成方法を示す工程断面図である。
図２Ａに示したように、半導体基板１１上に不純物イオン注入工程などで半導体素子１２を形成する。次いで、前記半導体素子１２を含む前記半導体基板１１の全面に窒化膜、酸化膜、ＦＳＧまたはＢＰＳＧなどの絶縁膜１３を形成し、前記絶縁膜１３上に第１フォトレジスト１４を塗布した後、露光および現像工程で前記第１フォトレジスト１４をパターニングしてコンタクト領域を定義する。
【００３０】
そして、前記パターニングされた第１フォトレジスト１４をマスクに用いて前記絶縁膜１３を選択的に除去して、コンタクトホール１５を形成する。
【００３１】
図２Ｂに示したように、前記第１フォトレジスト１４を除去し、前記コンタクトホール１５を含む半導体基板１１の全面に第２フォトレジスト１６を塗布した後、露光および現像工程で前記第２フォトレジスト１６をパターニングする。
【００３２】
次いで、前記パターニングされた第２フォトレジスト１６をマスクに用いて前記絶縁膜１３を所定の深さだけ選択的に除去して、トレンチ１７を形成する。この際、前記コンタクトホール１５の幅より前記トレンチ１７の幅がさらに広く形成されたデュアルダマシン構造のコンタクトを形成する。
【００３３】
図２Ｃに示したように、前記トレンチ１７およびコンタクトホール１５を含む半導体基板１１の全面に窒化シリコンチタニウム膜（ＴｉＳｉＮ）１８を形成する。前記ＴｉＳｉＮ膜１８の形成方法についてより具体的に説明する。
【００３４】
まず、上記のような半導体基板１１にＴＤＭＡＴ物質を用いて熱的ＴｉＮ膜を約５０Å程度の厚さで蒸着した後、プラズマ処理してＣＶＤ窒化チタニウム（ＴｉＮ）膜を形成する。
この際、前記プラズマ処理を実行すると、前記熱的ＴｉＮ膜の厚さが減少するので、前記ＣＶＤ ＴｉＮ膜は約２５Å程度の厚さで形成される。
【００３５】
このような過程を繰り返して前記ＣＶＤ ＴｉＮ膜を約５０Å程度の厚さで形成する。
勿論、一回の工程で所望の厚さのＣＶＤ ＴｉＮ膜を形成することができ、前記熱的ＴｉＮ膜の厚さを調節すると、前記ＣＶＤ ＴｉＮ膜は３０乃至１００Åで形成することができる。
【００３６】
そして、前記半導体基板の温度を３００乃至４００℃（好ましくは約３５０℃）で維持した状態で前記ＣＶＤ ＴｉＮ膜にＳｉＨ４ガスを反応させ、ＣＶＤ ＴｉＳｉＮ膜１８を形成する。
【００３７】
このように形成されたＣＶＤ ＴｉＳｉＮ膜１８にアルゴンプラズマを発生させて、前記コンタクトホール１５の底部に形成された前記ＣＶＤ ＴｉＳｉＮ膜１８を選択的に除去するパンチスルー工程を進行する。勿論、前記パンチスルー工程を必ずしも進行しないこともある。
【００３８】
図２Ｄに示したように、前記ＣＶＤ ＴｉＳｉＮ膜１８を含む基板の全面にタンタル（Ｔａ）膜１９を約３０乃至１００Å（好ましくは７５Å）程度の厚さで形成して、前記ＣＶＤ ＴｉＳｉＮ膜１８とＴａ膜１９が積層されたベリア金属膜２０を形成する。ここで、前記Ｔａ膜１９を形成せず、ＴｉＳｉＮ膜の単一層でベリア金属層を形成できる。
【００３９】
図２Ｅに示したように、前記ベリア金属膜２０上に銅シード層を形成した後、電気鍍金法で銅薄膜２１を形成する。
【００４０】
図２ｆに示したように、前記絶縁膜１３の表面に露出するように、前記銅薄膜２１およびベリア金属膜２０をＣＭＰ工程などで研磨して、前記トレンチ１７およびコンタクトホール１５の内部に銅配線２１ａおよびベリア配線２０ａを形成する。
【００４１】
上記のような方法で半導体素子の金属配線を形成し、従来の金属配線と本発明に係る金属配線の各種の特性、即ち、拡散特性、接着特性、段差特性および抵抗特性などをテストして比較した。
【００４２】
Ｐ型半導体基板に熱酸化膜を１０００Å程度の厚さで形成し、ＦＳＧまたはＬｏｗ−Ｋを蒸着した。そして、ベリア金属層の特性を比較判断するために、１３０ｎｍで用いられるベリア金属層のＴａ（１５０Å）／ＴａＮ（１５０Å）と、本発明のベリア金属層のＴｉＳｉＮ（５０Å）、およびＴａ（７５Å）／ＴｉＳＩＮ（５０Å）をそれぞれ蒸着した後、下記のようにベリア金属層の特性を分析した。
【００４３】
前記ベリア金属層上に銅シードを蒸着する過程で銅の拡散程度を確認するために、銅シードを６００Å蒸着した後、銅／ベリア金属をＣＭＰで除去した後、ＶＰＤ方法でＦＳＧ中に残っている銅の量を定量的に分析した。そして、後続する熱処理過程で銅の拡散防止膜の特性はＡＥＳで分析した。スプリット条件は、ＦＳＧ上では３５０℃で３０分間熱処理を、Ｌｏｗ−Ｋ上では４００℃、５００℃、および６００℃で熱処理した。
【００４４】
下記の［表１］は、ＦＳＧ上に従来のベリア金属膜のＴａ（１５０Å）／ＴａＮ（１５０Å）と、本発明のベリア金属膜のＴｉＳｉＮ（５０Å）およびＴａ（７５Å）／ＴｉＳｉＮ（５０Å）が銅蒸着過程で銅の拡散程度をＶＰＤで測定した結果である。
【００４５】
【表１】
【００４６】
［表１］から分かるように、本発明に係るベリア金属膜の拡散特性がさらに優れていることが確認できた。また、ＦＳＧ上に従来のベリア金属膜のＴａ（１５０Å）／ＴａＮ（１５０Å）と、本発明のベリア金属膜のＴｉＳｉＮ（５０Å）およびＴａ（７５Å）／ＴｉＳｉＮ（５０Å）上に銅を蒸着した後、熱処理によって銅の拡散程度をＡＥＳで分析した結果を図３Ａ乃至図３Ｃに示した。
【００４７】
この際、熱処理の条件として３５０℃で３０分間熱処理した。本発明のベリア金属膜のＴｉＳｉＮ（５０Å）またはＴａ（７５Å）／ＴｉＳｉＮ（５０Å）から銅成分が消えた時点のスパッタリング時間が１４分で、従来のベリア金属層とほぼ類似した特性を有することが確認できた。
【００４８】
図３Ａは従来の金属配線構造のＣｕ／Ｔａ／ＴａＮ／ＦＳＧ構造の結果で、図３Ｂは本発明の第１実施例による金属配線構造のＣｕ／ＴｉＳｉＮ／ＦＳＧ構造の結果で、図３Ｃは本発明の第２実施例による金属配線構造のＣｕ／Ｔａ／ＴｉＳｉＮ／ＦＳＧ構造の結果である。
【００４９】
また、Ｌｏｗ−ｋ物質で従来のベリア金属層のＴａ／ＴｉＮと、本発明に係るベリア金属層のＴｉＳｉＮの銅拡散の程度を示すために、４００℃、５００℃、および６００℃で３０分間熱処理した後、ＡＥＳで分析した結果を図４Ａ乃至図４Ｂに示した。
即ち、図４Ａは本発明に係るべリア金属層のＣｕ／ＴｉＳｉＮ／ｌｏｗ−Ｋ構造の結果を示すもので、図４Ｂは従来のＣｕ／Ｔａ／ＴｉＮ／ｌｏｗ−Ｋ構造の結果である。
【００５０】
図４から分かるように、従来のように本発明に係るＴｉＳｉＮベリア金属層は温度変化によって銅拡散程度がＬｏｗ-ｋ物質でも安定していることが確認できた。
【００５１】
また、接着特性を比較説明すると次の通りである。
【００５２】
テープテストによってベリア金属層の接着特性を確認した。熱処理後の接着特性はＳＥＭイメージと、反射度によって間接的に測定した。測定の結果、中央部および角部で共に銅のピーリング現象は見られなかった。
【００５３】
即ち、従来および本発明に係るベリア金属層と銅の接着特性をテストするために、金属配線を３５０℃で３０分間熱処理した後、銅の表面をＳＥＭイメージで分析して図５Ａ乃至図５Ｃに示した。
【００５４】
図５Ａは従来の金属配線構造のＣｕ／Ｔａ／ＴｉＮ構造の結果で、図５Ｂは本発明の第１実施例によるＣｕ／ＴｉＳｉＮ構造の結果で、図５Ｃは本発明の第２実施例のＣｕ／Ｔａ／ＴｉＳｉＮ構造の結果である。
【００５５】
上記から分かるように、本発明の実施例でも従来のように銅の塊は見られなかった。
また、従来のベリア金属層と本発明に係るベリア金属層の熱処理前後の反射度を分析した。その分析の結果、本発明に係るベリア金属層のＴｉＳｉＮおよびＴａ／ＴｉＳｉＮの構造でも全て反射度が９０％以上に現れた。したがって、銅の塊は発生しないことが確認できた。
【００５６】
一方、本発明に係るＴｉＳｉＮ（５０Å）をスプリットした後、コンタクトホールの底と側壁にベリア金属層の段差を確認するためにＥＥＬＳで分析した。分析の結果、ＴｉとＮの成分がコンタクトホールの底と側壁に均一に蒸着されることが確認できた。
【００５７】
そして、従来および本発明の実施例のベリア金属層でパンチスルー工程を適用した場合と、適用しない場合のチェーン抵抗を分析して、図６Ａ乃至図６Ｄに示した。
【００５８】
図６Ａは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果で、図６Ｂは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果で、図６Ｃは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果で、図６Ｄは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【００５９】
図６Ａ乃至図６Ｄから分かるように、Ｔａ／ＴａＮ構造の場合、パンチスルー工程を適用するようになると、最も小さい０．１８μｍＣＤサイズでチェーン抵抗が約２（Ｏｈｍ／ｃｈａｉｎ）であったものが約１．５（Ｏｈｍ／ｃｈａｉｎ）に２５％減少する。
【００６０】
そして、図６Ｃおよび図６Ｄから分かるように、本発明のベリア金属層はパンチスルー工程を適用すると、チェーン抵抗が約２．７（Ｏｈｍ／ｃｈａｉｎ）から約１．５（Ｏｈｍ／ｃｈａｉｎ）に約４５％減少する。なお、ＴｉＳｉＮにパンチスルー工程を適用すると、０．１８μｍＣＤサイズで発生したテールが減少することが確認できた。
【００６１】
図６のような構造についてケルビン抵抗を分析して、図７Ａ乃至図７Ｄに示した。
図７Ａは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果で、図７Ｂは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果で、図７Ｃは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果で、図７Ｄは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【００６２】
上記のチェーン抵抗と同様に、本発明のＴｉＳｉＮベリア金属膜にパンチスルー工程を適用すると、ケルビン抵抗も減少することが確認できた。
【００６３】
なお、図６のような構造の配線幅による抵抗分布を分析して、図８Ａ乃至図８Ｄに示した。図８Ａは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果で、図８Ｂは従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果で、図８Ｃは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果で、図８Ｄは本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【００６４】
本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した場合、他の場合よりも最も小さい抵抗分布を有していることが確認できた。
【００６５】
なお、図６のような構造について温度によるリーク電流を分析して、図９Ａ乃至図９Ｃに示した。図９Ａは本発明の第１実施例によるＴｉＳｉＮ単一構造の結果で、図９Ｂは本発明の第２実施例によるＴａ／ＴｉＳｉＮ構造の結果で、図９Ｃは従来のＴａ／ＴｉＮ構造の結果である。
【００６６】
上記から分かるように、本発明の第２実施例による構造の場合、リーク電流が最も低いことが確認できた。
【００６７】
以上のように説明した本発明は、上述した実施例および添付の図面に限定されるものではなく、本発明の技術的な思想を外れない範囲内で様々な置換、変形および変更が可能なことは本発明の属する技術分野で通常の知識を有する者にとって自明なことである。
【図面の簡単な説明】
【００６８】
【図１Ａ】従来の半導体素子の銅配線工程の断面図である。
【図１Ｂ】従来の半導体素子の銅配線工程の断面図である。
【図１Ｃ】従来の半導体素子の銅配線工程の断面図である。
【図１Ｄ】従来の半導体素子の銅配線工程の断面図である。
【図２Ａ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｂ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｃ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｄ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｅ】本発明に係る半導体素子の銅配線工程の断面図である。
【図２Ｆ】本発明に係る半導体素子の銅配線工程の断面図である。
【図３Ａ】本発明に係るベリア金属層の構造の銅拡散結果のグラフとして、従来の金属配線構造のＣｕ／Ｔａ／ＴａＮ／ＦＳＧ構造の結果である。
【図３Ｂ】本発明に係るベリア金属層の構造の銅拡散結果のグラフとして、本発明の第１実施例による金属配線構造のＣｕ／ＴｉＳＮ／ＦＳＧ構造の結果である。
【図３Ｃ】本発明に係るベリア金属層の構造の銅拡散結果のグラフとして、本発明の第２実施例による金属配線構造のＣｕ／Ｔａ／ＴｉＳｉＮ／ＦＳＧ構造の結果である。
【図４Ａ】本発明に係るベリア金属層の熱処理後、銅拡散結果のグラフとして、本発明に係るべリア金属層のＣｕ／ＴｉＳｉＮ／ｌｏｗ−Ｋ構造の結果である。
【図４Ｂ】本発明に係るベリア金属層の熱処理後、銅拡散結果のグラフとして、従来のＣｕ／Ｔａ／ＴｉＮ／ｌｏｗ−Ｋ構造の結果である。
【図５Ａ】本発明に係るべリア金属層と銅の接着特性を分析した結果として、従来の金属配線構造のＣｕ／Ｔａ／ＴｉＮ構造の結果である。
【図５Ｂ】本発明に係るべリア金属層と銅の接着特性を分析した結果として、本発明の第１実施例によるＣｕ／ＴｉＳｉＮ構造の結果である。
【図５Ｃ】本発明に係るべリア金属層と銅の接着特性を分析した結果として、本発明の第２実施例のＣｕ／Ｔａ／ＴｉＳｉＮ構造の結果である。
【図６Ａ】本発明に係るチェーン抵抗を分析した結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果である。
【図６Ｂ】本発明に係るチェーン抵抗を分析した結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果である。
【図６Ｃ】本発明に係るチェーン抵抗を分析した結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果である。
【図６Ｄ】本発明に係るチェーン抵抗を分析した結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【図７Ａ】本発明に係るケルビン抵抗を分析した結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果である。
【図７Ｂ】本発明に係るケルビン抵抗を分析した結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果である。
【図７Ｃ】本発明に係るケルビン抵抗を分析した結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果である。
【図７Ｄ】本発明に係るケルビン抵抗を分析した結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【図８Ａ】本発明のベリア金属層の配線幅による抵抗分布の分析結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用していない結果である。
【図８Ｂ】本発明のベリア金属層の配線幅による抵抗分布の分析結果として、従来のＴａ／ＴｉＮ構造でパンチスルー工程を適用した結果である。
【図８Ｃ】本発明のベリア金属層の配線幅による抵抗分布の分析結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用していない結果である。
【図８Ｄ】本発明のベリア金属層の配線幅による抵抗分布の分析結果として、本発明に係るＴｉＳｉＮ構造にパンチスルー工程を適用した結果である。
【図９Ａ】本発明に係るべリア金属層の温度によるリーク電流を分析した結果として、本発明の第１実施例によるＴｉＳｉＮ単一構造の結果である。
【図９Ｂ】本発明に係るべリア金属層の温度によるリーク電流を分析した結果として、本発明の第２実施例によるＴａ／ＴｉＳｉＮ構造の結果である。
【図９Ｃ】本発明に係るべリア金属層の温度によるリーク電流を分析した結果として、従来のＴａ／ＴｉＮ構造の結果である。
【符号の説明】
【００６９】
１１ 半導体基板
１２ 半導体素子
１３ 絶縁膜
１４、１６ フォトレジスト
１５ コンタクトホール
１７ トレンチ
１８ ＴｉＳｉＮ膜
１９ Ｔａ膜
２０ ベリア金属層
２１ 銅
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板と、
前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、
前記コンタクトホール内に形成されるＴｉＳｉＮベリア金属層と、
前記ＴｉＳｉＮベリア金属層上に形成される銅配線とを含むことを特徴とする半導体素子の金属配線。
【請求項２】
前記ＴｉＳｉＮベリア金属層は、前記コンタクトホールの底面部を除いた部分に形成されることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項３】
前記ＴｉＳｉＮベリア金属層は、３０乃至１００Åの厚さで形成されることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項４】
前記コンタクトホールはデュアルダマシン構造で形成されることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項５】
半導体素子が形成された半導体基板と、
前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、
前記コンタクトホール内に形成されるＴｉＳｉＮと、前記ＴｉＳｉＮ上に積層されたＴａとで構成されるベリア金属層と、
前記ベリア金属層上に形成される銅配線とを含むことを特徴とする半導体素子の金属配線。
【請求項６】
前記ＴｉＳｉＮ層は前記コンタクトホールの底部を除いた部分に形成されることを特徴とする請求項５に記載の半導体素子の金属配線。
【請求項７】
前記ＴｉＳｉＮ層は３０乃至１００Åの厚さで形成されることを特徴とする請求項５に記載の半導体素子の金属配線。
【請求項８】
前記Ｔａ層は３０乃至１００Åの厚さで形成されることを特徴とする請求項５に記載の半導体素子の金属配線。
【請求項９】
前記コンタクトホールはデュアルダマシン構造で形成されることを特徴とする請求項５に記載の半導体素子の金属配線。
【請求項１０】
半導体基板に半導体素子を形成する段階と、
前記半導体基板に絶縁膜を蒸着し、選択的に除去して前記半導体素子に相応する部分にコンタクトホールを形成する段階と、
前記コンタクトホールを含む基板の全面にＴｉＳｉＮベリア金属層を形成する段階と、
前記ＴｉＳｉＮベリア金属層上に銅層を形成する段階と、
前記絶縁膜の表面が露出するように前記銅層およびＴｉＳｉＮベリア金属層を研磨する段階とを備えてなることを特徴とする半導体素子の金属配線の製造方法。
【請求項１１】
前記銅層を形成する前にパンチスルー工程で前記コンタクトホールの底部の前記ＴｉＳｉＮ層を除去する段階をさらに備えることを特徴とする請求項１０に記載の半導体素子の金属配線の製造方法。
【請求項１２】
前記ＴｉＳｉＮベリア金属層は３０乃至１００Åの厚さで形成することを特徴とする請求項１０に記載の半導体素子の金属配線の製造方法。
【請求項１３】
前記ＴｉＳｉＮベリア金属層を形成する段階は、
ＴＤＭＡＴ（Tetrakis−dimethyl-amino-titaniume）物質を用いて熱的ＴｉＮ膜を蒸着する第１段階と、
前記熱的ＴｉＮ膜をプラズマ処理して、ＣＶＤ窒化チタニウム（ＴｉＮ）膜を形成する第２段階と、
前記ＣＶＤ窒化チタニウム膜にＳｉＨ４ガスを反応させ、ＣＶＤ ＴｉＳｉＮ膜を形成する第３段階とを備えてなることを特徴とする請求項１０に記載の半導体素子の金属配線の製造方法。
【請求項１４】
前記ＣＶＤ窒化チタニウム（ＴｉＮ）膜を所望の厚さで形成するために、前記第１、第２段階を繰り返すことを特徴とする請求項１３に記載の半導体素子の金属配線の製造方法。
【請求項１５】
前記第３段階は、前記半導体基板を３００乃至４００℃で維持した状態で実施することを特徴とする請求項１３に記載の半導体素子の金属配線の製造方法。
【請求項１６】
半導体基板に半導体素子を形成する段階と、
前記半導体基板に絶縁膜を蒸着し、選択的に除去して前記半導体素子に相応する部分にコンタクトホールを形成する段階と、
前記コンタクトホールを含む基板の全面にＴｉＳｉＮ層を形成する段階と、
前記ＴｉＳｉＮ層上にＴａ層を形成する段階と、
前記Ｔａ層上に銅層を形成する段階と、
前記絶縁膜の表面が露出するように前記銅層、ＴｉＳｉＮ層、およびＴａ層を研磨する段階とを備えてなることを特徴とする半導体素子の金属配線の製造方法。
【請求項１７】
前記Ｔａ層を形成する前にパンチスルー工程で前記コンタクトホールの底部の前記ＴｉＳｉＮ層を除去する段階をさらに備えることを特徴とする請求項１６に記載の半導体素子の金属配線の製造方法。
【請求項１８】
前記ＴｉＳｉＮ層およびＴａ層はそれぞれ３０乃至１００Åの厚さで形成することを特徴とする請求項１６に記載の半導体素子の金属配線の製造方法。
【請求項１９】
前記ＴｉＳｉＮ層を形成する段階は、
ＴＤＭＡＴ（Tetrakis−dimethyl-amino-titaniume）物質を用いて熱的ＴｉＮ膜を蒸着する第１段階と、
前記熱的ＴｉＮ膜をプラズマ処理して、ＣＶＤ窒化チタニウム（ＴｉＮ）膜を形成する第２段階と、
前記ＣＶＤ窒化チタニウム膜にＳｉＨ４ガスを反応させ、ＣＶＤ ＴｉＳｉＮ膜を形成する第３段階とを備えてなることを特徴とする請求項１６に記載の半導体素子の金属配線の製造方法。
【請求項１】
半導体素子が形成された半導体基板と、
前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、
前記コンタクトホール内に形成されるＴｉＳｉＮベリア金属層と、
前記ＴｉＳｉＮベリア金属層上に形成される銅配線とを含むことを特徴とする半導体素子の金属配線。
【請求項２】
前記ＴｉＳｉＮベリア金属層は、前記コンタクトホールの底面部を除いた部分に形成されることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項３】
前記ＴｉＳｉＮベリア金属層は、３０乃至１００Åの厚さで形成されることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項４】
前記コンタクトホールはデュアルダマシン構造で形成されることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項５】
半導体素子が形成された半導体基板と、
前記半導体素子に相応する部分にコンタクトホールを有し、前記半導体基板に形成される絶縁膜と、
前記コンタクトホール内に形成されるＴｉＳｉＮと、前記ＴｉＳｉＮ上に積層されたＴａとで構成されるベリア金属層と、
前記ベリア金属層上に形成される銅配線とを含むことを特徴とする半導体素子の金属配線。
【請求項６】
前記ＴｉＳｉＮ層は前記コンタクトホールの底部を除いた部分に形成されることを特徴とする請求項５に記載の半導体素子の金属配線。
【請求項７】
前記ＴｉＳｉＮ層は３０乃至１００Åの厚さで形成されることを特徴とする請求項５に記載の半導体素子の金属配線。
【請求項８】
前記Ｔａ層は３０乃至１００Åの厚さで形成されることを特徴とする請求項５に記載の半導体素子の金属配線。
【請求項９】
前記コンタクトホールはデュアルダマシン構造で形成されることを特徴とする請求項５に記載の半導体素子の金属配線。
【請求項１０】
半導体基板に半導体素子を形成する段階と、
前記半導体基板に絶縁膜を蒸着し、選択的に除去して前記半導体素子に相応する部分にコンタクトホールを形成する段階と、
前記コンタクトホールを含む基板の全面にＴｉＳｉＮベリア金属層を形成する段階と、
前記ＴｉＳｉＮベリア金属層上に銅層を形成する段階と、
前記絶縁膜の表面が露出するように前記銅層およびＴｉＳｉＮベリア金属層を研磨する段階とを備えてなることを特徴とする半導体素子の金属配線の製造方法。
【請求項１１】
前記銅層を形成する前にパンチスルー工程で前記コンタクトホールの底部の前記ＴｉＳｉＮ層を除去する段階をさらに備えることを特徴とする請求項１０に記載の半導体素子の金属配線の製造方法。
【請求項１２】
前記ＴｉＳｉＮベリア金属層は３０乃至１００Åの厚さで形成することを特徴とする請求項１０に記載の半導体素子の金属配線の製造方法。
【請求項１３】
前記ＴｉＳｉＮベリア金属層を形成する段階は、
ＴＤＭＡＴ（Tetrakis−dimethyl-amino-titaniume）物質を用いて熱的ＴｉＮ膜を蒸着する第１段階と、
前記熱的ＴｉＮ膜をプラズマ処理して、ＣＶＤ窒化チタニウム（ＴｉＮ）膜を形成する第２段階と、
前記ＣＶＤ窒化チタニウム膜にＳｉＨ４ガスを反応させ、ＣＶＤ ＴｉＳｉＮ膜を形成する第３段階とを備えてなることを特徴とする請求項１０に記載の半導体素子の金属配線の製造方法。
【請求項１４】
前記ＣＶＤ窒化チタニウム（ＴｉＮ）膜を所望の厚さで形成するために、前記第１、第２段階を繰り返すことを特徴とする請求項１３に記載の半導体素子の金属配線の製造方法。
【請求項１５】
前記第３段階は、前記半導体基板を３００乃至４００℃で維持した状態で実施することを特徴とする請求項１３に記載の半導体素子の金属配線の製造方法。
【請求項１６】
半導体基板に半導体素子を形成する段階と、
前記半導体基板に絶縁膜を蒸着し、選択的に除去して前記半導体素子に相応する部分にコンタクトホールを形成する段階と、
前記コンタクトホールを含む基板の全面にＴｉＳｉＮ層を形成する段階と、
前記ＴｉＳｉＮ層上にＴａ層を形成する段階と、
前記Ｔａ層上に銅層を形成する段階と、
前記絶縁膜の表面が露出するように前記銅層、ＴｉＳｉＮ層、およびＴａ層を研磨する段階とを備えてなることを特徴とする半導体素子の金属配線の製造方法。
【請求項１７】
前記Ｔａ層を形成する前にパンチスルー工程で前記コンタクトホールの底部の前記ＴｉＳｉＮ層を除去する段階をさらに備えることを特徴とする請求項１６に記載の半導体素子の金属配線の製造方法。
【請求項１８】
前記ＴｉＳｉＮ層およびＴａ層はそれぞれ３０乃至１００Åの厚さで形成することを特徴とする請求項１６に記載の半導体素子の金属配線の製造方法。
【請求項１９】
前記ＴｉＳｉＮ層を形成する段階は、
ＴＤＭＡＴ（Tetrakis−dimethyl-amino-titaniume）物質を用いて熱的ＴｉＮ膜を蒸着する第１段階と、
前記熱的ＴｉＮ膜をプラズマ処理して、ＣＶＤ窒化チタニウム（ＴｉＮ）膜を形成する第２段階と、
前記ＣＶＤ窒化チタニウム膜にＳｉＨ４ガスを反応させ、ＣＶＤ ＴｉＳｉＮ膜を形成する第３段階とを備えてなることを特徴とする請求項１６に記載の半導体素子の金属配線の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【公開番号】特開２００７−６７３６０（Ｐ２００７−６７３６０Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００５−３５６５９９（Ｐ２００５−３５６５９９）
【出願日】平成１７年１２月９日（２００５．１２．９）
【出願人】（５０５１５９１２４）ドンブアナム セミコンダクター インコーポレイテッド (18)
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１７年１２月９日（２００５．１２．９）
【出願人】（５０５１５９１２４）ドンブアナム セミコンダクター インコーポレイテッド (18)
【Ｆターム（参考）】
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