半導体装置の製造方法および半導体ウェーハ
【課題】 チップサイズを増大させることなく、狭隘なダイシングライン上に複数のテスト領域を配置した半導体装置の製造方法および半導体ウェーハを提供する。
【解決手段】 主面に形成された格子状のダイシングライン１１、１２と、ダイシングライン１１、１２で囲まれた矩形状格子に形成された複数の集積回路１３と、一方向のダイシングライン１１上に互いに離間して形成され、複数のテスト素子Ｍ１、Ｍ２とテスト用パッド３１〜３４と配線３７〜３９のみからなる複数のテスト領域２１、２２を有する複数のテスト領域群と、を具備し、各群のテスト領域２１、２２においては、互いに異なるテスト素子Ｍ１、Ｍ２が配線３７〜３９によってテスト用パッド３１〜３４に接続されている。
【解決手段】 主面に形成された格子状のダイシングライン１１、１２と、ダイシングライン１１、１２で囲まれた矩形状格子に形成された複数の集積回路１３と、一方向のダイシングライン１１上に互いに離間して形成され、複数のテスト素子Ｍ１、Ｍ２とテスト用パッド３１〜３４と配線３７〜３９のみからなる複数のテスト領域２１、２２を有する複数のテスト領域群と、を具備し、各群のテスト領域２１、２２においては、互いに異なるテスト素子Ｍ１、Ｍ２が配線３７〜３９によってテスト用パッド３１〜３４に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体ウェーハに係り、特にダイシングライン上にテスト素子を有する半導体装置の製造方法および半導体ウェーハに関する。
【背景技術】
【０００２】
半導体装置では、微細化、高集積化、多機能化に伴い、半導体装置の製造過程において、テスト回路を用いて多くのプロセスおよびデバイス特性を測定し、その測定結果に基づいて製造工程を管理している。
【０００３】
通常、テスト回路は半導体装置が完成した後は不要となるので、１枚の半導体基板から製造できる半導体装置の個数を増やして製造コストを低減するために、半導体ウェーハをチップに分割するためのダイシングライン上に形成されている（例えば、特許文献１、特許文献２参照。）。
【０００４】
特許文献１に開示された半導体装置の製造方法および半導体ウェーハでは、複数の集積回路チップを分割するダイシングライン上にテスト用パッドを設け、これら複数の集積回路チップ内部のテスト回路とダイシングライン上に配置されるテスト用パッドとの接続をオン−オフさせるスイッチング回路と、スイッチング回路の切換えを行う切換信号を入力するスイッチングパッドをダイシングライン上に形成している。
【０００５】
特許文献２に開示された半導体装置の製造方法では、複数の被測定素子と、これらの中から少なくとも１個ずつを順に選択する選択回路と、複数の測定素子の各々に接続され、被測定素子の特性を測定するのに用いられる複数のスイッチ素子とを有し、複数の被測定素子、選択回路および複数のスイッチ素子を半導体基板の帯状スクライブ領域内に設けている。
【０００６】
然しながら、特許文献１および特許文献２に開示された半導体装置の製造方法では、半導体装置の微細化、高集積化に伴ってダイシングラインの幅が縮小されるにつれて、特に設置面積の大きい接続パッドを数多く用いるテスト回路をダイシングライン上に形成することが難しくなるという問題がある。
【特許文献１】特開２００２−１４１３８３号公報（４頁、図１）
【特許文献２】特開２００３−７７８５号公報（７頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チップサイズを増大させることなく、狭隘なダイシングライン上に複数のテスト回路を配置した半導体装置の製造方法および半導体ウェーハを提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体ウェーハでは、主面に形成された格子状のダイシングラインと、前記ダイシングラインで囲まれた矩形状格子に形成された複数の集積回路と、一方向の前記ダイシングライン上に互いに離間して形成され、複数のテスト素子とテスト用パッドと配線のみからなる複数のテスト領域を有する複数のテスト領域群と、を具備し、各群のテスト領域においては、互いに異なる前記テスト素子が前記配線によって前記テスト用パッドに接続されていることを特徴としている。
【０００９】
また、本発明の一態様の半導体装置の製造方法では、半導体ウェーハ主面に格子状のダイシングラインを形成する第１の工程と、前記ダイシングラインで囲まれた矩形状格子に複数の集積回路を形成する第２の工程と、一方向の前記ダイシングライン上に、互いに離間して複数のテスト素子とテスト用パッドと配線のみからなる複数のテスト領域を有する複数のテスト領域群を形成する第３の工程と、前記テスト領域において、互いに異なる前記テスト素子を前記配線によって前記テスト用パッドに接続する第４の工程と、前記テスト用パッドに接続された前記テスト素子を用いて前記集積回路の電気的特性をテストする第５の工程と、前記半導体ウェーハを前記ダイシングラインに沿って分割して、チップに分離する第６の工程と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、パッドの設置面積が限られる狭隘なダイシングライン上に複数のテスト領域を配置することができる。
【００１１】
その結果、チップサイズを増大させることなく、半導体装置の製造工程においてより多くのプロセスおよびデバイス特性を測定し、製造工程を管理することができる。
従って、小型で信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係る半導体ウェーハについて、図１乃至図４を用いて説明する。図１は半導体ウェーハを示す平面図、図２は半導体ウェーハの要部を拡大した平面図である。
【００１４】
また、図３はダイシングライン上に形成されたテスト領域の構成を示す図で、図３（ａ）はテスト領域の平面図、図３（ｂ）は図３（ａ）に隣接するテスト領域を示す平面図、図４は図３（ａ）のテスト領域の要部の構造を模式的に示す断面図である。
【００１５】
図１に示すように、本実施例の半導体ウェーハ１０は、表面に形成された格子状のダイシングライン１１、１２と、ダイシングライン１１、１２で囲まれた矩形状格子に形成された複数の集積回路１３とを有している。
【００１６】
集積回路１３は、一方向（以下、Ｙ方向という）と直角な方向（以下、Ｘ方向という）に配列された４個の集積回路１３を１ブロックとする集積回路ブロックＡおよび集積回路ブロックＢが、Ｙ方向に交互に配列されている。
【００１７】
図２に示すように、集積回路ブロックＡは、Ｙ方向のダイシングライン１１ａ、１１ｂ、１１ｃ上に形成された３個のテスト領域２１を有し、集積回路ブロックＢは、Ｙ方向のダイシングライン１１ａ、１１ｂ、１１ｃ上に形成された３個のテスト領域２２を有している。
【００１８】
２つのテスト領域２１、２２をテスト領域群と呼び、更に複数のテスト領域群がＹ方向に配列されている。
【００１９】
集積回路ブロックＡ、ＢとＸ方向に隣接して配列された集積回路ブロックＡ、Ｂとの間のＹ方向のダイシングライン１１ｄ上にはテスト領域２１、２２は形成されていない。
【００２０】
図３（ａ）に示すように、テスト領域２１は、２個のテスト素子、例えばゲート長が互いに異なるＭＯＳトランジスタＭ１ａ、Ｍ２ａと、テスト用パッド３１ａ、３２ａ、３３ａ、３４ａと、パッド配線３７ａ、３８ａ、３９ａのみを有している。
【００２１】
テスト用パッド３１ａ、３２ａ、３３ａ、３４ａはダイシングライン１１ｂに沿って互いに間隔を置いて配置され、ＭＯＳトランジスタＭ１ａ、Ｍ２ａは隣接するテスト用パッド３２ａ、３４ａの間で且つダイシングライン１１ｂと垂直な方向に並置され、且つパッド配線３７ａ、３９ａはダイシングライン１１ｂの一方の側に配置されている。
【００２２】
テスト用パッド３１ａ、３２ａ、３３ａ、３４ａのサイズはそれぞれ６０×８０μｍ程度であり、ダイシングライン１１ｂの幅は８０〜１６０μｍ程度である。
【００２３】
テスト領域２１のＭＯＳトランジスタＭ１ａのドレインは、引き出し配線３５ａを介してコンタクトホール３６ａに引き出されている。
同様に、ＭＯＳトランジスタＭ１ａのソース、ゲートおよびバックゲート（基板）の各電極も、引き出し配線を介してコンタクトホールにそれぞれ引き出されている。
【００２４】
テスト領域２１のＭＯＳトランジスタＭ１ａは、ドレインがパッド配線３７ａを介してテスト用パッド３１ａに接続され、ソースがパッド配線３８ａを介してテスト用パッド３２ａに接続され、ゲートがパッド配線３９ａを介してテスト用パッド３３ａに接続されている。
【００２５】
テスト領域２１のＭＯＳトランジスタＭ１ａ、Ｍ２ａのバックゲートはコンタクトホールに埋め込まれたビア（図示せず）を介してテスト用パッド３４ａに共通接続されている。
【００２６】
一方、テスト領域２１のＭＯＳトランジスタＭ２ａのドレイン、ソース、ゲートはそれぞれテスト用パッド３１ａ、３２ａ、３３ａには接続されていない。
【００２７】
図３（ｂ）に示すように、テスト領域２２は、テスト領域２１のＭＯＳトランジスタＭ１ａ、Ｍ２ａとそれぞれ等しいＭＯＳトランジスタＭ１ｂ、Ｍ２ｂと、テスト用パッド３１ｂ、３２ｂ、３３ｂ、３４ｂと、パッド配線３７ｂ、３８ｂ、３９ｂのみをそれぞれ有している。
【００２８】
テスト用パッド３１ｂ、３２ｂ、３３ｂ、３４ｂはダイシングライン１１ｂに沿って互いに間隔を置いて配置され、ＭＯＳトランジスタＭ１ｂ、Ｍ２ｂは隣接するテスト用パッド３２ｂ、３４ｂの間で且つダイシングライン１１ｂと垂直な方向に並置され、且つパッド配線３７ｂ、３９ｂはパッド配線３７ａ、３９ａと反対の他方の側に配置されている。
【００２９】
テスト領域２２のＭＯＳトランジスタＭ１ｂのドレインは、引き出し配線３５ｂを介してコンタクトホール３６ｂにそれぞれ引き出されている。
同様に、ＭＯＳトランジスタＭ１ｂのソース、ゲートおよびバックゲート（基板）の各電極も、引き出し配線を介してコンタクトホールにそれぞれ引き出されている。
【００３０】
テスト領域２２のＭＯＳトランジスタＭ２ｂは、ドレインがパッド配線３７ｂを介してテスト用パッド３１ｂに接続され、ソースがパッド配線３８ｂを介してテスト用パッド３２ｂに接続され、ゲートがパッド配線３９ｂを介してテスト用パッド３３ｂに接続されている。
【００３１】
テスト領域２２のＭＯＳトランジスタＭ１ｂ、Ｍ２ｂのバックゲートはコンタクトホールに埋め込まれたビア（図示せず）を介してテスト用パッド３４ｂに共通接続されている。
【００３２】
一方、テスト領域２２のＭＯＳトランジスタＭ１ｂのドレイン、ソース、ゲートはそれぞれテスト用パッド３１ｂ、３２ｂ、３３ｂには接続されていない。
【００３３】
次に、テスト領域２１、２２の要部の断面構造について説明する。ここでは、３層配線工程で製造される半導体装置の場合の例である。
【００３４】
図４に示すように、半導体基板４０に形成されたテスト領域２１のＭＯＳトランジスタＭ１ａのドレインＤはコンタクト層４１を介して第１配線層４２に接続され、第１配線層４２はコンタクト層４３を介して引き出し配線３５ａに接続され、引き出し配線３５ａはコンタクトホール３６ａに埋め込まれたビア４４を介してパッド配線３７ａに接続され、パッド配線３７ａはパッド３１ａに接続されている。
【００３５】
図示しないテスト領域２１のＭＯＳトランジスタＭ１ａのソースＳおよびゲートＧも、同様にしてパッド３２ａ、３３ａにそれぞれ接続されている。
【００３６】
同じく、図示しないテスト領域２２のＭＯＳトランジスタＭ２ｂのドレイン、ソースおよびゲートも、ＭＯＳトランジスタＭ１ａと同様にして、テスト用パッド３１ｂ、３２ｂ、３３ｂにそれぞれ接続されている。
【００３７】
これにより、Ｙ方向のダイシングライン１１上に互いに離間して形成され、ＭＯＳトランジスタＭ１、Ｍ２とテスト用パッド３１、３２、３３、３４とパッド配線３７、３８、３９のみからなるテスト領域２１、２２を有する複数のテスト領域群を具備し、各群のテスト領域２１、２２においては、互いに異なるＭＯＳトランジスタＭ１、Ｍ２がパッド配線３７、３８、３９によってテスト用パッド３１、３２、３３、３４に接続されているので、狭隘なダイシングライン上に複数のテスト領域を形成することが可能である。
【００３８】
図５は実施例１に係る半導体ウェーハ１０の製造工程に用いられるフォトマスクを示す図で、図５（ａ）は４チップ分のパターンが形成されたフォトマスクの平面図、図５（ｂ）は８チップ分のパターンが形成されたフォトマスクの平面図である。
【００３９】
図５（ａ）に示すように、第１フォトマスク５１は、チップパターンがＸ方向に４個（ｎ１＝４）、Ｙ方向に１個（ｍ１＝１）配列され、露光装置の１ショットで４個（ｎ１×ｍ１＝４）のチップパターンを同時露光することができる。
【００４０】
チップパターンには、集積回路パターン５２とテスト領域パターン５３がＸ方向に交互に配列されている。テスト領域パターン５３はダイシングライン５４上に配置されている。
【００４１】
更に、ダイシングライン５４上にはパターン合わせのためのリソマーク（図示せず）が配置されている。
【００４２】
集積回路パターン５２には、例えばメモリセルアレイ、メモリセルのアドレスを指定するデコーダ、およびそれらを制御するための周辺回路などのパターンが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
テスト領域パターン５３には、ＭＯＳトランジスタＭ１、Ｍ２、引き出し配線３５などのパターンなどが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
【００４３】
図５（ｂ）に示すように、第２フォトマスク５６は、チップパターンがＸ方向に４個（ｎ２＝４）、Ｙ方向に２個（ｍ２＝２）配列され、露光装置の１ショットで８個（ｎ２×ｍ２＝８）のチップパターンを同時露光することができる。
【００４４】
チップパターンはテスト領域パターン５７、５８を有し、テスト領域パターン５７、５８はダイシングライン５４上に配置されている。
【００４５】
テスト領域パターン５７には、コンタクトホール３６ａ、パッド配線３７ａ、３８ａ、３９ａ、およびテスト用パッド３１ａ、３２ａ、３３ａ、３４ａなどのパターンが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
【００４６】
テスト領域パターン５８には、コンタクトホール３６ｂ、パッド配線３７ｂ、３８ｂ、３９bおよびテスト用パッド３１b、３２b、３３b、３４bなどのパターンが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
【００４７】
周知の方法により、これら複数の第１フォトマスク５１および第２フォトマスク５６を用いて、半導体ウェーハ１０が製造される。
【００４８】
半導体ウェーハ１０の製造工程において、ＭＯＳトランジスタＭ１、Ｍ２により集積回路１３の電気的特性がテストされ、半導体ウェーハ１０が完成する。
半導体ウェーハ１０をスクライブライン５４、５９に沿って分割して、チップに分離することにより、集積回路１３を有する半導体装置が得られる。
【００４９】
即ち、集積回路１３ごとに、ダイシングライン５４上に２個のＭＯＳトランジスタＭ１、Ｍ２を設け、２個のＭＯＳトランジスタＭ１、Ｍ２から互いにことなるＭＯＳトランジスタをパッド配線３７〜３９を介してパッド３１〜３４に接続するために、第１フォトマスク５１ではｍ１＝１に対して、第２フォトマスク５６では２倍のｍ２＝２としている。
【００５０】
これにより、例えば、従来の露光装置を使用し、露光エリア内での寸法バラツキが懸念される微細なパターンは露光エリアを絞った４チップ分の第１フォトマスク５１を用いて形成し、それほどの微細化が要求されない配線パターンや不純物イオンの注入パターン等は８チップ分の第２フォトマスク５６を用いて形成する半導体装置の製造工程において、製造工程を何ら変更することなく適用することが可能である。
【００５１】
また、従来の露光装置と縮小投影型露光装置を併用し、それほどの微細化が要求されない配線パターンや不純物イオンの注入パターン等は従来の露光装置により４チップ分の第１フォトマスク５１を用いて形成し、更に微細化されたパターンのみを８チップ分の第２フォトマスク５６を用いて形成する半導体装置の製造工程においても、製造工程を何ら変更することなく適用することが可能である。
【００５２】
以上説明したように、本実施例の半導体装置の製造方法では、パッドの設置面積が限られる狭隘なダイシングライン上に複数のテスト領域を配置することができる。
【００５３】
その結果、チップサイズを増大させることなく、半導体装置の製造工程においてより多くのプロセスおよびデバイス特性を測定し、製造工程を管理することができる。従って、小型で信頼性の高い半導体装置を提供することができる。
【００５４】
ここではｍ１＝１、ｍ２＝２である場合について説明したが、ｍ１は１以上の自然数、ｍ２は２の自然数倍であれば良く、特に限定されない。更に、ｎ１およびｎ２が４の場合について説明したが、ｎ１とｎ２が等しければ良く、特に限定されない。
【実施例２】
【００５５】
本発明の実施例２に係る半導体ウェーハについて、図６乃至図８を用いて説明する。図６は半導体ウェーハを示す平面図、図７は半導体ウェーハの要部を拡大した平面図である。
【００５６】
また、図８はダイシングライン上に形成されたテスト領域の構成を示す図で、図８（ａ）はテスト領域の平面図、図８（ｂ）は図８（ａ）に隣接するテスト領域を示す平面図、図８（ｃ）は図８（ｂ）に隣接するテスト領域を示す平面図である。
【００５７】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００５８】
本実施例が実施例１と異なる点は、ダイシングライン上に形成されたテスト領域群が、３個のテスト領域を有することにある。
【００５９】
即ち、図６に示すように、本実施例の半導体ウェーハ６０は、Ｘ方向に隣接した４個の集積回路１３を１ブロックとする３つの集積回路ブロックＡ、B、ＣがＹ方向に順に配列されている。
【００６０】
図７に示すように、集積回路ブロックＡ、Ｂ、Ｃは、Ｙ方向のダイシングライン１１ａ、１１ｂ、１１ｃ上に形成された３個のテスト領域６１、６２、６３をそれぞれ有している。
【００６１】
３つのテスト領域６１、６２、６３をテスト領域群と呼び、更に複数のテスト領域群がＹ方向に配列されている。
【００６２】
集積回路ブロックＡ、Ｂ、ＣとＸ方向に配列された集積回路ブロックＡ、Ｂ、Ｃとの間のダイシングライン１１ｄ上にはテスト領域６１、６２、６３は形成されていない。
【００６３】
図８（ａ）に示すように、テスト領域６１は、３個のテスト素子、例えばゲート長が互いに異なる３個のＭＯＳトランジスタＭ１ａ、Ｍ２ａ、Ｍ３ａが形成され、ＭＯＳトランジスタＭ１ａのドレイン、ソース、ゲートがパッド配線３７ａ、３８ａ、３９ａを介してテスト用パッド３１ａ、３２ａ、３３ａにそれぞれ接続されている。
【００６４】
一方、ＭＯＳトランジスタＭ２ａ、Ｍ３ａのドレイン、ソース、ゲートはテスト用パッド３１ａ、３２ａ、３３ａには接続されていない。
【００６５】
図８（ｂ）に示すように、テスト領域６２は、テスト領域６１の３個のＭＯＳトランジスタＭ１ａ、Ｍ２ａ、Ｍ３ａにそれぞれ等しい３個のＭＯＳトランジスタＭ１ｂ、Ｍ２ｂ、Ｍ３ｂが形成され、ＭＯＳトランジスタＭ２ｂのドレイン、ソース、ゲートがパッド配線３７ｂ、３８ｂ、３９ｂを介してテスト用パッド３１ｂ、３２ｂ、３３ｂにそれぞれ接続されている。
【００６６】
一方、ＭＯＳトランジスタＭ１ｂ、Ｍ３ｂのドレイン、ソース、ゲートはテスト用パッド３１ｂ、３２ｂ、３３ｂには接続されていない。
【００６７】
図８（ｃ）に示すように、テスト領域６３は、テスト領域６１の３個のＭＯＳトランジスタＭ１ａ、Ｍ２ａ、Ｍ３ａにそれぞれ等しい３個のＭＯＳトランジスタＭ１ｃ、Ｍ２ｃ、Ｍ３ｃが形成され、３個のＭＯＳトランジスタＭ１ｃ、Ｍ２ｃ、Ｍ３ｃから選択されたＭＯＳトランジスタＭ３ｃが、ドレイン、ソース、ゲートがパッド配線３７ｃ、３８ｃ、３９ｃを介してテスト用パッド３１ｃ、３２ｃ、３３ｃにそれぞれ接続されている。
【００６８】
一方、ＭＯＳトランジスタＭ１ｃ、Ｍ２ｃのドレイン、ソース、ゲートはテスト用パッド３１ｃ、３２ｃ、３３ｃには接続されていない。
【００６９】
これにより、Ｙ方向のダイシングライン１１上に互いに離間して形成され、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３とテスト用パッド３１、３２、３３、３４とパッド配線３７、３８、３９のみからなるテスト領域６１、６２、６３を有する複数のテスト領域群を具備し、各群のテスト領域６１、６２、６３においては、互いに異なるＭＯＳトランジスタＭ１、Ｍ２、Ｍ３がパッド配線３７、３８、３９によってテスト用パッド３１、３２、３３、３４に接続されているので、狭隘なダイシングライン上に複数のテスト領域を形成することが可能である。
【００７０】
図９は実施例２に係る半導体ウェーハ６０の製造工程に用いられるフォトマスクを示す図で、図９（ａ）は４チップ分のパターンが形成されたフォトマスクの平面図、図９（ｂ）は１２チップ分のパターンが形成されたフォトマスクの平面図である。
【００７１】
図９（ａ）に示すように、第１フォトマスク７１は、チップパターンがＸ方向に４個（ｎ３＝４）、Ｙ方向に１個（ｍ３＝１）配列されており、露光装置の１ショットで４個（ｎ３×ｍ３＝４）のチップパターンを同時露光することができる。
【００７２】
チップパターンには、集積回路パターン５２とテスト領域パターン７２がＸ方向に交互に配列されている。テスト領域パターン７２はダイシングライン５４上に配置されている。
【００７３】
更に、ダイシングライン５４上にはパターン合わせのためのリソマーク（図示せず）が配置されている。
【００７４】
図９（ｂ）に示すように、第２フォトマスク７３は、チップのパターンがＸ方向に４個（ｎ４＝４）、Ｙ方向に３個（ｍ４＝３）配列されており、露光装置の１ショットで１２個（ｎ４×ｍ４＝１２）のチップパターンを同時露光することができる。
【００７５】
チップパターンはテスト領域パターン７４、７５、７６をそれぞれ有し、テスト領域パターン７４、７５、７６は離間してダイシングライン５４上に配置されている。
【００７６】
テスト領域パターン７２、７４、７５、７６には、テスト領域６１、６２、６３を形成するためのパターンが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
【００７７】
即ち、集積回路１３ごとに、ダイシングライン５４上に３個のＭＯＳトランジスタＭ１〜Ｍ３を設け、３個のＭＯＳトランジスタＭ１〜Ｍ３から互いにことなるＭＯＳトランジスタをパッド配線３７〜３９を介してテスト用パッド３１〜３４に接続するために、第１フォトマスク７１ではｍ３＝１に対して、第２フォトマスク７３では３倍のｍ４＝３としている。
【００７８】
以上説明したように、本実施例によれば狭隘なダイシングライン上に３種類のテスト領域を形成することができるので、更に多くのプロセス特性、デバイス特性を測定し、半導体装置の製造工程を精密制御できる利点がある。
【００７９】
ここではｍ３＝１、ｍ４＝３である場合について説明したが、ｍ３は１以上の自然数、ｍ４は３の自然数倍であれば良く、特に限定されない。
【実施例３】
【００８０】
図１０は本発明の実施例３に係るテスト領域の構成を示す平面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００８１】
本実施例が実施例１と異なる点は、パッド配線がダイシングラインに沿った一方向の側にのみ配置されていることにある。
【００８２】
即ち、図１０（ａ）に示すように、集積回路ブロックＡに形成されたテスト領域８１では、テスト用パッド３１ａ、３２ａ、３３ａにパッド配線３７ａ、３８ａ、３９ａがそれぞれ接続されている。
【００８３】
ＭＯＳトランジスタＭ１ａのドレイン、ソース、ゲートに接続された引き出し配線３５ａがコンタクトホール３６ａに埋め込まれたビア(図示せず)を介してパッド配線３７ａ、３８ａ、３９ａにそれぞれ接続されている。
【００８４】
一方、ＭＯＳトランジスタＭ２ａのドレイン、ソース、ゲートに接続された引き出し配線３５ａとパッド配線３７ｂ、３８ｂ、３９ｂとの間にはコンタクトホール３６ａが形成されていない。
【００８５】
同様に、図１０（ｂ）に示すように、集積回路ブロックＢに形成されたテスト領域８２では、テスト用パッド３１ｂ、３２ｂ、３３ｂにパッド配線３７ｂ、３８ｂ、３９ｂがそれぞれ接続されている。
【００８６】
ＭＯＳトランジスタＭ２ｂのドレイン、ソース、ゲートに接続された引き出し配線３５ｂがコンタクトホール３６ｂに埋め込まれたビア(図示せず)を介してパッド配線３７ｂ、３８ｂ、３９ｂにそれぞれ接続されている。
【００８７】
一方、ＭＯＳトランジスタＭ１ｂのドレイン、ソース、ゲートに接続された引き出し配線３５ｂとパッド配線３７ｂ、３８ｂ、３９ｂとの間にはコンタクトホール３６ｂが形成されていない。
【００８８】
以上説明したように、本実施例によれば、パッド配線３７ａ、３９ａ、およびパッド配線３７ｂ、３９ｂをダイシングライン１１ｂの一方の側にのみ配置したので、ダイシングラインの幅をΔＸだけ短縮することができる利点がある。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施１例に係る半導体ウェーハを示す平面図。
【図２】本発明の実施１例に係る半導体ウェーハの要部を拡大した平面図。
【図３】本発明の実施１例に係るダイシングライン上に形成されたテスト領域の構成を示す図で、図３（ａ）はテスト領域の平面図、図３（ｂ）は図３（ａ）に隣接するテスト領域を示す平面図。
【図４】本発明の実施１例に係るテスト領域の要部の構造を模式的に示す断面図。
【図５】本発明の実施１例に係る半導体ウェーハの製造工程に用いられるフォトマスクを示す図。
【図６】本発明の実施２例に係る半導体ウェーハを示す平面図。
【図７】本発明の実施２例に係る半導体ウェーハの要部を拡大した平面図。
【図８】本発明の実施２例に係るダイシングライン上に形成されたテスト領域の構成を示す図で、図８（ａ）はテスト領域の平面図、図８（ｂ）は図８（ａ）に隣接するテスト領域の平面図、図８（ｃ）は図８（ｂ）に更に隣接するテスト領域を示す平面図。
【図９】本発明の実施２例に係る半導体ウェーハの製造工程に用いられるフォトマスクを示す図。
【図１０】本発明の実施３例に係るダイシングライン上に形成されたテスト領域の構成を示す図で、図１０（ａ）はテスト領域の平面図、図１０（ｂ）は図１０（ａ）に隣接するテスト領域を示す平面図。
【符号の説明】
【００９０】
１０、６０ 半導体ウェーハ
１１、１２、１１ａ、１１ｂ、１１ｃ、１１ｄ、１２ａ、１２ｂ、５４、５９ ダイシングライン
１３ 集積回路
２１、２２、６１、６２、６３、８１、８２ テスト領域
３１ａ、３１ｂ、３２ａ３２ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ テスト用パッド
３５ａ、３５ｂ、３５ｃ 引き出し配線
３６ａ、３６ｂ、３６ｃ コンタクトホール
３７ａ、３７ｂ、３７ｃ、３８ａ、３８ｂ、３８ｃ、３９ａ、３９ｂ、３９ｃ パッド配線
４０半導体基板
４１、４３ コンタクト層
４２ 第１配線層
４４ ビア
５１、７１ 第１フォトマスク
５２ 集積回路パターン
５３、５７、５８、７２、７４、７５、７６ テスト領域パターン
５６、７３ 第２フォトマスク
Ａ、Ｂ、Ｃ 集積回路ブロック
Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ２ａ、Ｍ２ｂ、Ｍ２ｃ、Ｍ３ａ、Ｍ３ｂ、Ｍ３ｃ ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体ウェーハに係り、特にダイシングライン上にテスト素子を有する半導体装置の製造方法および半導体ウェーハに関する。
【背景技術】
【０００２】
半導体装置では、微細化、高集積化、多機能化に伴い、半導体装置の製造過程において、テスト回路を用いて多くのプロセスおよびデバイス特性を測定し、その測定結果に基づいて製造工程を管理している。
【０００３】
通常、テスト回路は半導体装置が完成した後は不要となるので、１枚の半導体基板から製造できる半導体装置の個数を増やして製造コストを低減するために、半導体ウェーハをチップに分割するためのダイシングライン上に形成されている（例えば、特許文献１、特許文献２参照。）。
【０００４】
特許文献１に開示された半導体装置の製造方法および半導体ウェーハでは、複数の集積回路チップを分割するダイシングライン上にテスト用パッドを設け、これら複数の集積回路チップ内部のテスト回路とダイシングライン上に配置されるテスト用パッドとの接続をオン−オフさせるスイッチング回路と、スイッチング回路の切換えを行う切換信号を入力するスイッチングパッドをダイシングライン上に形成している。
【０００５】
特許文献２に開示された半導体装置の製造方法では、複数の被測定素子と、これらの中から少なくとも１個ずつを順に選択する選択回路と、複数の測定素子の各々に接続され、被測定素子の特性を測定するのに用いられる複数のスイッチ素子とを有し、複数の被測定素子、選択回路および複数のスイッチ素子を半導体基板の帯状スクライブ領域内に設けている。
【０００６】
然しながら、特許文献１および特許文献２に開示された半導体装置の製造方法では、半導体装置の微細化、高集積化に伴ってダイシングラインの幅が縮小されるにつれて、特に設置面積の大きい接続パッドを数多く用いるテスト回路をダイシングライン上に形成することが難しくなるという問題がある。
【特許文献１】特開２００２−１４１３８３号公報（４頁、図１）
【特許文献２】特開２００３−７７８５号公報（７頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チップサイズを増大させることなく、狭隘なダイシングライン上に複数のテスト回路を配置した半導体装置の製造方法および半導体ウェーハを提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体ウェーハでは、主面に形成された格子状のダイシングラインと、前記ダイシングラインで囲まれた矩形状格子に形成された複数の集積回路と、一方向の前記ダイシングライン上に互いに離間して形成され、複数のテスト素子とテスト用パッドと配線のみからなる複数のテスト領域を有する複数のテスト領域群と、を具備し、各群のテスト領域においては、互いに異なる前記テスト素子が前記配線によって前記テスト用パッドに接続されていることを特徴としている。
【０００９】
また、本発明の一態様の半導体装置の製造方法では、半導体ウェーハ主面に格子状のダイシングラインを形成する第１の工程と、前記ダイシングラインで囲まれた矩形状格子に複数の集積回路を形成する第２の工程と、一方向の前記ダイシングライン上に、互いに離間して複数のテスト素子とテスト用パッドと配線のみからなる複数のテスト領域を有する複数のテスト領域群を形成する第３の工程と、前記テスト領域において、互いに異なる前記テスト素子を前記配線によって前記テスト用パッドに接続する第４の工程と、前記テスト用パッドに接続された前記テスト素子を用いて前記集積回路の電気的特性をテストする第５の工程と、前記半導体ウェーハを前記ダイシングラインに沿って分割して、チップに分離する第６の工程と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、パッドの設置面積が限られる狭隘なダイシングライン上に複数のテスト領域を配置することができる。
【００１１】
その結果、チップサイズを増大させることなく、半導体装置の製造工程においてより多くのプロセスおよびデバイス特性を測定し、製造工程を管理することができる。
従って、小型で信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係る半導体ウェーハについて、図１乃至図４を用いて説明する。図１は半導体ウェーハを示す平面図、図２は半導体ウェーハの要部を拡大した平面図である。
【００１４】
また、図３はダイシングライン上に形成されたテスト領域の構成を示す図で、図３（ａ）はテスト領域の平面図、図３（ｂ）は図３（ａ）に隣接するテスト領域を示す平面図、図４は図３（ａ）のテスト領域の要部の構造を模式的に示す断面図である。
【００１５】
図１に示すように、本実施例の半導体ウェーハ１０は、表面に形成された格子状のダイシングライン１１、１２と、ダイシングライン１１、１２で囲まれた矩形状格子に形成された複数の集積回路１３とを有している。
【００１６】
集積回路１３は、一方向（以下、Ｙ方向という）と直角な方向（以下、Ｘ方向という）に配列された４個の集積回路１３を１ブロックとする集積回路ブロックＡおよび集積回路ブロックＢが、Ｙ方向に交互に配列されている。
【００１７】
図２に示すように、集積回路ブロックＡは、Ｙ方向のダイシングライン１１ａ、１１ｂ、１１ｃ上に形成された３個のテスト領域２１を有し、集積回路ブロックＢは、Ｙ方向のダイシングライン１１ａ、１１ｂ、１１ｃ上に形成された３個のテスト領域２２を有している。
【００１８】
２つのテスト領域２１、２２をテスト領域群と呼び、更に複数のテスト領域群がＹ方向に配列されている。
【００１９】
集積回路ブロックＡ、ＢとＸ方向に隣接して配列された集積回路ブロックＡ、Ｂとの間のＹ方向のダイシングライン１１ｄ上にはテスト領域２１、２２は形成されていない。
【００２０】
図３（ａ）に示すように、テスト領域２１は、２個のテスト素子、例えばゲート長が互いに異なるＭＯＳトランジスタＭ１ａ、Ｍ２ａと、テスト用パッド３１ａ、３２ａ、３３ａ、３４ａと、パッド配線３７ａ、３８ａ、３９ａのみを有している。
【００２１】
テスト用パッド３１ａ、３２ａ、３３ａ、３４ａはダイシングライン１１ｂに沿って互いに間隔を置いて配置され、ＭＯＳトランジスタＭ１ａ、Ｍ２ａは隣接するテスト用パッド３２ａ、３４ａの間で且つダイシングライン１１ｂと垂直な方向に並置され、且つパッド配線３７ａ、３９ａはダイシングライン１１ｂの一方の側に配置されている。
【００２２】
テスト用パッド３１ａ、３２ａ、３３ａ、３４ａのサイズはそれぞれ６０×８０μｍ程度であり、ダイシングライン１１ｂの幅は８０〜１６０μｍ程度である。
【００２３】
テスト領域２１のＭＯＳトランジスタＭ１ａのドレインは、引き出し配線３５ａを介してコンタクトホール３６ａに引き出されている。
同様に、ＭＯＳトランジスタＭ１ａのソース、ゲートおよびバックゲート（基板）の各電極も、引き出し配線を介してコンタクトホールにそれぞれ引き出されている。
【００２４】
テスト領域２１のＭＯＳトランジスタＭ１ａは、ドレインがパッド配線３７ａを介してテスト用パッド３１ａに接続され、ソースがパッド配線３８ａを介してテスト用パッド３２ａに接続され、ゲートがパッド配線３９ａを介してテスト用パッド３３ａに接続されている。
【００２５】
テスト領域２１のＭＯＳトランジスタＭ１ａ、Ｍ２ａのバックゲートはコンタクトホールに埋め込まれたビア（図示せず）を介してテスト用パッド３４ａに共通接続されている。
【００２６】
一方、テスト領域２１のＭＯＳトランジスタＭ２ａのドレイン、ソース、ゲートはそれぞれテスト用パッド３１ａ、３２ａ、３３ａには接続されていない。
【００２７】
図３（ｂ）に示すように、テスト領域２２は、テスト領域２１のＭＯＳトランジスタＭ１ａ、Ｍ２ａとそれぞれ等しいＭＯＳトランジスタＭ１ｂ、Ｍ２ｂと、テスト用パッド３１ｂ、３２ｂ、３３ｂ、３４ｂと、パッド配線３７ｂ、３８ｂ、３９ｂのみをそれぞれ有している。
【００２８】
テスト用パッド３１ｂ、３２ｂ、３３ｂ、３４ｂはダイシングライン１１ｂに沿って互いに間隔を置いて配置され、ＭＯＳトランジスタＭ１ｂ、Ｍ２ｂは隣接するテスト用パッド３２ｂ、３４ｂの間で且つダイシングライン１１ｂと垂直な方向に並置され、且つパッド配線３７ｂ、３９ｂはパッド配線３７ａ、３９ａと反対の他方の側に配置されている。
【００２９】
テスト領域２２のＭＯＳトランジスタＭ１ｂのドレインは、引き出し配線３５ｂを介してコンタクトホール３６ｂにそれぞれ引き出されている。
同様に、ＭＯＳトランジスタＭ１ｂのソース、ゲートおよびバックゲート（基板）の各電極も、引き出し配線を介してコンタクトホールにそれぞれ引き出されている。
【００３０】
テスト領域２２のＭＯＳトランジスタＭ２ｂは、ドレインがパッド配線３７ｂを介してテスト用パッド３１ｂに接続され、ソースがパッド配線３８ｂを介してテスト用パッド３２ｂに接続され、ゲートがパッド配線３９ｂを介してテスト用パッド３３ｂに接続されている。
【００３１】
テスト領域２２のＭＯＳトランジスタＭ１ｂ、Ｍ２ｂのバックゲートはコンタクトホールに埋め込まれたビア（図示せず）を介してテスト用パッド３４ｂに共通接続されている。
【００３２】
一方、テスト領域２２のＭＯＳトランジスタＭ１ｂのドレイン、ソース、ゲートはそれぞれテスト用パッド３１ｂ、３２ｂ、３３ｂには接続されていない。
【００３３】
次に、テスト領域２１、２２の要部の断面構造について説明する。ここでは、３層配線工程で製造される半導体装置の場合の例である。
【００３４】
図４に示すように、半導体基板４０に形成されたテスト領域２１のＭＯＳトランジスタＭ１ａのドレインＤはコンタクト層４１を介して第１配線層４２に接続され、第１配線層４２はコンタクト層４３を介して引き出し配線３５ａに接続され、引き出し配線３５ａはコンタクトホール３６ａに埋め込まれたビア４４を介してパッド配線３７ａに接続され、パッド配線３７ａはパッド３１ａに接続されている。
【００３５】
図示しないテスト領域２１のＭＯＳトランジスタＭ１ａのソースＳおよびゲートＧも、同様にしてパッド３２ａ、３３ａにそれぞれ接続されている。
【００３６】
同じく、図示しないテスト領域２２のＭＯＳトランジスタＭ２ｂのドレイン、ソースおよびゲートも、ＭＯＳトランジスタＭ１ａと同様にして、テスト用パッド３１ｂ、３２ｂ、３３ｂにそれぞれ接続されている。
【００３７】
これにより、Ｙ方向のダイシングライン１１上に互いに離間して形成され、ＭＯＳトランジスタＭ１、Ｍ２とテスト用パッド３１、３２、３３、３４とパッド配線３７、３８、３９のみからなるテスト領域２１、２２を有する複数のテスト領域群を具備し、各群のテスト領域２１、２２においては、互いに異なるＭＯＳトランジスタＭ１、Ｍ２がパッド配線３７、３８、３９によってテスト用パッド３１、３２、３３、３４に接続されているので、狭隘なダイシングライン上に複数のテスト領域を形成することが可能である。
【００３８】
図５は実施例１に係る半導体ウェーハ１０の製造工程に用いられるフォトマスクを示す図で、図５（ａ）は４チップ分のパターンが形成されたフォトマスクの平面図、図５（ｂ）は８チップ分のパターンが形成されたフォトマスクの平面図である。
【００３９】
図５（ａ）に示すように、第１フォトマスク５１は、チップパターンがＸ方向に４個（ｎ１＝４）、Ｙ方向に１個（ｍ１＝１）配列され、露光装置の１ショットで４個（ｎ１×ｍ１＝４）のチップパターンを同時露光することができる。
【００４０】
チップパターンには、集積回路パターン５２とテスト領域パターン５３がＸ方向に交互に配列されている。テスト領域パターン５３はダイシングライン５４上に配置されている。
【００４１】
更に、ダイシングライン５４上にはパターン合わせのためのリソマーク（図示せず）が配置されている。
【００４２】
集積回路パターン５２には、例えばメモリセルアレイ、メモリセルのアドレスを指定するデコーダ、およびそれらを制御するための周辺回路などのパターンが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
テスト領域パターン５３には、ＭＯＳトランジスタＭ１、Ｍ２、引き出し配線３５などのパターンなどが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
【００４３】
図５（ｂ）に示すように、第２フォトマスク５６は、チップパターンがＸ方向に４個（ｎ２＝４）、Ｙ方向に２個（ｍ２＝２）配列され、露光装置の１ショットで８個（ｎ２×ｍ２＝８）のチップパターンを同時露光することができる。
【００４４】
チップパターンはテスト領域パターン５７、５８を有し、テスト領域パターン５７、５８はダイシングライン５４上に配置されている。
【００４５】
テスト領域パターン５７には、コンタクトホール３６ａ、パッド配線３７ａ、３８ａ、３９ａ、およびテスト用パッド３１ａ、３２ａ、３３ａ、３４ａなどのパターンが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
【００４６】
テスト領域パターン５８には、コンタクトホール３６ｂ、パッド配線３７ｂ、３８ｂ、３９bおよびテスト用パッド３１b、３２b、３３b、３４bなどのパターンが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
【００４７】
周知の方法により、これら複数の第１フォトマスク５１および第２フォトマスク５６を用いて、半導体ウェーハ１０が製造される。
【００４８】
半導体ウェーハ１０の製造工程において、ＭＯＳトランジスタＭ１、Ｍ２により集積回路１３の電気的特性がテストされ、半導体ウェーハ１０が完成する。
半導体ウェーハ１０をスクライブライン５４、５９に沿って分割して、チップに分離することにより、集積回路１３を有する半導体装置が得られる。
【００４９】
即ち、集積回路１３ごとに、ダイシングライン５４上に２個のＭＯＳトランジスタＭ１、Ｍ２を設け、２個のＭＯＳトランジスタＭ１、Ｍ２から互いにことなるＭＯＳトランジスタをパッド配線３７〜３９を介してパッド３１〜３４に接続するために、第１フォトマスク５１ではｍ１＝１に対して、第２フォトマスク５６では２倍のｍ２＝２としている。
【００５０】
これにより、例えば、従来の露光装置を使用し、露光エリア内での寸法バラツキが懸念される微細なパターンは露光エリアを絞った４チップ分の第１フォトマスク５１を用いて形成し、それほどの微細化が要求されない配線パターンや不純物イオンの注入パターン等は８チップ分の第２フォトマスク５６を用いて形成する半導体装置の製造工程において、製造工程を何ら変更することなく適用することが可能である。
【００５１】
また、従来の露光装置と縮小投影型露光装置を併用し、それほどの微細化が要求されない配線パターンや不純物イオンの注入パターン等は従来の露光装置により４チップ分の第１フォトマスク５１を用いて形成し、更に微細化されたパターンのみを８チップ分の第２フォトマスク５６を用いて形成する半導体装置の製造工程においても、製造工程を何ら変更することなく適用することが可能である。
【００５２】
以上説明したように、本実施例の半導体装置の製造方法では、パッドの設置面積が限られる狭隘なダイシングライン上に複数のテスト領域を配置することができる。
【００５３】
その結果、チップサイズを増大させることなく、半導体装置の製造工程においてより多くのプロセスおよびデバイス特性を測定し、製造工程を管理することができる。従って、小型で信頼性の高い半導体装置を提供することができる。
【００５４】
ここではｍ１＝１、ｍ２＝２である場合について説明したが、ｍ１は１以上の自然数、ｍ２は２の自然数倍であれば良く、特に限定されない。更に、ｎ１およびｎ２が４の場合について説明したが、ｎ１とｎ２が等しければ良く、特に限定されない。
【実施例２】
【００５５】
本発明の実施例２に係る半導体ウェーハについて、図６乃至図８を用いて説明する。図６は半導体ウェーハを示す平面図、図７は半導体ウェーハの要部を拡大した平面図である。
【００５６】
また、図８はダイシングライン上に形成されたテスト領域の構成を示す図で、図８（ａ）はテスト領域の平面図、図８（ｂ）は図８（ａ）に隣接するテスト領域を示す平面図、図８（ｃ）は図８（ｂ）に隣接するテスト領域を示す平面図である。
【００５７】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００５８】
本実施例が実施例１と異なる点は、ダイシングライン上に形成されたテスト領域群が、３個のテスト領域を有することにある。
【００５９】
即ち、図６に示すように、本実施例の半導体ウェーハ６０は、Ｘ方向に隣接した４個の集積回路１３を１ブロックとする３つの集積回路ブロックＡ、B、ＣがＹ方向に順に配列されている。
【００６０】
図７に示すように、集積回路ブロックＡ、Ｂ、Ｃは、Ｙ方向のダイシングライン１１ａ、１１ｂ、１１ｃ上に形成された３個のテスト領域６１、６２、６３をそれぞれ有している。
【００６１】
３つのテスト領域６１、６２、６３をテスト領域群と呼び、更に複数のテスト領域群がＹ方向に配列されている。
【００６２】
集積回路ブロックＡ、Ｂ、ＣとＸ方向に配列された集積回路ブロックＡ、Ｂ、Ｃとの間のダイシングライン１１ｄ上にはテスト領域６１、６２、６３は形成されていない。
【００６３】
図８（ａ）に示すように、テスト領域６１は、３個のテスト素子、例えばゲート長が互いに異なる３個のＭＯＳトランジスタＭ１ａ、Ｍ２ａ、Ｍ３ａが形成され、ＭＯＳトランジスタＭ１ａのドレイン、ソース、ゲートがパッド配線３７ａ、３８ａ、３９ａを介してテスト用パッド３１ａ、３２ａ、３３ａにそれぞれ接続されている。
【００６４】
一方、ＭＯＳトランジスタＭ２ａ、Ｍ３ａのドレイン、ソース、ゲートはテスト用パッド３１ａ、３２ａ、３３ａには接続されていない。
【００６５】
図８（ｂ）に示すように、テスト領域６２は、テスト領域６１の３個のＭＯＳトランジスタＭ１ａ、Ｍ２ａ、Ｍ３ａにそれぞれ等しい３個のＭＯＳトランジスタＭ１ｂ、Ｍ２ｂ、Ｍ３ｂが形成され、ＭＯＳトランジスタＭ２ｂのドレイン、ソース、ゲートがパッド配線３７ｂ、３８ｂ、３９ｂを介してテスト用パッド３１ｂ、３２ｂ、３３ｂにそれぞれ接続されている。
【００６６】
一方、ＭＯＳトランジスタＭ１ｂ、Ｍ３ｂのドレイン、ソース、ゲートはテスト用パッド３１ｂ、３２ｂ、３３ｂには接続されていない。
【００６７】
図８（ｃ）に示すように、テスト領域６３は、テスト領域６１の３個のＭＯＳトランジスタＭ１ａ、Ｍ２ａ、Ｍ３ａにそれぞれ等しい３個のＭＯＳトランジスタＭ１ｃ、Ｍ２ｃ、Ｍ３ｃが形成され、３個のＭＯＳトランジスタＭ１ｃ、Ｍ２ｃ、Ｍ３ｃから選択されたＭＯＳトランジスタＭ３ｃが、ドレイン、ソース、ゲートがパッド配線３７ｃ、３８ｃ、３９ｃを介してテスト用パッド３１ｃ、３２ｃ、３３ｃにそれぞれ接続されている。
【００６８】
一方、ＭＯＳトランジスタＭ１ｃ、Ｍ２ｃのドレイン、ソース、ゲートはテスト用パッド３１ｃ、３２ｃ、３３ｃには接続されていない。
【００６９】
これにより、Ｙ方向のダイシングライン１１上に互いに離間して形成され、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３とテスト用パッド３１、３２、３３、３４とパッド配線３７、３８、３９のみからなるテスト領域６１、６２、６３を有する複数のテスト領域群を具備し、各群のテスト領域６１、６２、６３においては、互いに異なるＭＯＳトランジスタＭ１、Ｍ２、Ｍ３がパッド配線３７、３８、３９によってテスト用パッド３１、３２、３３、３４に接続されているので、狭隘なダイシングライン上に複数のテスト領域を形成することが可能である。
【００７０】
図９は実施例２に係る半導体ウェーハ６０の製造工程に用いられるフォトマスクを示す図で、図９（ａ）は４チップ分のパターンが形成されたフォトマスクの平面図、図９（ｂ）は１２チップ分のパターンが形成されたフォトマスクの平面図である。
【００７１】
図９（ａ）に示すように、第１フォトマスク７１は、チップパターンがＸ方向に４個（ｎ３＝４）、Ｙ方向に１個（ｍ３＝１）配列されており、露光装置の１ショットで４個（ｎ３×ｍ３＝４）のチップパターンを同時露光することができる。
【００７２】
チップパターンには、集積回路パターン５２とテスト領域パターン７２がＸ方向に交互に配列されている。テスト領域パターン７２はダイシングライン５４上に配置されている。
【００７３】
更に、ダイシングライン５４上にはパターン合わせのためのリソマーク（図示せず）が配置されている。
【００７４】
図９（ｂ）に示すように、第２フォトマスク７３は、チップのパターンがＸ方向に４個（ｎ４＝４）、Ｙ方向に３個（ｍ４＝３）配列されており、露光装置の１ショットで１２個（ｎ４×ｍ４＝１２）のチップパターンを同時露光することができる。
【００７５】
チップパターンはテスト領域パターン７４、７５、７６をそれぞれ有し、テスト領域パターン７４、７５、７６は離間してダイシングライン５４上に配置されている。
【００７６】
テスト領域パターン７２、７４、７５、７６には、テスト領域６１、６２、６３を形成するためのパターンが製造工程に従って複数のフォトマクスにそれぞれ形成されている。
【００７７】
即ち、集積回路１３ごとに、ダイシングライン５４上に３個のＭＯＳトランジスタＭ１〜Ｍ３を設け、３個のＭＯＳトランジスタＭ１〜Ｍ３から互いにことなるＭＯＳトランジスタをパッド配線３７〜３９を介してテスト用パッド３１〜３４に接続するために、第１フォトマスク７１ではｍ３＝１に対して、第２フォトマスク７３では３倍のｍ４＝３としている。
【００７８】
以上説明したように、本実施例によれば狭隘なダイシングライン上に３種類のテスト領域を形成することができるので、更に多くのプロセス特性、デバイス特性を測定し、半導体装置の製造工程を精密制御できる利点がある。
【００７９】
ここではｍ３＝１、ｍ４＝３である場合について説明したが、ｍ３は１以上の自然数、ｍ４は３の自然数倍であれば良く、特に限定されない。
【実施例３】
【００８０】
図１０は本発明の実施例３に係るテスト領域の構成を示す平面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００８１】
本実施例が実施例１と異なる点は、パッド配線がダイシングラインに沿った一方向の側にのみ配置されていることにある。
【００８２】
即ち、図１０（ａ）に示すように、集積回路ブロックＡに形成されたテスト領域８１では、テスト用パッド３１ａ、３２ａ、３３ａにパッド配線３７ａ、３８ａ、３９ａがそれぞれ接続されている。
【００８３】
ＭＯＳトランジスタＭ１ａのドレイン、ソース、ゲートに接続された引き出し配線３５ａがコンタクトホール３６ａに埋め込まれたビア(図示せず)を介してパッド配線３７ａ、３８ａ、３９ａにそれぞれ接続されている。
【００８４】
一方、ＭＯＳトランジスタＭ２ａのドレイン、ソース、ゲートに接続された引き出し配線３５ａとパッド配線３７ｂ、３８ｂ、３９ｂとの間にはコンタクトホール３６ａが形成されていない。
【００８５】
同様に、図１０（ｂ）に示すように、集積回路ブロックＢに形成されたテスト領域８２では、テスト用パッド３１ｂ、３２ｂ、３３ｂにパッド配線３７ｂ、３８ｂ、３９ｂがそれぞれ接続されている。
【００８６】
ＭＯＳトランジスタＭ２ｂのドレイン、ソース、ゲートに接続された引き出し配線３５ｂがコンタクトホール３６ｂに埋め込まれたビア(図示せず)を介してパッド配線３７ｂ、３８ｂ、３９ｂにそれぞれ接続されている。
【００８７】
一方、ＭＯＳトランジスタＭ１ｂのドレイン、ソース、ゲートに接続された引き出し配線３５ｂとパッド配線３７ｂ、３８ｂ、３９ｂとの間にはコンタクトホール３６ｂが形成されていない。
【００８８】
以上説明したように、本実施例によれば、パッド配線３７ａ、３９ａ、およびパッド配線３７ｂ、３９ｂをダイシングライン１１ｂの一方の側にのみ配置したので、ダイシングラインの幅をΔＸだけ短縮することができる利点がある。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施１例に係る半導体ウェーハを示す平面図。
【図２】本発明の実施１例に係る半導体ウェーハの要部を拡大した平面図。
【図３】本発明の実施１例に係るダイシングライン上に形成されたテスト領域の構成を示す図で、図３（ａ）はテスト領域の平面図、図３（ｂ）は図３（ａ）に隣接するテスト領域を示す平面図。
【図４】本発明の実施１例に係るテスト領域の要部の構造を模式的に示す断面図。
【図５】本発明の実施１例に係る半導体ウェーハの製造工程に用いられるフォトマスクを示す図。
【図６】本発明の実施２例に係る半導体ウェーハを示す平面図。
【図７】本発明の実施２例に係る半導体ウェーハの要部を拡大した平面図。
【図８】本発明の実施２例に係るダイシングライン上に形成されたテスト領域の構成を示す図で、図８（ａ）はテスト領域の平面図、図８（ｂ）は図８（ａ）に隣接するテスト領域の平面図、図８（ｃ）は図８（ｂ）に更に隣接するテスト領域を示す平面図。
【図９】本発明の実施２例に係る半導体ウェーハの製造工程に用いられるフォトマスクを示す図。
【図１０】本発明の実施３例に係るダイシングライン上に形成されたテスト領域の構成を示す図で、図１０（ａ）はテスト領域の平面図、図１０（ｂ）は図１０（ａ）に隣接するテスト領域を示す平面図。
【符号の説明】
【００９０】
１０、６０ 半導体ウェーハ
１１、１２、１１ａ、１１ｂ、１１ｃ、１１ｄ、１２ａ、１２ｂ、５４、５９ ダイシングライン
１３ 集積回路
２１、２２、６１、６２、６３、８１、８２ テスト領域
３１ａ、３１ｂ、３２ａ３２ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ テスト用パッド
３５ａ、３５ｂ、３５ｃ 引き出し配線
３６ａ、３６ｂ、３６ｃ コンタクトホール
３７ａ、３７ｂ、３７ｃ、３８ａ、３８ｂ、３８ｃ、３９ａ、３９ｂ、３９ｃ パッド配線
４０半導体基板
４１、４３ コンタクト層
４２ 第１配線層
４４ ビア
５１、７１ 第１フォトマスク
５２ 集積回路パターン
５３、５７、５８、７２、７４、７５、７６ テスト領域パターン
５６、７３ 第２フォトマスク
Ａ、Ｂ、Ｃ 集積回路ブロック
Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ、Ｍ２ａ、Ｍ２ｂ、Ｍ２ｃ、Ｍ３ａ、Ｍ３ｂ、Ｍ３ｃ ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
主面に形成された格子状のダイシングラインと、
前記ダイシングラインで囲まれた矩形状格子に形成された複数の集積回路と、
一方向の前記ダイシングライン上に互いに離間して形成され、複数のテスト素子とテスト用パッドと配線のみからなる複数のテスト領域を有する複数のテスト領域群と、
を具備し、
各群のテスト領域においては、互いに異なる前記テスト素子が前記配線によって前記テスト用パッドに接続されていることを特徴とする半導体ウェーハ。
【請求項２】
前記テスト用パッドは前記ダイシングラインに沿って互いに間隔を置いて配置され、前記テスト素子は隣接する前記テスト用パッドの間で且つ前記ダイシングラインと垂直な方向に並置されており、前記配線は前記一方向の前記隣接するテスト領域においては前記ダイシングラインの一方の側と他方の側に交互に配置されていることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項３】
前記配線が前記ダイシングラインに沿った一方の側にのみ配置され、ビアを介して前記テスト素子に接続されていることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項４】
半導体ウェーハ主面に格子状のダイシングラインを形成する第１の工程と、
前記ダイシングラインで囲まれた矩形状格子に複数の集積回路を形成する第２の工程と、
一方向の前記ダイシングライン上に、互いに離間して複数のテスト素子とテスト用パッドと配線のみからなる複数のテスト領域を有する複数のテスト領域群を形成する第３の工程と、
前記テスト領域において、互いに異なる前記テスト素子を前記配線によって前記テスト用パッドに接続する第４の工程と、
前記テスト用パッドに接続された前記テスト素子を用いて前記集積回路の電気的特性をテストする第５の工程と、
前記半導体ウェーハを前記ダイシングラインに沿って分割して、チップに分離する第６の工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第４の工程においては、各群の前記テスト領域に対応する位置に前記配線および前記テスト用パッドのパターンが形成された１枚のフォトマスクを用いて、各群毎同時に露光されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１】
主面に形成された格子状のダイシングラインと、
前記ダイシングラインで囲まれた矩形状格子に形成された複数の集積回路と、
一方向の前記ダイシングライン上に互いに離間して形成され、複数のテスト素子とテスト用パッドと配線のみからなる複数のテスト領域を有する複数のテスト領域群と、
を具備し、
各群のテスト領域においては、互いに異なる前記テスト素子が前記配線によって前記テスト用パッドに接続されていることを特徴とする半導体ウェーハ。
【請求項２】
前記テスト用パッドは前記ダイシングラインに沿って互いに間隔を置いて配置され、前記テスト素子は隣接する前記テスト用パッドの間で且つ前記ダイシングラインと垂直な方向に並置されており、前記配線は前記一方向の前記隣接するテスト領域においては前記ダイシングラインの一方の側と他方の側に交互に配置されていることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項３】
前記配線が前記ダイシングラインに沿った一方の側にのみ配置され、ビアを介して前記テスト素子に接続されていることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項４】
半導体ウェーハ主面に格子状のダイシングラインを形成する第１の工程と、
前記ダイシングラインで囲まれた矩形状格子に複数の集積回路を形成する第２の工程と、
一方向の前記ダイシングライン上に、互いに離間して複数のテスト素子とテスト用パッドと配線のみからなる複数のテスト領域を有する複数のテスト領域群を形成する第３の工程と、
前記テスト領域において、互いに異なる前記テスト素子を前記配線によって前記テスト用パッドに接続する第４の工程と、
前記テスト用パッドに接続された前記テスト素子を用いて前記集積回路の電気的特性をテストする第５の工程と、
前記半導体ウェーハを前記ダイシングラインに沿って分割して、チップに分離する第６の工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第４の工程においては、各群の前記テスト領域に対応する位置に前記配線および前記テスト用パッドのパターンが形成された１枚のフォトマスクを用いて、各群毎同時に露光されることを特徴とする請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−３０３１８７（Ｐ２００６−３０３１８７Ａ）
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願番号】特願２００５−１２２７８８（Ｐ２００５−１２２７８８）
【出願日】平成１７年４月２０日（２００５．４．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願日】平成１７年４月２０日（２００５．４．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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