半導体装置の製造方法
【課題】エピタキシャル層の結晶性を良好にして、漏れ電流の減少とオン電圧の低減を図ることができる半導体装置の製造方法を提供する。
【解決手段】開口部5を有する酸化膜4上にn+エピタキシャル成長層9を形成した後で、レーザアニールして結晶欠陥を消滅させたn+エピタキシャル成長層9とし、このn+エピタキシャル成長層9にn+バッファ層(n+エピタキシャル成長層9の一部)やp+ベース層13およびn++エミッタ層14(ソース層)を形成して半導体装置(IGBTやMOSFETなど)を製作することで、漏れ電流とオン電圧(オン抵抗)の低減を図ることができる。
【解決手段】開口部5を有する酸化膜4上にn+エピタキシャル成長層9を形成した後で、レーザアニールして結晶欠陥を消滅させたn+エピタキシャル成長層9とし、このn+エピタキシャル成長層9にn+バッファ層(n+エピタキシャル成長層9の一部)やp+ベース層13およびn++エミッタ層14(ソース層)を形成して半導体装置(IGBTやMOSFETなど)を製作することで、漏れ電流とオン電圧(オン抵抗)の低減を図ることができる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置およびその製造方法に関し、特にIGBT(絶縁ゲート型バイポーラトランジスタ)などを構成するパワー半導体装置の製造方法に関する。
【背景技術】
【0002】
IGBTについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、IGBTの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、できる限り小さいオン抵抗で電流を流すというスイッチとしての性能のことである。以下に、IGBTの特性等について説明する。
【0003】
まず、IGBTの耐圧とオン電圧のトレードオフについて説明する。IGBTの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係(いわゆるトレードオフ関係)が存在し、高耐圧のIGBTほどオン電圧が高くなる。技術開発による改善で最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まるようになる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。
【0004】
つぎに、IGBTのオン電圧とスイッチング損失(特に、ターンオフ損失)のトレードオフについて説明する。IGBTは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作を行う。このスイッチング動作の瞬間に、時間当たり大きな損失が発生する。一般に、オン電圧の低いIGBTほどターンオフが遅いので、ターンオフ損失が大きい。以上のようなトレードオフ関係を改善することによって、IGBTの性能の向上を図ることができる。なお、ターンオン損失のオン電圧に対する依存性は小さい。ターンオン損失は、IGBTと組み合わせて使われる還流ダイオードの特性に大きく左右される。
【0005】
このオン電圧とターンオフ損失のトレードオフ関係(以下、オン電圧−ターンオフ損失の関係とする)を最適化するには、IGBTがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。
しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、過剰キャリア量を増やすと、ターンオフ損失が増加してしまう。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。
【0006】
最適なトレードオフを実現するには、コレクタ側のキャリア濃度を下げるとともに、エミッタ側のキャリア濃度を上げることによって、コレクタ側とエミッタ側のキャリア濃度の比率が1:5程度になるようにすればよい。さらに、ドリフト層のキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【0007】
IGBTのターンオフ時には、空乏層は、エミッタ側のpn接合からドリフト層内部に拡がり、裏面のコレクタ層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてp型のコレクタ層に注入される。そして、コレクタ側pn接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。
【0008】
電荷の担い手であるキャリア(ここでは、ホール)が電界領域を通過してエミッタ側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。
ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。
【0009】
ミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、コレクタ−エミッタ間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積(電圧×電流)で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するIE効果によりエミッタ側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、コレクタ側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。
【0010】
コレクタ側のキャリア濃度を下げるには、コレクタ層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、600Vなどのように定格耐圧の低いIGBTでは、コレクタ層の総不純物量を下げるためには、製造工程中に、100μm程度の厚さ、あるいはそれよりも薄いウェハを扱う必要があるため、生産技術上の困難が存在する。一方、エミッタ側のキャリア濃度を上げるメカニズムは、IE効果と呼ばれている。
【0011】
IE効果の大きいカソード構造として、プレーナ構造のpベースを囲むように高濃度n層を挿入したHiGT構造などが提案されている(例えば、特許文献1、特許文献2参照。)。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高濃度のn層を挿入したCSTBT構造や、IEGT(インジェクション エンハンスメント ゲート トランジスタ)構造などが提案されている(例えば、特許文献3参照。)。一般に、トレンチ型におけるIE効果の方がプレーナ型におけるIE効果よりも大きい。
【0012】
IE効果については、その本質が議論され、報告されている。よく描かれるIGBTの等価回路は、MOSFET(金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ)とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図20に示す等価回路のように、MOSFET51とpnpバイポーラトランジスタ52とpinダイオード53の組み合わせであると考えられる。
【0013】
図21は、プレーナ型IGBTの要部の構成を示す断面図である。図21において、符号54はpnpバイポーラトランジスタ領域(以下、pnp−BJT領域とする)であり、符号55はpinダイオード領域である。また、図21において、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。なお、本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、n+またはp+の領域(層を含む)は、それぞれ「+」が付されていないnまたはpの領域(層を含む)よりも高不純物濃度であることを意味する。さらに、n++領域(層を含む)は、n+領域(層を含む)よりも高不純物濃度であることを意味する。
【0014】
図21に示すように、電子は、MOS部の表面のn++領域56から、n++領域56を囲むp層57の表面のn+反転層58と、n−ドリフト層59の表面のn+電子蓄積層60を経由して、裏面のpコレクタ層61に向かって流れる。この電子電流の一部は、pnp−BJT領域54のベース電流となる。pnp−BJT領域54では、pアノード層61から拡散またはドリフトによって流れてきたホールがp層57に流れ込むだけであり、そのpn接合部は、若干逆バイアスされている。従って、そのpn接合部付近のn−ドリフト層59中の少数キャリア、すなわちホールの濃度は、極めて低い。
【0015】
一方、pinダイオード領域55のnカソードは、n−ドリフト層59の表面のn+電子蓄積層60である。このn+/n−接合は、若干順バイアスされているので、n−ドリフト層59中に電子が注入される。大電流時には、電子濃度は、n−ドリフト層59のドーピング濃度よりも遥かに高くなる(高注入状態)。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、n+/n−接合付近のn−ドリフト層59中の少数キャリア、すなわちホールの濃度は、極めて高い。
【0016】
IGBTにおいて、エミッタ側偏重の最適キャリア分布を実現するためには、pnp−BJT領域を減らして、pinダイオード領域を増やすことが重要である。また、n+/n−順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提案されたIE効果を有する構造では、pinダイオード領域の比率を増やすと同時に、n+/n−順バイアスの増加も実現されている。
【0017】
ところで、プレーナ構造において、セルピッチに占めるpベースの比率が小さくなると、オン電圧が低減する。これは、pinダイオード領域の比率が大きくなることに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなることによって、n+/n−接合の順バイアスが大きくなる効果が大きいと考えられる。n+/n−接合の順バイアスが大きくなる理由は、n+層は低抵抗であるため、その電位がエミッタ電位(カソード電位)に等しいが、n−層は高抵抗であるため、その電位が大電流により持ち上がるからである。
【0018】
同様に、トレンチ構造において、pnp−BJT領域の比率を減らすことによって、IE効果を高めることができる。pnp−BJT領域の比率を減らすには、例えば一部のメサ部において、pベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をpn接合から離すことによっても、IE効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、IE効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるn+/n−順バイアスが強くなるためと考えられる。
【0019】
ここで、ドリフト層のドーピング濃度をNdとし、n+/n−接合にかかる順バイアスをVnとすると、n+/n−接合のn−層側の電子濃度nは、次式で表される。ただし、kはボルツマン定数であり、Tは絶対温度である。
n=Nd*exp(Vn/kT)
上記式より明らかなように、n+/n−接合に印加される順バイアスに応じて、カソード側の電子濃度nは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、上記特許文献1〜3に記載されているように、n+濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献1に記載されているHiGT構造は、プレーナ構造であるため、表面側のn+バッファ層の濃度が高すぎると、順耐圧が大きく低下してしまう。
【0020】
一方、特許文献3に記載されているCSTBT構造では、表面側のn+バッファ層は、トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のn+バッファ層は、pn接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のn+バッファ層は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。
【0021】
これは、一様、かつ単一の導電型層よりなるドリフト層の代わりに、不純物濃度を高めた縦形層状のn型領域と縦形層状のp型領域を交互に繰り返し接合した並列pn構造をドリフト部に備える超接合構造のMOSFETの原理にも通ずるものである。このように、CSTBT構造は、IE効果を高めつつも、順耐圧が低下しにくいという特性を有する。表面側のn+バッファ層は、n−ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇する。
【0022】
もう一つの説明として、表面側のn+バッファ層とn−層との間が順バイアスされるので、n+層から電子が注入されるからであるということができる。つまり、n+/n−接合において、n+層が高濃度であれば、電子注入効率が向上するので、n+層に入るホール電流に対して、n−層に注入される電子電流の比率が大きくなる。ホールがn+層中を少数キャリアとして拡散して流れるためには、n+/n−接合が順バイアスされる必要がある。n+層濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、n−層に流れ込む電子電流が増えるので、電子濃度が増える。この第2の説明は、物理的には、先の第1の説明を言い換えたものである。
【0023】
上述したように、従来のIGBTでも、IE効果によるエミッタ側に偏重したキャリア分布が実現されている。しかしながら、オン電圧−ターンオフ損失のトレードオフを最適化するには、オン状態におけるカソード側のキャリア濃度をさらに高くする必要がある。つまり、従来のIGBTでは、IE効果がまだ不十分である。CSTBT構造やIEGT構造のように、トレンチゲート構造を採用したものでもトレードオフ特性が向上しているが、それでもなお、さらなる微細化によって特性を改善することができる余地がある。
【0024】
しかし、トレンチ構造の製造プロセスは、プレーナ構造の製造プロセスに比べて、長く、複雑である。そのため、トレンチ型デバイスの良品率は、プレーナ型デバイスの良品率よりも低い。従って、トレンチ型デバイスの製品コストは高い。それにもかかわらず、特性の向上を図るため、より一層の微細化を進めると、製造コストはさらに高くなってしまう。なお、トレンチゲート構造では、トレンチ底部に電界が集中しやすく、アバランシェ降伏を起こしやすいため、オン電圧−耐圧のトレードオフが悪化しやすい。 また、構造上、ゲートをエミッタに対して負電位にした場合に、トレンチ底部の電界強度が増し、さらに耐圧が劣化してしまうという問題を抱えている。
【0025】
上述した問題点を解消するため、従来よりもIE効果の大きい半導体装置、すなわちオン電圧−ターンオフ損失トレードオフが最適化され、また、電圧保持時に、局所的な電界集中を防ぐことによって、オン電圧−耐圧のトレードオフの悪化を招くことのない半導体装置およびその製造方法が特許文献4に記載されている。
図22は、特許文献4に記載された半導体装置の一例の構成図であり、同図(a)は要部断面図、同図(b)は要部斜視図である。同図(b)では各半導体層を示した。
【0026】
n−半導体基板1上に中央部に開口部5がある酸化膜4を形成し、ポリシリコン層65を用いて酸化膜4で囲まれたn+半導体層66を形成する。このn+半導体層66はn+バッファ層となる。このn+半導体層66上にゲート酸化膜10を形成し、中央部にゲート電極12となるポリシリコン層11を形成する。このポリシリコン層11をマスクにpベース層13とn++エミッタ層14をボロンとリンのイオン注入で形成する。表面を層間絶縁膜16で被覆し、この層間絶縁膜16と酸化膜10にコンタクトホール17を形成しp+ベース層13とn++エミッタ層14に接するエミッタ電極18を形成する。n−半導体基板1の裏面19にpコレクタ層20を形成しその上にコレクタ電極21を形成してIGBTが完成する。
【特許文献1】特開2003−347549号公報
【特許文献2】特表2002−532885号公報
【特許文献3】特開平8−316479号公報
【特許文献4】特開2006−237553号公報
【発明の開示】
【発明が解決しようとする課題】
【0027】
しかし、前記の特許文献4の図22の構造では、ポリシリコン層65で形成したn+半導体層66(この中にはn++ソース層14、p+ベース層13およびn+バッファ層67が形成される)の結晶性が良くないために、結晶欠陥によるライフタイムの低下が生じる。そのため、このn+半導体層66でのキャリアの再結合が大きくなり漏れ電流が増大する。また、n+半導体層66内の抵抗が大きくなりオン電圧が大きくなる。また、特許文献4ではn+半導体層66を単結晶層で形成することも記載されているが具体的な形成方法は示されていない。
【0028】
例えば、単結晶層をエピタキシャル成長層で形成した場合、酸化膜上のエピタキシャル成長層には結晶欠陥が生じるのでライフタイムの低下を招き、漏れ電流およびオン電圧が増大する。
この発明の目的は、前記の課題を解決して、半導体層(エピタキシャル層)の結晶性を良好にして、漏れ電流の減少とオン電圧の低減を図ることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0029】
前記の目的を達成するために、第1導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記半導体基板の開口部と前記絶縁膜上に前記半導体基板より高い不純物濃度を有する第1導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有する製造方法とする。
また、第1導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記絶縁膜は、側壁と該側壁より薄い部分を有し、前記半導体基板の開口部と前記絶縁膜の薄い部分上に前記半導体基板より高い不純物濃度を有する第1導電型のエピタキシャル成長層を前記側壁より高く形成する工程と、前記側壁をストッパとして前記エピタキシャル成長層を研削し平坦化する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有する製造方法とする。
【0030】
また、前記レーザ光のエネルギーが3J/cm2〜6J/cm2であるとよい。
また、前記レーザ光の照射がスポットであり、該レーザ光のスポットを所定時間照射し、照射した箇所が重なるように次の箇所に移動してレーザ光を照射し、隣接するスポットの重なる箇所の割合をスポット面積の60%以上とするとよい。
【発明の効果】
【0031】
この発明によれば、酸化膜上に形成され、バッファ層やベース層を有するエピタキシャル成長層をレーザアニールすることで結晶欠陥を消滅させ、半導体装置(IGBTやMOSFETなど)の漏れ電流とオン電圧(オン抵抗)を低減することができる。
レーザアニールにおいて、レーザエネルギ量を3J/cm2〜6J/cm2とすることで漏れ電流を大幅(40%程度)に低減できる。
【0032】
また、レーザ光のスポットの重なり量を60%以上とすることで、初期値(レーザアニール前の値)に対して漏れ電流を50%程度減少させることができる。
【発明を実施するための最良の形態】
【0033】
実施の形態を以下の実施例で説明する。尚、下記の説明において、従来構造と同一部位には同一符号を付した。
【実施例1】
【0034】
図1〜図12は、この発明の第1実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。この断面図は1セルの断面を示す。
図1において、n−半導体基板1上に絶縁膜(例えば酸化膜2)を形成する。
図2において、セル周辺部となる酸化膜2を側壁3として残してその他の箇所の酸化膜2を除去する。
【0035】
図3において、n−半導体基板1上に絶縁膜(例えば酸化膜4)を形成し、中央部に開口部5を形成する。
図4において、開口部5上からエピタキシャル成長させ、酸化膜4上に横方向のエピタキシャル成長させて、n−半導体基板1より高濃度のn+エピタキシャル成長層6(未拡散層がn+バッファ層となる)を半導体層として酸化膜の側壁3の高さ(例えば1μm程度)より高く形成する。このとき、n+エピタキシャル成長層6には結晶欠陥7が発生する。
【0036】
図5において、酸化膜の側壁3をストッパとしてn+エピタキシャル成長層6を研削・平坦化処理して、例えば、厚さを1μm程度にする。
図6において、n+エピタキシャル成長層6にレーザ光8を照射してレーザアニールすることで結晶欠陥7を消滅させ結晶欠陥7のないn+エピタキシャル成長層9とする。
図7において、n+エピタキシャル成長層9上に絶縁膜(ゲート酸化膜10)を形成し、このゲート酸化膜10上にゲート電極12となるポリシリコン層11を形成する。
【0037】
図8において、中央部のゲート電極12となるポリシリコン層11を残し両側を除去してゲート電極12を形成する。このとき開口部5よりゲート電極12の幅を広くする。
図9において、ゲート電極12であるポリシリコン層11をマスクとしてp+ベース層13を酸化膜4に接するようにボロンのイオン注入で形成し、このp+ベース層13の表面層にゲート電極12であるポリシリコン層11をマスクにn++エミッタ層14をリンのイオン注入で形成し、さらにp+ベース層13およびn++エミッタ層14とに接するようにp++コンタクト層15を図示しないレジストをマスクにボロンのイオン注入で形成する。このときp+ベース層13は酸化膜13と接するようにして、n−半導体基板1には接しないようにする。接するとpnダイオードが形成されて素子として動作しなくなる。
【0038】
このとき図9ではp+ベース層13とp++コンタクト層15は酸化膜4に接しているが、図13に示すようにp+ベース層13を酸化膜4に接しないように形成し、そのp+ベース層13の表面層にn++エミッタ層14を形成し、このn++エミッタ層14に接するようにp++コンタクト層15を形成してもよい。
図10において、表面に層間絶縁膜16を形成し、層間絶縁膜16とゲート酸化膜10にコンタクトホール17を形成する。
【0039】
図11において、コンタクトホール17を介してn++エミッタ層14とp++コンタクト層15に接するエミッタ電極18を層間絶縁膜16上に形成する。
図12において、n−半導体基板1の裏面側を研削して厚みを薄くした後、研削した裏面19にp+コレクタ層20を形成し、そのp+コレクタ層20上にコレクタ電極21を形成してFS(フィールド ストップ)型のIGBTが完成する。
【0040】
前記の図2の工程において、n+エピタキシャル層6の研削・平坦化のときにストッパの働きをする酸化膜の側壁3は必ずしも形成する必要はない。その場合、図5の工程ではn+エピタキシャル成長層6の研削・平坦化した後の厚さは、研削・平坦化する時間などを管理して決めればよい。
図14は、レーザエネルギー量と漏れ電流(規格化)の関係を示す図である。
【0041】
エネルギー量が不足であると結晶欠陥が修復されず消滅しないために、漏れ電流は大きい。また、エネルギー量が過剰であると、このエネルギーによりn+エピタキシャル成長層の結晶欠陥が修復される(消滅する)割合より再度結晶欠陥が発生する割合が優位になって漏れ電流は増大する。
実験の結果、このレーザエネルギー量は3J/cm2〜6J/cm2の範囲で漏れ電流が大幅に低減する。また、図示しないがオン電圧も低減する。
【0042】
また、図15に示すように、レーザ光照射を重ね合わせる量(重なり量:オーバーラップ量)を多くすると結晶欠陥が修復(消滅)する割合が増大する。
図16は、レーザ光のスポットの重なり量と漏れ電流(規格化)の関係を示す図である。レーザアニールにおいては、レーザ光の照射はスポット22(例えば、幅が0.5mmで長さが2mm程度の長方形をしている)であり、所定時間(例えばμsのオーダ)照射した後、このスポット22を幅方向に重なるように照射する次の位置(スポット23)にずらして移動する。1スキャン終わったところでスポット22の長手方向にずらしてまた横方向へスポット22を移動させてスキャンする。長手方向の重なりは0.3mm程度である。
【0043】
このようにスポット22を順次一部重なるように移動させ(スポット23)ながらレーザ光を照射してレーザアニールを行う。このスポット22、23の幅方向の重なる箇所の面積の割合(重なる箇所の面積S2をスポット面積S1で割った値を百分率で表したもので重なり量24のこと)を60%以上とすることで漏れ電流を50%程度低減できる。勿論、オン電圧の低減にも効果がある。
【0044】
重なり量24を増やすことで、n+エピタキシャル成長層6の温度が高くなり、結晶欠陥7が正常な結晶に修復される(戻る)割合は大きくなる。しかし、重なり量24が60%以上になると漏れ電流が初期値の50%のレベルで一定になるのは、重なり量が60%でn+エピタキシャル層6内の結晶欠陥7が消滅し正常な結晶に戻ったためと推測される。
【0045】
前記のように、n+エピタキシャル成長層6に発生した結晶欠陥7をレーザ光8の照射によるレーザアニールで消滅させることにより漏れ電流の小さな半導体装置とすることができる。また、図示しないがオン電圧を低減させることができる。
またレーザ光源としては、YAGレーザやエキシマレーザなどが所定のエネルギー量が得易いということで好適である。
【実施例2】
【0046】
図17は、この発明の第2実施例の半導体装置の構成図であり、同図(a)は要部断面図、同図(b)は要部斜視図である。この構造は特許文献4の図20の従来構造と基本的に同じであるが、違うのはレーザ光8の照射(レーザアニール)により半導体層(n+エピタキシャル成長層6)の結晶欠陥7を消滅させている点である。
n−半導体基板1上に酸化膜4を形成し、酸化膜4の中央部に開口部5が形成され、セル周辺部に酸化膜の側壁3を形成する。開口部5上と酸化膜4、3に囲まれた箇所にレーザアニールされたn+エピタキシャル成長層9を形成する。酸化膜4上のn+エピタキシャル成長層9に酸化膜4に接するようにp+ベース層を形成し、このp+ベース層13の表面層にn++エミッタ層14を形成し、さらにn++エミッタ層14とp+ベース層13と酸化膜4にそれぞれ接するようにp++コンタクト層15を形成する。p+ベース層14が形成されないn+エピタキシャル成長層9はn+バッファ層9aとなる。n++エミッタ層14とn+エピタキシャル成長層9に挟まれたp+ベース層13上にはゲート酸化膜10を介してゲート電極12を形成する。図ではn++エミッタ層14の一部上とp+ベース層13上とn+エピタキシャル成長層9上にゲート酸化膜10を形成している。ゲート電極12の表面に層間絶縁膜16を形成する。層間絶縁膜16とゲート酸化膜10にコンタクトホール17を形成し、n++エミッタ層14とp++コンタクト層15に接するようにエミッタ電極18を形成する。
【0047】
n−半導体基板1の裏面19にp+層(p+コレクタ層20)を形成すると図15のようなIGBTとなり、n+層(n+ドレイン層)を形成すると図示しないMOSFETとなる。どちらの場合も結晶欠陥7のあるn+エピタキシャル成長層6をレーザアニールして結晶欠陥7を消滅させたn+エピタキシャル成長層9とすることで漏れ電流とオン電圧(オン抵抗)を減少させることができる。特に、IGBTの場合には少数キャリアの注入により伝導度変調が起こるので、n+エピタキシャル成長層6内の結晶欠陥7を消滅させることは伝導度変調を起こすキャリア量を増やすのでオン電圧の低減効果は大きい。これは、以下の第3、第4実施例の場合も同様のことが言える。
【実施例3】
【0048】
図18は、この発明の第3実施例の半導体装置の要部断面図である。図17と違うのは、p+ベース層13がn+エピタキシャル成長層9の表面層に形成され、このp+ベース層13の表面層にn++エミッタ層14が形成されている点である。この構造の場合も、レーザアニールにより結晶欠陥7のないn+エピタキシャル成長層9としているので漏れ電流とオン電圧を減少させることができる。
【実施例4】
【0049】
図19は、この発明の第4実施例の半導体装置の要部断面図である。図17と違うのは、酸化膜の側壁3が形成されていない点である。この構造の場合も、レーザアニールにより結晶欠陥7のないn+エピタキシャル成長層9としているので漏れ電流とオン電圧を減少させることができる。
【図面の簡単な説明】
【0050】
【図1】この発明の第1実施例の半導体装置の要部製造工程断面図
【図2】図1に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図3】図2に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図4】図3に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図5】図4に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図6】図5に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図7】図6に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図8】図7に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図9】図8に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図10】図9に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図11】図10に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図12】図11に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図13】p+ベース層が下部の酸化膜に接続しない場合の図
【図14】レーザエネルギー量と漏れ電流(規格化)の関係を示す図
【図15】レーザ光のスポットを重ね合わせた図
【図16】レーザ光のスポットの重なり量と漏れ電流(規格化)の関係を示す図
【図17】この発明の第2実施例の半導体装置の構成図であり、(a)は要部断面図、(b)は要部斜視図
【図18】この発明の第3実施例の半導体装置の要部断面図
【図19】この発明の第4実施例の半導体装置の要部断面図
【図20】IGBTの等価回路を示す図
【図21】プレーナ型IGBTの要部の構成を示す断面図
【図22】従来の半導体装置の一例の構成図であり、(a)は要部断面図、(b)は要部斜視図
【符号の説明】
【0051】
1 n−半導体基板
2 酸化膜
3 側壁
4 酸化膜
5 開口部
6 n+エピタキシャル成長層
7 結晶欠陥
8 レーザ光
9 n+エピタキシャル成長層(欠陥消滅)
9a n+バッファ層
10 ゲート酸化膜
11 ポリシリコン層
12 ゲート電極
13 p+ベース層
14 n++エミッタ層
15 p++コンタクト層
16 層間絶縁膜
17 コンタクトホール
18 エミッタ電極
19 裏面
20 p+コレクタ層
21 コレクタ電極
【技術分野】
【0001】
この発明は、半導体装置およびその製造方法に関し、特にIGBT(絶縁ゲート型バイポーラトランジスタ)などを構成するパワー半導体装置の製造方法に関する。
【背景技術】
【0002】
IGBTについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、IGBTの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、できる限り小さいオン抵抗で電流を流すというスイッチとしての性能のことである。以下に、IGBTの特性等について説明する。
【0003】
まず、IGBTの耐圧とオン電圧のトレードオフについて説明する。IGBTの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係(いわゆるトレードオフ関係)が存在し、高耐圧のIGBTほどオン電圧が高くなる。技術開発による改善で最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まるようになる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。
【0004】
つぎに、IGBTのオン電圧とスイッチング損失(特に、ターンオフ損失)のトレードオフについて説明する。IGBTは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作を行う。このスイッチング動作の瞬間に、時間当たり大きな損失が発生する。一般に、オン電圧の低いIGBTほどターンオフが遅いので、ターンオフ損失が大きい。以上のようなトレードオフ関係を改善することによって、IGBTの性能の向上を図ることができる。なお、ターンオン損失のオン電圧に対する依存性は小さい。ターンオン損失は、IGBTと組み合わせて使われる還流ダイオードの特性に大きく左右される。
【0005】
このオン電圧とターンオフ損失のトレードオフ関係(以下、オン電圧−ターンオフ損失の関係とする)を最適化するには、IGBTがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。
しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、過剰キャリア量を増やすと、ターンオフ損失が増加してしまう。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。
【0006】
最適なトレードオフを実現するには、コレクタ側のキャリア濃度を下げるとともに、エミッタ側のキャリア濃度を上げることによって、コレクタ側とエミッタ側のキャリア濃度の比率が1:5程度になるようにすればよい。さらに、ドリフト層のキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【0007】
IGBTのターンオフ時には、空乏層は、エミッタ側のpn接合からドリフト層内部に拡がり、裏面のコレクタ層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてp型のコレクタ層に注入される。そして、コレクタ側pn接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。
【0008】
電荷の担い手であるキャリア(ここでは、ホール)が電界領域を通過してエミッタ側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。
ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。
【0009】
ミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、コレクタ−エミッタ間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積(電圧×電流)で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するIE効果によりエミッタ側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、コレクタ側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。
【0010】
コレクタ側のキャリア濃度を下げるには、コレクタ層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、600Vなどのように定格耐圧の低いIGBTでは、コレクタ層の総不純物量を下げるためには、製造工程中に、100μm程度の厚さ、あるいはそれよりも薄いウェハを扱う必要があるため、生産技術上の困難が存在する。一方、エミッタ側のキャリア濃度を上げるメカニズムは、IE効果と呼ばれている。
【0011】
IE効果の大きいカソード構造として、プレーナ構造のpベースを囲むように高濃度n層を挿入したHiGT構造などが提案されている(例えば、特許文献1、特許文献2参照。)。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高濃度のn層を挿入したCSTBT構造や、IEGT(インジェクション エンハンスメント ゲート トランジスタ)構造などが提案されている(例えば、特許文献3参照。)。一般に、トレンチ型におけるIE効果の方がプレーナ型におけるIE効果よりも大きい。
【0012】
IE効果については、その本質が議論され、報告されている。よく描かれるIGBTの等価回路は、MOSFET(金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ)とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図20に示す等価回路のように、MOSFET51とpnpバイポーラトランジスタ52とpinダイオード53の組み合わせであると考えられる。
【0013】
図21は、プレーナ型IGBTの要部の構成を示す断面図である。図21において、符号54はpnpバイポーラトランジスタ領域(以下、pnp−BJT領域とする)であり、符号55はpinダイオード領域である。また、図21において、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。なお、本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、n+またはp+の領域(層を含む)は、それぞれ「+」が付されていないnまたはpの領域(層を含む)よりも高不純物濃度であることを意味する。さらに、n++領域(層を含む)は、n+領域(層を含む)よりも高不純物濃度であることを意味する。
【0014】
図21に示すように、電子は、MOS部の表面のn++領域56から、n++領域56を囲むp層57の表面のn+反転層58と、n−ドリフト層59の表面のn+電子蓄積層60を経由して、裏面のpコレクタ層61に向かって流れる。この電子電流の一部は、pnp−BJT領域54のベース電流となる。pnp−BJT領域54では、pアノード層61から拡散またはドリフトによって流れてきたホールがp層57に流れ込むだけであり、そのpn接合部は、若干逆バイアスされている。従って、そのpn接合部付近のn−ドリフト層59中の少数キャリア、すなわちホールの濃度は、極めて低い。
【0015】
一方、pinダイオード領域55のnカソードは、n−ドリフト層59の表面のn+電子蓄積層60である。このn+/n−接合は、若干順バイアスされているので、n−ドリフト層59中に電子が注入される。大電流時には、電子濃度は、n−ドリフト層59のドーピング濃度よりも遥かに高くなる(高注入状態)。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、n+/n−接合付近のn−ドリフト層59中の少数キャリア、すなわちホールの濃度は、極めて高い。
【0016】
IGBTにおいて、エミッタ側偏重の最適キャリア分布を実現するためには、pnp−BJT領域を減らして、pinダイオード領域を増やすことが重要である。また、n+/n−順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提案されたIE効果を有する構造では、pinダイオード領域の比率を増やすと同時に、n+/n−順バイアスの増加も実現されている。
【0017】
ところで、プレーナ構造において、セルピッチに占めるpベースの比率が小さくなると、オン電圧が低減する。これは、pinダイオード領域の比率が大きくなることに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなることによって、n+/n−接合の順バイアスが大きくなる効果が大きいと考えられる。n+/n−接合の順バイアスが大きくなる理由は、n+層は低抵抗であるため、その電位がエミッタ電位(カソード電位)に等しいが、n−層は高抵抗であるため、その電位が大電流により持ち上がるからである。
【0018】
同様に、トレンチ構造において、pnp−BJT領域の比率を減らすことによって、IE効果を高めることができる。pnp−BJT領域の比率を減らすには、例えば一部のメサ部において、pベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をpn接合から離すことによっても、IE効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、IE効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるn+/n−順バイアスが強くなるためと考えられる。
【0019】
ここで、ドリフト層のドーピング濃度をNdとし、n+/n−接合にかかる順バイアスをVnとすると、n+/n−接合のn−層側の電子濃度nは、次式で表される。ただし、kはボルツマン定数であり、Tは絶対温度である。
n=Nd*exp(Vn/kT)
上記式より明らかなように、n+/n−接合に印加される順バイアスに応じて、カソード側の電子濃度nは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、上記特許文献1〜3に記載されているように、n+濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献1に記載されているHiGT構造は、プレーナ構造であるため、表面側のn+バッファ層の濃度が高すぎると、順耐圧が大きく低下してしまう。
【0020】
一方、特許文献3に記載されているCSTBT構造では、表面側のn+バッファ層は、トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のn+バッファ層は、pn接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のn+バッファ層は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。
【0021】
これは、一様、かつ単一の導電型層よりなるドリフト層の代わりに、不純物濃度を高めた縦形層状のn型領域と縦形層状のp型領域を交互に繰り返し接合した並列pn構造をドリフト部に備える超接合構造のMOSFETの原理にも通ずるものである。このように、CSTBT構造は、IE効果を高めつつも、順耐圧が低下しにくいという特性を有する。表面側のn+バッファ層は、n−ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇する。
【0022】
もう一つの説明として、表面側のn+バッファ層とn−層との間が順バイアスされるので、n+層から電子が注入されるからであるということができる。つまり、n+/n−接合において、n+層が高濃度であれば、電子注入効率が向上するので、n+層に入るホール電流に対して、n−層に注入される電子電流の比率が大きくなる。ホールがn+層中を少数キャリアとして拡散して流れるためには、n+/n−接合が順バイアスされる必要がある。n+層濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、n−層に流れ込む電子電流が増えるので、電子濃度が増える。この第2の説明は、物理的には、先の第1の説明を言い換えたものである。
【0023】
上述したように、従来のIGBTでも、IE効果によるエミッタ側に偏重したキャリア分布が実現されている。しかしながら、オン電圧−ターンオフ損失のトレードオフを最適化するには、オン状態におけるカソード側のキャリア濃度をさらに高くする必要がある。つまり、従来のIGBTでは、IE効果がまだ不十分である。CSTBT構造やIEGT構造のように、トレンチゲート構造を採用したものでもトレードオフ特性が向上しているが、それでもなお、さらなる微細化によって特性を改善することができる余地がある。
【0024】
しかし、トレンチ構造の製造プロセスは、プレーナ構造の製造プロセスに比べて、長く、複雑である。そのため、トレンチ型デバイスの良品率は、プレーナ型デバイスの良品率よりも低い。従って、トレンチ型デバイスの製品コストは高い。それにもかかわらず、特性の向上を図るため、より一層の微細化を進めると、製造コストはさらに高くなってしまう。なお、トレンチゲート構造では、トレンチ底部に電界が集中しやすく、アバランシェ降伏を起こしやすいため、オン電圧−耐圧のトレードオフが悪化しやすい。 また、構造上、ゲートをエミッタに対して負電位にした場合に、トレンチ底部の電界強度が増し、さらに耐圧が劣化してしまうという問題を抱えている。
【0025】
上述した問題点を解消するため、従来よりもIE効果の大きい半導体装置、すなわちオン電圧−ターンオフ損失トレードオフが最適化され、また、電圧保持時に、局所的な電界集中を防ぐことによって、オン電圧−耐圧のトレードオフの悪化を招くことのない半導体装置およびその製造方法が特許文献4に記載されている。
図22は、特許文献4に記載された半導体装置の一例の構成図であり、同図(a)は要部断面図、同図(b)は要部斜視図である。同図(b)では各半導体層を示した。
【0026】
n−半導体基板1上に中央部に開口部5がある酸化膜4を形成し、ポリシリコン層65を用いて酸化膜4で囲まれたn+半導体層66を形成する。このn+半導体層66はn+バッファ層となる。このn+半導体層66上にゲート酸化膜10を形成し、中央部にゲート電極12となるポリシリコン層11を形成する。このポリシリコン層11をマスクにpベース層13とn++エミッタ層14をボロンとリンのイオン注入で形成する。表面を層間絶縁膜16で被覆し、この層間絶縁膜16と酸化膜10にコンタクトホール17を形成しp+ベース層13とn++エミッタ層14に接するエミッタ電極18を形成する。n−半導体基板1の裏面19にpコレクタ層20を形成しその上にコレクタ電極21を形成してIGBTが完成する。
【特許文献1】特開2003−347549号公報
【特許文献2】特表2002−532885号公報
【特許文献3】特開平8−316479号公報
【特許文献4】特開2006−237553号公報
【発明の開示】
【発明が解決しようとする課題】
【0027】
しかし、前記の特許文献4の図22の構造では、ポリシリコン層65で形成したn+半導体層66(この中にはn++ソース層14、p+ベース層13およびn+バッファ層67が形成される)の結晶性が良くないために、結晶欠陥によるライフタイムの低下が生じる。そのため、このn+半導体層66でのキャリアの再結合が大きくなり漏れ電流が増大する。また、n+半導体層66内の抵抗が大きくなりオン電圧が大きくなる。また、特許文献4ではn+半導体層66を単結晶層で形成することも記載されているが具体的な形成方法は示されていない。
【0028】
例えば、単結晶層をエピタキシャル成長層で形成した場合、酸化膜上のエピタキシャル成長層には結晶欠陥が生じるのでライフタイムの低下を招き、漏れ電流およびオン電圧が増大する。
この発明の目的は、前記の課題を解決して、半導体層(エピタキシャル層)の結晶性を良好にして、漏れ電流の減少とオン電圧の低減を図ることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0029】
前記の目的を達成するために、第1導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記半導体基板の開口部と前記絶縁膜上に前記半導体基板より高い不純物濃度を有する第1導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有する製造方法とする。
また、第1導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記絶縁膜は、側壁と該側壁より薄い部分を有し、前記半導体基板の開口部と前記絶縁膜の薄い部分上に前記半導体基板より高い不純物濃度を有する第1導電型のエピタキシャル成長層を前記側壁より高く形成する工程と、前記側壁をストッパとして前記エピタキシャル成長層を研削し平坦化する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有する製造方法とする。
【0030】
また、前記レーザ光のエネルギーが3J/cm2〜6J/cm2であるとよい。
また、前記レーザ光の照射がスポットであり、該レーザ光のスポットを所定時間照射し、照射した箇所が重なるように次の箇所に移動してレーザ光を照射し、隣接するスポットの重なる箇所の割合をスポット面積の60%以上とするとよい。
【発明の効果】
【0031】
この発明によれば、酸化膜上に形成され、バッファ層やベース層を有するエピタキシャル成長層をレーザアニールすることで結晶欠陥を消滅させ、半導体装置(IGBTやMOSFETなど)の漏れ電流とオン電圧(オン抵抗)を低減することができる。
レーザアニールにおいて、レーザエネルギ量を3J/cm2〜6J/cm2とすることで漏れ電流を大幅(40%程度)に低減できる。
【0032】
また、レーザ光のスポットの重なり量を60%以上とすることで、初期値(レーザアニール前の値)に対して漏れ電流を50%程度減少させることができる。
【発明を実施するための最良の形態】
【0033】
実施の形態を以下の実施例で説明する。尚、下記の説明において、従来構造と同一部位には同一符号を付した。
【実施例1】
【0034】
図1〜図12は、この発明の第1実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。この断面図は1セルの断面を示す。
図1において、n−半導体基板1上に絶縁膜(例えば酸化膜2)を形成する。
図2において、セル周辺部となる酸化膜2を側壁3として残してその他の箇所の酸化膜2を除去する。
【0035】
図3において、n−半導体基板1上に絶縁膜(例えば酸化膜4)を形成し、中央部に開口部5を形成する。
図4において、開口部5上からエピタキシャル成長させ、酸化膜4上に横方向のエピタキシャル成長させて、n−半導体基板1より高濃度のn+エピタキシャル成長層6(未拡散層がn+バッファ層となる)を半導体層として酸化膜の側壁3の高さ(例えば1μm程度)より高く形成する。このとき、n+エピタキシャル成長層6には結晶欠陥7が発生する。
【0036】
図5において、酸化膜の側壁3をストッパとしてn+エピタキシャル成長層6を研削・平坦化処理して、例えば、厚さを1μm程度にする。
図6において、n+エピタキシャル成長層6にレーザ光8を照射してレーザアニールすることで結晶欠陥7を消滅させ結晶欠陥7のないn+エピタキシャル成長層9とする。
図7において、n+エピタキシャル成長層9上に絶縁膜(ゲート酸化膜10)を形成し、このゲート酸化膜10上にゲート電極12となるポリシリコン層11を形成する。
【0037】
図8において、中央部のゲート電極12となるポリシリコン層11を残し両側を除去してゲート電極12を形成する。このとき開口部5よりゲート電極12の幅を広くする。
図9において、ゲート電極12であるポリシリコン層11をマスクとしてp+ベース層13を酸化膜4に接するようにボロンのイオン注入で形成し、このp+ベース層13の表面層にゲート電極12であるポリシリコン層11をマスクにn++エミッタ層14をリンのイオン注入で形成し、さらにp+ベース層13およびn++エミッタ層14とに接するようにp++コンタクト層15を図示しないレジストをマスクにボロンのイオン注入で形成する。このときp+ベース層13は酸化膜13と接するようにして、n−半導体基板1には接しないようにする。接するとpnダイオードが形成されて素子として動作しなくなる。
【0038】
このとき図9ではp+ベース層13とp++コンタクト層15は酸化膜4に接しているが、図13に示すようにp+ベース層13を酸化膜4に接しないように形成し、そのp+ベース層13の表面層にn++エミッタ層14を形成し、このn++エミッタ層14に接するようにp++コンタクト層15を形成してもよい。
図10において、表面に層間絶縁膜16を形成し、層間絶縁膜16とゲート酸化膜10にコンタクトホール17を形成する。
【0039】
図11において、コンタクトホール17を介してn++エミッタ層14とp++コンタクト層15に接するエミッタ電極18を層間絶縁膜16上に形成する。
図12において、n−半導体基板1の裏面側を研削して厚みを薄くした後、研削した裏面19にp+コレクタ層20を形成し、そのp+コレクタ層20上にコレクタ電極21を形成してFS(フィールド ストップ)型のIGBTが完成する。
【0040】
前記の図2の工程において、n+エピタキシャル層6の研削・平坦化のときにストッパの働きをする酸化膜の側壁3は必ずしも形成する必要はない。その場合、図5の工程ではn+エピタキシャル成長層6の研削・平坦化した後の厚さは、研削・平坦化する時間などを管理して決めればよい。
図14は、レーザエネルギー量と漏れ電流(規格化)の関係を示す図である。
【0041】
エネルギー量が不足であると結晶欠陥が修復されず消滅しないために、漏れ電流は大きい。また、エネルギー量が過剰であると、このエネルギーによりn+エピタキシャル成長層の結晶欠陥が修復される(消滅する)割合より再度結晶欠陥が発生する割合が優位になって漏れ電流は増大する。
実験の結果、このレーザエネルギー量は3J/cm2〜6J/cm2の範囲で漏れ電流が大幅に低減する。また、図示しないがオン電圧も低減する。
【0042】
また、図15に示すように、レーザ光照射を重ね合わせる量(重なり量:オーバーラップ量)を多くすると結晶欠陥が修復(消滅)する割合が増大する。
図16は、レーザ光のスポットの重なり量と漏れ電流(規格化)の関係を示す図である。レーザアニールにおいては、レーザ光の照射はスポット22(例えば、幅が0.5mmで長さが2mm程度の長方形をしている)であり、所定時間(例えばμsのオーダ)照射した後、このスポット22を幅方向に重なるように照射する次の位置(スポット23)にずらして移動する。1スキャン終わったところでスポット22の長手方向にずらしてまた横方向へスポット22を移動させてスキャンする。長手方向の重なりは0.3mm程度である。
【0043】
このようにスポット22を順次一部重なるように移動させ(スポット23)ながらレーザ光を照射してレーザアニールを行う。このスポット22、23の幅方向の重なる箇所の面積の割合(重なる箇所の面積S2をスポット面積S1で割った値を百分率で表したもので重なり量24のこと)を60%以上とすることで漏れ電流を50%程度低減できる。勿論、オン電圧の低減にも効果がある。
【0044】
重なり量24を増やすことで、n+エピタキシャル成長層6の温度が高くなり、結晶欠陥7が正常な結晶に修復される(戻る)割合は大きくなる。しかし、重なり量24が60%以上になると漏れ電流が初期値の50%のレベルで一定になるのは、重なり量が60%でn+エピタキシャル層6内の結晶欠陥7が消滅し正常な結晶に戻ったためと推測される。
【0045】
前記のように、n+エピタキシャル成長層6に発生した結晶欠陥7をレーザ光8の照射によるレーザアニールで消滅させることにより漏れ電流の小さな半導体装置とすることができる。また、図示しないがオン電圧を低減させることができる。
またレーザ光源としては、YAGレーザやエキシマレーザなどが所定のエネルギー量が得易いということで好適である。
【実施例2】
【0046】
図17は、この発明の第2実施例の半導体装置の構成図であり、同図(a)は要部断面図、同図(b)は要部斜視図である。この構造は特許文献4の図20の従来構造と基本的に同じであるが、違うのはレーザ光8の照射(レーザアニール)により半導体層(n+エピタキシャル成長層6)の結晶欠陥7を消滅させている点である。
n−半導体基板1上に酸化膜4を形成し、酸化膜4の中央部に開口部5が形成され、セル周辺部に酸化膜の側壁3を形成する。開口部5上と酸化膜4、3に囲まれた箇所にレーザアニールされたn+エピタキシャル成長層9を形成する。酸化膜4上のn+エピタキシャル成長層9に酸化膜4に接するようにp+ベース層を形成し、このp+ベース層13の表面層にn++エミッタ層14を形成し、さらにn++エミッタ層14とp+ベース層13と酸化膜4にそれぞれ接するようにp++コンタクト層15を形成する。p+ベース層14が形成されないn+エピタキシャル成長層9はn+バッファ層9aとなる。n++エミッタ層14とn+エピタキシャル成長層9に挟まれたp+ベース層13上にはゲート酸化膜10を介してゲート電極12を形成する。図ではn++エミッタ層14の一部上とp+ベース層13上とn+エピタキシャル成長層9上にゲート酸化膜10を形成している。ゲート電極12の表面に層間絶縁膜16を形成する。層間絶縁膜16とゲート酸化膜10にコンタクトホール17を形成し、n++エミッタ層14とp++コンタクト層15に接するようにエミッタ電極18を形成する。
【0047】
n−半導体基板1の裏面19にp+層(p+コレクタ層20)を形成すると図15のようなIGBTとなり、n+層(n+ドレイン層)を形成すると図示しないMOSFETとなる。どちらの場合も結晶欠陥7のあるn+エピタキシャル成長層6をレーザアニールして結晶欠陥7を消滅させたn+エピタキシャル成長層9とすることで漏れ電流とオン電圧(オン抵抗)を減少させることができる。特に、IGBTの場合には少数キャリアの注入により伝導度変調が起こるので、n+エピタキシャル成長層6内の結晶欠陥7を消滅させることは伝導度変調を起こすキャリア量を増やすのでオン電圧の低減効果は大きい。これは、以下の第3、第4実施例の場合も同様のことが言える。
【実施例3】
【0048】
図18は、この発明の第3実施例の半導体装置の要部断面図である。図17と違うのは、p+ベース層13がn+エピタキシャル成長層9の表面層に形成され、このp+ベース層13の表面層にn++エミッタ層14が形成されている点である。この構造の場合も、レーザアニールにより結晶欠陥7のないn+エピタキシャル成長層9としているので漏れ電流とオン電圧を減少させることができる。
【実施例4】
【0049】
図19は、この発明の第4実施例の半導体装置の要部断面図である。図17と違うのは、酸化膜の側壁3が形成されていない点である。この構造の場合も、レーザアニールにより結晶欠陥7のないn+エピタキシャル成長層9としているので漏れ電流とオン電圧を減少させることができる。
【図面の簡単な説明】
【0050】
【図1】この発明の第1実施例の半導体装置の要部製造工程断面図
【図2】図1に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図3】図2に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図4】図3に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図5】図4に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図6】図5に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図7】図6に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図8】図7に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図9】図8に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図10】図9に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図11】図10に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図12】図11に続く、この発明の第1実施例の半導体装置の要部製造工程断面図
【図13】p+ベース層が下部の酸化膜に接続しない場合の図
【図14】レーザエネルギー量と漏れ電流(規格化)の関係を示す図
【図15】レーザ光のスポットを重ね合わせた図
【図16】レーザ光のスポットの重なり量と漏れ電流(規格化)の関係を示す図
【図17】この発明の第2実施例の半導体装置の構成図であり、(a)は要部断面図、(b)は要部斜視図
【図18】この発明の第3実施例の半導体装置の要部断面図
【図19】この発明の第4実施例の半導体装置の要部断面図
【図20】IGBTの等価回路を示す図
【図21】プレーナ型IGBTの要部の構成を示す断面図
【図22】従来の半導体装置の一例の構成図であり、(a)は要部断面図、(b)は要部斜視図
【符号の説明】
【0051】
1 n−半導体基板
2 酸化膜
3 側壁
4 酸化膜
5 開口部
6 n+エピタキシャル成長層
7 結晶欠陥
8 レーザ光
9 n+エピタキシャル成長層(欠陥消滅)
9a n+バッファ層
10 ゲート酸化膜
11 ポリシリコン層
12 ゲート電極
13 p+ベース層
14 n++エミッタ層
15 p++コンタクト層
16 層間絶縁膜
17 コンタクトホール
18 エミッタ電極
19 裏面
20 p+コレクタ層
21 コレクタ電極
【特許請求の範囲】
【請求項1】
第1導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記半導体基板の開口部と前記絶縁膜上に前記半導体基板より高い不純物濃度を有する第1導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有することを特徴とする半導体装置の製造方法。
【請求項2】
第1導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記絶縁膜は、側壁と該側壁より薄い部分を有し、前記半導体基板の開口部と前記絶縁膜の薄い部分上に前記半導体基板より高い不純物濃度を有する第1導電型のエピタキシャル成長層を前記側壁より高く形成する工程と、前記側壁をストッパとして前記エピタキシャル成長層を研削し平坦化する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有することを特徴とする半導体装置の製造方法。
【請求項3】
前記レーザ光のエネルギーが3J/cm2〜6J/cm2であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記レーザ光の照射がスポットであり、該レーザ光のスポットを所定時間照射し、照射した箇所が重なるように次の箇所に移動してレーザ光を照射し、隣接するスポットの重なる箇所の割合をスポット面積の60%以上とすることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
【請求項1】
第1導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記半導体基板の開口部と前記絶縁膜上に前記半導体基板より高い不純物濃度を有する第1導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有することを特徴とする半導体装置の製造方法。
【請求項2】
第1導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記絶縁膜は、側壁と該側壁より薄い部分を有し、前記半導体基板の開口部と前記絶縁膜の薄い部分上に前記半導体基板より高い不純物濃度を有する第1導電型のエピタキシャル成長層を前記側壁より高く形成する工程と、前記側壁をストッパとして前記エピタキシャル成長層を研削し平坦化する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有することを特徴とする半導体装置の製造方法。
【請求項3】
前記レーザ光のエネルギーが3J/cm2〜6J/cm2であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記レーザ光の照射がスポットであり、該レーザ光のスポットを所定時間照射し、照射した箇所が重なるように次の箇所に移動してレーザ光を照射し、隣接するスポットの重なる箇所の割合をスポット面積の60%以上とすることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2008−288350(P2008−288350A)
【公開日】平成20年11月27日(2008.11.27)
【国際特許分類】
【出願番号】特願2007−131120(P2007−131120)
【出願日】平成19年5月17日(2007.5.17)
【出願人】(503361248)富士電機デバイステクノロジー株式会社 (1,023)
【Fターム(参考)】
【公開日】平成20年11月27日(2008.11.27)
【国際特許分類】
【出願日】平成19年5月17日(2007.5.17)
【出願人】(503361248)富士電機デバイステクノロジー株式会社 (1,023)
【Fターム(参考)】
[ Back to top ]