半導体装置の製造方法
【課題】半導体装置の性能向上を図ることができる技術を提供する。
【解決手段】層間絶縁膜を形成した後、マイクロ波アニールを実施する。このマイクロ波アニールによれば、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用することにより、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。
【解決手段】層間絶縁膜を形成した後、マイクロ波アニールを実施する。このマイクロ波アニールによれば、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用することにより、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、固体撮像素子を含む半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１０−２７８１７５号公報（特許文献１）には、裏面照射型の固体撮像素子において、金属遮光膜にマイクロ波を照射することにより、金属遮光膜を加熱する技術が記載されている。この技術によれば、金属遮光膜にマイクロ波を照射して金属遮光膜を加熱することにより、金属遮光膜の下層の界面特性を向上させることができ、固体撮像素子の暗電流を低減することができるとしている。
【０００３】
特開２００９−１０３８７号公報（特許文献２）には、フォトダイオードを形成した後、トランジスタを形成し、その後、プリアニール（４００℃〜４３５℃の水素アニール）および最終アニール（４３５℃〜４５０℃の水素アニール）を行なう技術が記載されている。
【０００４】
特開２００７−７３５４５号公報（特許文献３）には、デバイスを形成後、ランプアニールを実施することにより、結晶質の欠陥を回復する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２７８１７５号公報
【特許文献２】特開２００９−１０３８７号公報
【特許文献３】特開２００７−７３５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造工程においては、導電型不純物（ｎ型不純物やｐ型不純物）を半導体基板内に導入することにより、半導体領域を形成することが行なわれている。そして、半導体基板内に導入された不純物を活性化させるため、加熱処理が実施される。この加熱処理は、例えば、ファーネスアニール（炉体アニール）、ランプアニール、レーザアニール、あるいは、フラッシュアニールといった加熱手法によって実施することが知られている。これらの加熱処理（高温アニール）は、半導体装置を製造する手法としては、欠かすことができない工程となっている。そして、上述した加熱手法を用いて不純物の活性化を行なう場合、少なくとも、８００℃以上の温度にする必要があることも一般的に知られている。
【０００７】
このように、上述した従来の加熱手法では、温度が８００℃以上と高いため、適用できる工程が、シリサイド膜形成工程前に限定されてしまうという問題点が発生する。これは、トランジスタの不純物プロファイルが変動するという理由や、シリサイド膜の耐熱性がもたないという理由が考えられる。また、上述した高温の熱処理を実施することで、不純物の活性化とともに、イオン注入時に生じる半導体基板へのダメージ（結晶欠陥）を回復させている。つまり、高温の熱処理は、不純物の活性化させる機能を有しているとともに、半導体基板に形成される結晶欠陥を回復させる機能も有している。
【０００８】
ところが、上述した高温の熱処理を適用できる工程がシリサイド膜形成工程前に限定されてしまうことから、高温の熱処理を実施する工程後に形成される結晶欠陥については、高温の熱処理が適用できないため、半導体装置の完成後も半導体基板内に残存することになる。そして、半導体基板内に結晶欠陥が残存すると、結晶欠陥自体に起因する欠陥準位（トラップ準位）の形成や、結晶欠陥に汚染金属が捕獲（ゲッタリング）され、捕獲された汚染金属に起因する深い準位の形成が引き起こされる。この結晶欠陥に基づく欠陥準位や深い準位の形成は、リーク電流の増加の要因となり、半導体装置のデバイス特性の劣化を招くことになる。
【０００９】
例えば、半導体装置の一例として、ＣＭＯＳイメージセンサなどの固体撮像素子が挙げられるが、このＣＭＯＳイメージセンサでは、光を受光する受光部にフォトダイオードが使用される。フォトダイオードは、ｐ型半導体領域とｎ型半導体領域から構成されており、例えば、ｎ型半導体領域で生じる光電変換を利用したデバイスである。例えば、このフォトダイオードの一部を構成するｎ型半導体領域に結晶欠陥が形成されると、価電子帯と伝導帯との間に欠陥準位が形成され、光が照射されていない状態であっても、欠陥準位を介して正孔電子対が生成され、この生成された電子による暗電流の増加が問題となる。すなわち、ＣＭＯＳイメージセンサなどの固体撮像素子では、結晶欠陥に起因する暗電流の増加が問題となり、この暗電流の増加によって、固体撮像素子の特性劣化を招くことになる。
【００１０】
このことから、低温で不純物の活性化を行なうことができるとともに、半導体基板内に形成された結晶欠陥を低温で回復することができる熱処理方法が望まれている。このような低温での熱処理方法が実現できれば、（１）低温であるため、シリサイド膜形成工程後、例えば、層間絶縁膜形成後や配線形成後の工程でも実施することができる結果、半導体装置の完成後に残留する結晶欠陥を低減することができる、（２）不純物の拡散が抑制されるため、トランジスタの性能ばらつきが小さくなるといった利点を得ることができると考えられる。
【００１１】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
（１）代表的な実施の形態による半導体装置の製造方法は、表面照射型の固体撮像素子を含む半導体装置の製造技術に関する。特に、固体撮像素子を構成するフォトダイオードおよび転送用トランジスタを半導体基板に形成し、さらに、半導体基板上に層間絶縁膜を形成した後、半導体基板にマイクロ波を照射することで、半導体基板を構成するシリコンに対して直接格子振動を誘起することにより、半導体基板を加熱することを特徴とするものである。
【００１５】
（２）また、代表的な実施の形態による半導体装置の製造方法は、裏面照射型の固体撮像素子を含む半導体装置の製造技術に関する。特に、固体撮像素子を構成するフォトダイオードおよび転送用トランジスタを半導体基板に形成し、さらに、半導体基板上に層間絶縁膜および配線層を形成する。そして、半導体基板の裏面を研削した後、半導体基板にマイクロ波を照射することで、半導体基板を構成するシリコンに対して直接格子振動を誘起することにより、半導体基板を加熱することを特徴とするものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】イメージセンサにおいて、光を電気信号に変換する様子を示す模式図である。
【図２】イメージセンサにオンチップレンズを設けない場合の構成を概略的に示す図である。
【図３】フォトダイオードの前面にオンチップレンズを配置する例を示す模式図である。
【図４】カラーフィルタの１つである原色フィルタを示す図である。
【図５】カラーフィルタの１つである補色フィルタを示す図である。
【図６】ｐｎ接合によるダイオードのバンド構造を示す図である。
【図７】イメージセンサの受光部の構成を示した回路構成図である。
【図８】本発明の実施の形態１における受光部の一例を示す断面図である。
【図９】実施の形態１における受光部の他の一例を示す断面図である。
【図１０】結晶欠陥の発生原因を説明するための図である。
【図１１】図１０のＡ１−Ａ２線に沿った不純物プロファイルを示すグラフである。
【図１２】結晶欠陥が存在する場合において、ｐｎ接合によるフォトダイオードのバンド構造を示す図である。
【図１３】検討例１におけるイメージセンサの製造工程を示すフローチャートである。
【図１４】検討例２におけるイメージセンサの製造工程を示すフローチャートである。
【図１５】従来の加熱処理によって半導体基板を加熱する様子を示す模式図である。
【図１６】実施の形態１におけるマイクロ波アニールによって半導体基板を加熱する様子を示す模式図である。
【図１７】半導体基板内にイオン注入法を使用して導電型不純物を導入した状態を、カソードルミネッセンス法で分析した結果を示すグラフである。
【図１８】半導体基板内にイオン注入法を使用して導電型不純物を導入した後、従来の加熱処理を施した状態でのカソードルミネッセンス法における分析結果を示すグラフである。
【図１９】半導体基板内にイオン注入法を使用して導電型不純物を導入した後、本実施の形態１におけるマイクロ波アニールを施した状態でのカソードルミネッセンス法における分析結果を示すグラフである。
【図２０】半導体基板内に導入されたボロン（Ｂ）の不純物プロファイルを示すグラフである。
【図２１】実施の形態１におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図２２】実施の形態１におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図２３】実施の形態１におけるイメージセンサの製造工程を示す断面図である。
【図２４】図２３に続くイメージセンサの製造工程を示す断面図である。
【図２５】図２４に続くイメージセンサの製造工程を示す断面図である。
【図２６】図２５に続くイメージセンサの製造工程を示す断面図である。
【図２７】図２６に続くイメージセンサの製造工程を示す断面図である。
【図２８】図２７に続くイメージセンサの製造工程を示す断面図である。
【図２９】図２８に続くイメージセンサの製造工程を示す断面図である。
【図３０】図２９に続くイメージセンサの製造工程を示す断面図である。
【図３１】図３０に続くイメージセンサの製造工程を示す断面図である。
【図３２】図３１に続くイメージセンサの製造工程を示す断面図である。
【図３３】図３２に続くイメージセンサの製造工程を示す断面図である。
【図３４】図３３に続くイメージセンサの製造工程を示す断面図である。
【図３５】図３４に続くイメージセンサの製造工程を示す断面図である。
【図３６】図３５に続くイメージセンサの製造工程を示す断面図である。
【図３７】図３６に続くイメージセンサの製造工程を示す断面図である。
【図３８】変形例におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図３９】変形例におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図４０】実施の形態２における受光部の一例を示す断面図である。
【図４１】実施の形態２におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図４２】実施の形態２におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図４３】実施の形態２におけるイメージセンサの製造工程を示す断面図である。
【図４４】図４３に続くイメージセンサの製造工程を示す断面図である。
【図４５】図４４に続くイメージセンサの製造工程を示す断面図である。
【図４６】図４５に続くイメージセンサの製造工程を示す断面図である。
【図４７】図４６に続くイメージセンサの製造工程を示す断面図である。
【図４８】図４７に続くイメージセンサの製造工程を示す断面図である。
【図４９】図４８に続くイメージセンサの製造工程を示す断面図である。
【図５０】図４９に続くイメージセンサの製造工程を示す断面図である。
【図５１】図５０に続くイメージセンサの製造工程を示す断面図である。
【図５２】図５１に続くイメージセンサの製造工程を示す断面図である。
【図５３】図５２に続くイメージセンサの製造工程を示す断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
本発明の技術的思想は、導電型不純物（ｎ型不純物やｐ型不純物）を半導体基板内に導入することにより、半導体領域を形成する工程を備える様々な半導体装置の製造方法に適用することができるが、特に、本発明の適用が有用と考えられるイメージセンサを例に挙げて説明することにする。
【００２５】
＜イメージセンサ（固体撮像素子）の概略構成＞
本実施の形態では、画像を撮影するイメージセンサについて図面を参照しながら説明する。まず、イメージセンサの概略構成について説明する。イメージセンサは、イメージセンサに入力された光を電気信号に変換する素子である。図１は、イメージセンサにおいて、光を電気信号に変換する様子を示す模式図である。例えば、図１に示すように、対象物から発せられた光はレンズＬに入射し結像する。このレンズＬの結像位置にイメージセンサＩＳが配置されており、レンズＬによって結像された画像がイメージセンサＩＳに照射される。イメージセンサＩＳでは、光が照射されると、その光を電気信号に変換する。そして、イメージセンサＩＳから出力された電気信号を信号処理することにより画像が生成される。このようにイメージセンサＩＳは、入射した光を電気信号に変換して出力する機能を有する。
【００２６】
イメージセンサＩＳの受光面ＲＣを拡大すると、イメージセンサＩＳの受光面ＲＣには、オンチップレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤが配置されていることがわかる。つまり、イメージセンサＩＳは、オンチップレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤを有していることがわかる。以下では、イメージセンサＩＳを構成するそれぞれの構成要素の機能について順次説明する。
【００２７】
＜オンチップレンズの構成および機能＞
まず、オンチップレンズＯＬについて説明する。図２はイメージセンサＩＳにオンチップレンズＯＬを設けない場合の構成を概略的に示す図である。図２に示すように、イメージセンサＩＳにオンチップレンズＯＬを設けない場合、イメージセンサＩＳに入射した光は、イメージセンサＩＳの受光面に配置されているフォトダイオードＰＤだけでなく、フォトダイオードＰＤの周辺領域にも照射される。すなわち、イメージセンサＩＳの受光面には、複数のフォトダイオードＰＤがアレイ上に配置されているが、個々のフォトダイオードＰＤは、一定の隙間を介して配置されている。したがって、イメージセンサＩＳに入射した光はすべてフォトダイオードＰＤに入射されるのではなく、フォトダイオードＰＤ間の隙間にも照射されることになる。
【００２８】
フォトダイオードＰＤに入射した光は、電気信号に変換することができるが、複数のフォトダイオードＰＤ間の隙間に入射した光は、フォトダイオードＰＤに照射されるものではないから、電気信号に変換することができない。つまり、複数のフォトダイオードＰＤ間の隙間に入射した光は無駄になることになる。したがって、イメージセンサＩＳに入射した光をなるべく多く電気信号に変換できるように構成することが望ましいが、イメージセンサＩＳにオンチップレンズＯＬを設けない場合は、イメージセンサＩＳで電気信号に変換されずに無駄になる光が多くなることがわかる。
【００２９】
これを解決する方法として、フォトダイオードＰＤを隙間無く配置することが考えられるが、個々のフォトダイオードＰＤで変換された電荷を転送するための走査回路などを設ける必要があるため、複数のフォトダイオードＰＤの間には必ず隙間が存在するのである。例えば、イメージセンサＩＳを１つの大きなフォトダイオードＰＤで形成する場合には、受光面での隙間を無くすことができるが、この場合は画像の分解能が得られないことになる。このため、画像の分解能を向上させるためには、互いに独立した複数の小さなフォトダイオードＰＤをできるだけ多く受光面に配置することが必要となる。この場合、各フォトダイオードＰＤからの電荷を独立して電気信号に変換することが必要となり、個々のフォトダイオードＰＤが電気的に独立するように一定間隔の隙間（絶縁領域）を設ける必要がある。したがって、個々のフォトダイオードＰＤ間には一定の隙間が生じるため、フォトダイオードＰＤ間の隙間を完全に無くすことは困難である。
【００３０】
そこで、イメージセンサＩＳに入射した光を効率よく電気信号に変換するため、イメージセンサＩＳにオンチップレンズＯＬを設けることが行なわれている。図３は、フォトダイオードＰＤの前面にオンチップレンズＯＬを配置する例を示す模式図である。図３に示すように、複数のフォトダイオードＰＤのそれぞれに対応してオンチップレンズＯＬが配置されている。すなわち、オンチップレンズＯＬは、フォトダイオードＰＤの数と同じ数だけ配置されていることになる。図３に示すように、イメージセンサＩＳに入射した光はオンチップレンズＯＬに入射する。オンチップレンズＯＬに入射した光は、収束してフォトダイオードＰＤ上に照射される。このようにオンチップレンズＯＬは、イメージセンサＩＳに入射した光を収束させてフォトダイオードＰＤ上に照射する機能を有している。つまり、オンチップレンズＯＬが設けられていない場合には、フォトダイオードＰＤに入射せずにフォトダイオードＰＤ間の隙間に照射される光も、オンチップレンズＯＬを設けることにより、屈折してフォトダイオードＰＤに入射するようになるのである。すなわち、オンチップレンズＯＬは、入射光を収束させてフォトダイオードＰＤ上に照射されるようにする機能を有しているのである。したがって、イメージセンサＩＳにオンチップレンズＯＬを設けることにより、フォトダイオードＰＤ間の隙間に照射される光をフォトダイオードＰＤ上に集光することができることから、イメージセンサＩＳに入射する光を効率よく電気信号に変換することができる。
【００３１】
＜カラーフィルタの構成および機能＞
続いて、カラーフィルタＣＦについて説明する。そもそも、光を電気信号に変換するフォトダイオードＰＤは、色を識別する機能は持ち合わせておらず、光の明暗を区別できるだけである。したがって、フォトダイオードＰＤだけでは、イメージセンサで写した画像がすべてモノクロとなってしまう。そこで、イメージセンサでカラー画像を生成できるようにイメージセンサＩＳには、カラーフィルタＣＦが設けられているのである。人間の目も「赤」、「緑」、「青」の３原色しか感じることはできないが、これらの３原色の光量を調整することにより、あらゆる色を感じている。このことを「光の３原色による加色混合」という。例えば、「赤」と「緑」を同じ光量とすれば、「黄」となる。つまり、「赤」と「緑」を同じ光量とし、かつ、「青」の光量がない状態では、「青」の補色である黄色になる。そして、「赤」、「緑」、「青」を同じ光量とすると白色になる。一方、「赤」、「緑」、「青」のすべての光量がない場合には、黒色となる。この原理を利用したものが図４に示すカラーフィルタＣＦである。図４には、カラーフィルタＣＦの１つである原色フィルタが示されている。原色フィルタは、ＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ）の３原色を用いたフィルタである。この原色フィルタをフォトダイオードＰＤの前に置くことにより、それぞれの色に対応したフォトダイオードＰＤとすることができる。例えば、「赤」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは赤色用の光量を検知するものとなり、「緑」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは緑色用の光量を検知するものとなる。さらに、「青」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは青色用の光量を検知するものとなる。そして、赤色用のフォトダイオードＰＤの光量、緑色用のフォトダイオードＰＤの光量および青色用のフォトダイオードＰＤの光量に応じて、様々な色を実現することができるのである。このＲＧＢの３原色を使用した原色フィルタは、画像における色の再現性は良好であるが、イメージセンサＩＳの感度があまり良くなく暗い場所での撮影に弱いという副作用がある。このため、原色フィルタは感度のいい大型のイメージセンサＩＳに使用されることが多くなっている。
【００３２】
一方、カラーフィルタＣＦには、ＲＧＢの３原色を使用した原色フィルタの他に、補色フィルタと呼ばれるものもある。補色フィルタでは、例えば、図５に示すように、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）にグリーン（Ｇ）を加えた４種類の色で構成されている。ただし、補色フィルタを使用したイメージセンサでは、実際に人間が撮像した画像を見ることを考慮してＣＭＹＧからＲＧＢに変換する必要があるが、この変換の際、ノイズが生じるという問題がある。しかし、補色フィルタは、原色フィルタに比べて感度がいいという利点があるので、サイズ（寸法）が小さい（言い換えれば、感度が低いといえる）イメージセンサＩＳに使用されることが多くなっている。
【００３３】
＜フォトダイオード＞
次に、フォトダイオードＰＤの構成について説明する。フォトダイオードＰＤは光を照射されると電荷を発生する機能を有するものである。このような機能を有するフォトダイオードＰＤは、例えば、ｐｎ接合によるダイオードから構成することができる。図６は、ｐｎ接合によるダイオードのバンド構造を示す図である。図６に示すように、左側領域がｐ型半導体領域であり、右側領域がｎ型半導体領域である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。このように構成されているｐｎ接合によるダイオードでは、例えば、ｎ型半導体領域にバンドギャップ以上のエネルギーを有する光（ｈν）が入射されると、この光がｎ型半導体領域で吸収される。具体的には、光がバンドの価電子帯に存在する電子に吸収されることにより、この電子がバンドギャップ以上のエネルギーを獲得する。そして、バンドギャップ以上のエネルギーを獲得した電子は、バンドギャップを乗り越えてバンドの伝導帯に移動する。この結果、伝導帯に移動した電子ｅと、電子が伝導帯に移動したことにより価電子帯に生成される正孔ｈとによる正孔電子対が発生する。そして、生成された電子ｅおよび正孔ｈは、フォトダイオードＰＤに印加されている逆方向電圧ＶＧにより加速される。つまり、通常、フォトダイオードＰＤでは、ｐｎ接合によるダイオードに逆方向電圧ＶＧを印加して使用する。逆方向電圧ＶＧとは、ｐｎ接合による障壁が高くなる方向に印加される電圧である。具体的には、ｎ型半導体領域に正電圧を印加し、ｐ型半導体領域に負電圧を印加することになる。このように構成することにより、例えば、ｎ型半導体領域で発生した電子ｅと正孔ｈは、逆方向電圧ＶＧによる高電界で加速される。この結果、電子ｅと正孔ｈが再結合する割合を少なくすることができ、充分な電流を確保することができる。以上にようにして、フォトダイオードＰＤが構成されている。
【００３４】
＜走査回路の構成＞
イメージセンサは上記のように構成されており、イメージセンサでは、アレイ状に配列されたフォトダイオードＰＤで光を電荷に変換している。フォトダイオードＰＤで変換された電荷は電気信号として信号処理され画像が表示される。このとき、イメージセンサでは、アレイ状に配列されたフォトダイオードＰＤから順次電荷を出力するために走査回路が備えられている。以下に、この走査回路の構成について図面を参照しながら説明する。図７は、本実施の形態１におけるイメージセンサの受光部の構成を示した回路構成図である。図７において、本実施の形態１の走査回路は、垂直走査回路Ｖおよび水平走査回路Ｈを有している。
【００３５】
垂直走査回路Ｖには走査線（画素選択線）１ａ〜１ｎが接続されており、垂直走査回路Ｖは、これらの走査線１ａ〜１ｎに順次電圧（パルス）を印加できるようになっている。
【００３６】
水平走査回路Ｈにはｎ個の配線が接続されており、各配線はそれぞれＭＯＳトランジスタＴｒ１のゲート電極に接続されている。そして、水平走査回路Ｈは、ｎ個のＭＯＳトランジスタＴｒ１のゲート電極に順次電圧を印加できるようになっている。また、各ＭＯＳトランジスタＴｒ１のソース領域にはそれぞれ走査線２ａ〜２ｎの一つが接続されており、各ＭＯＳトランジスタＴｒ１のドレイン領域は、共通した出力線が接続されている。
【００３７】
走査線１ａ〜１ｎと走査線２ａ〜２ｎとは、接続しない状態で互いに直交するように配置され、走査線１ａ〜１ｎおよび走査線２ａ〜２ｎによって区切られた個々の領域にはセル（画素）Ｃ１−１、Ｃ１−２・・・Ｃ１−ｎ、Ｃ２−１・・・Ｃｎ−ｎが形成されている。
【００３８】
セルＣｒ−ｓ（１≦ｒ≦ｎ、１≦ｓ≦ｎ；ｒ、ｓは自然数）は、イメージセンサの受光部の最小単位を形成し、フォトダイオードＰＤおよび転送用トランジスタＴｒ２を有している。
【００３９】
フォトダイオードＰＤは、被写体からイメージセンサに入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送用トランジスタＴｒ２は、フォトダイオードＰＤで蓄積された電荷をセルＣｒ−ｓの外部へ転送する際のスイッチとしての役割を有している。
【００４０】
各セルＣｒ−ｓにおいて、フォトダイオードＰＤの一方の端は接地されており、もう一方の端は、転送用トランジスタＴｒ２のソース領域と電気接続されている。また、各転送用トランジスタＴｒ２のドレイン領域は、走査線２ａ〜２ｎの一つに接続されており、各転送用トランジスタＴｒ２のゲート電極は、垂直走査回路Ｖより引き出された走査線１ａ〜１ｎの一つに接続されている。
【００４１】
なお、フォトダイオードＰＤと並列に接続されたコンデンサは、実際にあるのではなく、フォトダイオードＰＤで電荷が蓄積されることを等価回路として示したものである。
【００４２】
＜走査回路の動作＞
次に、このように構成されたイメージセンサの動作について簡単に説明する。
【００４３】
まず、イメージセンサにおいて被写体から入射する光に対応した電荷を蓄積する動作について説明する。被写体からの光が各セルＣｒ−ｓ内のフォトダイオードＰＤに入射すると光電変換により、光が電荷に変換され、変換された電荷は、フォトダイオードＰＤに蓄積される。フォトダイオードＰＤに蓄積される電荷は、フォトダイオードＰＤに入射する光の強弱および蓄積時間に応じた量となる。
【００４４】
次に、フォトダイオードＰＤに蓄積された電荷を出力する動作について説明する。垂直走査回路Ｖにより走査線１ａ〜１ｎに順にパルス電圧が印加されるが、現時点で特定の走査線１ｒにパルス電圧が印加されているとする。このとき他の走査線上には電圧は印加されていない。すると、走査線１ｒに接続されたセルＣｒ−１、Ｃｒ−２・・・Ｃｒ−ｎが選択され、各転送用トランジスタＴｒ２のゲート電極に電圧が印加される。各ゲート電極に電圧が印加されると、各転送用トランジスタＴｒ２がオン状態になり、セルＣｒ−１、Ｃｒ−２・・・Ｃｒ−ｎ内の各フォトダイオードＰＤに蓄積されていた電荷がそれぞれ走査線２ａ〜２ｎに取り出される。例えば、セルＣｒ−１のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ａ上に取り出され、セルＣｒ−２のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ｂ上に取り出される。
【００４５】
次に、水平走査回路Ｈにより、ｎ個のＭＯＳトランジスタＴｒ１のゲート電極に順次パルス電圧を印加する。例えば、走査線２ａに接続されているＭＯＳトランジスタＴｒ１から順にオン状態にする。走査線２ａに接続されているＭＯＳトランジスタＴｒ１がオン状態のとき、他の走査線２ｂ〜２ｎに接続されている各ＭＯＳトランジスタＴｒ１はオフ状態になっている。
【００４６】
走査線２ａに接続されているＭＯＳトランジスタＴｒ１がオン状態になると、走査線２ａと出力線が導通することになり、走査線２ａに取り出されていた電荷（セルＣｒ−１に蓄えられていた電荷）が出力線を通して出力される。
【００４７】
続いて、水平走査回路Ｈにより、走査線２ｂに接続されているＭＯＳトランジスタＴｒ１をオン状態にすると、走査線２ｂと出力線とが導通することになり、走査線２ｂ上に取り出されていた電荷（セルＣｒ−２に蓄えられていた電荷）が出力線を通して出力される。
【００４８】
このようにして、水平走査回路Ｈにより、走査線２ｎ上に取り出されていた電荷（セルＣｒ−ｎに蓄えられていた電荷）を出力する動作まで行なう。
【００４９】
その後、垂直走査回路Ｖにより走査線１ｒへの電圧の印加を終了し、今度は走査線１（ｒ＋１）への電圧の印加を行ない上述した動作を繰り返す。このようにして、２次元状に配列したセルＣｒ−ｓ内の電荷をすべて出力する。出力された電荷に対応した電気信号はアンプなどにより増幅された後、増幅された電気信号は、例えばディスプレイなどの表示機器に入力する。すると、ディスプレイに映像が表示される。
【００５０】
＜受光部のデバイス構造＞
続いて、イメージセンサの受光部のデバイス構造について説明する。図８は、本実施の形態１における受光部のデバイス構造の一例を示す断面図である。図８において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を導入した半導体基板１Ｓが配置されており、この半導体基板１Ｓの表面（主面、素子形成面）に素子分離領域ＬＣＳが形成されている。この素子分離領域ＬＣＳにより活性領域（アクティブ領域）が区画され、区画された活性領域に受光部が形成されている。具体的に、半導体基板１Ｓには、ボロン（ホウ素）などのｐ型不純物（アクセプタ）を導入したｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬに内包されるように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェルＮＷＬが形成されている。このｐ型ウェルＰＷＬ（ｐ−型半導体領域）とｎ型ウェルＮＷＬ（ｎ−型半導体領域）によって、フォトダイオード（ｐｎ接合ダイオード）が構成される。そして、さらに、ｎ型ウェルＮＷＬの表面の一部にｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成されている領域である。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こすことになる。このため、電子を多数キャリアとするｎ型ウェルＮＷＬの表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制している。
【００５１】
続いて、ｎ型ウェルＮＷＬの一部と平面的に重なるように、半導体基板１Ｓ上にゲート絶縁膜が形成されており、このゲート絶縁膜上にゲート電極が形成されている。そして、このゲート電極の両側の側壁にサイドウォールが形成されている。例えば、ゲート絶縁膜は、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。また、ゲート電極は、例えば、ポリシリコン膜から形成することができ、サイドウォールは、例えば、酸化シリコン膜、窒化シリコン膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成することができる。
【００５２】
次に、ゲート電極に整合した半導体基板１Ｓ内には、ドレイン領域となるｎ＋型半導体領域ＮＲが形成されている。このｎ＋型半導体領域ＮＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。
【００５３】
以上のようにして、半導体基板１Ｓ上にフォトダイオードと転送用トランジスタＱが形成されている。具体的に、フォトダイオードは、ｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによって形成されており、また、転送用トランジスタＱは、上述したｎ型ウェルＮＷＬをソース領域とし、このｎ型ウェルＮＷＬと所定距離だけ離間した半導体基板１Ｓに形成されたｎ＋型半導体領域ＮＲをドレイン領域としている。そして、ソース領域とドレイン領域で挟まれた領域がチャネル形成領域となり、このチャネル形成領域上にゲート絶縁膜を介してゲート電極が形成されている。これにより、ソース領域、ドレイン領域、チャネル形成領域、ゲート絶縁膜およびゲート電極を備える転送用トランジスタＱが形成されている。そして、半導体基板１Ｓの活性領域に形成されているフォトダイオードと転送用トランジスタＱは、ｎ型ウェルＮＷＬを共有しており、電気的に接続されていることがわかる。
【００５４】
続いて、半導体基板１Ｓに形成されているフォトダイオードと転送用トランジスタＱの上層に形成される配線構造について、図８を参照しながら説明する。図８において、フォトダイオードの表面（ｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面）には、キャップ絶縁膜ＣＡＰが形成されている。このキャップ絶縁膜ＣＡＰは、半導体基板１Ｓの表面特性（界面特性）を良好に保つ機能を有しており、例えば、酸化シリコン膜や窒化シリコン膜から形成されている。このキャップ絶縁膜ＣＡＰ上には、反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦは、例えば、酸窒化シリコン膜から形成されている。
【００５５】
次に、ゲート電極および反射防止膜ＡＲＦ上を含む半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通してｎ＋型半導体領域ＮＲ（ドレイン領域）に達するプラグＰＬＧが形成されている。層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とした酸化シリコン膜から形成され、プラグＰＬＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、チタン膜とチタン膜上に形成された窒化チタン膜（チタン膜／窒化チタン膜）からバリア導体膜と、バリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。
【００５６】
そして、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｌ１が形成されている。例えば、層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。また、配線Ｌ１は、例えば、銅配線から形成されており、ダマシン法を使用することにより形成することができる。なお、配線Ｌ１は、銅配線に限定されるものではなく、アルミニウム配線から形成することもできる。続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｌ２が形成されている。さらに、配線Ｌ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｌ３が形成されている。ここで、配線Ｌ１〜配線Ｌ３は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｌ１〜配線Ｌ３によって遮られないようにするためである。さらに、配線Ｌ３を形成した層間絶縁膜ＩＬ４上には、カラーフィルタＣＦを介してオンチップレンズＯＬが搭載されている。
【００５７】
本実施の形態１における受光部は上記にように構成されており、以下に、その動作について簡単に説明する。図８において、光が受光部に照射されると、まず、入射光は、オンチップレンズＯＬおよびカラーフィルタＣＦを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードに入射する。フォトダイオードでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型ウェルＮＷＬに蓄積される。そして、適切なタイミングで、転送用トランジスタＱをオンする。具体的には、転送用トランジスタＱのゲート電極にしきい値電圧以上の電圧を印加する。すると、ゲート絶縁膜直下のチャネル形成領域にチャネル領域（ｎ型半導体領域）が形成され、転送用トランジスタＱのソース領域（ｎ型ウェルＮＷＬ）とドレイン領域（ｎ＋型半導体領域ＮＲ）が電気的に導通することになる。この結果、ｎ型ウェルＮＷＬに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を伝わって外部回路に取り出される。このようにして、受光部が動作する。
【００５８】
以上のようにして、受光部のデバイス構造が形成されているが、本実施の形態１では、図８に示すデバイス構造だけではなく、図９に示すデバイス構造も対象としている。つまり、図８は、現状の受光部のデバイス構造を示しているが、図９は、次世代のデバイス構造を示している。図８のデバイス構造と、図９のデバイス構造は、ほぼ同様の構成をしているが以下の点が相違する。すなわち、第１相違点は、転送用トランジスタおよび周辺回路用トランジスタのサイズである。例えば、受光部を形成した半導体チップには、受光部を構成するフォトダイオードや転送用トランジスタだけでなく、受光部の動作を制御する走査回路（図７参照）なども形成されていることがある。この走査回路は、例えば、図７に示すように、垂直走査回路Ｖや水平走査回路Ｈを有しており、これらの回路は、周辺回路を構成している。この周辺回路は、例えば、複数のトランジスタを有しており、周辺回路を構成するトランジスタを本明細書では、周辺回路用トランジスタと呼ぶことにする。このように１つの半導体チップには、受光部だけでなく周辺回路も形成されていることがあり、回路の高集積化や半導体チップの小型化を推進するため、受光部を構成する転送用トランジスタだけでなく周辺回路を構成する周辺回路用トランジスタの小型化も推進される。次世代のデバイス構造では、受光部および周辺回路のサイズを小さくするため、転送用トランジスタのサイズと周辺回路用トランジスタのサイズを小型化する取り組みが行なわれている。具体的に、次世代のデバイス構造においては、例えば、周辺回路用トランジスタのゲート電極のゲート長が１３０ｎｍ以下となることを想定している。この場合、必然的に、ゲート電極の直下に形成されるチャネル形成領域の長さも小さくなる。言い換えれば、周辺回路用トランジスタのソース領域とドレイン領域との距離が狭まることになる。これにより、次世代のデバイス構造では、周辺回路用トランジスタの小型化を実現することができる。同様に、図９に示すように、受光部を構成する転送用トランジスタの小型化も進められている。
【００５９】
さらに、第２相違点は、転送用トランジスタや周辺回路用トランジスタのドレイン領域（ｎ＋型半導体領域ＮＲ）の表面にシリサイド膜ＳＬを形成している点である。これにより、図９に示す次世代のデバイス構造では、ドレイン領域とプラグＰＬＧとの接続抵抗を低減することができる。なお、シリサイド膜ＳＬは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００６０】
以上のように、例えば、イメージセンサの受光部のデバイス構造は、図８や図９に示す場合が考えられるが、本実施の形態１では、図８に示すデバイス構造と、図９に示す次世代のデバイス構造の両方を対象としている。
【００６１】
＜本願発明者が着目した結晶欠陥＞
上述した構成を有するイメージセンサでは、暗電流を低減して性能向上を図ることが重要である。暗電流とは、光を照射していない状態でも電流が流れる現象を言い、この暗電流が増加すると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯（白点）を起こし、表示される画像の劣化を引き起こすことになる。このことから、イメージセンサでは、できるだけ暗電流を低減することが、イメージセンサの特性向上の観点から必要となってくる。暗電流の原因の１つとして考えられるのが、特に、フォトダイオードを構成する半導体領域に形成される結晶欠陥である。本願発明では、このフォトダイオードを構成する半導体領域に形成される結晶欠陥に着目している。以下に、まず、この結晶欠陥の主な発生理由について言及した後、結晶欠陥に起因して暗電流が増加するメカニズムについて説明する。
【００６２】
図１０は、結晶欠陥の発生原因を説明するための図である。図１０において、ｐ型ウェルＰＷＬに内包されるようにｎ型ウェルＮＷＬが形成されており、このｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによってフォトダイオードが形成される。例えば、フォトダイオードの一部を構成するｎ型ウェルＮＷＬは、ｎ型不純物を導入した半導体領域であり、この半導体領域は、イオン注入法を使用することにより、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板内に導入することにより形成される。このイオン注入法では、注入するｎ型不純物（イオン）を加速させて半導体基板内に導入するため、注入されるｎ型不純物（イオン）のエネルギーによって、半導体基板を構成するシリコンがダメージを受ける。この結果、シリコンの結晶構造の中に結晶欠陥ＤＦが生成されるのである。
【００６３】
特に、図１０に示すように、ｎ型ウェルＮＷＬに形成される結晶欠陥ＤＦは、エンドオブレンジＥＯＲと呼ばれる領域に多数形成することが知られている。ここで、図１０に示す位置Ｒｐは不純物濃度がピークとなる位置を示しており、エンドオブレンジＥＯＲは、この位置Ｒｐ近傍の深い位置に形成されている領域である。エンドオブレンジＥＯＲに多数の結晶欠陥ＤＦが形成される理由は、エンドオブレンジＥＯＲが比較的深い領域であるため、この位置に注入されるｎ型不純物のエネルギーが高いことと、不純物濃度がピークとなる位置に近い位置であるため、シリコン結晶にダメージを与えるｎ型不純物の量が多いことが原因として挙げることができる。
【００６４】
図１１は、図１０のＡ１−Ａ２線に沿った不純物プロファイルを示すグラフである。図１１において、横軸はＡ１からの深さを示しており、縦軸はｎ型不純物の不純物濃度を示している。図１１に示すように、Ａ１−Ａ２線に沿った不純物プロファイルでは、最大値を有するガウス分布形状となっており、不純物濃度のピークが存在する位置Ｒｐが存在する。そして、エンドオブレンジＥＯＲは、図１１に示すように、位置Ｒｐ近傍で、かつ、深い位置に存在している領域である。以上のことから、フォトダイオードの一部を構成するｎ型ウェルＮＷＬに形成される結晶欠陥ＤＦは、エンドオブレンジＥＯＲと呼ばれる比較的深い領域に多く形成されることがわかる。
【００６５】
次に、結晶欠陥に起因して暗電流が増加するメカニズムについて説明する。図１２は、ｐｎ接合によるフォトダイオードのバンド構造を示す図である。図１２に示すように、左側領域がｐ型半導体領域（図１１のｐ型ウェルＰＷＬに相当）であり、右側領域がｎ型半導体領域（図１１のｎ型ウェルＮＷＬに相当）である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。
【００６６】
図１２に示すｎ型半導体領域において、結晶欠陥が無い場合、価電子帯に存在する電子は、バンドギャップ以上のエネルギーを受け取らなければ、伝導帯に移動することはできない。したがって、結晶欠陥の無い場合には、バンドギャップ以上のエネルギーを有する光が入射しなければ、価電子帯に存在する電子は、伝導帯にほとんど励起されることはない。このため、結晶欠陥の無い理想的なフォトダイオードでは、光が照射されなければ、伝導帯に励起される電子がほとんどないため、フォトダイオードを流れる暗電流は非常に小さくなる。これに対し、図１２は、結晶欠陥が存在するフォトダイオードのバンド構造を示す図であり、図１２では、例えば、ｎ型半導体領域内において、価電子帯と伝導帯との間に欠陥準位ＤＦＬが形成されていることがわかる。つまり、フォトダイオードを構成する半導体領域に結晶欠陥が存在すると、価電子帯と伝導帯との間に欠陥準位ＤＦＬが形成されるのである。この結果、価電子帯に存在する電子は、この欠陥準位ＤＦＬを介して伝導帯に励起されてしまうのである。つまり、結晶欠陥が存在すると、価電子帯と伝導帯との間に欠陥準位ＤＦＬが形成されるため、バンドギャップ以上のエネルギーが与えられなくても、容易に、価電子帯から欠陥準位ＤＦＬを介して伝導帯へ電子が励起されてしまうのである。このことから、結晶欠陥が存在する場合、バンドギャップ以上のエネルギーが与えられなくても、フォトダイオードに電流が流れてしまうのである。言い換えれば、フォトダイオードに光が照射されない場合であっても、熱的な励起現象などによって、価電子帯から欠陥準位ＤＦＬを介して伝導帯へ電子が励起されてしまい、これによって、暗電流が増加してしまうのである。したがって、イメージセンサにおいて暗電流を低減するためには、受光部（特に、フォトダイオード）に存在する結晶欠陥を低減することが必要であることがわかる。
【００６７】
＜本発明者が検討した課題＞
上述した結晶欠陥を回復する方法として、半導体基板に対して加熱処理を加える方法が一般的に知られている。したがって、イメージセンサの製造工程においても、加熱処理が加えられている。以下に、本発明者が検討したイメージセンサの製造工程を説明した後、このイメージセンサの製造工程が有する課題について説明する。
【００６８】
図１３は、本発明者が検討した検討例１におけるイメージセンサの製造工程を示すフローチャートである。図１３に示すように、まず、半導体基板を準備し（Ｓ１０１）、この半導体基板に対してイオン注入法を使用してｐ型不純物を導入することにより、半導体基板内にｐ型ウェルを形成する（Ｓ１０２）。そして、半導体基板の表面に、転送用トランジスタおよび周辺回路用トランジスタのゲート電極を形成した後（Ｓ１０３）、半導体基板内にイオン注入法を使用してｎ型不純物を導入することにより、半導体基板内にｎ型ウェルを形成する（Ｓ１０４）。これにより、ｐ型ウェルとｎ型ウェルからなるフォトダイオードを形成することができる。ここで、ｎ型ウェルを形成する際にイオン注入法を使用するため、ｎ型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。
【００６９】
続いて、ｎ型ウェルの表面に反射防止膜を形成し（Ｓ１０５）、その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成する（Ｓ１０６）。同様に、周辺回路用トランジスタのゲート電極に整合して、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりｎ型不純物を導入することにより形成することができる。次に、転送用トランジスタのドレイン領域（同様に、周辺回路用トランジスタのソース領域およびドレイン領域）に導入したｎ型不純物を活性化させるために、活性化アニールを行なう（Ｓ１０７）。具体的に、この活性化アニールは、例えば、約８００℃程度のファーネスアニールを３０分程度実施した後、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。この活性化アニールにより、例えば、転送用トランジスタのドレイン領域に代表される半導体領域に導入されたｎ型不純物の活性化が行なわれる。
【００７０】
次に、半導体基板上を覆うように層間絶縁膜を形成した後（Ｓ１０８）、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成する。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成する（Ｓ１０９）。その後、プラグを形成した層間絶縁膜上に多層配線を形成する（Ｓ１１０）。
【００７１】
以上が検討例１におけるイメージセンサの製造方法の概要であるが、この検討例１では、ｎ型ウェルを形成する際に形成された結晶欠陥を、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されたｎ型不純物を活性化させる活性化アニールによって回復させるように構成している。ところが、これらの領域に導入されたｎ型不純物を活性化させる活性化アニールの条件は、比較的浅い領域に形成されている半導体領域の活性化アニールに適した条件となっている。言い換えれば、ｎ型ウェルに形成されている結晶欠陥は、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の深さよりもかなり深い領域に形成されており、これらの領域の活性化アニールでは、ｎ型ウェルに形成されている結晶欠陥を充分に回復させることができるアニール条件とはなっておらず、ｎ型ウェルに形成されている結晶欠陥を充分に回復することができない問題点が存在する。さらに、検討例１では、活性化アニールを実施した後に、プラズマＣＶＤ（Chemical Vapor Deposition）法などのプラズマを使用した層間絶縁膜の形成工程、プラズマエッチング（ドライエッチング）を使用したコンタクトホールの形成工程などが存在する。これらのプラズマＣＶＤ法やドライエッチングを使用した工程は、半導体基板にダメージを与えやすく、ｎ型ウェル内に新たな結晶欠陥を形成するおそれもある。つまり、ｎ型ウェルを形成する際に発生した結晶欠陥を回復させるためには、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の活性化アニールでは充分とは言えず、たとえ、これらの領域の活性化アニールによって、ｎ型ウェル内の結晶欠陥が回復したとしても、これらの領域の活性化アニール後に実施されるプラズマ処理やドライエッチングにより、ｎ型ウェル内に新たな結晶欠陥が生じる問題点が発生する。
【００７２】
そこで、以下に示す検討例２におけるイメージセンサの製造方法が適用されている。この検討例２におけるイメージセンサの製造方法について説明する。図１４は、本発明者が検討した検討例２におけるイメージセンサの製造工程を示すフローチャートである。図１４に示すように、まず、半導体基板を準備し（Ｓ２０１）、この半導体基板に対してイオン注入法を使用してｐ型不純物を導入することにより、半導体基板内にｐ型ウェルを形成する（Ｓ２０２）。そして、半導体基板の表面に転送用トランジスタのゲート電極や周辺回路用トランジスタのゲート電極を形成した後（Ｓ２０３）、半導体基板内にイオン注入法を使用してｎ型不純物を導入することにより、半導体基板内にｎ型ウェルを形成する（Ｓ２０４）。これにより、ｐ型ウェルとｎ型ウェルからなるフォトダイオードを形成することができる。ここで、ｎ型ウェルを形成する際にイオン注入法を使用するため、ｎ型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、検討例２では、ｎ型ウェルを形成した後、ｎ型ウェルのエンドオブレンジに形成された結晶欠陥を回復させるために、アニール処理を実施する（Ｓ２０５）。これにより、ｎ型ウェルを形成する際に発生した結晶欠陥を回復させることができると考えられる。
【００７３】
続いて、ｎ型ウェルの表面に反射防止膜を形成し（Ｓ２０６）、その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成する（Ｓ２０７）。同様に、周辺回路用トランジスタのゲート電極に整合して、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりｎ型不純物を導入することにより形成することができる。次に、これらの領域に導入したｎ型不純物を活性化させるために、活性化アニールを行なう（Ｓ２０８）。具体的に、この活性化アニールは、例えば、約８００℃程度のファーネスアニールを３０分程度実施した後、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。
【００７４】
次に、半導体基板上を覆うように層間絶縁膜を形成する。（Ｓ２０９）。その後、層間アニールを実施する（Ｓ２１０）。この層間アニールは、例えば、約９００度の加熱処理を３０分程度行なうことにより実現される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成する。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成する（Ｓ２１１）。その後、プラグを形成した層間絶縁膜上に多層配線を形成する（Ｓ２１２）。
【００７５】
以上が検討例２におけるイメージセンサの製造方法の概要であるが、この検討例２では、ｎ型ウェルを形成した直後にアニール処理を実施しているため、ｎ型ウェルに形成された結晶欠陥を回復させることができると考えられる。ところが、ｎ型ウェルに形成された結晶欠陥はエンドオブレンジと呼ばれる深い領域に多数形成されるため、上述したアニール処理によっても充分に回復させることは難しい。さらに、このアニール処理を施した後に、プラズマＣＶＤ法を使用した反射防止膜の堆積工程、ドライエッチングを使用した反射防止膜のパターニング工程、ドレイン領域を形成するためのイオン注入工程、あるいは、プラズマＣＶＤ法を使用した層間絶縁膜の堆積工程などが存在するため、これらの工程によって、半導体基板がダメージを受ける。この結果、ｎ型ウェル内にも間接的に結晶欠陥が形成されるポテンシャルが高くなる。つまり、たとえ、上述したアニール処理を施したとしても、その後のプラズマ処理やドライエッチング工程でのダメージにより、ｎ型ウェル内に結晶欠陥が発生しやすくなる。このため、検討例２では、層間絶縁膜を形成した後、層間アニールと呼ばれる加熱処理を施している。この層間アニールは、約９００℃程度の加熱処理を３０分程度行なうことにより実現されている。実際に、この層間アニールによって、ｎ型ウェルに形成される結晶欠陥を低減させることができ、これによって、イメージセンサの暗電流を低減することができている。ところが、層間アニールは、転送用トランジスタや周辺回路用トランジスタを形成した後に実施されることから、層間アニールによる高温の熱処理によって、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されている不純物が拡散し、これらの領域の不純物プロファイルが変動してしまう。この結果、転送用トランジスタや周辺回路用トランジスタの特性変動が問題となる。すなわち、高温の熱処理である層間アニールは、フォトダイオードの一部を構成するｎ型ウェルに存在する結晶欠陥を低減する観点からは望ましいが、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制する観点からは望ましいとは言えない問題点がある。
【００７６】
図８に示す現状のデバイス構造では、転送用トランジスタや周辺回路用トランジスタのサイズが大きいため、上述した層間アニールによる転送用トランジスタや周辺回路用トランジスタの特性変動がそれほど問題とならない。ところが、今後、図９に示す次世代のデバイス構造が主流となった場合、この次世代のデバイス構造に層間アニールを実施すると、層間アニールの短所が顕在化するのである。具体的に、図９に示すデバイス構造では、まず、転送用トランジスタのゲート電極のゲート長が小さくなるとともに、周辺回路用トランジスタのゲート電極のゲート長が１３０ｎｍ以下になる。このような微細化された転送用トランジスタや周辺回路用トランジスタに、９００℃程度の高温の熱処理を実施すると、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されているｎ型不純物の拡散が無視できなくなり、この拡散によって、転送用トランジスタや周辺回路用トランジスタが正常に動作しなくなるおそれが高まる。さらに、次世代のデバイス構造では、転送用トランジスタのドレイン領域の表面や周辺回路用トランジスタのソース領域およびドレイン領域の表面にシリサイド膜を形成しているが、シリサイド膜の耐熱温度は、７００℃以下であり、シリサイド膜の形成後に、９００℃を超える高温の層間アニールを実施することは困難になる。したがって、図９に示す次世代のデバイス構造（図９参照）では、現状実施している層間アニールを実施することが困難となる。さらには、現状のデバイス構造（図８参照）においても、できるだけ転送用トランジスタや周辺回路用トランジスタの特性変動を抑制する必要があり、この観点から、できるだけ、転送用トランジスタや周辺回路用トランジスタに印加される熱負荷を小さくする必要がある。
【００７７】
そこで、本実施の形態１では、現状のデバイス構造だけでなく、次世代のデバイス構造にも適用可能な熱処理方法を実現する工夫を施している。すなわち、本実施の形態１では、現状のデバイス構造だけでなく、次世代のデバイス構造も見据えて、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制しながら、フォトダイオードに形成される結晶欠陥を充分に回復させることができる技術的思想を提供するものである。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。
【００７８】
＜本願発明の基本思想＞
まず、本実施の形態１における基本思想について図面を参照しながら説明する。本実施の形態１における特徴は、結晶欠陥を回復させる加熱処理として、８００℃以上の高温が必要とされる従来のファーネスアニール（炉体アニール）、ランプアニール、レーザアニール、あるいは、フラッシュアニールといった加熱処理（本明細書では、従来の加熱処理という）を使用するのではなく、４００℃以下の低温で実現できるマイクロ波アニールを使用する点にある。これにより、本実施の形態１では、低温処理が可能なマイクロ波アニールを使用することで、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制しながら、フォトダイオードに存在する結晶欠陥の回復を図ることができる。すなわち、本実施の形態１によれば、マイクロ波アニールを使用することにより、結晶欠陥に起因する暗電流の増加を抑制できるとともに、不純物プロファイルの変動に起因する転送用トランジスタや周辺回路用トランジスタの性能劣化を抑制することができる。
【００７９】
以下に、従来の加熱処理と対比しながら、本実施の形態１で使用するマイクロ波アニールの利点について説明する。図１５は、従来の加熱処理によって半導体基板１Ｓを加熱する様子を示す模式図である。図１５において、半導体基板１Ｓは複数のシリコン原子（Ｓｉ）から構成されており、複数のシリコン原子（Ｓｉ）は結晶構造を構成している。ここで、従来の加熱処理においては、半導体基板１Ｓの外部に設けられた熱源から半導体基板１Ｓの表面（または裏面）熱を照射する。これにより、半導体基板１Ｓは、まず、熱源からの熱によって表面が加熱され、その後、熱伝導によって半導体基板１Ｓの内部へ熱が伝達していくことで、半導体基板１Ｓが加熱されることになる。つまり、図１５に示すように、従来の加熱処理では、半導体基板１Ｓの表面からの熱伝導によって、半導体基板１Ｓの内部が加熱される。このため、半導体基板１Ｓの表面に存在するシリコン結晶が最も振動して温度の高い状態となっており、半導体基板１Ｓの内部に進むに連れて、シリコン結晶の振動が小さくなり、表面よりも温度が低い状態となる。すなわち、従来の加熱処理では、熱源からの熱伝導を利用するものであることから、半導体基板１Ｓの表面と内部に温度分布が生じやすく、半導体基板１Ｓの内部に存在するシリコン結晶の振動を大きくするためには、熱源の温度を高温にする必要がある。特に、フォトダイオードでは、エンドオブレンジと呼ばれる比較的深い領域に結晶欠陥が形成されるため、この結晶欠陥を回復させるためには、半導体基板１Ｓの内部まで高温にする必要がある。半導体基板１Ｓの内部を高温にするためには、熱源の温度をさらに高くする必要がある。すると、半導体基板１Ｓの表面はさらに高温となり、半導体基板１Ｓの表面に形成されているデバイス構造に与えるダメージが大きくなる。例えば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に従来の加熱処理を施す場合、上述したように、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるため、熱源の温度を上昇させると、半導体基板１Ｓの表面温度が高くなる。この結果、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動するとともに、シリサイド膜の耐熱性以上の熱負荷が加わることになってしまう。このように、従来の加熱処理では、熱伝導によって半導体基板１Ｓを加熱していることから、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるためには、必然的に、熱源の温度を高くしなければならず、これによって、半導体基板１Ｓの表面温度が高くなる。このことから、従来の加熱処理では、半導体基板１Ｓの表面に形成されているデバイス構造に与えるダメージが大きくなるのである。さらに、従来の加熱処理では、熱源からの熱伝導を利用しているため、半導体基板１Ｓの表面上に形成された構造（材質）による影響を受けやすくなるという性質を有していることになる。したがって、従来の加熱処理では、例えば、８００℃以上という高温での処理が必要となり、半導体基板１Ｓの表面に形成されているデバイス（転送用トランジスタや周辺回路用トランジスタ）の特性変動が問題となる。
【００８０】
続いて、本実施の形態１で使用するマイクロ波アニールについて説明する。図１６は、本実施の形態１におけるマイクロ波アニールによって半導体基板１Ｓを加熱する様子を示す模式図である。図１６において、半導体基板１Ｓは複数のシリコン原子（Ｓｉ）から構成されており、複数のシリコン原子（Ｓｉ）は結晶構造を構成している。ここで、半導体基板１Ｓの表面（または裏面）から、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を照射する。すると、半導体基板１Ｓを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起される。この結果、半導体基板１Ｓが加熱されることになる。すなわち、本実施の形態１におけるマイクロ波アニールは、従来の加熱処理のような熱伝導を利用したものではなく、マイクロ波によって直接、シリコン結晶の格子振動を誘起させる点に特徴がある。したがって、本実施の形態１におけるマイクロ波アニールは、シリコン結晶の格子振動を直接誘起させるので、半導体基板１Ｓの深さによらず、一様にシリコン結晶を加熱することができる。つまり、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの深さ方向に存在するシリコン結晶を均一に加熱することができるのである。このため、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるために高温にする必要がなくなる。
【００８１】
例えば、半導体基板の内部に形成されている結晶欠陥は、結晶構造を構成するシリコン結晶の格子振動を誘起させるということは、互いに隣接するシリコン原子同士の結合が促進されることを意味している。したがって、シリコン結晶の格子振動が誘起されればされるほど結晶欠陥は回復する傾向を示すことになる。ここで、従来の加熱処理では、熱伝導を利用しているため、半導体基板１Ｓの内部に形成されているシリコン結晶の格子振動を大きくするためには、熱源を高温にする必要があり、高温の熱処理が必要となってしまう。これに対し、本実施の形態１におけるマイクロ波アニールでは、熱伝導を利用せず、マイクロ波の共鳴吸収によって、シリコン結晶の格子振動を直接誘起している。このため、半導体基板１Ｓの内部に存在するシリコン結晶の格子振動を誘起させる場合であっても、高温にする必要性はないのである。これにより、本実施の形態１におけるマイクロ波アニールによれば、例えば、４００℃以下という低温でのアニールが可能となるのである。特に、本実施の形態１では、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ程度）のマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過し、かつ、アルミニウム膜や銅膜などの金属膜では反射される。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板１Ｓだけを選択的に加熱することができる。このことから、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの表面に形成された構造（材質）の影響を受けにくく、低温でのアニールが可能となる。また、シリコン結晶以外の絶縁膜や金属膜は加熱されにくくなるため、絶縁膜や金属膜に加わる熱負荷を低減することができる。このように、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、４００℃以下という低温でのアニールで実現可能となるため、半導体基板１Ｓの表面に形成されているデバイス（転送用トランジスタや周辺回路用トランジスタ）の特性変動も抑制することができる。具体的には、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に、マイクロ波アニールを施す場合であっても、上述したように、低温のアニールで半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させることができる。このため、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動することを抑制できるとともに、シリサイド膜を保護することができる。
【００８２】
上述した本実施の形態１におけるマイクロ波アニールの特徴（利点）をまとめると以下のようになる。
【００８３】
（１）本実施の形態１におけるマイクロ波アニールによれば、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ程度）のマイクロ波を使用することにより、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態１におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板１Ｓの深さ方向に均一に加熱することができる結果、例えば、４００℃以下という低温での結晶回復を実現することができる。
【００８４】
（２）また、本実施の形態１におけるマイクロ波アニールによれば、外部からの熱源による従来の加熱処理と異なり、シリコン結晶だけを選択的に加熱することができるため、絶縁膜（層間絶縁膜）や金属膜（配線）に加わる熱負荷を低減することができる。
【００８５】
（３）さらに、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、４００℃以下という低温でのアニールで実現可能となるため、半導体基板１Ｓの表面に形成されているデバイス（転送用トランジスタや周辺回路用トランジスタ）の特性変動も抑制することができる。
【００８６】
次に、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの内部に形成されている結晶欠陥を回復できるという検証結果について説明する。図１７は、半導体基板内にイオン注入法を使用して導電型不純物を導入した状態を、カソードルミネッセンス（ＣＬ）法で分析した結果を示すグラフである。図１７において、横軸は波長を示しており、縦軸は発光強度を示している。ここで、重要な点は、波長の大きな範囲において、ブロードな発光が観測されている点である。このブロードな発光は、半導体基板内に存在する結晶欠陥の存在を示す現象であり、図１７では、ブロードな発光が観測されていることから、半導体基板内に多数の結晶欠陥が存在しているものと考えられる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入しただけの状態においては、半導体基板内に多数の結晶欠陥が存在していることがわかる。
【００８７】
続いて、図１８は、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、従来の加熱処理（例えば、９００℃、３０分程度のアニール）を施した状態でのカソードルミネッセンス（ＣＬ）法における分析結果を示すグラフである。図１８に示すように、波長の大きな範囲においてブロードな発光が観測されていないことがわかる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、従来の加熱処理を施した場合、半導体基板内に存在する結晶欠陥が回復していることがわかる。
【００８８】
次に、図１９は、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、本実施の形態１におけるマイクロ波アニール（例えば、４００℃以下（３８０℃）、５分〜３０分程度、２ｋＷ〜１０ｋＷ程度のパワーによるマイクロ波アニール）を施した状態でのカソードルミネッセンス（ＣＬ）法における分析結果を示すグラフである。図１９に示すように、波長の大きな範囲においてブロードな発光が観測されていないことがわかる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、本実施の形態１におけるマイクロ波アニールを施した場合、半導体基板内に存在する結晶欠陥が回復していることがわかる。特に、図１８と図１９を比較すると、４００℃以下という低温でのマイクロ波アニールでも、９００℃程度という高温での加熱処理と同等の結晶回復特性が得られていることがわかる。すなわち、本実施の形態１におけるマイクロ波アニールにおいては、例えば、９００℃程度で実施される従来の加熱処理に比べて、充分に低い４００℃以下という温度条件においても、半導体基板内の結晶欠陥を充分に回復することができるのである。ここで、本実施の形態１におけるマイクロ波アニールにおいては、半導体基板内に存在する結晶欠陥を充分に回復させる観点から、処理時間を５分〜３０分程度、マイクロ波のパワーを２ｋＷ〜１０ｋＷ程度にして実施することが望ましい。
【００８９】
さらに、本実施の形態１におけるマイクロ波アニールによれば、半導体基板内に導入した導電型不純物の拡散を抑制できるという検証結果について説明する。図２０は、半導体基板内に導入されたボロン（Ｂ）の不純物プロファイルを示すグラフである。このとき、グラフ（１）は、半導体基板内にイオン注入法を使用してボロン（Ｂ）を導入しただけの状態における不純物プロファイルを示しており、グラフ（２）は、ボロン（Ｂ）を導入した後、従来の加熱処理を実施した状態における不純物プロファイルを示している。また、グラフ（３）は、ボロン（Ｂ）を導入した後、本実施の形態１におけるマイクロ波アニールを実施した状態における不純物プロファイルを示している。
【００９０】
図２０において、横軸は、半導体基板の表面からの深さを示しており、縦軸は、ボロン（Ｂ）の不純物濃度を示している。図２０に示すように、半導体基板内にイオン注入法を使用してボロン（Ｂ）を導入しただけの状態（グラフ（１））が最も半導体基板の深さ方向への広がりが小さくなっていることがわかる。このことは、どのような加熱処理を施しても、不純物（ボロン）が拡散してしまうことを示している。ところが、グラフ（２）とグラフ（３）を見てわかるように、加熱処理の種類によって、不純物（ボロン）の拡散の仕方が相違することがわかる。具体的には、図２０のグラフ（２）とグラフ（３）を見てわかるように、従来の加熱処理を実施した状態（グラフ（２））における不純物プロファイルよりも、本実施の形態１におけるマイクロ波アニールを実施した状態（グラフ（３））における不純物プロファイルの方が深さ方向への広がりが抑制されている。これは、一般的に、半導体基板中に導入された不純物の拡散係数は、温度に比例することから、従来の加熱処理を施す場合よりも、本実施の形態１におけるマイクロ波アニールを施す場合の方が不純物（ボロン）の拡散を抑制できると理解される。なぜなら、上述したように、従来の加熱処理は、９００℃程度の熱処理であるのに対し、本実施の形態１におけるマイクロ波アニールは、例えば、４００℃以下のアニールであるからである。なお、図２０では、導電型不純物の一例として、ｐ型不純物であるボロン（Ｂ）について説明したが、ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）についても拡散係数は温度に比例すると考えられるから、ボロン（Ｂ）の場合と同様に、従来の加熱処理を施す場合よりも、本実施の形態１におけるマイクロ波アニールを施す場合の方が導電型不純物の拡散を抑制できることは明らかである。
【００９１】
以上のことから、本実施の形態１におけるマイクロ波アニールの利点は、従来の加熱処理に比べて遥かに低い温度でのアニールでありながら、従来の加熱処理のような高温での加熱処理と同等の結晶欠陥回復特性を得ることができる点である（図１８〜図１９参照）。これにより、本実施の形態１によれば、過大な熱負荷を与えることなく、半導体基板内に存在する結晶欠陥を回復させることができる。この利点は、本実施の形態１におけるマイクロ波アニールの実施時期の制約が緩和されることを意味し、これによって、イメージセンサに代表される半導体装置の性能向上を充分に図ることができるのである。
【００９２】
具体的に、過大な熱負荷を与えないという利点は、例えば、半導体基板内に導入された導電型不純物の拡散を充分に抑制できる点（図２０参照）に反映され、さらに、本実施の形態１におけるマイクロ波アニールの実施時期の制約が緩和される利点は、例えば、従来の加熱処理では困難である耐熱性の低いシリサイド膜の形成工程後や配線形成工程後にも実施することができる点に反映される。このことを踏まえて、以下では、本実施の形態１におけるマイクロ波アニールを、例えば、半導体装置の一例であるイメージセンサの製造工程に適用して、本願発明の有用性を説明する。
【００９３】
＜本実施の形態１におけるイメージセンサの製造方法＞
図２１および図２２は、本実施の形態１におけるイメージセンサの製造工程の流れを示すフローチャートである。また、図２３〜図３７は、本実施の形態１におけるイメージセンサの製造工程を示す断面図である。まず、始めに、図２１および図２２を使用して、本実施の形態１におけるイメージセンサの製造工程の概略について説明した後、図２３〜図３７に示す断面図を使用してイメージセンサの製造工程を詳細に説明する。なお、本実施の形態１における製造方法で説明するイメージセンサのデバイス構造は、例えば、図９に示す次世代のデバイス構造を対象としている。
【００９４】
図２１において、まず、例えば、ｎ型不純物を導入した半導体基板を準備し（Ｓ３０１）、この半導体基板に対してイオン注入法を使用してｐ型不純物を導入することにより、半導体基板内にｐ型ウェルを形成する（Ｓ３０２）。そして、半導体基板の表面に、転送用トランジスタのゲート電極や周辺回路用トランジスタのゲート電極を形成した後（Ｓ３０３）、半導体基板内にイオン注入法を使用してｎ型不純物を導入することにより、半導体基板内にｎ型ウェルを形成する（Ｓ３０４）。さらに、ｎ型ウェルの表面の一部に、イオン注入法を使用してｐ型不純物を導入することにより、ｐ＋型半導体領域を形成する（Ｓ３０５）。以上より、ｐ型ウェルとｎ型ウェルを備えるフォトダイオードを形成することができる。ここで、ｎ型ウェルを形成する際にイオン注入法を使用するため、ｎ型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、本実施の形態１では、ｎ型ウェルを形成した後、ｎ型ウェルのエンドオブレンジに形成された結晶欠陥を回復させるために、通常のアニール処理（従来の加熱処理）を実施する（Ｓ３０６）。ただし、本実施の形態１では、後述するようにマイクロ波アニールを実施するため、この通常のアニール工程を省いてもよい。
【００９５】
続いて、ｎ型ウェルの表面にキャップ絶縁膜を形成した後（Ｓ３０７）、このキャップ絶縁膜上に反射防止膜を形成する（Ｓ３０８）。その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成する（Ｓ３０９）。同様に、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりｎ型不純物を導入することにより形成することができる。次に、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入したｎ型不純物を活性化させるために、活性化アニールを行なう（Ｓ３１０）。具体的に、この活性化アニールは、例えば、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。
【００９６】
次に、転送用トランジスタのドレイン領域の表面や周辺回路用トランジスタのソース領域およびドレイン領域の表面にシリサイド膜を形成した後（Ｓ３１１）、半導体基板上を覆うように層間絶縁膜を形成する（Ｓ３１２）。その後、図２２に示すように、本実施の形態１の特徴であるマイクロ波アニールを実施する（Ｓ３１３）。このマイクロ波アニールは、例えば、４００℃以下（３８０℃）、５分〜３０分程度、２ｋＷ〜１０ｋＷ程度のパワーによる条件で実施される。これにより、フォトダイオードの一部を構成するｎ型ウェルに形成されている結晶欠陥に代表される半導体基板内の結晶欠陥が回復する。特に、本実施の形態１では、プラズマＣＶＤ法を使用したキャップ絶縁膜や反射防止膜の堆積工程、ドライエッチングを使用したキャップ絶縁膜や反射防止膜のパターニング工程、ソース領域やドレイン領域を形成するためのイオン注入工程、シリサイド膜を形成するシリサイド工程、あるいは、プラズマＣＶＤ法を使用した層間絶縁膜の堆積工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板内に新たに形成される結晶欠陥も回復することができる。このように、本実施の形態１におけるマイクロ波アニールを実施する工程を、例えば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の形成後やシリサイド膜の形成後に実施することができるのは、本実施の形態１におけるマイクロ波アニールが、例えば、４００℃以下という低温でのアニールであるからである。例えば、転送用トランジスタや周辺回路用トランジスタの微細化が進んで、転送用トランジスタのゲート電極のゲート長が小さくなるとともに、周辺回路用トランジスタのゲート電極のゲート長が１３０ｎｍ以下になる場合であっても、本実施の形態１におけるマイクロ波アニールによれば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されているｎ型不純物の拡散を抑制することができるので、不純物プロファイルの変動に起因する転送用トランジスタや周辺回路用トランジスタの動作不良を回避できる。さらに、シリサイド膜を形成した後であっても、例えば、シリサイド膜の耐熱温度は７００℃程度であるが、本実施の形態１におけるマイクロ波アニールは、この耐熱温度よりも遥かに低い４００℃以下で実施される。このため、シリサイド膜にほとんど影響を与えることなく、本実施の形態１におけるマイクロ波アニールを実施することができるのである。
【００９７】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成する（Ｓ３１４）。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成する（Ｓ３１５）。その後、プラグを形成した層間絶縁膜上に多層配線を形成する（Ｓ３１６）。さらに、最上層の層間絶縁膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付け（Ｓ３１７）、最後に、カラーフィルタ上にオンチップレンズを取り付ける（Ｓ３１８）。以上のようにして、本実施の形態１におけるイメージセンサを製造することができる。
【００９８】
なお、本実施の形態１では、層間絶縁膜を形成した後にマイクロ波アニールを実施する例について説明したが、例えば、図２２に示すように、コンタクトホールを形成した後（ＯＰ１）や、配線層を形成した後（ＯＰ２）に、本実施の形態１におけるマイクロ波アニールを実施してもよい。具体的に、コンタクトホールを形成した後に、本実施の形態１におけるマイクロ波アニールを実施する利点は、以下の示す点である。すなわち、コンタクトホールは、層間絶縁膜を形成した後、フォトリソグラフィ技術およびドライエッチング技術を使用することにより形成される。したがって、コンタクトホールの形成工程では、半導体基板にダメージを与えやすいドライエッチング技術が使用されるため、例えば、層間絶縁膜を形成した直後にマイクロ波アニールを実施してしまうと、その後のコンタクトホールの形成工程後に形成された結晶欠陥を回復することができなくなる。しかし、コンタクトホールの形成工程後に、本実施の形態１におけるマイクロ波アニールを実施すれば、コンタクトホールを形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。
【００９９】
また、配線層を形成した後に、本実施の形態１におけるマイクロ波アニールを実施することができるのは、配線層の耐熱温度が約５００℃程度であり、本実施の形態１におけるマイクロ波アニールが、配線層の耐熱温度よりも低い４００℃以下で実施できるからである。このように、配線層を形成した後に、本実施の形態１におけるマイクロ波アニールを実施する利点は、以下の示す点である。例えば、アルミニウム膜から配線層を形成する場合は、層間絶縁膜上にアルミニウム膜を形成した後、フォトリソグラフィ技術およびドライエッチング技術によってアルミニウム膜をパターニングすることにより形成される。一方、銅膜から配線層を形成する場合は、フォトリソグラフィ技術およびドライエッチング技術を使によって層間絶縁膜に配線溝を形成した後、この配線溝に銅膜を埋め込み、不要な銅膜をＣＭＰ（Chemical Mechanical Polishing）法で除去することにより形成する。したがって、配線層をアルミニウム膜や銅膜のいずれから形成する場合も、半導体基板にダメージを与えやすいドライエッチング技術が使用される。このことから、例えば、層間絶縁膜を形成した直後にマイクロ波アニールを実施してしまうと、その後のコンタクトホールの形成工程後や配線層の形成工程後に形成された結晶欠陥を回復することができなくなる。しかし、配線層の形成工程後に、本実施の形態１におけるマイクロ波アニールを実施すれば、コンタクトホールを形成する際や配線層を形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。
【０１００】
次に、断面図を使用してイメージセンサの製造工程を詳細に説明する。まず、図２３に示すように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＬＣＳを形成する。素子分離領域ＬＣＳは、素子が互いに干渉しないようにするために設けられる。素子分離領域ＬＣＳは、例えば、ＬＯＣＯＳ（local oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。図２３では、ＬＯＣＯＳ法を形成した素子分離領域ＬＣＳが図示されている。
【０１０１】
続いて、図２４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にボロン（Ｂ）などのｐ型不純物を導入することにより、ｐ型ウェルＰＷＬを形成する。その後、図２５に示すように、例えば、熱酸化法を使用することにより、ｐ型ウェルＰＷＬの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。ただし、ゲート絶縁膜は、酸化シリコン膜に限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。そして、ゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなる導体膜を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜をパターニングして、転送用トランジスタのゲート電極Ｇを形成する。なお、図示はしないが、同時に、周辺回路用トランジスタのゲート電極も形成される。さらに、転送用トランジスタのゲート電極Ｇを覆う半導体基板１Ｓ上に、例えば、酸化シリコン膜からなる絶縁膜を形成し、この絶縁膜に対して、異方性エッチングを施す。これにより、転送用トランジスタのゲート電極Ｇの両側の側壁にサイドウォールＳＷを形成することができる。
【０１０２】
次に、図２６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板内に導入する。これにより、ｐ型ウェルＰＷＬに内包されたｎ型ウェルＮＷＬを形成することができる。上述したｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによってフォトダイオードが構成される。そして、このｎ型ウェルＮＷＬの一部は、転送用トランジスタのゲート電極Ｇと平面視においてオーバラップするように形成される。このようにｎ型ウェルＮＷＬの一部と転送用トランジスタのゲート電極Ｇとをオーバラップさせる理由は、ｎ型ウェルＮＷＬは転送用トランジスタのソース領域としても機能するため、転送用トランジスタが動作できるようにするためである。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ウェルＮＷＬの表面領域に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、ｎ型ウェルＮＷＬの表面領域にｐ＋型半導体領域ＰＲを形成することができる。
【０１０３】
なお、ｎ型ウェルＮＷＬの一部と転送用トランジスタのゲート電極Ｇとを平面視においてオーバラップさせる必要があるため、ｎ型ウェルＮＷＬと転送用トランジスタのゲート電極Ｇとの位置合わせが重要となってくる。このことから、本実施の形態１では、まず、精度の低いフォトリソグラフィ技術およびエッチング技術によって、転送用トランジスタのゲート電極Ｇを形成した後、このゲート電極Ｇに位置合わせするように、精度の高いイオン注入法でｎ型ウェルＮＷＬを形成している。このことから、本実施の形態１では、転送用トランジスタのゲート電極Ｇを形成した後、ｎ型ウェルＮＷＬを形成するようにしている。ただし、転送用トランジスタのゲート電極Ｇの微細化がそれほど進んでいない世代のように、位置合わせ精度がそれほど問題とならない場合には、ｎ型ウェルを形成した後、転送用トランジスタのゲート電極Ｇを形成するようにしてもよい。
【０１０４】
ここで、ｎ型ウェルＮＷＬを形成する際にイオン注入法を使用するため、ｎ型ウェルＮＷＬのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、本実施の形態１では、ｎ型ウェルＮＷＬを形成した後、ｎ型ウェルＮＷＬのエンドオブレンジに形成された結晶欠陥を回復させるために、通常のアニール処理（従来の加熱処理）を実施する。ただし、本実施の形態１では、後述するようにマイクロ波アニールを実施するため、この通常のアニール工程を省いてもよい。
【０１０５】
続いて、図２７に示すように、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、この絶縁膜をパターニングする。これにより、絶縁膜からなるキャップ絶縁膜ＣＡＰを形成する。キャップ絶縁膜は、例えば、酸化シリコン膜や窒化シリコン膜から形成することができる。その後、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して酸窒化シリコン膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸窒化シリコン膜をパターニングする。これにより、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成することができる。
【０１０６】
次に、図２８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、転送用トランジスタのゲート電極Ｇに整合した半導体基板１Ｓ内に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、転送用トランジスタのゲート電極Ｇに整合したｎ＋型半導体領域ＮＲを形成することができる。なお、図示はしないが、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。その後、これらの領域に導入したｎ型不純物を活性化させるために、活性化アニールを行なう。具体的に、この活性化アニールは、例えば、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。
【０１０７】
以上のようにして、半導体基板１Ｓにフォトダイオードと転送用トランジスタＱと周辺回路用トランジスタ（図示せず）を形成することができる。具体的に、フォトダイオードは、ｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによって形成される。また、転送用トランジスタは、ソース領域となるｎ型ウェルＮＷＬ、ゲート絶縁膜ＧＯＸ、ゲート電極Ｇ、および、ドレイン領域となるｎ＋型半導体領域から構成されることになる。
【０１０８】
続いて、図２９に示すように、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるシリサイドブロッキング膜ＳＢＦを形成し、その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、このシリサイドブロッキング膜ＳＢＦをパターニングする。シリサイドブロッキング膜ＳＢＦのパターニングは、ドレイン領域となるｎ＋型半導体領域ＮＲの一部を露出するように行なわれる。その後、図３０に示すように、例えば、半導体基板１Ｓ上に、ニッケル膜、チタン膜、コバルト膜、あるいは、プラチナ膜などからなる金属膜ＭＦを形成する。この金属膜ＭＦは、例えば、スパッタリング法を使用することにより形成することができる。このとき、金属膜ＭＦは、転送用トランジスタＱのドレイン領域となるｎ＋型半導体領域ＮＲと直接接触することになる。
【０１０９】
そして、図３１に示すように、半導体基板１Ｓに対して熱処理を施すことにより、金属膜ＭＦとｎ＋型半導体領域ＮＲを構成するシリコンとを反応させて、ｎ＋型半導体領域ＮＲの表面にシリサイド膜ＳＬを形成する。なお、シリサイド膜ＳＬは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成される。その後、図３２に示すように、パターニングしたシリサイドブロッキング膜ＳＢＦを除去する。
【０１１０】
次に、図３３に示すように、半導体基板１Ｓを覆うように層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。
【０１１１】
続いて、図３４に示すように、半導体基板１Ｓの表面（または裏面でもよい）から、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を照射する。すると、半導体基板１Ｓを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起される。この結果、半導体基板１Ｓが加熱されることになる。すなわち、本実施の形態１におけるマイクロ波アニールは、従来の加熱処理のような熱伝導を利用したものではなく、マイクロ波によって直接、シリコン結晶の格子振動を誘起させる点に特徴がある。本実施の形態１におけるマイクロ波アニールによれば、シリコン結晶の格子振動を直接誘起させるので、半導体基板１Ｓの深さによらず、一様にシリコン結晶を加熱することができる利点がある。つまり、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの深さ方向に存在するシリコン結晶を均一に加熱することができるのである。このため、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるために高温にする必要がなくなる。具体的に、本実施の形態１におけるマイクロ波アニールは、例えば、４００℃以下（３８０℃）、５分〜３０分程度、２ｋＷ〜１０ｋＷ程度のパワーによる条件で実施される。これにより、フォトダイオードの一部を構成するｎ型ウェルＮＷＬに形成されている結晶欠陥に代表される半導体基板１Ｓ内の結晶欠陥が回復する。特に、本実施の形態１では、プラズマＣＶＤ法を使用したキャップ絶縁膜ＣＡＰや反射防止膜ＡＲＦの堆積工程、ドライエッチングを使用したキャップ絶縁膜ＣＡＰや反射防止膜ＡＲＦのパターニング工程、転送用トランジスタのドレイン領域を形成するためのイオン注入工程、シリサイド膜ＳＬを形成するシリサイド工程、あるいは、プラズマＣＶＤ法を使用した層間絶縁膜ＩＬ１の堆積工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板１Ｓ内に新たに形成される結晶欠陥も回復することができる。
【０１１２】
また、本実施の形態１では、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過する。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板１Ｓだけを選択的に加熱することができる。このことから、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの表面に形成された構造（材質）の影響を受けにくく、低温でのアニールが可能となるとともに、シリコン結晶以外の絶縁膜などは加熱されにくくなるため、絶縁膜などに加わる熱負荷を低減することができる。
【０１１３】
続いて、図３５に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。
【０１１４】
その後、図３６に示すように、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１５】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１１６】
次に、例えば、図３７に示すように、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。以下、同様にして、層間絶縁膜ＩＬ３に配線Ｌ２を形成し、層間絶縁膜ＩＬ４に配線Ｌ３を形成することができる。さらに、配線Ｌ３の上層に配線を形成してもよいが、ここでの説明は省略する。
【０１１７】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。
【０１１８】
この場合は、層間絶縁膜ＩＬ１およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１１９】
さらに、図９に示すように、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードと平面視において重なるようにカラーフィルタＣＦを取り付け、最後に、カラーフィルタＣＦ上にオンチップレンズＯＬを取り付ける。以上のようにして、本実施の形態１におけるイメージセンサを製造することができる。
【０１２０】
＜変形例＞
続いて、本実施の形態１の変形例について図面を参照しながら説明する。前記実施の形態１では、転送用トランジスタのドレイン領域（ｎ＋型半導体領域ＮＲ）や周辺回路用とトランジスタのソース領域およびドレイン領域にシリサイド膜ＳＬを形成する例について説明したが、本変形例では、シリサイド膜ＳＬを形成しないデバイス構造に本発明の技術的思想を適用する例について説明する。
【０１２１】
図３８は、本変形例におけるイメージセンサの製造工程の流れを示すフローチャートである。図３８に示す本変形例におけるイメージセンサの製造工程は、前記実施の形態１におけるイメージセンサの製造工程とほぼ同様の構成をしているため、主に、相違点を中心に説明する。
【０１２２】
図３８において、Ｓ４０１〜Ｓ４１０までの工程は、図２１におけるＳ３０１〜Ｓ３１０までの工程と同様である。続いて、本変形例では、転送用トランジスタのドレイン領域の活性化アニールを実施した後（Ｓ４１０）、シリサイド膜の形成は行なわずに、層間絶縁膜を形成する工程に移行する（Ｓ４１１）。その後、本発明の特徴であるマイクロ波アニールを実施する（Ｓ４１２）。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態１におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、４００℃以下という低温での結晶回復を実現することができる。
【０１２３】
続いて、図３９に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、層間絶縁膜にコンタクトホールを形成し（Ｓ４１３）、その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、コンタクトホールの底部に露出する転送用トランジスタのドレイン領域（ｎ＋型半導体領域）にｎ型不純物を導入する。これにより、転送用トランジスタのドレイン領域の表面に高濃度のコンタクト層を形成することができる（Ｓ４１４）。このように本変形例では、転送用トランジスタのドレイン領域の表面にシリサイド膜を形成する代わりに、高濃度のコンタクト層を形成している。これにより、本変形例においても、後述するプラグと転送用トランジスタのドレイン領域との接続抵抗を低減することができる。
【０１２４】
そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成する（Ｓ４１５）。その後、プラグを形成した層間絶縁膜上に多層配線を形成する（Ｓ４１６）。さらに、最上層の層間絶縁膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付け（Ｓ４１７）、最後に、カラーフィルタ上にオンチップレンズを取り付ける（Ｓ４１８）。以上のようにして、本変形例におけるイメージセンサを製造することができる。
【０１２５】
なお、本変形例においても、マイクロ波アニールを実施する工程は、例えば、コンタクトホールの形成工程後（ＯＰ１）や、コンタクト層の形成工程後（ＯＰ２）や、配線層の形成工程後（ＯＰ３）に実施することができる。特に、コンタクト層の形成工程後に、本発明のマイクロ波アニールを実施することにより、コンタクト層を形成するイオン注入で半導体基板に新たに生じた結晶欠陥も回復させることができる。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。
【０１２６】
（実施の形態２）
前記実施の形態１では、半導体基板の表面側から光を入射する表面照射型のイメージセンサに本発明の技術的思想を適用する例について説明したが、本実施の形態２では、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサに本発明の技術的思想を適用する例について説明する。
【０１２７】
例えば、表面照射型のイメージセンサでは、オンチップレンズとフォトダイオードの間に層間絶縁膜が形成されており、オンチップレンズに入射した光は、層間絶縁膜を透過して半導体基板に形成されているフォトダイオードに光を照射する構成となっている。ここで、フォトダイオードに隣接する領域には転送用トランジスタが形成され、この転送用トランジスタの上部に位置する層間絶縁膜には多層にわたる配線層が形成されている。このとき、フォトダイオードの上部の位置する層間絶縁膜には入射光を遮らないように配線層は形成されていない。ところが、イメージセンサの画素数の増加や小型化に伴って、個々の画素（セル）の面積の縮小化が進められている。このため、フォトダイオードの上部の光の透過領域の面積も小さくなってきている。したがって、表面照射型のイメージセンサでは、個々の画素を構成するフォトダイオードに入射する光量が減少してしまうおそれがある。そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。この裏面照射型のイメージセンサの製造方法においても、本発明の技術的思想は適用可能であるため、以下に、本発明の技術的思想を裏面照射型のイメージセンサの製造方法に適用する例について説明する。
【０１２８】
＜受光部のデバイス構造＞
図４０は、本実施の形態２における受光部のデバイス構造の一例を示す断面図である。図４０に示す本実施の形態２におけるデバイス構造は、図９に示す前記実施の形態１におけるデバイス構造とほぼ同様の構成をしているため、主に、相違点を中心に説明する。
【０１２９】
図４０において、半導体基板１Ｓにフォトダイオードと転送用トランジスタＱが形成され、かつ、半導体基板１Ｓの表面側（図４０の下側）に層間絶縁膜および配線層が形成されている点は、前記実施の形態１と同様である。そして、さらに、本実施の形態２では、層間絶縁膜の下層に、密着膜ＯＸＦが形成されており、この密着膜ＯＸＦの下層に支持基板ＳＳが配置されている。
【０１３０】
また、本実施の形態２では、半導体基板１Ｓの厚さが、前記実施の形態１に比べて薄くなっており、かつ、半導体基板１Ｓの裏面（図４０の上面）にｐ＋型半導体領域ＰＲ２が形成されている。そして、ｐ＋型半導体領域ＰＲ２上に、例えば、酸窒化シリコン膜から形成された反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦ上にカラーフィルタＣＦを介してオンチップレンズＯＬが搭載されている。このように構成されている受光部において、オンチップレンズＯＬに光は入射されると、オンチップレンズＯＬに入射された光は、カラーフィルタＣＦおよび反射防止膜ＡＲＦを介して半導体基板１Ｓの裏面に到達する。そして、半導体基板１Ｓの裏面に到達した光は、半導体基板１Ｓの内部に入り込み、フォトダイオードに照射される。
【０１３１】
＜本実施の形態２におけるイメージセンサの製造方法＞
図４１および図４２は、本実施の形態２におけるイメージセンサの製造工程の流れを示すフローチャートである。また、図４３〜図５３は、本実施の形態２におけるイメージセンサの製造工程を示す断面図である。まず、始めに、図４１および図４２を使用して、本実施の形態２におけるイメージセンサの製造工程の概略について説明した後、図４３〜図５３に示す断面図を使用してイメージセンサの製造工程を詳細に説明する。
【０１３２】
図４１および図４２に示す本実施の形態２におけるイメージセンサの製造工程は、前記実施の形態１におけるイメージセンサの製造工程とほぼ同様の構成をしているため、主に、相違点を中心に説明する。
【０１３３】
図４１および図４２において、Ｓ５０１〜Ｓ５１４までの工程は、反射防止膜の形成工程が削除されている点と、層間絶縁膜の形成工程直後にマイクロ波アニールを実施していない点を除いて、図２１および図２２におけるＳ３０１〜Ｓ３１６までの工程と同様である。続いて、半導体基板の表面側を下側にして、この表面に支持基板を固着することにより、半導体基板を支持基板で固定する（Ｓ５１５）。その後、半導体基板の上側を向いた半導体基板の裏面を研削して半導体基板の厚さを薄くする（Ｓ５１６）。この研削工程によって、半導体基板の内部に多数の結晶欠陥が形成される。このことから、本実施の形態２では、裏面研削工程を実施した後、本発明の特徴であるマイクロ波アニールを実施する（Ｓ５１７）。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態２におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、４００℃以下という低温での結晶回復を実現することができる。
【０１３４】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板の上面側を向いている裏面に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、半導体基板の裏面にｐ＋型半導体領域を形成することができる。その後、半導体基板の裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜を形成する（Ｓ５１９）。そして、反射防止膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付け（Ｓ５２０）、最後に、カラーフィルタ上にオンチップレンズを取り付ける（Ｓ５２１）。以上のようにして、本実施の形態２におけるイメージセンサを製造することができる。
【０１３５】
なお、本実施の形態２では、裏面研削を実施した後にマイクロ波アニールを実施する例について説明したが、例えば、図４２に示すように、半導体基板の裏面にｐ＋型半導体領域を形成した後（ＯＰ１）に、本実施の形態２におけるマイクロ波アニールを実施してもよい。具体的に、半導体基板の裏面にｐ＋型半導体領域を形成した後に、本実施の形態２におけるマイクロ波アニールを実施する利点は、以下の示す点である。すなわち、ｐ＋型半導体領域は、イオン注入法を使用することにより、半導体基板の裏面に形成される。したがって、半導体基板の裏面にｐ＋型半導体領域を形成する工程では、半導体基板にダメージを与えやすいイオン注入法が使用されるため、例えば、裏面研削を実施した直後にマイクロ波アニールを実施してしまうと、その後の半導体基板の裏面にｐ＋型半導体領域を形成する工程で形成された結晶欠陥を回復することができなくなる。しかし、半導体基板の裏面にｐ＋型半導体領域を形成する工程後に、本実施の形態２におけるマイクロ波アニールを実施すれば、ｐ＋型半導体領域を形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。
【０１３６】
次に、断面図を使用して、本実施の形態２におけるイメージセンサの製造工程を詳細に説明する。図２３〜図２６までの工程は、前記実施の形態１におけるイメージセンサの製造工程と同様の構成をしているため、その後の工程について説明する。
【０１３７】
図４３に示すように、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、この絶縁膜をパターニングする。これにより、絶縁膜からなるキャップ絶縁膜ＣＡＰを形成する。
【０１３８】
その後、図４４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、転送用トランジスタのゲート電極Ｇに整合した半導体基板１Ｓ内に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、転送用トランジスタのゲート電極Ｇに整合したｎ＋型半導体領域ＮＲを形成することができる。図示はしないが、同様に、周辺回路用トランジスタのゲート電極に整合した半導体基板１Ｓ内に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、ソース領域およびドレイン領域を形成する。その後、ｎ＋型半導体領域ＮＲに導入したｎ型不純物を活性化させるために、活性化アニールを行なう。具体的に、この活性化アニールは、例えば、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。
【０１３９】
次に、図４５に示すように、ｎ＋型半導体領域ＮＲの表面にシリサイド膜ＳＬを形成する。なお、シリサイド膜ＳＬは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成される。
【０１４０】
続いて、図４６に示すように、半導体基板１Ｓを覆うように層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。
【０１４１】
次に、図４７に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。
【０１４２】
その後、図４８に示すように、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１４３】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１４４】
続いて、例えば、図４９に示すように、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。以下、同様にして、層間絶縁膜ＩＬ３に配線Ｌ２を形成し、層間絶縁膜ＩＬ４に配線Ｌ３を形成することができる。さらに、配線Ｌ３の上層に配線を形成してもよいが、ここでの説明は省略する。
【０１４５】
次に、図５０に示すように、配線Ｌ３を形成した層間絶縁膜ＩＬ４の表面を下側に向け、この層間絶縁膜ＩＬ４の表面に、例えば、酸化シリコン膜からなる密着膜ＯＸＦを介して支持基板ＳＳを配置する。これにより、半導体基板１Ｓの裏面が上を向いた状態で支持基板ＳＳに固定される。そして、図５１に示すように、上を向いた半導体基板１Ｓの裏面を研削する。これにより、半導体基板１Ｓの厚さを薄くすることができる。このときの裏面研削工程によって、半導体基板１Ｓの内部に応力がかかるため、多数の結晶欠陥が形成される。
【０１４６】
そこで、本実施の形態２では、図５２に示すように、裏面研削工程を実施した後、本発明の特徴であるマイクロ波アニールを実施する。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態２におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、４００℃以下という低温での結晶回復を実現することができる。
【０１４７】
特に、本実施の形態２では、プラズマＣＶＤ法を使用したキャップ絶縁膜ＣＡＰの堆積工程、ドライエッチングを使用したキャップ絶縁膜ＣＡＰのパターニング工程、ドレイン領域を形成するためのイオン注入工程、シリサイド膜ＳＬを形成するシリサイド工程、プラズマＣＶＤ法を使用した層間絶縁膜ＩＬ１の堆積工程、配線工程、あるいは、裏面研削工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板１Ｓ内に新たに形成される結晶欠陥を充分に回復することができる。
【０１４８】
また、本実施の形態２では、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過し、かつ、アルミニウム膜や銅膜などの金属膜では反射される。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板１Ｓだけを選択的に加熱することができる。このことから、本実施の形態２におけるマイクロ波アニールによれば、半導体基板１Ｓの表面に形成された構造（材質）の影響を受けにくく、低温でのアニールが可能となるとともに、シリコン結晶以外の絶縁膜や金属膜などは加熱されにくくなるため、絶縁膜や金属膜などに加わる熱負荷を低減することができる。
【０１４９】
このように、本実施の形態２におけるマイクロ波アニールによれば、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、４００℃以下という低温でのアニールで実現可能となるため、半導体基板１Ｓの表面に形成されているデバイス（転送用トランジスタや周辺回路用トランジスタ）の特性変動も抑制することができる。具体的には、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に、マイクロ波アニールを施す場合であっても、上述したように、低温のアニールで半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させることができる。このため、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動することを抑制できるとともに、シリサイド膜を保護することができる。
【０１５０】
続いて、図５３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓの上面側を向いている裏面に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、半導体基板１Ｓの裏面にｐ＋型半導体領域ＰＲ２を形成することができる。その後、図４０に示すように、半導体基板１Ｓの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成する。そして、反射防止膜ＡＲＦ上に、フォトダイオードと平面視において重なるようにカラーフィルタＣＦを取り付け、最後に、カラーフィルタＣＦ上にオンチップレンズＯＬを取り付ける。以上のようにして、本実施の形態２におけるイメージセンサを製造することができる。
【０１５１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５２】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１５３】
１ａ〜１ｎ 走査線
１Ｓ 半導体基板
２ａ〜２ｎ 走査線
ＡＲＦ 反射防止膜
Ｃ１−１〜Ｃｎ−ｎ セル
ＣＡＰ キャップ絶縁膜
ＣＦ カラーフィルタ
ＣＮＴ コンタクトホール
ＤＦ 結晶欠陥
ＤＦＬ 欠陥準位
ｅ 電子
ＥＯＲ エンドオブレンジ
Ｇ ゲート電極
ＧＯＸ ゲート絶縁膜
Ｈ 水平走査回路
ｈ 正孔
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＳ イメージセンサ
Ｌ レンズ
Ｌ１ 配線
Ｌ２ 配線
Ｌ３ 配線
ＬＣＳ 素子分離領域
ＭＦ 金属膜
ＮＲ ｎ＋型半導体領域
ＮＷＬ ｎ型ウェル
ＯＬ オンチップレンズ
ＯＸＦ 密着膜
ＰＤ フォトダイオード
ＰＬＧ プラグ
ＰＲ ｐ＋型半導体領域
ＰＲ２ ｐ＋型半導体領域
ＰＷＬ ｐ型ウェル
Ｑ 転送用トランジスタ
ＲＣ 受光面
Ｒｐ 位置
ＳＢＦ シリサイドブロッキング膜
ＳＬ シリサイド膜
ＳＳ 支持基板
ＳＷ サイドウォール
Ｔｒ１ ＭＯＳトランジスタ
Ｔｒ２ 転送用トランジスタ
Ｖ 垂直走査回路
ＶＧ 逆方向電圧
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、固体撮像素子を含む半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１０−２７８１７５号公報（特許文献１）には、裏面照射型の固体撮像素子において、金属遮光膜にマイクロ波を照射することにより、金属遮光膜を加熱する技術が記載されている。この技術によれば、金属遮光膜にマイクロ波を照射して金属遮光膜を加熱することにより、金属遮光膜の下層の界面特性を向上させることができ、固体撮像素子の暗電流を低減することができるとしている。
【０００３】
特開２００９−１０３８７号公報（特許文献２）には、フォトダイオードを形成した後、トランジスタを形成し、その後、プリアニール（４００℃〜４３５℃の水素アニール）および最終アニール（４３５℃〜４５０℃の水素アニール）を行なう技術が記載されている。
【０００４】
特開２００７−７３５４５号公報（特許文献３）には、デバイスを形成後、ランプアニールを実施することにより、結晶質の欠陥を回復する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２７８１７５号公報
【特許文献２】特開２００９−１０３８７号公報
【特許文献３】特開２００７−７３５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の製造工程においては、導電型不純物（ｎ型不純物やｐ型不純物）を半導体基板内に導入することにより、半導体領域を形成することが行なわれている。そして、半導体基板内に導入された不純物を活性化させるため、加熱処理が実施される。この加熱処理は、例えば、ファーネスアニール（炉体アニール）、ランプアニール、レーザアニール、あるいは、フラッシュアニールといった加熱手法によって実施することが知られている。これらの加熱処理（高温アニール）は、半導体装置を製造する手法としては、欠かすことができない工程となっている。そして、上述した加熱手法を用いて不純物の活性化を行なう場合、少なくとも、８００℃以上の温度にする必要があることも一般的に知られている。
【０００７】
このように、上述した従来の加熱手法では、温度が８００℃以上と高いため、適用できる工程が、シリサイド膜形成工程前に限定されてしまうという問題点が発生する。これは、トランジスタの不純物プロファイルが変動するという理由や、シリサイド膜の耐熱性がもたないという理由が考えられる。また、上述した高温の熱処理を実施することで、不純物の活性化とともに、イオン注入時に生じる半導体基板へのダメージ（結晶欠陥）を回復させている。つまり、高温の熱処理は、不純物の活性化させる機能を有しているとともに、半導体基板に形成される結晶欠陥を回復させる機能も有している。
【０００８】
ところが、上述した高温の熱処理を適用できる工程がシリサイド膜形成工程前に限定されてしまうことから、高温の熱処理を実施する工程後に形成される結晶欠陥については、高温の熱処理が適用できないため、半導体装置の完成後も半導体基板内に残存することになる。そして、半導体基板内に結晶欠陥が残存すると、結晶欠陥自体に起因する欠陥準位（トラップ準位）の形成や、結晶欠陥に汚染金属が捕獲（ゲッタリング）され、捕獲された汚染金属に起因する深い準位の形成が引き起こされる。この結晶欠陥に基づく欠陥準位や深い準位の形成は、リーク電流の増加の要因となり、半導体装置のデバイス特性の劣化を招くことになる。
【０００９】
例えば、半導体装置の一例として、ＣＭＯＳイメージセンサなどの固体撮像素子が挙げられるが、このＣＭＯＳイメージセンサでは、光を受光する受光部にフォトダイオードが使用される。フォトダイオードは、ｐ型半導体領域とｎ型半導体領域から構成されており、例えば、ｎ型半導体領域で生じる光電変換を利用したデバイスである。例えば、このフォトダイオードの一部を構成するｎ型半導体領域に結晶欠陥が形成されると、価電子帯と伝導帯との間に欠陥準位が形成され、光が照射されていない状態であっても、欠陥準位を介して正孔電子対が生成され、この生成された電子による暗電流の増加が問題となる。すなわち、ＣＭＯＳイメージセンサなどの固体撮像素子では、結晶欠陥に起因する暗電流の増加が問題となり、この暗電流の増加によって、固体撮像素子の特性劣化を招くことになる。
【００１０】
このことから、低温で不純物の活性化を行なうことができるとともに、半導体基板内に形成された結晶欠陥を低温で回復することができる熱処理方法が望まれている。このような低温での熱処理方法が実現できれば、（１）低温であるため、シリサイド膜形成工程後、例えば、層間絶縁膜形成後や配線形成後の工程でも実施することができる結果、半導体装置の完成後に残留する結晶欠陥を低減することができる、（２）不純物の拡散が抑制されるため、トランジスタの性能ばらつきが小さくなるといった利点を得ることができると考えられる。
【００１１】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
（１）代表的な実施の形態による半導体装置の製造方法は、表面照射型の固体撮像素子を含む半導体装置の製造技術に関する。特に、固体撮像素子を構成するフォトダイオードおよび転送用トランジスタを半導体基板に形成し、さらに、半導体基板上に層間絶縁膜を形成した後、半導体基板にマイクロ波を照射することで、半導体基板を構成するシリコンに対して直接格子振動を誘起することにより、半導体基板を加熱することを特徴とするものである。
【００１５】
（２）また、代表的な実施の形態による半導体装置の製造方法は、裏面照射型の固体撮像素子を含む半導体装置の製造技術に関する。特に、固体撮像素子を構成するフォトダイオードおよび転送用トランジスタを半導体基板に形成し、さらに、半導体基板上に層間絶縁膜および配線層を形成する。そして、半導体基板の裏面を研削した後、半導体基板にマイクロ波を照射することで、半導体基板を構成するシリコンに対して直接格子振動を誘起することにより、半導体基板を加熱することを特徴とするものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】イメージセンサにおいて、光を電気信号に変換する様子を示す模式図である。
【図２】イメージセンサにオンチップレンズを設けない場合の構成を概略的に示す図である。
【図３】フォトダイオードの前面にオンチップレンズを配置する例を示す模式図である。
【図４】カラーフィルタの１つである原色フィルタを示す図である。
【図５】カラーフィルタの１つである補色フィルタを示す図である。
【図６】ｐｎ接合によるダイオードのバンド構造を示す図である。
【図７】イメージセンサの受光部の構成を示した回路構成図である。
【図８】本発明の実施の形態１における受光部の一例を示す断面図である。
【図９】実施の形態１における受光部の他の一例を示す断面図である。
【図１０】結晶欠陥の発生原因を説明するための図である。
【図１１】図１０のＡ１−Ａ２線に沿った不純物プロファイルを示すグラフである。
【図１２】結晶欠陥が存在する場合において、ｐｎ接合によるフォトダイオードのバンド構造を示す図である。
【図１３】検討例１におけるイメージセンサの製造工程を示すフローチャートである。
【図１４】検討例２におけるイメージセンサの製造工程を示すフローチャートである。
【図１５】従来の加熱処理によって半導体基板を加熱する様子を示す模式図である。
【図１６】実施の形態１におけるマイクロ波アニールによって半導体基板を加熱する様子を示す模式図である。
【図１７】半導体基板内にイオン注入法を使用して導電型不純物を導入した状態を、カソードルミネッセンス法で分析した結果を示すグラフである。
【図１８】半導体基板内にイオン注入法を使用して導電型不純物を導入した後、従来の加熱処理を施した状態でのカソードルミネッセンス法における分析結果を示すグラフである。
【図１９】半導体基板内にイオン注入法を使用して導電型不純物を導入した後、本実施の形態１におけるマイクロ波アニールを施した状態でのカソードルミネッセンス法における分析結果を示すグラフである。
【図２０】半導体基板内に導入されたボロン（Ｂ）の不純物プロファイルを示すグラフである。
【図２１】実施の形態１におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図２２】実施の形態１におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図２３】実施の形態１におけるイメージセンサの製造工程を示す断面図である。
【図２４】図２３に続くイメージセンサの製造工程を示す断面図である。
【図２５】図２４に続くイメージセンサの製造工程を示す断面図である。
【図２６】図２５に続くイメージセンサの製造工程を示す断面図である。
【図２７】図２６に続くイメージセンサの製造工程を示す断面図である。
【図２８】図２７に続くイメージセンサの製造工程を示す断面図である。
【図２９】図２８に続くイメージセンサの製造工程を示す断面図である。
【図３０】図２９に続くイメージセンサの製造工程を示す断面図である。
【図３１】図３０に続くイメージセンサの製造工程を示す断面図である。
【図３２】図３１に続くイメージセンサの製造工程を示す断面図である。
【図３３】図３２に続くイメージセンサの製造工程を示す断面図である。
【図３４】図３３に続くイメージセンサの製造工程を示す断面図である。
【図３５】図３４に続くイメージセンサの製造工程を示す断面図である。
【図３６】図３５に続くイメージセンサの製造工程を示す断面図である。
【図３７】図３６に続くイメージセンサの製造工程を示す断面図である。
【図３８】変形例におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図３９】変形例におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図４０】実施の形態２における受光部の一例を示す断面図である。
【図４１】実施の形態２におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図４２】実施の形態２におけるイメージセンサの製造工程の流れを示すフローチャートである。
【図４３】実施の形態２におけるイメージセンサの製造工程を示す断面図である。
【図４４】図４３に続くイメージセンサの製造工程を示す断面図である。
【図４５】図４４に続くイメージセンサの製造工程を示す断面図である。
【図４６】図４５に続くイメージセンサの製造工程を示す断面図である。
【図４７】図４６に続くイメージセンサの製造工程を示す断面図である。
【図４８】図４７に続くイメージセンサの製造工程を示す断面図である。
【図４９】図４８に続くイメージセンサの製造工程を示す断面図である。
【図５０】図４９に続くイメージセンサの製造工程を示す断面図である。
【図５１】図５０に続くイメージセンサの製造工程を示す断面図である。
【図５２】図５１に続くイメージセンサの製造工程を示す断面図である。
【図５３】図５２に続くイメージセンサの製造工程を示す断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
本発明の技術的思想は、導電型不純物（ｎ型不純物やｐ型不純物）を半導体基板内に導入することにより、半導体領域を形成する工程を備える様々な半導体装置の製造方法に適用することができるが、特に、本発明の適用が有用と考えられるイメージセンサを例に挙げて説明することにする。
【００２５】
＜イメージセンサ（固体撮像素子）の概略構成＞
本実施の形態では、画像を撮影するイメージセンサについて図面を参照しながら説明する。まず、イメージセンサの概略構成について説明する。イメージセンサは、イメージセンサに入力された光を電気信号に変換する素子である。図１は、イメージセンサにおいて、光を電気信号に変換する様子を示す模式図である。例えば、図１に示すように、対象物から発せられた光はレンズＬに入射し結像する。このレンズＬの結像位置にイメージセンサＩＳが配置されており、レンズＬによって結像された画像がイメージセンサＩＳに照射される。イメージセンサＩＳでは、光が照射されると、その光を電気信号に変換する。そして、イメージセンサＩＳから出力された電気信号を信号処理することにより画像が生成される。このようにイメージセンサＩＳは、入射した光を電気信号に変換して出力する機能を有する。
【００２６】
イメージセンサＩＳの受光面ＲＣを拡大すると、イメージセンサＩＳの受光面ＲＣには、オンチップレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤが配置されていることがわかる。つまり、イメージセンサＩＳは、オンチップレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤを有していることがわかる。以下では、イメージセンサＩＳを構成するそれぞれの構成要素の機能について順次説明する。
【００２７】
＜オンチップレンズの構成および機能＞
まず、オンチップレンズＯＬについて説明する。図２はイメージセンサＩＳにオンチップレンズＯＬを設けない場合の構成を概略的に示す図である。図２に示すように、イメージセンサＩＳにオンチップレンズＯＬを設けない場合、イメージセンサＩＳに入射した光は、イメージセンサＩＳの受光面に配置されているフォトダイオードＰＤだけでなく、フォトダイオードＰＤの周辺領域にも照射される。すなわち、イメージセンサＩＳの受光面には、複数のフォトダイオードＰＤがアレイ上に配置されているが、個々のフォトダイオードＰＤは、一定の隙間を介して配置されている。したがって、イメージセンサＩＳに入射した光はすべてフォトダイオードＰＤに入射されるのではなく、フォトダイオードＰＤ間の隙間にも照射されることになる。
【００２８】
フォトダイオードＰＤに入射した光は、電気信号に変換することができるが、複数のフォトダイオードＰＤ間の隙間に入射した光は、フォトダイオードＰＤに照射されるものではないから、電気信号に変換することができない。つまり、複数のフォトダイオードＰＤ間の隙間に入射した光は無駄になることになる。したがって、イメージセンサＩＳに入射した光をなるべく多く電気信号に変換できるように構成することが望ましいが、イメージセンサＩＳにオンチップレンズＯＬを設けない場合は、イメージセンサＩＳで電気信号に変換されずに無駄になる光が多くなることがわかる。
【００２９】
これを解決する方法として、フォトダイオードＰＤを隙間無く配置することが考えられるが、個々のフォトダイオードＰＤで変換された電荷を転送するための走査回路などを設ける必要があるため、複数のフォトダイオードＰＤの間には必ず隙間が存在するのである。例えば、イメージセンサＩＳを１つの大きなフォトダイオードＰＤで形成する場合には、受光面での隙間を無くすことができるが、この場合は画像の分解能が得られないことになる。このため、画像の分解能を向上させるためには、互いに独立した複数の小さなフォトダイオードＰＤをできるだけ多く受光面に配置することが必要となる。この場合、各フォトダイオードＰＤからの電荷を独立して電気信号に変換することが必要となり、個々のフォトダイオードＰＤが電気的に独立するように一定間隔の隙間（絶縁領域）を設ける必要がある。したがって、個々のフォトダイオードＰＤ間には一定の隙間が生じるため、フォトダイオードＰＤ間の隙間を完全に無くすことは困難である。
【００３０】
そこで、イメージセンサＩＳに入射した光を効率よく電気信号に変換するため、イメージセンサＩＳにオンチップレンズＯＬを設けることが行なわれている。図３は、フォトダイオードＰＤの前面にオンチップレンズＯＬを配置する例を示す模式図である。図３に示すように、複数のフォトダイオードＰＤのそれぞれに対応してオンチップレンズＯＬが配置されている。すなわち、オンチップレンズＯＬは、フォトダイオードＰＤの数と同じ数だけ配置されていることになる。図３に示すように、イメージセンサＩＳに入射した光はオンチップレンズＯＬに入射する。オンチップレンズＯＬに入射した光は、収束してフォトダイオードＰＤ上に照射される。このようにオンチップレンズＯＬは、イメージセンサＩＳに入射した光を収束させてフォトダイオードＰＤ上に照射する機能を有している。つまり、オンチップレンズＯＬが設けられていない場合には、フォトダイオードＰＤに入射せずにフォトダイオードＰＤ間の隙間に照射される光も、オンチップレンズＯＬを設けることにより、屈折してフォトダイオードＰＤに入射するようになるのである。すなわち、オンチップレンズＯＬは、入射光を収束させてフォトダイオードＰＤ上に照射されるようにする機能を有しているのである。したがって、イメージセンサＩＳにオンチップレンズＯＬを設けることにより、フォトダイオードＰＤ間の隙間に照射される光をフォトダイオードＰＤ上に集光することができることから、イメージセンサＩＳに入射する光を効率よく電気信号に変換することができる。
【００３１】
＜カラーフィルタの構成および機能＞
続いて、カラーフィルタＣＦについて説明する。そもそも、光を電気信号に変換するフォトダイオードＰＤは、色を識別する機能は持ち合わせておらず、光の明暗を区別できるだけである。したがって、フォトダイオードＰＤだけでは、イメージセンサで写した画像がすべてモノクロとなってしまう。そこで、イメージセンサでカラー画像を生成できるようにイメージセンサＩＳには、カラーフィルタＣＦが設けられているのである。人間の目も「赤」、「緑」、「青」の３原色しか感じることはできないが、これらの３原色の光量を調整することにより、あらゆる色を感じている。このことを「光の３原色による加色混合」という。例えば、「赤」と「緑」を同じ光量とすれば、「黄」となる。つまり、「赤」と「緑」を同じ光量とし、かつ、「青」の光量がない状態では、「青」の補色である黄色になる。そして、「赤」、「緑」、「青」を同じ光量とすると白色になる。一方、「赤」、「緑」、「青」のすべての光量がない場合には、黒色となる。この原理を利用したものが図４に示すカラーフィルタＣＦである。図４には、カラーフィルタＣＦの１つである原色フィルタが示されている。原色フィルタは、ＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ）の３原色を用いたフィルタである。この原色フィルタをフォトダイオードＰＤの前に置くことにより、それぞれの色に対応したフォトダイオードＰＤとすることができる。例えば、「赤」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは赤色用の光量を検知するものとなり、「緑」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは緑色用の光量を検知するものとなる。さらに、「青」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは青色用の光量を検知するものとなる。そして、赤色用のフォトダイオードＰＤの光量、緑色用のフォトダイオードＰＤの光量および青色用のフォトダイオードＰＤの光量に応じて、様々な色を実現することができるのである。このＲＧＢの３原色を使用した原色フィルタは、画像における色の再現性は良好であるが、イメージセンサＩＳの感度があまり良くなく暗い場所での撮影に弱いという副作用がある。このため、原色フィルタは感度のいい大型のイメージセンサＩＳに使用されることが多くなっている。
【００３２】
一方、カラーフィルタＣＦには、ＲＧＢの３原色を使用した原色フィルタの他に、補色フィルタと呼ばれるものもある。補色フィルタでは、例えば、図５に示すように、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）にグリーン（Ｇ）を加えた４種類の色で構成されている。ただし、補色フィルタを使用したイメージセンサでは、実際に人間が撮像した画像を見ることを考慮してＣＭＹＧからＲＧＢに変換する必要があるが、この変換の際、ノイズが生じるという問題がある。しかし、補色フィルタは、原色フィルタに比べて感度がいいという利点があるので、サイズ（寸法）が小さい（言い換えれば、感度が低いといえる）イメージセンサＩＳに使用されることが多くなっている。
【００３３】
＜フォトダイオード＞
次に、フォトダイオードＰＤの構成について説明する。フォトダイオードＰＤは光を照射されると電荷を発生する機能を有するものである。このような機能を有するフォトダイオードＰＤは、例えば、ｐｎ接合によるダイオードから構成することができる。図６は、ｐｎ接合によるダイオードのバンド構造を示す図である。図６に示すように、左側領域がｐ型半導体領域であり、右側領域がｎ型半導体領域である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。このように構成されているｐｎ接合によるダイオードでは、例えば、ｎ型半導体領域にバンドギャップ以上のエネルギーを有する光（ｈν）が入射されると、この光がｎ型半導体領域で吸収される。具体的には、光がバンドの価電子帯に存在する電子に吸収されることにより、この電子がバンドギャップ以上のエネルギーを獲得する。そして、バンドギャップ以上のエネルギーを獲得した電子は、バンドギャップを乗り越えてバンドの伝導帯に移動する。この結果、伝導帯に移動した電子ｅと、電子が伝導帯に移動したことにより価電子帯に生成される正孔ｈとによる正孔電子対が発生する。そして、生成された電子ｅおよび正孔ｈは、フォトダイオードＰＤに印加されている逆方向電圧ＶＧにより加速される。つまり、通常、フォトダイオードＰＤでは、ｐｎ接合によるダイオードに逆方向電圧ＶＧを印加して使用する。逆方向電圧ＶＧとは、ｐｎ接合による障壁が高くなる方向に印加される電圧である。具体的には、ｎ型半導体領域に正電圧を印加し、ｐ型半導体領域に負電圧を印加することになる。このように構成することにより、例えば、ｎ型半導体領域で発生した電子ｅと正孔ｈは、逆方向電圧ＶＧによる高電界で加速される。この結果、電子ｅと正孔ｈが再結合する割合を少なくすることができ、充分な電流を確保することができる。以上にようにして、フォトダイオードＰＤが構成されている。
【００３４】
＜走査回路の構成＞
イメージセンサは上記のように構成されており、イメージセンサでは、アレイ状に配列されたフォトダイオードＰＤで光を電荷に変換している。フォトダイオードＰＤで変換された電荷は電気信号として信号処理され画像が表示される。このとき、イメージセンサでは、アレイ状に配列されたフォトダイオードＰＤから順次電荷を出力するために走査回路が備えられている。以下に、この走査回路の構成について図面を参照しながら説明する。図７は、本実施の形態１におけるイメージセンサの受光部の構成を示した回路構成図である。図７において、本実施の形態１の走査回路は、垂直走査回路Ｖおよび水平走査回路Ｈを有している。
【００３５】
垂直走査回路Ｖには走査線（画素選択線）１ａ〜１ｎが接続されており、垂直走査回路Ｖは、これらの走査線１ａ〜１ｎに順次電圧（パルス）を印加できるようになっている。
【００３６】
水平走査回路Ｈにはｎ個の配線が接続されており、各配線はそれぞれＭＯＳトランジスタＴｒ１のゲート電極に接続されている。そして、水平走査回路Ｈは、ｎ個のＭＯＳトランジスタＴｒ１のゲート電極に順次電圧を印加できるようになっている。また、各ＭＯＳトランジスタＴｒ１のソース領域にはそれぞれ走査線２ａ〜２ｎの一つが接続されており、各ＭＯＳトランジスタＴｒ１のドレイン領域は、共通した出力線が接続されている。
【００３７】
走査線１ａ〜１ｎと走査線２ａ〜２ｎとは、接続しない状態で互いに直交するように配置され、走査線１ａ〜１ｎおよび走査線２ａ〜２ｎによって区切られた個々の領域にはセル（画素）Ｃ１−１、Ｃ１−２・・・Ｃ１−ｎ、Ｃ２−１・・・Ｃｎ−ｎが形成されている。
【００３８】
セルＣｒ−ｓ（１≦ｒ≦ｎ、１≦ｓ≦ｎ；ｒ、ｓは自然数）は、イメージセンサの受光部の最小単位を形成し、フォトダイオードＰＤおよび転送用トランジスタＴｒ２を有している。
【００３９】
フォトダイオードＰＤは、被写体からイメージセンサに入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送用トランジスタＴｒ２は、フォトダイオードＰＤで蓄積された電荷をセルＣｒ−ｓの外部へ転送する際のスイッチとしての役割を有している。
【００４０】
各セルＣｒ−ｓにおいて、フォトダイオードＰＤの一方の端は接地されており、もう一方の端は、転送用トランジスタＴｒ２のソース領域と電気接続されている。また、各転送用トランジスタＴｒ２のドレイン領域は、走査線２ａ〜２ｎの一つに接続されており、各転送用トランジスタＴｒ２のゲート電極は、垂直走査回路Ｖより引き出された走査線１ａ〜１ｎの一つに接続されている。
【００４１】
なお、フォトダイオードＰＤと並列に接続されたコンデンサは、実際にあるのではなく、フォトダイオードＰＤで電荷が蓄積されることを等価回路として示したものである。
【００４２】
＜走査回路の動作＞
次に、このように構成されたイメージセンサの動作について簡単に説明する。
【００４３】
まず、イメージセンサにおいて被写体から入射する光に対応した電荷を蓄積する動作について説明する。被写体からの光が各セルＣｒ−ｓ内のフォトダイオードＰＤに入射すると光電変換により、光が電荷に変換され、変換された電荷は、フォトダイオードＰＤに蓄積される。フォトダイオードＰＤに蓄積される電荷は、フォトダイオードＰＤに入射する光の強弱および蓄積時間に応じた量となる。
【００４４】
次に、フォトダイオードＰＤに蓄積された電荷を出力する動作について説明する。垂直走査回路Ｖにより走査線１ａ〜１ｎに順にパルス電圧が印加されるが、現時点で特定の走査線１ｒにパルス電圧が印加されているとする。このとき他の走査線上には電圧は印加されていない。すると、走査線１ｒに接続されたセルＣｒ−１、Ｃｒ−２・・・Ｃｒ−ｎが選択され、各転送用トランジスタＴｒ２のゲート電極に電圧が印加される。各ゲート電極に電圧が印加されると、各転送用トランジスタＴｒ２がオン状態になり、セルＣｒ−１、Ｃｒ−２・・・Ｃｒ−ｎ内の各フォトダイオードＰＤに蓄積されていた電荷がそれぞれ走査線２ａ〜２ｎに取り出される。例えば、セルＣｒ−１のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ａ上に取り出され、セルＣｒ−２のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ｂ上に取り出される。
【００４５】
次に、水平走査回路Ｈにより、ｎ個のＭＯＳトランジスタＴｒ１のゲート電極に順次パルス電圧を印加する。例えば、走査線２ａに接続されているＭＯＳトランジスタＴｒ１から順にオン状態にする。走査線２ａに接続されているＭＯＳトランジスタＴｒ１がオン状態のとき、他の走査線２ｂ〜２ｎに接続されている各ＭＯＳトランジスタＴｒ１はオフ状態になっている。
【００４６】
走査線２ａに接続されているＭＯＳトランジスタＴｒ１がオン状態になると、走査線２ａと出力線が導通することになり、走査線２ａに取り出されていた電荷（セルＣｒ−１に蓄えられていた電荷）が出力線を通して出力される。
【００４７】
続いて、水平走査回路Ｈにより、走査線２ｂに接続されているＭＯＳトランジスタＴｒ１をオン状態にすると、走査線２ｂと出力線とが導通することになり、走査線２ｂ上に取り出されていた電荷（セルＣｒ−２に蓄えられていた電荷）が出力線を通して出力される。
【００４８】
このようにして、水平走査回路Ｈにより、走査線２ｎ上に取り出されていた電荷（セルＣｒ−ｎに蓄えられていた電荷）を出力する動作まで行なう。
【００４９】
その後、垂直走査回路Ｖにより走査線１ｒへの電圧の印加を終了し、今度は走査線１（ｒ＋１）への電圧の印加を行ない上述した動作を繰り返す。このようにして、２次元状に配列したセルＣｒ−ｓ内の電荷をすべて出力する。出力された電荷に対応した電気信号はアンプなどにより増幅された後、増幅された電気信号は、例えばディスプレイなどの表示機器に入力する。すると、ディスプレイに映像が表示される。
【００５０】
＜受光部のデバイス構造＞
続いて、イメージセンサの受光部のデバイス構造について説明する。図８は、本実施の形態１における受光部のデバイス構造の一例を示す断面図である。図８において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を導入した半導体基板１Ｓが配置されており、この半導体基板１Ｓの表面（主面、素子形成面）に素子分離領域ＬＣＳが形成されている。この素子分離領域ＬＣＳにより活性領域（アクティブ領域）が区画され、区画された活性領域に受光部が形成されている。具体的に、半導体基板１Ｓには、ボロン（ホウ素）などのｐ型不純物（アクセプタ）を導入したｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬに内包されるように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェルＮＷＬが形成されている。このｐ型ウェルＰＷＬ（ｐ−型半導体領域）とｎ型ウェルＮＷＬ（ｎ−型半導体領域）によって、フォトダイオード（ｐｎ接合ダイオード）が構成される。そして、さらに、ｎ型ウェルＮＷＬの表面の一部にｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成されている領域である。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こすことになる。このため、電子を多数キャリアとするｎ型ウェルＮＷＬの表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制している。
【００５１】
続いて、ｎ型ウェルＮＷＬの一部と平面的に重なるように、半導体基板１Ｓ上にゲート絶縁膜が形成されており、このゲート絶縁膜上にゲート電極が形成されている。そして、このゲート電極の両側の側壁にサイドウォールが形成されている。例えば、ゲート絶縁膜は、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。また、ゲート電極は、例えば、ポリシリコン膜から形成することができ、サイドウォールは、例えば、酸化シリコン膜、窒化シリコン膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成することができる。
【００５２】
次に、ゲート電極に整合した半導体基板１Ｓ内には、ドレイン領域となるｎ＋型半導体領域ＮＲが形成されている。このｎ＋型半導体領域ＮＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。
【００５３】
以上のようにして、半導体基板１Ｓ上にフォトダイオードと転送用トランジスタＱが形成されている。具体的に、フォトダイオードは、ｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによって形成されており、また、転送用トランジスタＱは、上述したｎ型ウェルＮＷＬをソース領域とし、このｎ型ウェルＮＷＬと所定距離だけ離間した半導体基板１Ｓに形成されたｎ＋型半導体領域ＮＲをドレイン領域としている。そして、ソース領域とドレイン領域で挟まれた領域がチャネル形成領域となり、このチャネル形成領域上にゲート絶縁膜を介してゲート電極が形成されている。これにより、ソース領域、ドレイン領域、チャネル形成領域、ゲート絶縁膜およびゲート電極を備える転送用トランジスタＱが形成されている。そして、半導体基板１Ｓの活性領域に形成されているフォトダイオードと転送用トランジスタＱは、ｎ型ウェルＮＷＬを共有しており、電気的に接続されていることがわかる。
【００５４】
続いて、半導体基板１Ｓに形成されているフォトダイオードと転送用トランジスタＱの上層に形成される配線構造について、図８を参照しながら説明する。図８において、フォトダイオードの表面（ｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面）には、キャップ絶縁膜ＣＡＰが形成されている。このキャップ絶縁膜ＣＡＰは、半導体基板１Ｓの表面特性（界面特性）を良好に保つ機能を有しており、例えば、酸化シリコン膜や窒化シリコン膜から形成されている。このキャップ絶縁膜ＣＡＰ上には、反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦは、例えば、酸窒化シリコン膜から形成されている。
【００５５】
次に、ゲート電極および反射防止膜ＡＲＦ上を含む半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通してｎ＋型半導体領域ＮＲ（ドレイン領域）に達するプラグＰＬＧが形成されている。層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とした酸化シリコン膜から形成され、プラグＰＬＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、チタン膜とチタン膜上に形成された窒化チタン膜（チタン膜／窒化チタン膜）からバリア導体膜と、バリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。
【００５６】
そして、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｌ１が形成されている。例えば、層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。また、配線Ｌ１は、例えば、銅配線から形成されており、ダマシン法を使用することにより形成することができる。なお、配線Ｌ１は、銅配線に限定されるものではなく、アルミニウム配線から形成することもできる。続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｌ２が形成されている。さらに、配線Ｌ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｌ３が形成されている。ここで、配線Ｌ１〜配線Ｌ３は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｌ１〜配線Ｌ３によって遮られないようにするためである。さらに、配線Ｌ３を形成した層間絶縁膜ＩＬ４上には、カラーフィルタＣＦを介してオンチップレンズＯＬが搭載されている。
【００５７】
本実施の形態１における受光部は上記にように構成されており、以下に、その動作について簡単に説明する。図８において、光が受光部に照射されると、まず、入射光は、オンチップレンズＯＬおよびカラーフィルタＣＦを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードに入射する。フォトダイオードでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型ウェルＮＷＬに蓄積される。そして、適切なタイミングで、転送用トランジスタＱをオンする。具体的には、転送用トランジスタＱのゲート電極にしきい値電圧以上の電圧を印加する。すると、ゲート絶縁膜直下のチャネル形成領域にチャネル領域（ｎ型半導体領域）が形成され、転送用トランジスタＱのソース領域（ｎ型ウェルＮＷＬ）とドレイン領域（ｎ＋型半導体領域ＮＲ）が電気的に導通することになる。この結果、ｎ型ウェルＮＷＬに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を伝わって外部回路に取り出される。このようにして、受光部が動作する。
【００５８】
以上のようにして、受光部のデバイス構造が形成されているが、本実施の形態１では、図８に示すデバイス構造だけではなく、図９に示すデバイス構造も対象としている。つまり、図８は、現状の受光部のデバイス構造を示しているが、図９は、次世代のデバイス構造を示している。図８のデバイス構造と、図９のデバイス構造は、ほぼ同様の構成をしているが以下の点が相違する。すなわち、第１相違点は、転送用トランジスタおよび周辺回路用トランジスタのサイズである。例えば、受光部を形成した半導体チップには、受光部を構成するフォトダイオードや転送用トランジスタだけでなく、受光部の動作を制御する走査回路（図７参照）なども形成されていることがある。この走査回路は、例えば、図７に示すように、垂直走査回路Ｖや水平走査回路Ｈを有しており、これらの回路は、周辺回路を構成している。この周辺回路は、例えば、複数のトランジスタを有しており、周辺回路を構成するトランジスタを本明細書では、周辺回路用トランジスタと呼ぶことにする。このように１つの半導体チップには、受光部だけでなく周辺回路も形成されていることがあり、回路の高集積化や半導体チップの小型化を推進するため、受光部を構成する転送用トランジスタだけでなく周辺回路を構成する周辺回路用トランジスタの小型化も推進される。次世代のデバイス構造では、受光部および周辺回路のサイズを小さくするため、転送用トランジスタのサイズと周辺回路用トランジスタのサイズを小型化する取り組みが行なわれている。具体的に、次世代のデバイス構造においては、例えば、周辺回路用トランジスタのゲート電極のゲート長が１３０ｎｍ以下となることを想定している。この場合、必然的に、ゲート電極の直下に形成されるチャネル形成領域の長さも小さくなる。言い換えれば、周辺回路用トランジスタのソース領域とドレイン領域との距離が狭まることになる。これにより、次世代のデバイス構造では、周辺回路用トランジスタの小型化を実現することができる。同様に、図９に示すように、受光部を構成する転送用トランジスタの小型化も進められている。
【００５９】
さらに、第２相違点は、転送用トランジスタや周辺回路用トランジスタのドレイン領域（ｎ＋型半導体領域ＮＲ）の表面にシリサイド膜ＳＬを形成している点である。これにより、図９に示す次世代のデバイス構造では、ドレイン領域とプラグＰＬＧとの接続抵抗を低減することができる。なお、シリサイド膜ＳＬは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００６０】
以上のように、例えば、イメージセンサの受光部のデバイス構造は、図８や図９に示す場合が考えられるが、本実施の形態１では、図８に示すデバイス構造と、図９に示す次世代のデバイス構造の両方を対象としている。
【００６１】
＜本願発明者が着目した結晶欠陥＞
上述した構成を有するイメージセンサでは、暗電流を低減して性能向上を図ることが重要である。暗電流とは、光を照射していない状態でも電流が流れる現象を言い、この暗電流が増加すると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯（白点）を起こし、表示される画像の劣化を引き起こすことになる。このことから、イメージセンサでは、できるだけ暗電流を低減することが、イメージセンサの特性向上の観点から必要となってくる。暗電流の原因の１つとして考えられるのが、特に、フォトダイオードを構成する半導体領域に形成される結晶欠陥である。本願発明では、このフォトダイオードを構成する半導体領域に形成される結晶欠陥に着目している。以下に、まず、この結晶欠陥の主な発生理由について言及した後、結晶欠陥に起因して暗電流が増加するメカニズムについて説明する。
【００６２】
図１０は、結晶欠陥の発生原因を説明するための図である。図１０において、ｐ型ウェルＰＷＬに内包されるようにｎ型ウェルＮＷＬが形成されており、このｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによってフォトダイオードが形成される。例えば、フォトダイオードの一部を構成するｎ型ウェルＮＷＬは、ｎ型不純物を導入した半導体領域であり、この半導体領域は、イオン注入法を使用することにより、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板内に導入することにより形成される。このイオン注入法では、注入するｎ型不純物（イオン）を加速させて半導体基板内に導入するため、注入されるｎ型不純物（イオン）のエネルギーによって、半導体基板を構成するシリコンがダメージを受ける。この結果、シリコンの結晶構造の中に結晶欠陥ＤＦが生成されるのである。
【００６３】
特に、図１０に示すように、ｎ型ウェルＮＷＬに形成される結晶欠陥ＤＦは、エンドオブレンジＥＯＲと呼ばれる領域に多数形成することが知られている。ここで、図１０に示す位置Ｒｐは不純物濃度がピークとなる位置を示しており、エンドオブレンジＥＯＲは、この位置Ｒｐ近傍の深い位置に形成されている領域である。エンドオブレンジＥＯＲに多数の結晶欠陥ＤＦが形成される理由は、エンドオブレンジＥＯＲが比較的深い領域であるため、この位置に注入されるｎ型不純物のエネルギーが高いことと、不純物濃度がピークとなる位置に近い位置であるため、シリコン結晶にダメージを与えるｎ型不純物の量が多いことが原因として挙げることができる。
【００６４】
図１１は、図１０のＡ１−Ａ２線に沿った不純物プロファイルを示すグラフである。図１１において、横軸はＡ１からの深さを示しており、縦軸はｎ型不純物の不純物濃度を示している。図１１に示すように、Ａ１−Ａ２線に沿った不純物プロファイルでは、最大値を有するガウス分布形状となっており、不純物濃度のピークが存在する位置Ｒｐが存在する。そして、エンドオブレンジＥＯＲは、図１１に示すように、位置Ｒｐ近傍で、かつ、深い位置に存在している領域である。以上のことから、フォトダイオードの一部を構成するｎ型ウェルＮＷＬに形成される結晶欠陥ＤＦは、エンドオブレンジＥＯＲと呼ばれる比較的深い領域に多く形成されることがわかる。
【００６５】
次に、結晶欠陥に起因して暗電流が増加するメカニズムについて説明する。図１２は、ｐｎ接合によるフォトダイオードのバンド構造を示す図である。図１２に示すように、左側領域がｐ型半導体領域（図１１のｐ型ウェルＰＷＬに相当）であり、右側領域がｎ型半導体領域（図１１のｎ型ウェルＮＷＬに相当）である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。
【００６６】
図１２に示すｎ型半導体領域において、結晶欠陥が無い場合、価電子帯に存在する電子は、バンドギャップ以上のエネルギーを受け取らなければ、伝導帯に移動することはできない。したがって、結晶欠陥の無い場合には、バンドギャップ以上のエネルギーを有する光が入射しなければ、価電子帯に存在する電子は、伝導帯にほとんど励起されることはない。このため、結晶欠陥の無い理想的なフォトダイオードでは、光が照射されなければ、伝導帯に励起される電子がほとんどないため、フォトダイオードを流れる暗電流は非常に小さくなる。これに対し、図１２は、結晶欠陥が存在するフォトダイオードのバンド構造を示す図であり、図１２では、例えば、ｎ型半導体領域内において、価電子帯と伝導帯との間に欠陥準位ＤＦＬが形成されていることがわかる。つまり、フォトダイオードを構成する半導体領域に結晶欠陥が存在すると、価電子帯と伝導帯との間に欠陥準位ＤＦＬが形成されるのである。この結果、価電子帯に存在する電子は、この欠陥準位ＤＦＬを介して伝導帯に励起されてしまうのである。つまり、結晶欠陥が存在すると、価電子帯と伝導帯との間に欠陥準位ＤＦＬが形成されるため、バンドギャップ以上のエネルギーが与えられなくても、容易に、価電子帯から欠陥準位ＤＦＬを介して伝導帯へ電子が励起されてしまうのである。このことから、結晶欠陥が存在する場合、バンドギャップ以上のエネルギーが与えられなくても、フォトダイオードに電流が流れてしまうのである。言い換えれば、フォトダイオードに光が照射されない場合であっても、熱的な励起現象などによって、価電子帯から欠陥準位ＤＦＬを介して伝導帯へ電子が励起されてしまい、これによって、暗電流が増加してしまうのである。したがって、イメージセンサにおいて暗電流を低減するためには、受光部（特に、フォトダイオード）に存在する結晶欠陥を低減することが必要であることがわかる。
【００６７】
＜本発明者が検討した課題＞
上述した結晶欠陥を回復する方法として、半導体基板に対して加熱処理を加える方法が一般的に知られている。したがって、イメージセンサの製造工程においても、加熱処理が加えられている。以下に、本発明者が検討したイメージセンサの製造工程を説明した後、このイメージセンサの製造工程が有する課題について説明する。
【００６８】
図１３は、本発明者が検討した検討例１におけるイメージセンサの製造工程を示すフローチャートである。図１３に示すように、まず、半導体基板を準備し（Ｓ１０１）、この半導体基板に対してイオン注入法を使用してｐ型不純物を導入することにより、半導体基板内にｐ型ウェルを形成する（Ｓ１０２）。そして、半導体基板の表面に、転送用トランジスタおよび周辺回路用トランジスタのゲート電極を形成した後（Ｓ１０３）、半導体基板内にイオン注入法を使用してｎ型不純物を導入することにより、半導体基板内にｎ型ウェルを形成する（Ｓ１０４）。これにより、ｐ型ウェルとｎ型ウェルからなるフォトダイオードを形成することができる。ここで、ｎ型ウェルを形成する際にイオン注入法を使用するため、ｎ型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。
【００６９】
続いて、ｎ型ウェルの表面に反射防止膜を形成し（Ｓ１０５）、その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成する（Ｓ１０６）。同様に、周辺回路用トランジスタのゲート電極に整合して、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりｎ型不純物を導入することにより形成することができる。次に、転送用トランジスタのドレイン領域（同様に、周辺回路用トランジスタのソース領域およびドレイン領域）に導入したｎ型不純物を活性化させるために、活性化アニールを行なう（Ｓ１０７）。具体的に、この活性化アニールは、例えば、約８００℃程度のファーネスアニールを３０分程度実施した後、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。この活性化アニールにより、例えば、転送用トランジスタのドレイン領域に代表される半導体領域に導入されたｎ型不純物の活性化が行なわれる。
【００７０】
次に、半導体基板上を覆うように層間絶縁膜を形成した後（Ｓ１０８）、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成する。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成する（Ｓ１０９）。その後、プラグを形成した層間絶縁膜上に多層配線を形成する（Ｓ１１０）。
【００７１】
以上が検討例１におけるイメージセンサの製造方法の概要であるが、この検討例１では、ｎ型ウェルを形成する際に形成された結晶欠陥を、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されたｎ型不純物を活性化させる活性化アニールによって回復させるように構成している。ところが、これらの領域に導入されたｎ型不純物を活性化させる活性化アニールの条件は、比較的浅い領域に形成されている半導体領域の活性化アニールに適した条件となっている。言い換えれば、ｎ型ウェルに形成されている結晶欠陥は、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の深さよりもかなり深い領域に形成されており、これらの領域の活性化アニールでは、ｎ型ウェルに形成されている結晶欠陥を充分に回復させることができるアニール条件とはなっておらず、ｎ型ウェルに形成されている結晶欠陥を充分に回復することができない問題点が存在する。さらに、検討例１では、活性化アニールを実施した後に、プラズマＣＶＤ（Chemical Vapor Deposition）法などのプラズマを使用した層間絶縁膜の形成工程、プラズマエッチング（ドライエッチング）を使用したコンタクトホールの形成工程などが存在する。これらのプラズマＣＶＤ法やドライエッチングを使用した工程は、半導体基板にダメージを与えやすく、ｎ型ウェル内に新たな結晶欠陥を形成するおそれもある。つまり、ｎ型ウェルを形成する際に発生した結晶欠陥を回復させるためには、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の活性化アニールでは充分とは言えず、たとえ、これらの領域の活性化アニールによって、ｎ型ウェル内の結晶欠陥が回復したとしても、これらの領域の活性化アニール後に実施されるプラズマ処理やドライエッチングにより、ｎ型ウェル内に新たな結晶欠陥が生じる問題点が発生する。
【００７２】
そこで、以下に示す検討例２におけるイメージセンサの製造方法が適用されている。この検討例２におけるイメージセンサの製造方法について説明する。図１４は、本発明者が検討した検討例２におけるイメージセンサの製造工程を示すフローチャートである。図１４に示すように、まず、半導体基板を準備し（Ｓ２０１）、この半導体基板に対してイオン注入法を使用してｐ型不純物を導入することにより、半導体基板内にｐ型ウェルを形成する（Ｓ２０２）。そして、半導体基板の表面に転送用トランジスタのゲート電極や周辺回路用トランジスタのゲート電極を形成した後（Ｓ２０３）、半導体基板内にイオン注入法を使用してｎ型不純物を導入することにより、半導体基板内にｎ型ウェルを形成する（Ｓ２０４）。これにより、ｐ型ウェルとｎ型ウェルからなるフォトダイオードを形成することができる。ここで、ｎ型ウェルを形成する際にイオン注入法を使用するため、ｎ型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、検討例２では、ｎ型ウェルを形成した後、ｎ型ウェルのエンドオブレンジに形成された結晶欠陥を回復させるために、アニール処理を実施する（Ｓ２０５）。これにより、ｎ型ウェルを形成する際に発生した結晶欠陥を回復させることができると考えられる。
【００７３】
続いて、ｎ型ウェルの表面に反射防止膜を形成し（Ｓ２０６）、その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成する（Ｓ２０７）。同様に、周辺回路用トランジスタのゲート電極に整合して、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりｎ型不純物を導入することにより形成することができる。次に、これらの領域に導入したｎ型不純物を活性化させるために、活性化アニールを行なう（Ｓ２０８）。具体的に、この活性化アニールは、例えば、約８００℃程度のファーネスアニールを３０分程度実施した後、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。
【００７４】
次に、半導体基板上を覆うように層間絶縁膜を形成する。（Ｓ２０９）。その後、層間アニールを実施する（Ｓ２１０）。この層間アニールは、例えば、約９００度の加熱処理を３０分程度行なうことにより実現される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成する。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成する（Ｓ２１１）。その後、プラグを形成した層間絶縁膜上に多層配線を形成する（Ｓ２１２）。
【００７５】
以上が検討例２におけるイメージセンサの製造方法の概要であるが、この検討例２では、ｎ型ウェルを形成した直後にアニール処理を実施しているため、ｎ型ウェルに形成された結晶欠陥を回復させることができると考えられる。ところが、ｎ型ウェルに形成された結晶欠陥はエンドオブレンジと呼ばれる深い領域に多数形成されるため、上述したアニール処理によっても充分に回復させることは難しい。さらに、このアニール処理を施した後に、プラズマＣＶＤ法を使用した反射防止膜の堆積工程、ドライエッチングを使用した反射防止膜のパターニング工程、ドレイン領域を形成するためのイオン注入工程、あるいは、プラズマＣＶＤ法を使用した層間絶縁膜の堆積工程などが存在するため、これらの工程によって、半導体基板がダメージを受ける。この結果、ｎ型ウェル内にも間接的に結晶欠陥が形成されるポテンシャルが高くなる。つまり、たとえ、上述したアニール処理を施したとしても、その後のプラズマ処理やドライエッチング工程でのダメージにより、ｎ型ウェル内に結晶欠陥が発生しやすくなる。このため、検討例２では、層間絶縁膜を形成した後、層間アニールと呼ばれる加熱処理を施している。この層間アニールは、約９００℃程度の加熱処理を３０分程度行なうことにより実現されている。実際に、この層間アニールによって、ｎ型ウェルに形成される結晶欠陥を低減させることができ、これによって、イメージセンサの暗電流を低減することができている。ところが、層間アニールは、転送用トランジスタや周辺回路用トランジスタを形成した後に実施されることから、層間アニールによる高温の熱処理によって、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されている不純物が拡散し、これらの領域の不純物プロファイルが変動してしまう。この結果、転送用トランジスタや周辺回路用トランジスタの特性変動が問題となる。すなわち、高温の熱処理である層間アニールは、フォトダイオードの一部を構成するｎ型ウェルに存在する結晶欠陥を低減する観点からは望ましいが、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制する観点からは望ましいとは言えない問題点がある。
【００７６】
図８に示す現状のデバイス構造では、転送用トランジスタや周辺回路用トランジスタのサイズが大きいため、上述した層間アニールによる転送用トランジスタや周辺回路用トランジスタの特性変動がそれほど問題とならない。ところが、今後、図９に示す次世代のデバイス構造が主流となった場合、この次世代のデバイス構造に層間アニールを実施すると、層間アニールの短所が顕在化するのである。具体的に、図９に示すデバイス構造では、まず、転送用トランジスタのゲート電極のゲート長が小さくなるとともに、周辺回路用トランジスタのゲート電極のゲート長が１３０ｎｍ以下になる。このような微細化された転送用トランジスタや周辺回路用トランジスタに、９００℃程度の高温の熱処理を実施すると、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されているｎ型不純物の拡散が無視できなくなり、この拡散によって、転送用トランジスタや周辺回路用トランジスタが正常に動作しなくなるおそれが高まる。さらに、次世代のデバイス構造では、転送用トランジスタのドレイン領域の表面や周辺回路用トランジスタのソース領域およびドレイン領域の表面にシリサイド膜を形成しているが、シリサイド膜の耐熱温度は、７００℃以下であり、シリサイド膜の形成後に、９００℃を超える高温の層間アニールを実施することは困難になる。したがって、図９に示す次世代のデバイス構造（図９参照）では、現状実施している層間アニールを実施することが困難となる。さらには、現状のデバイス構造（図８参照）においても、できるだけ転送用トランジスタや周辺回路用トランジスタの特性変動を抑制する必要があり、この観点から、できるだけ、転送用トランジスタや周辺回路用トランジスタに印加される熱負荷を小さくする必要がある。
【００７７】
そこで、本実施の形態１では、現状のデバイス構造だけでなく、次世代のデバイス構造にも適用可能な熱処理方法を実現する工夫を施している。すなわち、本実施の形態１では、現状のデバイス構造だけでなく、次世代のデバイス構造も見据えて、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制しながら、フォトダイオードに形成される結晶欠陥を充分に回復させることができる技術的思想を提供するものである。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。
【００７８】
＜本願発明の基本思想＞
まず、本実施の形態１における基本思想について図面を参照しながら説明する。本実施の形態１における特徴は、結晶欠陥を回復させる加熱処理として、８００℃以上の高温が必要とされる従来のファーネスアニール（炉体アニール）、ランプアニール、レーザアニール、あるいは、フラッシュアニールといった加熱処理（本明細書では、従来の加熱処理という）を使用するのではなく、４００℃以下の低温で実現できるマイクロ波アニールを使用する点にある。これにより、本実施の形態１では、低温処理が可能なマイクロ波アニールを使用することで、転送用トランジスタや周辺回路用トランジスタの特性変動を抑制しながら、フォトダイオードに存在する結晶欠陥の回復を図ることができる。すなわち、本実施の形態１によれば、マイクロ波アニールを使用することにより、結晶欠陥に起因する暗電流の増加を抑制できるとともに、不純物プロファイルの変動に起因する転送用トランジスタや周辺回路用トランジスタの性能劣化を抑制することができる。
【００７９】
以下に、従来の加熱処理と対比しながら、本実施の形態１で使用するマイクロ波アニールの利点について説明する。図１５は、従来の加熱処理によって半導体基板１Ｓを加熱する様子を示す模式図である。図１５において、半導体基板１Ｓは複数のシリコン原子（Ｓｉ）から構成されており、複数のシリコン原子（Ｓｉ）は結晶構造を構成している。ここで、従来の加熱処理においては、半導体基板１Ｓの外部に設けられた熱源から半導体基板１Ｓの表面（または裏面）熱を照射する。これにより、半導体基板１Ｓは、まず、熱源からの熱によって表面が加熱され、その後、熱伝導によって半導体基板１Ｓの内部へ熱が伝達していくことで、半導体基板１Ｓが加熱されることになる。つまり、図１５に示すように、従来の加熱処理では、半導体基板１Ｓの表面からの熱伝導によって、半導体基板１Ｓの内部が加熱される。このため、半導体基板１Ｓの表面に存在するシリコン結晶が最も振動して温度の高い状態となっており、半導体基板１Ｓの内部に進むに連れて、シリコン結晶の振動が小さくなり、表面よりも温度が低い状態となる。すなわち、従来の加熱処理では、熱源からの熱伝導を利用するものであることから、半導体基板１Ｓの表面と内部に温度分布が生じやすく、半導体基板１Ｓの内部に存在するシリコン結晶の振動を大きくするためには、熱源の温度を高温にする必要がある。特に、フォトダイオードでは、エンドオブレンジと呼ばれる比較的深い領域に結晶欠陥が形成されるため、この結晶欠陥を回復させるためには、半導体基板１Ｓの内部まで高温にする必要がある。半導体基板１Ｓの内部を高温にするためには、熱源の温度をさらに高くする必要がある。すると、半導体基板１Ｓの表面はさらに高温となり、半導体基板１Ｓの表面に形成されているデバイス構造に与えるダメージが大きくなる。例えば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に従来の加熱処理を施す場合、上述したように、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるため、熱源の温度を上昇させると、半導体基板１Ｓの表面温度が高くなる。この結果、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動するとともに、シリサイド膜の耐熱性以上の熱負荷が加わることになってしまう。このように、従来の加熱処理では、熱伝導によって半導体基板１Ｓを加熱していることから、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるためには、必然的に、熱源の温度を高くしなければならず、これによって、半導体基板１Ｓの表面温度が高くなる。このことから、従来の加熱処理では、半導体基板１Ｓの表面に形成されているデバイス構造に与えるダメージが大きくなるのである。さらに、従来の加熱処理では、熱源からの熱伝導を利用しているため、半導体基板１Ｓの表面上に形成された構造（材質）による影響を受けやすくなるという性質を有していることになる。したがって、従来の加熱処理では、例えば、８００℃以上という高温での処理が必要となり、半導体基板１Ｓの表面に形成されているデバイス（転送用トランジスタや周辺回路用トランジスタ）の特性変動が問題となる。
【００８０】
続いて、本実施の形態１で使用するマイクロ波アニールについて説明する。図１６は、本実施の形態１におけるマイクロ波アニールによって半導体基板１Ｓを加熱する様子を示す模式図である。図１６において、半導体基板１Ｓは複数のシリコン原子（Ｓｉ）から構成されており、複数のシリコン原子（Ｓｉ）は結晶構造を構成している。ここで、半導体基板１Ｓの表面（または裏面）から、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を照射する。すると、半導体基板１Ｓを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起される。この結果、半導体基板１Ｓが加熱されることになる。すなわち、本実施の形態１におけるマイクロ波アニールは、従来の加熱処理のような熱伝導を利用したものではなく、マイクロ波によって直接、シリコン結晶の格子振動を誘起させる点に特徴がある。したがって、本実施の形態１におけるマイクロ波アニールは、シリコン結晶の格子振動を直接誘起させるので、半導体基板１Ｓの深さによらず、一様にシリコン結晶を加熱することができる。つまり、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの深さ方向に存在するシリコン結晶を均一に加熱することができるのである。このため、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるために高温にする必要がなくなる。
【００８１】
例えば、半導体基板の内部に形成されている結晶欠陥は、結晶構造を構成するシリコン結晶の格子振動を誘起させるということは、互いに隣接するシリコン原子同士の結合が促進されることを意味している。したがって、シリコン結晶の格子振動が誘起されればされるほど結晶欠陥は回復する傾向を示すことになる。ここで、従来の加熱処理では、熱伝導を利用しているため、半導体基板１Ｓの内部に形成されているシリコン結晶の格子振動を大きくするためには、熱源を高温にする必要があり、高温の熱処理が必要となってしまう。これに対し、本実施の形態１におけるマイクロ波アニールでは、熱伝導を利用せず、マイクロ波の共鳴吸収によって、シリコン結晶の格子振動を直接誘起している。このため、半導体基板１Ｓの内部に存在するシリコン結晶の格子振動を誘起させる場合であっても、高温にする必要性はないのである。これにより、本実施の形態１におけるマイクロ波アニールによれば、例えば、４００℃以下という低温でのアニールが可能となるのである。特に、本実施の形態１では、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ程度）のマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過し、かつ、アルミニウム膜や銅膜などの金属膜では反射される。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板１Ｓだけを選択的に加熱することができる。このことから、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの表面に形成された構造（材質）の影響を受けにくく、低温でのアニールが可能となる。また、シリコン結晶以外の絶縁膜や金属膜は加熱されにくくなるため、絶縁膜や金属膜に加わる熱負荷を低減することができる。このように、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、４００℃以下という低温でのアニールで実現可能となるため、半導体基板１Ｓの表面に形成されているデバイス（転送用トランジスタや周辺回路用トランジスタ）の特性変動も抑制することができる。具体的には、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に、マイクロ波アニールを施す場合であっても、上述したように、低温のアニールで半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させることができる。このため、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動することを抑制できるとともに、シリサイド膜を保護することができる。
【００８２】
上述した本実施の形態１におけるマイクロ波アニールの特徴（利点）をまとめると以下のようになる。
【００８３】
（１）本実施の形態１におけるマイクロ波アニールによれば、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ程度）のマイクロ波を使用することにより、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態１におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板１Ｓの深さ方向に均一に加熱することができる結果、例えば、４００℃以下という低温での結晶回復を実現することができる。
【００８４】
（２）また、本実施の形態１におけるマイクロ波アニールによれば、外部からの熱源による従来の加熱処理と異なり、シリコン結晶だけを選択的に加熱することができるため、絶縁膜（層間絶縁膜）や金属膜（配線）に加わる熱負荷を低減することができる。
【００８５】
（３）さらに、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、４００℃以下という低温でのアニールで実現可能となるため、半導体基板１Ｓの表面に形成されているデバイス（転送用トランジスタや周辺回路用トランジスタ）の特性変動も抑制することができる。
【００８６】
次に、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの内部に形成されている結晶欠陥を回復できるという検証結果について説明する。図１７は、半導体基板内にイオン注入法を使用して導電型不純物を導入した状態を、カソードルミネッセンス（ＣＬ）法で分析した結果を示すグラフである。図１７において、横軸は波長を示しており、縦軸は発光強度を示している。ここで、重要な点は、波長の大きな範囲において、ブロードな発光が観測されている点である。このブロードな発光は、半導体基板内に存在する結晶欠陥の存在を示す現象であり、図１７では、ブロードな発光が観測されていることから、半導体基板内に多数の結晶欠陥が存在しているものと考えられる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入しただけの状態においては、半導体基板内に多数の結晶欠陥が存在していることがわかる。
【００８７】
続いて、図１８は、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、従来の加熱処理（例えば、９００℃、３０分程度のアニール）を施した状態でのカソードルミネッセンス（ＣＬ）法における分析結果を示すグラフである。図１８に示すように、波長の大きな範囲においてブロードな発光が観測されていないことがわかる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、従来の加熱処理を施した場合、半導体基板内に存在する結晶欠陥が回復していることがわかる。
【００８８】
次に、図１９は、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、本実施の形態１におけるマイクロ波アニール（例えば、４００℃以下（３８０℃）、５分〜３０分程度、２ｋＷ〜１０ｋＷ程度のパワーによるマイクロ波アニール）を施した状態でのカソードルミネッセンス（ＣＬ）法における分析結果を示すグラフである。図１９に示すように、波長の大きな範囲においてブロードな発光が観測されていないことがわかる。つまり、半導体基板内にイオン注入法を使用して導電型不純物を導入した後、本実施の形態１におけるマイクロ波アニールを施した場合、半導体基板内に存在する結晶欠陥が回復していることがわかる。特に、図１８と図１９を比較すると、４００℃以下という低温でのマイクロ波アニールでも、９００℃程度という高温での加熱処理と同等の結晶回復特性が得られていることがわかる。すなわち、本実施の形態１におけるマイクロ波アニールにおいては、例えば、９００℃程度で実施される従来の加熱処理に比べて、充分に低い４００℃以下という温度条件においても、半導体基板内の結晶欠陥を充分に回復することができるのである。ここで、本実施の形態１におけるマイクロ波アニールにおいては、半導体基板内に存在する結晶欠陥を充分に回復させる観点から、処理時間を５分〜３０分程度、マイクロ波のパワーを２ｋＷ〜１０ｋＷ程度にして実施することが望ましい。
【００８９】
さらに、本実施の形態１におけるマイクロ波アニールによれば、半導体基板内に導入した導電型不純物の拡散を抑制できるという検証結果について説明する。図２０は、半導体基板内に導入されたボロン（Ｂ）の不純物プロファイルを示すグラフである。このとき、グラフ（１）は、半導体基板内にイオン注入法を使用してボロン（Ｂ）を導入しただけの状態における不純物プロファイルを示しており、グラフ（２）は、ボロン（Ｂ）を導入した後、従来の加熱処理を実施した状態における不純物プロファイルを示している。また、グラフ（３）は、ボロン（Ｂ）を導入した後、本実施の形態１におけるマイクロ波アニールを実施した状態における不純物プロファイルを示している。
【００９０】
図２０において、横軸は、半導体基板の表面からの深さを示しており、縦軸は、ボロン（Ｂ）の不純物濃度を示している。図２０に示すように、半導体基板内にイオン注入法を使用してボロン（Ｂ）を導入しただけの状態（グラフ（１））が最も半導体基板の深さ方向への広がりが小さくなっていることがわかる。このことは、どのような加熱処理を施しても、不純物（ボロン）が拡散してしまうことを示している。ところが、グラフ（２）とグラフ（３）を見てわかるように、加熱処理の種類によって、不純物（ボロン）の拡散の仕方が相違することがわかる。具体的には、図２０のグラフ（２）とグラフ（３）を見てわかるように、従来の加熱処理を実施した状態（グラフ（２））における不純物プロファイルよりも、本実施の形態１におけるマイクロ波アニールを実施した状態（グラフ（３））における不純物プロファイルの方が深さ方向への広がりが抑制されている。これは、一般的に、半導体基板中に導入された不純物の拡散係数は、温度に比例することから、従来の加熱処理を施す場合よりも、本実施の形態１におけるマイクロ波アニールを施す場合の方が不純物（ボロン）の拡散を抑制できると理解される。なぜなら、上述したように、従来の加熱処理は、９００℃程度の熱処理であるのに対し、本実施の形態１におけるマイクロ波アニールは、例えば、４００℃以下のアニールであるからである。なお、図２０では、導電型不純物の一例として、ｐ型不純物であるボロン（Ｂ）について説明したが、ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）についても拡散係数は温度に比例すると考えられるから、ボロン（Ｂ）の場合と同様に、従来の加熱処理を施す場合よりも、本実施の形態１におけるマイクロ波アニールを施す場合の方が導電型不純物の拡散を抑制できることは明らかである。
【００９１】
以上のことから、本実施の形態１におけるマイクロ波アニールの利点は、従来の加熱処理に比べて遥かに低い温度でのアニールでありながら、従来の加熱処理のような高温での加熱処理と同等の結晶欠陥回復特性を得ることができる点である（図１８〜図１９参照）。これにより、本実施の形態１によれば、過大な熱負荷を与えることなく、半導体基板内に存在する結晶欠陥を回復させることができる。この利点は、本実施の形態１におけるマイクロ波アニールの実施時期の制約が緩和されることを意味し、これによって、イメージセンサに代表される半導体装置の性能向上を充分に図ることができるのである。
【００９２】
具体的に、過大な熱負荷を与えないという利点は、例えば、半導体基板内に導入された導電型不純物の拡散を充分に抑制できる点（図２０参照）に反映され、さらに、本実施の形態１におけるマイクロ波アニールの実施時期の制約が緩和される利点は、例えば、従来の加熱処理では困難である耐熱性の低いシリサイド膜の形成工程後や配線形成工程後にも実施することができる点に反映される。このことを踏まえて、以下では、本実施の形態１におけるマイクロ波アニールを、例えば、半導体装置の一例であるイメージセンサの製造工程に適用して、本願発明の有用性を説明する。
【００９３】
＜本実施の形態１におけるイメージセンサの製造方法＞
図２１および図２２は、本実施の形態１におけるイメージセンサの製造工程の流れを示すフローチャートである。また、図２３〜図３７は、本実施の形態１におけるイメージセンサの製造工程を示す断面図である。まず、始めに、図２１および図２２を使用して、本実施の形態１におけるイメージセンサの製造工程の概略について説明した後、図２３〜図３７に示す断面図を使用してイメージセンサの製造工程を詳細に説明する。なお、本実施の形態１における製造方法で説明するイメージセンサのデバイス構造は、例えば、図９に示す次世代のデバイス構造を対象としている。
【００９４】
図２１において、まず、例えば、ｎ型不純物を導入した半導体基板を準備し（Ｓ３０１）、この半導体基板に対してイオン注入法を使用してｐ型不純物を導入することにより、半導体基板内にｐ型ウェルを形成する（Ｓ３０２）。そして、半導体基板の表面に、転送用トランジスタのゲート電極や周辺回路用トランジスタのゲート電極を形成した後（Ｓ３０３）、半導体基板内にイオン注入法を使用してｎ型不純物を導入することにより、半導体基板内にｎ型ウェルを形成する（Ｓ３０４）。さらに、ｎ型ウェルの表面の一部に、イオン注入法を使用してｐ型不純物を導入することにより、ｐ＋型半導体領域を形成する（Ｓ３０５）。以上より、ｐ型ウェルとｎ型ウェルを備えるフォトダイオードを形成することができる。ここで、ｎ型ウェルを形成する際にイオン注入法を使用するため、ｎ型ウェルのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、本実施の形態１では、ｎ型ウェルを形成した後、ｎ型ウェルのエンドオブレンジに形成された結晶欠陥を回復させるために、通常のアニール処理（従来の加熱処理）を実施する（Ｓ３０６）。ただし、本実施の形態１では、後述するようにマイクロ波アニールを実施するため、この通常のアニール工程を省いてもよい。
【００９５】
続いて、ｎ型ウェルの表面にキャップ絶縁膜を形成した後（Ｓ３０７）、このキャップ絶縁膜上に反射防止膜を形成する（Ｓ３０８）。その後、転送用トランジスタのゲート電極に整合して、転送用トランジスタのドレイン領域を形成する（Ｓ３０９）。同様に、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。これらの領域は、イオン注入法によりｎ型不純物を導入することにより形成することができる。次に、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入したｎ型不純物を活性化させるために、活性化アニールを行なう（Ｓ３１０）。具体的に、この活性化アニールは、例えば、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。
【００９６】
次に、転送用トランジスタのドレイン領域の表面や周辺回路用トランジスタのソース領域およびドレイン領域の表面にシリサイド膜を形成した後（Ｓ３１１）、半導体基板上を覆うように層間絶縁膜を形成する（Ｓ３１２）。その後、図２２に示すように、本実施の形態１の特徴であるマイクロ波アニールを実施する（Ｓ３１３）。このマイクロ波アニールは、例えば、４００℃以下（３８０℃）、５分〜３０分程度、２ｋＷ〜１０ｋＷ程度のパワーによる条件で実施される。これにより、フォトダイオードの一部を構成するｎ型ウェルに形成されている結晶欠陥に代表される半導体基板内の結晶欠陥が回復する。特に、本実施の形態１では、プラズマＣＶＤ法を使用したキャップ絶縁膜や反射防止膜の堆積工程、ドライエッチングを使用したキャップ絶縁膜や反射防止膜のパターニング工程、ソース領域やドレイン領域を形成するためのイオン注入工程、シリサイド膜を形成するシリサイド工程、あるいは、プラズマＣＶＤ法を使用した層間絶縁膜の堆積工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板内に新たに形成される結晶欠陥も回復することができる。このように、本実施の形態１におけるマイクロ波アニールを実施する工程を、例えば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域の形成後やシリサイド膜の形成後に実施することができるのは、本実施の形態１におけるマイクロ波アニールが、例えば、４００℃以下という低温でのアニールであるからである。例えば、転送用トランジスタや周辺回路用トランジスタの微細化が進んで、転送用トランジスタのゲート電極のゲート長が小さくなるとともに、周辺回路用トランジスタのゲート電極のゲート長が１３０ｎｍ以下になる場合であっても、本実施の形態１におけるマイクロ波アニールによれば、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域に導入されているｎ型不純物の拡散を抑制することができるので、不純物プロファイルの変動に起因する転送用トランジスタや周辺回路用トランジスタの動作不良を回避できる。さらに、シリサイド膜を形成した後であっても、例えば、シリサイド膜の耐熱温度は７００℃程度であるが、本実施の形態１におけるマイクロ波アニールは、この耐熱温度よりも遥かに低い４００℃以下で実施される。このため、シリサイド膜にほとんど影響を与えることなく、本実施の形態１におけるマイクロ波アニールを実施することができるのである。
【００９７】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜を貫通してドレイン領域に達するコンタクトホールを形成する（Ｓ３１４）。そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成する（Ｓ３１５）。その後、プラグを形成した層間絶縁膜上に多層配線を形成する（Ｓ３１６）。さらに、最上層の層間絶縁膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付け（Ｓ３１７）、最後に、カラーフィルタ上にオンチップレンズを取り付ける（Ｓ３１８）。以上のようにして、本実施の形態１におけるイメージセンサを製造することができる。
【００９８】
なお、本実施の形態１では、層間絶縁膜を形成した後にマイクロ波アニールを実施する例について説明したが、例えば、図２２に示すように、コンタクトホールを形成した後（ＯＰ１）や、配線層を形成した後（ＯＰ２）に、本実施の形態１におけるマイクロ波アニールを実施してもよい。具体的に、コンタクトホールを形成した後に、本実施の形態１におけるマイクロ波アニールを実施する利点は、以下の示す点である。すなわち、コンタクトホールは、層間絶縁膜を形成した後、フォトリソグラフィ技術およびドライエッチング技術を使用することにより形成される。したがって、コンタクトホールの形成工程では、半導体基板にダメージを与えやすいドライエッチング技術が使用されるため、例えば、層間絶縁膜を形成した直後にマイクロ波アニールを実施してしまうと、その後のコンタクトホールの形成工程後に形成された結晶欠陥を回復することができなくなる。しかし、コンタクトホールの形成工程後に、本実施の形態１におけるマイクロ波アニールを実施すれば、コンタクトホールを形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。
【００９９】
また、配線層を形成した後に、本実施の形態１におけるマイクロ波アニールを実施することができるのは、配線層の耐熱温度が約５００℃程度であり、本実施の形態１におけるマイクロ波アニールが、配線層の耐熱温度よりも低い４００℃以下で実施できるからである。このように、配線層を形成した後に、本実施の形態１におけるマイクロ波アニールを実施する利点は、以下の示す点である。例えば、アルミニウム膜から配線層を形成する場合は、層間絶縁膜上にアルミニウム膜を形成した後、フォトリソグラフィ技術およびドライエッチング技術によってアルミニウム膜をパターニングすることにより形成される。一方、銅膜から配線層を形成する場合は、フォトリソグラフィ技術およびドライエッチング技術を使によって層間絶縁膜に配線溝を形成した後、この配線溝に銅膜を埋め込み、不要な銅膜をＣＭＰ（Chemical Mechanical Polishing）法で除去することにより形成する。したがって、配線層をアルミニウム膜や銅膜のいずれから形成する場合も、半導体基板にダメージを与えやすいドライエッチング技術が使用される。このことから、例えば、層間絶縁膜を形成した直後にマイクロ波アニールを実施してしまうと、その後のコンタクトホールの形成工程後や配線層の形成工程後に形成された結晶欠陥を回復することができなくなる。しかし、配線層の形成工程後に、本実施の形態１におけるマイクロ波アニールを実施すれば、コンタクトホールを形成する際や配線層を形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。
【０１００】
次に、断面図を使用してイメージセンサの製造工程を詳細に説明する。まず、図２３に示すように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＬＣＳを形成する。素子分離領域ＬＣＳは、素子が互いに干渉しないようにするために設けられる。素子分離領域ＬＣＳは、例えば、ＬＯＣＯＳ（local oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。図２３では、ＬＯＣＯＳ法を形成した素子分離領域ＬＣＳが図示されている。
【０１０１】
続いて、図２４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にボロン（Ｂ）などのｐ型不純物を導入することにより、ｐ型ウェルＰＷＬを形成する。その後、図２５に示すように、例えば、熱酸化法を使用することにより、ｐ型ウェルＰＷＬの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。ただし、ゲート絶縁膜は、酸化シリコン膜に限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜は、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。そして、ゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなる導体膜を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜をパターニングして、転送用トランジスタのゲート電極Ｇを形成する。なお、図示はしないが、同時に、周辺回路用トランジスタのゲート電極も形成される。さらに、転送用トランジスタのゲート電極Ｇを覆う半導体基板１Ｓ上に、例えば、酸化シリコン膜からなる絶縁膜を形成し、この絶縁膜に対して、異方性エッチングを施す。これにより、転送用トランジスタのゲート電極Ｇの両側の側壁にサイドウォールＳＷを形成することができる。
【０１０２】
次に、図２６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板内に導入する。これにより、ｐ型ウェルＰＷＬに内包されたｎ型ウェルＮＷＬを形成することができる。上述したｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによってフォトダイオードが構成される。そして、このｎ型ウェルＮＷＬの一部は、転送用トランジスタのゲート電極Ｇと平面視においてオーバラップするように形成される。このようにｎ型ウェルＮＷＬの一部と転送用トランジスタのゲート電極Ｇとをオーバラップさせる理由は、ｎ型ウェルＮＷＬは転送用トランジスタのソース領域としても機能するため、転送用トランジスタが動作できるようにするためである。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ウェルＮＷＬの表面領域に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、ｎ型ウェルＮＷＬの表面領域にｐ＋型半導体領域ＰＲを形成することができる。
【０１０３】
なお、ｎ型ウェルＮＷＬの一部と転送用トランジスタのゲート電極Ｇとを平面視においてオーバラップさせる必要があるため、ｎ型ウェルＮＷＬと転送用トランジスタのゲート電極Ｇとの位置合わせが重要となってくる。このことから、本実施の形態１では、まず、精度の低いフォトリソグラフィ技術およびエッチング技術によって、転送用トランジスタのゲート電極Ｇを形成した後、このゲート電極Ｇに位置合わせするように、精度の高いイオン注入法でｎ型ウェルＮＷＬを形成している。このことから、本実施の形態１では、転送用トランジスタのゲート電極Ｇを形成した後、ｎ型ウェルＮＷＬを形成するようにしている。ただし、転送用トランジスタのゲート電極Ｇの微細化がそれほど進んでいない世代のように、位置合わせ精度がそれほど問題とならない場合には、ｎ型ウェルを形成した後、転送用トランジスタのゲート電極Ｇを形成するようにしてもよい。
【０１０４】
ここで、ｎ型ウェルＮＷＬを形成する際にイオン注入法を使用するため、ｎ型ウェルＮＷＬのエンドオブレンジとなる領域に多数の結晶欠陥が形成される。このことから、本実施の形態１では、ｎ型ウェルＮＷＬを形成した後、ｎ型ウェルＮＷＬのエンドオブレンジに形成された結晶欠陥を回復させるために、通常のアニール処理（従来の加熱処理）を実施する。ただし、本実施の形態１では、後述するようにマイクロ波アニールを実施するため、この通常のアニール工程を省いてもよい。
【０１０５】
続いて、図２７に示すように、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、この絶縁膜をパターニングする。これにより、絶縁膜からなるキャップ絶縁膜ＣＡＰを形成する。キャップ絶縁膜は、例えば、酸化シリコン膜や窒化シリコン膜から形成することができる。その後、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して酸窒化シリコン膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸窒化シリコン膜をパターニングする。これにより、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成することができる。
【０１０６】
次に、図２８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、転送用トランジスタのゲート電極Ｇに整合した半導体基板１Ｓ内に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、転送用トランジスタのゲート電極Ｇに整合したｎ＋型半導体領域ＮＲを形成することができる。なお、図示はしないが、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、周辺回路用トランジスタのソース領域およびドレイン領域を形成する。その後、これらの領域に導入したｎ型不純物を活性化させるために、活性化アニールを行なう。具体的に、この活性化アニールは、例えば、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。
【０１０７】
以上のようにして、半導体基板１Ｓにフォトダイオードと転送用トランジスタＱと周辺回路用トランジスタ（図示せず）を形成することができる。具体的に、フォトダイオードは、ｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによって形成される。また、転送用トランジスタは、ソース領域となるｎ型ウェルＮＷＬ、ゲート絶縁膜ＧＯＸ、ゲート電極Ｇ、および、ドレイン領域となるｎ＋型半導体領域から構成されることになる。
【０１０８】
続いて、図２９に示すように、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるシリサイドブロッキング膜ＳＢＦを形成し、その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、このシリサイドブロッキング膜ＳＢＦをパターニングする。シリサイドブロッキング膜ＳＢＦのパターニングは、ドレイン領域となるｎ＋型半導体領域ＮＲの一部を露出するように行なわれる。その後、図３０に示すように、例えば、半導体基板１Ｓ上に、ニッケル膜、チタン膜、コバルト膜、あるいは、プラチナ膜などからなる金属膜ＭＦを形成する。この金属膜ＭＦは、例えば、スパッタリング法を使用することにより形成することができる。このとき、金属膜ＭＦは、転送用トランジスタＱのドレイン領域となるｎ＋型半導体領域ＮＲと直接接触することになる。
【０１０９】
そして、図３１に示すように、半導体基板１Ｓに対して熱処理を施すことにより、金属膜ＭＦとｎ＋型半導体領域ＮＲを構成するシリコンとを反応させて、ｎ＋型半導体領域ＮＲの表面にシリサイド膜ＳＬを形成する。なお、シリサイド膜ＳＬは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成される。その後、図３２に示すように、パターニングしたシリサイドブロッキング膜ＳＢＦを除去する。
【０１１０】
次に、図３３に示すように、半導体基板１Ｓを覆うように層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。
【０１１１】
続いて、図３４に示すように、半導体基板１Ｓの表面（または裏面でもよい）から、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を照射する。すると、半導体基板１Ｓを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起される。この結果、半導体基板１Ｓが加熱されることになる。すなわち、本実施の形態１におけるマイクロ波アニールは、従来の加熱処理のような熱伝導を利用したものではなく、マイクロ波によって直接、シリコン結晶の格子振動を誘起させる点に特徴がある。本実施の形態１におけるマイクロ波アニールによれば、シリコン結晶の格子振動を直接誘起させるので、半導体基板１Ｓの深さによらず、一様にシリコン結晶を加熱することができる利点がある。つまり、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの深さ方向に存在するシリコン結晶を均一に加熱することができるのである。このため、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるために高温にする必要がなくなる。具体的に、本実施の形態１におけるマイクロ波アニールは、例えば、４００℃以下（３８０℃）、５分〜３０分程度、２ｋＷ〜１０ｋＷ程度のパワーによる条件で実施される。これにより、フォトダイオードの一部を構成するｎ型ウェルＮＷＬに形成されている結晶欠陥に代表される半導体基板１Ｓ内の結晶欠陥が回復する。特に、本実施の形態１では、プラズマＣＶＤ法を使用したキャップ絶縁膜ＣＡＰや反射防止膜ＡＲＦの堆積工程、ドライエッチングを使用したキャップ絶縁膜ＣＡＰや反射防止膜ＡＲＦのパターニング工程、転送用トランジスタのドレイン領域を形成するためのイオン注入工程、シリサイド膜ＳＬを形成するシリサイド工程、あるいは、プラズマＣＶＤ法を使用した層間絶縁膜ＩＬ１の堆積工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板１Ｓ内に新たに形成される結晶欠陥も回復することができる。
【０１１２】
また、本実施の形態１では、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過する。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板１Ｓだけを選択的に加熱することができる。このことから、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの表面に形成された構造（材質）の影響を受けにくく、低温でのアニールが可能となるとともに、シリコン結晶以外の絶縁膜などは加熱されにくくなるため、絶縁膜などに加わる熱負荷を低減することができる。
【０１１３】
続いて、図３５に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。
【０１１４】
その後、図３６に示すように、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１５】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１１６】
次に、例えば、図３７に示すように、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。以下、同様にして、層間絶縁膜ＩＬ３に配線Ｌ２を形成し、層間絶縁膜ＩＬ４に配線Ｌ３を形成することができる。さらに、配線Ｌ３の上層に配線を形成してもよいが、ここでの説明は省略する。
【０１１７】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。
【０１１８】
この場合は、層間絶縁膜ＩＬ１およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１１９】
さらに、図９に示すように、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードと平面視において重なるようにカラーフィルタＣＦを取り付け、最後に、カラーフィルタＣＦ上にオンチップレンズＯＬを取り付ける。以上のようにして、本実施の形態１におけるイメージセンサを製造することができる。
【０１２０】
＜変形例＞
続いて、本実施の形態１の変形例について図面を参照しながら説明する。前記実施の形態１では、転送用トランジスタのドレイン領域（ｎ＋型半導体領域ＮＲ）や周辺回路用とトランジスタのソース領域およびドレイン領域にシリサイド膜ＳＬを形成する例について説明したが、本変形例では、シリサイド膜ＳＬを形成しないデバイス構造に本発明の技術的思想を適用する例について説明する。
【０１２１】
図３８は、本変形例におけるイメージセンサの製造工程の流れを示すフローチャートである。図３８に示す本変形例におけるイメージセンサの製造工程は、前記実施の形態１におけるイメージセンサの製造工程とほぼ同様の構成をしているため、主に、相違点を中心に説明する。
【０１２２】
図３８において、Ｓ４０１〜Ｓ４１０までの工程は、図２１におけるＳ３０１〜Ｓ３１０までの工程と同様である。続いて、本変形例では、転送用トランジスタのドレイン領域の活性化アニールを実施した後（Ｓ４１０）、シリサイド膜の形成は行なわずに、層間絶縁膜を形成する工程に移行する（Ｓ４１１）。その後、本発明の特徴であるマイクロ波アニールを実施する（Ｓ４１２）。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態１におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、４００℃以下という低温での結晶回復を実現することができる。
【０１２３】
続いて、図３９に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、層間絶縁膜にコンタクトホールを形成し（Ｓ４１３）、その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、コンタクトホールの底部に露出する転送用トランジスタのドレイン領域（ｎ＋型半導体領域）にｎ型不純物を導入する。これにより、転送用トランジスタのドレイン領域の表面に高濃度のコンタクト層を形成することができる（Ｓ４１４）。このように本変形例では、転送用トランジスタのドレイン領域の表面にシリサイド膜を形成する代わりに、高濃度のコンタクト層を形成している。これにより、本変形例においても、後述するプラグと転送用トランジスタのドレイン領域との接続抵抗を低減することができる。
【０１２４】
そして、このコンタクトホール内に、例えば、バリア導体膜とタングステン膜とを埋め込むことによりプラグを形成する（Ｓ４１５）。その後、プラグを形成した層間絶縁膜上に多層配線を形成する（Ｓ４１６）。さらに、最上層の層間絶縁膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付け（Ｓ４１７）、最後に、カラーフィルタ上にオンチップレンズを取り付ける（Ｓ４１８）。以上のようにして、本変形例におけるイメージセンサを製造することができる。
【０１２５】
なお、本変形例においても、マイクロ波アニールを実施する工程は、例えば、コンタクトホールの形成工程後（ＯＰ１）や、コンタクト層の形成工程後（ＯＰ２）や、配線層の形成工程後（ＯＰ３）に実施することができる。特に、コンタクト層の形成工程後に、本発明のマイクロ波アニールを実施することにより、コンタクト層を形成するイオン注入で半導体基板に新たに生じた結晶欠陥も回復させることができる。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。
【０１２６】
（実施の形態２）
前記実施の形態１では、半導体基板の表面側から光を入射する表面照射型のイメージセンサに本発明の技術的思想を適用する例について説明したが、本実施の形態２では、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサに本発明の技術的思想を適用する例について説明する。
【０１２７】
例えば、表面照射型のイメージセンサでは、オンチップレンズとフォトダイオードの間に層間絶縁膜が形成されており、オンチップレンズに入射した光は、層間絶縁膜を透過して半導体基板に形成されているフォトダイオードに光を照射する構成となっている。ここで、フォトダイオードに隣接する領域には転送用トランジスタが形成され、この転送用トランジスタの上部に位置する層間絶縁膜には多層にわたる配線層が形成されている。このとき、フォトダイオードの上部の位置する層間絶縁膜には入射光を遮らないように配線層は形成されていない。ところが、イメージセンサの画素数の増加や小型化に伴って、個々の画素（セル）の面積の縮小化が進められている。このため、フォトダイオードの上部の光の透過領域の面積も小さくなってきている。したがって、表面照射型のイメージセンサでは、個々の画素を構成するフォトダイオードに入射する光量が減少してしまうおそれがある。そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。この裏面照射型のイメージセンサの製造方法においても、本発明の技術的思想は適用可能であるため、以下に、本発明の技術的思想を裏面照射型のイメージセンサの製造方法に適用する例について説明する。
【０１２８】
＜受光部のデバイス構造＞
図４０は、本実施の形態２における受光部のデバイス構造の一例を示す断面図である。図４０に示す本実施の形態２におけるデバイス構造は、図９に示す前記実施の形態１におけるデバイス構造とほぼ同様の構成をしているため、主に、相違点を中心に説明する。
【０１２９】
図４０において、半導体基板１Ｓにフォトダイオードと転送用トランジスタＱが形成され、かつ、半導体基板１Ｓの表面側（図４０の下側）に層間絶縁膜および配線層が形成されている点は、前記実施の形態１と同様である。そして、さらに、本実施の形態２では、層間絶縁膜の下層に、密着膜ＯＸＦが形成されており、この密着膜ＯＸＦの下層に支持基板ＳＳが配置されている。
【０１３０】
また、本実施の形態２では、半導体基板１Ｓの厚さが、前記実施の形態１に比べて薄くなっており、かつ、半導体基板１Ｓの裏面（図４０の上面）にｐ＋型半導体領域ＰＲ２が形成されている。そして、ｐ＋型半導体領域ＰＲ２上に、例えば、酸窒化シリコン膜から形成された反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦ上にカラーフィルタＣＦを介してオンチップレンズＯＬが搭載されている。このように構成されている受光部において、オンチップレンズＯＬに光は入射されると、オンチップレンズＯＬに入射された光は、カラーフィルタＣＦおよび反射防止膜ＡＲＦを介して半導体基板１Ｓの裏面に到達する。そして、半導体基板１Ｓの裏面に到達した光は、半導体基板１Ｓの内部に入り込み、フォトダイオードに照射される。
【０１３１】
＜本実施の形態２におけるイメージセンサの製造方法＞
図４１および図４２は、本実施の形態２におけるイメージセンサの製造工程の流れを示すフローチャートである。また、図４３〜図５３は、本実施の形態２におけるイメージセンサの製造工程を示す断面図である。まず、始めに、図４１および図４２を使用して、本実施の形態２におけるイメージセンサの製造工程の概略について説明した後、図４３〜図５３に示す断面図を使用してイメージセンサの製造工程を詳細に説明する。
【０１３２】
図４１および図４２に示す本実施の形態２におけるイメージセンサの製造工程は、前記実施の形態１におけるイメージセンサの製造工程とほぼ同様の構成をしているため、主に、相違点を中心に説明する。
【０１３３】
図４１および図４２において、Ｓ５０１〜Ｓ５１４までの工程は、反射防止膜の形成工程が削除されている点と、層間絶縁膜の形成工程直後にマイクロ波アニールを実施していない点を除いて、図２１および図２２におけるＳ３０１〜Ｓ３１６までの工程と同様である。続いて、半導体基板の表面側を下側にして、この表面に支持基板を固着することにより、半導体基板を支持基板で固定する（Ｓ５１５）。その後、半導体基板の上側を向いた半導体基板の裏面を研削して半導体基板の厚さを薄くする（Ｓ５１６）。この研削工程によって、半導体基板の内部に多数の結晶欠陥が形成される。このことから、本実施の形態２では、裏面研削工程を実施した後、本発明の特徴であるマイクロ波アニールを実施する（Ｓ５１７）。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態２におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、４００℃以下という低温での結晶回復を実現することができる。
【０１３４】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板の上面側を向いている裏面に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、半導体基板の裏面にｐ＋型半導体領域を形成することができる。その後、半導体基板の裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜を形成する（Ｓ５１９）。そして、反射防止膜上に、フォトダイオードと平面視において重なるようにカラーフィルタを取り付け（Ｓ５２０）、最後に、カラーフィルタ上にオンチップレンズを取り付ける（Ｓ５２１）。以上のようにして、本実施の形態２におけるイメージセンサを製造することができる。
【０１３５】
なお、本実施の形態２では、裏面研削を実施した後にマイクロ波アニールを実施する例について説明したが、例えば、図４２に示すように、半導体基板の裏面にｐ＋型半導体領域を形成した後（ＯＰ１）に、本実施の形態２におけるマイクロ波アニールを実施してもよい。具体的に、半導体基板の裏面にｐ＋型半導体領域を形成した後に、本実施の形態２におけるマイクロ波アニールを実施する利点は、以下の示す点である。すなわち、ｐ＋型半導体領域は、イオン注入法を使用することにより、半導体基板の裏面に形成される。したがって、半導体基板の裏面にｐ＋型半導体領域を形成する工程では、半導体基板にダメージを与えやすいイオン注入法が使用されるため、例えば、裏面研削を実施した直後にマイクロ波アニールを実施してしまうと、その後の半導体基板の裏面にｐ＋型半導体領域を形成する工程で形成された結晶欠陥を回復することができなくなる。しかし、半導体基板の裏面にｐ＋型半導体領域を形成する工程後に、本実施の形態２におけるマイクロ波アニールを実施すれば、ｐ＋型半導体領域を形成する際に形成される結晶欠陥も回復することができるのである。このため、完成したイメージセンサに残存する結晶欠陥をさらに低減することができるため、結晶欠陥に起因する暗電流の増加を充分に抑制することができ、これによって、イメージセンサの性能向上を図ることができる。
【０１３６】
次に、断面図を使用して、本実施の形態２におけるイメージセンサの製造工程を詳細に説明する。図２３〜図２６までの工程は、前記実施の形態１におけるイメージセンサの製造工程と同様の構成をしているため、その後の工程について説明する。
【０１３７】
図４３に示すように、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、この絶縁膜をパターニングする。これにより、絶縁膜からなるキャップ絶縁膜ＣＡＰを形成する。
【０１３８】
その後、図４４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、転送用トランジスタのゲート電極Ｇに整合した半導体基板１Ｓ内に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、転送用トランジスタのゲート電極Ｇに整合したｎ＋型半導体領域ＮＲを形成することができる。図示はしないが、同様に、周辺回路用トランジスタのゲート電極に整合した半導体基板１Ｓ内に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、ソース領域およびドレイン領域を形成する。その後、ｎ＋型半導体領域ＮＲに導入したｎ型不純物を活性化させるために、活性化アニールを行なう。具体的に、この活性化アニールは、例えば、約１０００℃程度のランプアニールを３０秒程度実施することにより行なわれる。
【０１３９】
次に、図４５に示すように、ｎ＋型半導体領域ＮＲの表面にシリサイド膜ＳＬを形成する。なお、シリサイド膜ＳＬは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成される。
【０１４０】
続いて、図４６に示すように、半導体基板１Ｓを覆うように層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳを原料とした酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。
【０１４１】
次に、図４７に示すように、フォトリソグラフィ技術およびドライエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。
【０１４２】
その後、図４８に示すように、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１４３】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１４４】
続いて、例えば、図４９に示すように、プラグＰＬＧを形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。以下、同様にして、層間絶縁膜ＩＬ３に配線Ｌ２を形成し、層間絶縁膜ＩＬ４に配線Ｌ３を形成することができる。さらに、配線Ｌ３の上層に配線を形成してもよいが、ここでの説明は省略する。
【０１４５】
次に、図５０に示すように、配線Ｌ３を形成した層間絶縁膜ＩＬ４の表面を下側に向け、この層間絶縁膜ＩＬ４の表面に、例えば、酸化シリコン膜からなる密着膜ＯＸＦを介して支持基板ＳＳを配置する。これにより、半導体基板１Ｓの裏面が上を向いた状態で支持基板ＳＳに固定される。そして、図５１に示すように、上を向いた半導体基板１Ｓの裏面を研削する。これにより、半導体基板１Ｓの厚さを薄くすることができる。このときの裏面研削工程によって、半導体基板１Ｓの内部に応力がかかるため、多数の結晶欠陥が形成される。
【０１４６】
そこで、本実施の形態２では、図５２に示すように、裏面研削工程を実施した後、本発明の特徴であるマイクロ波アニールを実施する。このマイクロ波アニールでは、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しており、シリコン結晶の格子振動を直接誘起するため、例えば、４００℃以下という低温においても、半導体基板の内部に形成されている結晶欠陥を回復させることができる。すなわち、本実施の形態２におけるマイクロ波アニールによれば、熱伝導を利用せずに、シリコン結晶の格子振動を直接誘起させるため、半導体基板の深さ方向に均一に加熱することができる結果、例えば、４００℃以下という低温での結晶回復を実現することができる。
【０１４７】
特に、本実施の形態２では、プラズマＣＶＤ法を使用したキャップ絶縁膜ＣＡＰの堆積工程、ドライエッチングを使用したキャップ絶縁膜ＣＡＰのパターニング工程、ドレイン領域を形成するためのイオン注入工程、シリサイド膜ＳＬを形成するシリサイド工程、プラズマＣＶＤ法を使用した層間絶縁膜ＩＬ１の堆積工程、配線工程、あるいは、裏面研削工程などの後にマイクロ波アニールを実施している。このため、これらの工程によって、半導体基板１Ｓ内に新たに形成される結晶欠陥を充分に回復することができる。
【０１４８】
また、本実施の形態２では、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を使用しているため、例えば、この周波数のマイクロ波は、酸化シリコン膜などの絶縁膜を透過し、かつ、アルミニウム膜や銅膜などの金属膜では反射される。したがって、この周波数のマイクロ波によれば、シリコン結晶でだけ共鳴吸収されるので、シリコン結晶においてだけ直接格子振動を誘起させことができる。言い換えれば、シリコン結晶から構成される半導体基板１Ｓだけを選択的に加熱することができる。このことから、本実施の形態２におけるマイクロ波アニールによれば、半導体基板１Ｓの表面に形成された構造（材質）の影響を受けにくく、低温でのアニールが可能となるとともに、シリコン結晶以外の絶縁膜や金属膜などは加熱されにくくなるため、絶縁膜や金属膜などに加わる熱負荷を低減することができる。
【０１４９】
このように、本実施の形態２におけるマイクロ波アニールによれば、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させる場合であっても、例えば、４００℃以下という低温でのアニールで実現可能となるため、半導体基板１Ｓの表面に形成されているデバイス（転送用トランジスタや周辺回路用トランジスタ）の特性変動も抑制することができる。具体的には、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域やシリサイド膜を形成した後に、マイクロ波アニールを施す場合であっても、上述したように、低温のアニールで半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させることができる。このため、転送用トランジスタのドレイン領域や周辺回路用トランジスタのソース領域およびドレイン領域を構成する不純物の拡散が生じて不純物プロファイルが変動することを抑制できるとともに、シリサイド膜を保護することができる。
【０１５０】
続いて、図５３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓの上面側を向いている裏面に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、半導体基板１Ｓの裏面にｐ＋型半導体領域ＰＲ２を形成することができる。その後、図４０に示すように、半導体基板１Ｓの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成する。そして、反射防止膜ＡＲＦ上に、フォトダイオードと平面視において重なるようにカラーフィルタＣＦを取り付け、最後に、カラーフィルタＣＦ上にオンチップレンズＯＬを取り付ける。以上のようにして、本実施の形態２におけるイメージセンサを製造することができる。
【０１５１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５２】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１５３】
１ａ〜１ｎ 走査線
１Ｓ 半導体基板
２ａ〜２ｎ 走査線
ＡＲＦ 反射防止膜
Ｃ１−１〜Ｃｎ−ｎ セル
ＣＡＰ キャップ絶縁膜
ＣＦ カラーフィルタ
ＣＮＴ コンタクトホール
ＤＦ 結晶欠陥
ＤＦＬ 欠陥準位
ｅ 電子
ＥＯＲ エンドオブレンジ
Ｇ ゲート電極
ＧＯＸ ゲート絶縁膜
Ｈ 水平走査回路
ｈ 正孔
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＳ イメージセンサ
Ｌ レンズ
Ｌ１ 配線
Ｌ２ 配線
Ｌ３ 配線
ＬＣＳ 素子分離領域
ＭＦ 金属膜
ＮＲ ｎ＋型半導体領域
ＮＷＬ ｎ型ウェル
ＯＬ オンチップレンズ
ＯＸＦ 密着膜
ＰＤ フォトダイオード
ＰＬＧ プラグ
ＰＲ ｐ＋型半導体領域
ＰＲ２ ｐ＋型半導体領域
ＰＷＬ ｐ型ウェル
Ｑ 転送用トランジスタ
ＲＣ 受光面
Ｒｐ 位置
ＳＢＦ シリサイドブロッキング膜
ＳＬ シリサイド膜
ＳＳ 支持基板
ＳＷ サイドウォール
Ｔｒ１ ＭＯＳトランジスタ
Ｔｒ２ 転送用トランジスタ
Ｖ 垂直走査回路
ＶＧ 逆方向電圧
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の半導体基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板内に、フォトダイオードの一部を構成する前記第１導電型とは反対の第２導電型である第１半導体領域を形成する工程と、
（ｃ）前記半導体基板上に、転送用トランジスタのゲート電極を形成する工程と、
（ｄ）前記第１半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第１導電型の第２半導体領域を形成する工程と、
（ｅ）前記第２半導体領域を覆う前記半導体基板の表面に反射防止膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程と、
（ｇ）前記（ｆ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（ｈ）工程で使用される前記マイクロ波の周波数は、シリコン結晶に共鳴吸収される周波数であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記マイクロ波の周波数は、５．８ＧＨｚであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記マイクロ波による前記半導体基板の加熱温度は、４００℃以下であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記マイクロ波のパワーは、２ｋＷ以上１０ｋＷ以下であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
前記マイクロ波による前記半導体基板の加熱時間は、５分以上３０分以下であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法であって、
前記（ｇ）工程後、前記（ｈ）工程前に、
（ｉ）前記層間絶縁膜を貫通して前記ドレイン領域に達するコンタクトホールを前記層間絶縁膜に形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記（ｉ）工程後、前記（ｈ）工程前に、
（ｊ）前記コンタクトホールに導体膜を埋め込むことによりプラグを形成する工程と、
（ｋ）前記プラグを形成した前記層間絶縁膜上に配線層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
前記（ｉ）工程後、前記（ｈ）工程前に、
（ｌ）前記コンタクトホールの底部から露出する前記ドレイン領域内に不純物を導入する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法であって、
前記（ｆ）工程後、前記（ｇ）工程前に、
前記ドレイン領域の表面にシリサイド膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１に記載の半導体装置の製造方法であって、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型であることを特徴とする半導体装置の製造方法。
【請求項１２】
（ａ）第１導電型の半導体基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板内に、フォトダイオードの一部を構成する前記第１導電型とは反対の第２導電型である第１半導体領域を形成する工程と、
（ｃ）前記半導体基板上に、転送用トランジスタのゲート電極を形成する工程と、
（ｄ）前記第１半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第１導電型の第２半導体領域を形成する工程と、
（ｅ）前記（ｃ）工程後または前記（ｄ）工程後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｇ）前記層間絶縁膜上に配線層を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板に支持基板を取り付ける工程と、
（ｉ）前記（ｈ）工程後、前記半導体基板の裏面を研削する工程と、
（ｊ）前記（ｉ）工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｊ）工程で使用される前記マイクロ波の周波数は、シリコン結晶に共鳴吸収される周波数であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法であって、
前記マイクロ波の周波数は、５．８ＧＨｚであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２に記載の半導体装置の製造方法であって、
前記マイクロ波による前記半導体基板の加熱温度は、４００℃以下であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２に記載の半導体装置の製造方法であって、
前記マイクロ波のパワーは、２ｋＷ以上１０ｋＷ以下であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２に記載の半導体装置の製造方法であって、
前記マイクロ波による前記半導体基板の加熱時間は、５分以上３０分以下であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｉ）工程後、前記（ｊ）工程前に、
（ｋ）前記半導体基板の裏面に、前記第２導電型であって、前記第１半導体領域よりも不純物濃度の高い第３半導体領域を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２に記載の半導体装置の製造方法であって、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型であることを特徴とする半導体装置の製造方法。
【請求項２０】
光を受光して電子を生成するフォトダイオードと、
前記フォトダイオードで生成された前記電子を転送する転送用トランジスタと、を有する固体撮像素子を含む半導体装置の製造方法であって、
（ａ）半導体基板に前記フォトダイオードおよび前記転送用トランジスタを形成する工程と、
（ｂ）前記フォトダイオードおよび前記転送用トランジスタを覆う前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１】
（ａ）第１導電型の半導体基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板内に、フォトダイオードの一部を構成する前記第１導電型とは反対の第２導電型である第１半導体領域を形成する工程と、
（ｃ）前記半導体基板上に、転送用トランジスタのゲート電極を形成する工程と、
（ｄ）前記第１半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第１導電型の第２半導体領域を形成する工程と、
（ｅ）前記第２半導体領域を覆う前記半導体基板の表面に反射防止膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程と、
（ｇ）前記（ｆ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（ｈ）工程で使用される前記マイクロ波の周波数は、シリコン結晶に共鳴吸収される周波数であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記マイクロ波の周波数は、５．８ＧＨｚであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記マイクロ波による前記半導体基板の加熱温度は、４００℃以下であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記マイクロ波のパワーは、２ｋＷ以上１０ｋＷ以下であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
前記マイクロ波による前記半導体基板の加熱時間は、５分以上３０分以下であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法であって、
前記（ｇ）工程後、前記（ｈ）工程前に、
（ｉ）前記層間絶縁膜を貫通して前記ドレイン領域に達するコンタクトホールを前記層間絶縁膜に形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記（ｉ）工程後、前記（ｈ）工程前に、
（ｊ）前記コンタクトホールに導体膜を埋め込むことによりプラグを形成する工程と、
（ｋ）前記プラグを形成した前記層間絶縁膜上に配線層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
前記（ｉ）工程後、前記（ｈ）工程前に、
（ｌ）前記コンタクトホールの底部から露出する前記ドレイン領域内に不純物を導入する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法であって、
前記（ｆ）工程後、前記（ｇ）工程前に、
前記ドレイン領域の表面にシリサイド膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１に記載の半導体装置の製造方法であって、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型であることを特徴とする半導体装置の製造方法。
【請求項１２】
（ａ）第１導電型の半導体基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板内に、フォトダイオードの一部を構成する前記第１導電型とは反対の第２導電型である第１半導体領域を形成する工程と、
（ｃ）前記半導体基板上に、転送用トランジスタのゲート電極を形成する工程と、
（ｄ）前記第１半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第１導電型の第２半導体領域を形成する工程と、
（ｅ）前記（ｃ）工程後または前記（ｄ）工程後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｇ）前記層間絶縁膜上に配線層を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板に支持基板を取り付ける工程と、
（ｉ）前記（ｈ）工程後、前記半導体基板の裏面を研削する工程と、
（ｊ）前記（ｉ）工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｊ）工程で使用される前記マイクロ波の周波数は、シリコン結晶に共鳴吸収される周波数であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法であって、
前記マイクロ波の周波数は、５．８ＧＨｚであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２に記載の半導体装置の製造方法であって、
前記マイクロ波による前記半導体基板の加熱温度は、４００℃以下であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２に記載の半導体装置の製造方法であって、
前記マイクロ波のパワーは、２ｋＷ以上１０ｋＷ以下であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２に記載の半導体装置の製造方法であって、
前記マイクロ波による前記半導体基板の加熱時間は、５分以上３０分以下であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｉ）工程後、前記（ｊ）工程前に、
（ｋ）前記半導体基板の裏面に、前記第２導電型であって、前記第１半導体領域よりも不純物濃度の高い第３半導体領域を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２に記載の半導体装置の製造方法であって、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型であることを特徴とする半導体装置の製造方法。
【請求項２０】
光を受光して電子を生成するフォトダイオードと、
前記フォトダイオードで生成された前記電子を転送する転送用トランジスタと、を有する固体撮像素子を含む半導体装置の製造方法であって、
（ａ）半導体基板に前記フォトダイオードおよび前記転送用トランジスタを形成する工程と、
（ｂ）前記フォトダイオードおよび前記転送用トランジスタを覆う前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶に対して直接格子振動を誘起することにより、前記半導体基板を加熱する工程と、を備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【公開番号】特開２０１３−５１３１７（Ｐ２０１３−５１３１７Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８８６４０（Ｐ２０１１−１８８６４０）
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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