半導体装置
【課題】絶縁ゲート型バイポーラトランジスタとダイオードとが一体化された半導体装置において、スイッチング速度を向上させることができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、ドリフト層１１、ベース層１７、複数の第１のトレンチ１２、複数のゲート電極１４、複数のエミッタ層１９、複数の第２のトレンチ１３、エミッタ電極１５、バッファ層２１、複数のコレクタ層２２、およびコレクタ電極２３、を具備する。複数の第１のトレンチ１２は、ベース層１７の上面において互いに平行かつ離間するように配置され、ベース層１７を貫通するように形成される。複数の第２のトレンチ１３のぞれぞれは、第１のトレンチ１２の間に配置され、ベース層１７を貫通しないように形成される。エミッタ電極１５は、複数の第２のトレンチ１３の内部を含むベース層１７の表面上に形成される。
【解決手段】実施形態に係る半導体装置１０は、ドリフト層１１、ベース層１７、複数の第１のトレンチ１２、複数のゲート電極１４、複数のエミッタ層１９、複数の第２のトレンチ１３、エミッタ電極１５、バッファ層２１、複数のコレクタ層２２、およびコレクタ電極２３、を具備する。複数の第１のトレンチ１２は、ベース層１７の上面において互いに平行かつ離間するように配置され、ベース層１７を貫通するように形成される。複数の第２のトレンチ１３のぞれぞれは、第１のトレンチ１２の間に配置され、ベース層１７を貫通しないように形成される。エミッタ電極１５は、複数の第２のトレンチ１３の内部を含むベース層１７の表面上に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、絶縁ゲート型バイポーラトランジスタとダイオードとが一体化された半導体装置に関する。
【背景技術】
【０００２】
一般に、ＩＨ調理器やインバータシステム等において、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と称する）と、これに並列に接続するダイオードと、を具備する半導体装置が用いられる。
【０００３】
近年、この種の装置のチップコストを抑えるために、ＩＧＢＴにダイオードを内蔵した逆導通ＩＧＢＴ（以下、ＲＣ−ＩＧＢＴと称する）が注目されている。ＲＣ−ＩＧＢＴとは、下面側のＰ＋型不純物層を部分的に形成し、Ｐベース層／Ｎドリフト層／Ｎバッファ層をダイオードとして積極的に用いるものである。これにより、ＩＧＢＴに並列に接続されたダイオードを省略することができるため、低コスト化が可能となる。
【０００４】
しかしながら、一般にＩＧＢＴは、ゲート閾値電圧を所望の値に保つために、Ｐベース層の不純物濃度を高濃度（例えば１０１７ｃｍ−３オーダー）にする必要がある。このようにＰベース層が高濃度である場合、Ｐベース上に設けられたエミッタ電極からＰベース層に供給すべき正孔の量が多いため、ＲＣ−ＩＧＢＴに内蔵されたダイオードのスイッチング速度が遅くなる問題がある。この結果、ＲＣ−ＩＧＢＴを、例えばＨＥＶ用インバータ等のハードスイッチング素子として使用することが困難になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１７１３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、絶縁ゲート型バイポーラトランジスタとダイオードとが一体化された半導体装置において、スイッチング速度を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、第１の半導体層、第２の半導体層、複数の第１のトレンチ、第１の電極、複数の第３の半導体層、第２のトレンチ、第２の電極、第４の不純物層、複数の第５の不純物層、および第３の電極、を具備する。前記第１の半導体層は、第１導電型の半導体基板からなる。前記第２の半導体層は、第２の導電型であって、前記第１の半導体層の上面に形成される。前記複数の第１のトレンチは、互いに平行かつ離間するように配置され、前記第２の半導体層を貫通するように形成される。前記第１の電極は、前記複数の第１のトレンチの内部のそれぞれに、第１の絶縁膜を介して形成される。前記複数の第３の半導体層は、それぞれ第１導電型であって、複数の前記第１の電極のそれぞれに、前記第１の絶縁膜を介して接するように配置され、前記第２の半導体層の上面に形成される。前記第２のトレンチは、前記複数の第１のトレンチの間にそれぞれ配置されるように複数有し、それぞれが、前記第２の半導体層を貫通しないように形成される。前記第２の電極は、複数の前記第２のトレンチの内部を含む前記第２の半導体層の上面上に、前記第１の電極と絶縁されるように形成される。前記第４の不純物層は、第１導電型であって、前記第１の半導体層の下面に形成される。前記複数の第５の不純物層は、第２の導電型であって、前記第４の不純物層の下面に選択的に形成される。前記第３の電極は、前記複数の第５の不純物層を含む前記第４の不純物層の下面上に形成される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す概略上面図である。
【図２】図１の一点鎖線Ｘ−Ｘ´に沿った装置中央部の断面図である。
【図３】図１の一点鎖線Ｙ−Ｙ´に沿った装置終端部の断面図である。
【図４】第１の実施形態に係る半導体装置の中央部の断面図であって、ＩＧＢＴのオン時における正孔および電子の動きを説明するための説明図である。
【図５】第１の実施形態に係る半導体装置の終端部の断面図であって、ＩＧＢＴのオン時における正孔および電子の動きを説明するための説明図である。
【図６】第１の実施形態に係る半導体装置の中央部の断面図であって、ＩＧＢＴのオフ時における正孔および電子の動きを説明するための説明図である。
【図７】第１の実施形態に係る半導体装置の終端部の断面図であって、ＩＧＢＴのオフ時における正孔および電子の動きを説明するための説明図である。
【図８】第２のトレンチの底部と、ベース層およびドリフト層の接合面と、の間におけるベース層の不純物総量を低下させた第１の実施形態に係る半導体装置であって、ＩＧＢＴのオフ時における半導体装置を示す、図２に相当する断面図である。
【図９】第２のトレンチの底部と、ベース層およびドリフト層の接合面と、の間におけるベース層の不純物総量を増加させた半導体装置１０であって、ＩＧＢＴのオフ時における半導体装置１０を示す、図２に相当する断面図である。
【図１０】第２の実施形態に係る半導体装置の終端部を示す図であって、図３に相当する断面図である。
【図１１】第３の実施形態に係る半導体装置の中央部を示す図であって、図２に相当する断面図である。
【図１２】第４の実施形態に係る半導体装置の終端部を示す図であって、図３に相当する断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態に係る半導体装置について、図面を参照して説明する。なお、以下に説明する半導体装置は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と称する）とダイオードとが一体的に形成された逆導通ＩＧＢＴ（以下、ＲＣ−ＩＧＢＴと称する）である。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す概略上面図である。図１は、図面の煩雑化を避けるため、エミッタ電極、およびゲート電極を覆うゲート絶縁膜は省略している。
【００１１】
図１に示す半導体装置１０において、第１の半導体層である例えばシリコンからなるｎ−型の半導体基板１１には、複数の第１のトレンチ１２が形成されている。複数の第１のトレンチ１２は、半導体基板１１の上面においてそれぞれ帯状のパターンであって、互いに平行かつ互いに離間するように形成されている。
【００１２】
また、半導体基板１１には、複数の第２のトレンチ１３が形成されている。複数の第２のトレンチ１３は、半導体基板１１の上面においてそれぞれ帯状のパターンであって、互いに平行かつ互いに離間するように形成されている。第２のトレンチ１３は、半導体基板１１の上面における第２のトレンチ１３のパターンが、半導体基板１１の上面における第１のトレンチ１２のパターンの間に、これらのパターンに接しないように形成されている。
【００１３】
なお、第２のトレンチ１３は、図示するように第１のトレンチ１２間の全てに形成されることが好ましいが、任意の第１のトレンチ１２間に選択的に形成されてもよい。
【００１４】
図２は、図１の一点鎖線Ｘ−Ｘ´に沿った装置中央部の断面図である。また、図３は、図１の一点鎖線Ｙ−Ｙ´に沿った装置終端部の断面図である。図２、図３に示すｎ−型の半導体基板１１は、いわゆるドリフト層１１である。このドリフト層１１の上面の所定領域には、第２の半導体層として、ｐ型の不純物層であるベース層１７が形成されている。ベース層１７は、図３に示すように、後述するガードリング層１６の内側に、ガードリング層１６より浅く形成されている。
【００１５】
ここで、上述の第１のトレンチ１２は、その深さ方向においてベース層１７を貫通し、ドリフト層１１に達するように形成されている。また、第２のトレンチ１３は、その深さ方向においてベース層１７を貫通しないように形成されている。
【００１６】
第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂは、Ｑｂ＞εｓＥｃ／ｑ＝１．３１Ｅ１２ｃｍ−２とすることが好ましい。εｓはＳｉの誘電率、Ｅｃは臨界電界、ｑは素電荷である。不純物総量Ｑｂを１．３１Ｅ１２ｃｍ−２より多くすることにより、ＩＧＢＴのオフ時に、ベース層１７が完全空乏化することを抑制することができる。従って、半導体装置１０の耐圧の低下を抑制することができる。この理由については、後述する。
【００１７】
各第１のトレンチ１２内には、第１の絶縁膜であるゲート絶縁膜１８を介して、第１の電極であるゲート電極１４が形成されている。このゲート電極１４は、例えばポリシリコンからなる。なお、ゲート絶縁膜１８はゲート電極１４の上面も覆っており、第１のトレンチ１２内は、ゲート絶縁膜１８を含むゲート電極１４によって満たされている。
【００１８】
ベース層１７の上面には、複数の第３の半導体層として、複数のｎ＋型のエミッタ層１９が形成されている。複数のエミッタ層１９は、ゲート絶縁膜１８を介してゲート電極１４を挟むように配置される。
【００１９】
図１に示すように、エミッタ層１９は、ゲート電極１４に沿って、ゲート電極１４の側面にゲート絶縁膜１８を介して接するように形成されている。各エミッタ層１９は、それぞれのエミッタ層１９の上面が、ベース層１７の上面において、ゲート電極１４の帯状パターンにゲート絶縁膜１８を介して接する帯状パターンとなるように形成されている。
【００２０】
なお、図示は省略するが、エミッタ層１９は、ゲート電極１４に沿って、選択的に形成されていてもよい。すなわち、エミッタ層１９は、ゲート電極１４に沿って、複数に分割形成されていてもよい。
【００２１】
また、ドリフト層１１の下面には、第４の半導体層として、ｎ＋型の高濃度不純物層であるバッファ層２１が一様に形成されている。さらに、このバッファ層２１の下面には、第５の半導体層として、ｐ型の高濃度不純物層であるコレクタ層２２が選択的に形成されている。コレクタ層２２は、バッファ層２１の下面において、第１のトレンチ１２間の下方、および第１のトレンチ１２と後述するガードリング層１６との間を含むガードリング層１６の下方に形成されている。従って、バッファ層２１の下面において露出するコレクタ層２２は、第１、第２のトレンチ１１、１２、ゲート電極１４、若しくはエミッタ層１９に対して平行になるように形成された帯状パターンとなる。
【００２２】
なお、コレクタ層２２は、バッファ層２１の下面に選択的に形成されていればよく、必ずしも上述した位置に、上述のように帯状パターンとなるように形成される必要はない。
【００２３】
また、図３に示すように、ドリフト層１１の上面には、第６の半導体層として、ｐ＋型の不純物層であるガードリング層１６が形成されている。図１に示すように、ガードリング層１６は、複数の第１のトレンチ１２および複数の第２のトレンチ１３を囲うように、環状に形成されている。
【００２４】
図２に示すように、ベース層１７およびガードリング層１６（図３）が形成されたドリフト層１１の上面上には、複数の第２のトレンチ１３内を埋めるように、第２の電極であるエミッタ電極１５が形成されている。このエミッタ電極１５は例えば金属製であって、ゲート電極１４の上面に形成されたゲート絶縁膜１８によって、ゲート電極１４と絶縁されるように形成されている。なお、図３に示すように、エミッタ電極１５の端部は、ガードリング層１６の外部にはみ出すように、ドリフト層１１の上面上に形成されている。
【００２５】
ベース層１７の上面上のうち、ガードリング層１６の外部には絶縁膜２０が形成されており、エミッタ電極１５の端部は、この絶縁膜２０を介してドリフト層１１の上面上に形成されている。
【００２６】
コレクタ層２２を含むバッファ層２１の下面上には、第３の電極として、厚みが一様な板状のコレクタ電極２３が形成されている。このコレクタ電極２３は例えば金属製である。
【００２７】
以下に、この半導体装置１０の動作について、装置がＩＧＢＴとして動作する場合と、ダイオードとして動作する場合と、に分けて説明する。
【００２８】
図４および図５は、ＩＧＢＴのオン時における正孔および電子の動きを説明するための説明図である。図４は装置中央部における正孔および電子の動きを示し、図５は、装置終端部における正孔および電子の動きを示す。
【００２９】
図４に示すように、半導体装置１０の中央部において、コレクタ電極２３−エミッタ電極１５間にバイアスＶを印加した状態でゲート電極１４に電圧を印加すると、ゲート電極１４の側面の周囲のベース層１７にチャネルが形成され、エミッタ層１９からドリフト層１１に電子ｅが流入する。これと同時に、コレクタ層２２からは正孔ｈが、ドリフト層１１に流入する。すなわち、コレクタ電極２３からエミッタ電極１５方向に電流が流れ、ＩＧＢＴとして動作する。
【００３０】
この半導体装置１０の動作は、図５に示すように、半導体装置１０の終端部においても同様に、エミッタ層１９からドリフト層１１に電子ｅが流入し、コレクタ層２２からドリフト層１１に正孔ｈが流入する。すなわち、コレクタ電極２３からエミッタ電極１５方向に電流が流れ、ＩＧＢＴとして動作する。
【００３１】
図６および図７は、ＩＧＢＴのオフ時における正孔および電子の動きを説明するための説明図である。図６は装置中央部における正孔および電子の動きを示し、図７は、装置終端部における正孔および電子の動きを示す。
【００３２】
ＩＧＢＴがオンの状態からゲート電極１４に電圧を印加しない状態にすると、図６に示すように、半導体装置１０に接続されたモーター等（図示せず）の起電力によりコレクタ電極２３−エミッタ電極１５間にバイアス−Ｖ´が印加される。これにより、ベース層１７からドリフト層１１に正孔ｈが流入し、バッファ層２１からドリフト層１１に電子ｅが流入する。すなわち、エミッタ電極１５からコレクタ電極２３方向に電流が流れ、逆導通用ダイオードとして動作する。
【００３３】
この半導体装置１０の動作は、図７に示すように、半導体装置１０の終端部においても同様に、ガードリング層１６からドリフト層１１に正孔ｈが流入し、バッファ層２１からドリフト層１１に電子ｅが流入する。すなわち、エミッタ電極１５からコレクタ電極２３方向に電流が流れ、逆導通用ダイオードとして動作する。
【００３４】
半導体装置１０は、以上に示すように、ゲート電圧１４を操作することにより、ＩＧＢＴまたは逆導通用ダイオードとして動作させることができる。
【００３５】
以上に説明した第１の実施形態に係る半導体装置１０によれば、第２のトレンチ１３を設け、このトレンチ１３の内部にエミッタ電極１５を形成している。従って、エミッタ電極１５からベース層１７およびドリフト層１１の接合面Ｓまでの距離を部分的に短くすることができる。従って、ベース層１７の不純物濃度を所望の高濃度に保ったまま、エミッタ電極１５と接合面Ｓとの間のベース層１７に含まれる不純物総量を少なくすることができる。この結果、エミッタ電極１５からベース層１７に供給する必要がある正孔の量を低減することができるため、ゲート閾値電圧を所望の値に保ったまま、スイッチング速度が速い半導体装置を提供することができる。
【００３６】
また、第１の実施形態に係る半導体装置１０によれば、エミッタ電極１５から接合面Ｓまでの距離が従来の半導体装置より部分的に短いため、ベース層１７の抵抗を小さくすることができる。従って、ＩＧＢＴのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。
【００３７】
すなわち、半導体装置１０は、ｐ＋型のコレクタ層２２、ｎ＋型のバッファ層２１およびｎ−型のドリフト層１１、ｐ型のベース層１７、ｎ−型のエミッタ層１９によってサイリスタを構成する。コレクタ電極２３−エミッタ電極１５間にサージ電圧等の高電圧が印加されると、その高電圧のほとんどは、ｎ−型のドリフト層１１とｐ型のベース層１７との境界部分に形成される空乏層に印加される。空乏層に高電圧が印加されると、空乏層内において電子雪崩が生じる。この電子雪崩に起因してコレクタ電極２３からエミッタ電極１５方向に向かって大電流が流れ続け、半導体装置１０はラッチアップ状態になる。ラッチアップは、上述のようにｎ−型のドリフト層１１とｐ型のベース層１７との境界部分に形成される空乏層において発生する電子雪崩に起因するが、この電子雪崩は、空乏層幅が広いほど生じやすい。空乏層幅は、ｐ型のベース層１７若しくはｎ−型のドリフト層の不純物濃度が低いほど、すなわち、ｐ型のベース層１７若しくはｎ−型のドリフト層１１の抵抗が高いほど、広がりやすい。本実施形態に係る半導体装置１０によれば、ｐ型のベース層１７の抵抗を小さくすることができるため、ｎ−型のドリフト層とｐ型のベース層１７との境界部分に形成される空乏層において電子雪崩が発生し難い。従って、ラッチアップは生じにくく、ラッチアップ耐量は高くなる。
【００３８】
なお、本実施形態に係る半導体装置１０において、上述したように、第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量ＱｂをＱｂ＞εｓＥｃ／ｑ＝１．３１Ｅ１２ｃｍ−２とすることにより、ＩＧＢＴのオフ時に、ベース層１７が完全空乏化することを抑制することができ、半導体装置１０の耐圧の低下を抑制することができる。この理由について、図８および図９を参照して説明する。図８は、第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂを低下させた半導体装置１０であって、ＩＧＢＴのオフ時における半導体装置１０を示す断面図である。また、図９は、第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂを増加させた半導体装置１０であって、ＩＧＢＴのオフ時における半導体装置１０を示す断面図である。
【００３９】
仮に第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂを低下させると、これに伴ってベース層１７の不純物濃度が低下するため、ＩＧＢＴのオフ時にエミッタ層１９とベース層１７との境界部分に形成される空乏層は、広がりやすくなる。図８に示すように、空乏層Ｄ´が広がりベース層１７が完全空乏化した場合、すなわち、エミッタ層１９とベース層１７との境界部分に形成される空乏層Ｄ´がベース層１７全体に広がった場合、空乏層Ｄ´の幅Ｗ´が広いため、この空乏層Ｄ´に小さな電圧を印加しただけであっても電子雪崩が生じ、エミッタ層１９とベース層１７とが常に導通状態になる。従って、ベース層１７の不純物総量Ｑｂを低下させ、ベース層１７を完全空乏化させると、エミッタ電極１５とコレクタ電極２３との間に印加することができる電圧値は低くなる。すなわち、半導体装置１０の耐圧は低くなる。
【００４０】
これに対して、第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂを増加させると、これに伴ってベース層１７の不純物濃度が増加するため、ＩＧＢＴのオフ時にエミッタ層１９とベース層１７との境界部分に形成される空乏層は、広がり難くなる。図９に示すように、空乏層Ｄが広がらずベース層１７が完全空乏化しなかった場合、すなわち、空乏層Ｄの幅Ｗは狭いため、この空乏層Ｄにおいて電子雪崩は生じにくく、エミッタ層１９とベース層１７との境界部分に形成される空乏層Ｄに大きな電圧を印加しても、電子雪崩は生じにくい。従って、ベース層１７の不純物総量Ｑｂを増加させ、ベース層１７が完全空乏化することを抑制すると、エミッタ電極１５とコレクタ電極２３との間に印加することができる電圧値の低下は抑制される。すなわち、半導体装置１０の耐圧の低下は抑制される。
【００４１】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置の終端部の一部を拡大して示す断面図である。第２の実施形態に係る半導体装置３０の終端部は、ガードリング層１６に第３のトレンチ３１が形成されている点において、第１の実施形態に係る半導体装置１０と異なる。以下に、第１の実施形態に係る半導体装置１０と異なる点について説明する。なお、第２の実施形態に係る半導体装置３０の中央部は、図２に示される第１の実施形態に係る半導体装置１０と同様の構成である。
【００４２】
図１０に示すように、第２の実施形態に係る半導体装置３０の終端部において、ガードリング層１６には、第３のトレンチ３１が形成されている。この第３のトレンチ３１は、ガードリング層１６の上面において帯状パターンとなるように形成されており、この帯状パターンが、第２のトレンチ１３の帯状パターンに対して平行になるように形成されている。さらに第３のトレンチ３１は、その深さ方向においてガードリング層１６を貫通しないように形成されている。
【００４３】
また、エミッタ電極３２は、第２のトレンチ１３の内部、および第３のトレンチ３１の内部を埋めるように、ドリフト層１１の上面上に形成されている。
【００４４】
このように構成した半導体装置３０は、第１の実施形態に係る半導体装置１０と同様にダイオードあるいはＩＧＢＴとして動作する。
【００４５】
以上に説明した第２の実施形態に係る半導体装置３０であっても、中央部の構成は第１の実施形態に係る半導体装置１０と同様の構成であるため、第１の実施形態に係る半導体装置１０と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつＩＧＢＴのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。
【００４６】
さらに、第２の実施形態に係る半導体装置３０によれば、ガードリング層１６に第３のトレンチ３１が形成されており、このトレンチ３１の内部にエミッタ電極３２が形成されているため、エミッタ電極３２から、ガードリング層１６およびドリフト層１１の接合面Ｓ´までの距離を短くすることができる。この結果、エミッタ電極１５からガードリング層１６に供給する必要がある正孔の量を低減することができるため、さらにスイッチング速度が速い半導体装置を提供することができる。
【００４７】
（第３の実施形態）
図１１は、第３の実施形態に係る半導体装置の中央部の一部を拡大して示す断面図である。第３の実施形態に係る半導体装置４０の中央部は、第２のトレンチ１３の内側面に第２の絶縁膜４１が形成されている点において、第１の実施形態に係る半導体装置１０と異なる。以下に、第１の実施形態に係る半導体装置１０と異なる点について説明する。なお、第３の実施形態に係る半導体装置４０の終端部は、図３に示される第１の実施形態に係る半導体装置１０と同様の構成である。
【００４８】
図１１に示すように、第３の実施形態に係る半導体装置３０において、第１のトレンチ１２の間に形成された第２のトレンチ１３の内側面には、第２の絶縁膜４１が形成されている。なお、第２の絶縁膜４１は、第２のトレンチ１３の底面には形成されない。
【００４９】
また、エミッタ電極４２は、第２の絶縁膜４１が形成された第２のトレンチ１３の内部に形成されている。
【００５０】
このように構成した半導体装置４０は、第１の実施形態に係る半導体装置１０と同様にダイオードあるいはＩＧＢＴとして動作する。
【００５１】
以上に説明した第３の実施形態に係る半導体装置４０であっても、ベース層１７に第２のトレンチ１３が形成されており、このトレンチ１３内にエミッタ電極４２が形成されているため、第１の実施形態に係る半導体装置１０と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつＩＧＢＴのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。
【００５２】
さらに、第３の実施形態に係る半導体装置４０によれば、第２のトレンチ１３の内側面に第２の絶縁膜４１が形成されているため、エミッタ電極４２が、正孔を、第２のトレンチ１３の側面からベース層１７に供給することを抑制することができる。従って、第３の実施形態に係る半導体装置４０は、第１の実施形態に係る半導体装置１０と比較して、エミッタ電極４２から、エミッタ電極４２と、ベース層１７およびドリフト層１１の接合面Ｓと、の間のベース層１７に、効率良く正孔を供給することができる。従って、よりスイッチング速度が速い半導体装置を提供することができる。
【００５３】
（第４の実施形態）
図１２は、第４の実施形態に係る半導体装置の終端部の一部を拡大して示す断面図である。第４の実施形態に係る半導体装置５０の終端部は、ガードリング層１６に第３のトレンチ３１が形成されており、この第３のトレンチ３１の内側面に、第３の絶縁膜５１が形成されている点において、第１の実施形態に係る半導体装置１０と異なる。以下に、第１の実施形態に係る半導体装置１０と異なる点について説明する。なお、第４の実施形態に係る半導体装置５０の中央部は、図２に示される第１の実施形態に係る半導体装置１０と同様の構成である。
【００５４】
図１２に示すように、第４の実施形態に係る半導体装置５０において、ガードリング層１６には、第３のトレンチ３１が形成されている。この第３のトレンチ３１は、ガードリング層１６の上面において帯状パターンとなるように形成されており、この帯状パターンが、第２のトレンチ１３の帯状パターンに対して平行になるように形成されている。さらに第３のトレンチ３１は、その深さ方向においてガードリング層１６を貫通しないように形成されている。
【００５５】
そして、第３のトレンチ３１の内側面には、第３の絶縁膜５１が形成されている。なお、第３の絶縁膜５１は、第３のトレンチ３１の底面には形成されない。
【００５６】
また、エミッタ電極５２は、第３の絶縁膜５１が形成された第３のトレンチ３１の内部を埋めるように、ドリフト層１１の上面上に形成されている。
【００５７】
このように構成した半導体装置５０は、第１の実施形態に係る半導体装置１０と同様にダイオードあるいはＩＧＢＴとして動作する。
【００５８】
以上に説明した第４の実施形態に係る半導体装置５０であっても、中央部の構成は第１の実施形態に係る半導体装置１０と同様の構成であるため、第１の実施形態に係る半導体装置１０と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつＩＧＢＴのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。
【００５９】
また、第４の実施形態に係る半導体装置５０であっても、ガードリング層１６に第３のトレンチ３１が形成されており、このトレンチ３１内を埋めるようにエミッタ電極５２が形成されているため、第２の実施形態に係る半導体装置３０と同様に、よりスイッチング速度が速い半導体装置を提供することができる。
【００６０】
さらに、第４の実施形態に係る半導体装置５０によれば、第３のトレンチ３１の内側面に第３の絶縁膜５１が形成されているため、エミッタ電極５２が、正孔を、第３のトレンチ３１の側面からガードリング層１６に供給することを抑制することができる。従って、第４の実施形態に係る半導体装置５０は、第２の実施形態に係る半導体装置３０と比較して、エミッタ電極５２から、エミッタ電極５２と、ガードリング層１６およびドリフト層１１の接合面Ｓ´と、の間のガードリング層１６に、効率良く正孔を供給することができる。従って、よりスイッチング速度が速い半導体装置を提供することができる。
【００６１】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６２】
例えば、第４の実施形態に係る半導体装置５０に形成した第３のトレンチ３１、および第３の絶縁膜５１を、第３の実施形態に係る半導体装置４０に対して適用してもよい。この場合、第３の実施形態に係る半導体装置４０よりさらにスイッチング速度が速い半導体装置を提供することができる。
【符号の説明】
【００６３】
１０、３０、４０、５０・・・半導体装置
１１・・・半導体基板（ドリフト層）
１２・・・第１のトレンチ
１３、３１・・・第２のトレンチ
１４・・・ゲート電極
１５、３２、４２、５２・・・エミッタ電極
１６・・・ガードリング層
１７・・・ベース層
１８・・・ゲート絶縁膜（第１の絶縁膜）
１９・・・エミッタ層
２０・・・絶縁膜
２１・・・ｎ＋高濃度不純物層（バッファ層）
２２・・・ｐ＋高濃度不純物層（コレクタ層）
２３・・・コレクタ電極
３１・・・第３のトレンチ
４１・・・第２の絶縁膜
５１・・・第３の絶縁膜
【技術分野】
【０００１】
本発明の実施形態は、絶縁ゲート型バイポーラトランジスタとダイオードとが一体化された半導体装置に関する。
【背景技術】
【０００２】
一般に、ＩＨ調理器やインバータシステム等において、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と称する）と、これに並列に接続するダイオードと、を具備する半導体装置が用いられる。
【０００３】
近年、この種の装置のチップコストを抑えるために、ＩＧＢＴにダイオードを内蔵した逆導通ＩＧＢＴ（以下、ＲＣ−ＩＧＢＴと称する）が注目されている。ＲＣ−ＩＧＢＴとは、下面側のＰ＋型不純物層を部分的に形成し、Ｐベース層／Ｎドリフト層／Ｎバッファ層をダイオードとして積極的に用いるものである。これにより、ＩＧＢＴに並列に接続されたダイオードを省略することができるため、低コスト化が可能となる。
【０００４】
しかしながら、一般にＩＧＢＴは、ゲート閾値電圧を所望の値に保つために、Ｐベース層の不純物濃度を高濃度（例えば１０１７ｃｍ−３オーダー）にする必要がある。このようにＰベース層が高濃度である場合、Ｐベース上に設けられたエミッタ電極からＰベース層に供給すべき正孔の量が多いため、ＲＣ−ＩＧＢＴに内蔵されたダイオードのスイッチング速度が遅くなる問題がある。この結果、ＲＣ−ＩＧＢＴを、例えばＨＥＶ用インバータ等のハードスイッチング素子として使用することが困難になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１７１３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、絶縁ゲート型バイポーラトランジスタとダイオードとが一体化された半導体装置において、スイッチング速度を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、第１の半導体層、第２の半導体層、複数の第１のトレンチ、第１の電極、複数の第３の半導体層、第２のトレンチ、第２の電極、第４の不純物層、複数の第５の不純物層、および第３の電極、を具備する。前記第１の半導体層は、第１導電型の半導体基板からなる。前記第２の半導体層は、第２の導電型であって、前記第１の半導体層の上面に形成される。前記複数の第１のトレンチは、互いに平行かつ離間するように配置され、前記第２の半導体層を貫通するように形成される。前記第１の電極は、前記複数の第１のトレンチの内部のそれぞれに、第１の絶縁膜を介して形成される。前記複数の第３の半導体層は、それぞれ第１導電型であって、複数の前記第１の電極のそれぞれに、前記第１の絶縁膜を介して接するように配置され、前記第２の半導体層の上面に形成される。前記第２のトレンチは、前記複数の第１のトレンチの間にそれぞれ配置されるように複数有し、それぞれが、前記第２の半導体層を貫通しないように形成される。前記第２の電極は、複数の前記第２のトレンチの内部を含む前記第２の半導体層の上面上に、前記第１の電極と絶縁されるように形成される。前記第４の不純物層は、第１導電型であって、前記第１の半導体層の下面に形成される。前記複数の第５の不純物層は、第２の導電型であって、前記第４の不純物層の下面に選択的に形成される。前記第３の電極は、前記複数の第５の不純物層を含む前記第４の不純物層の下面上に形成される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す概略上面図である。
【図２】図１の一点鎖線Ｘ−Ｘ´に沿った装置中央部の断面図である。
【図３】図１の一点鎖線Ｙ−Ｙ´に沿った装置終端部の断面図である。
【図４】第１の実施形態に係る半導体装置の中央部の断面図であって、ＩＧＢＴのオン時における正孔および電子の動きを説明するための説明図である。
【図５】第１の実施形態に係る半導体装置の終端部の断面図であって、ＩＧＢＴのオン時における正孔および電子の動きを説明するための説明図である。
【図６】第１の実施形態に係る半導体装置の中央部の断面図であって、ＩＧＢＴのオフ時における正孔および電子の動きを説明するための説明図である。
【図７】第１の実施形態に係る半導体装置の終端部の断面図であって、ＩＧＢＴのオフ時における正孔および電子の動きを説明するための説明図である。
【図８】第２のトレンチの底部と、ベース層およびドリフト層の接合面と、の間におけるベース層の不純物総量を低下させた第１の実施形態に係る半導体装置であって、ＩＧＢＴのオフ時における半導体装置を示す、図２に相当する断面図である。
【図９】第２のトレンチの底部と、ベース層およびドリフト層の接合面と、の間におけるベース層の不純物総量を増加させた半導体装置１０であって、ＩＧＢＴのオフ時における半導体装置１０を示す、図２に相当する断面図である。
【図１０】第２の実施形態に係る半導体装置の終端部を示す図であって、図３に相当する断面図である。
【図１１】第３の実施形態に係る半導体装置の中央部を示す図であって、図２に相当する断面図である。
【図１２】第４の実施形態に係る半導体装置の終端部を示す図であって、図３に相当する断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態に係る半導体装置について、図面を参照して説明する。なお、以下に説明する半導体装置は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と称する）とダイオードとが一体的に形成された逆導通ＩＧＢＴ（以下、ＲＣ−ＩＧＢＴと称する）である。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す概略上面図である。図１は、図面の煩雑化を避けるため、エミッタ電極、およびゲート電極を覆うゲート絶縁膜は省略している。
【００１１】
図１に示す半導体装置１０において、第１の半導体層である例えばシリコンからなるｎ−型の半導体基板１１には、複数の第１のトレンチ１２が形成されている。複数の第１のトレンチ１２は、半導体基板１１の上面においてそれぞれ帯状のパターンであって、互いに平行かつ互いに離間するように形成されている。
【００１２】
また、半導体基板１１には、複数の第２のトレンチ１３が形成されている。複数の第２のトレンチ１３は、半導体基板１１の上面においてそれぞれ帯状のパターンであって、互いに平行かつ互いに離間するように形成されている。第２のトレンチ１３は、半導体基板１１の上面における第２のトレンチ１３のパターンが、半導体基板１１の上面における第１のトレンチ１２のパターンの間に、これらのパターンに接しないように形成されている。
【００１３】
なお、第２のトレンチ１３は、図示するように第１のトレンチ１２間の全てに形成されることが好ましいが、任意の第１のトレンチ１２間に選択的に形成されてもよい。
【００１４】
図２は、図１の一点鎖線Ｘ−Ｘ´に沿った装置中央部の断面図である。また、図３は、図１の一点鎖線Ｙ−Ｙ´に沿った装置終端部の断面図である。図２、図３に示すｎ−型の半導体基板１１は、いわゆるドリフト層１１である。このドリフト層１１の上面の所定領域には、第２の半導体層として、ｐ型の不純物層であるベース層１７が形成されている。ベース層１７は、図３に示すように、後述するガードリング層１６の内側に、ガードリング層１６より浅く形成されている。
【００１５】
ここで、上述の第１のトレンチ１２は、その深さ方向においてベース層１７を貫通し、ドリフト層１１に達するように形成されている。また、第２のトレンチ１３は、その深さ方向においてベース層１７を貫通しないように形成されている。
【００１６】
第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂは、Ｑｂ＞εｓＥｃ／ｑ＝１．３１Ｅ１２ｃｍ−２とすることが好ましい。εｓはＳｉの誘電率、Ｅｃは臨界電界、ｑは素電荷である。不純物総量Ｑｂを１．３１Ｅ１２ｃｍ−２より多くすることにより、ＩＧＢＴのオフ時に、ベース層１７が完全空乏化することを抑制することができる。従って、半導体装置１０の耐圧の低下を抑制することができる。この理由については、後述する。
【００１７】
各第１のトレンチ１２内には、第１の絶縁膜であるゲート絶縁膜１８を介して、第１の電極であるゲート電極１４が形成されている。このゲート電極１４は、例えばポリシリコンからなる。なお、ゲート絶縁膜１８はゲート電極１４の上面も覆っており、第１のトレンチ１２内は、ゲート絶縁膜１８を含むゲート電極１４によって満たされている。
【００１８】
ベース層１７の上面には、複数の第３の半導体層として、複数のｎ＋型のエミッタ層１９が形成されている。複数のエミッタ層１９は、ゲート絶縁膜１８を介してゲート電極１４を挟むように配置される。
【００１９】
図１に示すように、エミッタ層１９は、ゲート電極１４に沿って、ゲート電極１４の側面にゲート絶縁膜１８を介して接するように形成されている。各エミッタ層１９は、それぞれのエミッタ層１９の上面が、ベース層１７の上面において、ゲート電極１４の帯状パターンにゲート絶縁膜１８を介して接する帯状パターンとなるように形成されている。
【００２０】
なお、図示は省略するが、エミッタ層１９は、ゲート電極１４に沿って、選択的に形成されていてもよい。すなわち、エミッタ層１９は、ゲート電極１４に沿って、複数に分割形成されていてもよい。
【００２１】
また、ドリフト層１１の下面には、第４の半導体層として、ｎ＋型の高濃度不純物層であるバッファ層２１が一様に形成されている。さらに、このバッファ層２１の下面には、第５の半導体層として、ｐ型の高濃度不純物層であるコレクタ層２２が選択的に形成されている。コレクタ層２２は、バッファ層２１の下面において、第１のトレンチ１２間の下方、および第１のトレンチ１２と後述するガードリング層１６との間を含むガードリング層１６の下方に形成されている。従って、バッファ層２１の下面において露出するコレクタ層２２は、第１、第２のトレンチ１１、１２、ゲート電極１４、若しくはエミッタ層１９に対して平行になるように形成された帯状パターンとなる。
【００２２】
なお、コレクタ層２２は、バッファ層２１の下面に選択的に形成されていればよく、必ずしも上述した位置に、上述のように帯状パターンとなるように形成される必要はない。
【００２３】
また、図３に示すように、ドリフト層１１の上面には、第６の半導体層として、ｐ＋型の不純物層であるガードリング層１６が形成されている。図１に示すように、ガードリング層１６は、複数の第１のトレンチ１２および複数の第２のトレンチ１３を囲うように、環状に形成されている。
【００２４】
図２に示すように、ベース層１７およびガードリング層１６（図３）が形成されたドリフト層１１の上面上には、複数の第２のトレンチ１３内を埋めるように、第２の電極であるエミッタ電極１５が形成されている。このエミッタ電極１５は例えば金属製であって、ゲート電極１４の上面に形成されたゲート絶縁膜１８によって、ゲート電極１４と絶縁されるように形成されている。なお、図３に示すように、エミッタ電極１５の端部は、ガードリング層１６の外部にはみ出すように、ドリフト層１１の上面上に形成されている。
【００２５】
ベース層１７の上面上のうち、ガードリング層１６の外部には絶縁膜２０が形成されており、エミッタ電極１５の端部は、この絶縁膜２０を介してドリフト層１１の上面上に形成されている。
【００２６】
コレクタ層２２を含むバッファ層２１の下面上には、第３の電極として、厚みが一様な板状のコレクタ電極２３が形成されている。このコレクタ電極２３は例えば金属製である。
【００２７】
以下に、この半導体装置１０の動作について、装置がＩＧＢＴとして動作する場合と、ダイオードとして動作する場合と、に分けて説明する。
【００２８】
図４および図５は、ＩＧＢＴのオン時における正孔および電子の動きを説明するための説明図である。図４は装置中央部における正孔および電子の動きを示し、図５は、装置終端部における正孔および電子の動きを示す。
【００２９】
図４に示すように、半導体装置１０の中央部において、コレクタ電極２３−エミッタ電極１５間にバイアスＶを印加した状態でゲート電極１４に電圧を印加すると、ゲート電極１４の側面の周囲のベース層１７にチャネルが形成され、エミッタ層１９からドリフト層１１に電子ｅが流入する。これと同時に、コレクタ層２２からは正孔ｈが、ドリフト層１１に流入する。すなわち、コレクタ電極２３からエミッタ電極１５方向に電流が流れ、ＩＧＢＴとして動作する。
【００３０】
この半導体装置１０の動作は、図５に示すように、半導体装置１０の終端部においても同様に、エミッタ層１９からドリフト層１１に電子ｅが流入し、コレクタ層２２からドリフト層１１に正孔ｈが流入する。すなわち、コレクタ電極２３からエミッタ電極１５方向に電流が流れ、ＩＧＢＴとして動作する。
【００３１】
図６および図７は、ＩＧＢＴのオフ時における正孔および電子の動きを説明するための説明図である。図６は装置中央部における正孔および電子の動きを示し、図７は、装置終端部における正孔および電子の動きを示す。
【００３２】
ＩＧＢＴがオンの状態からゲート電極１４に電圧を印加しない状態にすると、図６に示すように、半導体装置１０に接続されたモーター等（図示せず）の起電力によりコレクタ電極２３−エミッタ電極１５間にバイアス−Ｖ´が印加される。これにより、ベース層１７からドリフト層１１に正孔ｈが流入し、バッファ層２１からドリフト層１１に電子ｅが流入する。すなわち、エミッタ電極１５からコレクタ電極２３方向に電流が流れ、逆導通用ダイオードとして動作する。
【００３３】
この半導体装置１０の動作は、図７に示すように、半導体装置１０の終端部においても同様に、ガードリング層１６からドリフト層１１に正孔ｈが流入し、バッファ層２１からドリフト層１１に電子ｅが流入する。すなわち、エミッタ電極１５からコレクタ電極２３方向に電流が流れ、逆導通用ダイオードとして動作する。
【００３４】
半導体装置１０は、以上に示すように、ゲート電圧１４を操作することにより、ＩＧＢＴまたは逆導通用ダイオードとして動作させることができる。
【００３５】
以上に説明した第１の実施形態に係る半導体装置１０によれば、第２のトレンチ１３を設け、このトレンチ１３の内部にエミッタ電極１５を形成している。従って、エミッタ電極１５からベース層１７およびドリフト層１１の接合面Ｓまでの距離を部分的に短くすることができる。従って、ベース層１７の不純物濃度を所望の高濃度に保ったまま、エミッタ電極１５と接合面Ｓとの間のベース層１７に含まれる不純物総量を少なくすることができる。この結果、エミッタ電極１５からベース層１７に供給する必要がある正孔の量を低減することができるため、ゲート閾値電圧を所望の値に保ったまま、スイッチング速度が速い半導体装置を提供することができる。
【００３６】
また、第１の実施形態に係る半導体装置１０によれば、エミッタ電極１５から接合面Ｓまでの距離が従来の半導体装置より部分的に短いため、ベース層１７の抵抗を小さくすることができる。従って、ＩＧＢＴのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。
【００３７】
すなわち、半導体装置１０は、ｐ＋型のコレクタ層２２、ｎ＋型のバッファ層２１およびｎ−型のドリフト層１１、ｐ型のベース層１７、ｎ−型のエミッタ層１９によってサイリスタを構成する。コレクタ電極２３−エミッタ電極１５間にサージ電圧等の高電圧が印加されると、その高電圧のほとんどは、ｎ−型のドリフト層１１とｐ型のベース層１７との境界部分に形成される空乏層に印加される。空乏層に高電圧が印加されると、空乏層内において電子雪崩が生じる。この電子雪崩に起因してコレクタ電極２３からエミッタ電極１５方向に向かって大電流が流れ続け、半導体装置１０はラッチアップ状態になる。ラッチアップは、上述のようにｎ−型のドリフト層１１とｐ型のベース層１７との境界部分に形成される空乏層において発生する電子雪崩に起因するが、この電子雪崩は、空乏層幅が広いほど生じやすい。空乏層幅は、ｐ型のベース層１７若しくはｎ−型のドリフト層の不純物濃度が低いほど、すなわち、ｐ型のベース層１７若しくはｎ−型のドリフト層１１の抵抗が高いほど、広がりやすい。本実施形態に係る半導体装置１０によれば、ｐ型のベース層１７の抵抗を小さくすることができるため、ｎ−型のドリフト層とｐ型のベース層１７との境界部分に形成される空乏層において電子雪崩が発生し難い。従って、ラッチアップは生じにくく、ラッチアップ耐量は高くなる。
【００３８】
なお、本実施形態に係る半導体装置１０において、上述したように、第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量ＱｂをＱｂ＞εｓＥｃ／ｑ＝１．３１Ｅ１２ｃｍ−２とすることにより、ＩＧＢＴのオフ時に、ベース層１７が完全空乏化することを抑制することができ、半導体装置１０の耐圧の低下を抑制することができる。この理由について、図８および図９を参照して説明する。図８は、第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂを低下させた半導体装置１０であって、ＩＧＢＴのオフ時における半導体装置１０を示す断面図である。また、図９は、第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂを増加させた半導体装置１０であって、ＩＧＢＴのオフ時における半導体装置１０を示す断面図である。
【００３９】
仮に第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂを低下させると、これに伴ってベース層１７の不純物濃度が低下するため、ＩＧＢＴのオフ時にエミッタ層１９とベース層１７との境界部分に形成される空乏層は、広がりやすくなる。図８に示すように、空乏層Ｄ´が広がりベース層１７が完全空乏化した場合、すなわち、エミッタ層１９とベース層１７との境界部分に形成される空乏層Ｄ´がベース層１７全体に広がった場合、空乏層Ｄ´の幅Ｗ´が広いため、この空乏層Ｄ´に小さな電圧を印加しただけであっても電子雪崩が生じ、エミッタ層１９とベース層１７とが常に導通状態になる。従って、ベース層１７の不純物総量Ｑｂを低下させ、ベース層１７を完全空乏化させると、エミッタ電極１５とコレクタ電極２３との間に印加することができる電圧値は低くなる。すなわち、半導体装置１０の耐圧は低くなる。
【００４０】
これに対して、第２のトレンチ１３の底部と、ベース層１７およびドリフト層１１の接合面Ｓと、の間におけるベース層１７の不純物総量Ｑｂを増加させると、これに伴ってベース層１７の不純物濃度が増加するため、ＩＧＢＴのオフ時にエミッタ層１９とベース層１７との境界部分に形成される空乏層は、広がり難くなる。図９に示すように、空乏層Ｄが広がらずベース層１７が完全空乏化しなかった場合、すなわち、空乏層Ｄの幅Ｗは狭いため、この空乏層Ｄにおいて電子雪崩は生じにくく、エミッタ層１９とベース層１７との境界部分に形成される空乏層Ｄに大きな電圧を印加しても、電子雪崩は生じにくい。従って、ベース層１７の不純物総量Ｑｂを増加させ、ベース層１７が完全空乏化することを抑制すると、エミッタ電極１５とコレクタ電極２３との間に印加することができる電圧値の低下は抑制される。すなわち、半導体装置１０の耐圧の低下は抑制される。
【００４１】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置の終端部の一部を拡大して示す断面図である。第２の実施形態に係る半導体装置３０の終端部は、ガードリング層１６に第３のトレンチ３１が形成されている点において、第１の実施形態に係る半導体装置１０と異なる。以下に、第１の実施形態に係る半導体装置１０と異なる点について説明する。なお、第２の実施形態に係る半導体装置３０の中央部は、図２に示される第１の実施形態に係る半導体装置１０と同様の構成である。
【００４２】
図１０に示すように、第２の実施形態に係る半導体装置３０の終端部において、ガードリング層１６には、第３のトレンチ３１が形成されている。この第３のトレンチ３１は、ガードリング層１６の上面において帯状パターンとなるように形成されており、この帯状パターンが、第２のトレンチ１３の帯状パターンに対して平行になるように形成されている。さらに第３のトレンチ３１は、その深さ方向においてガードリング層１６を貫通しないように形成されている。
【００４３】
また、エミッタ電極３２は、第２のトレンチ１３の内部、および第３のトレンチ３１の内部を埋めるように、ドリフト層１１の上面上に形成されている。
【００４４】
このように構成した半導体装置３０は、第１の実施形態に係る半導体装置１０と同様にダイオードあるいはＩＧＢＴとして動作する。
【００４５】
以上に説明した第２の実施形態に係る半導体装置３０であっても、中央部の構成は第１の実施形態に係る半導体装置１０と同様の構成であるため、第１の実施形態に係る半導体装置１０と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつＩＧＢＴのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。
【００４６】
さらに、第２の実施形態に係る半導体装置３０によれば、ガードリング層１６に第３のトレンチ３１が形成されており、このトレンチ３１の内部にエミッタ電極３２が形成されているため、エミッタ電極３２から、ガードリング層１６およびドリフト層１１の接合面Ｓ´までの距離を短くすることができる。この結果、エミッタ電極１５からガードリング層１６に供給する必要がある正孔の量を低減することができるため、さらにスイッチング速度が速い半導体装置を提供することができる。
【００４７】
（第３の実施形態）
図１１は、第３の実施形態に係る半導体装置の中央部の一部を拡大して示す断面図である。第３の実施形態に係る半導体装置４０の中央部は、第２のトレンチ１３の内側面に第２の絶縁膜４１が形成されている点において、第１の実施形態に係る半導体装置１０と異なる。以下に、第１の実施形態に係る半導体装置１０と異なる点について説明する。なお、第３の実施形態に係る半導体装置４０の終端部は、図３に示される第１の実施形態に係る半導体装置１０と同様の構成である。
【００４８】
図１１に示すように、第３の実施形態に係る半導体装置３０において、第１のトレンチ１２の間に形成された第２のトレンチ１３の内側面には、第２の絶縁膜４１が形成されている。なお、第２の絶縁膜４１は、第２のトレンチ１３の底面には形成されない。
【００４９】
また、エミッタ電極４２は、第２の絶縁膜４１が形成された第２のトレンチ１３の内部に形成されている。
【００５０】
このように構成した半導体装置４０は、第１の実施形態に係る半導体装置１０と同様にダイオードあるいはＩＧＢＴとして動作する。
【００５１】
以上に説明した第３の実施形態に係る半導体装置４０であっても、ベース層１７に第２のトレンチ１３が形成されており、このトレンチ１３内にエミッタ電極４２が形成されているため、第１の実施形態に係る半導体装置１０と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつＩＧＢＴのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。
【００５２】
さらに、第３の実施形態に係る半導体装置４０によれば、第２のトレンチ１３の内側面に第２の絶縁膜４１が形成されているため、エミッタ電極４２が、正孔を、第２のトレンチ１３の側面からベース層１７に供給することを抑制することができる。従って、第３の実施形態に係る半導体装置４０は、第１の実施形態に係る半導体装置１０と比較して、エミッタ電極４２から、エミッタ電極４２と、ベース層１７およびドリフト層１１の接合面Ｓと、の間のベース層１７に、効率良く正孔を供給することができる。従って、よりスイッチング速度が速い半導体装置を提供することができる。
【００５３】
（第４の実施形態）
図１２は、第４の実施形態に係る半導体装置の終端部の一部を拡大して示す断面図である。第４の実施形態に係る半導体装置５０の終端部は、ガードリング層１６に第３のトレンチ３１が形成されており、この第３のトレンチ３１の内側面に、第３の絶縁膜５１が形成されている点において、第１の実施形態に係る半導体装置１０と異なる。以下に、第１の実施形態に係る半導体装置１０と異なる点について説明する。なお、第４の実施形態に係る半導体装置５０の中央部は、図２に示される第１の実施形態に係る半導体装置１０と同様の構成である。
【００５４】
図１２に示すように、第４の実施形態に係る半導体装置５０において、ガードリング層１６には、第３のトレンチ３１が形成されている。この第３のトレンチ３１は、ガードリング層１６の上面において帯状パターンとなるように形成されており、この帯状パターンが、第２のトレンチ１３の帯状パターンに対して平行になるように形成されている。さらに第３のトレンチ３１は、その深さ方向においてガードリング層１６を貫通しないように形成されている。
【００５５】
そして、第３のトレンチ３１の内側面には、第３の絶縁膜５１が形成されている。なお、第３の絶縁膜５１は、第３のトレンチ３１の底面には形成されない。
【００５６】
また、エミッタ電極５２は、第３の絶縁膜５１が形成された第３のトレンチ３１の内部を埋めるように、ドリフト層１１の上面上に形成されている。
【００５７】
このように構成した半導体装置５０は、第１の実施形態に係る半導体装置１０と同様にダイオードあるいはＩＧＢＴとして動作する。
【００５８】
以上に説明した第４の実施形態に係る半導体装置５０であっても、中央部の構成は第１の実施形態に係る半導体装置１０と同様の構成であるため、第１の実施形態に係る半導体装置１０と同様に、ゲート閾値電圧を所望の値に保ったままスイッチング速度が速い半導体装置であり、かつＩＧＢＴのターンオフ時において、ラッチアップしにくく、ラッチアップ耐量が高い半導体装置を提供することができる。
【００５９】
また、第４の実施形態に係る半導体装置５０であっても、ガードリング層１６に第３のトレンチ３１が形成されており、このトレンチ３１内を埋めるようにエミッタ電極５２が形成されているため、第２の実施形態に係る半導体装置３０と同様に、よりスイッチング速度が速い半導体装置を提供することができる。
【００６０】
さらに、第４の実施形態に係る半導体装置５０によれば、第３のトレンチ３１の内側面に第３の絶縁膜５１が形成されているため、エミッタ電極５２が、正孔を、第３のトレンチ３１の側面からガードリング層１６に供給することを抑制することができる。従って、第４の実施形態に係る半導体装置５０は、第２の実施形態に係る半導体装置３０と比較して、エミッタ電極５２から、エミッタ電極５２と、ガードリング層１６およびドリフト層１１の接合面Ｓ´と、の間のガードリング層１６に、効率良く正孔を供給することができる。従って、よりスイッチング速度が速い半導体装置を提供することができる。
【００６１】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６２】
例えば、第４の実施形態に係る半導体装置５０に形成した第３のトレンチ３１、および第３の絶縁膜５１を、第３の実施形態に係る半導体装置４０に対して適用してもよい。この場合、第３の実施形態に係る半導体装置４０よりさらにスイッチング速度が速い半導体装置を提供することができる。
【符号の説明】
【００６３】
１０、３０、４０、５０・・・半導体装置
１１・・・半導体基板（ドリフト層）
１２・・・第１のトレンチ
１３、３１・・・第２のトレンチ
１４・・・ゲート電極
１５、３２、４２、５２・・・エミッタ電極
１６・・・ガードリング層
１７・・・ベース層
１８・・・ゲート絶縁膜（第１の絶縁膜）
１９・・・エミッタ層
２０・・・絶縁膜
２１・・・ｎ＋高濃度不純物層（バッファ層）
２２・・・ｐ＋高濃度不純物層（コレクタ層）
２３・・・コレクタ電極
３１・・・第３のトレンチ
４１・・・第２の絶縁膜
５１・・・第３の絶縁膜
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板からなる第１の半導体層と、
前記第１の半導体層の上面に形成された第２の導電型の第２の半導体層と、
互いに平行かつ離間するように配置され、前記第２の半導体層を貫通するように形成された複数の第１のトレンチと、
前記複数の第１のトレンチの内部のそれぞれに、第１の絶縁膜を介して形成された第１の電極と、
複数の前記第１の電極のそれぞれに、前記第１の絶縁膜を介して接するように配置され、前記第２の半導体層の上面に形成された複数の第１導電型の第３の半導体層と、
前記複数の第１のトレンチの間にそれぞれ配置され、前記第２の半導体層を貫通しないように形成された第２のトレンチと、
複数の前記第２のトレンチの内部を含む前記第２の半導体層の上面上に、前記第１の電極と絶縁されるように形成された第２の電極と、
前記第１の半導体層の下面に形成された第１導電型の第４の不純物層と、
前記第４の不純物層の下面に選択的に形成された、複数の第２の導電型の第５の不純物層と、
前記複数の第５の不純物層を含む前記第４の不純物層の下面上に形成された第３の電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の半導体層の上面に、前記複数の第１のトレンチおよび前記複数の第２のトレンチを囲うように形成された、第２の導電型の第６の半導体層と、
前記第６の半導体層を貫通しないように形成された第３のトレンチと、
をさらに具備し、
前記第２の電極は、前記第３のトレンチの内部を埋めるように形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のトレンチの内側面に形成された第２の絶縁膜をさらに具備し、
前記第２の電極は、前記第２の絶縁膜を介して前記第２のトレンチの内部を埋めるように形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３のトレンチの内側面に形成された第３の絶縁膜をさらに具備し、
前記第２の電極は、前記第３の絶縁膜を介して前記第３のトレンチの内部を埋めるように形成されたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記複数の第５の半導体層は、前記第４の半導体層の下面において、前記複数の第１のトレンチ間の下方、および前記第１のトレンチと前記第６の半導体層との間を含む前記第６の半導体層の下方にそれぞれ形成されたことを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
【請求項６】
前記複数の第１のトレンチは、前記第２の半導体層の上面において互いに平行かつ離間する複数の帯状パターンとなるように配置され、
前記複数の第２のトレンチは、前記第２の半導体層の上面において複数の帯状パターンとなるように配置されるとともに、これらの帯状パターンのそれぞれが前記第１のトレンチの帯状パターンの間に配置されたことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第３のトレンチは、前記第６の半導体層の上面において帯状パターンとなるように配置されるとともに、この帯状パターンが、前記第２のトレンチの帯状パターンと平行になるように配置されたことを特徴とする請求項６に記載の半導体装置。
【請求項１】
第１導電型の半導体基板からなる第１の半導体層と、
前記第１の半導体層の上面に形成された第２の導電型の第２の半導体層と、
互いに平行かつ離間するように配置され、前記第２の半導体層を貫通するように形成された複数の第１のトレンチと、
前記複数の第１のトレンチの内部のそれぞれに、第１の絶縁膜を介して形成された第１の電極と、
複数の前記第１の電極のそれぞれに、前記第１の絶縁膜を介して接するように配置され、前記第２の半導体層の上面に形成された複数の第１導電型の第３の半導体層と、
前記複数の第１のトレンチの間にそれぞれ配置され、前記第２の半導体層を貫通しないように形成された第２のトレンチと、
複数の前記第２のトレンチの内部を含む前記第２の半導体層の上面上に、前記第１の電極と絶縁されるように形成された第２の電極と、
前記第１の半導体層の下面に形成された第１導電型の第４の不純物層と、
前記第４の不純物層の下面に選択的に形成された、複数の第２の導電型の第５の不純物層と、
前記複数の第５の不純物層を含む前記第４の不純物層の下面上に形成された第３の電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の半導体層の上面に、前記複数の第１のトレンチおよび前記複数の第２のトレンチを囲うように形成された、第２の導電型の第６の半導体層と、
前記第６の半導体層を貫通しないように形成された第３のトレンチと、
をさらに具備し、
前記第２の電極は、前記第３のトレンチの内部を埋めるように形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のトレンチの内側面に形成された第２の絶縁膜をさらに具備し、
前記第２の電極は、前記第２の絶縁膜を介して前記第２のトレンチの内部を埋めるように形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３のトレンチの内側面に形成された第３の絶縁膜をさらに具備し、
前記第２の電極は、前記第３の絶縁膜を介して前記第３のトレンチの内部を埋めるように形成されたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記複数の第５の半導体層は、前記第４の半導体層の下面において、前記複数の第１のトレンチ間の下方、および前記第１のトレンチと前記第６の半導体層との間を含む前記第６の半導体層の下方にそれぞれ形成されたことを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
【請求項６】
前記複数の第１のトレンチは、前記第２の半導体層の上面において互いに平行かつ離間する複数の帯状パターンとなるように配置され、
前記複数の第２のトレンチは、前記第２の半導体層の上面において複数の帯状パターンとなるように配置されるとともに、これらの帯状パターンのそれぞれが前記第１のトレンチの帯状パターンの間に配置されたことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第３のトレンチは、前記第６の半導体層の上面において帯状パターンとなるように配置されるとともに、この帯状パターンが、前記第２のトレンチの帯状パターンと平行になるように配置されたことを特徴とする請求項６に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−６９８７１（Ｐ２０１３−６９８７１Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０７４４７（Ｐ２０１１−２０７４４７）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]