半導体記憶装置及びその調整方法
【課題】初期設定時にアンチヒューズに書き込まれたデータが確実に得られるようにして内部信号のタイミング調整を実施できる半導体記憶装置及びその調整方法を提供する。
【解決手段】クロックと非同期に供給されるリセット信号を用いてアンチヒューズに書き込まれたデータを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成し、該ＤＬＬＲｅｓｅｔ信号を、内部信号のタイミング調整に必要なデータが書き込まれた複数のアンチヒューズを備えたアンチヒューズブロックへそれぞれ供給する。
【解決手段】クロックと非同期に供給されるリセット信号を用いてアンチヒューズに書き込まれたデータを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成し、該ＤＬＬＲｅｓｅｔ信号を、内部信号のタイミング調整に必要なデータが書き込まれた複数のアンチヒューズを備えたアンチヒューズブロックへそれぞれ供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアンチヒューズに書き込まれたデータを用いて初期設定時に内部信号のタイミング調整を実施する半導体記憶装置に関する。
【背景技術】
【０００２】
近年の情報処理装置等では、ＣＰＵによる処理の高速化がより一層進んだ結果、半導体記憶装置に対するアクセス速度がシステムとしての処理速度のボトムネックとなってきている。そのため、半導体記憶装置に対するデータの書き込み時間や読み出し時間の短縮が強く要望され、それに伴って、数百ＭＨｚのクロックで動作するＤＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ（Synchronous DRAM）等が用いられ、さらにはクロック周期ｔＣＫが１．２５〜２．５ｎｓ程度でも動作するＤＤＲ（Double Data Rate）３−ＳＤＲＡＭの開発も進んでいる。
【０００３】
このように高速なクロックで動作する半導体記憶装置では、クロックに対する内部信号のＳｅｔｕｐ／Ｈｏｌｄ時間（以下、ｔＩＳ／ｔＩＨと称す）の要求が厳しくなり、例えば上記ＤＤＲ３−ＳＤＲＡＭでは、ｔＩＳ／ｔＩＨの仕様値が１００〜２００ｐｓとなる。
【０００４】
しかしながら、製造バラツキを考慮すると、全ての製品について、クロックに対する内部信号のｔＩＳ／ｔＩＨを上記仕様値内に収めるのは困難であり、製造上の歩留りを向上させるためには、内部信号の遅延量を調整してｔＩＳ／ｔＩＨの仕様値内に収めるための調整作業が必要となる。
【０００５】
そこで、上記内部信号のタイミング調整には、従来からアンチヒューズが用いられている。アンチヒューズは、電気的に絶縁破壊させることで情報（Ｆｕｓｅデータ）を記憶するヒューズ素子である。アンチヒューズに書き込まれたＦｕｓｅデータは、所定のコマンド信号によって読み出され、該Ｆｕｓｅデータにしたがって内部信号の遅延量を変更することで、ｔＩＳ／ｔＩＨを仕様値内に収めることができる。
【０００６】
この調整は、図４に示すドライバ回路に供給する信号ＡＦ［０］〜ＡＦ［ｎ］を用いて複数のトランジスタをＯＮ／ＯＦＦすることで可能となる。例えば、ｎ／２のＡＦ［＊］をＨｉｇｈ（ＯＮ）とし、残りのｎ／２のＡＦ［＊］をＬｏｗ（ＯＦＦ）とし（後述するように、アンチヒューズは、未書き込みの状態で０出力、１出力を任意に設定可能であり、書き込みによってその０／１出力を逆転させることができる）、これを基準に、例えば、図５に示すようにＭＲＳ ＣＭＤ信号から生成された内部信号（ＣＭＤＢ信号）が遅れている時には、図４のＯＦＦ指定しているトランジスタを書き込みによってＯＮに変えることで、ドライブ能力を高めて内部信号の遅延量を少なくすることができる。逆にトランジスタのＯＦＦを増やすことで内部信号の遅延量を大きくことができる。そのため、内部Ｌａｔｃｈ ＣＬＫ信号（ＣＬＫ）に対して、ｔＩＳ、ｔＩＨの調整が可能となる。この説明では、全てのトランジスタを同一サイズとしたが、各トランジスタのサイズを２のべき乗の比例して変えることでアンチヒューズの数を少なくすることも可能である。
【０００７】
アンチヒューズは、上記内部信号のタイミング調整の他に、従来、不良メモリセルの救済にも用いられ、半導体記憶装置では、初期設定時に、これらのＦｕｓｅデータの読み出し、及び読み出したＦｕｓｅデータを用いた処理を実施する。なお、上記内部信号のタイミング調整用のＦｕｓｅデータは、初期設定時に供給されるＭＲＳ ＣＭＤ信号（Mode Register Set Command）に基づいて生成されるＦｕｓｅ読み出し信号を用いて読み出されていた。
【０００８】
図６に示すように、アンチヒューズブロック１(図３参照)は、Ｆｕｓｅ読み出し信号を保持するリセット（Reset）保持回路１１と、Ｆｕｓｅデータが記録されたアンチヒューズ（AntiFuse）部１２と、アンチヒューズ部１２から出力された情報をデコードし、ＦｕｓｅデータＡＦ［ｎ：０］として出力するヒューズデコーダ部（Fuse Decode Counter）１３とを有する。
【０００９】
図７に示すように、アンチヒューズブロック１は、リセット保持回路１１に入力されるＦＦＲＳＴ信号によりＦｕｓｅ読み出し信号が受け入れ可能になる。リセット保持回路１１は、Ｆｕｓｅ読み出し信号が入力されると、該Ｆｕｓｅ読み出し信号を保持すると共に、アンチヒューズ部１２へＦｕｓｅデータを出力させるためのＡＦＬＯＡＤ信号を出力する。
【００１０】
アンチヒューズ部１２は、ヒューズ素子を挟んでドレインどうしが接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタから成る複数の記憶部を備え、各記憶部はヒューズ素子の状態（切断／未切断）に応じて「Ｈｉｇｈ」または「Ｌｏｗ」信号を出力する。各記憶部から出力された信号はヒューズデコーダ部１３によってデコードされ、ＦｕｓｅデータＡＦ［ｎ：０］として出力される。
【００１１】
アンチヒューズブロック１は、ＦｕｓｅデータＡＦ［ｎ：０］を出力するためのタイミング信号が異なることを除けば、不良メモリセルを救済するためのアンチヒューズブロックと同様の回路構成を用いればよく、図６に示した回路に限定されるものではない。
【００１２】
図３は、内部信号の遅延量調整用のＦｕｓｅデータを読み出すために、従来の冗長回路と同様にＭＲＳ ＣＭＤ信号でＦｕｓｅデータを読み出す場合のアンチヒューズ制御回路の構成を示すブロック図であり、図４は図３に示した遅延切替回路の構成例を示す回路図である。また、図５は図３に示したラッチ回路の動作を示すタイミングチャートである。図６は図３に示したアンチヒューズブロックの構成例を示す回路図であり、図７は図６に示したアンチヒューズブロックの動作を示すタイミングチャートである。
【００１３】
図３に示すように、従来のアンチヒューズ制御回路は、Ｆｕｓｅデータが記録され、該Ｆｕｓｅデータを遅延切替回路２へ供給するアンチヒューズブロック１と、アンチヒューズブロック１から出力されたＦｕｓｅデータにしたがってＭＲＳ ＣＭＤ信号から生成された内部信号（ＣＭＤＢ信号）の遅延量を切り替える遅延切替回路２と、遅延切替回路２から出力されたＣＭＤＢ信号を検知し、クロックＣＬＫに同期したコマンド（ＰＭＤＣＭＤＴ）信号を生成するラッチ回路４と、ラッチ回路４から出力されたＰＭＤＣＭＤＴ信号を、ＰＭＲＳ信号及びＡＤＤ２信号の値に応じてＦｕｓｅ読み出し信号として出力するＦｕｓｅ読み出し信号生成回路５とを有する。
【００１４】
アンチヒューズにより内部信号の遅延量を調整する場合、ラッチ回路４の出力信号をそのまま出せば、未書き込みで「０」、書き込みで「１」が出力されるが、ラッチ回路４の出力信号を反転して出せば、未書き込みで「１」、書き込みで「０」となり、前述のドライバ回路が有するトランジスタのＯＮ／ＯＦＦが任意に設定できることがわかる。
【００１５】
ＣＭＤＢ信号は、初期設定時に半導体記憶装置の各種入力信号にしたがって生成されるＭＲＳ ＣＭＤ信号を基に生成される。ＰＭＲＳ信号及びＡＤＤ２信号は、Ｆｕｓｅ読み出し信号を出力するためのゲート信号として用いられる、初期設定時に半導体記憶装置の各種入力信号にしたがって生成されるコード信号である。
【００１６】
Ｆｕｓｅ読み出し信号生成回路５から出力されたＦｕｓｅ読み出し信号は、複数のアンチヒューズを備えたアンチヒューズブロック１へ供給され、アンチヒューズブロック１は、Ｆｕｓｅ読み出し信号を受けて、内部に書き込まれたＦｕｓｅデータを出力する。
【００１７】
図４に示すように、遅延切替回路２は、ドレインどうしが接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタから構成されるドライバ回路と、ドライバ回路のＰチャネルＭＯＳトランジスタに電源電圧を供給する、並列に接続された複数の調整用ＰチャネルＭＯＳトランジスタと、ドライバ回路のＮチャネルＭＯＳトランジスタに接地電位を供給する、並列に接続された複数の調整用ＮチャネルＭＯＳトランジスタとを有する構成である。アンチヒューズブロック１から読み出されたＦｕｓｅデータＡＦ［ｎ：０］は、並列に接続された複数の調整用ＰチャネルＭＯＳトランジスタ及び複数の調整用ＮチャネルＭＯＳトランジスタに供給され、それぞれのＯＮ／ＯＦＦ制御に用いられる。
【００１８】
遅延切替回路２は、ドライバ回路と共に動作する調整用ＰチャネルＭＯＳトランジスタ及び調整用ＮチャネルＭＯＳトランジスタの数をそれぞれ変更することで、入力されたＣＭＤＢ信号を所定の遅延量だけ遅延させて出力する。
【００１９】
図５に示すように、ラッチ回路４は、遅延切替回路２から出力された遅延量調整後のＣＭＤＢ信号を検知し、クロックＣＬＫに同期した、アンチヒューズブロック１からＦｕｓｅデータを読み出すのに必要なコマンド信号ＰＭＤＣＭＤＴ信号を出力する。このとき、ラッチ回路４でＣＭＤＢ信号を検知するためには、上述したようにＣＭＤＢ信号が立ち下がってからクロックＣＬＫが立上るまでの時間であるＳｅｔｕｐ時間（ｔＩＳ）及びクロックＣＬＫが立上ってからＣＭＤＢ信号が立上るまでの時間であるＨｏｌｄ時間（ｔＩＨ）をそれぞれ確保する必要がある。
【００２０】
ラッチ回路４から出力されたＰＭＤＣＭＤＴ信号は、ＰＭＲＳ信号及びＡＤＤ２信号がそれぞれ「Ｈｉｇｈ」のとき、Ｆｕｓｅ読み出し信号生成回路５からＦｕｓｅ読み出し信号として出力される。
【００２１】
先行技術文献情報なし。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
従来、ＤＲＡＭ等の半導体記憶装置を初期設定する際には、電源の立ち上がりで発生させるＰｏｗｅｒ−Ｏｎ信号(以下、ＰＯＮ)や初期設定のためのＣＭＤ（MRS CMD）を用いて動作させている場合が多い。しかしながら、これらの動作は不確定であり、必ず実行されるとは限らない。例えば、ＰＯＮ信号は、システムによる電源投入時の電圧及びその傾きなどにより動作せず、保障できない場合が考えられる。また、内部でＣＭＤ信号を発生する場合は、高い動作周波数下での厳しいｔＩＳ/ｔＩＨ条件下においては、ＣＬＫとＣＭＤのｔＩＳ/ｔＩＨにずれが発生した場合に、ＣＭＤ信号が生成されず、動作しなくなる場合が考えられる。逆に言えば、タイミング調整を行ってこそ正しくコマンドを取り込むことができるのであって、未調整、あるいは電源投入時のフリップフロップがどうなっているかは不定である。そのため、内部遅延値がどう設定されているかは不明であり、正しいコマンドの取り込みが行える保証はなく、今後の高い動作周波数条件下において、これらの不確定要素から１００％の動作保障をすることは難しい。
【００２３】
上述したように従来のアンチヒューズ制御回路では、初期設定時に生成されるＦｕｓｅ読み出し信号によってアンチヒューズブロックからＦｕｓｅデータが出力される。そのため、図８に示すように、初期設定時にクロックＣＬＫとＣＭＤＢ信号の位相関係がずれていると、上記ｔＩＳ／ｔＩＨの仕様値を確保できずにラッチ回路からＰＭＤＣＭＤＴ信号が出力されず、Ｆｕｓｅ読み出し信号が生成されないおそれがある。
【００２４】
その場合、アンチヒューズブロックからＦｕｓｅデータが出力されないため、遅延量切替回路にてＣＭＤＢ信号の遅延量が切り替わることもなく、半導体記憶装置が正常に動作しなくなってしまう。
【００２５】
また、Ｆｕｓｅ読み出し信号が生成されなければ、半導体記憶装置の組み立て後に実施する、アンチヒューズにＦｕｓｅデータを書き込むための調整試験（上記内部信号のタイミング調整）が不能となる。
【００２６】
特に、より高いクロック周波数で動作することが予想される今後の半導体記憶装置では、上記ｔＩＳ／ｔＩＨに対する規定も益々厳しくなり、上記のような不確定要素から半導体記憶装置の正常動作を保障することがより困難になる。
【００２７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、初期設定時にアンチヒューズに書き込まれたデータが確実に得られるようにして内部信号のタイミング調整を実施できる半導体記憶装置及びその調整方法を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するため本発明の半導体記憶装置は、初期設定時に生成される内部信号のタイミング調整に必要なデータが書き込まれる複数のアンチヒューズを備えたアンチヒューズブロックと、
前記データにしたがって前記内部信号を所定の遅延量で遅延させる遅延量切替回路と、
前記遅延量切替回路から出力される前記遅延後の内部信号を基に、前記アンチヒューズブロックから前記データを読み出すのに必要なコマンド信号を生成するラッチ回路と、
前記コマンド信号及びクロックと非同期に供給されるリセット信号を用いて生成する、前記アンチヒューズから前記データを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を前記アンチヒューズブロックへ供給するＤＬＬリセット信号生成回路と、
を有する。
【００２９】
一方、本発明の半導体記憶装置の調整方法は、初期設定時にアンチヒューズに書き込まれたデータを用いて内部信号のタイミング調整を実施する半導体記憶装置の調整方法であって、
クロックと非同期に供給されるリセット信号を用いて前記アンチヒューズから前記データを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成し、
前記ＤＬＬＲｅｓｅｔ信号を、前記内部信号のタイミング調整に必要なデータが書き込まれた複数のアンチヒューズを備えたアンチヒューズブロックへ供給する方法である。
【００３０】
上記のような半導体記憶装置では、クロックと非同期に供給されるリセット信号を用いてアンチヒューズからデータを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成するため、クロック周波数が高くてもＤＬＬＲｅｓｅｔ信号を確実に生成され、アンチヒューズに書き込まれたデータが確実に出力される。
【発明の効果】
【００３１】
本発明によれば、アンチヒューズからデータを出力させるためのＤＬＬＲｅｓｅｔ信号が確実に生成されるため、内部信号の遅延量をアンチヒューズに書き込まれたデータによって所望の値に確実に切り替えることが可能になり、ラッチ回路からコマンド信号が確実に出力される。よって、半導体記憶装置の組み立て後に実施する、アンチヒューズにデータを書き込むための調整試験（内部信号のタイミング調整）を確実に実施できる。
【００３２】
また、より高いクロック周波数で動作することが予想される今後の半導体記憶装置であっても、アンチヒューズに書き込まれたデータを確実に得ることができるため、クロックに対する内部信号のｔＩＳ／ｔＩＨの仕様値を満たす半導体記憶装置が得られる。そのため、半導体記憶装置の製造上の歩留りが向上する。
【発明を実施するための最良の形態】
【００３３】
次に本発明について図面を参照して説明する。
【００３４】
図１は本発明のアンチヒューズ制御回路の一構成例を示す回路図であり、図２は本発明のアンチヒューズ制御回路が有するラッチ回路の動作を示すタイミングチャートである。
【００３５】
図１に示すように、本発明のアンチヒューズ制御回路は、Ｆｕｓｅ読み出し信号生成回路５に代えてＤＬＬリセット信号生成回路を用いている点が図３に示した従来のアンチヒューズ制御回路と異なっている。その他の構成及び動作は従来のアンチヒューズ回路と同様であるため、その説明は省略する。
【００３６】
図１に示すように、本発明のアンチヒューズ制御回路が有するＤＬＬリセット信号生成回路６は、従来のＦｕｓｅ読み出し信号生成回路５と同様に、ラッチ回路から出力されたＰＭＤＣＭＤＴ信号に基づきＤＬＬＲｅｓｅｔ信号を出力する。このとき、コード信号であるＰＭＲＳ信号及びＡＤＤ２信号の値に応じてＤＬＬＲｅｓｅｔ信号の出力／非出力を制御する。
【００３７】
さらに、本発明のアンチヒューズ制御回路が有するＤＬＬリセット信号生成回路６では、ＤＤＲ３−ＳＤＲＡＭにて採用された、システムのＰｏｗｅｒ−ＯｎからＭＲＳ ＣＭＤ信号が生成されるまでの期間（初期設定期間）に外部から供給される、クロックＣＬＫと非同期なＲＥＳＥＴ信号が入力された場合もＤＬＬＲｅｓｅｔ信号を生成して出力する。
【００３８】
このようにクロックＣＬＫと非同期なＲＥＳＥＴ信号を用いてＤＬＬＲｅｓｅｔ信号を生成することで、クロック周波数が高くてもＤＬＬＲｅｓｅｔ信号を確実に生成できるため、アンチヒューズブロックから確実にＦｕｓｅデータが出力される。したがって、図２に示すように、ＣＭＤＢ信号の遅延量をＦｕｓｅデータによって所望の値に確実に切り替えることが可能になり、ラッチ回路からＰＭＤＣＭＤＴ信号が確実に出力される。
【００３９】
この遅延量の調整例について図９を用いて説明する。
【００４０】
図９は図１に示したアンチヒューズブロック１の回路例を示している。図９に示すアンチヒューズ（AutiFuse）部１２は、ＴｅｓｔＣｏｄｅ信号で動作するＣｌｋｅｄ Ｉｎｖｅｒｔｅｒを用い、テストモード時にアンチヒューズ部１２の記憶部に１／０をセットすることにより、任意のデータを擬似的に記憶部にラッチさせ、プログラマブルにてヒューズを切ることなく図４に示したトランジスタのＯＮ／ＯＦＦを設定可能にしている。このようにＴｅｓｔＣｏｄｅ信号を用い、強制的に調整量を入力することで遅延量を変化させることができる。その設定は実使用の高速条件下ではなく、ｔＩＳ／ｔＩＨが比較的緩い低速条件下にて擬似的にＴｅｓｔＣｏｄｅにてＡＦ［＊］を入力し、これを回路内にてラッチさせ、高速条件下にて動作確認を行い、調整量を可変させることで高速条件下での動作状態を見出すことが可能となる。
【００４１】
よって、半導体記憶装置の組み立て後に実施する、アンチヒューズにＦｕｓｅデータを書き込むための調整試験（内部信号のタイミング調整）を確実に実施できる。
【００４２】
また、より高いクロック周波数で動作することが予想される今後の半導体記憶装置であっても、アンチヒューズブロックに書き込まれたＦｕｓｅデータを確実に得ることができるため、クロックＣＬＫに対する内部信号のｔＩＳ／ｔＩＨの仕様値を満たす半導体記憶装置が得られる。そのため、半導体記憶装置の製造上の歩留りが向上する。
【００４３】
本発明では、半導体記憶装置を例にして、図１に示したように、ＭＲＳ信号もしくはＣＬＫと非同期なリセット信号からの双方によってＤＬＬ−Ｒｅｓｅｔ信号を生成可能とし、確実に自己回路内の遅延量の調整を可能としているが、このリセット信号を利用したＦｕｓｅ読み出しによる自己回路内の遅延量調整については、半導体記憶装置だけではなく、一般的な半導体装置にも応用可能であることは簡単に推測できる。
【００４４】
なお、ＲＥＳＥＴ信号を用いて初期設定を行う例としては、ＣＰＵのパワーオンリセットが考えられる。しかしながら、ＣＰＵは、リセット信号と称するＳＴＡＲＴ信号によりＲＯＭ等に格納されたプログラムを読み出し、周辺機器の初期設定に必要なデータを読み出す動作である。したがって、本発明のようにリセット信号を半導体装置内部のタイミング調整に用いるものではない。
【図面の簡単な説明】
【００４５】
【図１】本発明のアンチヒューズ制御回路の一構成例を示す回路図である。
【図２】本発明のアンチヒューズ制御回路が有するラッチ回路の動作を示すタイミングチャートである。
【図３】従来のアンチヒューズ制御回路の構成を示すブロック図である。
【図４】図３に示した遅延切替回路の構成例を示す回路図である。
【図５】図３に示したラッチ回路の動作を示すタイミングチャートである。
【図６】図３に示したアンチヒューズブロックの構成例を示す回路図である。
【図７】図６に示したアンチヒューズブロックの動作を示すタイミングチャートである。
【図８】従来のアンチヒューズ制御回路が有するラッチ回路の動作を示すタイミングチャートである。
【図９】アンチヒューズ部の読出しデータを強制的に変える例を示す回路図である。
【符号の説明】
【００４６】
１ アンチヒューズブロック
２ 遅延切替回路
４ ラッチ回路
５ Ｆｕｓｅ読み出し信号生成回路
６ ＤＬＬリセット信号生成回路
１１ リセット保持回路
１２ アンチヒューズ部
１３ ヒューズデコーダ部
【技術分野】
【０００１】
本発明はアンチヒューズに書き込まれたデータを用いて初期設定時に内部信号のタイミング調整を実施する半導体記憶装置に関する。
【背景技術】
【０００２】
近年の情報処理装置等では、ＣＰＵによる処理の高速化がより一層進んだ結果、半導体記憶装置に対するアクセス速度がシステムとしての処理速度のボトムネックとなってきている。そのため、半導体記憶装置に対するデータの書き込み時間や読み出し時間の短縮が強く要望され、それに伴って、数百ＭＨｚのクロックで動作するＤＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ（Synchronous DRAM）等が用いられ、さらにはクロック周期ｔＣＫが１．２５〜２．５ｎｓ程度でも動作するＤＤＲ（Double Data Rate）３−ＳＤＲＡＭの開発も進んでいる。
【０００３】
このように高速なクロックで動作する半導体記憶装置では、クロックに対する内部信号のＳｅｔｕｐ／Ｈｏｌｄ時間（以下、ｔＩＳ／ｔＩＨと称す）の要求が厳しくなり、例えば上記ＤＤＲ３−ＳＤＲＡＭでは、ｔＩＳ／ｔＩＨの仕様値が１００〜２００ｐｓとなる。
【０００４】
しかしながら、製造バラツキを考慮すると、全ての製品について、クロックに対する内部信号のｔＩＳ／ｔＩＨを上記仕様値内に収めるのは困難であり、製造上の歩留りを向上させるためには、内部信号の遅延量を調整してｔＩＳ／ｔＩＨの仕様値内に収めるための調整作業が必要となる。
【０００５】
そこで、上記内部信号のタイミング調整には、従来からアンチヒューズが用いられている。アンチヒューズは、電気的に絶縁破壊させることで情報（Ｆｕｓｅデータ）を記憶するヒューズ素子である。アンチヒューズに書き込まれたＦｕｓｅデータは、所定のコマンド信号によって読み出され、該Ｆｕｓｅデータにしたがって内部信号の遅延量を変更することで、ｔＩＳ／ｔＩＨを仕様値内に収めることができる。
【０００６】
この調整は、図４に示すドライバ回路に供給する信号ＡＦ［０］〜ＡＦ［ｎ］を用いて複数のトランジスタをＯＮ／ＯＦＦすることで可能となる。例えば、ｎ／２のＡＦ［＊］をＨｉｇｈ（ＯＮ）とし、残りのｎ／２のＡＦ［＊］をＬｏｗ（ＯＦＦ）とし（後述するように、アンチヒューズは、未書き込みの状態で０出力、１出力を任意に設定可能であり、書き込みによってその０／１出力を逆転させることができる）、これを基準に、例えば、図５に示すようにＭＲＳ ＣＭＤ信号から生成された内部信号（ＣＭＤＢ信号）が遅れている時には、図４のＯＦＦ指定しているトランジスタを書き込みによってＯＮに変えることで、ドライブ能力を高めて内部信号の遅延量を少なくすることができる。逆にトランジスタのＯＦＦを増やすことで内部信号の遅延量を大きくことができる。そのため、内部Ｌａｔｃｈ ＣＬＫ信号（ＣＬＫ）に対して、ｔＩＳ、ｔＩＨの調整が可能となる。この説明では、全てのトランジスタを同一サイズとしたが、各トランジスタのサイズを２のべき乗の比例して変えることでアンチヒューズの数を少なくすることも可能である。
【０００７】
アンチヒューズは、上記内部信号のタイミング調整の他に、従来、不良メモリセルの救済にも用いられ、半導体記憶装置では、初期設定時に、これらのＦｕｓｅデータの読み出し、及び読み出したＦｕｓｅデータを用いた処理を実施する。なお、上記内部信号のタイミング調整用のＦｕｓｅデータは、初期設定時に供給されるＭＲＳ ＣＭＤ信号（Mode Register Set Command）に基づいて生成されるＦｕｓｅ読み出し信号を用いて読み出されていた。
【０００８】
図６に示すように、アンチヒューズブロック１(図３参照)は、Ｆｕｓｅ読み出し信号を保持するリセット（Reset）保持回路１１と、Ｆｕｓｅデータが記録されたアンチヒューズ（AntiFuse）部１２と、アンチヒューズ部１２から出力された情報をデコードし、ＦｕｓｅデータＡＦ［ｎ：０］として出力するヒューズデコーダ部（Fuse Decode Counter）１３とを有する。
【０００９】
図７に示すように、アンチヒューズブロック１は、リセット保持回路１１に入力されるＦＦＲＳＴ信号によりＦｕｓｅ読み出し信号が受け入れ可能になる。リセット保持回路１１は、Ｆｕｓｅ読み出し信号が入力されると、該Ｆｕｓｅ読み出し信号を保持すると共に、アンチヒューズ部１２へＦｕｓｅデータを出力させるためのＡＦＬＯＡＤ信号を出力する。
【００１０】
アンチヒューズ部１２は、ヒューズ素子を挟んでドレインどうしが接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタから成る複数の記憶部を備え、各記憶部はヒューズ素子の状態（切断／未切断）に応じて「Ｈｉｇｈ」または「Ｌｏｗ」信号を出力する。各記憶部から出力された信号はヒューズデコーダ部１３によってデコードされ、ＦｕｓｅデータＡＦ［ｎ：０］として出力される。
【００１１】
アンチヒューズブロック１は、ＦｕｓｅデータＡＦ［ｎ：０］を出力するためのタイミング信号が異なることを除けば、不良メモリセルを救済するためのアンチヒューズブロックと同様の回路構成を用いればよく、図６に示した回路に限定されるものではない。
【００１２】
図３は、内部信号の遅延量調整用のＦｕｓｅデータを読み出すために、従来の冗長回路と同様にＭＲＳ ＣＭＤ信号でＦｕｓｅデータを読み出す場合のアンチヒューズ制御回路の構成を示すブロック図であり、図４は図３に示した遅延切替回路の構成例を示す回路図である。また、図５は図３に示したラッチ回路の動作を示すタイミングチャートである。図６は図３に示したアンチヒューズブロックの構成例を示す回路図であり、図７は図６に示したアンチヒューズブロックの動作を示すタイミングチャートである。
【００１３】
図３に示すように、従来のアンチヒューズ制御回路は、Ｆｕｓｅデータが記録され、該Ｆｕｓｅデータを遅延切替回路２へ供給するアンチヒューズブロック１と、アンチヒューズブロック１から出力されたＦｕｓｅデータにしたがってＭＲＳ ＣＭＤ信号から生成された内部信号（ＣＭＤＢ信号）の遅延量を切り替える遅延切替回路２と、遅延切替回路２から出力されたＣＭＤＢ信号を検知し、クロックＣＬＫに同期したコマンド（ＰＭＤＣＭＤＴ）信号を生成するラッチ回路４と、ラッチ回路４から出力されたＰＭＤＣＭＤＴ信号を、ＰＭＲＳ信号及びＡＤＤ２信号の値に応じてＦｕｓｅ読み出し信号として出力するＦｕｓｅ読み出し信号生成回路５とを有する。
【００１４】
アンチヒューズにより内部信号の遅延量を調整する場合、ラッチ回路４の出力信号をそのまま出せば、未書き込みで「０」、書き込みで「１」が出力されるが、ラッチ回路４の出力信号を反転して出せば、未書き込みで「１」、書き込みで「０」となり、前述のドライバ回路が有するトランジスタのＯＮ／ＯＦＦが任意に設定できることがわかる。
【００１５】
ＣＭＤＢ信号は、初期設定時に半導体記憶装置の各種入力信号にしたがって生成されるＭＲＳ ＣＭＤ信号を基に生成される。ＰＭＲＳ信号及びＡＤＤ２信号は、Ｆｕｓｅ読み出し信号を出力するためのゲート信号として用いられる、初期設定時に半導体記憶装置の各種入力信号にしたがって生成されるコード信号である。
【００１６】
Ｆｕｓｅ読み出し信号生成回路５から出力されたＦｕｓｅ読み出し信号は、複数のアンチヒューズを備えたアンチヒューズブロック１へ供給され、アンチヒューズブロック１は、Ｆｕｓｅ読み出し信号を受けて、内部に書き込まれたＦｕｓｅデータを出力する。
【００１７】
図４に示すように、遅延切替回路２は、ドレインどうしが接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタから構成されるドライバ回路と、ドライバ回路のＰチャネルＭＯＳトランジスタに電源電圧を供給する、並列に接続された複数の調整用ＰチャネルＭＯＳトランジスタと、ドライバ回路のＮチャネルＭＯＳトランジスタに接地電位を供給する、並列に接続された複数の調整用ＮチャネルＭＯＳトランジスタとを有する構成である。アンチヒューズブロック１から読み出されたＦｕｓｅデータＡＦ［ｎ：０］は、並列に接続された複数の調整用ＰチャネルＭＯＳトランジスタ及び複数の調整用ＮチャネルＭＯＳトランジスタに供給され、それぞれのＯＮ／ＯＦＦ制御に用いられる。
【００１８】
遅延切替回路２は、ドライバ回路と共に動作する調整用ＰチャネルＭＯＳトランジスタ及び調整用ＮチャネルＭＯＳトランジスタの数をそれぞれ変更することで、入力されたＣＭＤＢ信号を所定の遅延量だけ遅延させて出力する。
【００１９】
図５に示すように、ラッチ回路４は、遅延切替回路２から出力された遅延量調整後のＣＭＤＢ信号を検知し、クロックＣＬＫに同期した、アンチヒューズブロック１からＦｕｓｅデータを読み出すのに必要なコマンド信号ＰＭＤＣＭＤＴ信号を出力する。このとき、ラッチ回路４でＣＭＤＢ信号を検知するためには、上述したようにＣＭＤＢ信号が立ち下がってからクロックＣＬＫが立上るまでの時間であるＳｅｔｕｐ時間（ｔＩＳ）及びクロックＣＬＫが立上ってからＣＭＤＢ信号が立上るまでの時間であるＨｏｌｄ時間（ｔＩＨ）をそれぞれ確保する必要がある。
【００２０】
ラッチ回路４から出力されたＰＭＤＣＭＤＴ信号は、ＰＭＲＳ信号及びＡＤＤ２信号がそれぞれ「Ｈｉｇｈ」のとき、Ｆｕｓｅ読み出し信号生成回路５からＦｕｓｅ読み出し信号として出力される。
【００２１】
先行技術文献情報なし。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
従来、ＤＲＡＭ等の半導体記憶装置を初期設定する際には、電源の立ち上がりで発生させるＰｏｗｅｒ−Ｏｎ信号(以下、ＰＯＮ)や初期設定のためのＣＭＤ（MRS CMD）を用いて動作させている場合が多い。しかしながら、これらの動作は不確定であり、必ず実行されるとは限らない。例えば、ＰＯＮ信号は、システムによる電源投入時の電圧及びその傾きなどにより動作せず、保障できない場合が考えられる。また、内部でＣＭＤ信号を発生する場合は、高い動作周波数下での厳しいｔＩＳ/ｔＩＨ条件下においては、ＣＬＫとＣＭＤのｔＩＳ/ｔＩＨにずれが発生した場合に、ＣＭＤ信号が生成されず、動作しなくなる場合が考えられる。逆に言えば、タイミング調整を行ってこそ正しくコマンドを取り込むことができるのであって、未調整、あるいは電源投入時のフリップフロップがどうなっているかは不定である。そのため、内部遅延値がどう設定されているかは不明であり、正しいコマンドの取り込みが行える保証はなく、今後の高い動作周波数条件下において、これらの不確定要素から１００％の動作保障をすることは難しい。
【００２３】
上述したように従来のアンチヒューズ制御回路では、初期設定時に生成されるＦｕｓｅ読み出し信号によってアンチヒューズブロックからＦｕｓｅデータが出力される。そのため、図８に示すように、初期設定時にクロックＣＬＫとＣＭＤＢ信号の位相関係がずれていると、上記ｔＩＳ／ｔＩＨの仕様値を確保できずにラッチ回路からＰＭＤＣＭＤＴ信号が出力されず、Ｆｕｓｅ読み出し信号が生成されないおそれがある。
【００２４】
その場合、アンチヒューズブロックからＦｕｓｅデータが出力されないため、遅延量切替回路にてＣＭＤＢ信号の遅延量が切り替わることもなく、半導体記憶装置が正常に動作しなくなってしまう。
【００２５】
また、Ｆｕｓｅ読み出し信号が生成されなければ、半導体記憶装置の組み立て後に実施する、アンチヒューズにＦｕｓｅデータを書き込むための調整試験（上記内部信号のタイミング調整）が不能となる。
【００２６】
特に、より高いクロック周波数で動作することが予想される今後の半導体記憶装置では、上記ｔＩＳ／ｔＩＨに対する規定も益々厳しくなり、上記のような不確定要素から半導体記憶装置の正常動作を保障することがより困難になる。
【００２７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、初期設定時にアンチヒューズに書き込まれたデータが確実に得られるようにして内部信号のタイミング調整を実施できる半導体記憶装置及びその調整方法を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するため本発明の半導体記憶装置は、初期設定時に生成される内部信号のタイミング調整に必要なデータが書き込まれる複数のアンチヒューズを備えたアンチヒューズブロックと、
前記データにしたがって前記内部信号を所定の遅延量で遅延させる遅延量切替回路と、
前記遅延量切替回路から出力される前記遅延後の内部信号を基に、前記アンチヒューズブロックから前記データを読み出すのに必要なコマンド信号を生成するラッチ回路と、
前記コマンド信号及びクロックと非同期に供給されるリセット信号を用いて生成する、前記アンチヒューズから前記データを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を前記アンチヒューズブロックへ供給するＤＬＬリセット信号生成回路と、
を有する。
【００２９】
一方、本発明の半導体記憶装置の調整方法は、初期設定時にアンチヒューズに書き込まれたデータを用いて内部信号のタイミング調整を実施する半導体記憶装置の調整方法であって、
クロックと非同期に供給されるリセット信号を用いて前記アンチヒューズから前記データを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成し、
前記ＤＬＬＲｅｓｅｔ信号を、前記内部信号のタイミング調整に必要なデータが書き込まれた複数のアンチヒューズを備えたアンチヒューズブロックへ供給する方法である。
【００３０】
上記のような半導体記憶装置では、クロックと非同期に供給されるリセット信号を用いてアンチヒューズからデータを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成するため、クロック周波数が高くてもＤＬＬＲｅｓｅｔ信号を確実に生成され、アンチヒューズに書き込まれたデータが確実に出力される。
【発明の効果】
【００３１】
本発明によれば、アンチヒューズからデータを出力させるためのＤＬＬＲｅｓｅｔ信号が確実に生成されるため、内部信号の遅延量をアンチヒューズに書き込まれたデータによって所望の値に確実に切り替えることが可能になり、ラッチ回路からコマンド信号が確実に出力される。よって、半導体記憶装置の組み立て後に実施する、アンチヒューズにデータを書き込むための調整試験（内部信号のタイミング調整）を確実に実施できる。
【００３２】
また、より高いクロック周波数で動作することが予想される今後の半導体記憶装置であっても、アンチヒューズに書き込まれたデータを確実に得ることができるため、クロックに対する内部信号のｔＩＳ／ｔＩＨの仕様値を満たす半導体記憶装置が得られる。そのため、半導体記憶装置の製造上の歩留りが向上する。
【発明を実施するための最良の形態】
【００３３】
次に本発明について図面を参照して説明する。
【００３４】
図１は本発明のアンチヒューズ制御回路の一構成例を示す回路図であり、図２は本発明のアンチヒューズ制御回路が有するラッチ回路の動作を示すタイミングチャートである。
【００３５】
図１に示すように、本発明のアンチヒューズ制御回路は、Ｆｕｓｅ読み出し信号生成回路５に代えてＤＬＬリセット信号生成回路を用いている点が図３に示した従来のアンチヒューズ制御回路と異なっている。その他の構成及び動作は従来のアンチヒューズ回路と同様であるため、その説明は省略する。
【００３６】
図１に示すように、本発明のアンチヒューズ制御回路が有するＤＬＬリセット信号生成回路６は、従来のＦｕｓｅ読み出し信号生成回路５と同様に、ラッチ回路から出力されたＰＭＤＣＭＤＴ信号に基づきＤＬＬＲｅｓｅｔ信号を出力する。このとき、コード信号であるＰＭＲＳ信号及びＡＤＤ２信号の値に応じてＤＬＬＲｅｓｅｔ信号の出力／非出力を制御する。
【００３７】
さらに、本発明のアンチヒューズ制御回路が有するＤＬＬリセット信号生成回路６では、ＤＤＲ３−ＳＤＲＡＭにて採用された、システムのＰｏｗｅｒ−ＯｎからＭＲＳ ＣＭＤ信号が生成されるまでの期間（初期設定期間）に外部から供給される、クロックＣＬＫと非同期なＲＥＳＥＴ信号が入力された場合もＤＬＬＲｅｓｅｔ信号を生成して出力する。
【００３８】
このようにクロックＣＬＫと非同期なＲＥＳＥＴ信号を用いてＤＬＬＲｅｓｅｔ信号を生成することで、クロック周波数が高くてもＤＬＬＲｅｓｅｔ信号を確実に生成できるため、アンチヒューズブロックから確実にＦｕｓｅデータが出力される。したがって、図２に示すように、ＣＭＤＢ信号の遅延量をＦｕｓｅデータによって所望の値に確実に切り替えることが可能になり、ラッチ回路からＰＭＤＣＭＤＴ信号が確実に出力される。
【００３９】
この遅延量の調整例について図９を用いて説明する。
【００４０】
図９は図１に示したアンチヒューズブロック１の回路例を示している。図９に示すアンチヒューズ（AutiFuse）部１２は、ＴｅｓｔＣｏｄｅ信号で動作するＣｌｋｅｄ Ｉｎｖｅｒｔｅｒを用い、テストモード時にアンチヒューズ部１２の記憶部に１／０をセットすることにより、任意のデータを擬似的に記憶部にラッチさせ、プログラマブルにてヒューズを切ることなく図４に示したトランジスタのＯＮ／ＯＦＦを設定可能にしている。このようにＴｅｓｔＣｏｄｅ信号を用い、強制的に調整量を入力することで遅延量を変化させることができる。その設定は実使用の高速条件下ではなく、ｔＩＳ／ｔＩＨが比較的緩い低速条件下にて擬似的にＴｅｓｔＣｏｄｅにてＡＦ［＊］を入力し、これを回路内にてラッチさせ、高速条件下にて動作確認を行い、調整量を可変させることで高速条件下での動作状態を見出すことが可能となる。
【００４１】
よって、半導体記憶装置の組み立て後に実施する、アンチヒューズにＦｕｓｅデータを書き込むための調整試験（内部信号のタイミング調整）を確実に実施できる。
【００４２】
また、より高いクロック周波数で動作することが予想される今後の半導体記憶装置であっても、アンチヒューズブロックに書き込まれたＦｕｓｅデータを確実に得ることができるため、クロックＣＬＫに対する内部信号のｔＩＳ／ｔＩＨの仕様値を満たす半導体記憶装置が得られる。そのため、半導体記憶装置の製造上の歩留りが向上する。
【００４３】
本発明では、半導体記憶装置を例にして、図１に示したように、ＭＲＳ信号もしくはＣＬＫと非同期なリセット信号からの双方によってＤＬＬ−Ｒｅｓｅｔ信号を生成可能とし、確実に自己回路内の遅延量の調整を可能としているが、このリセット信号を利用したＦｕｓｅ読み出しによる自己回路内の遅延量調整については、半導体記憶装置だけではなく、一般的な半導体装置にも応用可能であることは簡単に推測できる。
【００４４】
なお、ＲＥＳＥＴ信号を用いて初期設定を行う例としては、ＣＰＵのパワーオンリセットが考えられる。しかしながら、ＣＰＵは、リセット信号と称するＳＴＡＲＴ信号によりＲＯＭ等に格納されたプログラムを読み出し、周辺機器の初期設定に必要なデータを読み出す動作である。したがって、本発明のようにリセット信号を半導体装置内部のタイミング調整に用いるものではない。
【図面の簡単な説明】
【００４５】
【図１】本発明のアンチヒューズ制御回路の一構成例を示す回路図である。
【図２】本発明のアンチヒューズ制御回路が有するラッチ回路の動作を示すタイミングチャートである。
【図３】従来のアンチヒューズ制御回路の構成を示すブロック図である。
【図４】図３に示した遅延切替回路の構成例を示す回路図である。
【図５】図３に示したラッチ回路の動作を示すタイミングチャートである。
【図６】図３に示したアンチヒューズブロックの構成例を示す回路図である。
【図７】図６に示したアンチヒューズブロックの動作を示すタイミングチャートである。
【図８】従来のアンチヒューズ制御回路が有するラッチ回路の動作を示すタイミングチャートである。
【図９】アンチヒューズ部の読出しデータを強制的に変える例を示す回路図である。
【符号の説明】
【００４６】
１ アンチヒューズブロック
２ 遅延切替回路
４ ラッチ回路
５ Ｆｕｓｅ読み出し信号生成回路
６ ＤＬＬリセット信号生成回路
１１ リセット保持回路
１２ アンチヒューズ部
１３ ヒューズデコーダ部
【特許請求の範囲】
【請求項１】
初期設定時に生成される内部信号のタイミング調整に必要なデータが書き込まれる複数のアンチヒューズを備えたアンチヒューズブロックと、
前記データにしたがって前記内部信号を所定の遅延量で遅延させる遅延量切替回路と、
前記遅延量切替回路から出力される前記遅延後の内部信号を基に、前記アンチヒューズブロックから前記データを読み出すのに必要なコマンド信号を生成するラッチ回路と、
前記コマンド信号及びクロックと非同期に供給されるリセット信号を用いて生成する、前記アンチヒューズから前記データを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を前記アンチヒューズブロックへ供給するＤＬＬリセット信号生成回路と、
を有する半導体記憶装置。
【請求項２】
初期設定時にアンチヒューズに書き込まれたデータを用いて内部信号のタイミング調整を実施する半導体記憶装置の調整方法であって、
クロックと非同期に供給されるリセット信号を用いて前記アンチヒューズから前記データを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成し、
前記ＤＬＬＲｅｓｅｔ信号を、前記内部信号のタイミング調整に必要なデータが書き込まれた複数のアンチヒューズを備えたアンチヒューズブロックへ供給する半導体記憶装置の調整方法。
【請求項３】
初期設定時にアンチヒューズに書き込まれたデータを用いて内部信号のタイミング調整を実施するための半導体装置の調整方法であって、
前記半導体装置の内部で生成されるコマンド信号及びクロック信号と非同期に供給されるリセット信号を用いて、自回路内に設けられた前記アンチヒューズに書き込まれたデータを読み込み、
前記内部信号のタイミング調整を行う半導体装置の調整方法。
【請求項１】
初期設定時に生成される内部信号のタイミング調整に必要なデータが書き込まれる複数のアンチヒューズを備えたアンチヒューズブロックと、
前記データにしたがって前記内部信号を所定の遅延量で遅延させる遅延量切替回路と、
前記遅延量切替回路から出力される前記遅延後の内部信号を基に、前記アンチヒューズブロックから前記データを読み出すのに必要なコマンド信号を生成するラッチ回路と、
前記コマンド信号及びクロックと非同期に供給されるリセット信号を用いて生成する、前記アンチヒューズから前記データを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を前記アンチヒューズブロックへ供給するＤＬＬリセット信号生成回路と、
を有する半導体記憶装置。
【請求項２】
初期設定時にアンチヒューズに書き込まれたデータを用いて内部信号のタイミング調整を実施する半導体記憶装置の調整方法であって、
クロックと非同期に供給されるリセット信号を用いて前記アンチヒューズから前記データを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成し、
前記ＤＬＬＲｅｓｅｔ信号を、前記内部信号のタイミング調整に必要なデータが書き込まれた複数のアンチヒューズを備えたアンチヒューズブロックへ供給する半導体記憶装置の調整方法。
【請求項３】
初期設定時にアンチヒューズに書き込まれたデータを用いて内部信号のタイミング調整を実施するための半導体装置の調整方法であって、
前記半導体装置の内部で生成されるコマンド信号及びクロック信号と非同期に供給されるリセット信号を用いて、自回路内に設けられた前記アンチヒューズに書き込まれたデータを読み込み、
前記内部信号のタイミング調整を行う半導体装置の調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１２２８０７（Ｐ２００７−１２２８０７Ａ）
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００５−３１３３８７（Ｐ２００５−３１３３８７）
【出願日】平成１７年１０月２７日（２００５．１０．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１７年１０月２７日（２００５．１０．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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