半導体集積回路およびその動作方法
【課題】ＤＣオフセットキャンセル動作の動作期間を短縮する。
【解決手段】フィルタ処理と増幅機能を有するアクティブローフィルタ３００の差動出力端子に２個の校正抵抗Ｒ２２の一方の端子が接続され、２個の校正抵抗Ｒ２２の他方の端子に電圧比較器ＣＭＰの２個の入力端子と切り換えスイッチＳＷＩＯの２個の端子が接続される。ＤＣオフセット電圧低減のデジタル制御信号ＤＡＣＳ、ＤＡＣ２…ＤＡＣ０を算出する算出期間で、デジタルアナログ変換器ＤＡＣ０のアナログ電流による一方の校正抵抗Ｒ２２の電圧降下に依存する校正電圧を電圧比較器ＣＭＰが検出する。ＤＣオフセット電圧を低減する校正期間では、デジタル制御信号に応答したデジタルアナログ変換器の校正アナログ電流が切り換えスイッチＳＷＩＯを介してフィルタ３００の入力側に流される。
【解決手段】フィルタ処理と増幅機能を有するアクティブローフィルタ３００の差動出力端子に２個の校正抵抗Ｒ２２の一方の端子が接続され、２個の校正抵抗Ｒ２２の他方の端子に電圧比較器ＣＭＰの２個の入力端子と切り換えスイッチＳＷＩＯの２個の端子が接続される。ＤＣオフセット電圧低減のデジタル制御信号ＤＡＣＳ、ＤＡＣ２…ＤＡＣ０を算出する算出期間で、デジタルアナログ変換器ＤＡＣ０のアナログ電流による一方の校正抵抗Ｒ２２の電圧降下に依存する校正電圧を電圧比較器ＣＭＰが検出する。ＤＣオフセット電圧を低減する校正期間では、デジタル制御信号に応答したデジタルアナログ変換器の校正アナログ電流が切り換えスイッチＳＷＩＯを介してフィルタ３００の入力側に流される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特にＤＣオフセットキャンセル動作の動作期間を短縮するのに有効な技術に関するものである。
【背景技術】
【０００２】
伝統的なスーパーへテロダイン受信機は周波数変換に伴うイメージ周波数の妨害波除去のためのイメージ除去フィルタが必要であるのに対して、下記特許文献１には、外部部品のイメージ除去フィルタが不必要なダイレクトコンバージョン受信機におけるＬＯ(ローカル)リーク等によるベースバンド増幅信号のＤＣオフセットの校正技術が記載されている。すなわち、受信ミキサの出力にローパスフィルタを介して可変利得増幅器の入力が接続され、可変利得増幅器の出力にはアナログデジタル変換器の入力が接続され、アナログデジタル変換器の出力に制御回路の入力が接続され、制御回路の出力にデジタルアナログ変換器の入力が接続され、デジタルアナログ変換器の出力は可変利得増幅器のオフセット制御入力端子に接続される。制御回路は可変利得増幅器の出力の直流オフセットを測定するので、Ａ／Ｄ変換とＤ／Ａ変換とによって可変利得増幅器の出力の直流オフセットが校正されることが可能となる。
【０００３】
下記特許文献２には、ゲイン設定変更の影響が後段側に現れないようにするため、ゲインコントロール部の入力側にオフセット抑制部を接続して、ＤＣ帰還部によりゲインコントロール部の出力ＤＣレベルを監視して、この監視した出力ＤＣレベルが所定値を維持するようにオフセット抑制部を制御することが記載されている。
【０００４】
下記特許文献３には、ＡＤ変換器入力のベースバンド信号のクリップを抑圧して、かつＤＣ成分が低周波成分の本来の情報を失うことなく復調できるように、高速フーリエ変換(ＦＦＴ)回路によりＤＣ成分を取り出し、ＤＣオフセット量を推定するＤＣオフセット推定回路と、推定したＤＣオフセット量をアナログ値に変換するＤＡ変換器と、アナログ値のＤＣオフセット推定量をミキサの出力から減算する減算器とを備えるダイレクトコンバージョン方式のＯＦＤＭ方式の受信回路が記載されている。
【０００５】
下記特許文献４には、高周波回路から入力される妨害波の受信電界強度が所望の受信信号に対してはるかに大きくオフセット電圧校正期間に妨害波によって受信機が飽和する可能性がある場合にのみ低雑音増幅器または直交復調器等の高周波回路の動作を停止して、高周波回路から入力される妨害波によってオフセット電圧校正期間の前後に妨害波により受信機が飽和する可能性がない場合に低雑音増幅器あるいは直交復調器等の高周波回路の動作状態は変更せず常に動作状態とする受信装置が記載されている。
【０００６】
下記特許文献５には、複素フィルタの基本コンポーネントである演算増幅器で構成されるフィルタ利得段の出力に、ＤＣオフセット検出回路とデジタル・ツー・アナログ・ブラグラム・レジスタとデジタル・アナログ変換器とを含むＤＣオフセット補正回路を接続することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２１１０９８号 公報
【特許文献２】特開２００５−１２４０９号 公報
【特許文献３】特開２００７−８８９８３号 公報
【特許文献４】再公表特許ＷＯ２００５／０５５４５０号 公報
【特許文献５】特表２００９−５５２９３６号 公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者等は本発明に先立って、上記特許文献１に記載されたように外部部品のイメージ除去フィルタが不必要なダイレクトコンバージョン受信機を内蔵する半導体集積回路の研究・開発に従事した。
【０００９】
しかしながら、「ホモダイン」、「ゼロＩＦ」と呼ばれるダイレクトコンバージョン方式やローＩＦ方式の受信機は表面弾性波(ＳＡＷ)フィルタや誘電体フィルタ等の外部部品により構成されるイメージ除去フィルタが不必要である一方、良く知られているように、ＬＯ(ローカル)リーク等によるベースバンド増幅信号のＤＣオフセットの問題が発生する。このベースバンド増幅信号のＤＣオフセットは、受信ローカル信号(ＬO信号)が低雑音増幅器(ＬＮＡ)の入力から出力さらに受信ミキサの入力にフィードスルーされることで生じる「ＬＯリーク」に起因するものである。受信ミキサの入力端子のＬOリーク信号が受信ローカル信号(ＬO信号)それ自身とミキシングされ、受信ミキサの出力に直流成分のＤＣオフセットが発生する。この現象は、「自己ミキシング(self mixing)」と呼ばれている。
【００１０】
一方、ホモダイン方式、ゼロＩＦ方式と呼ばれるダイレクトコンバージョン方式やローＩＦ方式の受信機では、所望のチャネル以外の信号を除去するチャネルフィルタが、受信ミキサによって周波数変換した後の低周波数帯域の信号を処理するステージに配置される。この低周波数帯域信号処理ステージは、アナログベースバンド部と呼ばれる。このアナログベースバンド部はチャネルフィルタとしての機能の他、信号増幅機能、利得可変機能を有し、比較的低周波数帯域の信号処理を行うために、表面弾性波(ＳＡＷ)フィルタや誘電体フィルタ等の外部部品の代わりに、演算増幅器と抵抗Ｒと容量Ｃとの半導体集積回路の内蔵部品を使用するアクティブローパスフィルタによってフィルタ処理が実現される。
【００１１】
アナログベースバンド部の信号増幅機能を受け持つ増幅器の利得は、通常アナログベースバンド部だけで４０ｄＢ以上有する。これは、数μＶの電圧振幅の微弱な無線周波数信号をアナログベースバンド部の出力で略１Ｖ程度の振幅に増幅するために、１００ｄＢ程度の電圧利得が必要なためである。通常、ダイレクトコンバージョン方式の受信機では、「ＬＯリーク」に起因する受信ミキサの出力のベースバンド増幅器のオフセット入力電圧は数ｍＶ程度であるが、４０ｄＢの利得で増幅するとアナログベースバンド出力でのオフセット出力電圧は数百ｍＶにもなり、アナログベースバンド信号のダイナミックレンジが減少してしまう。
【００１２】
そこで、本発明者等は本発明に先立って、上記特許文献１に記載されたＤＣオフセットキャンセル回路について検討を行った。しかし、上記特許文献１に記載されたＤＣオフセットキャンセル回路はアナログデジタル変換器とデジタルアナログ変換器とを使用するので、半導体集積回路の回路規模と消費電力が増加すると言う問題が本発明者等による検討によって明らかとされた。半導体集積回路の回路規模の増大は、半導体集積回路の半導体チップ面積の増大となるので、半導体集積回路のコスト増大の問題を生じさせる。一方、携帯電話に搭載されるダイレクトコンバージョン受信機を内蔵する半導体集積回路は、携帯電話のバッテリーによって動作するものである。従って、半導体集積回路の消費電力の増大は、携帯電話のバッテリーの寿命を短縮すると言う問題を生じさせる。
【００１３】
図１は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成を示す図である。
【００１４】
図１に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路は、差動増幅器３０２、切り換えスイッチＳＷＦＩＬ、チャネルフィルタとしてのアクティブローパスフィルタ３０１、電圧比較器ＣＭＰ、オフセットキャンセル制御回路１００、デジタルアナログ変換器ＤＡＣ０により構成されている。
【００１５】
図１に示した半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の通常の受信動作では下記のように動作する。
【００１６】
図１では示されていないが、ダイレクトコンバージョン方式の受信機の受信ミキサから生成されるベースバンド信号が、差動増幅器３０２の差動入力端子ＩＮ、ＩＮＢに供給される。差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢからの差動ベースバンド受信増幅信号は、切り換えスイッチＳＷＦＩＬを介してアクティブローパスフィルタ３０１の差動入力端子に供給される。チャネルフィルタとして機能するアクティブローパスフィルタ３０１は、演算増幅器と抵抗Ｒと容量Ｃとを使用するアクティブローパスフィルタ、一例として、２個のサレンキー(Ｓａｌｌｅｎ−Ｋｅｙ)型ローパスフィルタ回路によって構成されている。良く知られているように、サレンキー型ローパスフィルタ回路は、演算増幅器の反転入力端子と出力端子を容量を介して入力の２個の直列抵抗の接続ノードに接続したものである。このチャネルフィルタとして機能するアクティブローパスフィルタ３０１は所望のチャネル以外の信号を除去する。アクティブローパスフィルタ３０１の差動出力端子ＯＵＴ２、ＯＵ２ＴＢからの差動ベースバンド受信増幅信号は、図１では示されていないアナログデジタル変換器によって受信デジタルベースバンド信号に変換され、受信デジタルベースバンド信号は携帯電話に搭載されたベースバンド処理ユニットに供給される。
【００１７】
一方、図１に示した半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなＤＣオフセットキャンセル動作を実行する。
【００１８】
すなわち、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは、電圧比較器ＣＭＰによって検出され、電圧比較器ＣＭＰの検出結果はオフセットキャンセル制御回路１００に供給され、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を生成してデジタルアナログ変換器ＤＡＣ０のデジタル入力端子に供給する。従って、デジタルアナログ変換器ＤＡＣ０のアナログ出力端子に、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答したアナログ出力電流が流れる。その結果、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流によって、差動増幅器３０２の２個の負荷抵抗ＲＤ、ＲＤＢの一方の電圧降下が増大するので、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに制御される。
【００１９】
以下に、上述したＤＣオフセットキャンセル動作を、更に詳細に説明する。
【００２０】
まず、差動増幅器３０２の差動トランジスタ対としてＮチャンネルＭＯＳトランジスタＭＮＤ、ＭＮＤＢは、同じ特性、同じサイズ、同じ並列数で構成する。次に、差動増幅器３０２の負荷抵抗ＲＤ、ＲＤＢは、同一の値の抵抗である。ＭＯＳトランジスタＭＮＤ、ＭＮＤＢと負荷抵抗ＲＤ、ＲＤＢと直流バイアス電流ＩＢとは、差動増幅器３０２を構成する。
【００２１】
差動増幅器３０２は差動信号入力端子ＩＮ、ＩＮＢに印加された信号を増幅して、ＭＯＳトランジスタＭＮＤ、ＭＮＤＢのドレイン間に出力する。尚、差動増幅器３０２の差動トランジスタ対は、ＭＯＳトランジスタ以外にバイポーラトランジスタを利用することができる。
【００２２】
差動増幅器３０２のＤＣオフセット電圧ＶOS1は「ＬＯリーク」に起因するだけではなく、差動信号入力端子ＩＮ、ＩＮＢが無信号状態でも、ＭＯＳトランジスタＭＮＤ、ＭＮＤＢと負荷抵抗ＲＤ、ＲＤＢとの製造ばらつきや信号配線や電源配線や接地配線の配線抵抗のばらつきなどに起因して生ずる。
【００２３】
デジタルアナログ変換器ＤＡＣ０は、複数ビットのデジタルＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０(以下、ＤＡＣコードと言う)に対応したアナログ出力電流を生成する。すなわち、このデジタルアナログ変換器ＤＡＣ０は、電流ステアリング型ＤＡ変換器(Current Steering DAC)と呼ばれる。最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳはアナログ出力電流の符号を示し、下位ビットから最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０はアナログ出力電流の絶対値を示す。
【００２４】
また、ＤＡＣコードと複数ビットのＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０との関係は、下記のようになる。
【００２５】
ＤＡＣコード DACS DAC2 DAC1 DAC0
０ ０ ０ ０ ０
１ ０ ０ ０ １
２ ０ ０ １ ０
３ ０ ０ １ １
４ ０ １ ０ ０
５ ０ １ ０ １
６ ０ １ １ ０
７ ０ １ １ １
８ １ ０ ０ ０
９ １ ０ ０ １
１０ １ ０ １ ０
１１ １ ０ １ １
１２ １ １ ０ ０
１３ １ １ ０ １
１４ １ １ １ ０
１５ １ １ １ １
【００２６】
デジタルアナログ変換器ＤＡＣ０では、直流基準電圧ＶBGの直流電圧が、演算増幅回路ＯＰＡ０、ＰチャンネルＭＯＳトランジスタＭＰ０と抵抗Ｒ０とによって電流に変換する。電源電圧をＶDDとすると、下式で与えられる直流基準電流ＩREFが、ＰチャンネルＭＯＳトランジスタＭＰ０のドレインからＮチャンネルＭＯＳトランジスタＭＮ０のドレインへ流れる。
【００２７】
【数１】
【００２８】
ＮチャンネルＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３は全て同じ特性であり、図１において記号ｍで示される整数は各ＮチャンネルＭＯＳトランジスタの並列数を示している。
【００２９】
例えば、ｍ＝1のトランジスタＭＮ１は1個のみ存在し、ｍ＝4のトランジスタＭＮ３は4個のＭＮ１と同じサイズのトランジスタが並列に接続される。このようにすると、ハイレベルＨの最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ０をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ１のドレインにはＩREFが流入して、ハイレベルＨの第２ビットのＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ１をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ２のドレインには２×ＩREFが流入して、ハイレベルＨの第３ビットのＤＡＣコード入力信号ＤＡＣ２によってスイッチＳＷ２をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ３のドレインには４×ＩREFが流入する。スイッチＳＷ０、ＳＷ１、ＳＷ２がオフすると、ＮチャンネルＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２のドレイン電流はゼロとなる。従って、ＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０へのＤＡＣコードのハイレベルＨ＝１とローレベルＬ＝０に応答して、図１のスイッチ極性図２００に従ってスイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷＳがオン・オフ動作するので、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutは、下記のようになる。
【００３０】
すなわち、
ＤＡＣＳ＝０の時、
ＩDACout (ＳＷＳの端子１)＝０
ＩDACout (ＳＷＳの端子２)＝(４×ＤＡＣ２+２×ＤＡＣ１+ＤＡＣ０)×ＩREF
ＤＡＣＳ＝１の時、
ＩDACout (ＳＷＳの端子１)＝(４×ＤＡＣ２+２×ＤＡＣ１+ＤＡＣ０)×ＩREF
ＩDACout (ＳＷＳの端子２)＝０
となる。
【００３１】
ここで極性切り換えスイッチＳＷＳの端子２側へ流入する電流を正とすると、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutは、下記のようになる。
【００３２】
ＩDACout＝ＩDACout (ＳＷＳの端子２)−ＩDACout (ＳＷＳの端子１)
図３は、図１に示した本発明に先立って本発明者等により検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutとＤＡＣコードとの関係を示す図である。
【００３３】
図３に示すようにＤＡＣコードが０から７まではアナログ出力電流ＩDACoutが０から７×ＩREFまで増加する一方、ＤＡＣコードが８から１５まではアナログ出力電流ＩDACoutが０から−７×ＩREFまで減少する。
【００３４】
図２は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【００３５】
図２のタイミングチャートに示すように、オフセットキャンセル制御回路１００のクロック信号入力端子にはクロック信号ＣＬＫが供給され、ＤＣオフセットキャンセル動作の開始時には、ハイレベルＨ“１”のオフセット補償開始信号ＣＡＬがオフセットキャンセル制御回路１００と切り換えスイッチＳＷＦＩＬとに供給される。従って、切り換えスイッチＳＷＦＩＬでは３端子−１端子の間がオン状態となって２端子−１端子との間がオフ状態となるので、アクティブローパスフィルタ３０１の差動入力端子は差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢから切り離されて所定の直流バイアス電圧Ｖbiasに接続される。尚、図２のタイミングチャートにおいて、クロック信号ＣＬＫの上部に示されたＰ１〜Ｐ６はクロック信号ＣＬＫの番号を示している。また所定の直流バイアス電圧Ｖbiasの電圧レベルは、差動増幅器３０２のＭＯＳトランジスタＭＮＤ、ＭＮＤＢのドレインバイアス電圧に近い値に設定される。
【００３６】
第１番目Ｐ１のクロック信号ＣＬＫの立ち下がりエッジで、図１に示すＤＣオフセットキャンセル回路によるＤＣオフセットキャンセル動作を開始するためにハイレベルＨ“１”のオフセット補償開始信号ＣＡＬが供給される。従って、アクティブローパスフィルタ３０１の差動入力端子は差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢから切り離され所定の直流バイアス電圧Ｖbiasに接続されているので、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが変化してもアクティブローパスフィルタ３０１の容量の充放電は行われない。従って、デジタルアナログ変換器ＤＡＣ０のＤＡＣコード入力信号に複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を高速で供給しても、電圧比較器ＣＭＰ０は差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の正負の極性と絶対値電圧レベルとを正確に判定することが可能となる。
【００３７】
第１番目Ｐ１のクロック信号ＣＬＫの立ち下がりエッジでハイレベルＨ“１”のオフセット補償開始信号ＣＡＬが供給されたとき、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０はまだローレベルＬ“０”である。
【００３８】
図２のタイミングチャートでは、差動増幅器３０２の差動出力端子の最初のＤＣオフセット電圧ＶOS1は一例として正のＤＣオフセット電圧となっているが、負のＤＣオフセット電圧となる場合もある。
【００３９】
最初のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、最初のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【００４０】
第２番目Ｐ２のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０によるＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００は極性切り換えスイッチＳＷＳの３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御して、負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００は極性切り換えスイッチＳＷＳの３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。
【００４１】
その結果、ＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には、差動増幅器３０２の差動出力端子ＯＵＴからデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が負側へシフトして、ＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には、差動増幅器３０２の差動出力端子ＯＵＴＢからデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が相対的に正側へシフトするものである。このように、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが流れるように、オフセットキャンセル制御回路１００は、極性切り換えスイッチＳＷＳでの切り換えを実行する。それ以後の最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳには、第２番目Ｐ２のクロック信号ＣＬＫの立ち下がりエッジのタイミングにてオフセットキャンセル制御回路１００に記憶された最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳの値ＤＡＣＳ(Ｐ２)が使用される。
【００４２】
次に、第３番目Ｐ３のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【００４３】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ハイレベルＨ“１”
ＤＡＣ１＝ローレベルＬ“０”
ＤＡＣ０＝ローレベルＬ“０”
【００４４】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示したＤＡＣコードに依存する最初のアナログ出力電流ＩDACoutが、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れるものとなる。その結果、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1は最初のＤＣオフセット電圧の値から最初のアナログ出力電流ＩDACoutに応答して第２番目のＤＣオフセット電圧ＶOS1に変化する。
【００４５】
第３番目Ｐ３のクロック信号ＣＬＫの立ち上がりエッジに応答する第２番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第２番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【００４６】
第３番目Ｐ３のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第２番目のＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、第２番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２によりスイッチＳＷ２の３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御する一方、第２番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２によりスイッチＳＷ２の３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。それ以後の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２には、第３番目Ｐ３のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された上位２ビット目のＤＡＣコード入力信号ＤＡＣ２の値ＤＡＣ２(Ｐ３)が使用される。
【００４７】
次に、第４番目Ｐ４のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【００４８】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ＤＡＣ２(Ｐ３)
ＤＡＣ１＝ハイレベルＨ“１”
ＤＡＣ０＝ローレベルＬ“０”
【００４９】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示すＤＡＣコードに依存する２番目のアナログ出力電流ＩDACoutが、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れるものとなる。その結果、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1は第２番目のＤＣオフセット電圧の値から２番目のアナログ出力電流ＩDACoutに応答して第３番目のＤＣオフセット電圧ＶOS1に変化する。
【００５０】
第４番目Ｐ４のクロック信号ＣＬＫの立ち上がりエッジに応答する第３番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第３番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【００５１】
第４番目Ｐ４のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第３番目のＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、第３番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ１の３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御する一方、第３番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ２の３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。それ以後の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１には、第４番目Ｐ４のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された上位３ビット目のＤＡＣコード入力信号ＤＡＣ１の値ＤＡＣ１(Ｐ４)が使用される。
【００５２】
次に、第５番目Ｐ５のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【００５３】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ＤＡＣ２(Ｐ３)
ＤＡＣ１＝ＤＡＣ１(Ｐ４)
ＤＡＣ０＝ハイレベルＨ“１”
【００５４】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示すＤＡＣコードに依存する３番目のアナログ出力電流ＩDACoutが、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れるものとなる。その結果、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1は第３番目のＤＣオフセット電圧の値から３番目のアナログ出力電流ＩDACoutに応答して第４番目のＤＣオフセット電圧ＶOS1に変化する。
【００５５】
第５番目Ｐ５のクロック信号ＣＬＫの立ち上がりエッジに応答する第４番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第４番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【００５６】
第５番目Ｐ５のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第４番目のＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、第４番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ０の３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御する一方、第４番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ２の３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。それ以後の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０には、第５番目Ｐ５のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０の値ＤＡＣ０(Ｐ５)が使用される。
【００５７】
この時点で、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1は、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作によって、±０．５×ＩREF×ＲＤの小さい電圧値に収束するものとなる。
【００５８】
最後にＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を終了するために、第６番目Ｐ６のクロック信号ＣＬＫのＰ６の立ち下がりエッジのタイミングにてオフセットキャンセル制御回路１００と切り換えスイッチＳＷＦＩＬとに供給されるオフセット補償開始信号ＣＡＬがハイレベルＨ“１”からローレベルＬ“０”に変化させる。
【００５９】
従って、切り換えスイッチＳＷＦＩＬでは、３端子−１端子の間がオフ状態に制御され３端子−２端子の間がオン状態に制御されることで、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作が終了する。
【００６０】
図１に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作は、図２のタイミングチャートにおいてデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが大きく変化するところで遅延する可能性がある。図２のタイミングチャートでは、第３番目Ｐ３のクロック信号ＣＬＫと第４番目Ｐ４のクロック信号ＣＬＫと第５番目Ｐ５のクロック信号ＣＬＫの各クロックタイミングにおいて、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが大きく変化する。もし、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutがアクティブローパスフィルタ３０１の容量の充放電は行うならば、充放電の完了時点までオフセットキャンセルのための電圧比較器ＣＭＰの検出結果が差動増幅器３０２のＤＣオフセット電圧ＶOS1の正負の極性と絶対値電圧レベルとを正確に判定することが不可能となる。
【００６１】
それに対して、図１に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路は切り換えスイッチＳＷＦＩＬが使用され、ＤＣオフセットキャンセル動作の期間中は差動増幅器３０２の出力端子と電圧比較器ＣＭＰの入力端子とデジタルアナログ変換器ＤＡＣ０のアナログ出力端子は切り換えスイッチＳＷＦＩＬによってアクティブローパスフィルタ３０１の入力端子から切り離されている。従って、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが変化してもアクティブローパスフィルタ３０１の容量の充放電は行われないので、デジタルアナログ変換器ＤＡＣ０のＤＡＣコード入力信号に複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を高速で供給しても、電圧比較器ＣＭＰ０は差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の正負の極性と絶対値電圧レベルとを正確に判定することが可能となる。
【００６２】
ＤＣオフセットキャンセル動作によって電圧比較器ＣＭＰ０の判定結果から複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０の値を全て決定した後、切り換えスイッチＳＷＦＩＬを切り換えて、差動増幅器３０２の出力端子とアクティブローパスフィルタ３０１の入力端子とを切り換えスイッチＳＷＦＩＬを介して接続する。この接続の際に、アクティブローパスフィルタ３０１の容量の充放電動作が生じ、アクティブローパスフィルタ３０１の過渡応答特性に応じて差動増幅器３０２のＤＣオフセット電圧ＶOS1が安定化されるまでには、時間が必要となる。しかし、差動増幅器３０２のＤＣオフセット電圧ＶOS1はもともと数十ｍＶと小さい上、直流バイアス電圧Vbiasは差動増幅器３０２のＭＯＳトランジスタＭＮＤ、ＭＮＤＢのドレインバイアス電圧に近い電圧値に設定されているため、ＤＣオフセット電圧ＶOS1の安定化時間は無視可能な小さな時間とすることが可能となる。
【００６３】
一方、ダイレクトコンバージョン方式の受信機のアナログベースバンド部のアクティブローパスフィルタには、通常５次〜８次のバタワース(Butterworth)・ローパスフィルタあるいはチェビシェフ(Chebyshev)・ローパスフィルタフィルタが使用される。また、ダイレクトコンバージョン方式の受信機のアナログベースバンド部が同相成分(In phase)のIチャネルと直交成分(Quadrature)のＱチャネルの２系統のチャネルフィルタが必要なため、8次のバタワース・ローパスフィルタには、８〜１６個程度の演算増幅器が必要となる。
【００６４】
１個の演算増幅器の消費電流が略１ｍＡとすると、8次のバタワース・ローパスフィルタだけで、略８〜１６ｍＡの大きな消費電流が消費され消費電力が大きい。
【００６５】
また、半導体集積回路の半導体製造プロセスの微細化に伴い電源電圧ＶDDも低下するので、図１に示した本発明に先立って本発明者等により検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路の差動増幅器３０２の負荷抵抗ＲＤ、ＲＤＢは使用されない傾向となっている。その理由は、電源電圧ＶDDからＮチャンネルＭＯＳトランジスタＭＮＤ、ＭＮＤＢのドレインまでのＲＤ×ＩＢ／２の電圧降下のため、ダイナミックレンジが小さくなるからである。そこで、電圧降下の大きな抵抗負荷の差動増幅器ではなく、より電圧降下の小さい能動負荷の差動増幅器を使用することによって安定した利得を実現可能な演算増幅器が採用される傾向となっている。従って、ダイレクトコンバージョン方式の受信機のアナログベースバンド部のチャネルフィルタを、フィルタ処理と増幅機能(電圧利得)との２つの機能が演算増幅回路を含んだバイカッド(biquad)構成のアクティブＲＣローパスフィルタによって実現することが本発明に先立って本発明者等によって検討された。
【００６６】
図４は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするための他のＤＣオフセットキャンセル回路の構成を示す図である。
【００６７】
図４に示す本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路が図１に示した本発明に先立って本発明者等によって検討されたＤＣオフセットキャンセル回路と相違するのは、図１の差動増幅器３０２とチャネルフィルタとしてのアクティブローパスフィルタ３０１が図４ではチャネルフィルタとしての電圧増幅機能を有するバイカッド(biquad)構成のアクティブＲＣローパスフィルタ３００に置換されている点である。
【００６８】
図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００では、第１段は完全積分器によって構成され、第２段は帰還容量Ｃ１１の電荷が可変帰還抵抗Ｒ３で放電される不完全積分器によって構成されている点である。
【００６９】
すなわち、図４に示すチャンネルフィルタでは、第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転入力端子＋には、抵抗Ｒ１、Ｒ１を介してそれぞれ非反転入力端子ＩＮＴ、反転入力端子ＩＮＢが接続されている。第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転出力端子＋の間は帰還容量Ｃ１が接続され、第１段の演算増幅器ＯＰＡ１の非反転入力端子＋と反転出力端子−の間は帰還容量Ｃ１が接続されている。第１段の演算増幅器ＯＰＡ１の非反転出力端子＋と反転出力端子−とは、抵抗Ｒ２、Ｒ２を介してそれぞれ第２段の演算増幅器ＯＰＡ２の反転入力端子−と非反転入力端子＋に接続されている。第２段の演算増幅器ＯＰＡ２の反転入力端子−と非反転出力端子＋との間には帰還容量Ｃ１と可変帰還抵抗Ｒ３とが並列に接続され、第２段の演算増幅器ＯＰＡ２の非反転入力端子＋と反転出力端子−の間には帰還容量Ｃ１と可変帰還抵抗Ｒ３とが並列に接続されている。第２段の演算増幅器ＯＰＡ２の反転出力端子−と第１段の演算増幅器ＯＰＡ１の反転入力端子−との間には帰還抵抗Ｒ２が接続され、第２段の演算増幅器ＯＰＡ２の非反転出力端子＋と第１段の演算増幅器ＯＰＡ１の非反転入力端子＋との間には帰還抵抗Ｒ２が接続されている。第２段の演算増幅器ＯＰＡ２の非反転出力端子＋と反転出力端子−は、非反転出力端子ＯＵＴＴ、反転出力端子ＯＵＴＢとされる。
【００７０】
図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴと反転入力端子ＩＮＢの間に供給される入力信号電圧ＶINと非反転出力端子ＯＵＴＴと反転出力端子ＯＵＴＢとの間に生成される出力信号電圧ＶOUTとの関係を示す伝達関数Ｈ(s)＝ＶOUT／ＶINは、次式で与えられる。
【００７１】
【数２】
【００７２】
ここで、ｓ＝ｊ・２πｆであり、ω0とＱとＫとは、それぞれ次式で与えられる。
【００７３】
【数３】
【００７４】
【数４】
【００７５】
【数５】
【００７６】
従って、図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００では受信ベースバンド信号の周波数ｆ＝０の時には、伝達関数Ｈ(s)＝ＶOUT／ＶIN ＝Ｋとなるので、電圧利得K倍のローパスフィルタとなる。従って、所望のローパスフィルタ特性になるように性能指数Ｑと自然周波数ω0を選択して、更に抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値と容量Ｃ１の容量値とを決定して、同時に所望の電圧利得Kとなるように抵抗Ｒ１、Ｒ２の抵抗値を決定することによって、フィルタ動作と増幅動作とを同時に実現することができる。
【００７７】
図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００のＤＣオフセット電圧ＶOS1は、「ＬＯリーク」に起因するだけではなく、差動信号入力端子ＩＮＴ、ＩＮＢが無信号状態でも、演算増幅器ＯＰＡ１、ＯＰＡ２と抵抗Ｒ１、Ｒ２、Ｒ３との製造ばらつきや信号配線や電源配線や接地配線の配線抵抗のばらつきなどに起因して生ずる。
【００７８】
従って、図４に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするための他のＤＣオフセットキャンセル回路も、図１に示したＤＣオフセットキャンセル回路と同様に、電圧比較器ＣＭＰ、オフセットキャンセル制御回路１００、デジタルアナログ変換器ＤＡＣ０を含んでいる。
【００７９】
すなわち、図４に示す半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなＤＣオフセットキャンセル動作を実行する。
【００８０】
すなわち、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは電圧比較器ＣＭＰにより検出され、電圧比較器ＣＭＰの検出結果はオフセットキャンセル制御回路１００に供給される。オフセットキャンセル制御回路１００は電圧比較器ＣＭＰの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を生成して、デジタルアナログ変換器ＤＡＣ０のデジタル入力端子に供給する。その結果、デジタルアナログ変換器ＤＡＣ０のアナログ出力端子に、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答したアナログ出力電流が流れる。従って、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流によりバイカッド構成のアクティブＲＣローパスフィルタ３００の２個の負帰還抵抗Ｒ２、Ｒ２の一方の電圧降下が増大するので、フィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに制御されるものである。
【００８１】
図５は、図４に示す本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【００８２】
図５に示したＤＣオフセットキャンセル動作を説明する図でも、図２に示したＤＣオフセットキャンセル動作を説明する図と同様に、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０によるＤＣオフセット電圧ＶOS1の判定結果に応答してデジタルアナログ変換器ＤＡＣ０のデジタル入力端子に供給される複数ビットのデジタルＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０(ＤＡＣコード)を決定する。従って、図４のバイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルに対応したアナログ出力電流がデジタルアナログ変換器ＤＡＣ０のアナログ出力端子に流れる。その結果、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流によってバイカッド構成のアクティブＲＣローパスフィルタ３００の２個の負帰還抵抗Ｒ２、Ｒ２の一方の電圧降下が増大するので、フィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに制御される。すなわち、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０によるＤＣオフセット電圧ＶOS1の判定結果を記憶して、正のＤＣオフセット電圧の場合には極性切り換えスイッチＳＷＳの３端子−１端子の間をオン状態に３端子−２端子の間とをオフ状態にそれぞれ制御して、負のＤＣオフセット電圧の場合には極性切り換えスイッチＳＷＳの３端子−１端子の間をオフ状態に３端子−２端子との間をオン状態にそれぞれ制御する。従って、ＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＢから上側の抵抗Ｒ２を介してデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が相対的に負側へシフトして、ＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴから下側の抵抗Ｒ２を介してデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が相対的に正側へシフトする。
【００８３】
しかし、図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００はフィルタ処理と増幅機能(電圧利得)との２つの機能を実現するために４個の容量Ｃ１を含んでいるので、図５に示したＤＣオフセットキャンセル動作を説明する図から理解されるように、デジタルアナログ変換器ＤＡＣ０に供給される複数ビットのデジタルＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０の変化に応答してＤＣオフセット電圧ＶOS1が変化して安定な電圧値に安定化されるためには相当のセットリング時間を必要とする。このセットリング時間の経過期間では電圧比較器ＣＭＰ０はアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の正負の極性と絶対値電圧レベルの正確な判定が不可能となるので、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作の開始から終了までのキャンセル動作期間が長いと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００８４】
図６は、図４に示した本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路により半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧がキャンセルされる様子を示す図である。
【００８５】
図６に示すように、半導体集積回路ＩＣには、バイカッド構成のアクティブＲＣローパスフィルタ３００と電圧比較器ＣＭＰとオフセットキャンセル制御回路１００とデジタルアナログ変換器ＤＡＣ０に追加して、低雑音増幅器ＬＮＡと受信ミキサＭＩＸＥＲとＲＦ受信ローカル発振器ＲＦ＿ＯＳＣとが内蔵されている。
【００８６】
携帯電話に搭載された送受信アンテナＡＮＴによって受信されるＲＦ受信入力信号は低雑音増幅器ＬＮＡの入力端子に供給され、低雑音増幅器ＬＮＡの出力端子のＲＦ受信増幅信号は受信ミキサＭＩＸＥＲの一方の入力端子に供給される。ＲＦ受信入力信号のＲＦ周波数と同一の周波数を有するＲＦ受信ローカル信号がＲＦ受信ローカル発振器ＲＦ＿ＯＳＣの出力端子から受信ミキサＭＩＸＥＲの他方の入力端子に供給されるので、受信ミキサＭＩＸＥＲの差動出力端子からは差動受信ベースバンド信号が生成される。この差動受信ベースバンド信号は、入力信号電圧ＶINとしてバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴ、反転入力端子ＩＮＢに供給される。
【００８７】
図６に示したように、半導体集積回路ＩＣに内蔵されたダイレクトコンバージョン方式の受信機において、バイカッド構成のアクティブＲＣローパスフィルタ３００と電圧比較器ＣＭＰとオフセットキャンセル制御回路１００とデジタルアナログ変換器ＤＡＣ０はフィードバック経路を形成するだけではなく、フィードバック経路内部に配置されたバイカッド構成のアクティブＲＣローパスフィルタ３００は４個の容量Ｃ１によって２次の遅れ要素を持っている。
【００８８】
従って、図６に示した半導体集積回路ＩＣに内蔵されたダイレクトコンバージョン方式の受信機で「ＬＯリーク」に起因するＤＣオフセット電圧ＶOS1を上述のフィードバック経路によりキャンセルするためには、フィードバック経路内部に配置されたバイカッド構成のアクティブＲＣローパスフィルタ３００は４個の容量Ｃ１の遅れ要素による遅延時間が発生する。その結果、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作期間が長くなり、ダイレクトコンバージョン方式の受信機の通常の受信動作を開始する受信開始時間が遅延すると言う問題が本発明に先立った本発明者等による検討により明らかとされた。
【００８９】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００９０】
従って、本発明の目的とするところは、ＤＣオフセットキャンセル動作の動作期間を短縮することにある。
【００９１】
また、本発明の他の目的とするところは、半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のＤＣオフセットキャンセル動作の動作期間を短縮することにある。
【００９２】
また、本発明の更に他の目的とするところは、半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のＤＣオフセットキャンセル動作後の通常の受信動作を開始する受信開始時間の遅延を軽減することにある。
【００９３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００９４】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００９５】
すなわち、本発明の代表的な実施の形態による半導体集積回路は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタ(３００)と、前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗(Ｒ２２、Ｒ２２)と、前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器(ＣＭＰ)と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路(１００)と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器(ＤＡＣ０)と、前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチ(ＳＷＩＯ)とを具備する。
【００９６】
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出する。
【００９７】
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れることを特徴とするものである(図７参照)。
【発明の効果】
【００９８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００９９】
すなわち、本発明によれば、ＤＣオフセットキャンセル動作の動作期間を短縮することができる。
【図面の簡単な説明】
【０１００】
【図１】図１は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成を示す図である。
【図２】図２は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【図３】図３は、図１に示した本発明に先立って本発明者等により検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutとＤＡＣコードとの関係を示す図であり、また図７の本発明の実施の形態１による半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutとＤＡＣコードとの関係を示す図である。
【図４】図４は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするための他のＤＣオフセットキャンセル回路の構成を示す図である。
【図５】図５は、図４に示す本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【図６】図６は、図４に示した本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路により半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧がキャンセルされる様子を示す図である。
【図７】図７は、本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成を示す図である。
【図８】図８は、図７の本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成をより詳細に示す図である。
【図９】図９は、図８に示す本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【図１０】図１０は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲの構成を示す図である。
【図１１】図１１は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲの他の構成を示す図である。
【図１２】図１２は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器として使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。
【図１３】図１３は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器としてより好適な使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。
【図１４】図１４は、図７乃至図１３を参照して説明した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機を、同相成分のIチャネルと直交成分のＱチャネルの２系統のアナログベースバンド部を有する直交ダウンコンバージョン方式に適用した本発明の実施の形態２による受信機の構成を示す図である。
【発明を実施するための形態】
【０１０１】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【０１０２】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタ(３００)と、前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗(Ｒ２２、Ｒ２２)と、前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器(ＣＭＰ)と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路(１００)と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器(ＤＡＣ０)と、前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチ(ＳＷＩＯ)とを具備する。
【０１０３】
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出する。
【０１０４】
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れることを特徴とするものである(図７参照)。
【０１０５】
前記実施の形態によれば、ＤＣオフセットキャンセル動作の動作期間を短縮することができる。
【０１０６】
好適な実施の形態では、前記アクティブローパスフィルタの前記差動出力端子には前記２個の校正抵抗の一方の端子が接続され、前記２個の校正抵抗の他方の端子には前記電圧比較器の２個の入力端子と前記切り換えスイッチ(ＳＷＩＯ)の２個の第１端子とが接続される。
【０１０７】
前記切り換えスイッチの２個の第２端子は、前記第1段演算増幅器の差動入力端子に接続される。
【０１０８】
前記デジタルアナログ変換器の前記出力端子は、第１のアナログ電流出力端子と第２のアナログ電流出力端子とを含んで構成される。
【０１０９】
前記切り換えスイッチの２個の第３端子の一方は前記第１のアナログ電流出力端子に接続され、前記切り換えスイッチの２個の第３端子の他方は前記第２のアナログ電流出力端子に接続される。
【０１１０】
前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記ＤＣオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものである。
【０１１１】
前記算出期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を非導通状態に制御する。
【０１１２】
前記校正期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を導通状態に制御することを特徴とするものである(図７参照)。
【０１１３】
他の好適な実施の形態では、前記アクティブローパスフィルタ(３００)は、２個の第１抵抗(Ｒ１、Ｒ１)と、第１段演算増幅器(ＯＰＡ１)と、２個の第１容量(Ｃ１、Ｃ１)と、２個の第２抵抗(Ｒ２、Ｒ２)と、第２段演算増幅器(ＯＰＡ２)と、２個の第２容量(Ｃ２、Ｃ２)と、２個の第３抵抗(Ｒ３、Ｒ３)と、２個の帰還抵抗(Ｒ２、Ｒ２)とを含む。
【０１１４】
差動入力信号(ＶIN)が前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記２個の第１容量が前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続される。
【０１１５】
前記第１段演算増幅器の前記非反転出力端子および前記反転出力端子は、前記２個の第２抵抗を介して前記第２段演算増幅器の反転入力端子と非反転入力端子に接続され、前記２個の第２容量が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記２個の第３抵抗が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続される。
【０１１６】
前記２個の帰還抵抗が、前記第２段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続されたことを特徴とするものである(図７参照)。
【０１１７】
他の好適な実施の形態は、前記２個の校正抵抗の抵抗値は、前記２個の帰還抵抗の抵抗値と実質的に等しく設定されていることを特徴とするものである(図７参照)。
【０１１８】
更に他の好適な実施の形態では、前記制御回路(１００)は、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流すかを決定するものである。
【０１１９】
前記校正アナログ電流が前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定されることを特徴とするものである(図７参照)。
【０１２０】
より好適な実施の形態では、前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定されることを特徴とするものである(図８参照)。
【０１２１】
他のより好適な実施の形態では、前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器(ＬＮＡ)と、ＲＦ受信ローカル発振器(ＲＦ＿ＯＳＣ)と、受信ミキサ(ＭＩＸＥＲ)とを更に具備する。
【０１２２】
前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるＲＦ受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のＲＦ受信増幅信号は前記受信ミキサの一方の入力端子に供給可能である。
【０１２３】
前記ＲＦ受信ローカル発振器から生成されるＲＦ受信ローカル信号は前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号が前記差動入力信号として前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子とに供給可能であることを特徴とするものである(図８参照)。
【０１２４】
更に他のより好適な実施の形態では、前記受信ミキサは、受動ミキサ(ＰＭ)と、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器(ＩＶＣ)とを含んで構成されることを特徴とするものである(図１０参照)。
【０１２５】
具体的な実施の形態では、前記受信ミキサは、能動ミキサであるギルバートセル(ＧＣ)を含んで構成されることを特徴とするものである(図１１参照)。
【０１２６】
最も具体的な実施の形態では、前記アクティブローパスフィルタの前記第１段演算増幅器および前記第２段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成されることを特徴とするものである(図１２、図１３参照)。
【０１２７】
〔２〕本発明の別の観点の代表的な実施の形態は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタ(３００)と、前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗(Ｒ２２、Ｒ２２)と、前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器(ＣＭＰ)と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路(１００)と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器(ＤＡＣ０)と、前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチ(ＳＷＩＯ)とを具備する半導体集積回路の動作方法である。
【０１２８】
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間にて、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出するステップと、
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間にて、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子に流れるステップとを有することを特徴とするものである(図７参照)。
【０１２９】
前記実施の形態によれば、ＤＣオフセットキャンセル動作の動作期間を短縮することができる。
【０１３０】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１３１】
［実施の形態１］
《ＤＣオフセットキャンセル回路の構成》
図７は、本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成を示す図である。
【０１３２】
図７に示す本発明の実施の形態１による半導体集積回路ＩＣが、図６に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣと相違するのは、次の点である。
【０１３３】
すなわち、図７に示すように半導体集積回路ＩＣには低雑音増幅器ＬＮＡと受信ミキサＭＩＸＥＲとＲＦ受信ローカル発振器ＲＦ＿ＯＳＣとバイカッド構成のアクティブＲＣローパスフィルタ３００と電圧比較器ＣＭＰとオフセットキャンセル制御回路１００とデジタルアナログ変換器ＤＡＣ０に追加して、２個の抵抗Ｒ２２、Ｒ２２と切り換えスイッチＳＷＩＯとが内蔵されている。
【０１３４】
図７に示した本発明の実施の形態１によるＤＣオフセットキャンセル回路では、バイカッド構成のアクティブＲＣローパスフィルタ３００の２個の帰還抵抗Ｒ２の抵抗値と略等しい抵抗値に設定された２個の抵抗Ｒ２２、Ｒ２２が、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢに接続されている。すなわち、一方の抵抗Ｒ２２の一端と他方の抵抗Ｒ２２の一端とは非反転差動出力端子ＯＵＴと反転差動出力端子ＯＵＴＢにそれぞれ接続され、一方の抵抗Ｒ２２の他端と他方の抵抗Ｒ２２の他端とは電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子にそれぞれ接続されている。
【０１３５】
更に、切り換えスイッチＳＷＩＯの一方の１端子と他方の１端子とは一方の抵抗Ｒ２２の他端と他方の抵抗Ｒ２２の他端とにそれぞれ接続され、切り換えスイッチＳＷＩＯの一方の２端子と他方の２端子とは第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転入力端子＋とにそれぞれ接続され、切り換えスイッチＳＷＩＯの一方の３端子と他方の３端子とはデジタルアナログ変換器ＤＡＣ０の極性切り換えスイッチＳＷＳの１端子と２端子とにそれぞれ接続されている。
【０１３６】
また切り換えスイッチＳＷＩＯのスイッチ切り換え動作は、オフセットキャンセル制御回路１００に供給されるオフセット補償開始信号ＣＡＬにより制御される。すなわち、オフセット補償開始信号ＣＡＬがハイレベルＨ“１”の場合には、切り換えスイッチＳＷＩＯでは一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続とされる。一方、オフセット補償開始信号ＣＡＬがローレベルＬ“０”の場合には、切り換えスイッチＳＷＩＯでは一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続される。
【０１３７】
図７に示す本発明の実施の形態１による半導体集積回路ＩＣでは、携帯電話に搭載された送受信アンテナＡＮＴのＲＦ受信入力信号は低雑音増幅器ＬＮＡの入力端子に供給され、低雑音増幅器ＬＮＡの出力端子のＲＦ受信増幅信号は受信ミキサＭＩＸＥＲの一方の入力端子に供給される。ＲＦ受信入力信号のＲＦ周波数と同一の周波数を有するＲＦ受信ローカル信号がＲＦ受信ローカル発振器ＲＦ＿ＯＳＣの出力端子から受信ミキサＭＩＸＥＲの他方の入力端子に供給されるので、受信ミキサＭＩＸＥＲの差動出力端子からは差動受信ベースバンド信号が生成される。この差動受信ベースバンド信号は、入力信号電圧ＶINとしてバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴ、反転入力端子ＩＮＢに供給される。
【０１３８】
図７に示したＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００では、第１段は完全積分器によって構成され、第２段は帰還容量Ｃ１１の電荷が可変帰還抵抗Ｒ３で放電される不完全積分器によって構成されている。
【０１３９】
すなわち、図７に示すチャンネルフィルタでは、第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転入力端子＋には、抵抗Ｒ１、Ｒ１を介してそれぞれ非反転入力端子ＩＮＴ、反転入力端子ＩＮＢが接続されている。第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転出力端子＋の間は帰還容量Ｃ１が接続され、第１段の演算増幅器ＯＰＡ１の非反転入力端子＋と反転出力端子−の間は帰還容量Ｃ１が接続されている。第１段の演算増幅器ＯＰＡ１の非反転出力端子＋と反転出力端子−とは、抵抗Ｒ２、Ｒ２を介してそれぞれ第２段の演算増幅器ＯＰＡ２の反転入力端子−と非反転入力端子＋に接続されている。第２段の演算増幅器ＯＰＡ２の反転入力端子−と非反転出力端子＋との間には帰還容量Ｃ１と可変帰還抵抗Ｒ３とが並列に接続され、第２段の演算増幅器ＯＰＡ２の非反転入力端子＋と反転出力端子−の間には帰還容量Ｃ１と可変帰還抵抗Ｒ３とが並列に接続されている。第２段の演算増幅器ＯＰＡ２の反転出力端子−と第１段の演算増幅器ＯＰＡ１の反転入力端子−との間には帰還抵抗Ｒ２が接続され、第２段の演算増幅器ＯＰＡ２の非反転出力端子＋と第１段の演算増幅器ＯＰＡ１の非反転入力端子＋との間には帰還抵抗Ｒ２が接続されている。第２段の演算増幅器ＯＰＡ２の非反転出力端子＋と反転出力端子−は、非反転出力端子ＯＵＴＴ、反転出力端子ＯＵＴＢとされる。
【０１４０】
従って、図７に示すチャンネルフィルタは、図４に示した本発明に先立ち本発明者等によって検討されたチャンネルフィルタと全く同様に、バイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴと反転入力端子ＩＮＢの間に供給される入力信号電圧ＶINと非反転出力端子ＯＵＴＴと反転出力端子ＯＵＴＢとの間に生成される出力信号電圧ＶOUTとの関係を示す伝達関数Ｈ(s)＝ＶOUT／ＶINは、上記(２)式で与えられる。更に自然周波数ω0と性能指数Ｑと電圧利得Kとは、それぞれ上記(３)式と上記(４)式と上記(５)式とで与えられる。その結果、図７に示したＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００は、図４の場合と全く同様に、フィルタ処理と増幅機能(電圧利得)との２つの機能を有するものである。
【０１４１】
尚、第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２との各演算増幅器には非反転入力端子＋と反転入力端子−の直流バイアス電圧レベルであるコモンモード電圧ＶCMが供給されることによって、各演算増幅器の反転入力端子−と非反転出力端子＋とのコモン電圧が検出され、検出された反転入力端子−と非反転出力端子＋のコモン電圧がコモンモード電圧ＶCMと一致するように各演算増幅器内部のバイアス電流が調節される。コモンモード電圧ＶCMを使用するコモンモードフィードバック回路形式の演算増幅器を使用することで、第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器では、反転入力端子−と非反転入力端子＋の入力コモン電圧と非反転出力端子＋と反転出力端子−の出力コモン電圧とが略同一の電圧レベルとなって、バイカッド構成のアクティブＲＣローパスフィルタ３００の抵抗Ｒ２、Ｒ３の直流電流を略ゼロに削減することが可能となる。
【０１４２】
また、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなＤＣオフセットキャンセル動作を実行する。
【０１４３】
すなわち、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルに依存する切り換えスイッチＳＷＩＯの一方の１端子の電圧と他方の１端子の電圧とは電圧比較器ＣＭＰによって検出され、電圧比較器ＣＭＰの検出結果はオフセットキャンセル制御回路１００に供給される。オフセットキャンセル制御回路１００は電圧比較器ＣＭＰの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を生成して、デジタルアナログ変換器ＤＡＣ０のデジタル入力端子に供給する。その結果、デジタルアナログ変換器ＤＡＣ０のアナログ出力端子に、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答したアナログ出力電流が流れる。従って、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流が切り換えスイッチＳＷＩＯを介して２個の抵抗Ｒ２２、Ｒ２２の一方に流れ、この一方の抵抗Ｒ２２の電圧降下によって切り換えスイッチＳＷＩＯの一方の１端子の電圧と他方の１端子の電圧とは同一の電圧レベルに制御される。このようにしてバイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの間のＤＣオフセット電圧ＶOSを略ゼロに制御するためのＤＣオフセットキャンセル条件(ＤＣオフセット電圧ＶOS1を略ゼロに制御するためのＤＡＣコード)が、オフセットキャンセル制御回路１００によって算出される。
【０１４４】
オフセットキャンセル制御回路１００でのＤＣオフセットキャンセル条件の算出が完了するとオフセット補償開始信号ＣＡＬがハイレベルＨ“１”からローレベルＬ“０”に変化して、切り換えスイッチＳＷＩＯでは一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続される。従って、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機において、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流によってバイカッド構成のアクティブＲＣローパスフィルタ３００の２個の負帰還抵抗Ｒ２、Ｒ２の一方の電圧降下が増大するので、フィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに制御されるものである。
【０１４５】
特に、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機においては、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの間のＤＣオフセット電圧ＶOS1を略ゼロに制御するためにオフセットキャンセル制御回路１００がＤＣオフセットキャンセル条件の算出する算出期間の間では、遅れ要素を有するバイカッド構成のアクティブＲＣローパスフィルタ３００は、電圧比較器ＣＭＰ０とオフセットキャンセル制御回路１００とデジタルアナログ変換器ＤＡＣ０とによって構成されたフィードバック経路の外部に配置されている。
【０１４６】
従って、図７に示す本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機によれば、バイカッド構成のアクティブＲＣローパスフィルタ３００は４個の容量Ｃ１により２次の遅れ要素を持っていても、バイカッド構成のアクティブＲＣローパスフィルタ３００は４個の容量Ｃ１の遅れ要素によって大きな遅延時間が発生することが解消される。
【０１４７】
図８は、図７の本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成をより詳細に示す図である。
【０１４８】
図８に示したように、デジタルアナログ変換器ＤＡＣ０は、複数ビットのデジタルＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０(以下、ＤＡＣコードと言う)に対応したアナログ出力電流を生成する。すなわち、このデジタルアナログ変換器ＤＡＣ０は、電流ステアリング型ＤＡ変換器(Current Steering DAC)と呼ばれる。最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳはアナログ出力電流の符号を示し、下位ビットから最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０はアナログ出力電流の絶対値を示す。また、ＤＡＣコードと複数ビットのＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０との関係は、図１に関係して既に説明済みである。
【０１４９】
図８に示したデジタルアナログ変換器ＤＡＣ０では、図１と全く同様に直流基準電圧ＶBGの直流電圧が、演算増幅回路ＯＰＡ０、ＰチャンネルＭＯＳトランジスタＭＰ０と抵抗Ｒ０とによって電流に変換される。電源電圧をＶDDとすると、上記(１)式で与えられる直流基準電流ＩREFが、ＰチャンネルＭＯＳトランジスタＭＰ０のドレインからＮチャンネルＭＯＳトランジスタＭＮ０のドレインへ流れる。
【０１５０】
図８に示したＮチャンネルＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３は全て同じ特性であり、図１と全く同様に、図８において記号ｍで示される整数は各ＮチャンネルＭＯＳトランジスタの並列数を示している。
【０１５１】
例えば、ｍ＝1のトランジスタＭＮ１は1個のみ存在し、ｍ＝4のトランジスタＭＮ３は4個のＭＮ１と同じサイズのトランジスタが並列に接続される。このようにすると、ハイレベルＨの最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ０をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ１のドレインにはＩREFが流入して、ハイレベルＨの第２ビットのＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ１をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ２のドレインには２×ＩREFが流入して、ハイレベルＨの第３ビットのＤＡＣコード入力信号ＤＡＣ２によってスイッチＳＷ２をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ３のドレインには４×ＩREFが流入する。スイッチＳＷ０、ＳＷ１、ＳＷ２がオフすると、ＮチャンネルＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２のドレイン電流はゼロとなる。従って、ＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０へのＤＡＣコードのハイレベルＨ＝１とローレベルＬ＝０に応答して、図１のスイッチ極性図２００に従ってスイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷＳがオン・オフ動作するので、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutは、下記のようになる。
【０１５２】
すなわち、図８に示したＤＣオフセットキャンセル回路では、
ＤＡＣＳ＝０の時、
ＩDACout (ＳＷＳの端子１)＝０
ＩDACout (ＳＷＳの端子２)＝(４×ＤＡＣ２+２×ＤＡＣ１+ＤＡＣ０)×ＩREF
ＤＡＣＳ＝１の時、
ＩDACout (ＳＷＳの端子１)＝(４×ＤＡＣ２+２×ＤＡＣ１+ＤＡＣ０)×ＩREF
ＩDACout (ＳＷＳの端子２)＝０
となる。
【０１５３】
ここで図８に示したＤＣオフセットキャンセル回路でも、極性切り換えスイッチＳＷＳの端子２側へ流入する電流を正とすると、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutは下記のようになる。
【０１５４】
ＩDACout＝ＩDACout (ＳＷＳの端子２)−ＩDACout (ＳＷＳの端子１)
図３は、図７の本発明の実施の形態１による半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutとＤＡＣコードとの関係を示す図である。
【０１５５】
図３に示すようにＤＡＣコードが０から７まではアナログ出力電流ＩDACoutが０から７×ＩREFまで増加する一方、ＤＡＣコードが８から１５まではアナログ出力電流ＩDACoutが０から−７×ＩREFまで減少する。
【０１５６】
≪ＤＣオフセットキャンセル回路の動作≫
図９は、図８に示す本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【０１５７】
図９のタイミングチャートに示すように、オフセットキャンセル制御回路１００のクロック信号入力端子にはクロック信号ＣＬＫが供給され、ＤＣオフセットキャンセル動作の開始時には、ハイレベルＨ“１”のオフセット補償開始信号ＣＡＬがオフセットキャンセル制御回路１００と切り換えスイッチＳＷＩＯに供給される。従って、切り換えスイッチＳＷＩＯでは、一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続とされる。尚、図９のタイミングチャートにおいて、クロック信号ＣＬＫの上部に示されたＰ１〜Ｐ６はクロック信号ＣＬＫの番号を示している。
【０１５８】
第１番目Ｐ１のクロック信号ＣＬＫの立ち下がりエッジで、図８に示すＤＣオフセットキャンセル回路によるＤＣオフセットキャンセル動作を開始するためにハイレベルＨ“１”のオフセット補償開始信号ＣＡＬが供給される。第１番目Ｐ１のクロック信号ＣＬＫの立ち下がりエッジでハイレベルＨ“１”のオフセット補償開始信号ＣＡＬが供給されたとき、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０はまだローレベルＬ“０”である。
【０１５９】
図９のタイミングチャートでは、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの最初のＤＣオフセット電圧ＶOS1は一例として正のＤＣオフセット電圧となっているが、負のＤＣオフセット電圧となる場合もある。
【０１６０】
最初のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、最初のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【０１６１】
第２番目Ｐ２のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０によるＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００は極性切り換えスイッチＳＷＳの３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御して、負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００は極性切り換えスイッチＳＷＳの３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。
【０１６２】
従って、ＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴからデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が負側へシフトして、ＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＢからデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が相対的に正側へシフトするものである。このようにアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが流れるように、オフセットキャンセル制御回路１００は、極性切り換えスイッチＳＷＳでの切り換えを実行する。それ以後の最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳには、第２番目Ｐ２のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳの値ＤＡＣＳ(Ｐ２)が使用される。
【０１６３】
次に、第３番目Ｐ３のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【０１６４】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ハイレベルＨ“１”
ＤＡＣ１＝ローレベルＬ“０”
ＤＡＣ０＝ローレベルＬ“０”
【０１６５】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示したＤＡＣコードに依存する最初のアナログ出力電流ＩDACoutが、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れる。その結果、この出力端子電圧の高い出力端子に接続された抵抗Ｒ２２には、最初のアナログ出力電流ＩDACoutによる電圧降下が発生する。従って、電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子との間の校正ＤＣオフセット電圧ＶOS2は、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢでのＤＣオフセット電圧ＶOS1と略等しい最初の校正ＤＣオフセット電圧の値から最初のアナログ出力電流ＩDACoutに応答して第２番目の校正ＤＣオフセット電圧ＶOS2に変化する。
【０１６６】
次の第３番目Ｐ３のクロック信号ＣＬＫの立ち上がりエッジに応答する第２番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第２番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【０１６７】
第３番目Ｐ３のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第２番目の校正ＤＣオフセット電圧ＶOS2の判定結果を記憶する。従って、第２番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２によりスイッチＳＷ２の３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御する一方、第２番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２によりスイッチＳＷ２の３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。それ以後の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２には、第３番目Ｐ３のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された上位２ビット目のＤＡＣコード入力信号ＤＡＣ２の値ＤＡＣ２(Ｐ３)が使用される。
【０１６８】
次に、第４番目Ｐ４のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【０１６９】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ＤＡＣ２(Ｐ３)
ＤＡＣ１＝ハイレベルＨ“１”
ＤＡＣ０＝ローレベルＬ“０”
【０１７０】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示すＤＡＣコードに依存する２番目のアナログ出力電流ＩDACoutが、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れる。その結果、電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子との間の校正ＤＣオフセット電圧ＶOS2は、第２番目の校正ＤＣオフセット電圧の値から２番目のアナログ出力電流ＩDACoutに応答して第３番目の校正ＤＣオフセット電圧ＶOS2に変化する。
【０１７１】
第４番目Ｐ４のクロック信号ＣＬＫの立ち上がりエッジに応答する第３番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第３番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【０１７２】
第４番目Ｐ４のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第３番目の校正ＤＣオフセット電圧ＶOS2の判定結果を記憶する。従って、第３番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ１の３端子−１端子との間をオン状態に３端子−２端子との間をオフ状態にそれぞれ制御する一方、第３番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ２の３端子−１端子との間をオフ状態に３端子−２端子との間をオン状態にそれぞれ制御する。それ以後の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１には、第４番目Ｐ４のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された上位３ビット目のＤＡＣコード入力信号ＤＡＣ１の値ＤＡＣ１(Ｐ４)が使用される。
【０１７３】
次に、第５番目Ｐ５のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【０１７４】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ＤＡＣ２(Ｐ３)
ＤＡＣ１＝ＤＡＣ１(Ｐ４)
ＤＡＣ０＝ハイレベルＨ“１”
【０１７５】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示すＤＡＣコードに依存する３番目のアナログ出力電流ＩDACoutが、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れるものとなる。従って、電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子との間の校正ＤＣオフセット電圧ＶOS2は、第３番目のＤＣオフセット電圧の値から３番目のアナログ出力電流ＩDACoutに応答して第４番目の校正ＤＣオフセット電圧ＶOS2に変化する。
【０１７６】
次に第５番目Ｐ５のクロック信号ＣＬＫの立ち上がりエッジに応答する第４番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第４番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【０１７７】
第５番目Ｐ５のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第４番目の校正ＤＣオフセット電圧ＶOS2の判定結果を記憶する。従って、第４番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ０の３端子−１端子との間をオン状態に３端子−２端子との間をオフ状態にそれぞれ制御する一方、第４番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ２の３端子−１端子との間をオフ状態に３端子−２端子との間をオン状態にそれぞれ制御する。それ以後の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０には、第５番目Ｐ５のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０の値ＤＡＣ０(Ｐ５)が使用される。
【０１７８】
この時点で、電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子との間の校正ＤＣオフセット電圧ＶOS2は、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作によって、±０．５×ＩREF×ＲＤの小さい電圧値に収束するものとなる。
【０１７９】
最後にＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を終了するために、第６番目Ｐ６のクロック信号ＣＬＫのＰ６の立ち下がりエッジのタイミングにて、オフセットキャンセル制御回路１００と切り換えスイッチＳＷＩＯとに供給されるオフセット補償開始信号ＣＡＬがハイレベルＨ“１”からローレベルＬ“０”に変化させる。
【０１８０】
従って、切り換えスイッチＳＷＩＯでは、一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続され、ＤＣオフセットキャンセル動作が終了される。すなわち、図８に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機においては、デジタルアナログ変換器ＤＡＣ０の最終的なアナログ出力電流によりバイカッド構成のアクティブＲＣローパスフィルタ３００の２個の負帰還抵抗Ｒ２、Ｒ２のいずれか一方の電圧降下が増大するので、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢでのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに調整されるものである。
【０１８１】
《受信機の受信ミキサの構成》
図１０は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲの構成を示す図である。
【０１８２】
図１０に示したように、ダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲは、受動ミキサＰＭと電流電圧変換器ＩＶＣとによって構成されている。
【０１８３】
受動ミキサＰＭの一方の容量Ｃ３の一端と他方の容量Ｃ３の一端には、図７に示した低雑音増幅器ＬＮＡの差動出力端子から生成される非反転ＲＦ受信増幅信号ＲＦと反転ＲＦ受信増幅信号ＲＦＢがそれぞれ供給される。受動ミキサＰＭの一方の容量Ｃ３の他端は、一方のＰチャンネルＭＯＳトランジスタＭｐ１のドレイン・ソース電流経路を介して電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３の反転入力端子−に接続される。受動ミキサＰＭの他方の容量Ｃ３の他端は、他方のＰチャンネルＭＯＳトランジスタＭｐｂのドレイン・ソース電流経路を介して電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３の反転入力端子−に接続される。また、受動ミキサＰＭの一方の容量Ｃ３の他端は、一方のＰチャンネルＭＯＳトランジスタＭｐのドレイン・ソース電流経路を介して電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３の非反転入力端子＋に接続される。受動ミキサＰＭの他方の容量Ｃ３の他端は、他方のＰチャンネルＭＯＳトランジスタＭｐ１ｂのドレイン・ソース電流経路を介して電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３の非反転入力端子＋に接続される。ＰチャンネルＭＯＳトランジスタＭｐ１のゲート端子とＰチャンネルＭＯＳトランジスタＭｐ１ｂのゲート端子とに図７に示したＲＦ受信ローカル発振器ＲＦ＿ＯＳＣから生成される非反転ＲＦ受信ローカル信号ＬＯが供給され、ＰチャンネルＭＯＳトランジスタＭｐのゲート端子とＰチャンネルＭＯＳトランジスタＭｐｂのゲート端子とには図７に示したＲＦ受信ローカル発振器ＲＦ＿ＯＳＣから生成される反転ＲＦ受信ローカル信号ＬＯＢが供給される。
【０１８４】
受動ミキサＰＭに使用されているＰチャネルＭＯＳトランジスタのバックゲートは、図１０では図示されていない高電圧の電源電圧端子へ接続されている。これによって大きな信号が低雑音増幅器ＬＮＡから入力されても、ドレインあるいはソースとバックゲートとの間のＰＮ接合ダイオードがオンして、受動ミキサとしての動作を損なわれることはない。他の構成例としては、受動ミキサＰＭを、ＮチャネルＭＯＳトランジスタで構成することも可能である。この場合，ＮチャネルＭＯＳトランジスタのバックゲートはグランドへ接続する。
【０１８５】
電流電圧変換器ＩＶＣでは、演算増幅器ＯＰＡ３の反転入力端子−と非反転出力端子＋の間には帰還容量Ｃ１と帰還抵抗Ｒ３とが並列に接続され、演算増幅器ＯＰＡ３の非反転入力端子＋と反転出力端子−の間には帰還容量Ｃ１と帰還抵抗Ｒ３とが並列に接続されている。演算増幅器ＯＰＡ３の非反転出力端子＋と反転出力端子−の間に生成される差動受信ベースバンド信号は、入力信号電圧ＶINとしてバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴ、反転入力端子ＩＮＢに供給される。
【０１８６】
尚、電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３には非反転入力端子＋と反転入力端子−の直流バイアス電圧レベルであるコモンモード電圧ＶCMが供給されることによって、演算増幅器ＯＰＡ３の反転出力端子−と非反転出力端子＋とのコモン電圧が検出され、検出された反転出力端子−と非反転出力端子＋とのコモン電圧がコモンモード電圧ＶCMと一致するように演算増幅器ＯＰＡ３内部のバイアス電流が調節される。その結果、電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３では、反転入力端子−と非反転入力端子＋の入力コモン電圧と非反転出力端子＋と反転出力端子−の出力コモン電圧とが略同一の電圧レベルとなって、抵抗Ｒ３の直流電流を略ゼロに削減することが可能となる。
【０１８７】
図１０に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲとしての受動ミキサＰＭは、電源電圧VDDからの電力が不必要であると言う利点を有する。
【０１８８】
図１１は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲの他の構成を示す図である。
【０１８９】
図１１に示したように、ダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲは、能動ミキサであるギルバートセルＧＣとソースフォロワＳＦとコモン電圧生成部ＣＶＧとによって構成されている。
【０１９０】
図１１に示すように、ギルバートセル(Gilbert Cell)ＧＣは、図７に示した低雑音増幅器ＬＮＡの出力から生成されるＲＦ受信増幅信号ＲＦによって駆動される第１差動対Ｍ１、Ｍ２と、図７に示したＲＦ受信ローカル発振器ＲＦ＿ＯＳＣの出力から生成されるＲＦ受信ローカル信号ＬＯによって駆動される第２差動対Ｍ３、Ｍ４および第３差動対Ｍ５、Ｍ６とよって、ダブルバランス・ミキサとして構成されている。第１差動対のＮチャンネルＭＯＳトランジスタＭ１、Ｍ２のソース端子と接地電圧ＧＮＤとの間には、３個のソース抵抗Ｒｓ１、Ｒｓ２、Ｒｓ３がπ型接続されている。
【０１９１】
第１差動対の一方のＮチャンネルＭＯＳトランジスタＭ１のドレイン端子は第２差動対のＮチャンネルＭＯＳトランジスタＭ３、Ｍ４のソース端子に接続され、第１差動対の他方のＮチャンネルＭＯＳトランジスタＭ２のドレイン端子は第３差動対のＮチャンネルＭＯＳトランジスタＭ５、Ｍ６のソース端子に接続されている。
【０１９２】
第２差動対の一方のＮチャンネルＭＯＳトランジスタＭ３のドレイン端子と第３差動対の一方のＮチャンネルＭＯＳトランジスタＭ５のドレイン端子は一方のドレイン負荷抵抗Ｒｄ１を介して電源電圧VDDに接続され、第２差動対の他方のＮチャンネルＭＯＳトランジスタＭ４のドレイン端子と第３差動対の他方のＮチャンネルＭＯＳトランジスタＭ６のドレイン端子は他方のドレイン負荷抵抗Ｒｄ２を介して電源電圧VDDに接続されている。
【０１９３】
ソースフォロワＳＦは、ゲート端子がギルバートセルＧＣの一方のドレイン負荷抵抗Ｒｄ１の一方の出力電圧によって駆動される一方のＮチャンネルＭＯＳトランジスタＭ７と、ゲート端子がギルバートセルＧＣの他方のドレイン負荷抵抗Ｒｄ２の他方の出力電圧によって駆動される他方のＮチャンネルＭＯＳトランジスタＭ８とを含んでいる。両方のＮチャンネルＭＯＳトランジスタＭ７、Ｍ８のドレイン端子は電源電圧VDDに接続され、一方のＮチャンネルＭＯＳトランジスタＭ７のソース端子は抵抗Ｒｓ７を介して接地電圧ＧＮＤに接続され、方のＮチャンネルＭＯＳトランジスタＭ８のソース端子は抵抗Ｒｓ８を介して接地電圧ＧＮＤに接続されている。両方のＮチャンネルＭＯＳトランジスタＭ７、Ｍ８のソース端子との間に生成される差動受信ベースバンド信号は、入力信号電圧ＶINとしてバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴ、反転入力端子ＩＮＢに供給される。
【０１９４】
更に両方のＮチャンネルＭＯＳトランジスタＭ７、Ｍ８のソース端子との間に生成される差動受信ベースバンド信号はコモン電圧生成部ＣＶＧの一方の抵抗Ｒｃ７の一端と他方の抵抗Ｒｃ７の一端とに供給され、コモン電圧生成部ＣＶＧの一方の抵抗Ｒｃ７の他端と他方の抵抗Ｒｃ７の他端の共通接続ノードからコモンモード電圧ＶCMが生成される。コモン電圧生成部ＣＶＧから生成されるコモンモード電圧ＶCMは、ソースフォロワＳＦに接続されたバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２とに供給される。その結果、図１１に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機でも、バイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２では、反転入力端子−と非反転入力端子＋の入力コモン電圧と非反転出力端子＋と反転出力端子−の出力コモン電圧とが略同一の電圧レベルとなって、バイカッド構成のアクティブＲＣローパスフィルタ３００の抵抗Ｒ２、Ｒ３の直流電流を略ゼロに削減することが可能となる。
【０１９５】
図１１に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲとしての能動ミキサであるギルバートセルＧＣは、図１０にて示した受動ミキサＰＭと比較して、ギルバートセルＧＣの増幅利得によって低雑音であると言う利点を有する。
【０１９６】
《コモンモードフィードバック回路形式の演算増幅器》
図１２は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器として使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。
【０１９７】
図１２に示すように、コモンモードフィードバック回路形式の演算増幅器は、差動対トランジスタとしてのＮチャンネルＭＯＳトランジスタＭｎ、Ｍｎｂと、能動負荷トランジスタとしてのＰチャンネルＭＯＳトランジスタＭｐ、Ｍｐｂと、演算増幅器のバイアス電流を流す電流源トランジスタとしてのＮチャンネルＭＯＳトランジスタＭｎｃと、平均電圧検出回路ＡＶＣと、コモンモードフィードバック回路ＣＭＦＢＣとを含んでいる。
【０１９８】
差動対トランジスタの一方のＮチャンネルＭＯＳトランジスタＭｎのゲート端子と他方のＮチャンネルＭＯＳトランジスタＭｎｂのゲート端子とに、演算増幅器の非反転入力端子＋の非反転入力信号Ｖｉｎ＋と反転入力端子−の反転入力信号Ｖｉｎ−とが供給される。従って、差動対トランジスタの一方のＮチャンネルＭＯＳトランジスタＭｎのドレイン端子と他方のＮチャンネルＭＯＳトランジスタＭｎｂのドレイン端子とから、演算増幅器の反転出力端子−の反転出力信号Ｖｏｕｔ−と非反転出力端子＋の非反転出力信号Ｖｏｕｔ＋とが生成される。
【０１９９】
演算増幅器の反転出力端子−の反転出力信号Ｖｏｕｔ−と非反転出力端子＋の非反転出力信号Ｖｏｕｔ＋とは平均電圧検出回路ＡＶＣの一方の入力端子と他方の入力端子に供給されることによって、平均電圧検出回路ＡＶＣの出力端子から反転出力信号Ｖｏｕｔ−と非反転出力信号Ｖｏｕｔ＋との平均電圧であるコモン電圧ＶAVが検出される。平均電圧検出回路ＡＶＣにより検出されたコモン電圧ＶAVはコモンモードフィードバック回路ＣＭＦＢＣの非反転入力端子＋に供給され、コモンモードフィードバック回路ＣＭＦＢＣの反転入力端子−にはコモンモード電圧ＶCMが供給される。このコモンモード電圧ＶCMの電圧レベルは演算増幅器の非反転入力信号Ｖｉｎ＋と反転入力信号Ｖｉｎ−との直流バイアス電圧レベルであるので、コモン電圧ＶAVとコモンモード電圧ＶCMとが一致するように電流源トランジスタのＮチャンネルＭＯＳトランジスタＭｎｃのバイアス電流がコモンモードフィードバック回路ＣＭＦＢＣの出力信号によって調整される。
【０２００】
図１３は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器としてより好適な使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。
【０２０１】
図１３に示すコモンモードフィードバック回路形式の演算増幅器が、図１２に示すコモンモードフィードバック回路形式の演算増幅器と相違するのは、下記の点である。
【０２０２】
すなわち、図１３に示すコモンモードフィードバック回路形式の演算増幅器の平均電圧検出回路ＡＶＣは、ソースフォロワとして動作する２個のＮチャンネルＭＯＳトランジスタＭｎｓ、Ｍｎｓｂと２個の抵抗Ｒ４、Ｒ４ｂを含んでいる。ソースフォロワの一方のＮチャンネルＭＯＳトランジスタＭｎｓのゲート端子と他方のＮチャンネルＭＯＳトランジスタＭｎｓｂのゲート端子とには、演算増幅器の他方のＮチャンネルＭＯＳトランジスタＭｎｂのドレイン端子の非反転出力信号Ｖｏｕｔ＋と一方のＮチャンネルＭＯＳトランジスタＭｎのドレイン端子の反転出力信号Ｖｏｕｔ−とがそれぞれ供給されている。ソースフォロワの両方のＮチャンネルＭＯＳトランジスタＭｎｓ、Ｍｎｓｂのドレイン端子は電源電圧ＶDDに共通接続され、ソースフォロワの一方のＮチャンネルＭＯＳトランジスタＭｎｓのソース端子と他方のＮチャンネルＭＯＳトランジスタＭｎｓｂのソース端子とは抵抗Ｒ４の一端と抵抗Ｒ４ｂの一端にそれぞれ接続され、抵抗Ｒ４の他端と抵抗Ｒ４ｂの他端との共通接続点から平均電圧検出回路ＡＶＣによって検出されたコモン電圧ＶAVが生成される。コモンモードフィードバック回路ＣＭＦＢＣの反転入力端子−には、他のソースフォロワとしてのＮチャンネルＭＯＳトランジスタＭｎｓｃのゲート・ソースを介してコモンモード電圧ＶCMが供給される。
【０２０３】
図１３に示したコモンモードフィードバック回路形式の演算増幅器によれば、２個の抵抗Ｒ４、Ｒ４ｂの抵抗値を高抵抗にしなくてもソースフォロワとして動作する２個のＮチャンネルＭＯＳトランジスタＭｎｓ、Ｍｎｓｂの動作によって演算増幅器のオープンループゲインの低下が回避可能となる。またソースフォロワとして動作する２個のＮチャンネルＭＯＳトランジスタＭｎｓ、Ｍｎｓｂのゲート・ソース間レベルシフト電圧は、他のソースフォロワのＮチャンネルＭＯＳトランジスタＭｎｓｃのゲート・ソース間レベルシフト電圧によって補償されることが可能となる。
【０２０４】
［実施の形態２］
《直交ダウンコンバージョン方式の受信機》
図１４は、図７乃至図１３を参照して説明した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機を、同相成分のIチャネルと直交成分のＱチャネルの２系統のアナログベースバンド部を有する直交ダウンコンバージョン方式に適用した本発明の実施の形態２による受信機の構成を示す図である。
【０２０５】
図１４に示した本発明の実施の形態２による直交ダイレクトダウンコンバージョン方式の受信機は、アンテナ１０、バンドパスフィルタ２０、低雑音増幅器３０、Ｉ信号ミキサ４０、第１チャネル選択フィルタ５０、第１増幅器６０、Ｑ信号ミキサ７０、第２チャネル選択フィルタ８０、第２増幅器９０、９０度移相器１００、ＲＦ電圧制御発振器１１０を具備している。
【０２０６】
図１４の直交ダイレクトダウンコンバージョン方式の受信機では、低雑音増幅器３０、Ｉ信号ミキサ４０、第１チャネル選択フィルタ５０、第１増幅器６０、Ｑ信号ミキサ７０、第２チャネル選択フィルタ８０、第２増幅器９０、９０度移相器１００、ＲＦ電圧制御発振器１１０は、携帯電話端末に搭載される半導体集積回路の半導体チップに集積化されている。
【０２０７】
ＲＦ電圧制御発振器(ＶＣＯ)１１０と９０度移相器１００とによって、９０度の位相差を持つＩローカル信号とＱローカル信号とがＩ信号ミキサ４０とＱ信号ミキサ７０とにそれぞれ供給される。アンテナ１０によって受信されたＲＦ受信信号はバンドパスフィルタ２０を介して低雑音増幅器３０の入力端子に供給され、低雑音増幅器３０のＲＦ受信増幅信号は直交ダウンコンバージョンミキサを構成するＩ信号ミキサ４０とＱ信号ミキサ７０にそれぞれ供給される。Ｉ信号ミキサ４０から生成されるＩベースバンド信号は第１チャネル選択フィルタ５０と第１増幅器６０に供給される一方、Ｑ信号ミキサ７０から生成されるＱベースバンド信号は第２チャネル選択フィルタ８０と第２増幅器９０とに供給される。
【０２０８】
図１４に示した直交ダイレクトダウンコンバージョン方式の受信機では、同相成分のIチャネルのための第１チャネル選択フィルタ５０と第１増幅器６とは、実際には図７乃至図１３を参照して説明した本発明の実施の形態１による半導体集積回路に内蔵されたバイカッド構成のアクティブＲＣローパスフィルタ３００のフィルタ処理と増幅機能(電圧利得)との２つの機能によって実現されている。
【０２０９】
また更に図１４に示した直交ダイレクトダウンコンバージョン方式の受信機では、直交成分のＱチャネルのための第２チャネル選択フィルタ８０と第２増幅器９０とは、実際には図７乃至図１３を参照して説明した本発明の実施の形態１による半導体集積回路に内蔵されたバイカッド構成のアクティブＲＣローパスフィルタ３００のフィルタ処理と増幅機能(電圧利得)との２つの機能によって実現されている。
【０２１０】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２１１】
例えば、本発明の実施の形態による半導体集積回路で使用されるＮチャンネルＭＯＳトランジスタは、ＮＰＮ型バイポーラトランジスタに置換されることが可能である。更に本発明の実施の形態による半導体集積回路で使用されるＰチャンネルＭＯＳトランジスタは、ＰＮＰ型バイポーラトランジスタに置換されることが可能である。
【０２１２】
また更に本発明の実施の形態による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話以外の無線通信端末にも適用されることが可能である。
【符号の説明】
【０２１３】
ＩＣ…半導体集積回路
ＬＮＡ…低雑音増幅器
ＭＩＸＥＲ…受信ミキサ
ＲＦ＿ＯＳＣ…ＲＦ受信ローカル発振器
３００…バイカッド構成のアクティブＲＣローパスフィルタ
ＣＭＰ…電圧比較器
１００…オフセットキャンセル制御回路
ＤＡＣ０…デジタルアナログ変換器
ＯＰＡ１、ＯＰＡ２…演算増幅器
Ｒ１、Ｒ２、Ｒ３、Ｒ２２…抵抗
Ｃ１…容量
ＳＷＩＯ…切り換えスイッチ
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特にＤＣオフセットキャンセル動作の動作期間を短縮するのに有効な技術に関するものである。
【背景技術】
【０００２】
伝統的なスーパーへテロダイン受信機は周波数変換に伴うイメージ周波数の妨害波除去のためのイメージ除去フィルタが必要であるのに対して、下記特許文献１には、外部部品のイメージ除去フィルタが不必要なダイレクトコンバージョン受信機におけるＬＯ(ローカル)リーク等によるベースバンド増幅信号のＤＣオフセットの校正技術が記載されている。すなわち、受信ミキサの出力にローパスフィルタを介して可変利得増幅器の入力が接続され、可変利得増幅器の出力にはアナログデジタル変換器の入力が接続され、アナログデジタル変換器の出力に制御回路の入力が接続され、制御回路の出力にデジタルアナログ変換器の入力が接続され、デジタルアナログ変換器の出力は可変利得増幅器のオフセット制御入力端子に接続される。制御回路は可変利得増幅器の出力の直流オフセットを測定するので、Ａ／Ｄ変換とＤ／Ａ変換とによって可変利得増幅器の出力の直流オフセットが校正されることが可能となる。
【０００３】
下記特許文献２には、ゲイン設定変更の影響が後段側に現れないようにするため、ゲインコントロール部の入力側にオフセット抑制部を接続して、ＤＣ帰還部によりゲインコントロール部の出力ＤＣレベルを監視して、この監視した出力ＤＣレベルが所定値を維持するようにオフセット抑制部を制御することが記載されている。
【０００４】
下記特許文献３には、ＡＤ変換器入力のベースバンド信号のクリップを抑圧して、かつＤＣ成分が低周波成分の本来の情報を失うことなく復調できるように、高速フーリエ変換(ＦＦＴ)回路によりＤＣ成分を取り出し、ＤＣオフセット量を推定するＤＣオフセット推定回路と、推定したＤＣオフセット量をアナログ値に変換するＤＡ変換器と、アナログ値のＤＣオフセット推定量をミキサの出力から減算する減算器とを備えるダイレクトコンバージョン方式のＯＦＤＭ方式の受信回路が記載されている。
【０００５】
下記特許文献４には、高周波回路から入力される妨害波の受信電界強度が所望の受信信号に対してはるかに大きくオフセット電圧校正期間に妨害波によって受信機が飽和する可能性がある場合にのみ低雑音増幅器または直交復調器等の高周波回路の動作を停止して、高周波回路から入力される妨害波によってオフセット電圧校正期間の前後に妨害波により受信機が飽和する可能性がない場合に低雑音増幅器あるいは直交復調器等の高周波回路の動作状態は変更せず常に動作状態とする受信装置が記載されている。
【０００６】
下記特許文献５には、複素フィルタの基本コンポーネントである演算増幅器で構成されるフィルタ利得段の出力に、ＤＣオフセット検出回路とデジタル・ツー・アナログ・ブラグラム・レジスタとデジタル・アナログ変換器とを含むＤＣオフセット補正回路を接続することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２１１０９８号 公報
【特許文献２】特開２００５−１２４０９号 公報
【特許文献３】特開２００７−８８９８３号 公報
【特許文献４】再公表特許ＷＯ２００５／０５５４５０号 公報
【特許文献５】特表２００９−５５２９３６号 公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者等は本発明に先立って、上記特許文献１に記載されたように外部部品のイメージ除去フィルタが不必要なダイレクトコンバージョン受信機を内蔵する半導体集積回路の研究・開発に従事した。
【０００９】
しかしながら、「ホモダイン」、「ゼロＩＦ」と呼ばれるダイレクトコンバージョン方式やローＩＦ方式の受信機は表面弾性波(ＳＡＷ)フィルタや誘電体フィルタ等の外部部品により構成されるイメージ除去フィルタが不必要である一方、良く知られているように、ＬＯ(ローカル)リーク等によるベースバンド増幅信号のＤＣオフセットの問題が発生する。このベースバンド増幅信号のＤＣオフセットは、受信ローカル信号(ＬO信号)が低雑音増幅器(ＬＮＡ)の入力から出力さらに受信ミキサの入力にフィードスルーされることで生じる「ＬＯリーク」に起因するものである。受信ミキサの入力端子のＬOリーク信号が受信ローカル信号(ＬO信号)それ自身とミキシングされ、受信ミキサの出力に直流成分のＤＣオフセットが発生する。この現象は、「自己ミキシング(self mixing)」と呼ばれている。
【００１０】
一方、ホモダイン方式、ゼロＩＦ方式と呼ばれるダイレクトコンバージョン方式やローＩＦ方式の受信機では、所望のチャネル以外の信号を除去するチャネルフィルタが、受信ミキサによって周波数変換した後の低周波数帯域の信号を処理するステージに配置される。この低周波数帯域信号処理ステージは、アナログベースバンド部と呼ばれる。このアナログベースバンド部はチャネルフィルタとしての機能の他、信号増幅機能、利得可変機能を有し、比較的低周波数帯域の信号処理を行うために、表面弾性波(ＳＡＷ)フィルタや誘電体フィルタ等の外部部品の代わりに、演算増幅器と抵抗Ｒと容量Ｃとの半導体集積回路の内蔵部品を使用するアクティブローパスフィルタによってフィルタ処理が実現される。
【００１１】
アナログベースバンド部の信号増幅機能を受け持つ増幅器の利得は、通常アナログベースバンド部だけで４０ｄＢ以上有する。これは、数μＶの電圧振幅の微弱な無線周波数信号をアナログベースバンド部の出力で略１Ｖ程度の振幅に増幅するために、１００ｄＢ程度の電圧利得が必要なためである。通常、ダイレクトコンバージョン方式の受信機では、「ＬＯリーク」に起因する受信ミキサの出力のベースバンド増幅器のオフセット入力電圧は数ｍＶ程度であるが、４０ｄＢの利得で増幅するとアナログベースバンド出力でのオフセット出力電圧は数百ｍＶにもなり、アナログベースバンド信号のダイナミックレンジが減少してしまう。
【００１２】
そこで、本発明者等は本発明に先立って、上記特許文献１に記載されたＤＣオフセットキャンセル回路について検討を行った。しかし、上記特許文献１に記載されたＤＣオフセットキャンセル回路はアナログデジタル変換器とデジタルアナログ変換器とを使用するので、半導体集積回路の回路規模と消費電力が増加すると言う問題が本発明者等による検討によって明らかとされた。半導体集積回路の回路規模の増大は、半導体集積回路の半導体チップ面積の増大となるので、半導体集積回路のコスト増大の問題を生じさせる。一方、携帯電話に搭載されるダイレクトコンバージョン受信機を内蔵する半導体集積回路は、携帯電話のバッテリーによって動作するものである。従って、半導体集積回路の消費電力の増大は、携帯電話のバッテリーの寿命を短縮すると言う問題を生じさせる。
【００１３】
図１は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成を示す図である。
【００１４】
図１に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路は、差動増幅器３０２、切り換えスイッチＳＷＦＩＬ、チャネルフィルタとしてのアクティブローパスフィルタ３０１、電圧比較器ＣＭＰ、オフセットキャンセル制御回路１００、デジタルアナログ変換器ＤＡＣ０により構成されている。
【００１５】
図１に示した半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の通常の受信動作では下記のように動作する。
【００１６】
図１では示されていないが、ダイレクトコンバージョン方式の受信機の受信ミキサから生成されるベースバンド信号が、差動増幅器３０２の差動入力端子ＩＮ、ＩＮＢに供給される。差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢからの差動ベースバンド受信増幅信号は、切り換えスイッチＳＷＦＩＬを介してアクティブローパスフィルタ３０１の差動入力端子に供給される。チャネルフィルタとして機能するアクティブローパスフィルタ３０１は、演算増幅器と抵抗Ｒと容量Ｃとを使用するアクティブローパスフィルタ、一例として、２個のサレンキー(Ｓａｌｌｅｎ−Ｋｅｙ)型ローパスフィルタ回路によって構成されている。良く知られているように、サレンキー型ローパスフィルタ回路は、演算増幅器の反転入力端子と出力端子を容量を介して入力の２個の直列抵抗の接続ノードに接続したものである。このチャネルフィルタとして機能するアクティブローパスフィルタ３０１は所望のチャネル以外の信号を除去する。アクティブローパスフィルタ３０１の差動出力端子ＯＵＴ２、ＯＵ２ＴＢからの差動ベースバンド受信増幅信号は、図１では示されていないアナログデジタル変換器によって受信デジタルベースバンド信号に変換され、受信デジタルベースバンド信号は携帯電話に搭載されたベースバンド処理ユニットに供給される。
【００１７】
一方、図１に示した半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなＤＣオフセットキャンセル動作を実行する。
【００１８】
すなわち、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは、電圧比較器ＣＭＰによって検出され、電圧比較器ＣＭＰの検出結果はオフセットキャンセル制御回路１００に供給され、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を生成してデジタルアナログ変換器ＤＡＣ０のデジタル入力端子に供給する。従って、デジタルアナログ変換器ＤＡＣ０のアナログ出力端子に、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答したアナログ出力電流が流れる。その結果、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流によって、差動増幅器３０２の２個の負荷抵抗ＲＤ、ＲＤＢの一方の電圧降下が増大するので、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに制御される。
【００１９】
以下に、上述したＤＣオフセットキャンセル動作を、更に詳細に説明する。
【００２０】
まず、差動増幅器３０２の差動トランジスタ対としてＮチャンネルＭＯＳトランジスタＭＮＤ、ＭＮＤＢは、同じ特性、同じサイズ、同じ並列数で構成する。次に、差動増幅器３０２の負荷抵抗ＲＤ、ＲＤＢは、同一の値の抵抗である。ＭＯＳトランジスタＭＮＤ、ＭＮＤＢと負荷抵抗ＲＤ、ＲＤＢと直流バイアス電流ＩＢとは、差動増幅器３０２を構成する。
【００２１】
差動増幅器３０２は差動信号入力端子ＩＮ、ＩＮＢに印加された信号を増幅して、ＭＯＳトランジスタＭＮＤ、ＭＮＤＢのドレイン間に出力する。尚、差動増幅器３０２の差動トランジスタ対は、ＭＯＳトランジスタ以外にバイポーラトランジスタを利用することができる。
【００２２】
差動増幅器３０２のＤＣオフセット電圧ＶOS1は「ＬＯリーク」に起因するだけではなく、差動信号入力端子ＩＮ、ＩＮＢが無信号状態でも、ＭＯＳトランジスタＭＮＤ、ＭＮＤＢと負荷抵抗ＲＤ、ＲＤＢとの製造ばらつきや信号配線や電源配線や接地配線の配線抵抗のばらつきなどに起因して生ずる。
【００２３】
デジタルアナログ変換器ＤＡＣ０は、複数ビットのデジタルＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０(以下、ＤＡＣコードと言う)に対応したアナログ出力電流を生成する。すなわち、このデジタルアナログ変換器ＤＡＣ０は、電流ステアリング型ＤＡ変換器(Current Steering DAC)と呼ばれる。最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳはアナログ出力電流の符号を示し、下位ビットから最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０はアナログ出力電流の絶対値を示す。
【００２４】
また、ＤＡＣコードと複数ビットのＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０との関係は、下記のようになる。
【００２５】
ＤＡＣコード DACS DAC2 DAC1 DAC0
０ ０ ０ ０ ０
１ ０ ０ ０ １
２ ０ ０ １ ０
３ ０ ０ １ １
４ ０ １ ０ ０
５ ０ １ ０ １
６ ０ １ １ ０
７ ０ １ １ １
８ １ ０ ０ ０
９ １ ０ ０ １
１０ １ ０ １ ０
１１ １ ０ １ １
１２ １ １ ０ ０
１３ １ １ ０ １
１４ １ １ １ ０
１５ １ １ １ １
【００２６】
デジタルアナログ変換器ＤＡＣ０では、直流基準電圧ＶBGの直流電圧が、演算増幅回路ＯＰＡ０、ＰチャンネルＭＯＳトランジスタＭＰ０と抵抗Ｒ０とによって電流に変換する。電源電圧をＶDDとすると、下式で与えられる直流基準電流ＩREFが、ＰチャンネルＭＯＳトランジスタＭＰ０のドレインからＮチャンネルＭＯＳトランジスタＭＮ０のドレインへ流れる。
【００２７】
【数１】
【００２８】
ＮチャンネルＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３は全て同じ特性であり、図１において記号ｍで示される整数は各ＮチャンネルＭＯＳトランジスタの並列数を示している。
【００２９】
例えば、ｍ＝1のトランジスタＭＮ１は1個のみ存在し、ｍ＝4のトランジスタＭＮ３は4個のＭＮ１と同じサイズのトランジスタが並列に接続される。このようにすると、ハイレベルＨの最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ０をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ１のドレインにはＩREFが流入して、ハイレベルＨの第２ビットのＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ１をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ２のドレインには２×ＩREFが流入して、ハイレベルＨの第３ビットのＤＡＣコード入力信号ＤＡＣ２によってスイッチＳＷ２をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ３のドレインには４×ＩREFが流入する。スイッチＳＷ０、ＳＷ１、ＳＷ２がオフすると、ＮチャンネルＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２のドレイン電流はゼロとなる。従って、ＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０へのＤＡＣコードのハイレベルＨ＝１とローレベルＬ＝０に応答して、図１のスイッチ極性図２００に従ってスイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷＳがオン・オフ動作するので、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutは、下記のようになる。
【００３０】
すなわち、
ＤＡＣＳ＝０の時、
ＩDACout (ＳＷＳの端子１)＝０
ＩDACout (ＳＷＳの端子２)＝(４×ＤＡＣ２+２×ＤＡＣ１+ＤＡＣ０)×ＩREF
ＤＡＣＳ＝１の時、
ＩDACout (ＳＷＳの端子１)＝(４×ＤＡＣ２+２×ＤＡＣ１+ＤＡＣ０)×ＩREF
ＩDACout (ＳＷＳの端子２)＝０
となる。
【００３１】
ここで極性切り換えスイッチＳＷＳの端子２側へ流入する電流を正とすると、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutは、下記のようになる。
【００３２】
ＩDACout＝ＩDACout (ＳＷＳの端子２)−ＩDACout (ＳＷＳの端子１)
図３は、図１に示した本発明に先立って本発明者等により検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutとＤＡＣコードとの関係を示す図である。
【００３３】
図３に示すようにＤＡＣコードが０から７まではアナログ出力電流ＩDACoutが０から７×ＩREFまで増加する一方、ＤＡＣコードが８から１５まではアナログ出力電流ＩDACoutが０から−７×ＩREFまで減少する。
【００３４】
図２は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【００３５】
図２のタイミングチャートに示すように、オフセットキャンセル制御回路１００のクロック信号入力端子にはクロック信号ＣＬＫが供給され、ＤＣオフセットキャンセル動作の開始時には、ハイレベルＨ“１”のオフセット補償開始信号ＣＡＬがオフセットキャンセル制御回路１００と切り換えスイッチＳＷＦＩＬとに供給される。従って、切り換えスイッチＳＷＦＩＬでは３端子−１端子の間がオン状態となって２端子−１端子との間がオフ状態となるので、アクティブローパスフィルタ３０１の差動入力端子は差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢから切り離されて所定の直流バイアス電圧Ｖbiasに接続される。尚、図２のタイミングチャートにおいて、クロック信号ＣＬＫの上部に示されたＰ１〜Ｐ６はクロック信号ＣＬＫの番号を示している。また所定の直流バイアス電圧Ｖbiasの電圧レベルは、差動増幅器３０２のＭＯＳトランジスタＭＮＤ、ＭＮＤＢのドレインバイアス電圧に近い値に設定される。
【００３６】
第１番目Ｐ１のクロック信号ＣＬＫの立ち下がりエッジで、図１に示すＤＣオフセットキャンセル回路によるＤＣオフセットキャンセル動作を開始するためにハイレベルＨ“１”のオフセット補償開始信号ＣＡＬが供給される。従って、アクティブローパスフィルタ３０１の差動入力端子は差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢから切り離され所定の直流バイアス電圧Ｖbiasに接続されているので、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが変化してもアクティブローパスフィルタ３０１の容量の充放電は行われない。従って、デジタルアナログ変換器ＤＡＣ０のＤＡＣコード入力信号に複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を高速で供給しても、電圧比較器ＣＭＰ０は差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の正負の極性と絶対値電圧レベルとを正確に判定することが可能となる。
【００３７】
第１番目Ｐ１のクロック信号ＣＬＫの立ち下がりエッジでハイレベルＨ“１”のオフセット補償開始信号ＣＡＬが供給されたとき、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０はまだローレベルＬ“０”である。
【００３８】
図２のタイミングチャートでは、差動増幅器３０２の差動出力端子の最初のＤＣオフセット電圧ＶOS1は一例として正のＤＣオフセット電圧となっているが、負のＤＣオフセット電圧となる場合もある。
【００３９】
最初のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、最初のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【００４０】
第２番目Ｐ２のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０によるＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００は極性切り換えスイッチＳＷＳの３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御して、負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００は極性切り換えスイッチＳＷＳの３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。
【００４１】
その結果、ＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には、差動増幅器３０２の差動出力端子ＯＵＴからデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が負側へシフトして、ＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には、差動増幅器３０２の差動出力端子ＯＵＴＢからデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が相対的に正側へシフトするものである。このように、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが流れるように、オフセットキャンセル制御回路１００は、極性切り換えスイッチＳＷＳでの切り換えを実行する。それ以後の最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳには、第２番目Ｐ２のクロック信号ＣＬＫの立ち下がりエッジのタイミングにてオフセットキャンセル制御回路１００に記憶された最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳの値ＤＡＣＳ(Ｐ２)が使用される。
【００４２】
次に、第３番目Ｐ３のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【００４３】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ハイレベルＨ“１”
ＤＡＣ１＝ローレベルＬ“０”
ＤＡＣ０＝ローレベルＬ“０”
【００４４】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示したＤＡＣコードに依存する最初のアナログ出力電流ＩDACoutが、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れるものとなる。その結果、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1は最初のＤＣオフセット電圧の値から最初のアナログ出力電流ＩDACoutに応答して第２番目のＤＣオフセット電圧ＶOS1に変化する。
【００４５】
第３番目Ｐ３のクロック信号ＣＬＫの立ち上がりエッジに応答する第２番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第２番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【００４６】
第３番目Ｐ３のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第２番目のＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、第２番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２によりスイッチＳＷ２の３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御する一方、第２番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２によりスイッチＳＷ２の３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。それ以後の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２には、第３番目Ｐ３のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された上位２ビット目のＤＡＣコード入力信号ＤＡＣ２の値ＤＡＣ２(Ｐ３)が使用される。
【００４７】
次に、第４番目Ｐ４のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【００４８】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ＤＡＣ２(Ｐ３)
ＤＡＣ１＝ハイレベルＨ“１”
ＤＡＣ０＝ローレベルＬ“０”
【００４９】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示すＤＡＣコードに依存する２番目のアナログ出力電流ＩDACoutが、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れるものとなる。その結果、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1は第２番目のＤＣオフセット電圧の値から２番目のアナログ出力電流ＩDACoutに応答して第３番目のＤＣオフセット電圧ＶOS1に変化する。
【００５０】
第４番目Ｐ４のクロック信号ＣＬＫの立ち上がりエッジに応答する第３番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第３番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【００５１】
第４番目Ｐ４のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第３番目のＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、第３番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ１の３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御する一方、第３番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ２の３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。それ以後の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１には、第４番目Ｐ４のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された上位３ビット目のＤＡＣコード入力信号ＤＡＣ１の値ＤＡＣ１(Ｐ４)が使用される。
【００５２】
次に、第５番目Ｐ５のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【００５３】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ＤＡＣ２(Ｐ３)
ＤＡＣ１＝ＤＡＣ１(Ｐ４)
ＤＡＣ０＝ハイレベルＨ“１”
【００５４】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示すＤＡＣコードに依存する３番目のアナログ出力電流ＩDACoutが、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れるものとなる。その結果、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1は第３番目のＤＣオフセット電圧の値から３番目のアナログ出力電流ＩDACoutに応答して第４番目のＤＣオフセット電圧ＶOS1に変化する。
【００５５】
第５番目Ｐ５のクロック信号ＣＬＫの立ち上がりエッジに応答する第４番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第４番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【００５６】
第５番目Ｐ５のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第４番目のＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、第４番目のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ０の３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御する一方、第４番目のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ２の３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。それ以後の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０には、第５番目Ｐ５のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０の値ＤＡＣ０(Ｐ５)が使用される。
【００５７】
この時点で、差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1は、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作によって、±０．５×ＩREF×ＲＤの小さい電圧値に収束するものとなる。
【００５８】
最後にＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を終了するために、第６番目Ｐ６のクロック信号ＣＬＫのＰ６の立ち下がりエッジのタイミングにてオフセットキャンセル制御回路１００と切り換えスイッチＳＷＦＩＬとに供給されるオフセット補償開始信号ＣＡＬがハイレベルＨ“１”からローレベルＬ“０”に変化させる。
【００５９】
従って、切り換えスイッチＳＷＦＩＬでは、３端子−１端子の間がオフ状態に制御され３端子−２端子の間がオン状態に制御されることで、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作が終了する。
【００６０】
図１に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作は、図２のタイミングチャートにおいてデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが大きく変化するところで遅延する可能性がある。図２のタイミングチャートでは、第３番目Ｐ３のクロック信号ＣＬＫと第４番目Ｐ４のクロック信号ＣＬＫと第５番目Ｐ５のクロック信号ＣＬＫの各クロックタイミングにおいて、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが大きく変化する。もし、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutがアクティブローパスフィルタ３０１の容量の充放電は行うならば、充放電の完了時点までオフセットキャンセルのための電圧比較器ＣＭＰの検出結果が差動増幅器３０２のＤＣオフセット電圧ＶOS1の正負の極性と絶対値電圧レベルとを正確に判定することが不可能となる。
【００６１】
それに対して、図１に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路は切り換えスイッチＳＷＦＩＬが使用され、ＤＣオフセットキャンセル動作の期間中は差動増幅器３０２の出力端子と電圧比較器ＣＭＰの入力端子とデジタルアナログ変換器ＤＡＣ０のアナログ出力端子は切り換えスイッチＳＷＦＩＬによってアクティブローパスフィルタ３０１の入力端子から切り離されている。従って、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが変化してもアクティブローパスフィルタ３０１の容量の充放電は行われないので、デジタルアナログ変換器ＤＡＣ０のＤＡＣコード入力信号に複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を高速で供給しても、電圧比較器ＣＭＰ０は差動増幅器３０２の差動出力端子ＯＵＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の正負の極性と絶対値電圧レベルとを正確に判定することが可能となる。
【００６２】
ＤＣオフセットキャンセル動作によって電圧比較器ＣＭＰ０の判定結果から複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０の値を全て決定した後、切り換えスイッチＳＷＦＩＬを切り換えて、差動増幅器３０２の出力端子とアクティブローパスフィルタ３０１の入力端子とを切り換えスイッチＳＷＦＩＬを介して接続する。この接続の際に、アクティブローパスフィルタ３０１の容量の充放電動作が生じ、アクティブローパスフィルタ３０１の過渡応答特性に応じて差動増幅器３０２のＤＣオフセット電圧ＶOS1が安定化されるまでには、時間が必要となる。しかし、差動増幅器３０２のＤＣオフセット電圧ＶOS1はもともと数十ｍＶと小さい上、直流バイアス電圧Vbiasは差動増幅器３０２のＭＯＳトランジスタＭＮＤ、ＭＮＤＢのドレインバイアス電圧に近い電圧値に設定されているため、ＤＣオフセット電圧ＶOS1の安定化時間は無視可能な小さな時間とすることが可能となる。
【００６３】
一方、ダイレクトコンバージョン方式の受信機のアナログベースバンド部のアクティブローパスフィルタには、通常５次〜８次のバタワース(Butterworth)・ローパスフィルタあるいはチェビシェフ(Chebyshev)・ローパスフィルタフィルタが使用される。また、ダイレクトコンバージョン方式の受信機のアナログベースバンド部が同相成分(In phase)のIチャネルと直交成分(Quadrature)のＱチャネルの２系統のチャネルフィルタが必要なため、8次のバタワース・ローパスフィルタには、８〜１６個程度の演算増幅器が必要となる。
【００６４】
１個の演算増幅器の消費電流が略１ｍＡとすると、8次のバタワース・ローパスフィルタだけで、略８〜１６ｍＡの大きな消費電流が消費され消費電力が大きい。
【００６５】
また、半導体集積回路の半導体製造プロセスの微細化に伴い電源電圧ＶDDも低下するので、図１に示した本発明に先立って本発明者等により検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路の差動増幅器３０２の負荷抵抗ＲＤ、ＲＤＢは使用されない傾向となっている。その理由は、電源電圧ＶDDからＮチャンネルＭＯＳトランジスタＭＮＤ、ＭＮＤＢのドレインまでのＲＤ×ＩＢ／２の電圧降下のため、ダイナミックレンジが小さくなるからである。そこで、電圧降下の大きな抵抗負荷の差動増幅器ではなく、より電圧降下の小さい能動負荷の差動増幅器を使用することによって安定した利得を実現可能な演算増幅器が採用される傾向となっている。従って、ダイレクトコンバージョン方式の受信機のアナログベースバンド部のチャネルフィルタを、フィルタ処理と増幅機能(電圧利得)との２つの機能が演算増幅回路を含んだバイカッド(biquad)構成のアクティブＲＣローパスフィルタによって実現することが本発明に先立って本発明者等によって検討された。
【００６６】
図４は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするための他のＤＣオフセットキャンセル回路の構成を示す図である。
【００６７】
図４に示す本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路が図１に示した本発明に先立って本発明者等によって検討されたＤＣオフセットキャンセル回路と相違するのは、図１の差動増幅器３０２とチャネルフィルタとしてのアクティブローパスフィルタ３０１が図４ではチャネルフィルタとしての電圧増幅機能を有するバイカッド(biquad)構成のアクティブＲＣローパスフィルタ３００に置換されている点である。
【００６８】
図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００では、第１段は完全積分器によって構成され、第２段は帰還容量Ｃ１１の電荷が可変帰還抵抗Ｒ３で放電される不完全積分器によって構成されている点である。
【００６９】
すなわち、図４に示すチャンネルフィルタでは、第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転入力端子＋には、抵抗Ｒ１、Ｒ１を介してそれぞれ非反転入力端子ＩＮＴ、反転入力端子ＩＮＢが接続されている。第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転出力端子＋の間は帰還容量Ｃ１が接続され、第１段の演算増幅器ＯＰＡ１の非反転入力端子＋と反転出力端子−の間は帰還容量Ｃ１が接続されている。第１段の演算増幅器ＯＰＡ１の非反転出力端子＋と反転出力端子−とは、抵抗Ｒ２、Ｒ２を介してそれぞれ第２段の演算増幅器ＯＰＡ２の反転入力端子−と非反転入力端子＋に接続されている。第２段の演算増幅器ＯＰＡ２の反転入力端子−と非反転出力端子＋との間には帰還容量Ｃ１と可変帰還抵抗Ｒ３とが並列に接続され、第２段の演算増幅器ＯＰＡ２の非反転入力端子＋と反転出力端子−の間には帰還容量Ｃ１と可変帰還抵抗Ｒ３とが並列に接続されている。第２段の演算増幅器ＯＰＡ２の反転出力端子−と第１段の演算増幅器ＯＰＡ１の反転入力端子−との間には帰還抵抗Ｒ２が接続され、第２段の演算増幅器ＯＰＡ２の非反転出力端子＋と第１段の演算増幅器ＯＰＡ１の非反転入力端子＋との間には帰還抵抗Ｒ２が接続されている。第２段の演算増幅器ＯＰＡ２の非反転出力端子＋と反転出力端子−は、非反転出力端子ＯＵＴＴ、反転出力端子ＯＵＴＢとされる。
【００７０】
図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴと反転入力端子ＩＮＢの間に供給される入力信号電圧ＶINと非反転出力端子ＯＵＴＴと反転出力端子ＯＵＴＢとの間に生成される出力信号電圧ＶOUTとの関係を示す伝達関数Ｈ(s)＝ＶOUT／ＶINは、次式で与えられる。
【００７１】
【数２】
【００７２】
ここで、ｓ＝ｊ・２πｆであり、ω0とＱとＫとは、それぞれ次式で与えられる。
【００７３】
【数３】
【００７４】
【数４】
【００７５】
【数５】
【００７６】
従って、図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００では受信ベースバンド信号の周波数ｆ＝０の時には、伝達関数Ｈ(s)＝ＶOUT／ＶIN ＝Ｋとなるので、電圧利得K倍のローパスフィルタとなる。従って、所望のローパスフィルタ特性になるように性能指数Ｑと自然周波数ω0を選択して、更に抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値と容量Ｃ１の容量値とを決定して、同時に所望の電圧利得Kとなるように抵抗Ｒ１、Ｒ２の抵抗値を決定することによって、フィルタ動作と増幅動作とを同時に実現することができる。
【００７７】
図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００のＤＣオフセット電圧ＶOS1は、「ＬＯリーク」に起因するだけではなく、差動信号入力端子ＩＮＴ、ＩＮＢが無信号状態でも、演算増幅器ＯＰＡ１、ＯＰＡ２と抵抗Ｒ１、Ｒ２、Ｒ３との製造ばらつきや信号配線や電源配線や接地配線の配線抵抗のばらつきなどに起因して生ずる。
【００７８】
従って、図４に示す本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするための他のＤＣオフセットキャンセル回路も、図１に示したＤＣオフセットキャンセル回路と同様に、電圧比較器ＣＭＰ、オフセットキャンセル制御回路１００、デジタルアナログ変換器ＤＡＣ０を含んでいる。
【００７９】
すなわち、図４に示す半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなＤＣオフセットキャンセル動作を実行する。
【００８０】
すなわち、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは電圧比較器ＣＭＰにより検出され、電圧比較器ＣＭＰの検出結果はオフセットキャンセル制御回路１００に供給される。オフセットキャンセル制御回路１００は電圧比較器ＣＭＰの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を生成して、デジタルアナログ変換器ＤＡＣ０のデジタル入力端子に供給する。その結果、デジタルアナログ変換器ＤＡＣ０のアナログ出力端子に、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答したアナログ出力電流が流れる。従って、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流によりバイカッド構成のアクティブＲＣローパスフィルタ３００の２個の負帰還抵抗Ｒ２、Ｒ２の一方の電圧降下が増大するので、フィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに制御されるものである。
【００８１】
図５は、図４に示す本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【００８２】
図５に示したＤＣオフセットキャンセル動作を説明する図でも、図２に示したＤＣオフセットキャンセル動作を説明する図と同様に、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０によるＤＣオフセット電圧ＶOS1の判定結果に応答してデジタルアナログ変換器ＤＡＣ０のデジタル入力端子に供給される複数ビットのデジタルＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０(ＤＡＣコード)を決定する。従って、図４のバイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルに対応したアナログ出力電流がデジタルアナログ変換器ＤＡＣ０のアナログ出力端子に流れる。その結果、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流によってバイカッド構成のアクティブＲＣローパスフィルタ３００の２個の負帰還抵抗Ｒ２、Ｒ２の一方の電圧降下が増大するので、フィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに制御される。すなわち、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０によるＤＣオフセット電圧ＶOS1の判定結果を記憶して、正のＤＣオフセット電圧の場合には極性切り換えスイッチＳＷＳの３端子−１端子の間をオン状態に３端子−２端子の間とをオフ状態にそれぞれ制御して、負のＤＣオフセット電圧の場合には極性切り換えスイッチＳＷＳの３端子−１端子の間をオフ状態に３端子−２端子との間をオン状態にそれぞれ制御する。従って、ＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＢから上側の抵抗Ｒ２を介してデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が相対的に負側へシフトして、ＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴから下側の抵抗Ｒ２を介してデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が相対的に正側へシフトする。
【００８３】
しかし、図４に示すＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００はフィルタ処理と増幅機能(電圧利得)との２つの機能を実現するために４個の容量Ｃ１を含んでいるので、図５に示したＤＣオフセットキャンセル動作を説明する図から理解されるように、デジタルアナログ変換器ＤＡＣ０に供給される複数ビットのデジタルＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０の変化に応答してＤＣオフセット電圧ＶOS1が変化して安定な電圧値に安定化されるためには相当のセットリング時間を必要とする。このセットリング時間の経過期間では電圧比較器ＣＭＰ０はアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の正負の極性と絶対値電圧レベルの正確な判定が不可能となるので、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作の開始から終了までのキャンセル動作期間が長いと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００８４】
図６は、図４に示した本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路により半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧がキャンセルされる様子を示す図である。
【００８５】
図６に示すように、半導体集積回路ＩＣには、バイカッド構成のアクティブＲＣローパスフィルタ３００と電圧比較器ＣＭＰとオフセットキャンセル制御回路１００とデジタルアナログ変換器ＤＡＣ０に追加して、低雑音増幅器ＬＮＡと受信ミキサＭＩＸＥＲとＲＦ受信ローカル発振器ＲＦ＿ＯＳＣとが内蔵されている。
【００８６】
携帯電話に搭載された送受信アンテナＡＮＴによって受信されるＲＦ受信入力信号は低雑音増幅器ＬＮＡの入力端子に供給され、低雑音増幅器ＬＮＡの出力端子のＲＦ受信増幅信号は受信ミキサＭＩＸＥＲの一方の入力端子に供給される。ＲＦ受信入力信号のＲＦ周波数と同一の周波数を有するＲＦ受信ローカル信号がＲＦ受信ローカル発振器ＲＦ＿ＯＳＣの出力端子から受信ミキサＭＩＸＥＲの他方の入力端子に供給されるので、受信ミキサＭＩＸＥＲの差動出力端子からは差動受信ベースバンド信号が生成される。この差動受信ベースバンド信号は、入力信号電圧ＶINとしてバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴ、反転入力端子ＩＮＢに供給される。
【００８７】
図６に示したように、半導体集積回路ＩＣに内蔵されたダイレクトコンバージョン方式の受信機において、バイカッド構成のアクティブＲＣローパスフィルタ３００と電圧比較器ＣＭＰとオフセットキャンセル制御回路１００とデジタルアナログ変換器ＤＡＣ０はフィードバック経路を形成するだけではなく、フィードバック経路内部に配置されたバイカッド構成のアクティブＲＣローパスフィルタ３００は４個の容量Ｃ１によって２次の遅れ要素を持っている。
【００８８】
従って、図６に示した半導体集積回路ＩＣに内蔵されたダイレクトコンバージョン方式の受信機で「ＬＯリーク」に起因するＤＣオフセット電圧ＶOS1を上述のフィードバック経路によりキャンセルするためには、フィードバック経路内部に配置されたバイカッド構成のアクティブＲＣローパスフィルタ３００は４個の容量Ｃ１の遅れ要素による遅延時間が発生する。その結果、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作期間が長くなり、ダイレクトコンバージョン方式の受信機の通常の受信動作を開始する受信開始時間が遅延すると言う問題が本発明に先立った本発明者等による検討により明らかとされた。
【００８９】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００９０】
従って、本発明の目的とするところは、ＤＣオフセットキャンセル動作の動作期間を短縮することにある。
【００９１】
また、本発明の他の目的とするところは、半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のＤＣオフセットキャンセル動作の動作期間を短縮することにある。
【００９２】
また、本発明の更に他の目的とするところは、半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のＤＣオフセットキャンセル動作後の通常の受信動作を開始する受信開始時間の遅延を軽減することにある。
【００９３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００９４】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００９５】
すなわち、本発明の代表的な実施の形態による半導体集積回路は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタ(３００)と、前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗(Ｒ２２、Ｒ２２)と、前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器(ＣＭＰ)と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路(１００)と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器(ＤＡＣ０)と、前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチ(ＳＷＩＯ)とを具備する。
【００９６】
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出する。
【００９７】
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れることを特徴とするものである(図７参照)。
【発明の効果】
【００９８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００９９】
すなわち、本発明によれば、ＤＣオフセットキャンセル動作の動作期間を短縮することができる。
【図面の簡単な説明】
【０１００】
【図１】図１は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成を示す図である。
【図２】図２は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【図３】図３は、図１に示した本発明に先立って本発明者等により検討された半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutとＤＡＣコードとの関係を示す図であり、また図７の本発明の実施の形態１による半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutとＤＡＣコードとの関係を示す図である。
【図４】図４は、本発明に先立って本発明者等によって検討された半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするための他のＤＣオフセットキャンセル回路の構成を示す図である。
【図５】図５は、図４に示す本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【図６】図６は、図４に示した本発明に先立って本発明者等によって検討された他のＤＣオフセットキャンセル回路により半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧がキャンセルされる様子を示す図である。
【図７】図７は、本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成を示す図である。
【図８】図８は、図７の本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成をより詳細に示す図である。
【図９】図９は、図８に示す本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【図１０】図１０は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲの構成を示す図である。
【図１１】図１１は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲの他の構成を示す図である。
【図１２】図１２は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器として使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。
【図１３】図１３は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器としてより好適な使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。
【図１４】図１４は、図７乃至図１３を参照して説明した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機を、同相成分のIチャネルと直交成分のＱチャネルの２系統のアナログベースバンド部を有する直交ダウンコンバージョン方式に適用した本発明の実施の形態２による受信機の構成を示す図である。
【発明を実施するための形態】
【０１０１】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【０１０２】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタ(３００)と、前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗(Ｒ２２、Ｒ２２)と、前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器(ＣＭＰ)と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路(１００)と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器(ＤＡＣ０)と、前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチ(ＳＷＩＯ)とを具備する。
【０１０３】
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出する。
【０１０４】
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れることを特徴とするものである(図７参照)。
【０１０５】
前記実施の形態によれば、ＤＣオフセットキャンセル動作の動作期間を短縮することができる。
【０１０６】
好適な実施の形態では、前記アクティブローパスフィルタの前記差動出力端子には前記２個の校正抵抗の一方の端子が接続され、前記２個の校正抵抗の他方の端子には前記電圧比較器の２個の入力端子と前記切り換えスイッチ(ＳＷＩＯ)の２個の第１端子とが接続される。
【０１０７】
前記切り換えスイッチの２個の第２端子は、前記第1段演算増幅器の差動入力端子に接続される。
【０１０８】
前記デジタルアナログ変換器の前記出力端子は、第１のアナログ電流出力端子と第２のアナログ電流出力端子とを含んで構成される。
【０１０９】
前記切り換えスイッチの２個の第３端子の一方は前記第１のアナログ電流出力端子に接続され、前記切り換えスイッチの２個の第３端子の他方は前記第２のアナログ電流出力端子に接続される。
【０１１０】
前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記ＤＣオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものである。
【０１１１】
前記算出期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を非導通状態に制御する。
【０１１２】
前記校正期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を導通状態に制御することを特徴とするものである(図７参照)。
【０１１３】
他の好適な実施の形態では、前記アクティブローパスフィルタ(３００)は、２個の第１抵抗(Ｒ１、Ｒ１)と、第１段演算増幅器(ＯＰＡ１)と、２個の第１容量(Ｃ１、Ｃ１)と、２個の第２抵抗(Ｒ２、Ｒ２)と、第２段演算増幅器(ＯＰＡ２)と、２個の第２容量(Ｃ２、Ｃ２)と、２個の第３抵抗(Ｒ３、Ｒ３)と、２個の帰還抵抗(Ｒ２、Ｒ２)とを含む。
【０１１４】
差動入力信号(ＶIN)が前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記２個の第１容量が前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続される。
【０１１５】
前記第１段演算増幅器の前記非反転出力端子および前記反転出力端子は、前記２個の第２抵抗を介して前記第２段演算増幅器の反転入力端子と非反転入力端子に接続され、前記２個の第２容量が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記２個の第３抵抗が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続される。
【０１１６】
前記２個の帰還抵抗が、前記第２段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続されたことを特徴とするものである(図７参照)。
【０１１７】
他の好適な実施の形態は、前記２個の校正抵抗の抵抗値は、前記２個の帰還抵抗の抵抗値と実質的に等しく設定されていることを特徴とするものである(図７参照)。
【０１１８】
更に他の好適な実施の形態では、前記制御回路(１００)は、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流すかを決定するものである。
【０１１９】
前記校正アナログ電流が前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定されることを特徴とするものである(図７参照)。
【０１２０】
より好適な実施の形態では、前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定されることを特徴とするものである(図８参照)。
【０１２１】
他のより好適な実施の形態では、前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器(ＬＮＡ)と、ＲＦ受信ローカル発振器(ＲＦ＿ＯＳＣ)と、受信ミキサ(ＭＩＸＥＲ)とを更に具備する。
【０１２２】
前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるＲＦ受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のＲＦ受信増幅信号は前記受信ミキサの一方の入力端子に供給可能である。
【０１２３】
前記ＲＦ受信ローカル発振器から生成されるＲＦ受信ローカル信号は前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号が前記差動入力信号として前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子とに供給可能であることを特徴とするものである(図８参照)。
【０１２４】
更に他のより好適な実施の形態では、前記受信ミキサは、受動ミキサ(ＰＭ)と、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器(ＩＶＣ)とを含んで構成されることを特徴とするものである(図１０参照)。
【０１２５】
具体的な実施の形態では、前記受信ミキサは、能動ミキサであるギルバートセル(ＧＣ)を含んで構成されることを特徴とするものである(図１１参照)。
【０１２６】
最も具体的な実施の形態では、前記アクティブローパスフィルタの前記第１段演算増幅器および前記第２段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成されることを特徴とするものである(図１２、図１３参照)。
【０１２７】
〔２〕本発明の別の観点の代表的な実施の形態は、フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタ(３００)と、前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗(Ｒ２２、Ｒ２２)と、前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器(ＣＭＰ)と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路(１００)と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器(ＤＡＣ０)と、前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチ(ＳＷＩＯ)とを具備する半導体集積回路の動作方法である。
【０１２８】
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間にて、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出するステップと、
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間にて、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子に流れるステップとを有することを特徴とするものである(図７参照)。
【０１２９】
前記実施の形態によれば、ＤＣオフセットキャンセル動作の動作期間を短縮することができる。
【０１３０】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１３１】
［実施の形態１］
《ＤＣオフセットキャンセル回路の構成》
図７は、本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成を示す図である。
【０１３２】
図７に示す本発明の実施の形態１による半導体集積回路ＩＣが、図６に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣと相違するのは、次の点である。
【０１３３】
すなわち、図７に示すように半導体集積回路ＩＣには低雑音増幅器ＬＮＡと受信ミキサＭＩＸＥＲとＲＦ受信ローカル発振器ＲＦ＿ＯＳＣとバイカッド構成のアクティブＲＣローパスフィルタ３００と電圧比較器ＣＭＰとオフセットキャンセル制御回路１００とデジタルアナログ変換器ＤＡＣ０に追加して、２個の抵抗Ｒ２２、Ｒ２２と切り換えスイッチＳＷＩＯとが内蔵されている。
【０１３４】
図７に示した本発明の実施の形態１によるＤＣオフセットキャンセル回路では、バイカッド構成のアクティブＲＣローパスフィルタ３００の２個の帰還抵抗Ｒ２の抵抗値と略等しい抵抗値に設定された２個の抵抗Ｒ２２、Ｒ２２が、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢに接続されている。すなわち、一方の抵抗Ｒ２２の一端と他方の抵抗Ｒ２２の一端とは非反転差動出力端子ＯＵＴと反転差動出力端子ＯＵＴＢにそれぞれ接続され、一方の抵抗Ｒ２２の他端と他方の抵抗Ｒ２２の他端とは電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子にそれぞれ接続されている。
【０１３５】
更に、切り換えスイッチＳＷＩＯの一方の１端子と他方の１端子とは一方の抵抗Ｒ２２の他端と他方の抵抗Ｒ２２の他端とにそれぞれ接続され、切り換えスイッチＳＷＩＯの一方の２端子と他方の２端子とは第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転入力端子＋とにそれぞれ接続され、切り換えスイッチＳＷＩＯの一方の３端子と他方の３端子とはデジタルアナログ変換器ＤＡＣ０の極性切り換えスイッチＳＷＳの１端子と２端子とにそれぞれ接続されている。
【０１３６】
また切り換えスイッチＳＷＩＯのスイッチ切り換え動作は、オフセットキャンセル制御回路１００に供給されるオフセット補償開始信号ＣＡＬにより制御される。すなわち、オフセット補償開始信号ＣＡＬがハイレベルＨ“１”の場合には、切り換えスイッチＳＷＩＯでは一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続とされる。一方、オフセット補償開始信号ＣＡＬがローレベルＬ“０”の場合には、切り換えスイッチＳＷＩＯでは一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続される。
【０１３７】
図７に示す本発明の実施の形態１による半導体集積回路ＩＣでは、携帯電話に搭載された送受信アンテナＡＮＴのＲＦ受信入力信号は低雑音増幅器ＬＮＡの入力端子に供給され、低雑音増幅器ＬＮＡの出力端子のＲＦ受信増幅信号は受信ミキサＭＩＸＥＲの一方の入力端子に供給される。ＲＦ受信入力信号のＲＦ周波数と同一の周波数を有するＲＦ受信ローカル信号がＲＦ受信ローカル発振器ＲＦ＿ＯＳＣの出力端子から受信ミキサＭＩＸＥＲの他方の入力端子に供給されるので、受信ミキサＭＩＸＥＲの差動出力端子からは差動受信ベースバンド信号が生成される。この差動受信ベースバンド信号は、入力信号電圧ＶINとしてバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴ、反転入力端子ＩＮＢに供給される。
【０１３８】
図７に示したＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００では、第１段は完全積分器によって構成され、第２段は帰還容量Ｃ１１の電荷が可変帰還抵抗Ｒ３で放電される不完全積分器によって構成されている。
【０１３９】
すなわち、図７に示すチャンネルフィルタでは、第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転入力端子＋には、抵抗Ｒ１、Ｒ１を介してそれぞれ非反転入力端子ＩＮＴ、反転入力端子ＩＮＢが接続されている。第１段の演算増幅器ＯＰＡ１の反転入力端子−と非反転出力端子＋の間は帰還容量Ｃ１が接続され、第１段の演算増幅器ＯＰＡ１の非反転入力端子＋と反転出力端子−の間は帰還容量Ｃ１が接続されている。第１段の演算増幅器ＯＰＡ１の非反転出力端子＋と反転出力端子−とは、抵抗Ｒ２、Ｒ２を介してそれぞれ第２段の演算増幅器ＯＰＡ２の反転入力端子−と非反転入力端子＋に接続されている。第２段の演算増幅器ＯＰＡ２の反転入力端子−と非反転出力端子＋との間には帰還容量Ｃ１と可変帰還抵抗Ｒ３とが並列に接続され、第２段の演算増幅器ＯＰＡ２の非反転入力端子＋と反転出力端子−の間には帰還容量Ｃ１と可変帰還抵抗Ｒ３とが並列に接続されている。第２段の演算増幅器ＯＰＡ２の反転出力端子−と第１段の演算増幅器ＯＰＡ１の反転入力端子−との間には帰還抵抗Ｒ２が接続され、第２段の演算増幅器ＯＰＡ２の非反転出力端子＋と第１段の演算増幅器ＯＰＡ１の非反転入力端子＋との間には帰還抵抗Ｒ２が接続されている。第２段の演算増幅器ＯＰＡ２の非反転出力端子＋と反転出力端子−は、非反転出力端子ＯＵＴＴ、反転出力端子ＯＵＴＢとされる。
【０１４０】
従って、図７に示すチャンネルフィルタは、図４に示した本発明に先立ち本発明者等によって検討されたチャンネルフィルタと全く同様に、バイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴと反転入力端子ＩＮＢの間に供給される入力信号電圧ＶINと非反転出力端子ＯＵＴＴと反転出力端子ＯＵＴＢとの間に生成される出力信号電圧ＶOUTとの関係を示す伝達関数Ｈ(s)＝ＶOUT／ＶINは、上記(２)式で与えられる。更に自然周波数ω0と性能指数Ｑと電圧利得Kとは、それぞれ上記(３)式と上記(４)式と上記(５)式とで与えられる。その結果、図７に示したＤＣオフセットキャンセル回路のバイカッド構成のアクティブＲＣローパスフィルタ３００は、図４の場合と全く同様に、フィルタ処理と増幅機能(電圧利得)との２つの機能を有するものである。
【０１４１】
尚、第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２との各演算増幅器には非反転入力端子＋と反転入力端子−の直流バイアス電圧レベルであるコモンモード電圧ＶCMが供給されることによって、各演算増幅器の反転入力端子−と非反転出力端子＋とのコモン電圧が検出され、検出された反転入力端子−と非反転出力端子＋のコモン電圧がコモンモード電圧ＶCMと一致するように各演算増幅器内部のバイアス電流が調節される。コモンモード電圧ＶCMを使用するコモンモードフィードバック回路形式の演算増幅器を使用することで、第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器では、反転入力端子−と非反転入力端子＋の入力コモン電圧と非反転出力端子＋と反転出力端子−の出力コモン電圧とが略同一の電圧レベルとなって、バイカッド構成のアクティブＲＣローパスフィルタ３００の抵抗Ｒ２、Ｒ３の直流電流を略ゼロに削減することが可能となる。
【０１４２】
また、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話の電源投入時や通話開始直前等の初期化シーケンスにおいて、下記のようなＤＣオフセットキャンセル動作を実行する。
【０１４３】
すなわち、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルに依存する切り換えスイッチＳＷＩＯの一方の１端子の電圧と他方の１端子の電圧とは電圧比較器ＣＭＰによって検出され、電圧比較器ＣＭＰの検出結果はオフセットキャンセル制御回路１００に供給される。オフセットキャンセル制御回路１００は電圧比較器ＣＭＰの検出結果に応答して所定のサーチアルゴリズムに従って複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０を生成して、デジタルアナログ変換器ＤＡＣ０のデジタル入力端子に供給する。その結果、デジタルアナログ変換器ＤＡＣ０のアナログ出力端子に、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答したアナログ出力電流が流れる。従って、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流が切り換えスイッチＳＷＩＯを介して２個の抵抗Ｒ２２、Ｒ２２の一方に流れ、この一方の抵抗Ｒ２２の電圧降下によって切り換えスイッチＳＷＩＯの一方の１端子の電圧と他方の１端子の電圧とは同一の電圧レベルに制御される。このようにしてバイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの間のＤＣオフセット電圧ＶOSを略ゼロに制御するためのＤＣオフセットキャンセル条件(ＤＣオフセット電圧ＶOS1を略ゼロに制御するためのＤＡＣコード)が、オフセットキャンセル制御回路１００によって算出される。
【０１４４】
オフセットキャンセル制御回路１００でのＤＣオフセットキャンセル条件の算出が完了するとオフセット補償開始信号ＣＡＬがハイレベルＨ“１”からローレベルＬ“０”に変化して、切り換えスイッチＳＷＩＯでは一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続される。従って、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機において、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流によってバイカッド構成のアクティブＲＣローパスフィルタ３００の２個の負帰還抵抗Ｒ２、Ｒ２の一方の電圧降下が増大するので、フィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに制御されるものである。
【０１４５】
特に、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機においては、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの間のＤＣオフセット電圧ＶOS1を略ゼロに制御するためにオフセットキャンセル制御回路１００がＤＣオフセットキャンセル条件の算出する算出期間の間では、遅れ要素を有するバイカッド構成のアクティブＲＣローパスフィルタ３００は、電圧比較器ＣＭＰ０とオフセットキャンセル制御回路１００とデジタルアナログ変換器ＤＡＣ０とによって構成されたフィードバック経路の外部に配置されている。
【０１４６】
従って、図７に示す本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機によれば、バイカッド構成のアクティブＲＣローパスフィルタ３００は４個の容量Ｃ１により２次の遅れ要素を持っていても、バイカッド構成のアクティブＲＣローパスフィルタ３００は４個の容量Ｃ１の遅れ要素によって大きな遅延時間が発生することが解消される。
【０１４７】
図８は、図７の本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路の構成をより詳細に示す図である。
【０１４８】
図８に示したように、デジタルアナログ変換器ＤＡＣ０は、複数ビットのデジタルＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０(以下、ＤＡＣコードと言う)に対応したアナログ出力電流を生成する。すなわち、このデジタルアナログ変換器ＤＡＣ０は、電流ステアリング型ＤＡ変換器(Current Steering DAC)と呼ばれる。最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳはアナログ出力電流の符号を示し、下位ビットから最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０はアナログ出力電流の絶対値を示す。また、ＤＡＣコードと複数ビットのＤＡＣコード入力信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０との関係は、図１に関係して既に説明済みである。
【０１４９】
図８に示したデジタルアナログ変換器ＤＡＣ０では、図１と全く同様に直流基準電圧ＶBGの直流電圧が、演算増幅回路ＯＰＡ０、ＰチャンネルＭＯＳトランジスタＭＰ０と抵抗Ｒ０とによって電流に変換される。電源電圧をＶDDとすると、上記(１)式で与えられる直流基準電流ＩREFが、ＰチャンネルＭＯＳトランジスタＭＰ０のドレインからＮチャンネルＭＯＳトランジスタＭＮ０のドレインへ流れる。
【０１５０】
図８に示したＮチャンネルＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３は全て同じ特性であり、図１と全く同様に、図８において記号ｍで示される整数は各ＮチャンネルＭＯＳトランジスタの並列数を示している。
【０１５１】
例えば、ｍ＝1のトランジスタＭＮ１は1個のみ存在し、ｍ＝4のトランジスタＭＮ３は4個のＭＮ１と同じサイズのトランジスタが並列に接続される。このようにすると、ハイレベルＨの最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ０をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ１のドレインにはＩREFが流入して、ハイレベルＨの第２ビットのＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ１をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ２のドレインには２×ＩREFが流入して、ハイレベルＨの第３ビットのＤＡＣコード入力信号ＤＡＣ２によってスイッチＳＷ２をオンすることによりＮチャンネルＭＯＳトランジスタ ＭＮ３のドレインには４×ＩREFが流入する。スイッチＳＷ０、ＳＷ１、ＳＷ２がオフすると、ＮチャンネルＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２のドレイン電流はゼロとなる。従って、ＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０へのＤＡＣコードのハイレベルＨ＝１とローレベルＬ＝０に応答して、図１のスイッチ極性図２００に従ってスイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷＳがオン・オフ動作するので、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutは、下記のようになる。
【０１５２】
すなわち、図８に示したＤＣオフセットキャンセル回路では、
ＤＡＣＳ＝０の時、
ＩDACout (ＳＷＳの端子１)＝０
ＩDACout (ＳＷＳの端子２)＝(４×ＤＡＣ２+２×ＤＡＣ１+ＤＡＣ０)×ＩREF
ＤＡＣＳ＝１の時、
ＩDACout (ＳＷＳの端子１)＝(４×ＤＡＣ２+２×ＤＡＣ１+ＤＡＣ０)×ＩREF
ＩDACout (ＳＷＳの端子２)＝０
となる。
【０１５３】
ここで図８に示したＤＣオフセットキャンセル回路でも、極性切り換えスイッチＳＷＳの端子２側へ流入する電流を正とすると、デジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutは下記のようになる。
【０１５４】
ＩDACout＝ＩDACout (ＳＷＳの端子２)−ＩDACout (ＳＷＳの端子１)
図３は、図７の本発明の実施の形態１による半導体集積回路に内蔵されるＤＣオフセットキャンセル回路のデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutとＤＡＣコードとの関係を示す図である。
【０１５５】
図３に示すようにＤＡＣコードが０から７まではアナログ出力電流ＩDACoutが０から７×ＩREFまで増加する一方、ＤＡＣコードが８から１５まではアナログ出力電流ＩDACoutが０から−７×ＩREFまで減少する。
【０１５６】
≪ＤＣオフセットキャンセル回路の動作≫
図９は、図８に示す本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のベースバンド増幅信号のＤＣオフセット電圧をキャンセルするためのＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を説明するための図である。
【０１５７】
図９のタイミングチャートに示すように、オフセットキャンセル制御回路１００のクロック信号入力端子にはクロック信号ＣＬＫが供給され、ＤＣオフセットキャンセル動作の開始時には、ハイレベルＨ“１”のオフセット補償開始信号ＣＡＬがオフセットキャンセル制御回路１００と切り換えスイッチＳＷＩＯに供給される。従って、切り換えスイッチＳＷＩＯでは、一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続とされる。尚、図９のタイミングチャートにおいて、クロック信号ＣＬＫの上部に示されたＰ１〜Ｐ６はクロック信号ＣＬＫの番号を示している。
【０１５８】
第１番目Ｐ１のクロック信号ＣＬＫの立ち下がりエッジで、図８に示すＤＣオフセットキャンセル回路によるＤＣオフセットキャンセル動作を開始するためにハイレベルＨ“１”のオフセット補償開始信号ＣＡＬが供給される。第１番目Ｐ１のクロック信号ＣＬＫの立ち下がりエッジでハイレベルＨ“１”のオフセット補償開始信号ＣＡＬが供給されたとき、複数ビットのデジタル信号ＤＡＣＳ、ＤＡＣ２、ＤＡＣ１、ＤＡＣ０はまだローレベルＬ“０”である。
【０１５９】
図９のタイミングチャートでは、バイカッド構成のアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの最初のＤＣオフセット電圧ＶOS1は一例として正のＤＣオフセット電圧となっているが、負のＤＣオフセット電圧となる場合もある。
【０１６０】
最初のＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、最初のＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【０１６１】
第２番目Ｐ２のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０によるＤＣオフセット電圧ＶOS1の判定結果を記憶する。従って、正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００は極性切り換えスイッチＳＷＳの３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御して、負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００は極性切り換えスイッチＳＷＳの３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。
【０１６２】
従って、ＤＣオフセット電圧ＶOS1が正のＤＣオフセット電圧の場合にはアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴからデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が負側へシフトして、ＤＣオフセット電圧ＶOS1が負のＤＣオフセット電圧の場合にはアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＢからデジタルアナログ変換器ＤＡＣ０へアナログ出力電流ＩDACoutが流れてＤＣオフセット電圧ＶOS1が相対的に正側へシフトするものである。このようにアクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０のアナログ出力電流ＩDACoutが流れるように、オフセットキャンセル制御回路１００は、極性切り換えスイッチＳＷＳでの切り換えを実行する。それ以後の最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳには、第２番目Ｐ２のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された最上位ビット(ＭＳＢ)のＤＡＣコード入力信号ＤＡＣＳの値ＤＡＣＳ(Ｐ２)が使用される。
【０１６３】
次に、第３番目Ｐ３のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【０１６４】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ハイレベルＨ“１”
ＤＡＣ１＝ローレベルＬ“０”
ＤＡＣ０＝ローレベルＬ“０”
【０１６５】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示したＤＡＣコードに依存する最初のアナログ出力電流ＩDACoutが、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れる。その結果、この出力端子電圧の高い出力端子に接続された抵抗Ｒ２２には、最初のアナログ出力電流ＩDACoutによる電圧降下が発生する。従って、電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子との間の校正ＤＣオフセット電圧ＶOS2は、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢでのＤＣオフセット電圧ＶOS1と略等しい最初の校正ＤＣオフセット電圧の値から最初のアナログ出力電流ＩDACoutに応答して第２番目の校正ＤＣオフセット電圧ＶOS2に変化する。
【０１６６】
次の第３番目Ｐ３のクロック信号ＣＬＫの立ち上がりエッジに応答する第２番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第２番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【０１６７】
第３番目Ｐ３のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第２番目の校正ＤＣオフセット電圧ＶOS2の判定結果を記憶する。従って、第２番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２によりスイッチＳＷ２の３端子−１端子の間をオン状態に３端子−２端子の間をオフ状態にそれぞれ制御する一方、第２番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２によりスイッチＳＷ２の３端子−１端子の間をオフ状態に３端子−２端子の間をオン状態にそれぞれ制御する。それ以後の上位２ビット目のＤＡＣコード入力信号ＤＡＣ２には、第３番目Ｐ３のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された上位２ビット目のＤＡＣコード入力信号ＤＡＣ２の値ＤＡＣ２(Ｐ３)が使用される。
【０１６８】
次に、第４番目Ｐ４のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【０１６９】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ＤＡＣ２(Ｐ３)
ＤＡＣ１＝ハイレベルＨ“１”
ＤＡＣ０＝ローレベルＬ“０”
【０１７０】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示すＤＡＣコードに依存する２番目のアナログ出力電流ＩDACoutが、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れる。その結果、電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子との間の校正ＤＣオフセット電圧ＶOS2は、第２番目の校正ＤＣオフセット電圧の値から２番目のアナログ出力電流ＩDACoutに応答して第３番目の校正ＤＣオフセット電圧ＶOS2に変化する。
【０１７１】
第４番目Ｐ４のクロック信号ＣＬＫの立ち上がりエッジに応答する第３番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第３番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【０１７２】
第４番目Ｐ４のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第３番目の校正ＤＣオフセット電圧ＶOS2の判定結果を記憶する。従って、第３番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ１の３端子−１端子との間をオン状態に３端子−２端子との間をオフ状態にそれぞれ制御する一方、第３番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１によってスイッチＳＷ２の３端子−１端子との間をオフ状態に３端子−２端子との間をオン状態にそれぞれ制御する。それ以後の上位３ビット目のＤＡＣコード入力信号ＤＡＣ１には、第４番目Ｐ４のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された上位３ビット目のＤＡＣコード入力信号ＤＡＣ１の値ＤＡＣ１(Ｐ４)が使用される。
【０１７３】
次に、第５番目Ｐ５のクロック信号ＣＬＫの立ち上がりエッジで、オフセットキャンセル制御回路１００は、以下の関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０をデジタルアナログ変換器ＤＡＣ０へ供給する。
【０１７４】
ＤＡＣＳ＝ＤＡＣＳ(Ｐ２)
ＤＡＣ２＝ＤＡＣ２(Ｐ３)
ＤＡＣ１＝ＤＡＣ１(Ｐ４)
ＤＡＣ０＝ハイレベルＨ“１”
【０１７５】
この関係のＤＡＣコード入力信号ＤＡＣ２、ＤＡＣ１、ＤＡＣ０に応答して、図３に示すＤＡＣコードに依存する３番目のアナログ出力電流ＩDACoutが、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢの出力端子電圧の高い出力端子からデジタルアナログ変換器ＤＡＣ０の出力へ流れるものとなる。従って、電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子との間の校正ＤＣオフセット電圧ＶOS2は、第３番目のＤＣオフセット電圧の値から３番目のアナログ出力電流ＩDACoutに応答して第４番目の校正ＤＣオフセット電圧ＶOS2に変化する。
【０１７６】
次に第５番目Ｐ５のクロック信号ＣＬＫの立ち上がりエッジに応答する第４番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはハイレベルＨ“１”となり、第４番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合には電圧比較器ＣＭＰ０の出力ＣＭＰはローレベルＬ“０”となる。
【０１７７】
第５番目Ｐ５のクロック信号ＣＬＫの立ち下がりエッジで、オフセットキャンセル制御回路１００は電圧比較器ＣＭＰ０による第４番目の校正ＤＣオフセット電圧ＶOS2の判定結果を記憶する。従って、第４番目の校正ＤＣオフセット電圧ＶOS2が正のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はハイレベルＨ“１”の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ０の３端子−１端子との間をオン状態に３端子−２端子との間をオフ状態にそれぞれ制御する一方、第４番目の校正ＤＣオフセット電圧ＶOS2が負のＤＣオフセット電圧の場合にはオフセットキャンセル制御回路１００はローレベルＬ“０”の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０によってスイッチＳＷ２の３端子−１端子との間をオフ状態に３端子−２端子との間をオン状態にそれぞれ制御する。それ以後の最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０には、第５番目Ｐ５のクロック信号ＣＬＫの立ち下がりエッジのタイミングでオフセットキャンセル制御回路１００に記憶された最下位ビット(ＬＳＢ)のＤＡＣコード入力信号ＤＡＣ０の値ＤＡＣ０(Ｐ５)が使用される。
【０１７８】
この時点で、電圧比較器ＣＭＰ０の非反転入力端子と反転入力端子との間の校正ＤＣオフセット電圧ＶOS2は、ＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作によって、±０．５×ＩREF×ＲＤの小さい電圧値に収束するものとなる。
【０１７９】
最後にＤＣオフセットキャンセル回路のＤＣオフセットキャンセル動作を終了するために、第６番目Ｐ６のクロック信号ＣＬＫのＰ６の立ち下がりエッジのタイミングにて、オフセットキャンセル制御回路１００と切り換えスイッチＳＷＩＯとに供給されるオフセット補償開始信号ＣＡＬがハイレベルＨ“１”からローレベルＬ“０”に変化させる。
【０１８０】
従って、切り換えスイッチＳＷＩＯでは、一方の１端子と他方の１端子とは一方の３端子と他方の３端子とそれぞれオフ状態で非接続されて、一方の２端子と他方の２端子とは一方の３端子と他方の３端子とそれぞれオン状態で接続され、ＤＣオフセットキャンセル動作が終了される。すなわち、図８に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機においては、デジタルアナログ変換器ＤＡＣ０の最終的なアナログ出力電流によりバイカッド構成のアクティブＲＣローパスフィルタ３００の２個の負帰還抵抗Ｒ２、Ｒ２のいずれか一方の電圧降下が増大するので、アクティブＲＣローパスフィルタ３００の差動出力端子ＯＵＴＴ、ＯＵＴＢでのＤＣオフセット電圧ＶOS1の電圧レベルは略ゼロに調整されるものである。
【０１８１】
《受信機の受信ミキサの構成》
図１０は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲの構成を示す図である。
【０１８２】
図１０に示したように、ダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲは、受動ミキサＰＭと電流電圧変換器ＩＶＣとによって構成されている。
【０１８３】
受動ミキサＰＭの一方の容量Ｃ３の一端と他方の容量Ｃ３の一端には、図７に示した低雑音増幅器ＬＮＡの差動出力端子から生成される非反転ＲＦ受信増幅信号ＲＦと反転ＲＦ受信増幅信号ＲＦＢがそれぞれ供給される。受動ミキサＰＭの一方の容量Ｃ３の他端は、一方のＰチャンネルＭＯＳトランジスタＭｐ１のドレイン・ソース電流経路を介して電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３の反転入力端子−に接続される。受動ミキサＰＭの他方の容量Ｃ３の他端は、他方のＰチャンネルＭＯＳトランジスタＭｐｂのドレイン・ソース電流経路を介して電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３の反転入力端子−に接続される。また、受動ミキサＰＭの一方の容量Ｃ３の他端は、一方のＰチャンネルＭＯＳトランジスタＭｐのドレイン・ソース電流経路を介して電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３の非反転入力端子＋に接続される。受動ミキサＰＭの他方の容量Ｃ３の他端は、他方のＰチャンネルＭＯＳトランジスタＭｐ１ｂのドレイン・ソース電流経路を介して電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３の非反転入力端子＋に接続される。ＰチャンネルＭＯＳトランジスタＭｐ１のゲート端子とＰチャンネルＭＯＳトランジスタＭｐ１ｂのゲート端子とに図７に示したＲＦ受信ローカル発振器ＲＦ＿ＯＳＣから生成される非反転ＲＦ受信ローカル信号ＬＯが供給され、ＰチャンネルＭＯＳトランジスタＭｐのゲート端子とＰチャンネルＭＯＳトランジスタＭｐｂのゲート端子とには図７に示したＲＦ受信ローカル発振器ＲＦ＿ＯＳＣから生成される反転ＲＦ受信ローカル信号ＬＯＢが供給される。
【０１８４】
受動ミキサＰＭに使用されているＰチャネルＭＯＳトランジスタのバックゲートは、図１０では図示されていない高電圧の電源電圧端子へ接続されている。これによって大きな信号が低雑音増幅器ＬＮＡから入力されても、ドレインあるいはソースとバックゲートとの間のＰＮ接合ダイオードがオンして、受動ミキサとしての動作を損なわれることはない。他の構成例としては、受動ミキサＰＭを、ＮチャネルＭＯＳトランジスタで構成することも可能である。この場合，ＮチャネルＭＯＳトランジスタのバックゲートはグランドへ接続する。
【０１８５】
電流電圧変換器ＩＶＣでは、演算増幅器ＯＰＡ３の反転入力端子−と非反転出力端子＋の間には帰還容量Ｃ１と帰還抵抗Ｒ３とが並列に接続され、演算増幅器ＯＰＡ３の非反転入力端子＋と反転出力端子−の間には帰還容量Ｃ１と帰還抵抗Ｒ３とが並列に接続されている。演算増幅器ＯＰＡ３の非反転出力端子＋と反転出力端子−の間に生成される差動受信ベースバンド信号は、入力信号電圧ＶINとしてバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴ、反転入力端子ＩＮＢに供給される。
【０１８６】
尚、電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３には非反転入力端子＋と反転入力端子−の直流バイアス電圧レベルであるコモンモード電圧ＶCMが供給されることによって、演算増幅器ＯＰＡ３の反転出力端子−と非反転出力端子＋とのコモン電圧が検出され、検出された反転出力端子−と非反転出力端子＋とのコモン電圧がコモンモード電圧ＶCMと一致するように演算増幅器ＯＰＡ３内部のバイアス電流が調節される。その結果、電流電圧変換器ＩＶＣの演算増幅器ＯＰＡ３では、反転入力端子−と非反転入力端子＋の入力コモン電圧と非反転出力端子＋と反転出力端子−の出力コモン電圧とが略同一の電圧レベルとなって、抵抗Ｒ３の直流電流を略ゼロに削減することが可能となる。
【０１８７】
図１０に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲとしての受動ミキサＰＭは、電源電圧VDDからの電力が不必要であると言う利点を有する。
【０１８８】
図１１は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲの他の構成を示す図である。
【０１８９】
図１１に示したように、ダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲは、能動ミキサであるギルバートセルＧＣとソースフォロワＳＦとコモン電圧生成部ＣＶＧとによって構成されている。
【０１９０】
図１１に示すように、ギルバートセル(Gilbert Cell)ＧＣは、図７に示した低雑音増幅器ＬＮＡの出力から生成されるＲＦ受信増幅信号ＲＦによって駆動される第１差動対Ｍ１、Ｍ２と、図７に示したＲＦ受信ローカル発振器ＲＦ＿ＯＳＣの出力から生成されるＲＦ受信ローカル信号ＬＯによって駆動される第２差動対Ｍ３、Ｍ４および第３差動対Ｍ５、Ｍ６とよって、ダブルバランス・ミキサとして構成されている。第１差動対のＮチャンネルＭＯＳトランジスタＭ１、Ｍ２のソース端子と接地電圧ＧＮＤとの間には、３個のソース抵抗Ｒｓ１、Ｒｓ２、Ｒｓ３がπ型接続されている。
【０１９１】
第１差動対の一方のＮチャンネルＭＯＳトランジスタＭ１のドレイン端子は第２差動対のＮチャンネルＭＯＳトランジスタＭ３、Ｍ４のソース端子に接続され、第１差動対の他方のＮチャンネルＭＯＳトランジスタＭ２のドレイン端子は第３差動対のＮチャンネルＭＯＳトランジスタＭ５、Ｍ６のソース端子に接続されている。
【０１９２】
第２差動対の一方のＮチャンネルＭＯＳトランジスタＭ３のドレイン端子と第３差動対の一方のＮチャンネルＭＯＳトランジスタＭ５のドレイン端子は一方のドレイン負荷抵抗Ｒｄ１を介して電源電圧VDDに接続され、第２差動対の他方のＮチャンネルＭＯＳトランジスタＭ４のドレイン端子と第３差動対の他方のＮチャンネルＭＯＳトランジスタＭ６のドレイン端子は他方のドレイン負荷抵抗Ｒｄ２を介して電源電圧VDDに接続されている。
【０１９３】
ソースフォロワＳＦは、ゲート端子がギルバートセルＧＣの一方のドレイン負荷抵抗Ｒｄ１の一方の出力電圧によって駆動される一方のＮチャンネルＭＯＳトランジスタＭ７と、ゲート端子がギルバートセルＧＣの他方のドレイン負荷抵抗Ｒｄ２の他方の出力電圧によって駆動される他方のＮチャンネルＭＯＳトランジスタＭ８とを含んでいる。両方のＮチャンネルＭＯＳトランジスタＭ７、Ｍ８のドレイン端子は電源電圧VDDに接続され、一方のＮチャンネルＭＯＳトランジスタＭ７のソース端子は抵抗Ｒｓ７を介して接地電圧ＧＮＤに接続され、方のＮチャンネルＭＯＳトランジスタＭ８のソース端子は抵抗Ｒｓ８を介して接地電圧ＧＮＤに接続されている。両方のＮチャンネルＭＯＳトランジスタＭ７、Ｍ８のソース端子との間に生成される差動受信ベースバンド信号は、入力信号電圧ＶINとしてバイカッド構成のアクティブＲＣローパスフィルタ３００の非反転入力端子ＩＮＴ、反転入力端子ＩＮＢに供給される。
【０１９４】
更に両方のＮチャンネルＭＯＳトランジスタＭ７、Ｍ８のソース端子との間に生成される差動受信ベースバンド信号はコモン電圧生成部ＣＶＧの一方の抵抗Ｒｃ７の一端と他方の抵抗Ｒｃ７の一端とに供給され、コモン電圧生成部ＣＶＧの一方の抵抗Ｒｃ７の他端と他方の抵抗Ｒｃ７の他端の共通接続ノードからコモンモード電圧ＶCMが生成される。コモン電圧生成部ＣＶＧから生成されるコモンモード電圧ＶCMは、ソースフォロワＳＦに接続されたバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２とに供給される。その結果、図１１に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機でも、バイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２では、反転入力端子−と非反転入力端子＋の入力コモン電圧と非反転出力端子＋と反転出力端子−の出力コモン電圧とが略同一の電圧レベルとなって、バイカッド構成のアクティブＲＣローパスフィルタ３００の抵抗Ｒ２、Ｒ３の直流電流を略ゼロに削減することが可能となる。
【０１９５】
図１１に示した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機の受信ミキサＭＩＸＥＲとしての能動ミキサであるギルバートセルＧＣは、図１０にて示した受動ミキサＰＭと比較して、ギルバートセルＧＣの増幅利得によって低雑音であると言う利点を有する。
【０１９６】
《コモンモードフィードバック回路形式の演算増幅器》
図１２は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器として使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。
【０１９７】
図１２に示すように、コモンモードフィードバック回路形式の演算増幅器は、差動対トランジスタとしてのＮチャンネルＭＯＳトランジスタＭｎ、Ｍｎｂと、能動負荷トランジスタとしてのＰチャンネルＭＯＳトランジスタＭｐ、Ｍｐｂと、演算増幅器のバイアス電流を流す電流源トランジスタとしてのＮチャンネルＭＯＳトランジスタＭｎｃと、平均電圧検出回路ＡＶＣと、コモンモードフィードバック回路ＣＭＦＢＣとを含んでいる。
【０１９８】
差動対トランジスタの一方のＮチャンネルＭＯＳトランジスタＭｎのゲート端子と他方のＮチャンネルＭＯＳトランジスタＭｎｂのゲート端子とに、演算増幅器の非反転入力端子＋の非反転入力信号Ｖｉｎ＋と反転入力端子−の反転入力信号Ｖｉｎ−とが供給される。従って、差動対トランジスタの一方のＮチャンネルＭＯＳトランジスタＭｎのドレイン端子と他方のＮチャンネルＭＯＳトランジスタＭｎｂのドレイン端子とから、演算増幅器の反転出力端子−の反転出力信号Ｖｏｕｔ−と非反転出力端子＋の非反転出力信号Ｖｏｕｔ＋とが生成される。
【０１９９】
演算増幅器の反転出力端子−の反転出力信号Ｖｏｕｔ−と非反転出力端子＋の非反転出力信号Ｖｏｕｔ＋とは平均電圧検出回路ＡＶＣの一方の入力端子と他方の入力端子に供給されることによって、平均電圧検出回路ＡＶＣの出力端子から反転出力信号Ｖｏｕｔ−と非反転出力信号Ｖｏｕｔ＋との平均電圧であるコモン電圧ＶAVが検出される。平均電圧検出回路ＡＶＣにより検出されたコモン電圧ＶAVはコモンモードフィードバック回路ＣＭＦＢＣの非反転入力端子＋に供給され、コモンモードフィードバック回路ＣＭＦＢＣの反転入力端子−にはコモンモード電圧ＶCMが供給される。このコモンモード電圧ＶCMの電圧レベルは演算増幅器の非反転入力信号Ｖｉｎ＋と反転入力信号Ｖｉｎ−との直流バイアス電圧レベルであるので、コモン電圧ＶAVとコモンモード電圧ＶCMとが一致するように電流源トランジスタのＮチャンネルＭＯＳトランジスタＭｎｃのバイアス電流がコモンモードフィードバック回路ＣＭＦＢＣの出力信号によって調整される。
【０２００】
図１３は、図７に示した本発明の実施の形態１による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機のバイカッド構成のアクティブＲＣローパスフィルタ３００の第１段の演算増幅器ＯＰＡ１と第２段の演算増幅器ＯＰＡ２の各演算増幅器としてより好適な使用可能なコモンモードフィードバック回路形式の演算増幅器の構成を示す図である。
【０２０１】
図１３に示すコモンモードフィードバック回路形式の演算増幅器が、図１２に示すコモンモードフィードバック回路形式の演算増幅器と相違するのは、下記の点である。
【０２０２】
すなわち、図１３に示すコモンモードフィードバック回路形式の演算増幅器の平均電圧検出回路ＡＶＣは、ソースフォロワとして動作する２個のＮチャンネルＭＯＳトランジスタＭｎｓ、Ｍｎｓｂと２個の抵抗Ｒ４、Ｒ４ｂを含んでいる。ソースフォロワの一方のＮチャンネルＭＯＳトランジスタＭｎｓのゲート端子と他方のＮチャンネルＭＯＳトランジスタＭｎｓｂのゲート端子とには、演算増幅器の他方のＮチャンネルＭＯＳトランジスタＭｎｂのドレイン端子の非反転出力信号Ｖｏｕｔ＋と一方のＮチャンネルＭＯＳトランジスタＭｎのドレイン端子の反転出力信号Ｖｏｕｔ−とがそれぞれ供給されている。ソースフォロワの両方のＮチャンネルＭＯＳトランジスタＭｎｓ、Ｍｎｓｂのドレイン端子は電源電圧ＶDDに共通接続され、ソースフォロワの一方のＮチャンネルＭＯＳトランジスタＭｎｓのソース端子と他方のＮチャンネルＭＯＳトランジスタＭｎｓｂのソース端子とは抵抗Ｒ４の一端と抵抗Ｒ４ｂの一端にそれぞれ接続され、抵抗Ｒ４の他端と抵抗Ｒ４ｂの他端との共通接続点から平均電圧検出回路ＡＶＣによって検出されたコモン電圧ＶAVが生成される。コモンモードフィードバック回路ＣＭＦＢＣの反転入力端子−には、他のソースフォロワとしてのＮチャンネルＭＯＳトランジスタＭｎｓｃのゲート・ソースを介してコモンモード電圧ＶCMが供給される。
【０２０３】
図１３に示したコモンモードフィードバック回路形式の演算増幅器によれば、２個の抵抗Ｒ４、Ｒ４ｂの抵抗値を高抵抗にしなくてもソースフォロワとして動作する２個のＮチャンネルＭＯＳトランジスタＭｎｓ、Ｍｎｓｂの動作によって演算増幅器のオープンループゲインの低下が回避可能となる。またソースフォロワとして動作する２個のＮチャンネルＭＯＳトランジスタＭｎｓ、Ｍｎｓｂのゲート・ソース間レベルシフト電圧は、他のソースフォロワのＮチャンネルＭＯＳトランジスタＭｎｓｃのゲート・ソース間レベルシフト電圧によって補償されることが可能となる。
【０２０４】
［実施の形態２］
《直交ダウンコンバージョン方式の受信機》
図１４は、図７乃至図１３を参照して説明した本発明の実施の形態１による半導体集積回路に内蔵されたダイレクトコンバージョン方式の受信機を、同相成分のIチャネルと直交成分のＱチャネルの２系統のアナログベースバンド部を有する直交ダウンコンバージョン方式に適用した本発明の実施の形態２による受信機の構成を示す図である。
【０２０５】
図１４に示した本発明の実施の形態２による直交ダイレクトダウンコンバージョン方式の受信機は、アンテナ１０、バンドパスフィルタ２０、低雑音増幅器３０、Ｉ信号ミキサ４０、第１チャネル選択フィルタ５０、第１増幅器６０、Ｑ信号ミキサ７０、第２チャネル選択フィルタ８０、第２増幅器９０、９０度移相器１００、ＲＦ電圧制御発振器１１０を具備している。
【０２０６】
図１４の直交ダイレクトダウンコンバージョン方式の受信機では、低雑音増幅器３０、Ｉ信号ミキサ４０、第１チャネル選択フィルタ５０、第１増幅器６０、Ｑ信号ミキサ７０、第２チャネル選択フィルタ８０、第２増幅器９０、９０度移相器１００、ＲＦ電圧制御発振器１１０は、携帯電話端末に搭載される半導体集積回路の半導体チップに集積化されている。
【０２０７】
ＲＦ電圧制御発振器(ＶＣＯ)１１０と９０度移相器１００とによって、９０度の位相差を持つＩローカル信号とＱローカル信号とがＩ信号ミキサ４０とＱ信号ミキサ７０とにそれぞれ供給される。アンテナ１０によって受信されたＲＦ受信信号はバンドパスフィルタ２０を介して低雑音増幅器３０の入力端子に供給され、低雑音増幅器３０のＲＦ受信増幅信号は直交ダウンコンバージョンミキサを構成するＩ信号ミキサ４０とＱ信号ミキサ７０にそれぞれ供給される。Ｉ信号ミキサ４０から生成されるＩベースバンド信号は第１チャネル選択フィルタ５０と第１増幅器６０に供給される一方、Ｑ信号ミキサ７０から生成されるＱベースバンド信号は第２チャネル選択フィルタ８０と第２増幅器９０とに供給される。
【０２０８】
図１４に示した直交ダイレクトダウンコンバージョン方式の受信機では、同相成分のIチャネルのための第１チャネル選択フィルタ５０と第１増幅器６とは、実際には図７乃至図１３を参照して説明した本発明の実施の形態１による半導体集積回路に内蔵されたバイカッド構成のアクティブＲＣローパスフィルタ３００のフィルタ処理と増幅機能(電圧利得)との２つの機能によって実現されている。
【０２０９】
また更に図１４に示した直交ダイレクトダウンコンバージョン方式の受信機では、直交成分のＱチャネルのための第２チャネル選択フィルタ８０と第２増幅器９０とは、実際には図７乃至図１３を参照して説明した本発明の実施の形態１による半導体集積回路に内蔵されたバイカッド構成のアクティブＲＣローパスフィルタ３００のフィルタ処理と増幅機能(電圧利得)との２つの機能によって実現されている。
【０２１０】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２１１】
例えば、本発明の実施の形態による半導体集積回路で使用されるＮチャンネルＭＯＳトランジスタは、ＮＰＮ型バイポーラトランジスタに置換されることが可能である。更に本発明の実施の形態による半導体集積回路で使用されるＰチャンネルＭＯＳトランジスタは、ＰＮＰ型バイポーラトランジスタに置換されることが可能である。
【０２１２】
また更に本発明の実施の形態による半導体集積回路に内蔵されるダイレクトコンバージョン方式の受信機は、携帯電話以外の無線通信端末にも適用されることが可能である。
【符号の説明】
【０２１３】
ＩＣ…半導体集積回路
ＬＮＡ…低雑音増幅器
ＭＩＸＥＲ…受信ミキサ
ＲＦ＿ＯＳＣ…ＲＦ受信ローカル発振器
３００…バイカッド構成のアクティブＲＣローパスフィルタ
ＣＭＰ…電圧比較器
１００…オフセットキャンセル制御回路
ＤＡＣ０…デジタルアナログ変換器
ＯＰＡ１、ＯＰＡ２…演算増幅器
Ｒ１、Ｒ２、Ｒ３、Ｒ２２…抵抗
Ｃ１…容量
ＳＷＩＯ…切り換えスイッチ
【特許請求の範囲】
【請求項１】
フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、
前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗と、
前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、
前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、
前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチと
を具備し、
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出し、
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れる
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記アクティブローパスフィルタの前記差動出力端子には前記２個の校正抵抗の一方の端子が接続され、前記２個の校正抵抗の他方の端子には前記電圧比較器の２個の入力端子と前記切り換えスイッチの２個の第１端子とが接続され、
前記切り換えスイッチの２個の第２端子は、前記第1段演算増幅器の差動入力端子に接続され、
前記デジタルアナログ変換器の前記出力端子は、第１のアナログ電流出力端子と第２のアナログ電流出力端子とを含んで構成され、
前記切り換えスイッチの２個の第３端子の一方は前記第１のアナログ電流出力端子に接続され、前記切り換えスイッチの２個の第３端子の他方は前記第２のアナログ電流出力端子に接続され、
前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記ＤＣオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものであり、
前記算出期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を非導通状態に制御し、
前記校正期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を導通状態に制御する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記アクティブローパスフィルタは、２個の第１抵抗と、第１段演算増幅器と、２個の第１容量と、２個の第２抵抗と、第２段演算増幅器と、２個の第２容量と、２個の第３抵抗と、２個の帰還抵抗とを含み、
差動入力信号が前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記２個の第１容量が前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、
前記第１段演算増幅器の前記非反転出力端子および前記反転出力端子は、前記２個の第２抵抗を介して前記第２段演算増幅器の反転入力端子と非反転入力端子に接続され、前記２個の第２容量が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記２個の第３抵抗が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続され、
前記２個の帰還抵抗が、前記第２段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続される
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記２個の校正抵抗の抵抗値は、前記２個の帰還抵抗の抵抗値と実質的に等しく設定されている
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記制御回路は、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流すかを決定するものであり、
前記校正アナログ電流が前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定される
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定される
ことを特徴とする半導体集積回路。
【請求項７】
請求項５において、
前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器と、ＲＦ受信ローカル発振器と、受信ミキサとを更に具備し、
前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるＲＦ受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のＲＦ受信増幅信号は前記受信ミキサの一方の入力端子に供給可能であり、
前記ＲＦ受信ローカル発振器から生成されるＲＦ受信ローカル信号は前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号は前記差動入力信号として前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子とに供給可能である
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記受信ミキサは、受動ミキサと、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器とを含んで構成される
ことを特徴とする半導体集積回路。
【請求項９】
請求項７において、
前記受信ミキサは、能動ミキサであるギルバートセルを含んで構成される
ことを特徴とする半導体集積回路。
【請求項１０】
請求項７において、
前記アクティブローパスフィルタの前記第１段演算増幅器および前記第２段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成される
ことを特徴とする半導体集積回路。
【請求項１１】
フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗と、前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチとを具備する半導体集積回路の動作方法であって、
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間にて、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出するステップと、
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間にて、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子に流れるステップと
を有することを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記アクティブローパスフィルタの前記差動出力端子には前記２個の校正抵抗の一方の端子が接続され、前記２個の校正抵抗の他方の端子には前記電圧比較器の２個の入力端子と前記切り換えスイッチの２個の第１端子とが接続され、
前記切り換えスイッチの２個の第２端子は、前記第1段演算増幅器の差動入力端子に接続され、
前記デジタルアナログ変換器の前記出力端子は、第１のアナログ電流出力端子と第２のアナログ電流出力端子とを含んで構成され、
前記切り換えスイッチの２個の第３端子の一方は前記第１のアナログ電流出力端子に接続され、前記切り換えスイッチの２個の第３端子の他方は前記第２のアナログ電流出力端子に接続され、
前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記ＤＣオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものであり、
前記算出期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を非導通状態に制御し、
前記校正期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を導通状態に制御する
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１２において、
前記アクティブローパスフィルタは、２個の第１抵抗と、第１段演算増幅器と、２個の第１容量と、２個の第２抵抗と、第２段演算増幅器と、２個の第２容量と、２個の第３抵抗と、２個の帰還抵抗とを含み、
差動入力信号が前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記２個の第１容量が前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、
前記第１段演算増幅器の前記非反転出力端子および反転出力端子は、前記２個の第２抵抗を介して前記第２段演算増幅器の反転入力端子と非反転入力端子に接続され、前記２個の第２容量が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記２個の第３抵抗が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続され、
前記２個の帰還抵抗が、前記第２段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続されることを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記２個の校正抵抗の抵抗値は、前記２個の帰還抵抗の抵抗値と実質的に等しく設定されている
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記制御回路が、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流すかを決定するステップを更に有し、
前記校正アナログ電流が前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定される
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定される
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１５において、
前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器とＲＦ受信ローカル発振器と受信ミキサとを更に具備し、
前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるＲＦ受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のＲＦ受信増幅信号は前記受信ミキサの一方の入力端子に供給可能であり、
前記ＲＦ受信ローカル発振器から生成されるＲＦ受信ローカル信号が前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号が前記差動入力信号として前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子に供給可能である
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記受信ミキサは、受動ミキサと、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器とを含んで構成される
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１７において、
前記受信ミキサは、能動ミキサであるギルバートセルを含んで構成される
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１７において、
前記アクティブローパスフィルタの前記第１段演算増幅器および前記第２段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成される
ことを特徴とする半導体集積回路の動作方法。
【請求項１】
フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、
前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗と、
前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、
前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、
前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチと
を具備し、
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間では、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出し、
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間では、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子の少なくともいずれか一方に流れる
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記アクティブローパスフィルタの前記差動出力端子には前記２個の校正抵抗の一方の端子が接続され、前記２個の校正抵抗の他方の端子には前記電圧比較器の２個の入力端子と前記切り換えスイッチの２個の第１端子とが接続され、
前記切り換えスイッチの２個の第２端子は、前記第1段演算増幅器の差動入力端子に接続され、
前記デジタルアナログ変換器の前記出力端子は、第１のアナログ電流出力端子と第２のアナログ電流出力端子とを含んで構成され、
前記切り換えスイッチの２個の第３端子の一方は前記第１のアナログ電流出力端子に接続され、前記切り換えスイッチの２個の第３端子の他方は前記第２のアナログ電流出力端子に接続され、
前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記ＤＣオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものであり、
前記算出期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を非導通状態に制御し、
前記校正期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を導通状態に制御する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記アクティブローパスフィルタは、２個の第１抵抗と、第１段演算増幅器と、２個の第１容量と、２個の第２抵抗と、第２段演算増幅器と、２個の第２容量と、２個の第３抵抗と、２個の帰還抵抗とを含み、
差動入力信号が前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記２個の第１容量が前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、
前記第１段演算増幅器の前記非反転出力端子および前記反転出力端子は、前記２個の第２抵抗を介して前記第２段演算増幅器の反転入力端子と非反転入力端子に接続され、前記２個の第２容量が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記２個の第３抵抗が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続され、
前記２個の帰還抵抗が、前記第２段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続される
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記２個の校正抵抗の抵抗値は、前記２個の帰還抵抗の抵抗値と実質的に等しく設定されている
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記制御回路は、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流すかを決定するものであり、
前記校正アナログ電流が前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定される
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定される
ことを特徴とする半導体集積回路。
【請求項７】
請求項５において、
前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器と、ＲＦ受信ローカル発振器と、受信ミキサとを更に具備し、
前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるＲＦ受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のＲＦ受信増幅信号は前記受信ミキサの一方の入力端子に供給可能であり、
前記ＲＦ受信ローカル発振器から生成されるＲＦ受信ローカル信号は前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号は前記差動入力信号として前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子とに供給可能である
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記受信ミキサは、受動ミキサと、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器とを含んで構成される
ことを特徴とする半導体集積回路。
【請求項９】
請求項７において、
前記受信ミキサは、能動ミキサであるギルバートセルを含んで構成される
ことを特徴とする半導体集積回路。
【請求項１０】
請求項７において、
前記アクティブローパスフィルタの前記第１段演算増幅器および前記第２段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成される
ことを特徴とする半導体集積回路。
【請求項１１】
フィルタ処理機能と増幅機能とを有するアクティブローパスフィルタと、前記アクティブローパスフィルタの差動出力端子に接続される２個の校正抵抗と、前記２個の校正抵抗を介して前記アクティブローパスフィルタの前記差動出力端子に接続される電圧比較器と、前記電圧比較器の出力信号に基づいてデジタル制御信号を生成して出力する制御回路と、前記制御回路から出力される前記デジタル制御信号を校正アナログ電流に変換して出力するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力端子が前記２個の校正抵抗に接続されるか前記アクティブローパスフィルタを構成する第1段演算増幅器の差動入力端子に接続されるかを切り換える切り換えスイッチとを具備する半導体集積回路の動作方法であって、
前記アクティブローパスフィルタの前記差動出力端子の間のＤＣオフセット電圧の低減のための前記デジタル制御信号を算出する期間である算出期間にて、前記デジタルアナログ変換器のアナログ電流出力端子に流れる前記校正アナログ電流による前記２個の校正抵抗の少なくともいずれか一方の電圧降下に依存する前記２個の入力端子の間の校正電圧を前記電圧比較器が検出することによって、前記制御回路が前記デジタル制御信号を算出するステップと、
前記算出期間の後の前記ＤＣオフセット電圧を低減する期間である校正期間にて、前記制御回路によって算出された前記デジタル制御信号に応答した前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流が、前記切り換えスイッチを介して前記第1段演算増幅器の前記差動入力端子に流れるステップと
を有することを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記アクティブローパスフィルタの前記差動出力端子には前記２個の校正抵抗の一方の端子が接続され、前記２個の校正抵抗の他方の端子には前記電圧比較器の２個の入力端子と前記切り換えスイッチの２個の第１端子とが接続され、
前記切り換えスイッチの２個の第２端子は、前記第1段演算増幅器の差動入力端子に接続され、
前記デジタルアナログ変換器の前記出力端子は、第１のアナログ電流出力端子と第２のアナログ電流出力端子とを含んで構成され、
前記切り換えスイッチの２個の第３端子の一方は前記第１のアナログ電流出力端子に接続され、前記切り換えスイッチの２個の第３端子の他方は前記第２のアナログ電流出力端子に接続され、
前記制御回路は、前記電圧比較器の電圧比較結果に応答して、前記アクティブローパスフィルタの前記差動出力端子の間の前記ＤＣオフセット電圧を低減するための前記デジタル制御信号を前記デジタルアナログ変換器のデジタル入力端子に供給するものであり、
前記算出期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を非導通状態に制御し、
前記校正期間では、前記制御回路は前記切り換えスイッチの前記２個の第１端子と前記２個の第３端子との間を非導通状態に制御する一方、前記切り換えスイッチの前記２個の第２端子と前記２個の第３端子との間を導通状態に制御する
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１２において、
前記アクティブローパスフィルタは、２個の第１抵抗と、第１段演算増幅器と、２個の第１容量と、２個の第２抵抗と、第２段演算増幅器と、２個の第２容量と、２個の第３抵抗と、２個の帰還抵抗とを含み、
差動入力信号が前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子に供給可能とされ、前記２個の第１容量が前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、
前記第１段演算増幅器の前記非反転出力端子および反転出力端子は、前記２個の第２抵抗を介して前記第２段演算増幅器の反転入力端子と非反転入力端子に接続され、前記２個の第２容量が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と非反転出力端子および反転出力端子との間に接続され、前記２個の第３抵抗が前記第２段演算増幅器の前記反転入力端子および前記非反転入力端子と前記非反転出力端子および前記反転出力端子との間に接続され、
前記２個の帰還抵抗が、前記第２段演算増幅器の前記非反転出力端子および前記反転出力端子と前記第１段演算増幅器の前記反転入力端子および前記非反転入力端子との間に接続されることを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記２個の校正抵抗の抵抗値は、前記２個の帰還抵抗の抵抗値と実質的に等しく設定されている
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記制御回路が、前記算出期間にて、前記電圧比較器から生成される最初の電圧比較結果に応答して前記デジタルアナログ変換器の前記出力信号である前記校正アナログ電流を前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流すかを決定するステップを更に有し、
前記校正アナログ電流が前記デジタルアナログ変換器の前記第１および前記第２のアナログ電流出力端子のいずれの端子に流れるかは、前記制御回路から生成される前記デジタル制御信号の最上位ビットの信号によって決定される
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記校正電流の絶対値は、前記制御回路から生成される前記デジタル制御信号の前記最上位ビット以外の下位ビットの複数の信号によって決定される
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１５において、
前記半導体集積回路は、ダイレクトコンバージョン方式の受信機を構成する低雑音増幅器とＲＦ受信ローカル発振器と受信ミキサとを更に具備し、
前記低雑音増幅器の入力端子には前記受信機のアンテナによって受信されるＲＦ受信入力信号が供給可能であり、前記低雑音増幅器の出力端子のＲＦ受信増幅信号は前記受信ミキサの一方の入力端子に供給可能であり、
前記ＲＦ受信ローカル発振器から生成されるＲＦ受信ローカル信号が前記受信ミキサの他方の入力端子に供給可能であり、前記受信ミキサの差動出力端子から生成される差動受信ベースバンド信号が前記差動入力信号として前記２個の第１抵抗を介して前記第１段演算増幅器の反転入力端子と非反転入力端子に供給可能である
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記受信ミキサは、受動ミキサと、前記受動ミキサから出力される電流信号を電圧信号に変換する電流電圧変換器とを含んで構成される
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１７において、
前記受信ミキサは、能動ミキサであるギルバートセルを含んで構成される
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１７において、
前記アクティブローパスフィルタの前記第１段演算増幅器および前記第２段演算増幅器の各演算増幅器は、コモンモードフィードバック回路形式の演算増幅器によって構成される
ことを特徴とする半導体集積回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１５６９３６（Ｐ２０１２−１５６９３６Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１６３８７（Ｐ２０１１−１６３８７）
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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