半導体集積回路における容量付加方法および半導体集積回路
【課題】 ＦＩＢ加工により付加する容量の容量値を把握できるようにする。
【解決手段】 デバイス周辺部の空き領域に配置されたＦＩＢ加工テスト用のインバータ７の入力端子にプローブ用入力パッド４を接続すると共に出力端子にプローブ用出力パッド５を接続し、該プローブ用出力パッド５に接続されるようにＦＩＢ加工により所定の形状寸法のパターンの容量Ｃ１を形成し、インバータ７を動作可能状態に設定してから、プローブ用入力パッド４に第１のプローブを介して信号を入力すると共にプローブ用出力パッド５から第２のプローブを介して出力信号を得て、該出力信号の実際の応答遷移時間と予め得ておいたインバータ７の応答遷移時間と容量値の関係特性とから容量Ｃ１の容量値を得て、該得た容量値の容量Ｃ１の前記パターンに基づき所望の箇所に所望の容量値の容量を付加する。
【解決手段】 デバイス周辺部の空き領域に配置されたＦＩＢ加工テスト用のインバータ７の入力端子にプローブ用入力パッド４を接続すると共に出力端子にプローブ用出力パッド５を接続し、該プローブ用出力パッド５に接続されるようにＦＩＢ加工により所定の形状寸法のパターンの容量Ｃ１を形成し、インバータ７を動作可能状態に設定してから、プローブ用入力パッド４に第１のプローブを介して信号を入力すると共にプローブ用出力パッド５から第２のプローブを介して出力信号を得て、該出力信号の実際の応答遷移時間と予め得ておいたインバータ７の応答遷移時間と容量値の関係特性とから容量Ｃ１の容量値を得て、該得た容量値の容量Ｃ１の前記パターンに基づき所望の箇所に所望の容量値の容量を付加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量の付加およびその容量の容量値の制御を行う半導体集積回路における容量付加方法およびそれを実現するための半導体集積回路に関するものである。
【背景技術】
【０００２】
従来では、遅延調整等を目的としてＦＩＢ（集束イオンビーム）加工によって半導体集積回路に対して容量を付加する場合、当該容量を付加すべき配線ノードを当該半導体集積回路のデバイス表面まで下層メタルやビアによって単純に引き出しておいてから、その引き出したノードに対して長時間をかけて絶縁膜および導体金属を堆積していた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、上記の手法では、容量の形成は問題なく行えるものの、その容量値を制御することが困難で、ロジック回路上の遅延調整やタイミング調整、あるいはアナログ回路上での位相補償による回路不具合改善に有効な定数を絞り込むことができなかった。つまり、配線ノードにどの程度の容量値の容量がＦＩＢ加工により付加されたかを、定量的に把握できなかった。
【０００４】
本発明の目的は、ＦＩＢ加工により付加する容量の容量値を把握できるようにした半導体集積回路における容量付加方法およびそれを実現するための半導体集積回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明の容量付加方法は、デバイス周辺部の空き領域にＦＩＢ加工テスト用の論理ゲートを配置し、該論理ゲートの入力端子にプローブ用入力パッドを接続すると共に出力端子にプローブ用出力パッドを接続し、該プローブ用出力パッドに接続されるようにＦＩＢ加工により所定の形状寸法のパターンの容量を形成し、前記論理ゲートを動作可能状態に設定してから、前記プローブ用入力パッドに第１のプローブを介して信号を入力すると共に前記プローブ用出力パッドから第２のプローブを介して出力信号を得て、該出力信号の実際の応答遷移時間と予め得ておいた前記論理ゲートの応答遷移時間と容量値の関係特性とから前記容量の容量値を得、該得た容量値の容量の前記パターンに基づき所望の箇所に所望の容量値の容量を付加することを特徴とする。
【０００６】
また、本発明の半導体集積回路は、デバイス周辺部の空き領域に配置されたＦＩＢ加工テスト用の論理ゲートと、該論理ゲートの入力端子に接続されたプローブ用入力パッドと、前記論理ゲートの出力端子に接続されたプローブ用出力パッドとを具備することを特徴とする。
【０００７】
ここで、前記プローブ用入力パッドおよび前記プローブ用出力パッドは、プローブ針当て時の横滑り防止ストッパ形状をもつよう形成されていることが望ましい。
【０００８】
また、前記プローブ用入力パッドと前記論理ゲートの入力端子との接続および前記プローブ用出力パッドと前記論理ゲートの出力端子との接続は、下層メタルおよびビアによって行われていることが望ましい。
【発明の効果】
【０００９】
本発明によれば、出力遷移特性が既知（シミュレーション上で計算可能、以下同じ）の論理ゲートを配置しその出力側にＦＩＢ加工によって付加容量を形成するので、その付加容量の容量値を知ることが可能となり、これによって容量値が明らかになった容量を所望の箇所に配置することが可能となる。
【発明を実施するための最良の形態】
【００１０】
本発明では、出力遷移特性が既知のＦＩＢ加工テスト用の論理ゲートを、半導体集積回路のデバイス周辺部の空き領域に配置する。また、その論理ゲートの入力端子、出力端子はプロービングが容易となるように、デバイス上層部までビア（Stacked Via等）等で引き上げておく。そして、ＦＩＢ加工で容量を形成して、その容量を論理ゲートによって駆動させ、その論理ゲートの出力遷移時間をモニタすることで、容量の値を定量的に計測する。これによって、ＦＩＢ加工の条件出しが可能となるので、これを参考に所望の箇所に所望の容量値の容量をＦＩＢ加工により配置することが可能となる。以下、詳しく説明する。
【実施例１】
【００１１】
図１は半導体集積回路デバイスの上面の一部を示す図であって、１はリング形状のＶＤＤ電極配線（Ｉ／Ｏ上の電源ライン）、２はＶＤＤ電極配線１の外側に形成されたリング形状のＧＮＤ電極配線（接地ライン）である。３はＧＮＤ電極配線２の外側の空き領域に形成された入出力用パッド、４はプローブ用入力パッド、５はプローブ用出力パッド、６はインバータの高電位電源接続用電極であり、いずれも上層メタルによりデバイス上面に配置されている。プローブ用入力パッド４とプローブ用出力パッド５の形状は、プローブ針当て時の横滑り防止ストッパ用に適したコ形状となっているが、Ｌ字形状であってもよく、また針当て方向の自由度を上げるためにはＸ形状としてもよい。
【００１２】
７はＧＮＤ電極配線２の外側の空き領域に形成された論理ゲートとしてのＣＭＯＳインバータであって、共通のゲート電極７１、ＰＭＯＳＦＥＴのソース７２、ＰＭＯＳＦＥＴのドレイン７３、ＮＭＯＳＦＥＴのソース７４、ＮＭＯＳＦＥＴのドレイン７５を備えている。そして、ゲート電極７１は下層メタル８１とビア９１，９２を介してプローブ入力用パッド４に接続されている。また、ＰＭＯＳＦＥＴのソース７２は下層メタル８２とビア９３，９４によって高電位電源接続用電極６に接続されている。また、ＰＭＯＳＦＥＴのドレイン７３とＮＭＯＳＦＥＴのドレイン７５は下層メタル８３とビア９５〜９７を介してプローブ用出力パッド５に接続されている。また、ＮＭＯＳＦＥＴのソース７４は下層メタル８４とビア９８を介してＧＮＤ電極配線２に接続されている。このように、インバータ７の各端子部分はビアや下層メタルによってＶＤＤ電極配線１やＧＮＤ電極配線２と同じ上層に引き上げられている。
【００１３】
以下にＦＩＢによるテスト容量の付加について説明する。まず、上記したようにデバイス周辺の空き領域に、プローブ用入力パッド４、プローブ用出力パッド５、高電位電源接続用電極６、および論理ゲートとしてのインバータ７を予め配置しておく。このとき、インバータ７のＮＭＯＳＦＥＴのソース８４も予め下層メタル８４とビア９８によってＧＮＤ電極配線２と接続しておく。
【００１４】
次に、ＦＩＢ加工により、インバータ７の高電位電源接続用電極６とＶＤＤ電極配線１との間に電源電極１０１を形成する。このとき、ＧＮＤ電極配線２に対しては絶縁膜により絶縁をとる。
【００１５】
また、ＦＩＢ加工によりＧＮＤ電極配線２の上面に図示しない絶縁膜を堆積し、さらにその上にＦＩＢ加工によりリード電極１０２を形成し、さらに容量電極１０３を形成して容量Ｃ１を形成する。また、容量電極１０４も同様にＦＩＢ加工により形成して容量Ｃ２を形成する。容量電極１０３，１０４は同じ形状大きさのパターンとする。
【００１６】
図２は以上のＦＩＢ加工前とＦＩＢ加工後のインバータ部分の回路を示す図である。ＦＩＢ加工前では、図２(a)に示すように、インバータ７の高電位電源接続用電極６はオープンになっているが、加工後では、図２(b)に示すように、電源電極１０１によりＶＤＤ電極配線１に接続され、プローブ用出力パッド５には容量電極１０３，１０４により容量Ｃ１，Ｃ２が付加される。
【００１７】
以上のように容量Ｃ１を形成したときと、容量Ｃ１＋Ｃ２を形成したときのそれぞれについて、プローブ用入力パッド４とプローブ用出力パッド５の双方に対してプローブの針当てを行うことにより、インバータ７に対して外部からパルス信号を入力させ、その出力波形の遷移時間（例えば、最大電圧の１０％〜９０％の立上り遷移時間）を観測する。図３には、容量がＣ１のみ場合の特性Ｐ１とＣ１＋Ｃ２の場合の特性Ｐ２を示した。特性Ｐ１、Ｐ２の立上り遷移時間はそれぞれＴｒ１、Ｔｒ２である。
【００１８】
そこで、インバータ７について、予めシミュレーションによって出力波形の遷移時間Ｔｒと負荷として出力側に接続した容量の値との関係を求めておく。この特性は、例えば図４に示すようになる。この図４の特性は、
Ｔｒ＝ａ×Ｃ＋Ｔ０
を示す（但しＴ０は無負荷時の立上り遷移時間、ａは一次式の傾きで、いずれも既知の値とする。）ので、上記観測により得られた遷移時間Ｔｒから、負荷容量Ｃの容量値を求めることができる。
【００１９】
したがって、上記のように、Ｃ２＝Ｃ１（容量負荷の面積比がＣ１：Ｃ１＋Ｃ２＝１：２）となるように容量Ｃ１，Ｃ２を作り込み、Ｔｒ２−Ｔｒ１を求めれば、図４の特性から１：ａ＝Ｃ１：（Ｔｒ２−Ｔｒ１）の関係にあるので、
Ｃ１＝（Ｔｒ２−Ｔｒ１）／ａ
により、Ｃ１の容量値を得ることができる。
【００２０】
以上のようにして具体的な容量値が得られた付加容量Ｃ１，Ｃ２の電極１０３，１０４の形状や大きさおよび絶縁膜の厚さに基づき、当該半導体集積回路の所望の箇所にＦＩＢ加工により同様な容量を任意数並列接続する形で付加させれば、所望の容量値の容量を付加させることができる。
【００２１】
なお、以上説明した実施例では、プローブ用出力パッド５の延長上の容量電極１０３，１０４とＧＮＤ電極配線２の間に容量を形成する場合を例としたが、プローブ用出力パッド５の延長上の容量電極とＶＤＤ電極配線１との間に容量を形成することもでき、同様にその容量値を調整することが可能である。
【００２２】
また、Ｉ／Ｏリングの最外周をＶＤＤ電極配線１に置き換えて、インバータ７の高電位電源接続用電極６をこの最外周のＶＤＤ電極配線１とメタル配線で接続しておいてもよい。この場合は、インバータ７の低電位電源接続用電極とＧＮＤ電極配線２とを後からＦＩＢ加工により接続するが、その低電位電源接続用電極はＮＭＯＳＦＥＴのソース７４からビアによって上層のメタル配線に高電位電源接続用電極６のように引き出しておく必要がある。
【００２３】
また、論理ゲートとしては、インバータ７に限られることはなく、トランスミッションゲートでもよい。この場合は、予め入力側に信号を印加しておいてゲートにオン用のパルス信号を入力させればよい。また、多入力のアンドゲート、オアゲート、イクスクリューシブオアゲートあるいはそれらの反転ゲートを使用することもできる。これらの場合、その多入力端子の内の１つにパルス信号を印加し、残りの入力端子には該１つのパルス信号の印加時にゲートオンとなる信号を事前に与えておくようにすればよい。
【図面の簡単な説明】
【００２４】
【図１】本発明の容量付加方法の説明のための半導体集積回路の説明図である。
【図２】インバータ部分の回路のＦＩＢ加工前と加工後の回路図である。
【図３】インバータの出力遷移特性図である。
【図４】立上り遷移時間と負荷容量の値との関係を示す特性図である。
【符号の説明】
【００２５】
１：ＶＤＤ電極配線
２：ＧＮＤ電極配線
３：入出力パッド
４：プローブ用入力パッド
５：プローブ用出力パッド
６：高電位電源接続用電極
７：インバータ
７１：ゲート電極、７２：ＰＭＯＳＦＥＴのソース、７３：ＰＭＯＳＦＥＴのドレイン、７４：ＮＭＯＳＦＥＴのソース、７５：ＮＭＯＳＦＥＴのドレイン
８１〜８４：下層メタル
９１〜９８：ビア
１０１：電源電極、１０２：リード電極、１０３，１０４：容量電極
【技術分野】
【０００１】
本発明は、容量の付加およびその容量の容量値の制御を行う半導体集積回路における容量付加方法およびそれを実現するための半導体集積回路に関するものである。
【背景技術】
【０００２】
従来では、遅延調整等を目的としてＦＩＢ（集束イオンビーム）加工によって半導体集積回路に対して容量を付加する場合、当該容量を付加すべき配線ノードを当該半導体集積回路のデバイス表面まで下層メタルやビアによって単純に引き出しておいてから、その引き出したノードに対して長時間をかけて絶縁膜および導体金属を堆積していた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、上記の手法では、容量の形成は問題なく行えるものの、その容量値を制御することが困難で、ロジック回路上の遅延調整やタイミング調整、あるいはアナログ回路上での位相補償による回路不具合改善に有効な定数を絞り込むことができなかった。つまり、配線ノードにどの程度の容量値の容量がＦＩＢ加工により付加されたかを、定量的に把握できなかった。
【０００４】
本発明の目的は、ＦＩＢ加工により付加する容量の容量値を把握できるようにした半導体集積回路における容量付加方法およびそれを実現するための半導体集積回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明の容量付加方法は、デバイス周辺部の空き領域にＦＩＢ加工テスト用の論理ゲートを配置し、該論理ゲートの入力端子にプローブ用入力パッドを接続すると共に出力端子にプローブ用出力パッドを接続し、該プローブ用出力パッドに接続されるようにＦＩＢ加工により所定の形状寸法のパターンの容量を形成し、前記論理ゲートを動作可能状態に設定してから、前記プローブ用入力パッドに第１のプローブを介して信号を入力すると共に前記プローブ用出力パッドから第２のプローブを介して出力信号を得て、該出力信号の実際の応答遷移時間と予め得ておいた前記論理ゲートの応答遷移時間と容量値の関係特性とから前記容量の容量値を得、該得た容量値の容量の前記パターンに基づき所望の箇所に所望の容量値の容量を付加することを特徴とする。
【０００６】
また、本発明の半導体集積回路は、デバイス周辺部の空き領域に配置されたＦＩＢ加工テスト用の論理ゲートと、該論理ゲートの入力端子に接続されたプローブ用入力パッドと、前記論理ゲートの出力端子に接続されたプローブ用出力パッドとを具備することを特徴とする。
【０００７】
ここで、前記プローブ用入力パッドおよび前記プローブ用出力パッドは、プローブ針当て時の横滑り防止ストッパ形状をもつよう形成されていることが望ましい。
【０００８】
また、前記プローブ用入力パッドと前記論理ゲートの入力端子との接続および前記プローブ用出力パッドと前記論理ゲートの出力端子との接続は、下層メタルおよびビアによって行われていることが望ましい。
【発明の効果】
【０００９】
本発明によれば、出力遷移特性が既知（シミュレーション上で計算可能、以下同じ）の論理ゲートを配置しその出力側にＦＩＢ加工によって付加容量を形成するので、その付加容量の容量値を知ることが可能となり、これによって容量値が明らかになった容量を所望の箇所に配置することが可能となる。
【発明を実施するための最良の形態】
【００１０】
本発明では、出力遷移特性が既知のＦＩＢ加工テスト用の論理ゲートを、半導体集積回路のデバイス周辺部の空き領域に配置する。また、その論理ゲートの入力端子、出力端子はプロービングが容易となるように、デバイス上層部までビア（Stacked Via等）等で引き上げておく。そして、ＦＩＢ加工で容量を形成して、その容量を論理ゲートによって駆動させ、その論理ゲートの出力遷移時間をモニタすることで、容量の値を定量的に計測する。これによって、ＦＩＢ加工の条件出しが可能となるので、これを参考に所望の箇所に所望の容量値の容量をＦＩＢ加工により配置することが可能となる。以下、詳しく説明する。
【実施例１】
【００１１】
図１は半導体集積回路デバイスの上面の一部を示す図であって、１はリング形状のＶＤＤ電極配線（Ｉ／Ｏ上の電源ライン）、２はＶＤＤ電極配線１の外側に形成されたリング形状のＧＮＤ電極配線（接地ライン）である。３はＧＮＤ電極配線２の外側の空き領域に形成された入出力用パッド、４はプローブ用入力パッド、５はプローブ用出力パッド、６はインバータの高電位電源接続用電極であり、いずれも上層メタルによりデバイス上面に配置されている。プローブ用入力パッド４とプローブ用出力パッド５の形状は、プローブ針当て時の横滑り防止ストッパ用に適したコ形状となっているが、Ｌ字形状であってもよく、また針当て方向の自由度を上げるためにはＸ形状としてもよい。
【００１２】
７はＧＮＤ電極配線２の外側の空き領域に形成された論理ゲートとしてのＣＭＯＳインバータであって、共通のゲート電極７１、ＰＭＯＳＦＥＴのソース７２、ＰＭＯＳＦＥＴのドレイン７３、ＮＭＯＳＦＥＴのソース７４、ＮＭＯＳＦＥＴのドレイン７５を備えている。そして、ゲート電極７１は下層メタル８１とビア９１，９２を介してプローブ入力用パッド４に接続されている。また、ＰＭＯＳＦＥＴのソース７２は下層メタル８２とビア９３，９４によって高電位電源接続用電極６に接続されている。また、ＰＭＯＳＦＥＴのドレイン７３とＮＭＯＳＦＥＴのドレイン７５は下層メタル８３とビア９５〜９７を介してプローブ用出力パッド５に接続されている。また、ＮＭＯＳＦＥＴのソース７４は下層メタル８４とビア９８を介してＧＮＤ電極配線２に接続されている。このように、インバータ７の各端子部分はビアや下層メタルによってＶＤＤ電極配線１やＧＮＤ電極配線２と同じ上層に引き上げられている。
【００１３】
以下にＦＩＢによるテスト容量の付加について説明する。まず、上記したようにデバイス周辺の空き領域に、プローブ用入力パッド４、プローブ用出力パッド５、高電位電源接続用電極６、および論理ゲートとしてのインバータ７を予め配置しておく。このとき、インバータ７のＮＭＯＳＦＥＴのソース８４も予め下層メタル８４とビア９８によってＧＮＤ電極配線２と接続しておく。
【００１４】
次に、ＦＩＢ加工により、インバータ７の高電位電源接続用電極６とＶＤＤ電極配線１との間に電源電極１０１を形成する。このとき、ＧＮＤ電極配線２に対しては絶縁膜により絶縁をとる。
【００１５】
また、ＦＩＢ加工によりＧＮＤ電極配線２の上面に図示しない絶縁膜を堆積し、さらにその上にＦＩＢ加工によりリード電極１０２を形成し、さらに容量電極１０３を形成して容量Ｃ１を形成する。また、容量電極１０４も同様にＦＩＢ加工により形成して容量Ｃ２を形成する。容量電極１０３，１０４は同じ形状大きさのパターンとする。
【００１６】
図２は以上のＦＩＢ加工前とＦＩＢ加工後のインバータ部分の回路を示す図である。ＦＩＢ加工前では、図２(a)に示すように、インバータ７の高電位電源接続用電極６はオープンになっているが、加工後では、図２(b)に示すように、電源電極１０１によりＶＤＤ電極配線１に接続され、プローブ用出力パッド５には容量電極１０３，１０４により容量Ｃ１，Ｃ２が付加される。
【００１７】
以上のように容量Ｃ１を形成したときと、容量Ｃ１＋Ｃ２を形成したときのそれぞれについて、プローブ用入力パッド４とプローブ用出力パッド５の双方に対してプローブの針当てを行うことにより、インバータ７に対して外部からパルス信号を入力させ、その出力波形の遷移時間（例えば、最大電圧の１０％〜９０％の立上り遷移時間）を観測する。図３には、容量がＣ１のみ場合の特性Ｐ１とＣ１＋Ｃ２の場合の特性Ｐ２を示した。特性Ｐ１、Ｐ２の立上り遷移時間はそれぞれＴｒ１、Ｔｒ２である。
【００１８】
そこで、インバータ７について、予めシミュレーションによって出力波形の遷移時間Ｔｒと負荷として出力側に接続した容量の値との関係を求めておく。この特性は、例えば図４に示すようになる。この図４の特性は、
Ｔｒ＝ａ×Ｃ＋Ｔ０
を示す（但しＴ０は無負荷時の立上り遷移時間、ａは一次式の傾きで、いずれも既知の値とする。）ので、上記観測により得られた遷移時間Ｔｒから、負荷容量Ｃの容量値を求めることができる。
【００１９】
したがって、上記のように、Ｃ２＝Ｃ１（容量負荷の面積比がＣ１：Ｃ１＋Ｃ２＝１：２）となるように容量Ｃ１，Ｃ２を作り込み、Ｔｒ２−Ｔｒ１を求めれば、図４の特性から１：ａ＝Ｃ１：（Ｔｒ２−Ｔｒ１）の関係にあるので、
Ｃ１＝（Ｔｒ２−Ｔｒ１）／ａ
により、Ｃ１の容量値を得ることができる。
【００２０】
以上のようにして具体的な容量値が得られた付加容量Ｃ１，Ｃ２の電極１０３，１０４の形状や大きさおよび絶縁膜の厚さに基づき、当該半導体集積回路の所望の箇所にＦＩＢ加工により同様な容量を任意数並列接続する形で付加させれば、所望の容量値の容量を付加させることができる。
【００２１】
なお、以上説明した実施例では、プローブ用出力パッド５の延長上の容量電極１０３，１０４とＧＮＤ電極配線２の間に容量を形成する場合を例としたが、プローブ用出力パッド５の延長上の容量電極とＶＤＤ電極配線１との間に容量を形成することもでき、同様にその容量値を調整することが可能である。
【００２２】
また、Ｉ／Ｏリングの最外周をＶＤＤ電極配線１に置き換えて、インバータ７の高電位電源接続用電極６をこの最外周のＶＤＤ電極配線１とメタル配線で接続しておいてもよい。この場合は、インバータ７の低電位電源接続用電極とＧＮＤ電極配線２とを後からＦＩＢ加工により接続するが、その低電位電源接続用電極はＮＭＯＳＦＥＴのソース７４からビアによって上層のメタル配線に高電位電源接続用電極６のように引き出しておく必要がある。
【００２３】
また、論理ゲートとしては、インバータ７に限られることはなく、トランスミッションゲートでもよい。この場合は、予め入力側に信号を印加しておいてゲートにオン用のパルス信号を入力させればよい。また、多入力のアンドゲート、オアゲート、イクスクリューシブオアゲートあるいはそれらの反転ゲートを使用することもできる。これらの場合、その多入力端子の内の１つにパルス信号を印加し、残りの入力端子には該１つのパルス信号の印加時にゲートオンとなる信号を事前に与えておくようにすればよい。
【図面の簡単な説明】
【００２４】
【図１】本発明の容量付加方法の説明のための半導体集積回路の説明図である。
【図２】インバータ部分の回路のＦＩＢ加工前と加工後の回路図である。
【図３】インバータの出力遷移特性図である。
【図４】立上り遷移時間と負荷容量の値との関係を示す特性図である。
【符号の説明】
【００２５】
１：ＶＤＤ電極配線
２：ＧＮＤ電極配線
３：入出力パッド
４：プローブ用入力パッド
５：プローブ用出力パッド
６：高電位電源接続用電極
７：インバータ
７１：ゲート電極、７２：ＰＭＯＳＦＥＴのソース、７３：ＰＭＯＳＦＥＴのドレイン、７４：ＮＭＯＳＦＥＴのソース、７５：ＮＭＯＳＦＥＴのドレイン
８１〜８４：下層メタル
９１〜９８：ビア
１０１：電源電極、１０２：リード電極、１０３，１０４：容量電極
【特許請求の範囲】
【請求項１】
デバイス周辺部の空き領域にＦＩＢ加工テスト用の論理ゲートを配置し、該論理ゲートの入力端子にプローブ用入力パッドを接続すると共に出力端子にプローブ用出力パッドを接続し、該プローブ用出力パッドに接続されるようにＦＩＢ加工により所定の形状寸法のパターンの容量を形成し、前記論理ゲートを動作可能状態に設定してから、前記プローブ用入力パッドに第１のプローブを介して信号を入力すると共に前記プローブ用出力パッドから第２のプローブを介して出力信号を得て、該出力信号の実際の応答遷移時間と予め得ておいた前記論理ゲートの応答遷移時間と容量値の関係特性とから前記容量の容量値を得、該得た容量値の容量の前記パターンに基づき所望の箇所に所望の容量値の容量を付加することを特徴とする半導体集積回路における容量付加方法。
【請求項２】
デバイス周辺部の空き領域に配置されたＦＩＢ加工テスト用の論理ゲートと、該論理ゲートの入力端子に接続されたプローブ用入力パッドと、前記論理ゲートの出力端子に接続されたプローブ用出力パッドとを具備することを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記プローブ用入力パッドおよび前記プローブ用出力パッドは、プローブ針当て時の横滑り防止ストッパ形状をもつよう形成されていることを特徴とする半導体集積回路。
【請求項４】
請求項２に記載の半導体集積回路において、
前記プローブ用入力パッドと前記論理ゲートの入力端子との接続および前記プローブ用出力パッドと前記論理ゲートの出力端子との接続は、下層メタルおよびビアによって行われていることを特徴とする半導体集積回路。
【請求項１】
デバイス周辺部の空き領域にＦＩＢ加工テスト用の論理ゲートを配置し、該論理ゲートの入力端子にプローブ用入力パッドを接続すると共に出力端子にプローブ用出力パッドを接続し、該プローブ用出力パッドに接続されるようにＦＩＢ加工により所定の形状寸法のパターンの容量を形成し、前記論理ゲートを動作可能状態に設定してから、前記プローブ用入力パッドに第１のプローブを介して信号を入力すると共に前記プローブ用出力パッドから第２のプローブを介して出力信号を得て、該出力信号の実際の応答遷移時間と予め得ておいた前記論理ゲートの応答遷移時間と容量値の関係特性とから前記容量の容量値を得、該得た容量値の容量の前記パターンに基づき所望の箇所に所望の容量値の容量を付加することを特徴とする半導体集積回路における容量付加方法。
【請求項２】
デバイス周辺部の空き領域に配置されたＦＩＢ加工テスト用の論理ゲートと、該論理ゲートの入力端子に接続されたプローブ用入力パッドと、前記論理ゲートの出力端子に接続されたプローブ用出力パッドとを具備することを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記プローブ用入力パッドおよび前記プローブ用出力パッドは、プローブ針当て時の横滑り防止ストッパ形状をもつよう形成されていることを特徴とする半導体集積回路。
【請求項４】
請求項２に記載の半導体集積回路において、
前記プローブ用入力パッドと前記論理ゲートの入力端子との接続および前記プローブ用出力パッドと前記論理ゲートの出力端子との接続は、下層メタルおよびビアによって行われていることを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００６−３１３７６２（Ｐ２００６−３１３７６２Ａ）
【公開日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願番号】特願２００５−１３４７１３（Ｐ２００５−１３４７１３）
【出願日】平成１７年５月６日（２００５．５．６）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願日】平成１７年５月６日（２００５．５．６）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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