同相電圧帰還回路及び全差動演算増幅器
【課題】クロックフェイズの切り替わりにおける電圧スパイクの低減と共に出力電圧の収束速度の向上を図る。
【解決手段】第１及び第２の同相電圧検出器３０１，３０２は、ノンオーバーラップ期間が設定された２相クロックで駆動され、第１の同相電圧検出器３０１は、第１のクロック位相において充電動作し、第２のクロック位相において出力同相電圧の生成と電荷保持動作をし、第２の同相電圧検出器３０２は、第２のクロック位相において充電動作し、第１のクロック位相において出力同相電圧の生成と電荷保持動作をし、ノンオーバーラップ期間において、第１及び第２の同相電圧検出器３０１，３０２は、スイッチ３５ａ〜３５ｆ、３６ａ〜３６ｆにより入力段及び出力段と電気的に分離され、同相電圧出力トランジスタのゲート・ソース間寄生容量により電荷保持動がなされる構成となっている。
【解決手段】第１及び第２の同相電圧検出器３０１，３０２は、ノンオーバーラップ期間が設定された２相クロックで駆動され、第１の同相電圧検出器３０１は、第１のクロック位相において充電動作し、第２のクロック位相において出力同相電圧の生成と電荷保持動作をし、第２の同相電圧検出器３０２は、第２のクロック位相において充電動作し、第１のクロック位相において出力同相電圧の生成と電荷保持動作をし、ノンオーバーラップ期間において、第１及び第２の同相電圧検出器３０１，３０２は、スイッチ３５ａ〜３５ｆ、３６ａ〜３６ｆにより入力段及び出力段と電気的に分離され、同相電圧出力トランジスタのゲート・ソース間寄生容量により電荷保持動がなされる構成となっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動演算増幅器などにおいて用いられる同相電圧帰還回路に係り、特に、動作特性の向上等を図ったものに関する。
【背景技術】
【０００２】
近年、高精度、低消費電力を特徴とするスイッチトキャパシタを用いた離散アナログ回路がＡ／Ｄ変換器や離散フィルタ回路等で広く用いられるようになっている。
このようなスイッチトキャパシタには要素回路として同相ノイズや電源ノイズ耐性が高い全差動演算増幅器が良く用いられている。このような全差動演算増幅器の設計においては、出力同相電圧の安定化に、通常の演算増幅器としての回路の他にコモンモードフィードバック回路（以下、「ＣＭＦＢ回路」と称する）が必要となる。特に、スイッチトキャパシタのように離散処理が必要な回路には、スイッチトキャパシタ型のＣＭＦＢ回路が出力段の同相電圧安定化に広く利用されてきた（例えば、非特許文献１乃至４等参照）。
【０００３】
図８には、このような従来のスイッチトキャパシタ型ＣＭＦＢ回路を用いた全差動演算増幅器の回路構成例が、図９には、図８に用いられたスイッチトキャパシタ型ＣＭＦＢ回路の具体回路構成例が、図１０には、スイッチトキャパシタ型ＣＭＦＢ回路の動作を説明するタイミング図が、それぞれ示されており、以下、これらを参照しつつ、従来のスイッチトキャパシタ型ＣＭＦＢ回路について説明する。
まず、全差動演算増幅器は、ｇｍ段回路２０１Ａと、出力段回路２０２Ａとに大別されて構成されたものとなっており、出力段回路２０２Ａにおいて、スイッチトキャパシタ型ＣＭＦＢ回路１０２Ａが設けられたものとなっている。
かかる全差動演算増幅器において、スイッチトキャパシタ型ＣＭＦＢ回路１０２Ａは、出力電圧Ｖoutm，Ｖoutpにおけるコモン出力レベルを、後述する基準電圧ＶCMにほぼ等しい電圧となるように動作するものとなっている。
【０００４】
スイッチトキャパシタ型ＣＭＦＢ回路１０２Ａは、図９に示されたように、１対のサンプリングコンデンサＣｓと、１対のホールドコンデンサＣｈと、３つの接点を有するスイッチＳ１と、３つの接点を有するスイッチＳ２とを具備して構成されたものとなっている。
かかるスイッチトキャパシタ型ＣＭＦＢ回路１０２Ａは、差動出力電圧Ｖoutm，Ｖoutpを入力とし、容量分圧により同相電圧の検出を行い、検出された同相電圧と予め定められた基準電圧ＶCMとの差分を負帰還することで、差動出力電圧Ｖoutm，Ｖoutpにおける同相電圧を、基準電圧ＶCMにほぼ等しい電圧に設定できるようになっているものである。
【０００５】
スイッチトキャパシタ型ＣＭＦＢ回路１０２Ａは、キャパシタを用いているため、同相電圧検出の動作を正しく行うためには、初期電荷の設定と電荷漏れ防止の目的で、キャパシタへの周期的な充電が必要となる。具体的には、出力電圧ＶCMFB2のノードの初期動作電圧を定めるために、図１０，及び、図１１に示されたようにスイッチＳ１とスイッチＳ２を交互に駆動するようにしている。
すなわち、スイッチＳ１とスイッチＳ２の駆動タイミングを１８０度異なる位相とするため、クロック信号ＣＭＣＫの論理値ＬｏｗのタイミングをPhase1としてスイッチＳ１を駆動させる一方（図１０（Ａ）、及び、図１１（Ａ）参照）、クロック信号ＣＭＣＫの論理値ＨｉｇｈのタイミングをPhase2としてスイッチＳ２を駆動させ（図１０（Ａ）、及び、図１１（Ｂ）参照）、これを繰り返すことで所望の電圧となるまで電荷を充電させている。
【０００６】
この場合、Phase1でサンプリングコンデンサＣｓに電荷を充電し、Phase2でホールドコンデンサＣｈ側へ電荷を移動させる。このような動作を繰り返すことにより、出力電圧ＶCMFB2を所望の電圧まで収束させることができる（図１０（Ｂ）参照）。なお、図９に示された回路において、電圧Ｖｊは、初期動作設定の基準電圧で、収束後の出力電圧ＶCMFB2の動作電圧に近い値に設定されるものとなっている。
【０００７】
ところが、上述のような従来回路にあっては、出力電圧ＶCMFB2の収束速度が遅いという問題がある。
すなわち、サンプリングコンデンサＣｓとホールドコンデンサＣｈの双方共に、スイッチＳ１，Ｓ２を構成する電界効果トランジスタのドレイン・ソース間容量であるため、ミラー容量として機能し、見た目の容量が大きくなり、１クロックで収束できる電圧は、サンプリングコンデンサＣｓに充電された電圧が単純に容量分圧された値となるので小さい値となる。そのため、初期電圧設定には、図１０に示されたように繰り返し充電を行う必要があり、収束時間が長くなってしまうものであった。
このような収束速度向上の観点から、例えば、スイッチトキャパシタ型ＣＭＦＢ回路をダブルサンプリング形式にして同相電圧の収束速度を速めるようにした構成等が種々提案されている（例えば、特許文献１、２等参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１１０８０４９号公報（第８−１９頁、図１−図２０）
【特許文献２】特開２００６−７４０８４号公報（第７−１４頁、図１−図１１）
【非特許文献１】A.N. Karanicolas, K.K. O, J.Y.A Wang, H.-s. Lee, R.L. Reif, ”A High-Frequency Fully Diffrential BiCMOS Operational Amplifier”, Solid-Sate Circuits, IEEE Journal of, １９９１年３月, Vol.26, no.3, , p.203-208
【非特許文献２】D. Senderowicz, S.F. Dreyer, J.H. Huggins, C.F. Rahim, C.A. Laber, "A Family of Diffirential NMOS Analog Circuits for a PCM Codec Filter Chip ", Solid-Sate Circuits, IEEE Journal of, １９８２年１２月, Vol.17, no.6, , p.1014-1023
【非特許文献３】D. Kurose, T. Ito, T. Ueno, T.Yamaji, T. Itakura, "55-mW 200-MSPS 10-bit Pipeline ADCs for Wireless Receivers", Solid-Sate Circuits, IEEE Journal of, 2006年７月, Vol.41, no.7, , p.1589-1595
【非特許文献４】上野武司、黒瀬大介、山路隆文、 板倉哲郎, 「低電圧・高速Ａ／Ｄ変換器用演算増幅回路の検討」, 電子回路研究会, ECT-04-28
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように従来型のスイッチトキャパシタ型ＣＭＦＢ回路では、キャパシタの電荷を周期的に充電する動作が必要となるが、一回のクロック周期において、Phase1（図１０参照）で充電される電荷量、及び、Phase2で移動される電荷量は限られており、その結果、収束には多くのクロック周期を要するものとなっていた。
【００１０】
例えば、サンプリングコンデンサＣｓとホールドコンデンサＣｈを同じ容量値とした場合、ホールドコンデンサＣｈ側に１周期で充電される電荷量はスイッチトキャパシタ型ＣＭＦＢ回路の動作に必要な半分である。したがって、電圧も初期電圧から所望電圧までの差分の半分の電圧までしか収束できない。
また、外部から電荷を充電するのは、１クロック周期につき１回であるから、十分な出力電圧精度を得るためには、１０乃至２０クロック周期程度の待ち時間が必要となっていた。
【００１１】
さらに、仮に、サンプリングコンデンサＣｓ側を、ホールドコンデンサＣｈ側より大きな容量として収束時間を向上させても、電圧スパイクが大きくなったり、チップ面積の増大を招く等の新たな問題を招来する。
このような問題に対しては、特許文献１、２等において開示されているダブルサンプリング形式を適用することである程度緩和される。すなわち、図１２に示されたように、２対のサンプリングコンデンサＣｓ１、Ｃｓ２を設けて、ダブルサンプリングを行うことで、１クロック周期につき２回の充電が可能であるので、従来型よりも２倍の収束速度の向上が期待できる（図１３参照）。また、電圧スパイクの問題に関しては、アンプ側に付加される回路は、どのフェーズでも同じになるためこの問題は小さい。
【００１２】
しかしながら、上述のようなダブルサンプリング形式を適用したものにおいても、それ以前の従来型と同様、ホールドコンデンサＣｈを用いているために収束時間の向上には限界があり、さらなる収束速度の要請に十分応えられるものではない。
また、ダブルサンプリングを適用しているため、キャパシタの占有面先が倍増するという問題もある。
【００１３】
本発明は、上記実状に鑑みてなされたもので、チップ面積の増大を招くことなく、クロックフェイズの切り替わりにおける電圧スパイクの低減と共に出力電圧の収束速度の向上を図ることのできる同相電圧帰還回路及び全差動演算増幅器を提供するものである。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するため、本発明に係る同相電圧帰還回路は、
全差動演算増幅器の出力同相電圧を安定化する同相電圧帰還回路であって、
第１及び第２の同相電圧検出器を有し、前記第１及び第２の同相電圧検出器は、ノンオーバーラップ期間が設定された２相クロックで駆動され、
前記第１の同相電圧検出器は、第１のクロック位相において充電動作し、第２のクロック位相において出力同相電圧の生成と電荷保持動作をし、
前記第２の同相電圧検出器は、前記第２のクロック位相において充電動作し、前記第１のクロック位相において出力同相電圧の生成と電荷保持動作をし、
前記ノンオーバーラップ期間においては、前記第１及び第２の同相電圧検出器はスイッチにより入力段及び出力段と電気的に分離され、
同相電圧出力トランジスタのゲート・ソース間寄生容量により前記電荷保持動作がなされるものである。
上記本発明の目的を達成するため、本発明に係る全差動演算増幅器は、
上記同相電圧帰還回路を具備し、前記出力同相電圧が前記同相電圧出力トランジスタのゲートに印加され、前記同相電圧出力トランジスタが、負荷トランジスタとして設けられてなるものである。
【発明の効果】
【００１５】
本発明によれば、コモンモードフィードバックの初期電荷の収束を最短で１／２クロックという短い期間で実現でき、初期電荷充電による待ち時間を従来回路に比べ大幅に短くすることができる。そのため、電源投入時からの初期動作時、及び、パワーダウン状態からの復帰時の復帰時間を大幅に短縮することが可能となる。
特に、短い変換時間が求められる制御ループに用いられるようなＡＤ変換器へ短い復帰時間で動作できる本発明の構成を応用した場合、システム上での消費電力削減に有利な構成を実現することができる。
また、本発明の構成においては、演算増幅器側に接続される電圧検出回路の回路構成が、どの位相クロックにおいても同一であるので、電圧スパイクの低減やクロック生成回路の簡略化等の副次的な効果が期待できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における全差動演算幅器器の回路構成例を示す回路図である。
【図２】本発明の実施の形態における同相電圧帰還回路の回路構成例を示す回路図である。
【図３】本発明の実施の形態における同相電圧帰還回路を駆動するノンオーバラップクロックの信号波形を示す波形図であって、図３（Ａ）は基本クロックの波形を示す波形図、図３（Ｂ）は第１の位相クロックの波形を示す波形図、図３（Ｃ）は第２の位相クロックの波形を示す波形図である。
【図４】図２に示された同相電圧帰還回路の基本クロック信号と出力電圧の収束速度の関係を示す波形図であって、図４（Ａ）は基本クロック信号の波形図、図４（Ｂ）は負荷容量がない場合の出力電圧の収束の様子を示す波形図、図４（Ｃ）は負荷容量がある場合の出力電圧の収束の様子を示す波形図である。
【図５】本発明の実施の形態における同相電圧帰還回路の動作を説明する説明図であって、図５（Ａ）はフェーズ１における回路動作を説明する説明図、図５（Ｂ）はフェーズ２における回路動作を説明する説明図である。
【図６】本発明の実施の形態における同相電圧帰還回路をパワーダウン機能を備えた全差動演算幅器に適用した場合の回路構成例を示す回路図である。
【図７】本発明の実施の形態における同相電圧帰還回路を１段構成の全差動演算増幅器に適用した場合の回路構成例を示す回路図であって、図７（Ａ）はパワーダウン機能の無い場合の回路構成例を示す回路図、図７（Ｂ）はパワーダウン機能を備えた場合の回路構成例を示す回路図である。
【図８】従来のスイッチトキャパシタ型ＣＭＦＢ回路を用いた全差動演算増幅器の回路構成例を示す回路図である。
【図９】従来のスイッチトキャパシタ型ＣＭＦＢ回路の回路構成例を示す回路図である。
【図１０】図９に示されたスイッチトキャパシタ型ＣＭＦＢ回路のクロック信号と出力電圧の波形図であって、図１０（Ａ）はクロック信号の波形図、図１０（Ｂ）は出力電圧の波形図である。
【図１１】図９に示された従来のスイッチトキャパシタ型ＣＭＦＢ回路の動作を説明する説明図であって、図１１（Ａ）はフェーズ１における動作を説明する説明図、図１１（Ｂ）はフェーズ１における動作を説明する説明図である。
【図１２】従来のダブルサンプリングを用いたスイッチトキャパシタ型ＣＭＦＢ回路の回路構成例を示す回路図である。
【図１３】図１２に示されたスイッチトキャパシタ型ＣＭＦＢ回路のクロック信号と出力電圧の波形を示す波形図であって、図１３（Ａ）はクロック信号の波形図、図１３（Ｂ）は出力電圧の波形図である。図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における全差動演算増幅器の回路構成について図１を参照しつつ説明する。
この全差動演算増幅器は、ｇｍ段回路２０１と、出力段回路２０２とに大別されて構成されたものとなっている。
【００１８】
ｇｍ段回路２０１は、第１乃至第６のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」、「Ｑ３」、「Ｑ４」、「Ｑ５」、「Ｑ６」と表記）１〜６を主たる構成要素として構成されたものとなっている。なお、本発明の実施の形態においては、第１及び第２のトランジスタ１，２と、第５及び第６のトランジスタ５，６にｐ型のＭＯＳ ＦＥＴが、第３及び第４のトランジスタ３，４にｎ型のＭＯＳ ＦＥＴが、それぞれ用いられたものとなっている。
第１及び第２のトランジスタ１，２は、差動増幅可能に接続されたものとなっている。すなわち、第１及び第２のトランジスタ１，２は、ソースが相互に接続されると共に、第６のトランジスタ６のドレインに接続されている。
第６のトランジスタ６は、第５のトランジスタ５とカレントミラー回路を構成して、第１及び第２のトランジスタ１，２に対して定電流源として機能するようになっている。
【００１９】
すなわち、第５及び第６のトランジスタ５，６は、ゲートが相互に接続されると共に、第５のトランジスタ５のドレインと接続されている一方、第５及び第６のトランジスタ５，６のソースには、高電源電圧ＡＶＤＤが印加されるようになっている。また、第５のトランジスタ５のドレインには、定電流ＩREFを出力する定電流源（図示せず）が接続されている。
【００２０】
そして、第１のトランジスタ１のゲートには第１の入力電圧ＶIPが、第２のトランジスタ２のゲートには第２の入力電圧ＶIMが、それぞれ印加可能とされている。
また、第１のトランジスタ１のドレインには、第３のトランジスタ３のドレインが、第２のトランジスタ２のドレインには、第４のトランジスタ４のドレインが、それぞれ接続され、第３及び第４のトランジスタ３，４のソースは、共に低電源電圧ＡＶＳＳが印加されるようになっている。
【００２１】
さらに、第３及び第４のトランジスタ３，４のゲートは、相互に接続されて、第１の同相電圧帰還回路（図１においては「ＣＭＦＢ１」と表記）１０１の出力電圧が印加されるようになっている。この第１の同相電圧帰還回路１０１は、従来構成のもので、第３及び第４のトランジスタ３，４のドレインの電位が入力されるようになっている。
【００２２】
一方、出力段回路２０２は、第７乃至第１０のトランジスタ７〜１０と第２の同相電圧帰還回路としてのスイッチトキャパシタ型ＣＭＦＢ回路１０２とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態においては、第７及び第８のトランジスタ７，８には、ｎ型のＭＯＳ ＦＥＴが、第９及び第１０のトランジスタ９，８には、ｐ型のＭＯＳ ＦＥＴが、それぞれ用いられたものとなっている。
【００２３】
具体的には、まず、第７及び第８のトランジスタ７，８のソースは、共に低電源電圧ＡＶＳＳが印加されるようになっている。
また、第７のトランジスタ７のゲートは、先の第２のトランジスタ２のドレインに、第８のトランジスタ８のゲートは、先の第１のトランジスタ１のドレインに、それぞれ接続されている。
さらに、第７のトランジスタ７のゲートとドレインの間には、ゲート側から順に第１の抵抗器１５と第１のコンデンサ１７が直列接続されて設けられている一方、第８のトランジスタ８のゲートとドレインの間には、ゲート側から順に第２の抵抗器１６と第２のコンデンサ１８が直列接続されて設けられている。
【００２４】
また、第７のトランジスタ７のドレインには、第９のトランジスタ９のドレインが、第８のトランジスタ８のドレインには、第１０のトランジスタ１０のドレインが、それぞれ接続されたものとなっている。そして、第７及び第９のトランジスタ７，９の相互の接続点は、第１の出力端子２３に接続されると共に、スイッチトキャパシタ型ＣＭＦＢ回路１０２の一方の入力段に接続される一方、第８及び第１０のトランジスタ８，１０の相互の接続点は、第２の出力端子２４に接続されると共に、スイッチトキャパシタ型ＣＭＦＢ回路１０２の他方の入力段に接続されている。
【００２５】
同相電圧出力トランジスタである第９及び第１０のトランジスタ９，１０は、ソースが共に高電源電圧ＡＶＤＤが印加されるようになっている一方、各々のゲートは相互に接続されて、スイッチトキャパシタ型ＣＭＦＢ回路１０２の帰還出力電圧ＶCMFB2が印加されるようになっており、第９及び第１０のトランジスタ９，１０は、スイッチトキャパシタ型ＣＭＦＢ回路１０２の負荷トランジスタとなっている。
なお、図１において、「Ｃｇｓｐ」は、第９及び第１０のトランジスタ９，１０のゲート・ソース間の寄生容量を表しており、スイッチトキャパシタ型ＣＭＦＢ回路１０２の出力負荷となっている。
【００２６】
図２には、スイッチトキャパシタ型ＣＭＦＢ回路１０２のより具体的な回路構成例が示されており、以下、同図を参照しつつ、この回路構成について説明する。
本発明の実施の形態におけるスイッチトキャパシタ型ＣＭＦＢ回路１０２は、第１の同相電圧検出器３０１と第２の同相電圧検出器３０２とに大別されて構成されたものとなっている。
第１の同相電圧検出器３０１は、１対の第１の充電・保持兼用キャパシタ（図２においては、それぞれ「Ｃ１ａ」、「Ｃ１ｂ」と表記）３１ａ，３１ｂと、第１の位相用第１乃至第３のスイッチ素子（図２においては、それぞれ「Ｓ１ａ」、「Ｓ１ｂ」、「Ｓ１ｃ」と表記）３５ａ〜３５ｃと、第２の位相用第１乃至第３のスイッチ素子（図２においては、それぞれ「Ｓ２ａ」、「Ｓ２ｂ」、「Ｓ２ｃ」と表記）３６ａ〜３６ｃとを有して構成されてなる一方、第２の同相電圧検出器３０２は、１対の第２の充電・保持兼用キャパシタ（図２においては、それぞれ「Ｃ２ａ」、「Ｃ２ｂ」と表記）３２ａ，３２ｂと、第１の位相用第４乃至第６のスイッチ素子（図２においては、それぞれ「Ｓ１ｄ」、「Ｓ１ｅ」、「Ｓ１ｆ」と表記）３５ｄ〜３５ｆと、第２の位相用第４乃至第６のスイッチ素子（図２においては、それぞれ「Ｓ２ｄ」、「Ｓ２ｅ」、「Ｓ２ｆ」と表記）３６ｄ〜３６ｆとを有して構成されたものとなっている。
【００２７】
より具体的には、まず、第１の同相電圧検出器３０１においては、１対の第１の充電・保持兼用キャパシタ３１ａ，３１ｂは、それぞれの一端が相互に接続される一方、一方の第１の充電・保持兼用キャパシタ３１ａの他端は、第１の位相用第１のスイッチ素子３５ａを介して第１の基準電圧端子４１に接続されて、第１の基準電圧ＶCMが印加されるようになっていると共に、第２の位相用第１のスイッチ素子３６ａを介して第２の出力端子２４に接続されている。
【００２８】
また、他方の第１の充電・保持兼用キャパシタ３１ｂの他端は、第１の位相用第３のスイッチ素子３５ｃを介して第１の基準電圧端子４１に接続されて、第１の基準電圧ＶCMが印加されるようになっていると共に、第２の位相用第３のスイッチ素子３６ｃを介して第１の出力端子２３に接続されている。
さらに、１対の第１の充電・保持兼用キャパシタ３１ａ，３１ｂの相互の接続点は、第１の位相用第２のスイッチ素子３５ｂを介して第２の基準電圧端子４２に接続されて、第２の基準電圧Ｖjが印加されるようになっていると共に、第２の位相用第２のスイッチ素子３６ｂを介して帰還電圧出力端子４３に接続されたものとなっている。
【００２９】
一方、第２の同相電圧検出器３０２においては、１対の第２の充電・保持兼用キャパシタ３２ａ，３２ｂは、それぞれの一端が相互に接続される一方、一方の第２の充電・保持兼用キャパシタ３２ａの他端は、第１の位相用第４のスイッチ素子３５ｄを介して第２の出力端子２４に接続されると共に、第２の位相用第４のスイッチ素子３６ｄを介して第１の基準電圧端子４１に接続されて、第１の基準電圧ＶCMが印加されるようになっている。
【００３０】
また、他方の第２の充電・保持兼用キャパシタ３２ｂの他端は、第１の位相用第６のスイッチ素子３５ｆを介して第１の出力端子２３に接続されると共に、第２の位相用第６のスイッチ素子３６ｆを介して第１の基準電圧端子４１に接続されて、第１の基準電圧ＶCMが印加されるようになっている。
さらに、１対の第２の充電・保持兼用キャパシタ３２ａ，３２ｂの相互の接続点は、第１の位相用第５のスイッチ素子３５ｅを介して帰還電圧出力端子４３に接続されると共に、第２の位相用第５のスイッチ素子３６ｅを介して第２の基準電圧端子４２に接続されて、第２の基準電圧Ｖjが印加されるようになっている。
なお、第１の基準電圧ＶCMは、予め任意に定められた基準電圧であり、第２の基準電圧Ｖjは、初期動作設定の際の基準電圧であり、収束後の帰還出力電圧ＶCMFB2の動作電圧に近い値に設定されるものである。
【００３１】
かかる構成において、第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆ、及び、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆは、例えば、ＭＯＳ型電界効果トランジスタなどを用いるのか好適である。
かかる第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆ、及び、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆの開閉成は、図３に示されたようなノンオーバーラップ期間を有する２相クロックを、適宜各ゲートに印加することによりなされる。
【００３２】
すなわち、図３において、図３（Ａ）は２相クロックを得るための基準となる基準クロックの波形図であり、図３（Ｂ）は第１の位相クロックの波形図であり、図３（Ｃ）は第２の位相クロックの波形図である。
第１及び第２の位相クロックは、いずれも所定のパルス幅の信号が、所定の繰り返し周期で出力される点では同一であるが、論理値Ｈｉｇｈに相当する部分が時間的に重なることがなく、２つのクロックの間にデットタイムｔｄが設定されており、いわゆるノンオーバーラップ期間ｔｄを有するものとなっている（図３参照）。
【００３３】
また、第１の位相クロックは、基準クロックの論理値Ｈｉｇｈの部分の大凡中間点付近で論理値Ｈｉｇｈへ立ち上がり、基準クロックの論理値Ｈｉｇｈから論理値Ｌｏｗへの立ち下がり点から若干遅れて論理値Ｌｏｗへ立ち下がるようになっている（図３（Ａ）及び図３（Ｂ）参照）。
一方、第２の位相クロックは、第１の位相クロックの論理値Ｈｉｇｈから論理値Ｌｏｗへの立ち下がり点から所定のデッドタイムｔｄを経た後、論理値Ｈｉｇｈに立ち上がり、基準クロックが論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がった時点から若干の時点で論理値Ｌｏｗへ立ち下がるものとなっている。なお、第２の位相クロックの論理値Ｌｏｗに立ち下がった時点と、その後、第１の位相クロックが論理値Ｈｉｇｈに立ち上がる時点との間も所定のデットタイムｔｄが確保されたものとなっており、第１及び第２の位相クロックは、１／２クロック分の位相ずれを有するものとなっている。
このような基準クロック、第１及び第２の位相クロックを生成、出力する回路は、本発明特有のものではなく、従来から様々な回路構成のものが提案、実用化されており、そのような回路を用いることで十分であるので、ここでの具体的な回路の説明は省略することとする。
【００３４】
次に、かかる構成におけるスイッチトキャパシタ型ＣＭＦＢ回路１０２の動作について、図４及び図５を参照しつつ説明する。
まず、第１の位相クロックが論理値Ｈｉｇｈとなると、第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆがオン（導通状態）となる一方、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆはオフ（非導通状態）となる。
その結果、第１の充電・保持兼用キャパシタ３１ａ，３１ｂは充電状態となる一方、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは帰還電圧出力端子４３へ帰還出力電圧ＶCMFB2を出力するＣＭＦＢ動作状態になると共に電荷の保持状態となる（図５（Ａ）参照）。
換言すれば、第１の充電・保持兼用キャパシタ３１ａ，３１ｂは第１のクロック位相で充電動作となる一方、第２のクロック位相で帰還出力電圧ＶCMFB2の生成と電荷保持動作をなすものとなっている。ここで、第１のクロック位相は、第１の位相クロックが論理値Ｈｉｇｈに相当するレベルとなる場合を言い、第２のクロック位相は、第２の位相クロックが論理値Ｈｉｇｈに相当するレベルとなる場合を言いうものとする。
【００３５】
一方、上述とは逆に、第２の位相クロックが論理値Ｈｉｇｈとなると、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆがオン（導通状態）となる一方、第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆはオフ（非導通状態）となる。
その結果、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは充電状態となる一方、第１の充電・保持兼用キャパシタ３１ａ，３１ｂは帰還電圧出力端子４３へ帰還出力電圧ＶCMFB2を出力するＣＭＦＢ動作状態になると共に電荷の保持状態となる（図５（Ｂ）参照）。
換言すれば、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは第２のクロック位相で充電動作となる一方、第１のクロック位相で帰還出力電圧ＶCMFB2の生成と電荷保持動作をなすものとなっている。
【００３６】
そして、第１の位相クロックと第２の位相クロック間、換言すれば、各フェーズ間のデッドタイムｔｄにおいては、第１及び第２の同相電圧検出回路３０１，３０２は、第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆ、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆが、それぞれオフとなるために、周囲と電気的に切り離され、帰還電圧出力端子４３に等価的に接続されている出力段のゲート・ソース間寄生容量Ｃgspにより電荷保持が行われるようになっている。すなわち、かかる状態において、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは、第１及び第２の出力端子２３，２４、第１及び第２の基準電圧端子４１，４２、並びに、帰還電圧出力端子４３との接続が電気的に切り離された状態となる。
【００３７】
かかるスイッチトキャパシタ型ＣＭＦＢ回路１０２の動作は、定常状態時での動作と、初期電荷設定時での動作の二つに分けることができる。
まず、初期電荷設定時は、前のフェーズで充電された第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、及び、第２の充電・保持兼用キャパシタ３２ａ，３２ｂが、次のフェーズでＰＭＯＳ電流源（第９及び第１０のトランジスタ９，１０により構成された電流源）のゲートに直接接続されるので、充電で得られた電荷は、ＰＭＯＳ電流源の寄生容量Ｃgspに移動される。ここで、移動される電荷量は、ほぼ収束後の電荷量に等しいが、１〜２クロック分動作させることで完全にセットリングさせることが可能である。なお、ここで、”フェーズ”とは、クロックが論理値Ｈｉｇｈの状態にある区間を意味するものとする。
【００３８】
そして、定常状態に到達後は、帰還出力電圧ＶCMFB2のＤＣ電位が定まるため、各クロックフェーズで第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、もしくは、第２の充電・保持兼用キャパシタ３２ａ，３２ｂにより出力電圧Ｖoutp、outmの同相電位変動が帰還出力電圧ＶCMFB2の電位の変動として検出され、ＰＭＯＳ電流源負荷Ｃgspによりフィードバックされることで同相電圧変動が抑圧されＣＭＦＢとして動作することが可能となっている。
また、この場合の各クロックフェーズ間のデットタイムｔｄでは、ＰＭＯＳ電流源負荷Ｃgspへ電荷が保持されているため帰還出力電圧ＶCMFB2に大きな変動を与えることがなく、各クロックフェーズの切り替えができる。
【００３９】
ここで、従来型のＣＭＦＢとの違いについて説明すれば、まず、最も大きな違いは、従来は図９に示されたように、同相電圧保持用のキャパシタＣｈを用いているのに対して、本発明の実施の形態においては、同相電圧保持用のキャパシタＣｈを用いずに、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂに、同相電圧検出と電荷保持の２つの機能を負わせるようにしたことにある。
【００４０】
従来型の構成においては、ＰＭＯＳ電流源のドレイン・ソース間に常に接続される同相電圧保持用のキャパシタＣｈと、電荷の充電と電荷移動を行うキャパシタＣｓが用いられていた（図９参照）。この場合、ＣｓとＣｈは、両方ともドレイン・ソース間容量であるから、ミラー容量として機能するため、見た目の容量値が大きくなり、１クロックで収束できる電圧は、Ｃｓに充電された電圧が単純に容量分圧された値となるので、小さい値となってしまう。そのため、初期電圧設定において、図１０に示されたように繰り返し充電を行う必要があり、収束時間が長くなるものであった。
【００４１】
このような事から、例えば、先の特許文献１では、収束速度向上のためＳＣ ＣＭＦＢをダブルサンプリング形式にすることで同相電圧の収束速度を速めている。
また、特許文献２においては、ダブルサンプリング形式のサンプルホールド回路に、特許文献１と同様の回路を適用しているが、いずれの特許文献においても同相電圧保持用のキャパシタＣｈを用いているため、先に図１３に示したように、原理的に図１１に示された従来動作の２倍の収束速度が限界であり、根本的にそれ以上の収束速度改善につながるものではない。
【００４２】
これに対して、本発明の実施の形態においては、前のフェーズで充電された第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂを、次のフェーズでＰＭＯＳ電流源のゲートに直接接続するので、充電で得られた電荷は、ＰＭＯＳ電流源の寄生容量Ｃgspに移動されるようになっている。
第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは、ミラー容量として機能するので、見た目の容量値はＣgspよりも遙かに大きいため、ここで分配されることによる電荷量は全体からは無視できるほどの小さいものであり、各容量間の電位差をほぼ維持した状態で動作する。
【００４３】
例えば、寄生容量Ｃgspが、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂと同じ大きさの容量であっても、出力段の増幅度が１０倍以上あれば、各容量間の電位差を９割以上維持した状態での動作が可能である。そして、次のフェーズからも９割以上の収束で電圧が収束し、１クロックにつき２回の充電と保持の動作が行えるため、図４に示されたように収束時間が大幅に短縮されるものとなっている。
【００４４】
電圧収束後の定常状態では、各フェーズでどちらかのキャパシタが接続されていて、アンプに接続されている側のキャパシタは、ＣＭＦＢ動作と電荷保持動作の両方の動作を兼ねて行っている。そのため、従来の同相電圧保持用のキャパシタＣｈのような電圧保持だけのためのキャパシタを設ける必要がない。
また、従来問題となっていた定常状態での、各フェーズ間の切り替わり時に生じる電圧変動は、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂを同じ容量値とすることにより、各フェーズで同一の回路を接続できるので、切り替わり時の電圧変動は小さくなる。
さらに、ＣＭＦＢループの安定性に関しては、図１に示された構成の場合、ＣＭＦＢの制御ループは出力段のみであるから、ループ利得は一次の伝達関数となり、系として不安定となることはないので、問題は無いといえる。
【００４５】
また、この時の帰還係数は、寄生容量Ｃgspと、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂの容量の比によって定まる。
例えば、Ｃ１＝Ｃ２＝Ｃshとした場合、帰還係数は２Ｃsh／（Ｃgsp＋２Ｃsh）である。したがって、ＣshがＣgspに比較して大きい程、帰還係数は１に近くづくためＣshを大きくすることで、第１の基準電圧ＶCMに対してより良好な追従性を得ることができる。
なお、ここで、Ｃ１は第１の充電・保持兼用キャパシタ３１ａ，３１ｂの容量値、Ｃ２は第２の充電・保持兼用キャパシタ３２ａ，３２ｂの容量値である。すなわち、第１の充電・保持兼用キャパシタ３１ａの容量値を便宜的にＣ１ａ、第１の充電・保持兼用キャパシタ３１ｂの容量値を便宜的にＣ１ｂとすれば、Ｃ１＝Ｃ１ａ＝Ｃ１ｂである。
また、同様に、第２の充電・保持兼用キャパシタ３２ａの容量値を便宜的にＣ２ａ、第２の充電・保持兼用キャパシタ３２ｂの容量値を便宜的にＣ２ｂとすれば、Ｃ２＝Ｃ２ａ＝Ｃ２ｂである。
【００４６】
次に、第２の構成例について、図６を参照しつつ説明する。
なお、図１に示された構成例における構成要素と同一の構成要素には、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、スイッチトオペアンプとも称される構成のもので、パワーダウン状態で動作停止し、消費電流をほぼ零にすることができ、通常動作時は、通常の演算増幅器と同様に動作するものとなっている。
具体的には、図１に示された構成例に対して、第１乃至第６のパワーダウン制御用スイッチ素子５１ａ〜５１ｆを設けたものとなっている。これら第１乃至第６のパワーダウン制御用スイッチ素子５１ａ〜５１ｆは、例えば、ＭＯＳ型電界効果トランジスタ等を用いるのが好適である。
【００４７】
すなわち、まず、第１のパワーダウン制御用スイッチ５１ａは、第３及び第４のトランジスタ３，４のゲートとソースに対して並列接続されて設けられている。
第２のパワーダウン制御用スイッチ５１ｂは、第５及び第６のトランジスタ５，６のゲートとソースに対して並列接続されて設けられている。
第３のパワーダウン制御用スイッチ５１ｃは、第７のトランジスタ７のゲートとソースに対して並列接続され、また、第４のパワーダウン制御用スイッチ５１ｄは、第８のトランジスタ８のゲートとソースに対して並列接続されている。
また、第５のパワーダウン制御用スイッチ５１ｅは、第９及び第１０のトランジスタ９，１０のゲートとソースに対して並列接続されて設けられている。
さらに、第６のパワーダウン制御用スイッチ５１ｆは、第５のトランジスタ５のドレインと、図示されない定電流ＩREFを出力する定電流源との間に直列接続されて設けられたものとなっている。
【００４８】
図６において、「ＰＤ」の語が脇に表記されている第１乃至第５のパワーダウン制御用スイッチ５１ａ〜５１ｅは、各ゲートに印加される図示されないパワーダウン制御信号が、論理値Ｈｉｇｈに相当するレベルの場合に導通状態となる一方、「ＰＤＢ」の語が脇に表記されている第６のパワーダウン制御用スイッチ５１ｆは、そのゲートに印加される図示されないパワーダウン制御信号が、論理値Ｌｏｗに相当するレベルの場合に導通状態となるものとなっている。
したがって、パワーダウン制御信号が、論理値Ｈｉｇｈに相当するレベルの場合には、第１乃至第６のパワーダウン制御用スイッチ５１ａ〜５１ｆが導通状態となる一方、第６のパワーダウン制御用スイッチ５１ｆが非導通状態となり、全差動演算増幅器としての回路動作が停止されるため消費電流がほぼ零の状態となる。
【００４９】
これに対して、パワーダウン制御信号が、論理値Ｌｏｗに相当するレベルの場合には、第１乃至第６のパワーダウン制御用スイッチ５１ａ〜５１ｆが非導通状態となる一方、第６のパワーダウン制御用スイッチ５１ｆが導通状態となり、全差動演算増幅器としての通常の回路動作が確保される。
従来のＣＭＦＢ回路構成においては、先に述べたようにＣＭＦＢの電圧収束時間が多くかかるため、パワーダウンからの復帰時間が長くかかってしまっていたが、上述のような構成にあっては、ＣＭＦＢ回路の収束時間を短縮できるため、パワーダウン状態からの復帰時間を短縮できるものとなっている。
【００５０】
次に、第３の構成例について、図７を参照しつつ説明する。
なお、図１、図６に示された構成例における構成要素と同一の構成要素には、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、図７（Ａ）は、１段構成の全差動演算増幅器に、本発明の実施の形態におけるスイッチトキャパシタ型ＣＭＦＢ回路１０２を適用した場合の構成例を示したものである。
【００５１】
この構成例においては、ｇｍ段回路２０１のみが設けられた構成となっており、このｇｍ段回路２０１において、図１に示された第１の同相電圧帰還回路１０１に代えて、スイッチトキャパシタ型ＣＭＦＢ回路１０２が設けられたものとなっている。なお、かかる構成において、スイッチトキャパシタ型ＣＭＦＢ回路１０２の動作は先に述べた通りであるので、ここでの再度の詳細な説明は省略することとする。
次に、図７（Ｂ）は、図７（Ａ）に示された構成において、図６で説明したようなパワーダウン機能を付加したものである。
すなわち、図６で説明したと同様に、第１及び第２のパワーダウン制御用スイッチ５１ａ，５１ｂ、並びに、第６パワーダウン制御用スイッチ５１ｆが設けられたものとなっている。なお、これら第１及び第２のパワーダウン制御用スイッチ５１ａ，５１ｂ、並びに、第６パワーダウン制御用スイッチ５１ｆの動作は、図６で説明したと同様であるので、ここでの再度の詳細な説明は省略することとする。
【産業上の利用可能性】
【００５２】
収束時間の短縮化、電圧スパイクの抑圧が所望されるスイッチトキャパシタ型同相電圧帰還回路に適用できる。
【符号の説明】
【００５３】
３１ａ，３１ｂ…第１の充電・保持兼用キャパシタ
３２ａ，３２ｂ…第２の充電・保持兼用キャパシタ
３５ａ〜３５ｆ…第１の位相用第１乃至第６のスイッチ素子
３６ａ〜３６ｆ…第２の位相用第１乃至第６のスイッチ素子
３０１…第１の同相電圧検出器
３０２…第２の同相電圧検出器
【技術分野】
【０００１】
本発明は、全差動演算増幅器などにおいて用いられる同相電圧帰還回路に係り、特に、動作特性の向上等を図ったものに関する。
【背景技術】
【０００２】
近年、高精度、低消費電力を特徴とするスイッチトキャパシタを用いた離散アナログ回路がＡ／Ｄ変換器や離散フィルタ回路等で広く用いられるようになっている。
このようなスイッチトキャパシタには要素回路として同相ノイズや電源ノイズ耐性が高い全差動演算増幅器が良く用いられている。このような全差動演算増幅器の設計においては、出力同相電圧の安定化に、通常の演算増幅器としての回路の他にコモンモードフィードバック回路（以下、「ＣＭＦＢ回路」と称する）が必要となる。特に、スイッチトキャパシタのように離散処理が必要な回路には、スイッチトキャパシタ型のＣＭＦＢ回路が出力段の同相電圧安定化に広く利用されてきた（例えば、非特許文献１乃至４等参照）。
【０００３】
図８には、このような従来のスイッチトキャパシタ型ＣＭＦＢ回路を用いた全差動演算増幅器の回路構成例が、図９には、図８に用いられたスイッチトキャパシタ型ＣＭＦＢ回路の具体回路構成例が、図１０には、スイッチトキャパシタ型ＣＭＦＢ回路の動作を説明するタイミング図が、それぞれ示されており、以下、これらを参照しつつ、従来のスイッチトキャパシタ型ＣＭＦＢ回路について説明する。
まず、全差動演算増幅器は、ｇｍ段回路２０１Ａと、出力段回路２０２Ａとに大別されて構成されたものとなっており、出力段回路２０２Ａにおいて、スイッチトキャパシタ型ＣＭＦＢ回路１０２Ａが設けられたものとなっている。
かかる全差動演算増幅器において、スイッチトキャパシタ型ＣＭＦＢ回路１０２Ａは、出力電圧Ｖoutm，Ｖoutpにおけるコモン出力レベルを、後述する基準電圧ＶCMにほぼ等しい電圧となるように動作するものとなっている。
【０００４】
スイッチトキャパシタ型ＣＭＦＢ回路１０２Ａは、図９に示されたように、１対のサンプリングコンデンサＣｓと、１対のホールドコンデンサＣｈと、３つの接点を有するスイッチＳ１と、３つの接点を有するスイッチＳ２とを具備して構成されたものとなっている。
かかるスイッチトキャパシタ型ＣＭＦＢ回路１０２Ａは、差動出力電圧Ｖoutm，Ｖoutpを入力とし、容量分圧により同相電圧の検出を行い、検出された同相電圧と予め定められた基準電圧ＶCMとの差分を負帰還することで、差動出力電圧Ｖoutm，Ｖoutpにおける同相電圧を、基準電圧ＶCMにほぼ等しい電圧に設定できるようになっているものである。
【０００５】
スイッチトキャパシタ型ＣＭＦＢ回路１０２Ａは、キャパシタを用いているため、同相電圧検出の動作を正しく行うためには、初期電荷の設定と電荷漏れ防止の目的で、キャパシタへの周期的な充電が必要となる。具体的には、出力電圧ＶCMFB2のノードの初期動作電圧を定めるために、図１０，及び、図１１に示されたようにスイッチＳ１とスイッチＳ２を交互に駆動するようにしている。
すなわち、スイッチＳ１とスイッチＳ２の駆動タイミングを１８０度異なる位相とするため、クロック信号ＣＭＣＫの論理値ＬｏｗのタイミングをPhase1としてスイッチＳ１を駆動させる一方（図１０（Ａ）、及び、図１１（Ａ）参照）、クロック信号ＣＭＣＫの論理値ＨｉｇｈのタイミングをPhase2としてスイッチＳ２を駆動させ（図１０（Ａ）、及び、図１１（Ｂ）参照）、これを繰り返すことで所望の電圧となるまで電荷を充電させている。
【０００６】
この場合、Phase1でサンプリングコンデンサＣｓに電荷を充電し、Phase2でホールドコンデンサＣｈ側へ電荷を移動させる。このような動作を繰り返すことにより、出力電圧ＶCMFB2を所望の電圧まで収束させることができる（図１０（Ｂ）参照）。なお、図９に示された回路において、電圧Ｖｊは、初期動作設定の基準電圧で、収束後の出力電圧ＶCMFB2の動作電圧に近い値に設定されるものとなっている。
【０００７】
ところが、上述のような従来回路にあっては、出力電圧ＶCMFB2の収束速度が遅いという問題がある。
すなわち、サンプリングコンデンサＣｓとホールドコンデンサＣｈの双方共に、スイッチＳ１，Ｓ２を構成する電界効果トランジスタのドレイン・ソース間容量であるため、ミラー容量として機能し、見た目の容量が大きくなり、１クロックで収束できる電圧は、サンプリングコンデンサＣｓに充電された電圧が単純に容量分圧された値となるので小さい値となる。そのため、初期電圧設定には、図１０に示されたように繰り返し充電を行う必要があり、収束時間が長くなってしまうものであった。
このような収束速度向上の観点から、例えば、スイッチトキャパシタ型ＣＭＦＢ回路をダブルサンプリング形式にして同相電圧の収束速度を速めるようにした構成等が種々提案されている（例えば、特許文献１、２等参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１１０８０４９号公報（第８−１９頁、図１−図２０）
【特許文献２】特開２００６−７４０８４号公報（第７−１４頁、図１−図１１）
【非特許文献１】A.N. Karanicolas, K.K. O, J.Y.A Wang, H.-s. Lee, R.L. Reif, ”A High-Frequency Fully Diffrential BiCMOS Operational Amplifier”, Solid-Sate Circuits, IEEE Journal of, １９９１年３月, Vol.26, no.3, , p.203-208
【非特許文献２】D. Senderowicz, S.F. Dreyer, J.H. Huggins, C.F. Rahim, C.A. Laber, "A Family of Diffirential NMOS Analog Circuits for a PCM Codec Filter Chip ", Solid-Sate Circuits, IEEE Journal of, １９８２年１２月, Vol.17, no.6, , p.1014-1023
【非特許文献３】D. Kurose, T. Ito, T. Ueno, T.Yamaji, T. Itakura, "55-mW 200-MSPS 10-bit Pipeline ADCs for Wireless Receivers", Solid-Sate Circuits, IEEE Journal of, 2006年７月, Vol.41, no.7, , p.1589-1595
【非特許文献４】上野武司、黒瀬大介、山路隆文、 板倉哲郎, 「低電圧・高速Ａ／Ｄ変換器用演算増幅回路の検討」, 電子回路研究会, ECT-04-28
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように従来型のスイッチトキャパシタ型ＣＭＦＢ回路では、キャパシタの電荷を周期的に充電する動作が必要となるが、一回のクロック周期において、Phase1（図１０参照）で充電される電荷量、及び、Phase2で移動される電荷量は限られており、その結果、収束には多くのクロック周期を要するものとなっていた。
【００１０】
例えば、サンプリングコンデンサＣｓとホールドコンデンサＣｈを同じ容量値とした場合、ホールドコンデンサＣｈ側に１周期で充電される電荷量はスイッチトキャパシタ型ＣＭＦＢ回路の動作に必要な半分である。したがって、電圧も初期電圧から所望電圧までの差分の半分の電圧までしか収束できない。
また、外部から電荷を充電するのは、１クロック周期につき１回であるから、十分な出力電圧精度を得るためには、１０乃至２０クロック周期程度の待ち時間が必要となっていた。
【００１１】
さらに、仮に、サンプリングコンデンサＣｓ側を、ホールドコンデンサＣｈ側より大きな容量として収束時間を向上させても、電圧スパイクが大きくなったり、チップ面積の増大を招く等の新たな問題を招来する。
このような問題に対しては、特許文献１、２等において開示されているダブルサンプリング形式を適用することである程度緩和される。すなわち、図１２に示されたように、２対のサンプリングコンデンサＣｓ１、Ｃｓ２を設けて、ダブルサンプリングを行うことで、１クロック周期につき２回の充電が可能であるので、従来型よりも２倍の収束速度の向上が期待できる（図１３参照）。また、電圧スパイクの問題に関しては、アンプ側に付加される回路は、どのフェーズでも同じになるためこの問題は小さい。
【００１２】
しかしながら、上述のようなダブルサンプリング形式を適用したものにおいても、それ以前の従来型と同様、ホールドコンデンサＣｈを用いているために収束時間の向上には限界があり、さらなる収束速度の要請に十分応えられるものではない。
また、ダブルサンプリングを適用しているため、キャパシタの占有面先が倍増するという問題もある。
【００１３】
本発明は、上記実状に鑑みてなされたもので、チップ面積の増大を招くことなく、クロックフェイズの切り替わりにおける電圧スパイクの低減と共に出力電圧の収束速度の向上を図ることのできる同相電圧帰還回路及び全差動演算増幅器を提供するものである。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するため、本発明に係る同相電圧帰還回路は、
全差動演算増幅器の出力同相電圧を安定化する同相電圧帰還回路であって、
第１及び第２の同相電圧検出器を有し、前記第１及び第２の同相電圧検出器は、ノンオーバーラップ期間が設定された２相クロックで駆動され、
前記第１の同相電圧検出器は、第１のクロック位相において充電動作し、第２のクロック位相において出力同相電圧の生成と電荷保持動作をし、
前記第２の同相電圧検出器は、前記第２のクロック位相において充電動作し、前記第１のクロック位相において出力同相電圧の生成と電荷保持動作をし、
前記ノンオーバーラップ期間においては、前記第１及び第２の同相電圧検出器はスイッチにより入力段及び出力段と電気的に分離され、
同相電圧出力トランジスタのゲート・ソース間寄生容量により前記電荷保持動作がなされるものである。
上記本発明の目的を達成するため、本発明に係る全差動演算増幅器は、
上記同相電圧帰還回路を具備し、前記出力同相電圧が前記同相電圧出力トランジスタのゲートに印加され、前記同相電圧出力トランジスタが、負荷トランジスタとして設けられてなるものである。
【発明の効果】
【００１５】
本発明によれば、コモンモードフィードバックの初期電荷の収束を最短で１／２クロックという短い期間で実現でき、初期電荷充電による待ち時間を従来回路に比べ大幅に短くすることができる。そのため、電源投入時からの初期動作時、及び、パワーダウン状態からの復帰時の復帰時間を大幅に短縮することが可能となる。
特に、短い変換時間が求められる制御ループに用いられるようなＡＤ変換器へ短い復帰時間で動作できる本発明の構成を応用した場合、システム上での消費電力削減に有利な構成を実現することができる。
また、本発明の構成においては、演算増幅器側に接続される電圧検出回路の回路構成が、どの位相クロックにおいても同一であるので、電圧スパイクの低減やクロック生成回路の簡略化等の副次的な効果が期待できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における全差動演算幅器器の回路構成例を示す回路図である。
【図２】本発明の実施の形態における同相電圧帰還回路の回路構成例を示す回路図である。
【図３】本発明の実施の形態における同相電圧帰還回路を駆動するノンオーバラップクロックの信号波形を示す波形図であって、図３（Ａ）は基本クロックの波形を示す波形図、図３（Ｂ）は第１の位相クロックの波形を示す波形図、図３（Ｃ）は第２の位相クロックの波形を示す波形図である。
【図４】図２に示された同相電圧帰還回路の基本クロック信号と出力電圧の収束速度の関係を示す波形図であって、図４（Ａ）は基本クロック信号の波形図、図４（Ｂ）は負荷容量がない場合の出力電圧の収束の様子を示す波形図、図４（Ｃ）は負荷容量がある場合の出力電圧の収束の様子を示す波形図である。
【図５】本発明の実施の形態における同相電圧帰還回路の動作を説明する説明図であって、図５（Ａ）はフェーズ１における回路動作を説明する説明図、図５（Ｂ）はフェーズ２における回路動作を説明する説明図である。
【図６】本発明の実施の形態における同相電圧帰還回路をパワーダウン機能を備えた全差動演算幅器に適用した場合の回路構成例を示す回路図である。
【図７】本発明の実施の形態における同相電圧帰還回路を１段構成の全差動演算増幅器に適用した場合の回路構成例を示す回路図であって、図７（Ａ）はパワーダウン機能の無い場合の回路構成例を示す回路図、図７（Ｂ）はパワーダウン機能を備えた場合の回路構成例を示す回路図である。
【図８】従来のスイッチトキャパシタ型ＣＭＦＢ回路を用いた全差動演算増幅器の回路構成例を示す回路図である。
【図９】従来のスイッチトキャパシタ型ＣＭＦＢ回路の回路構成例を示す回路図である。
【図１０】図９に示されたスイッチトキャパシタ型ＣＭＦＢ回路のクロック信号と出力電圧の波形図であって、図１０（Ａ）はクロック信号の波形図、図１０（Ｂ）は出力電圧の波形図である。
【図１１】図９に示された従来のスイッチトキャパシタ型ＣＭＦＢ回路の動作を説明する説明図であって、図１１（Ａ）はフェーズ１における動作を説明する説明図、図１１（Ｂ）はフェーズ１における動作を説明する説明図である。
【図１２】従来のダブルサンプリングを用いたスイッチトキャパシタ型ＣＭＦＢ回路の回路構成例を示す回路図である。
【図１３】図１２に示されたスイッチトキャパシタ型ＣＭＦＢ回路のクロック信号と出力電圧の波形を示す波形図であって、図１３（Ａ）はクロック信号の波形図、図１３（Ｂ）は出力電圧の波形図である。図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における全差動演算増幅器の回路構成について図１を参照しつつ説明する。
この全差動演算増幅器は、ｇｍ段回路２０１と、出力段回路２０２とに大別されて構成されたものとなっている。
【００１８】
ｇｍ段回路２０１は、第１乃至第６のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」、「Ｑ３」、「Ｑ４」、「Ｑ５」、「Ｑ６」と表記）１〜６を主たる構成要素として構成されたものとなっている。なお、本発明の実施の形態においては、第１及び第２のトランジスタ１，２と、第５及び第６のトランジスタ５，６にｐ型のＭＯＳ ＦＥＴが、第３及び第４のトランジスタ３，４にｎ型のＭＯＳ ＦＥＴが、それぞれ用いられたものとなっている。
第１及び第２のトランジスタ１，２は、差動増幅可能に接続されたものとなっている。すなわち、第１及び第２のトランジスタ１，２は、ソースが相互に接続されると共に、第６のトランジスタ６のドレインに接続されている。
第６のトランジスタ６は、第５のトランジスタ５とカレントミラー回路を構成して、第１及び第２のトランジスタ１，２に対して定電流源として機能するようになっている。
【００１９】
すなわち、第５及び第６のトランジスタ５，６は、ゲートが相互に接続されると共に、第５のトランジスタ５のドレインと接続されている一方、第５及び第６のトランジスタ５，６のソースには、高電源電圧ＡＶＤＤが印加されるようになっている。また、第５のトランジスタ５のドレインには、定電流ＩREFを出力する定電流源（図示せず）が接続されている。
【００２０】
そして、第１のトランジスタ１のゲートには第１の入力電圧ＶIPが、第２のトランジスタ２のゲートには第２の入力電圧ＶIMが、それぞれ印加可能とされている。
また、第１のトランジスタ１のドレインには、第３のトランジスタ３のドレインが、第２のトランジスタ２のドレインには、第４のトランジスタ４のドレインが、それぞれ接続され、第３及び第４のトランジスタ３，４のソースは、共に低電源電圧ＡＶＳＳが印加されるようになっている。
【００２１】
さらに、第３及び第４のトランジスタ３，４のゲートは、相互に接続されて、第１の同相電圧帰還回路（図１においては「ＣＭＦＢ１」と表記）１０１の出力電圧が印加されるようになっている。この第１の同相電圧帰還回路１０１は、従来構成のもので、第３及び第４のトランジスタ３，４のドレインの電位が入力されるようになっている。
【００２２】
一方、出力段回路２０２は、第７乃至第１０のトランジスタ７〜１０と第２の同相電圧帰還回路としてのスイッチトキャパシタ型ＣＭＦＢ回路１０２とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態においては、第７及び第８のトランジスタ７，８には、ｎ型のＭＯＳ ＦＥＴが、第９及び第１０のトランジスタ９，８には、ｐ型のＭＯＳ ＦＥＴが、それぞれ用いられたものとなっている。
【００２３】
具体的には、まず、第７及び第８のトランジスタ７，８のソースは、共に低電源電圧ＡＶＳＳが印加されるようになっている。
また、第７のトランジスタ７のゲートは、先の第２のトランジスタ２のドレインに、第８のトランジスタ８のゲートは、先の第１のトランジスタ１のドレインに、それぞれ接続されている。
さらに、第７のトランジスタ７のゲートとドレインの間には、ゲート側から順に第１の抵抗器１５と第１のコンデンサ１７が直列接続されて設けられている一方、第８のトランジスタ８のゲートとドレインの間には、ゲート側から順に第２の抵抗器１６と第２のコンデンサ１８が直列接続されて設けられている。
【００２４】
また、第７のトランジスタ７のドレインには、第９のトランジスタ９のドレインが、第８のトランジスタ８のドレインには、第１０のトランジスタ１０のドレインが、それぞれ接続されたものとなっている。そして、第７及び第９のトランジスタ７，９の相互の接続点は、第１の出力端子２３に接続されると共に、スイッチトキャパシタ型ＣＭＦＢ回路１０２の一方の入力段に接続される一方、第８及び第１０のトランジスタ８，１０の相互の接続点は、第２の出力端子２４に接続されると共に、スイッチトキャパシタ型ＣＭＦＢ回路１０２の他方の入力段に接続されている。
【００２５】
同相電圧出力トランジスタである第９及び第１０のトランジスタ９，１０は、ソースが共に高電源電圧ＡＶＤＤが印加されるようになっている一方、各々のゲートは相互に接続されて、スイッチトキャパシタ型ＣＭＦＢ回路１０２の帰還出力電圧ＶCMFB2が印加されるようになっており、第９及び第１０のトランジスタ９，１０は、スイッチトキャパシタ型ＣＭＦＢ回路１０２の負荷トランジスタとなっている。
なお、図１において、「Ｃｇｓｐ」は、第９及び第１０のトランジスタ９，１０のゲート・ソース間の寄生容量を表しており、スイッチトキャパシタ型ＣＭＦＢ回路１０２の出力負荷となっている。
【００２６】
図２には、スイッチトキャパシタ型ＣＭＦＢ回路１０２のより具体的な回路構成例が示されており、以下、同図を参照しつつ、この回路構成について説明する。
本発明の実施の形態におけるスイッチトキャパシタ型ＣＭＦＢ回路１０２は、第１の同相電圧検出器３０１と第２の同相電圧検出器３０２とに大別されて構成されたものとなっている。
第１の同相電圧検出器３０１は、１対の第１の充電・保持兼用キャパシタ（図２においては、それぞれ「Ｃ１ａ」、「Ｃ１ｂ」と表記）３１ａ，３１ｂと、第１の位相用第１乃至第３のスイッチ素子（図２においては、それぞれ「Ｓ１ａ」、「Ｓ１ｂ」、「Ｓ１ｃ」と表記）３５ａ〜３５ｃと、第２の位相用第１乃至第３のスイッチ素子（図２においては、それぞれ「Ｓ２ａ」、「Ｓ２ｂ」、「Ｓ２ｃ」と表記）３６ａ〜３６ｃとを有して構成されてなる一方、第２の同相電圧検出器３０２は、１対の第２の充電・保持兼用キャパシタ（図２においては、それぞれ「Ｃ２ａ」、「Ｃ２ｂ」と表記）３２ａ，３２ｂと、第１の位相用第４乃至第６のスイッチ素子（図２においては、それぞれ「Ｓ１ｄ」、「Ｓ１ｅ」、「Ｓ１ｆ」と表記）３５ｄ〜３５ｆと、第２の位相用第４乃至第６のスイッチ素子（図２においては、それぞれ「Ｓ２ｄ」、「Ｓ２ｅ」、「Ｓ２ｆ」と表記）３６ｄ〜３６ｆとを有して構成されたものとなっている。
【００２７】
より具体的には、まず、第１の同相電圧検出器３０１においては、１対の第１の充電・保持兼用キャパシタ３１ａ，３１ｂは、それぞれの一端が相互に接続される一方、一方の第１の充電・保持兼用キャパシタ３１ａの他端は、第１の位相用第１のスイッチ素子３５ａを介して第１の基準電圧端子４１に接続されて、第１の基準電圧ＶCMが印加されるようになっていると共に、第２の位相用第１のスイッチ素子３６ａを介して第２の出力端子２４に接続されている。
【００２８】
また、他方の第１の充電・保持兼用キャパシタ３１ｂの他端は、第１の位相用第３のスイッチ素子３５ｃを介して第１の基準電圧端子４１に接続されて、第１の基準電圧ＶCMが印加されるようになっていると共に、第２の位相用第３のスイッチ素子３６ｃを介して第１の出力端子２３に接続されている。
さらに、１対の第１の充電・保持兼用キャパシタ３１ａ，３１ｂの相互の接続点は、第１の位相用第２のスイッチ素子３５ｂを介して第２の基準電圧端子４２に接続されて、第２の基準電圧Ｖjが印加されるようになっていると共に、第２の位相用第２のスイッチ素子３６ｂを介して帰還電圧出力端子４３に接続されたものとなっている。
【００２９】
一方、第２の同相電圧検出器３０２においては、１対の第２の充電・保持兼用キャパシタ３２ａ，３２ｂは、それぞれの一端が相互に接続される一方、一方の第２の充電・保持兼用キャパシタ３２ａの他端は、第１の位相用第４のスイッチ素子３５ｄを介して第２の出力端子２４に接続されると共に、第２の位相用第４のスイッチ素子３６ｄを介して第１の基準電圧端子４１に接続されて、第１の基準電圧ＶCMが印加されるようになっている。
【００３０】
また、他方の第２の充電・保持兼用キャパシタ３２ｂの他端は、第１の位相用第６のスイッチ素子３５ｆを介して第１の出力端子２３に接続されると共に、第２の位相用第６のスイッチ素子３６ｆを介して第１の基準電圧端子４１に接続されて、第１の基準電圧ＶCMが印加されるようになっている。
さらに、１対の第２の充電・保持兼用キャパシタ３２ａ，３２ｂの相互の接続点は、第１の位相用第５のスイッチ素子３５ｅを介して帰還電圧出力端子４３に接続されると共に、第２の位相用第５のスイッチ素子３６ｅを介して第２の基準電圧端子４２に接続されて、第２の基準電圧Ｖjが印加されるようになっている。
なお、第１の基準電圧ＶCMは、予め任意に定められた基準電圧であり、第２の基準電圧Ｖjは、初期動作設定の際の基準電圧であり、収束後の帰還出力電圧ＶCMFB2の動作電圧に近い値に設定されるものである。
【００３１】
かかる構成において、第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆ、及び、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆは、例えば、ＭＯＳ型電界効果トランジスタなどを用いるのか好適である。
かかる第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆ、及び、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆの開閉成は、図３に示されたようなノンオーバーラップ期間を有する２相クロックを、適宜各ゲートに印加することによりなされる。
【００３２】
すなわち、図３において、図３（Ａ）は２相クロックを得るための基準となる基準クロックの波形図であり、図３（Ｂ）は第１の位相クロックの波形図であり、図３（Ｃ）は第２の位相クロックの波形図である。
第１及び第２の位相クロックは、いずれも所定のパルス幅の信号が、所定の繰り返し周期で出力される点では同一であるが、論理値Ｈｉｇｈに相当する部分が時間的に重なることがなく、２つのクロックの間にデットタイムｔｄが設定されており、いわゆるノンオーバーラップ期間ｔｄを有するものとなっている（図３参照）。
【００３３】
また、第１の位相クロックは、基準クロックの論理値Ｈｉｇｈの部分の大凡中間点付近で論理値Ｈｉｇｈへ立ち上がり、基準クロックの論理値Ｈｉｇｈから論理値Ｌｏｗへの立ち下がり点から若干遅れて論理値Ｌｏｗへ立ち下がるようになっている（図３（Ａ）及び図３（Ｂ）参照）。
一方、第２の位相クロックは、第１の位相クロックの論理値Ｈｉｇｈから論理値Ｌｏｗへの立ち下がり点から所定のデッドタイムｔｄを経た後、論理値Ｈｉｇｈに立ち上がり、基準クロックが論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がった時点から若干の時点で論理値Ｌｏｗへ立ち下がるものとなっている。なお、第２の位相クロックの論理値Ｌｏｗに立ち下がった時点と、その後、第１の位相クロックが論理値Ｈｉｇｈに立ち上がる時点との間も所定のデットタイムｔｄが確保されたものとなっており、第１及び第２の位相クロックは、１／２クロック分の位相ずれを有するものとなっている。
このような基準クロック、第１及び第２の位相クロックを生成、出力する回路は、本発明特有のものではなく、従来から様々な回路構成のものが提案、実用化されており、そのような回路を用いることで十分であるので、ここでの具体的な回路の説明は省略することとする。
【００３４】
次に、かかる構成におけるスイッチトキャパシタ型ＣＭＦＢ回路１０２の動作について、図４及び図５を参照しつつ説明する。
まず、第１の位相クロックが論理値Ｈｉｇｈとなると、第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆがオン（導通状態）となる一方、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆはオフ（非導通状態）となる。
その結果、第１の充電・保持兼用キャパシタ３１ａ，３１ｂは充電状態となる一方、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは帰還電圧出力端子４３へ帰還出力電圧ＶCMFB2を出力するＣＭＦＢ動作状態になると共に電荷の保持状態となる（図５（Ａ）参照）。
換言すれば、第１の充電・保持兼用キャパシタ３１ａ，３１ｂは第１のクロック位相で充電動作となる一方、第２のクロック位相で帰還出力電圧ＶCMFB2の生成と電荷保持動作をなすものとなっている。ここで、第１のクロック位相は、第１の位相クロックが論理値Ｈｉｇｈに相当するレベルとなる場合を言い、第２のクロック位相は、第２の位相クロックが論理値Ｈｉｇｈに相当するレベルとなる場合を言いうものとする。
【００３５】
一方、上述とは逆に、第２の位相クロックが論理値Ｈｉｇｈとなると、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆがオン（導通状態）となる一方、第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆはオフ（非導通状態）となる。
その結果、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは充電状態となる一方、第１の充電・保持兼用キャパシタ３１ａ，３１ｂは帰還電圧出力端子４３へ帰還出力電圧ＶCMFB2を出力するＣＭＦＢ動作状態になると共に電荷の保持状態となる（図５（Ｂ）参照）。
換言すれば、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは第２のクロック位相で充電動作となる一方、第１のクロック位相で帰還出力電圧ＶCMFB2の生成と電荷保持動作をなすものとなっている。
【００３６】
そして、第１の位相クロックと第２の位相クロック間、換言すれば、各フェーズ間のデッドタイムｔｄにおいては、第１及び第２の同相電圧検出回路３０１，３０２は、第１の位相用第１乃至第６のスイッチ素子３５ａ〜３５ｆ、第２の位相用第１乃至第６のスイッチ素子３６ａ〜３６ｆが、それぞれオフとなるために、周囲と電気的に切り離され、帰還電圧出力端子４３に等価的に接続されている出力段のゲート・ソース間寄生容量Ｃgspにより電荷保持が行われるようになっている。すなわち、かかる状態において、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは、第１及び第２の出力端子２３，２４、第１及び第２の基準電圧端子４１，４２、並びに、帰還電圧出力端子４３との接続が電気的に切り離された状態となる。
【００３７】
かかるスイッチトキャパシタ型ＣＭＦＢ回路１０２の動作は、定常状態時での動作と、初期電荷設定時での動作の二つに分けることができる。
まず、初期電荷設定時は、前のフェーズで充電された第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、及び、第２の充電・保持兼用キャパシタ３２ａ，３２ｂが、次のフェーズでＰＭＯＳ電流源（第９及び第１０のトランジスタ９，１０により構成された電流源）のゲートに直接接続されるので、充電で得られた電荷は、ＰＭＯＳ電流源の寄生容量Ｃgspに移動される。ここで、移動される電荷量は、ほぼ収束後の電荷量に等しいが、１〜２クロック分動作させることで完全にセットリングさせることが可能である。なお、ここで、”フェーズ”とは、クロックが論理値Ｈｉｇｈの状態にある区間を意味するものとする。
【００３８】
そして、定常状態に到達後は、帰還出力電圧ＶCMFB2のＤＣ電位が定まるため、各クロックフェーズで第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、もしくは、第２の充電・保持兼用キャパシタ３２ａ，３２ｂにより出力電圧Ｖoutp、outmの同相電位変動が帰還出力電圧ＶCMFB2の電位の変動として検出され、ＰＭＯＳ電流源負荷Ｃgspによりフィードバックされることで同相電圧変動が抑圧されＣＭＦＢとして動作することが可能となっている。
また、この場合の各クロックフェーズ間のデットタイムｔｄでは、ＰＭＯＳ電流源負荷Ｃgspへ電荷が保持されているため帰還出力電圧ＶCMFB2に大きな変動を与えることがなく、各クロックフェーズの切り替えができる。
【００３９】
ここで、従来型のＣＭＦＢとの違いについて説明すれば、まず、最も大きな違いは、従来は図９に示されたように、同相電圧保持用のキャパシタＣｈを用いているのに対して、本発明の実施の形態においては、同相電圧保持用のキャパシタＣｈを用いずに、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂに、同相電圧検出と電荷保持の２つの機能を負わせるようにしたことにある。
【００４０】
従来型の構成においては、ＰＭＯＳ電流源のドレイン・ソース間に常に接続される同相電圧保持用のキャパシタＣｈと、電荷の充電と電荷移動を行うキャパシタＣｓが用いられていた（図９参照）。この場合、ＣｓとＣｈは、両方ともドレイン・ソース間容量であるから、ミラー容量として機能するため、見た目の容量値が大きくなり、１クロックで収束できる電圧は、Ｃｓに充電された電圧が単純に容量分圧された値となるので、小さい値となってしまう。そのため、初期電圧設定において、図１０に示されたように繰り返し充電を行う必要があり、収束時間が長くなるものであった。
【００４１】
このような事から、例えば、先の特許文献１では、収束速度向上のためＳＣ ＣＭＦＢをダブルサンプリング形式にすることで同相電圧の収束速度を速めている。
また、特許文献２においては、ダブルサンプリング形式のサンプルホールド回路に、特許文献１と同様の回路を適用しているが、いずれの特許文献においても同相電圧保持用のキャパシタＣｈを用いているため、先に図１３に示したように、原理的に図１１に示された従来動作の２倍の収束速度が限界であり、根本的にそれ以上の収束速度改善につながるものではない。
【００４２】
これに対して、本発明の実施の形態においては、前のフェーズで充電された第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂを、次のフェーズでＰＭＯＳ電流源のゲートに直接接続するので、充電で得られた電荷は、ＰＭＯＳ電流源の寄生容量Ｃgspに移動されるようになっている。
第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂは、ミラー容量として機能するので、見た目の容量値はＣgspよりも遙かに大きいため、ここで分配されることによる電荷量は全体からは無視できるほどの小さいものであり、各容量間の電位差をほぼ維持した状態で動作する。
【００４３】
例えば、寄生容量Ｃgspが、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂと同じ大きさの容量であっても、出力段の増幅度が１０倍以上あれば、各容量間の電位差を９割以上維持した状態での動作が可能である。そして、次のフェーズからも９割以上の収束で電圧が収束し、１クロックにつき２回の充電と保持の動作が行えるため、図４に示されたように収束時間が大幅に短縮されるものとなっている。
【００４４】
電圧収束後の定常状態では、各フェーズでどちらかのキャパシタが接続されていて、アンプに接続されている側のキャパシタは、ＣＭＦＢ動作と電荷保持動作の両方の動作を兼ねて行っている。そのため、従来の同相電圧保持用のキャパシタＣｈのような電圧保持だけのためのキャパシタを設ける必要がない。
また、従来問題となっていた定常状態での、各フェーズ間の切り替わり時に生じる電圧変動は、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂを同じ容量値とすることにより、各フェーズで同一の回路を接続できるので、切り替わり時の電圧変動は小さくなる。
さらに、ＣＭＦＢループの安定性に関しては、図１に示された構成の場合、ＣＭＦＢの制御ループは出力段のみであるから、ループ利得は一次の伝達関数となり、系として不安定となることはないので、問題は無いといえる。
【００４５】
また、この時の帰還係数は、寄生容量Ｃgspと、第１の充電・保持兼用キャパシタ３１ａ，３１ｂ、第２の充電・保持兼用キャパシタ３２ａ，３２ｂの容量の比によって定まる。
例えば、Ｃ１＝Ｃ２＝Ｃshとした場合、帰還係数は２Ｃsh／（Ｃgsp＋２Ｃsh）である。したがって、ＣshがＣgspに比較して大きい程、帰還係数は１に近くづくためＣshを大きくすることで、第１の基準電圧ＶCMに対してより良好な追従性を得ることができる。
なお、ここで、Ｃ１は第１の充電・保持兼用キャパシタ３１ａ，３１ｂの容量値、Ｃ２は第２の充電・保持兼用キャパシタ３２ａ，３２ｂの容量値である。すなわち、第１の充電・保持兼用キャパシタ３１ａの容量値を便宜的にＣ１ａ、第１の充電・保持兼用キャパシタ３１ｂの容量値を便宜的にＣ１ｂとすれば、Ｃ１＝Ｃ１ａ＝Ｃ１ｂである。
また、同様に、第２の充電・保持兼用キャパシタ３２ａの容量値を便宜的にＣ２ａ、第２の充電・保持兼用キャパシタ３２ｂの容量値を便宜的にＣ２ｂとすれば、Ｃ２＝Ｃ２ａ＝Ｃ２ｂである。
【００４６】
次に、第２の構成例について、図６を参照しつつ説明する。
なお、図１に示された構成例における構成要素と同一の構成要素には、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、スイッチトオペアンプとも称される構成のもので、パワーダウン状態で動作停止し、消費電流をほぼ零にすることができ、通常動作時は、通常の演算増幅器と同様に動作するものとなっている。
具体的には、図１に示された構成例に対して、第１乃至第６のパワーダウン制御用スイッチ素子５１ａ〜５１ｆを設けたものとなっている。これら第１乃至第６のパワーダウン制御用スイッチ素子５１ａ〜５１ｆは、例えば、ＭＯＳ型電界効果トランジスタ等を用いるのが好適である。
【００４７】
すなわち、まず、第１のパワーダウン制御用スイッチ５１ａは、第３及び第４のトランジスタ３，４のゲートとソースに対して並列接続されて設けられている。
第２のパワーダウン制御用スイッチ５１ｂは、第５及び第６のトランジスタ５，６のゲートとソースに対して並列接続されて設けられている。
第３のパワーダウン制御用スイッチ５１ｃは、第７のトランジスタ７のゲートとソースに対して並列接続され、また、第４のパワーダウン制御用スイッチ５１ｄは、第８のトランジスタ８のゲートとソースに対して並列接続されている。
また、第５のパワーダウン制御用スイッチ５１ｅは、第９及び第１０のトランジスタ９，１０のゲートとソースに対して並列接続されて設けられている。
さらに、第６のパワーダウン制御用スイッチ５１ｆは、第５のトランジスタ５のドレインと、図示されない定電流ＩREFを出力する定電流源との間に直列接続されて設けられたものとなっている。
【００４８】
図６において、「ＰＤ」の語が脇に表記されている第１乃至第５のパワーダウン制御用スイッチ５１ａ〜５１ｅは、各ゲートに印加される図示されないパワーダウン制御信号が、論理値Ｈｉｇｈに相当するレベルの場合に導通状態となる一方、「ＰＤＢ」の語が脇に表記されている第６のパワーダウン制御用スイッチ５１ｆは、そのゲートに印加される図示されないパワーダウン制御信号が、論理値Ｌｏｗに相当するレベルの場合に導通状態となるものとなっている。
したがって、パワーダウン制御信号が、論理値Ｈｉｇｈに相当するレベルの場合には、第１乃至第６のパワーダウン制御用スイッチ５１ａ〜５１ｆが導通状態となる一方、第６のパワーダウン制御用スイッチ５１ｆが非導通状態となり、全差動演算増幅器としての回路動作が停止されるため消費電流がほぼ零の状態となる。
【００４９】
これに対して、パワーダウン制御信号が、論理値Ｌｏｗに相当するレベルの場合には、第１乃至第６のパワーダウン制御用スイッチ５１ａ〜５１ｆが非導通状態となる一方、第６のパワーダウン制御用スイッチ５１ｆが導通状態となり、全差動演算増幅器としての通常の回路動作が確保される。
従来のＣＭＦＢ回路構成においては、先に述べたようにＣＭＦＢの電圧収束時間が多くかかるため、パワーダウンからの復帰時間が長くかかってしまっていたが、上述のような構成にあっては、ＣＭＦＢ回路の収束時間を短縮できるため、パワーダウン状態からの復帰時間を短縮できるものとなっている。
【００５０】
次に、第３の構成例について、図７を参照しつつ説明する。
なお、図１、図６に示された構成例における構成要素と同一の構成要素には、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、図７（Ａ）は、１段構成の全差動演算増幅器に、本発明の実施の形態におけるスイッチトキャパシタ型ＣＭＦＢ回路１０２を適用した場合の構成例を示したものである。
【００５１】
この構成例においては、ｇｍ段回路２０１のみが設けられた構成となっており、このｇｍ段回路２０１において、図１に示された第１の同相電圧帰還回路１０１に代えて、スイッチトキャパシタ型ＣＭＦＢ回路１０２が設けられたものとなっている。なお、かかる構成において、スイッチトキャパシタ型ＣＭＦＢ回路１０２の動作は先に述べた通りであるので、ここでの再度の詳細な説明は省略することとする。
次に、図７（Ｂ）は、図７（Ａ）に示された構成において、図６で説明したようなパワーダウン機能を付加したものである。
すなわち、図６で説明したと同様に、第１及び第２のパワーダウン制御用スイッチ５１ａ，５１ｂ、並びに、第６パワーダウン制御用スイッチ５１ｆが設けられたものとなっている。なお、これら第１及び第２のパワーダウン制御用スイッチ５１ａ，５１ｂ、並びに、第６パワーダウン制御用スイッチ５１ｆの動作は、図６で説明したと同様であるので、ここでの再度の詳細な説明は省略することとする。
【産業上の利用可能性】
【００５２】
収束時間の短縮化、電圧スパイクの抑圧が所望されるスイッチトキャパシタ型同相電圧帰還回路に適用できる。
【符号の説明】
【００５３】
３１ａ，３１ｂ…第１の充電・保持兼用キャパシタ
３２ａ，３２ｂ…第２の充電・保持兼用キャパシタ
３５ａ〜３５ｆ…第１の位相用第１乃至第６のスイッチ素子
３６ａ〜３６ｆ…第２の位相用第１乃至第６のスイッチ素子
３０１…第１の同相電圧検出器
３０２…第２の同相電圧検出器
【特許請求の範囲】
【請求項１】
全差動演算増幅器の出力同相電圧を安定化する同相電圧帰還回路であって、
第１及び第２の同相電圧検出器を有し、前記第１及び第２の同相電圧検出器は、ノンオーバーラップ期間が設定された２相クロックで駆動され、
前記第１の同相電圧検出器は、第１のクロック位相において充電動作し、第２のクロック位相において出力同相電圧の生成と電荷保持動作をし、
前記第２の同相電圧検出器は、前記第２のクロック位相において充電動作し、前記第１のクロック位相において出力同相電圧の生成と電荷保持動作をし、
前記ノンオーバーラップ期間においては、前記第１及び第２の同相電圧検出器はスイッチにより入力段及び出力段と電気的に分離され、
同相電圧出力トランジスタのゲート・ソース間寄生容量により前記電荷保持動作がなされることを特徴とする同相電圧帰還回路。
【請求項２】
請求項１記載の同相電圧帰還回路を具備し、前記出力同相電圧が前記同相電圧出力トランジスタのゲートに印加され、前記同相電圧出力トランジスタが、負荷トランジスタとして設けられてなることを特徴とする全差動演算増幅器。
【請求項３】
前記全差動演算増幅器の負荷トランジスタのゲート・ソース間を短絡するスイッチを具備し、前記スイッチにより前記負荷トランジスタのゲート・ソース間を短絡することにより、消費電流がほぼ零となるよう動作可能としてなることを特徴とする請求項２記載の全差動演算増幅器。
【請求項１】
全差動演算増幅器の出力同相電圧を安定化する同相電圧帰還回路であって、
第１及び第２の同相電圧検出器を有し、前記第１及び第２の同相電圧検出器は、ノンオーバーラップ期間が設定された２相クロックで駆動され、
前記第１の同相電圧検出器は、第１のクロック位相において充電動作し、第２のクロック位相において出力同相電圧の生成と電荷保持動作をし、
前記第２の同相電圧検出器は、前記第２のクロック位相において充電動作し、前記第１のクロック位相において出力同相電圧の生成と電荷保持動作をし、
前記ノンオーバーラップ期間においては、前記第１及び第２の同相電圧検出器はスイッチにより入力段及び出力段と電気的に分離され、
同相電圧出力トランジスタのゲート・ソース間寄生容量により前記電荷保持動作がなされることを特徴とする同相電圧帰還回路。
【請求項２】
請求項１記載の同相電圧帰還回路を具備し、前記出力同相電圧が前記同相電圧出力トランジスタのゲートに印加され、前記同相電圧出力トランジスタが、負荷トランジスタとして設けられてなることを特徴とする全差動演算増幅器。
【請求項３】
前記全差動演算増幅器の負荷トランジスタのゲート・ソース間を短絡するスイッチを具備し、前記スイッチにより前記負荷トランジスタのゲート・ソース間を短絡することにより、消費電流がほぼ零となるよう動作可能としてなることを特徴とする請求項２記載の全差動演算増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−１０２４０３（Ｐ２０１３−１０２４０３Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４６０３９（Ｐ２０１１−２４６０３９）
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月１０日（２０１１．１１．１０）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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