固体撮像素子およびその製造方法、並びに電子機器
【課題】移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができるようにする。
【解決手段】ＣＭＯＳイメージセンサの単位画素において、フォトダイオード１２１は、Ｐ型ウェル層１３２とＮ型埋め込み層１３４によって形成され、入射される光を電荷に変換する。メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５によって形成され、フォトダイオード１２１から転送された電荷を保持する。R画素の埋め込みチャネル１３５Rの深さNaと、B画素の埋め込みチャネル１３５Bの深さNbが異なっている。本発明は、例えば、固体撮像素子に適用できる。
【解決手段】ＣＭＯＳイメージセンサの単位画素において、フォトダイオード１２１は、Ｐ型ウェル層１３２とＮ型埋め込み層１３４によって形成され、入射される光を電荷に変換する。メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５によって形成され、フォトダイオード１２１から転送された電荷を保持する。R画素の埋め込みチャネル１３５Rの深さNaと、B画素の埋め込みチャネル１３５Bの深さNbが異なっている。本発明は、例えば、固体撮像素子に適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子およびその製造方法、並びに電子機器に関し、特に、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができるようにする固体撮像素子およびその製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
多くのＣＭＯＳイメージセンサは電子シャッタ機能を備えているが、ＣＭＯＳイメージセンサにおいては、ローリングシャッタ（フォーカルプレインシャッタ）が基本である。ローリングシャッタでは、２次元配列された多数の画素を画素行毎に順次走査して信号のリセットを行うため、画面行ごとに露光期間がずれてしまう。その結果、被写体が動いている場合などに撮像画像に歪みが生じる。例えば、上下方向にまっすぐな物が横方向に動いている被写体を撮影した場合に、その被写体が傾いているように写ることになる。
【０００３】
そこで、ＣＭＯＳ高速度イメージセンサ用の全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。
【０００４】
図１は、特許文献１に提案されている全画素同時電子シャッタ動作が可能なＣＭＯＳイメージセンサ（固体撮像素子）の画素構造を示している。
【０００５】
図１の固体撮像素子は、第１導電型（Ｐ型）の半導体領域１と、半導体領域１の上部の一部に埋め込まれ、光を入射する第２導電型（Ｎ型）の受光用表面埋込領域１１ａを有する。また、半導体領域１の上部の一部で受光用表面埋込領域１１ａと離間した位置に、受光用表面埋込領域１１ａにより生成した信号電荷を保持する第２導電型（Ｎ＋型）の電荷保持領域１２ａが配置されている。さらに、半導体領域１の上部の一部で電荷保持領域１２ａと離間した位置に、電荷保持領域１２ａにより保持した信号電荷を受け入れる電荷読み出し領域１３が配置されている。なお、電荷保持領域１２ａは、受光用表面埋込領域１１ａよりもポテンシャル井戸の深さが深くなっている。
【０００６】
更に、絶縁膜２上には、受光用表面埋込領域１１ａと電荷保持領域１２ａとの間に形成される第１転送チャネルの電位を制御して、受光用表面埋込領域１１ａから電荷保持領域１２ａへ信号電荷を転送する転送ゲート電極３１が配置されている。また、絶縁膜２上には、電荷保持領域１２ａと電荷読み出し領域１３との間に形成される第２転送チャネルの電位を制御して、電荷保持領域１２ａから電荷読み出し領域１３へ信号電荷を転送する読み出しゲート電極３２が配置されている。
【０００７】
遮光膜４１は、信号電荷が電荷保持領域１２ａに保持されている間に、電荷保持領域１２ａに光が漏れ込み、信号が加算されてしまうことを防ぐために電荷保持領域１２ａ上部に設けられている。
【０００８】
カソード領域としての受光用表面埋込領域１１ａと、その直下のアノード領域である半導体基板１とでフォトダイオードＤ１が構成されている。同様に、カソード領域としての電荷保持領域１２ａと、その直下のアノード領域である半導体基板１とで電荷蓄積ダイオードＤ２が構成されている。そして、受光用表面埋込領域１１ａの上側にはＰ＋型ピニング層１１ｂが設けられ、電荷保持領域１２ａの上側にはＰ＋型ピニング層１２ｂが設けられている。
【０００９】
フォトダイオードＤ１は、遮光膜４１の開口部から入射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。受光用表面埋込領域１１ａにより生成された信号電荷は、全画素同時に転送ゲート電極３１に高い電圧が与えられることにより、電荷保持領域１２ａに完全転送される。電荷保持領域１２ａに保持された信号電荷は、読み出しゲート電極３２に高い電圧が与えられることにより、電荷読み出し領域１３へ順次転送され読み出される。
【００１０】
以上のように、全画素同時電子シャッタ動作が可能なＣＭＯＳイメージセンサでは、画素ごとに電荷保持領域１２ａが設けられている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１０３６４７号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、電荷保持領域１２ａの感度領域が最適でないことに起因する、以下のような問題点があった。即ち、全画素同時電子シャッタ動作が可能なＣＭＯＳイメージセンサ特有の問題として、以下のような問題点があった。
【００１３】
電荷保持領域１２ａで信号電荷を保持中に高輝度被写体による受光があると、電荷保持領域１２ａに信号が漏れ込み、ノイズとなる。さらに被写体が移動している場合には被写体が移動した軌跡状にノイズ（以下、軌跡状ノイズ）が発生する。
【００１４】
図２は、図１に示した構成の画素を有するＣＭＯＳイメージセンサの構成を示している。
【００１５】
各画素の上部には、R（Red），G（Green），B（Blue）のいずれかの波長領域の光のみを通過させるカラーフィルタ（不図示）が配置されている。図２では、各画素のカラーフィルタの色をR，G，Bの文字で表している。なお、図２のR，G，Bの画素配列はベイヤー配列の例である。このようなRGBの画素配列において、太実線の黒矢印で示されるように高輝度被写体が移動すると、信号電荷量と漏れ込む電荷量の比（漏れ込み信号抑圧比）がRGBの各画素で異なってしまう。図２において、細実線の黒矢印が漏れ込み電荷の流れを示し、細点線の黒矢印がノイズを示している。
【００１６】
RGBの画素ごとの漏れ込み信号抑圧比の違いにより、発生する軌跡状ノイズの色は被写体の色と異なる色となる。具体的な例としては、高輝度被写体としての白色LED電球が移動した際に見える軌跡状ノイズの色が白色では無く、橙色のような色として出力される。
【００１７】
図３は、図２に対応するＣＣＤイメージセンサの構成例を示している。
【００１８】
ＣＣＤイメージセンサでは、フォトダイオードで光電変換された電子は、隣接する縦あるいは横方向で共通の垂直転送レジスタに全画素同時に転送され線順次に読み出されるため、高輝度被写体の輝度の高い部分で発生した電荷は、筋上のノイズ（スミア）となる。 その際、RGBの各画素からの漏れ込み電荷は共通の垂直転送レジスタに混入されるため、R、G、Bのどの画素に電荷量が漏れこんだのかは区別されない。従って、ＣＭＯＳイメージセンサのような漏れ込み光による発色の問題は発生しない。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができるようにするものである。
【課題を解決するための手段】
【００２０】
本発明の第１の側面の固体撮像素子は、第１の導電型の不純物領域と第２の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートとを備え、前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる。
【００２１】
本発明の第２の側面の固体撮像素子の製造方法は、入射される第１の波長領域の光を電荷に変換する光電変換領域から転送されてくる前記電荷を保持する第１の導電型の第１の電荷保持領域を、第２の導電型の不純物領域にイオン注入することにより形成する第１のステップと、入射される第２の波長領域の光を電荷に変換する前記光電変換領域から転送されてくる前記電荷を保持する前記第１の導電型の第２の電荷保持領域を、前記第２の導電型の不純物領域にイオン注入することにより形成する第２のステップとを同時または順次実行することにより、前記第１の電荷保持領域と前記第２の電荷保持領域の不純物濃度プロファイルが異なる。
【００２２】
本発明の第３の側面の電子機器は、第１の導電型の不純物領域と第２の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートとを備え、前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる固体撮像素子を有し、行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、前記転送ゲートにより転送された前記電荷を順次読み出す。
【００２３】
本発明の第１乃至第３の側面においては、電荷保持領域の不純物濃度プロファイルが、光の波長領域ごとに異なるように形成される。
【発明の効果】
【００２４】
本発明の第１および第３の側面によれば、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができる。
【００２５】
また、本発明の第２の側面によれば、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制する固体撮像素子を製造することができる。
【図面の簡単な説明】
【００２６】
【図１】従来のＣＭＯＳイメージセンサの構造の一例を示す図である。
【図２】従来のＣＭＯＳイメージセンサの構成を示す図である。
【図３】従来のＣＣＤイメージセンサの構成を示す図である。
【図４】本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【図５】単位画素の構成を示す図である。
【図６】単位画素の第１の構成の模式断面図である。
【図７】単位画素の第１の製造方法を説明する図である。
【図８】単位画素の第１の製造方法を説明する図である。
【図９】単位画素の第１の製造方法を説明する図である。
【図１０】単位画素の第２の構成の模式断面図である。
【図１１】単位画素の第２の製造方法を説明する図である。
【図１２】単位画素の第２の製造方法を説明する図である。
【図１３】単位画素のその他の第１構成例を示す図である。
【図１４】単位画素のその他の第２構成例を示す図である。
【図１５】単位画素のその他の第３構成例を示す図である。
【図１６】単位画素のその他の第４構成例を示す図である。
【図１７】単位画素のその他の第５構成例を示す図である。
【図１８】本発明を適用した電子機器の一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００２７】
以下、本発明を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．ＣＭＯＳイメージセンサの全体構成の説明
２．単位画素の第１の実施の形態
３．単位画素の第２の実施の形態
４．単位画素のその他の構成例
【００２８】
［ＣＭＯＳイメージセンサの構成例］
図４は、本発明を適用した固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。
【００２９】
ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含んで構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。
【００３０】
画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図５の単位画素１２０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００３１】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図４では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００３２】
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。
【００３３】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位、複数の画素単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３４】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３５】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３６】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００３７】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３８】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００３９】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。
【００４０】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
【００４１】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００４２】
［単位画素の構造］
次に、画素アレイ部１１１に行列状に配置されている単位画素１２０の具体的な構造について説明する。単位画素１２０は、浮遊拡散領域（容量）とは別に、光電変換素子から転送される光電荷を保持する電荷保持領域（以下、「メモリ部」と記述する）を有している。
【００４３】
図５は、単位画素１２０の構成を示す図である。
【００４４】
単位画素１２０は、光電変換素子として例えばフォトダイオード（ＰＤ）１２１を有している。フォトダイオード１２１は、例えば、Ｎ型基板１３１に形成されたＰ型ウェル層１３２に対して、Ｐ型層１３３を基板表面側に形成してＮ型埋め込み層１３４を埋め込むことによって形成される埋め込み型フォトダイオードである。本実施の形態では、Ｎ型を第１の導電型、Ｐ型を第２の導電型とする。
【００４５】
単位画素１２０は、フォトダイオード１２１に加えて、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５を有する。なお、メモリ部１２３および浮遊拡散領域１２５は図６等を参照して後述するように遮光されている。
【００４６】
第１転送ゲート１２２は、フォトダイオード１２１で光電変換され、その内部に蓄積された電荷を、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることによって転送する。メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を保持する。メモリ部１２３が埋め込みチャネル１３５によって形成されていることで、基板界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
【００４７】
このメモリ部１２３において、その上部にゲート電極１２２Ａを配置し、そのゲート電極１２２Ａに転送パルスＴＲＸを印加することでメモリ部１２３に変調をかけることができる。すなわち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることで、メモリ部１２３のポテンシャルが深くなる。これにより、メモリ部１２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【００４８】
第２転送ゲート１２４は、メモリ部１２３に保持された電荷を、ゲート電極１２４Ａに転送パルスＴＲＧが印加されることによって転送する。浮遊拡散領域１２５は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。
【００４９】
単位画素１２０はさらに、リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８を有している。リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８は、図５の例では、ＮチャネルのＭＯＳトランジスタを用いている。しかし、図５で例示したリセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００５０】
リセットトランジスタ１２６は、電源ＶＤＢと浮遊拡散領域１２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによって浮遊拡散領域１２５をリセットする。増幅トランジスタ１２７は、ドレイン電極が電源ＶＤＯに接続され、ゲート電極が浮遊拡散領域１２５に接続されており、浮遊拡散領域１２５の電圧を読み出す。
【００５１】
選択トランジスタ１２８は、例えば、ドレイン電極が増幅トランジスタ１２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素１２０を選択する。なお、選択トランジスタ１２８については、電源ＶＤＯと増幅トランジスタ１２７のドレイン電極との間に接続した構成を採ることも可能である。
【００５２】
リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
【００５３】
単位画素１２０はさらに、フォトダイオード１２１の蓄積電荷を排出するための電荷排出部１２９を有している。この電荷排出部１２９は、露光開始時にゲート電極１２９Ａに制御パルスＡＢＧが印加されることで、フォトダイオード１２１の電荷をＮ型層のドレイン部１３６に排出する。電荷排出部１２９はさらに、露光終了後の読み出し期間中にフォトダイオード１２１が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部１３６には、所定の電圧ＶＤＡが印加されている。
【００５４】
［メモリ部１２３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部１２３のゲート電極、即ち、第１転送ゲート１２２のゲート電極１２２Ａの電位について説明する。
【００５５】
本実施形態においては、電荷保持領域としてのメモリ部１２３のゲート電極の電位が、第１転送ゲート１２２および第２転送ゲート１２４のうち少なくともいずれか、たとえば第１転送ゲート１２２を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第１転送ゲート１２２若しくは第２転送ゲート１２４のいずれか一方、または両方を非導通状態とする際に、ゲート電極１２２Ａ，１２４Ａに印加する電圧が、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるように設定される。
【００５６】
本実施形態のように、転送ゲートを形成するトランジスタがＮ型の場合、第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧がＰ型ウェル層１３２に対しグランドＧＮＤよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがＰ型である場合、Ｐ型ウェル層がＮ型ウェル層となり、このＮ型ウェル層に対して電源電圧ＶＤＤよりも高い電圧に設定される。
【００５７】
第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧を、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。
【００５８】
第１転送ゲート１２２のゲート電極１２２Ａの電位を、Ｐ型ウェル層１３２に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部１２３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部１２３上に形成されるゲート電極１２２Ａのオフ（ＯＦＦ）電位を、Ｐ型ウェル層１３２に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部１２３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。
【００５９】
なお、図５の構成においては、メモリ部１２３の端部に、第２転送ゲート１２４のゲート電極１２４Ａが存在することから、このゲート電極１２４Ａも負電位とすることで、メモリ部１２３の端部で発生す暗電流を同様に抑えることが可能である。
【００６０】
ＣＭＯＳイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１２１に蓄積された電荷を、遮光されたメモリ部１２３および浮遊拡散領域１２５へ順次転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。
【００６１】
なお、本実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつに高速に走査するものも含まれる。
【００６２】
［発明が解決しようとする課題の要因について］
ところで、［発明が解決しようとする課題］の欄で説明したように、移動する高輝度被写体を撮像した際に発生する軌跡状ノイズの発色は、漏れ込み信号抑圧比がRGB画素で異なることに起因する。
【００６３】
そして、従来のＣＭＯＳイメージセンサにおいて、漏れ込み信号抑圧比がRGB画素で異なることの原因の一つとして、画素の電荷保持領域の感度領域深さがRGBの各画素で等しいことが挙げられる。画素の電荷保持領域の感度領域深さがRGBの各画素で等しいと、次の２つの理由により、軌跡状ノイズの発色が発生する。
【００６４】
即ち、（１）半導体（シリコン）の光吸収係数は光の波長により異なる。従って、R,G,Bの波長領域の光では、R,G,Bの順に、半導体基板表面から深い場所でも光電変換が起こりやすいため、フォトダイオード１２１を構成するＮ型埋め込み層１３４以外の場所で光電変換が起こりやすくなる。
【００６５】
（２）光の波長は長い方が回折しやすい。従って、R,G,Bの波長領域の光では、R,G,Bの順に回折しやすい。その結果、長波長の光ほど、フォトダイオード１２１を構成するＮ型埋め込み層１３４以外の場所で光電変換が起こりやすくなる。
【００６６】
［第１の実施の形態］
そこで、ＣＭＯＳイメージセンサ１００の単位画素１２０では、RGBの全ての画素で漏れ込み信号抑圧比を揃える構成（第１の構成）が採用されている。
【００６７】
単位画素１２０の第１の構成では、メモリ部１２３の埋め込みチャネル１３５の深さ（半導体基板表面からの深さ）が長波長の光を入射する画素ほど浅くなるように形成される。具体的には、埋め込みチャネル１３５の深さが、R画素,G画素,B画素の順に浅くなるように形成される。
【００６８】
図６は、単位画素１２０の第１の構成の模式断面図である。図６Aは、R画素の模式断面図であり、図６Bは、B画素の模式断面図である。なお、図６に示される構成は図５の一部であり、図５と対応する部分については同一の符号を付してあるため、その説明は適宜省略する。
【００６９】
Ｎ型基板１３１（図５）と、その内部に形成されたＰ型層１３３、Ｎ型埋め込み層１３４、埋め込みチャネル１３５、および浮遊拡散領域１２５の埋め込み領域を含むＰ型ウェル層１３２とで構成される半導体基板の上面には、熱酸化膜１６０が形成されている。そして、熱酸化膜１６０の上に、ゲート電極１２２Ａ，１２４Ａ、および１２９Ａが形成されている。熱酸化膜１６０は、その下の不純物領域と、ゲート電極１２２Ａ，１２４Ａ、および１２９Ａとを絶縁する。
【００７０】
そして、ゲート電極１２２Ａ，１２４Ａ、および１２９Ａ並びに熱酸化膜１６０の上面には、例えば、下層から第１の酸化膜（LP-TEOS酸化膜）、窒化膜（Nitride）、および第２の酸化膜（TEOS酸化膜）の３層により構成される絶縁膜１６１が形成されている。さらに絶縁膜１６１の上面には、遮光膜（タングステン酸化膜）１６２と平坦化膜１６３が積層して形成されている。
【００７１】
なお、図示は省略するが、平坦化膜１６３のさらに上面に、R画素にはRの、G画素にはGの波長領域の光のみを通過させるカラーフィルタが配置されている。
【００７２】
遮光膜１６２は、光を入射させるため、Ｎ型埋め込み層１３４の上部については設けられていない。また、Ｎ型埋め込み層１３４の上部も、配線層１６５と浮遊拡散領域１２５を接続するコンタクト１６４が配置されるため開口している。
【００７３】
以上の構成は、図６AのR画素と図６BのB画素に共通の構成である。
【００７４】
一方、R画素とB画素では、R画素の埋め込みチャネル１３５である埋め込みチャネル１３５Rの深さNaと、B画素の埋め込みチャネル１３５である埋め込みチャネル１３５Bの深さNbが異なっている。ここで、埋め込みチャネル１３５Rの深さNaと埋め込みチャネル１３５Bの深さNbには、Na＜Nbの関係がある。
【００７５】
Bの波長領域の光は、Ｎ型埋め込み層１３４の上部の遮光膜１６２の開口部における回折角が小さく、電荷保持領域である埋め込みチャネル１３５への電子の漏れ込み量が、Rの波長領域の光より少ない。そこで、B画素では、埋め込みチャネル１３５Bの深さNbが、G画素の深さNaより深くなるように形成される。従って、B画素では、電荷保持領域である埋め込みチャネル１３５Bに電子が漏れ込み確率が、R画素の埋め込みチャネル１３５Rよりも増加する。
【００７６】
従って、埋め込みチャネル１３５Rの深さNaと埋め込みチャネル１３５Bの深さNbを適切に設定することにより、R画素とB画素で、漏れ込み信号抑圧比を揃えることができる。
【００７７】
同様に、G画素の埋め込みチャネル１３５の深さをNcとすると、深さNa，Nb，NcがNa＜Nc＜Nbの関係を保ち、適切に設定することにより、RGBの全ての画素で、漏れ込み信号抑圧比を揃えることができる。
【００７８】
以上のように、Ｎ型埋め込み層１３４以外の場所で光電変換されて発生した電子が埋め込みチャネル１３５に漏れ込む確率をRGBの各画素で異なるようにさせることで、RGBの全ての画素で漏れ込み信号抑圧比を揃えることができる。
【００７９】
［単位画素１２０の第１の構成の製造方法］
次に、単位画素１２０の第１の構成の製造方法（第１の製造方法）について説明する。図７乃至図９を参照して、R画素とB画素で、埋め込みチャネル１３５の深さを変える場合の製造方法について説明する。
【００８０】
最初に、R画素の埋め込みチャネル１３５Rを、その深さがNaとなるように形成する工程が実行される。
【００８１】
即ち、初めに、図７Aに示すように、熱酸化膜１６０形成後の半導体基板（R画素とB画素の両方）にフォトレジスト１７１が所定の膜厚で塗布される。本実施の形態では、フォトレジスト１７１はポジティブ型であるとする。
【００８２】
次に、図７Bに示すように、R画素の埋め込みチャネル１３５Rが形成される領域のみが開口しているフォトマスクを用いて露光した後、現像処理が行われる。これにより、フォトレジスト１７１に、埋め込みチャネル１３５Rが形成される領域に対応する開口部１７２が形成される。
【００８３】
次に、図７Cに示すように、第１の注入条件で、Ｎ型不純物のイオン注入が行われ、R画素において、深さNaの埋め込みチャネル１３５Rが形成される。最後に、図７Dに示すように、フォトレジスト１７１が剥離される。
【００８４】
次に、B画素の埋め込みチャネル１３５を、その深さがNbとなるように形成する工程が実行される。
【００８５】
即ち、最初に、図８Aに示すように、B画素の埋め込みチャネル１３５形成後の半導体基板（R画素とB画素の両方）にフォトレジスト１８１が所定の膜厚で再度塗布される。
【００８６】
次に、図８Bに示すように、B画素の埋め込みチャネル１３５Bが形成される領域のみが開口しているフォトマスクを用いて露光した後、現像処理が行われる。これにより、フォトレジスト１８１に、埋め込みチャネル１３５Bが形成される領域に対応する開口部１８２が形成される。
【００８７】
次に、図８Cに示すように、第２の注入条件で、Ｎ型不純物のイオン注入が行われ、B画素において、深さNbの埋め込みチャネル１３５Bが形成される。最後に、図８Dに示すように、フォトレジスト１８１が剥離される。
【００８８】
ここで、Na＜Nbの関係を満たすため、埋め込みチャネル１３５Bを形成するときの第２の注入条件が、埋め込みチャネル１３５Rを形成するときの第１の注入条件より高エネルギであることが必要である。例えば、イオン注入の加速電圧を変えることにより深さを変える場合には、第２の注入条件の加速電圧は、第１の注入条件のそれよりも高く設定される。
【００８９】
その他、埋め込みチャネル１３５の深さを変えるためには、例えば、イオン種、熱履歴、イオン注入量などを変えてもよい。また例えば、イオン注入前のバッファ酸化膜厚を変えてもよい。
【００９０】
埋め込みチャネル１３５Bと１３５Rの形成後は、図９Aに示すように、半導体基板内の埋め込みチャネル１３５以外の領域を形成する工程が実行される。そして、最後に、図９Bに示すように、遮光膜１６２、コンタクト１６４、配線層１６５、平坦化膜１６３などが順次形成される。
【００９１】
以上のようにして、埋め込みチャネル１３５の深さが異なるR画素とB画素を製造することができる。
【００９２】
なお、上述した第１の製造方法では、R画素の埋め込みチャネル１３５Rを先に形成し、B画素の埋め込みチャネル１３５Bを後で形成するようにしたが、R画素とB画素の埋め込みチャネル１３５の形成の順番はどちらが先でもよい。
【００９３】
また、R画素、G画素、およびB画素のそれぞれで、埋め込みチャネル１３５の深さを異なるように製造する場合には、R画素、G画素、およびB画素の、どの画素の埋め込みチャネル１３５から製造してもよい。即ち、R画素、G画素、およびB画素で埋め込みチャネル１３５の深さを変える場合、製造の順番には依存しない。
【００９４】
以上のように、単位画素１２０の第１の実施の形態では、電荷保持領域の感度領域深さ、即ち、埋め込みチャネル１３５の深さを、長波長の光を入射する画素ほど浅くなるように形成することで、RGB画素で漏れ込み信号抑圧比を抑制することができる。
【００９５】
なお、上述した例では、R,G,Bの波長領域ごとに埋め込みチャネル１３５の深さが異なるものとして説明したが、B,Gの画素に対してRの画素だけ、埋め込みチャネル１３５の深さが浅くなるように埋め込みチャネル１３５を形成してもよい。また、R,Gの画素に対してBの画素だけ、埋め込みチャネル１３５の深さが深くなるように埋め込みチャネル１３５を形成してもよい。この場合でも、従来より、RGBの画素で、漏れ込み信号抑圧比を抑制することができる。
【００９６】
［第２の実施の形態］
次に、RGBの全ての画素で漏れ込み信号抑圧比を揃えるための、単位画素１２０の第２の構成について説明する。
【００９７】
単位画素１２０の第２の構成では、メモリ部１２３の埋め込みチャネル１３５とフォトダイオード１２１のＮ型埋め込み層１３４との間の距離が長波長の光を入射する画素ほど短くなるように形成される。具体的には、埋め込みチャネル１３５とＮ型埋め込み層１３４の距離が、R画素,G画素,B画素の順に短くなるように形成される。
【００９８】
図１０は、単位画素１２０の第２の構成の模式断面図である。図１０Aは、R画素の模式断面図であり、図１０Bは、B画素の模式断面図である。なお、同一の符号を付した部分についての説明は適宜省略する。
【００９９】
R画素とB画素では、R画素の埋め込みチャネル１３５である埋め込みチャネル１３５R’（図１０A）と、B画素の埋め込みチャネル１３５である埋め込みチャネル１３５B’（図１０B）の深さは同一である。
【０１００】
しかし、図１０AのR画素では、埋め込みチャネル１３５R’とＮ型埋め込み層１３４の水平方向の距離がNdであるのに対して、図１０BのB画素では、埋め込みチャネル１３５B’とＮ型埋め込み層１３４の水平方向の距離がNeである。ここで、距離NdとNeには、Ne＜Ndの関係がある。
【０１０１】
埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離が同一である場合には、R画素と比較して回折角が小さい光を入射させるB画素の方が、電荷保持領域である埋め込みチャネル１３５への電子の漏れ込み量が少ない。
【０１０２】
一方、埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離は短くなるほど、電荷保持領域である埋め込みチャネル１３５への電子の漏れ込み確率が増加する。そこで、B画素の埋め込みチャネル１３５B’とＮ型埋め込み層１３４の距離Neを、R画素の埋め込みチャネル１３５R’とＮ型埋め込み層１３４の距離Ndよりも小さくする。これにより、B画素では、R画素よりも埋め込みチャネル１３５への電子の漏れ込み確率が増加する。
【０１０３】
従って、距離Neと距離Ndを適切に設定することにより、R画素とB画素で、漏れ込み信号抑圧比を揃えることができる。
【０１０４】
同様に、G画素の埋め込みチャネル１３５とＮ型埋め込み層１３４の距離をNfすると、深さNd，Ne，NfがNe＜Nf＜Ndの関係を保ち、適切に設定することにより、RGBの全ての画素で、漏れ込み信号抑圧比を揃えることができる。
【０１０５】
以上のように、Ｎ型埋め込み層１３４以外の場所で光電変換されて発生した電子が埋め込みチャネル１３５に漏れ込む確率がRGB画素で異なるようにさせることで、RGBの全ての画素で漏れ込み信号抑圧比を揃えることができる。
【０１０６】
［単位画素１２０の第２の構成の製造方法］
次に、単位画素１２０の第２の構成の製造方法（第２の製造方法）について説明する。図１１と図１２を参照して、R画素とB画素で、埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離を変える場合の製造方法について説明する。
【０１０７】
初めに、図１１Aに示すように、熱酸化膜１６０形成後の半導体基板（R画素とB画素の両方）にフォトレジスト１９１が所定の膜厚で塗布される。本実施の形態では、フォトレジスト１９１はポジティブ型であるとする。
【０１０８】
次に、図１１Bに示すように、フォトマスクを用いた露光と、露光後の現像処理が行われる。この露光および現像処理により、R画素には、埋め込みチャネル１３５R’を形成するための開口部１９２が、B画素には、埋め込みチャネル１３５B’を形成するための開口部１９３が、それぞれ形成される。
【０１０９】
開口部１９２は、この後の工程で形成されるＰ型層１３３およびＮ型埋め込み層１３４までの距離がNdとなる位置に形成される。また、開口部１９３は、この後の工程で形成されるＰ型層１３３およびＮ型埋め込み層１３４までの距離がNeとなる位置に形成される。換言すれば、この後の工程で形成されるＰ型層１３３およびＮ型埋め込み層１３４までの距離が、R画素ではNdとなり、B画素ではNeとなるように、フォトマスクのパターン開口部がずれている。
【０１１０】
次に、図１１Cに示すように、所定の注入条件で、Ｎ型不純物のイオン注入が行われる。第２の製造方法では、R画素とB画素において、同一の注入条件で、イオン注入が行われる。従って、埋め込みチャネル１３５R’と１３５B’の深さは同一である。イオン注入後、図１１Dに示すように、フォトレジスト１９１が剥離される。
【０１１１】
フォトレジスト１９１剥離後の工程は上述した第１の製造方法と同様である。即ち、図１２Aに示すように、半導体基板内の埋め込みチャネル１３５以外の領域を形成する工程が実行される。その後、図１２Bに示すように、遮光膜１６２、コンタクト１６４、配線層１６５、平坦化膜１６３などが順次形成される。
【０１１２】
以上のようにして、埋め込みチャネル１３５とＮ型埋め込み層１３４の距離が異なるR画素とB画素を製造することができる。
【０１１３】
なお、上述した例では、R,G,Bの画素ごとに埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離が異なるものとして説明したが、B,Gの画素に対してRの画素だけ、埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離が長くなるようにしてもよい。また、R,Gの画素の距離に対してBの画素だけ、埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離が短くなるようにしてもよい。この場合でも、従来より、RGBの画素で、漏れ込み信号抑圧比を抑制することができる。
【０１１４】
さらに上述した例では、埋め込みチャネル１３５とＮ型埋め込み層１３４の距離を変えるために、フォトマスクのパターン開口部を変えることとしたが、それ以外の方法を採用してもよい。例えば、イオン注入の加速電圧、イオン種、熱履歴、イオン注入量などを変えてもよい。また例えば、イオン注入前のバッファ酸化膜厚を変えてもよい。
【０１１５】
以上説明した単位画素１２０の第１および第２の実施の形態を採用したＣＭＯＳイメージセンサ１００によれば、単位画素１２０の電荷保持領域の不純物領域の不純物濃度プロファイルが、RGB画素ごとに異なる。即ち、電荷保持領域の不純物濃度プロファイルが、各画素が受光する光の波長領域ごとに異なる。これにより、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができる。
【０１１６】
また、ＣＭＯＳイメージセンサ１００のカラム処理部１１３から出力される画素信号は、軌跡状ノイズの発色が抑制された信号なので、後段の信号処理部１１８などで、発色を補正する必要がない。従って、安価に軌跡状ノイズの発色を抑制した固体撮像素子を提供することができる。
【０１１７】
［単位画素のその他の構成例］
本発明は、上述した実施の形態で説明した単位画素１２０以外の画素構造にも採用することができる。以下、本発明が適用可能なその他の単位画素１２０の構造について説明する。なお、以下の図において、図５と対応する部分には同一符号を付してあり、その説明は適宜省略する。
【０１１８】
［単位画素のその他の第１構成例］
図１３は、単位画素１２０のその他の第１構成例である単位画素１２０Ｂの構造を示す図である。
【０１１９】
単位画素１２０Ｂでは、図５の単位画素１２０における第１転送ゲート１２２とメモリ部１２３が省略され、Ｐ型ウェル層１３２を挟んで、フォトダイオード１２１と浮遊拡散領域１２５が隣接する配置となっている。フォトダイオード１２１と浮遊拡散領域１２５の間のＰ型ウェル層１３２の上側には、第２転送ゲート１２４が配置されている。
【０１２０】
単位画素１２０Ｂにおけるグローバル露光動作について説明する。まず、全画素同時に埋め込みフォトダイオード１２１の蓄積電荷を空にする電荷排出動作が実行された後、露光が開始される。これにより、フォトダイオード１２１のＰＮ接合容量に光電荷が蓄積される。露光期間終了時点で、第２転送ゲート１２４が全画素同時にＯＮされ、蓄積された光電荷が全て浮遊拡散領域１２５へと転送される。第２転送ゲート１２４を閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域１２５で保持される。その後、浮遊拡散領域１２５で保持された光電荷が、順次、画素信号として垂直信号線１１７を通して読み出される。最後に、浮遊拡散領域１２５がリセットされ、しかる後、リセットレベルが読み出される。
【０１２１】
従って、単位画素１２０Ｂでは、浮遊拡散領域１２５がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｂでは、浮遊拡散領域１２５の深さ、または、浮遊拡散領域１２５とＮ型埋め込み層１３４間の距離に本発明を適用できる。
【０１２２】
［単位画素のその他の第２構成例］
図１４は、単位画素１２０のその他の第２構成例である単位画素１２０Ｃの構造を示す図である。
【０１２３】
単位画素１２０Ｃでは、ゲート電極１２２Ａの下で、かつ、フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した点が単位画素１２０と異なる。
【０１２４】
オーバーフローパス１３０を形成するためには、不純物拡散領域１３７のポテンシャルを低くする必要がある。不純物拡散領域１３７に軽くＮ不純物をドープしてＰ不純物濃度を下げることで、Ｐ−の不純物拡散領域１３７を形成することができる。あるいはポテンシャルバリア形成の際に不純物拡散領域１３７にＰ不純物をドープする場合はその濃度を下げることで、Ｐ−の不純物拡散領域１３７を形成することができる。
【０１２５】
単位画素１２０Ｃでは、低照度での発生電荷を優先的にフォトダイオード１２１で蓄積する手段として、フォトダイオード１２１とメモリ部１２３との境界部分に形成されたオーバーフローパス１３０が用いられる。
【０１２６】
フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ−の不純物拡散領域１３７を設けることで境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス１３０となる。そして、フォトダイオード１２１で発生し、オーバーフローパス１３０のポテンシャルを超えた電荷は、自動的にメモリ部１２３に漏れて、蓄積される。換言すれば、オーバーフローパス１３０のポテンシャル以下の発生電荷はフォトダイオード１２１に蓄積される。
【０１２７】
オーバーフローパス１３０は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス１３０は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード１２１での光電変換によって発生し、オーバーフローパス１３０のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部１２３へ転送する。
【０１２８】
なお、図１４の例では、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造が採用されている。しかし、Ｐ−の不純物拡散領域１３７を設ける代わりに、Ｎ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造をとることも可能である。
【０１２９】
単位画素１２０Ｃでは、浮遊拡散領域１２５および埋め込みチャネル１３５がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｃでは、埋め込みチャネル１３５に加え、浮遊拡散領域１２５の深さ、または、浮遊拡散領域１２５とＮ型埋め込み層１３４間の距離に本発明を適用できる。
【０１３０】
［単位画素のその他の第３構成例］
図１５は、単位画素１２０のその他の第３構成例である単位画素１２０Ｄの構造を示す図である。
【０１３１】
単位画素１２０Ｄは、図１３の単位画素１２０Ｂの構成に、浮遊拡散領域１２５と同様のメモリ部１２３が設けられた構成となっている。即ち、単位画素１２０Ｄでは、第１転送ゲート１２２のゲート電極１２２Ａがフォトダイオード１２１とメモリ部１２３の境界のＰ型ウェル層１３２の上部に設けられている。また、単位画素１２０Ｄでは、メモリ部１２３が浮遊拡散領域１２５と同様のＮ型層１３８によって形成される。
【０１３２】
単位画素１２０Ｄにおけるグローバル露光動作は、次の手順で実行される。まず、電荷排出動作が全画素同時に実行され、同時露光が開始される。発生した光電荷がフォトダイオード１２１に蓄積される。露光終了時点で、第１転送ゲート１２２が全画素同時にＯＮされ、蓄積された光電荷がメモリ部１２３へ転送され、保持される。露光終了後、順次動作にてリセットレベルと信号レベルが読み出される。即ち、浮遊拡散領域１２５がリセットされ、次にリセットレベルが読み出される。続いて、メモリ部１２３の保持電荷が浮遊拡散領域１２５へ転送され、信号レベルが読み出される。
【０１３３】
単位画素１２０Ｄでは、メモリ部１２３のＮ型層１３８がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｄでは、Ｎ型層１３８の深さ、または、Ｎ型層１３８とＮ型埋め込み層１３４間の距離に本発明を適用できる。
【０１３４】
［単位画素のその他の第４構成例］
図１６は、単位画素１２０のその他の第４構成例である単位画素１２０Ｅの構造を示す図である。
【０１３５】
図１６の単位画素１２０Ｅでは、メモリ部１２３を、埋め込みチャネル１３５に代えて、埋め込み型のＮ型拡散領域１３９によって形成した構成が採用されている。
【０１３６】
メモリ部１２３をＮ型拡散領域１３９によって形成した場合であっても、埋め込みチャネル１３５によって形成した場合と同様の作用効果を得ることができる。具体的には、Ｐ型ウェル層１３２の内部にＮ型拡散領域１３９を形成し、基板表面側にＰ型層１４０を形成することで、界面で発生する暗電流がメモリ部１２３のＮ型拡散領域１３９に蓄積されることを回避できるため画質の向上に寄与できる。
【０１３７】
ここで、メモリ部１２３のＮ型拡散領域１３９の不純物濃度は、浮遊拡散領域１２５の不純物濃度よりも低くすることが好ましい。このような不純物濃度の設定により、第２転送ゲート１２４によるメモリ部１２３から浮遊拡散領域１２５への電荷の転送効率を高めることができる。単位画素１２０Ｅにおけるグローバル露光動作は、図５の単位画素１２０と同様である。
【０１３８】
なお、図１６に示した単位画素１２０Ｅの構成では、メモリ部１２３を埋め込み型のＮ型拡散領域１３９によって形成したが、メモリ部１２３で発生する暗電流が増加することがあるものの、埋め込み型にしない構造としてもよい。
【０１３９】
また、単位画素１２０Ｅと図５の単位画素１２０では、電荷排出部１２９を省略し、転送パルスＴＲＸ，ＴＲＧおよびリセットパルスＲＳＴを全てアクティブ状態にする構成を採ることができる。この構成を採ることにより、電荷排出部１２９と同等の作用効果、即ちフォトダイオード１２１の電荷を排出し、また、読み出し期間中にフォトダイオード１２１で溢れた電荷を基板側に逃がすことができる。
【０１４０】
単位画素１２０Ｅでは、メモリ部１２３のＮ型拡散領域１３９がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｅでは、Ｎ型拡散領域１３９の深さ、または、Ｎ型拡散領域１３９とＮ型埋め込み層１３４間の距離に本発明を適用できる。
【０１４１】
［単位画素のその他の第５構成例］
図１７は、単位画素１２０のその他の第５構成例である単位画素１２０Ｆの構造を示す図である。
【０１４２】
図５の単位画素１２０では、フォトダイオード１２１と浮遊拡散領域１２５の間に１つのメモリ部（ＭＥＭ）１２３が配置されていたが、図１７の単位画素１２０Ｆでは、さらにもう１つのメモリ部（ＭＥＭ２）１４２が配置されている。即ち、メモリ部が２段構成となっている。
【０１４３】
第３転送ゲート１４１は、メモリ部１２３に蓄積された電荷を、ゲート電極１４１Ａに転送パルスＴＲＸ２が印加されることによって転送する。メモリ部１４２は、ゲート電極１４１Ａの下に形成されたＮ型の埋め込みチャネル１４３によって形成され、第３転送ゲート１４１によってメモリ部１２３から転送された電荷を蓄積する。メモリ部１４２が埋め込みチャネル１４３によって形成されていることで、界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
【０１４４】
メモリ部１４２は、メモリ部１２３と同様の構成とされているので、メモリ部１２３と同様、変調を掛けた場合には、メモリ部１４２の飽和電荷量を変調を掛けない場合よりも増やすことができる。
【０１４５】
単位画素１２０Ｆにおけるグローバル露光動作では、全画素同時に蓄積された光電荷はフォトダイオード１２１またはメモリ部１２３で保持される。メモリ部１４２は、画素信号が読み出されるまでの間、光電荷を保持するために使用される。
【０１４６】
単位画素１２０Ｆでは、メモリ部１２３の埋め込みチャネル１３５およびメモリ部１４２の埋め込みチャネル１４３がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｆでは、埋め込みチャネル１３５および１４３の深さ、または、埋め込みチャネル１３５および１４３とＮ型埋め込み層１３４との間の距離に本発明を適用できる。
【０１４７】
以上のように、本発明は、単位画素１２０以外のその他の構造にも採用することができる。また、単位画素１２０および１２０Ｂ乃至１２０Ｆにおいて、導電型の極性（Ｎ型、Ｐ型）を反対にしたものでも同様に適用可能である。
【０１４８】
［本発明を適用した電子機器の構成例］
さらに本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１４９】
図１８は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１５０】
図１８の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
【０１５１】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、ＣＭＯＳイメージセンサ１００の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる固体撮像素子を用いることができる。
【０１５２】
表示部３０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１５３】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５４】
上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、グローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【０１５５】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１５６】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１５７】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１５８】
１００ ＣＭＯＳイメージセンサ， １１１ 画素アレイ部， １２０，１２０Ｂ，１２０Ｃ，１２０Ｄ，１２０Ｅ，１２０Ｆ 単位画素， １３２ Ｐ型ウェル層， １３４ Ｎ型埋め込み層， １２２ 第１転送ゲート， １３５ 埋め込みチャネル， ３００ 撮像装置
【技術分野】
【０００１】
本発明は、固体撮像素子およびその製造方法、並びに電子機器に関し、特に、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができるようにする固体撮像素子およびその製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
多くのＣＭＯＳイメージセンサは電子シャッタ機能を備えているが、ＣＭＯＳイメージセンサにおいては、ローリングシャッタ（フォーカルプレインシャッタ）が基本である。ローリングシャッタでは、２次元配列された多数の画素を画素行毎に順次走査して信号のリセットを行うため、画面行ごとに露光期間がずれてしまう。その結果、被写体が動いている場合などに撮像画像に歪みが生じる。例えば、上下方向にまっすぐな物が横方向に動いている被写体を撮影した場合に、その被写体が傾いているように写ることになる。
【０００３】
そこで、ＣＭＯＳ高速度イメージセンサ用の全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。
【０００４】
図１は、特許文献１に提案されている全画素同時電子シャッタ動作が可能なＣＭＯＳイメージセンサ（固体撮像素子）の画素構造を示している。
【０００５】
図１の固体撮像素子は、第１導電型（Ｐ型）の半導体領域１と、半導体領域１の上部の一部に埋め込まれ、光を入射する第２導電型（Ｎ型）の受光用表面埋込領域１１ａを有する。また、半導体領域１の上部の一部で受光用表面埋込領域１１ａと離間した位置に、受光用表面埋込領域１１ａにより生成した信号電荷を保持する第２導電型（Ｎ＋型）の電荷保持領域１２ａが配置されている。さらに、半導体領域１の上部の一部で電荷保持領域１２ａと離間した位置に、電荷保持領域１２ａにより保持した信号電荷を受け入れる電荷読み出し領域１３が配置されている。なお、電荷保持領域１２ａは、受光用表面埋込領域１１ａよりもポテンシャル井戸の深さが深くなっている。
【０００６】
更に、絶縁膜２上には、受光用表面埋込領域１１ａと電荷保持領域１２ａとの間に形成される第１転送チャネルの電位を制御して、受光用表面埋込領域１１ａから電荷保持領域１２ａへ信号電荷を転送する転送ゲート電極３１が配置されている。また、絶縁膜２上には、電荷保持領域１２ａと電荷読み出し領域１３との間に形成される第２転送チャネルの電位を制御して、電荷保持領域１２ａから電荷読み出し領域１３へ信号電荷を転送する読み出しゲート電極３２が配置されている。
【０００７】
遮光膜４１は、信号電荷が電荷保持領域１２ａに保持されている間に、電荷保持領域１２ａに光が漏れ込み、信号が加算されてしまうことを防ぐために電荷保持領域１２ａ上部に設けられている。
【０００８】
カソード領域としての受光用表面埋込領域１１ａと、その直下のアノード領域である半導体基板１とでフォトダイオードＤ１が構成されている。同様に、カソード領域としての電荷保持領域１２ａと、その直下のアノード領域である半導体基板１とで電荷蓄積ダイオードＤ２が構成されている。そして、受光用表面埋込領域１１ａの上側にはＰ＋型ピニング層１１ｂが設けられ、電荷保持領域１２ａの上側にはＰ＋型ピニング層１２ｂが設けられている。
【０００９】
フォトダイオードＤ１は、遮光膜４１の開口部から入射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。受光用表面埋込領域１１ａにより生成された信号電荷は、全画素同時に転送ゲート電極３１に高い電圧が与えられることにより、電荷保持領域１２ａに完全転送される。電荷保持領域１２ａに保持された信号電荷は、読み出しゲート電極３２に高い電圧が与えられることにより、電荷読み出し領域１３へ順次転送され読み出される。
【００１０】
以上のように、全画素同時電子シャッタ動作が可能なＣＭＯＳイメージセンサでは、画素ごとに電荷保持領域１２ａが設けられている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１０３６４７号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、電荷保持領域１２ａの感度領域が最適でないことに起因する、以下のような問題点があった。即ち、全画素同時電子シャッタ動作が可能なＣＭＯＳイメージセンサ特有の問題として、以下のような問題点があった。
【００１３】
電荷保持領域１２ａで信号電荷を保持中に高輝度被写体による受光があると、電荷保持領域１２ａに信号が漏れ込み、ノイズとなる。さらに被写体が移動している場合には被写体が移動した軌跡状にノイズ（以下、軌跡状ノイズ）が発生する。
【００１４】
図２は、図１に示した構成の画素を有するＣＭＯＳイメージセンサの構成を示している。
【００１５】
各画素の上部には、R（Red），G（Green），B（Blue）のいずれかの波長領域の光のみを通過させるカラーフィルタ（不図示）が配置されている。図２では、各画素のカラーフィルタの色をR，G，Bの文字で表している。なお、図２のR，G，Bの画素配列はベイヤー配列の例である。このようなRGBの画素配列において、太実線の黒矢印で示されるように高輝度被写体が移動すると、信号電荷量と漏れ込む電荷量の比（漏れ込み信号抑圧比）がRGBの各画素で異なってしまう。図２において、細実線の黒矢印が漏れ込み電荷の流れを示し、細点線の黒矢印がノイズを示している。
【００１６】
RGBの画素ごとの漏れ込み信号抑圧比の違いにより、発生する軌跡状ノイズの色は被写体の色と異なる色となる。具体的な例としては、高輝度被写体としての白色LED電球が移動した際に見える軌跡状ノイズの色が白色では無く、橙色のような色として出力される。
【００１７】
図３は、図２に対応するＣＣＤイメージセンサの構成例を示している。
【００１８】
ＣＣＤイメージセンサでは、フォトダイオードで光電変換された電子は、隣接する縦あるいは横方向で共通の垂直転送レジスタに全画素同時に転送され線順次に読み出されるため、高輝度被写体の輝度の高い部分で発生した電荷は、筋上のノイズ（スミア）となる。 その際、RGBの各画素からの漏れ込み電荷は共通の垂直転送レジスタに混入されるため、R、G、Bのどの画素に電荷量が漏れこんだのかは区別されない。従って、ＣＭＯＳイメージセンサのような漏れ込み光による発色の問題は発生しない。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができるようにするものである。
【課題を解決するための手段】
【００２０】
本発明の第１の側面の固体撮像素子は、第１の導電型の不純物領域と第２の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートとを備え、前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる。
【００２１】
本発明の第２の側面の固体撮像素子の製造方法は、入射される第１の波長領域の光を電荷に変換する光電変換領域から転送されてくる前記電荷を保持する第１の導電型の第１の電荷保持領域を、第２の導電型の不純物領域にイオン注入することにより形成する第１のステップと、入射される第２の波長領域の光を電荷に変換する前記光電変換領域から転送されてくる前記電荷を保持する前記第１の導電型の第２の電荷保持領域を、前記第２の導電型の不純物領域にイオン注入することにより形成する第２のステップとを同時または順次実行することにより、前記第１の電荷保持領域と前記第２の電荷保持領域の不純物濃度プロファイルが異なる。
【００２２】
本発明の第３の側面の電子機器は、第１の導電型の不純物領域と第２の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートとを備え、前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる固体撮像素子を有し、行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、前記転送ゲートにより転送された前記電荷を順次読み出す。
【００２３】
本発明の第１乃至第３の側面においては、電荷保持領域の不純物濃度プロファイルが、光の波長領域ごとに異なるように形成される。
【発明の効果】
【００２４】
本発明の第１および第３の側面によれば、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができる。
【００２５】
また、本発明の第２の側面によれば、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制する固体撮像素子を製造することができる。
【図面の簡単な説明】
【００２６】
【図１】従来のＣＭＯＳイメージセンサの構造の一例を示す図である。
【図２】従来のＣＭＯＳイメージセンサの構成を示す図である。
【図３】従来のＣＣＤイメージセンサの構成を示す図である。
【図４】本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【図５】単位画素の構成を示す図である。
【図６】単位画素の第１の構成の模式断面図である。
【図７】単位画素の第１の製造方法を説明する図である。
【図８】単位画素の第１の製造方法を説明する図である。
【図９】単位画素の第１の製造方法を説明する図である。
【図１０】単位画素の第２の構成の模式断面図である。
【図１１】単位画素の第２の製造方法を説明する図である。
【図１２】単位画素の第２の製造方法を説明する図である。
【図１３】単位画素のその他の第１構成例を示す図である。
【図１４】単位画素のその他の第２構成例を示す図である。
【図１５】単位画素のその他の第３構成例を示す図である。
【図１６】単位画素のその他の第４構成例を示す図である。
【図１７】単位画素のその他の第５構成例を示す図である。
【図１８】本発明を適用した電子機器の一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００２７】
以下、本発明を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．ＣＭＯＳイメージセンサの全体構成の説明
２．単位画素の第１の実施の形態
３．単位画素の第２の実施の形態
４．単位画素のその他の構成例
【００２８】
［ＣＭＯＳイメージセンサの構成例］
図４は、本発明を適用した固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。
【００２９】
ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含んで構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。
【００３０】
画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図５の単位画素１２０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００３１】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図４では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００３２】
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。
【００３３】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位、複数の画素単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３４】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３５】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３６】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００３７】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３８】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００３９】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。
【００４０】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
【００４１】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００４２】
［単位画素の構造］
次に、画素アレイ部１１１に行列状に配置されている単位画素１２０の具体的な構造について説明する。単位画素１２０は、浮遊拡散領域（容量）とは別に、光電変換素子から転送される光電荷を保持する電荷保持領域（以下、「メモリ部」と記述する）を有している。
【００４３】
図５は、単位画素１２０の構成を示す図である。
【００４４】
単位画素１２０は、光電変換素子として例えばフォトダイオード（ＰＤ）１２１を有している。フォトダイオード１２１は、例えば、Ｎ型基板１３１に形成されたＰ型ウェル層１３２に対して、Ｐ型層１３３を基板表面側に形成してＮ型埋め込み層１３４を埋め込むことによって形成される埋め込み型フォトダイオードである。本実施の形態では、Ｎ型を第１の導電型、Ｐ型を第２の導電型とする。
【００４５】
単位画素１２０は、フォトダイオード１２１に加えて、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５を有する。なお、メモリ部１２３および浮遊拡散領域１２５は図６等を参照して後述するように遮光されている。
【００４６】
第１転送ゲート１２２は、フォトダイオード１２１で光電変換され、その内部に蓄積された電荷を、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることによって転送する。メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を保持する。メモリ部１２３が埋め込みチャネル１３５によって形成されていることで、基板界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
【００４７】
このメモリ部１２３において、その上部にゲート電極１２２Ａを配置し、そのゲート電極１２２Ａに転送パルスＴＲＸを印加することでメモリ部１２３に変調をかけることができる。すなわち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることで、メモリ部１２３のポテンシャルが深くなる。これにより、メモリ部１２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【００４８】
第２転送ゲート１２４は、メモリ部１２３に保持された電荷を、ゲート電極１２４Ａに転送パルスＴＲＧが印加されることによって転送する。浮遊拡散領域１２５は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。
【００４９】
単位画素１２０はさらに、リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８を有している。リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８は、図５の例では、ＮチャネルのＭＯＳトランジスタを用いている。しかし、図５で例示したリセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００５０】
リセットトランジスタ１２６は、電源ＶＤＢと浮遊拡散領域１２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによって浮遊拡散領域１２５をリセットする。増幅トランジスタ１２７は、ドレイン電極が電源ＶＤＯに接続され、ゲート電極が浮遊拡散領域１２５に接続されており、浮遊拡散領域１２５の電圧を読み出す。
【００５１】
選択トランジスタ１２８は、例えば、ドレイン電極が増幅トランジスタ１２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素１２０を選択する。なお、選択トランジスタ１２８については、電源ＶＤＯと増幅トランジスタ１２７のドレイン電極との間に接続した構成を採ることも可能である。
【００５２】
リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
【００５３】
単位画素１２０はさらに、フォトダイオード１２１の蓄積電荷を排出するための電荷排出部１２９を有している。この電荷排出部１２９は、露光開始時にゲート電極１２９Ａに制御パルスＡＢＧが印加されることで、フォトダイオード１２１の電荷をＮ型層のドレイン部１３６に排出する。電荷排出部１２９はさらに、露光終了後の読み出し期間中にフォトダイオード１２１が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部１３６には、所定の電圧ＶＤＡが印加されている。
【００５４】
［メモリ部１２３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部１２３のゲート電極、即ち、第１転送ゲート１２２のゲート電極１２２Ａの電位について説明する。
【００５５】
本実施形態においては、電荷保持領域としてのメモリ部１２３のゲート電極の電位が、第１転送ゲート１２２および第２転送ゲート１２４のうち少なくともいずれか、たとえば第１転送ゲート１２２を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第１転送ゲート１２２若しくは第２転送ゲート１２４のいずれか一方、または両方を非導通状態とする際に、ゲート電極１２２Ａ，１２４Ａに印加する電圧が、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるように設定される。
【００５６】
本実施形態のように、転送ゲートを形成するトランジスタがＮ型の場合、第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧がＰ型ウェル層１３２に対しグランドＧＮＤよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがＰ型である場合、Ｐ型ウェル層がＮ型ウェル層となり、このＮ型ウェル層に対して電源電圧ＶＤＤよりも高い電圧に設定される。
【００５７】
第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧を、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。
【００５８】
第１転送ゲート１２２のゲート電極１２２Ａの電位を、Ｐ型ウェル層１３２に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部１２３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部１２３上に形成されるゲート電極１２２Ａのオフ（ＯＦＦ）電位を、Ｐ型ウェル層１３２に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部１２３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。
【００５９】
なお、図５の構成においては、メモリ部１２３の端部に、第２転送ゲート１２４のゲート電極１２４Ａが存在することから、このゲート電極１２４Ａも負電位とすることで、メモリ部１２３の端部で発生す暗電流を同様に抑えることが可能である。
【００６０】
ＣＭＯＳイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１２１に蓄積された電荷を、遮光されたメモリ部１２３および浮遊拡散領域１２５へ順次転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。
【００６１】
なお、本実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつに高速に走査するものも含まれる。
【００６２】
［発明が解決しようとする課題の要因について］
ところで、［発明が解決しようとする課題］の欄で説明したように、移動する高輝度被写体を撮像した際に発生する軌跡状ノイズの発色は、漏れ込み信号抑圧比がRGB画素で異なることに起因する。
【００６３】
そして、従来のＣＭＯＳイメージセンサにおいて、漏れ込み信号抑圧比がRGB画素で異なることの原因の一つとして、画素の電荷保持領域の感度領域深さがRGBの各画素で等しいことが挙げられる。画素の電荷保持領域の感度領域深さがRGBの各画素で等しいと、次の２つの理由により、軌跡状ノイズの発色が発生する。
【００６４】
即ち、（１）半導体（シリコン）の光吸収係数は光の波長により異なる。従って、R,G,Bの波長領域の光では、R,G,Bの順に、半導体基板表面から深い場所でも光電変換が起こりやすいため、フォトダイオード１２１を構成するＮ型埋め込み層１３４以外の場所で光電変換が起こりやすくなる。
【００６５】
（２）光の波長は長い方が回折しやすい。従って、R,G,Bの波長領域の光では、R,G,Bの順に回折しやすい。その結果、長波長の光ほど、フォトダイオード１２１を構成するＮ型埋め込み層１３４以外の場所で光電変換が起こりやすくなる。
【００６６】
［第１の実施の形態］
そこで、ＣＭＯＳイメージセンサ１００の単位画素１２０では、RGBの全ての画素で漏れ込み信号抑圧比を揃える構成（第１の構成）が採用されている。
【００６７】
単位画素１２０の第１の構成では、メモリ部１２３の埋め込みチャネル１３５の深さ（半導体基板表面からの深さ）が長波長の光を入射する画素ほど浅くなるように形成される。具体的には、埋め込みチャネル１３５の深さが、R画素,G画素,B画素の順に浅くなるように形成される。
【００６８】
図６は、単位画素１２０の第１の構成の模式断面図である。図６Aは、R画素の模式断面図であり、図６Bは、B画素の模式断面図である。なお、図６に示される構成は図５の一部であり、図５と対応する部分については同一の符号を付してあるため、その説明は適宜省略する。
【００６９】
Ｎ型基板１３１（図５）と、その内部に形成されたＰ型層１３３、Ｎ型埋め込み層１３４、埋め込みチャネル１３５、および浮遊拡散領域１２５の埋め込み領域を含むＰ型ウェル層１３２とで構成される半導体基板の上面には、熱酸化膜１６０が形成されている。そして、熱酸化膜１６０の上に、ゲート電極１２２Ａ，１２４Ａ、および１２９Ａが形成されている。熱酸化膜１６０は、その下の不純物領域と、ゲート電極１２２Ａ，１２４Ａ、および１２９Ａとを絶縁する。
【００７０】
そして、ゲート電極１２２Ａ，１２４Ａ、および１２９Ａ並びに熱酸化膜１６０の上面には、例えば、下層から第１の酸化膜（LP-TEOS酸化膜）、窒化膜（Nitride）、および第２の酸化膜（TEOS酸化膜）の３層により構成される絶縁膜１６１が形成されている。さらに絶縁膜１６１の上面には、遮光膜（タングステン酸化膜）１６２と平坦化膜１６３が積層して形成されている。
【００７１】
なお、図示は省略するが、平坦化膜１６３のさらに上面に、R画素にはRの、G画素にはGの波長領域の光のみを通過させるカラーフィルタが配置されている。
【００７２】
遮光膜１６２は、光を入射させるため、Ｎ型埋め込み層１３４の上部については設けられていない。また、Ｎ型埋め込み層１３４の上部も、配線層１６５と浮遊拡散領域１２５を接続するコンタクト１６４が配置されるため開口している。
【００７３】
以上の構成は、図６AのR画素と図６BのB画素に共通の構成である。
【００７４】
一方、R画素とB画素では、R画素の埋め込みチャネル１３５である埋め込みチャネル１３５Rの深さNaと、B画素の埋め込みチャネル１３５である埋め込みチャネル１３５Bの深さNbが異なっている。ここで、埋め込みチャネル１３５Rの深さNaと埋め込みチャネル１３５Bの深さNbには、Na＜Nbの関係がある。
【００７５】
Bの波長領域の光は、Ｎ型埋め込み層１３４の上部の遮光膜１６２の開口部における回折角が小さく、電荷保持領域である埋め込みチャネル１３５への電子の漏れ込み量が、Rの波長領域の光より少ない。そこで、B画素では、埋め込みチャネル１３５Bの深さNbが、G画素の深さNaより深くなるように形成される。従って、B画素では、電荷保持領域である埋め込みチャネル１３５Bに電子が漏れ込み確率が、R画素の埋め込みチャネル１３５Rよりも増加する。
【００７６】
従って、埋め込みチャネル１３５Rの深さNaと埋め込みチャネル１３５Bの深さNbを適切に設定することにより、R画素とB画素で、漏れ込み信号抑圧比を揃えることができる。
【００７７】
同様に、G画素の埋め込みチャネル１３５の深さをNcとすると、深さNa，Nb，NcがNa＜Nc＜Nbの関係を保ち、適切に設定することにより、RGBの全ての画素で、漏れ込み信号抑圧比を揃えることができる。
【００７８】
以上のように、Ｎ型埋め込み層１３４以外の場所で光電変換されて発生した電子が埋め込みチャネル１３５に漏れ込む確率をRGBの各画素で異なるようにさせることで、RGBの全ての画素で漏れ込み信号抑圧比を揃えることができる。
【００７９】
［単位画素１２０の第１の構成の製造方法］
次に、単位画素１２０の第１の構成の製造方法（第１の製造方法）について説明する。図７乃至図９を参照して、R画素とB画素で、埋め込みチャネル１３５の深さを変える場合の製造方法について説明する。
【００８０】
最初に、R画素の埋め込みチャネル１３５Rを、その深さがNaとなるように形成する工程が実行される。
【００８１】
即ち、初めに、図７Aに示すように、熱酸化膜１６０形成後の半導体基板（R画素とB画素の両方）にフォトレジスト１７１が所定の膜厚で塗布される。本実施の形態では、フォトレジスト１７１はポジティブ型であるとする。
【００８２】
次に、図７Bに示すように、R画素の埋め込みチャネル１３５Rが形成される領域のみが開口しているフォトマスクを用いて露光した後、現像処理が行われる。これにより、フォトレジスト１７１に、埋め込みチャネル１３５Rが形成される領域に対応する開口部１７２が形成される。
【００８３】
次に、図７Cに示すように、第１の注入条件で、Ｎ型不純物のイオン注入が行われ、R画素において、深さNaの埋め込みチャネル１３５Rが形成される。最後に、図７Dに示すように、フォトレジスト１７１が剥離される。
【００８４】
次に、B画素の埋め込みチャネル１３５を、その深さがNbとなるように形成する工程が実行される。
【００８５】
即ち、最初に、図８Aに示すように、B画素の埋め込みチャネル１３５形成後の半導体基板（R画素とB画素の両方）にフォトレジスト１８１が所定の膜厚で再度塗布される。
【００８６】
次に、図８Bに示すように、B画素の埋め込みチャネル１３５Bが形成される領域のみが開口しているフォトマスクを用いて露光した後、現像処理が行われる。これにより、フォトレジスト１８１に、埋め込みチャネル１３５Bが形成される領域に対応する開口部１８２が形成される。
【００８７】
次に、図８Cに示すように、第２の注入条件で、Ｎ型不純物のイオン注入が行われ、B画素において、深さNbの埋め込みチャネル１３５Bが形成される。最後に、図８Dに示すように、フォトレジスト１８１が剥離される。
【００８８】
ここで、Na＜Nbの関係を満たすため、埋め込みチャネル１３５Bを形成するときの第２の注入条件が、埋め込みチャネル１３５Rを形成するときの第１の注入条件より高エネルギであることが必要である。例えば、イオン注入の加速電圧を変えることにより深さを変える場合には、第２の注入条件の加速電圧は、第１の注入条件のそれよりも高く設定される。
【００８９】
その他、埋め込みチャネル１３５の深さを変えるためには、例えば、イオン種、熱履歴、イオン注入量などを変えてもよい。また例えば、イオン注入前のバッファ酸化膜厚を変えてもよい。
【００９０】
埋め込みチャネル１３５Bと１３５Rの形成後は、図９Aに示すように、半導体基板内の埋め込みチャネル１３５以外の領域を形成する工程が実行される。そして、最後に、図９Bに示すように、遮光膜１６２、コンタクト１６４、配線層１６５、平坦化膜１６３などが順次形成される。
【００９１】
以上のようにして、埋め込みチャネル１３５の深さが異なるR画素とB画素を製造することができる。
【００９２】
なお、上述した第１の製造方法では、R画素の埋め込みチャネル１３５Rを先に形成し、B画素の埋め込みチャネル１３５Bを後で形成するようにしたが、R画素とB画素の埋め込みチャネル１３５の形成の順番はどちらが先でもよい。
【００９３】
また、R画素、G画素、およびB画素のそれぞれで、埋め込みチャネル１３５の深さを異なるように製造する場合には、R画素、G画素、およびB画素の、どの画素の埋め込みチャネル１３５から製造してもよい。即ち、R画素、G画素、およびB画素で埋め込みチャネル１３５の深さを変える場合、製造の順番には依存しない。
【００９４】
以上のように、単位画素１２０の第１の実施の形態では、電荷保持領域の感度領域深さ、即ち、埋め込みチャネル１３５の深さを、長波長の光を入射する画素ほど浅くなるように形成することで、RGB画素で漏れ込み信号抑圧比を抑制することができる。
【００９５】
なお、上述した例では、R,G,Bの波長領域ごとに埋め込みチャネル１３５の深さが異なるものとして説明したが、B,Gの画素に対してRの画素だけ、埋め込みチャネル１３５の深さが浅くなるように埋め込みチャネル１３５を形成してもよい。また、R,Gの画素に対してBの画素だけ、埋め込みチャネル１３５の深さが深くなるように埋め込みチャネル１３５を形成してもよい。この場合でも、従来より、RGBの画素で、漏れ込み信号抑圧比を抑制することができる。
【００９６】
［第２の実施の形態］
次に、RGBの全ての画素で漏れ込み信号抑圧比を揃えるための、単位画素１２０の第２の構成について説明する。
【００９７】
単位画素１２０の第２の構成では、メモリ部１２３の埋め込みチャネル１３５とフォトダイオード１２１のＮ型埋め込み層１３４との間の距離が長波長の光を入射する画素ほど短くなるように形成される。具体的には、埋め込みチャネル１３５とＮ型埋め込み層１３４の距離が、R画素,G画素,B画素の順に短くなるように形成される。
【００９８】
図１０は、単位画素１２０の第２の構成の模式断面図である。図１０Aは、R画素の模式断面図であり、図１０Bは、B画素の模式断面図である。なお、同一の符号を付した部分についての説明は適宜省略する。
【００９９】
R画素とB画素では、R画素の埋め込みチャネル１３５である埋め込みチャネル１３５R’（図１０A）と、B画素の埋め込みチャネル１３５である埋め込みチャネル１３５B’（図１０B）の深さは同一である。
【０１００】
しかし、図１０AのR画素では、埋め込みチャネル１３５R’とＮ型埋め込み層１３４の水平方向の距離がNdであるのに対して、図１０BのB画素では、埋め込みチャネル１３５B’とＮ型埋め込み層１３４の水平方向の距離がNeである。ここで、距離NdとNeには、Ne＜Ndの関係がある。
【０１０１】
埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離が同一である場合には、R画素と比較して回折角が小さい光を入射させるB画素の方が、電荷保持領域である埋め込みチャネル１３５への電子の漏れ込み量が少ない。
【０１０２】
一方、埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離は短くなるほど、電荷保持領域である埋め込みチャネル１３５への電子の漏れ込み確率が増加する。そこで、B画素の埋め込みチャネル１３５B’とＮ型埋め込み層１３４の距離Neを、R画素の埋め込みチャネル１３５R’とＮ型埋め込み層１３４の距離Ndよりも小さくする。これにより、B画素では、R画素よりも埋め込みチャネル１３５への電子の漏れ込み確率が増加する。
【０１０３】
従って、距離Neと距離Ndを適切に設定することにより、R画素とB画素で、漏れ込み信号抑圧比を揃えることができる。
【０１０４】
同様に、G画素の埋め込みチャネル１３５とＮ型埋め込み層１３４の距離をNfすると、深さNd，Ne，NfがNe＜Nf＜Ndの関係を保ち、適切に設定することにより、RGBの全ての画素で、漏れ込み信号抑圧比を揃えることができる。
【０１０５】
以上のように、Ｎ型埋め込み層１３４以外の場所で光電変換されて発生した電子が埋め込みチャネル１３５に漏れ込む確率がRGB画素で異なるようにさせることで、RGBの全ての画素で漏れ込み信号抑圧比を揃えることができる。
【０１０６】
［単位画素１２０の第２の構成の製造方法］
次に、単位画素１２０の第２の構成の製造方法（第２の製造方法）について説明する。図１１と図１２を参照して、R画素とB画素で、埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離を変える場合の製造方法について説明する。
【０１０７】
初めに、図１１Aに示すように、熱酸化膜１６０形成後の半導体基板（R画素とB画素の両方）にフォトレジスト１９１が所定の膜厚で塗布される。本実施の形態では、フォトレジスト１９１はポジティブ型であるとする。
【０１０８】
次に、図１１Bに示すように、フォトマスクを用いた露光と、露光後の現像処理が行われる。この露光および現像処理により、R画素には、埋め込みチャネル１３５R’を形成するための開口部１９２が、B画素には、埋め込みチャネル１３５B’を形成するための開口部１９３が、それぞれ形成される。
【０１０９】
開口部１９２は、この後の工程で形成されるＰ型層１３３およびＮ型埋め込み層１３４までの距離がNdとなる位置に形成される。また、開口部１９３は、この後の工程で形成されるＰ型層１３３およびＮ型埋め込み層１３４までの距離がNeとなる位置に形成される。換言すれば、この後の工程で形成されるＰ型層１３３およびＮ型埋め込み層１３４までの距離が、R画素ではNdとなり、B画素ではNeとなるように、フォトマスクのパターン開口部がずれている。
【０１１０】
次に、図１１Cに示すように、所定の注入条件で、Ｎ型不純物のイオン注入が行われる。第２の製造方法では、R画素とB画素において、同一の注入条件で、イオン注入が行われる。従って、埋め込みチャネル１３５R’と１３５B’の深さは同一である。イオン注入後、図１１Dに示すように、フォトレジスト１９１が剥離される。
【０１１１】
フォトレジスト１９１剥離後の工程は上述した第１の製造方法と同様である。即ち、図１２Aに示すように、半導体基板内の埋め込みチャネル１３５以外の領域を形成する工程が実行される。その後、図１２Bに示すように、遮光膜１６２、コンタクト１６４、配線層１６５、平坦化膜１６３などが順次形成される。
【０１１２】
以上のようにして、埋め込みチャネル１３５とＮ型埋め込み層１３４の距離が異なるR画素とB画素を製造することができる。
【０１１３】
なお、上述した例では、R,G,Bの画素ごとに埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離が異なるものとして説明したが、B,Gの画素に対してRの画素だけ、埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離が長くなるようにしてもよい。また、R,Gの画素の距離に対してBの画素だけ、埋め込みチャネル１３５とＮ型埋め込み層１３４間の距離が短くなるようにしてもよい。この場合でも、従来より、RGBの画素で、漏れ込み信号抑圧比を抑制することができる。
【０１１４】
さらに上述した例では、埋め込みチャネル１３５とＮ型埋め込み層１３４の距離を変えるために、フォトマスクのパターン開口部を変えることとしたが、それ以外の方法を採用してもよい。例えば、イオン注入の加速電圧、イオン種、熱履歴、イオン注入量などを変えてもよい。また例えば、イオン注入前のバッファ酸化膜厚を変えてもよい。
【０１１５】
以上説明した単位画素１２０の第１および第２の実施の形態を採用したＣＭＯＳイメージセンサ１００によれば、単位画素１２０の電荷保持領域の不純物領域の不純物濃度プロファイルが、RGB画素ごとに異なる。即ち、電荷保持領域の不純物濃度プロファイルが、各画素が受光する光の波長領域ごとに異なる。これにより、移動する高輝度被写体を撮像した際の軌跡状ノイズの発色を抑制することができる。
【０１１６】
また、ＣＭＯＳイメージセンサ１００のカラム処理部１１３から出力される画素信号は、軌跡状ノイズの発色が抑制された信号なので、後段の信号処理部１１８などで、発色を補正する必要がない。従って、安価に軌跡状ノイズの発色を抑制した固体撮像素子を提供することができる。
【０１１７】
［単位画素のその他の構成例］
本発明は、上述した実施の形態で説明した単位画素１２０以外の画素構造にも採用することができる。以下、本発明が適用可能なその他の単位画素１２０の構造について説明する。なお、以下の図において、図５と対応する部分には同一符号を付してあり、その説明は適宜省略する。
【０１１８】
［単位画素のその他の第１構成例］
図１３は、単位画素１２０のその他の第１構成例である単位画素１２０Ｂの構造を示す図である。
【０１１９】
単位画素１２０Ｂでは、図５の単位画素１２０における第１転送ゲート１２２とメモリ部１２３が省略され、Ｐ型ウェル層１３２を挟んで、フォトダイオード１２１と浮遊拡散領域１２５が隣接する配置となっている。フォトダイオード１２１と浮遊拡散領域１２５の間のＰ型ウェル層１３２の上側には、第２転送ゲート１２４が配置されている。
【０１２０】
単位画素１２０Ｂにおけるグローバル露光動作について説明する。まず、全画素同時に埋め込みフォトダイオード１２１の蓄積電荷を空にする電荷排出動作が実行された後、露光が開始される。これにより、フォトダイオード１２１のＰＮ接合容量に光電荷が蓄積される。露光期間終了時点で、第２転送ゲート１２４が全画素同時にＯＮされ、蓄積された光電荷が全て浮遊拡散領域１２５へと転送される。第２転送ゲート１２４を閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域１２５で保持される。その後、浮遊拡散領域１２５で保持された光電荷が、順次、画素信号として垂直信号線１１７を通して読み出される。最後に、浮遊拡散領域１２５がリセットされ、しかる後、リセットレベルが読み出される。
【０１２１】
従って、単位画素１２０Ｂでは、浮遊拡散領域１２５がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｂでは、浮遊拡散領域１２５の深さ、または、浮遊拡散領域１２５とＮ型埋め込み層１３４間の距離に本発明を適用できる。
【０１２２】
［単位画素のその他の第２構成例］
図１４は、単位画素１２０のその他の第２構成例である単位画素１２０Ｃの構造を示す図である。
【０１２３】
単位画素１２０Ｃでは、ゲート電極１２２Ａの下で、かつ、フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した点が単位画素１２０と異なる。
【０１２４】
オーバーフローパス１３０を形成するためには、不純物拡散領域１３７のポテンシャルを低くする必要がある。不純物拡散領域１３７に軽くＮ不純物をドープしてＰ不純物濃度を下げることで、Ｐ−の不純物拡散領域１３７を形成することができる。あるいはポテンシャルバリア形成の際に不純物拡散領域１３７にＰ不純物をドープする場合はその濃度を下げることで、Ｐ−の不純物拡散領域１３７を形成することができる。
【０１２５】
単位画素１２０Ｃでは、低照度での発生電荷を優先的にフォトダイオード１２１で蓄積する手段として、フォトダイオード１２１とメモリ部１２３との境界部分に形成されたオーバーフローパス１３０が用いられる。
【０１２６】
フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ−の不純物拡散領域１３７を設けることで境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス１３０となる。そして、フォトダイオード１２１で発生し、オーバーフローパス１３０のポテンシャルを超えた電荷は、自動的にメモリ部１２３に漏れて、蓄積される。換言すれば、オーバーフローパス１３０のポテンシャル以下の発生電荷はフォトダイオード１２１に蓄積される。
【０１２７】
オーバーフローパス１３０は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス１３０は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード１２１での光電変換によって発生し、オーバーフローパス１３０のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部１２３へ転送する。
【０１２８】
なお、図１４の例では、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造が採用されている。しかし、Ｐ−の不純物拡散領域１３７を設ける代わりに、Ｎ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造をとることも可能である。
【０１２９】
単位画素１２０Ｃでは、浮遊拡散領域１２５および埋め込みチャネル１３５がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｃでは、埋め込みチャネル１３５に加え、浮遊拡散領域１２５の深さ、または、浮遊拡散領域１２５とＮ型埋め込み層１３４間の距離に本発明を適用できる。
【０１３０】
［単位画素のその他の第３構成例］
図１５は、単位画素１２０のその他の第３構成例である単位画素１２０Ｄの構造を示す図である。
【０１３１】
単位画素１２０Ｄは、図１３の単位画素１２０Ｂの構成に、浮遊拡散領域１２５と同様のメモリ部１２３が設けられた構成となっている。即ち、単位画素１２０Ｄでは、第１転送ゲート１２２のゲート電極１２２Ａがフォトダイオード１２１とメモリ部１２３の境界のＰ型ウェル層１３２の上部に設けられている。また、単位画素１２０Ｄでは、メモリ部１２３が浮遊拡散領域１２５と同様のＮ型層１３８によって形成される。
【０１３２】
単位画素１２０Ｄにおけるグローバル露光動作は、次の手順で実行される。まず、電荷排出動作が全画素同時に実行され、同時露光が開始される。発生した光電荷がフォトダイオード１２１に蓄積される。露光終了時点で、第１転送ゲート１２２が全画素同時にＯＮされ、蓄積された光電荷がメモリ部１２３へ転送され、保持される。露光終了後、順次動作にてリセットレベルと信号レベルが読み出される。即ち、浮遊拡散領域１２５がリセットされ、次にリセットレベルが読み出される。続いて、メモリ部１２３の保持電荷が浮遊拡散領域１２５へ転送され、信号レベルが読み出される。
【０１３３】
単位画素１２０Ｄでは、メモリ部１２３のＮ型層１３８がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｄでは、Ｎ型層１３８の深さ、または、Ｎ型層１３８とＮ型埋め込み層１３４間の距離に本発明を適用できる。
【０１３４】
［単位画素のその他の第４構成例］
図１６は、単位画素１２０のその他の第４構成例である単位画素１２０Ｅの構造を示す図である。
【０１３５】
図１６の単位画素１２０Ｅでは、メモリ部１２３を、埋め込みチャネル１３５に代えて、埋め込み型のＮ型拡散領域１３９によって形成した構成が採用されている。
【０１３６】
メモリ部１２３をＮ型拡散領域１３９によって形成した場合であっても、埋め込みチャネル１３５によって形成した場合と同様の作用効果を得ることができる。具体的には、Ｐ型ウェル層１３２の内部にＮ型拡散領域１３９を形成し、基板表面側にＰ型層１４０を形成することで、界面で発生する暗電流がメモリ部１２３のＮ型拡散領域１３９に蓄積されることを回避できるため画質の向上に寄与できる。
【０１３７】
ここで、メモリ部１２３のＮ型拡散領域１３９の不純物濃度は、浮遊拡散領域１２５の不純物濃度よりも低くすることが好ましい。このような不純物濃度の設定により、第２転送ゲート１２４によるメモリ部１２３から浮遊拡散領域１２５への電荷の転送効率を高めることができる。単位画素１２０Ｅにおけるグローバル露光動作は、図５の単位画素１２０と同様である。
【０１３８】
なお、図１６に示した単位画素１２０Ｅの構成では、メモリ部１２３を埋め込み型のＮ型拡散領域１３９によって形成したが、メモリ部１２３で発生する暗電流が増加することがあるものの、埋め込み型にしない構造としてもよい。
【０１３９】
また、単位画素１２０Ｅと図５の単位画素１２０では、電荷排出部１２９を省略し、転送パルスＴＲＸ，ＴＲＧおよびリセットパルスＲＳＴを全てアクティブ状態にする構成を採ることができる。この構成を採ることにより、電荷排出部１２９と同等の作用効果、即ちフォトダイオード１２１の電荷を排出し、また、読み出し期間中にフォトダイオード１２１で溢れた電荷を基板側に逃がすことができる。
【０１４０】
単位画素１２０Ｅでは、メモリ部１２３のＮ型拡散領域１３９がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｅでは、Ｎ型拡散領域１３９の深さ、または、Ｎ型拡散領域１３９とＮ型埋め込み層１３４間の距離に本発明を適用できる。
【０１４１】
［単位画素のその他の第５構成例］
図１７は、単位画素１２０のその他の第５構成例である単位画素１２０Ｆの構造を示す図である。
【０１４２】
図５の単位画素１２０では、フォトダイオード１２１と浮遊拡散領域１２５の間に１つのメモリ部（ＭＥＭ）１２３が配置されていたが、図１７の単位画素１２０Ｆでは、さらにもう１つのメモリ部（ＭＥＭ２）１４２が配置されている。即ち、メモリ部が２段構成となっている。
【０１４３】
第３転送ゲート１４１は、メモリ部１２３に蓄積された電荷を、ゲート電極１４１Ａに転送パルスＴＲＸ２が印加されることによって転送する。メモリ部１４２は、ゲート電極１４１Ａの下に形成されたＮ型の埋め込みチャネル１４３によって形成され、第３転送ゲート１４１によってメモリ部１２３から転送された電荷を蓄積する。メモリ部１４２が埋め込みチャネル１４３によって形成されていることで、界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
【０１４４】
メモリ部１４２は、メモリ部１２３と同様の構成とされているので、メモリ部１２３と同様、変調を掛けた場合には、メモリ部１４２の飽和電荷量を変調を掛けない場合よりも増やすことができる。
【０１４５】
単位画素１２０Ｆにおけるグローバル露光動作では、全画素同時に蓄積された光電荷はフォトダイオード１２１またはメモリ部１２３で保持される。メモリ部１４２は、画素信号が読み出されるまでの間、光電荷を保持するために使用される。
【０１４６】
単位画素１２０Ｆでは、メモリ部１２３の埋め込みチャネル１３５およびメモリ部１４２の埋め込みチャネル１４３がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｆでは、埋め込みチャネル１３５および１４３の深さ、または、埋め込みチャネル１３５および１４３とＮ型埋め込み層１３４との間の距離に本発明を適用できる。
【０１４７】
以上のように、本発明は、単位画素１２０以外のその他の構造にも採用することができる。また、単位画素１２０および１２０Ｂ乃至１２０Ｆにおいて、導電型の極性（Ｎ型、Ｐ型）を反対にしたものでも同様に適用可能である。
【０１４８】
［本発明を適用した電子機器の構成例］
さらに本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１４９】
図１８は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１５０】
図１８の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
【０１５１】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、ＣＭＯＳイメージセンサ１００の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる固体撮像素子を用いることができる。
【０１５２】
表示部３０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１５３】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５４】
上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、グローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【０１５５】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１５６】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１５７】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１５８】
１００ ＣＭＯＳイメージセンサ， １１１ 画素アレイ部， １２０，１２０Ｂ，１２０Ｃ，１２０Ｄ，１２０Ｅ，１２０Ｆ 単位画素， １３２ Ｐ型ウェル層， １３４ Ｎ型埋め込み層， １２２ 第１転送ゲート， １３５ 埋め込みチャネル， ３００ 撮像装置
【特許請求の範囲】
【請求項１】
第１の導電型の不純物領域と第２の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、
前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、
前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートと
を備え、
前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる
固体撮像素子。
【請求項２】
前記光電変換領域に入射される光の波長が長波長であるほど、前記電荷保持領域の深さが浅く形成されている
請求項１に記載の固体撮像素子。
【請求項３】
前記光電変換領域に入射される光の波長が長波長であるほど、前記第１の導電型の不純物領域と前記電荷保持領域との間の距離が短く形成されている
請求項１に記載の固体撮像素子。
【請求項４】
入射される第１の波長領域の光を電荷に変換する光電変換領域から転送されてくる前記電荷を保持する第１の導電型の第１の電荷保持領域を、第２の導電型の不純物領域にイオン注入することにより形成する第１のステップと、
入射される第２の波長領域の光を電荷に変換する前記光電変換領域から転送されてくる前記電荷を保持する前記第１の導電型の第２の電荷保持領域を、前記第２の導電型の不純物領域にイオン注入することにより形成する第２のステップと
を同時または順次実行することにより、
前記第１の電荷保持領域と前記第２の電荷保持領域の不純物濃度プロファイルが異なる
固体撮像素子の製造方法。
【請求項５】
前記第１のステップと前記第２のステップは順次実行され、
前記第１のステップと前記第２のステップとで、異なる注入条件でイオン注入を行う
請求項４に記載の固体撮像素子の製造方法。
【請求項６】
前記注入条件は、イオン注入の加速電圧、イオン種、またはイオン注入量のいずれかが異なる
請求項５に記載の固体撮像素子の製造方法。
【請求項７】
前記第１のステップと前記第２のステップで、前記電荷保持領域の深さを変える
請求項４に記載の固体撮像素子の製造方法。
【請求項８】
前記第１のステップと前記第２のステップで、前記イオン注入前のバッファ酸化膜厚を変える
請求項４に記載の固体撮像素子の製造方法。
【請求項９】
前記第１のステップと前記第２のステップで、異なる熱履歴を与える
請求項４に記載の固体撮像素子の製造方法。
【請求項１０】
前記第１のステップと前記第２のステップは同時に実行され、
前記電荷保持領域に対応するフォトマスクのパターン位置が、前記第１の電荷保持領域と前記第２の電荷保持領域とで異なる
請求項４に記載の固体撮像素子の製造方法。
【請求項１１】
第１の導電型の不純物領域と第２の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、
前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、
前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートと
を備え、
前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる固体撮像素子を有し、
行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、
前記転送ゲートにより転送された前記電荷を順次読み出す
電子機器。
【請求項１】
第１の導電型の不純物領域と第２の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、
前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、
前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートと
を備え、
前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる
固体撮像素子。
【請求項２】
前記光電変換領域に入射される光の波長が長波長であるほど、前記電荷保持領域の深さが浅く形成されている
請求項１に記載の固体撮像素子。
【請求項３】
前記光電変換領域に入射される光の波長が長波長であるほど、前記第１の導電型の不純物領域と前記電荷保持領域との間の距離が短く形成されている
請求項１に記載の固体撮像素子。
【請求項４】
入射される第１の波長領域の光を電荷に変換する光電変換領域から転送されてくる前記電荷を保持する第１の導電型の第１の電荷保持領域を、第２の導電型の不純物領域にイオン注入することにより形成する第１のステップと、
入射される第２の波長領域の光を電荷に変換する前記光電変換領域から転送されてくる前記電荷を保持する前記第１の導電型の第２の電荷保持領域を、前記第２の導電型の不純物領域にイオン注入することにより形成する第２のステップと
を同時または順次実行することにより、
前記第１の電荷保持領域と前記第２の電荷保持領域の不純物濃度プロファイルが異なる
固体撮像素子の製造方法。
【請求項５】
前記第１のステップと前記第２のステップは順次実行され、
前記第１のステップと前記第２のステップとで、異なる注入条件でイオン注入を行う
請求項４に記載の固体撮像素子の製造方法。
【請求項６】
前記注入条件は、イオン注入の加速電圧、イオン種、またはイオン注入量のいずれかが異なる
請求項５に記載の固体撮像素子の製造方法。
【請求項７】
前記第１のステップと前記第２のステップで、前記電荷保持領域の深さを変える
請求項４に記載の固体撮像素子の製造方法。
【請求項８】
前記第１のステップと前記第２のステップで、前記イオン注入前のバッファ酸化膜厚を変える
請求項４に記載の固体撮像素子の製造方法。
【請求項９】
前記第１のステップと前記第２のステップで、異なる熱履歴を与える
請求項４に記載の固体撮像素子の製造方法。
【請求項１０】
前記第１のステップと前記第２のステップは同時に実行され、
前記電荷保持領域に対応するフォトマスクのパターン位置が、前記第１の電荷保持領域と前記第２の電荷保持領域とで異なる
請求項４に記載の固体撮像素子の製造方法。
【請求項１１】
第１の導電型の不純物領域と第２の導電型の不純物領域とからなる、入射される光を電荷に変換する光電変換領域と、
前記光電変換領域によって変換された電荷を読み出されるまで保持する前記第１の導電型の電荷保持領域と、
前記光電変換領域によって変換された電荷を前記電荷保持領域に転送する転送ゲートと
を備え、
前記電荷保持領域の不純物濃度プロファイルが、前記光の波長領域ごとに異なる固体撮像素子を有し、
行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、
前記転送ゲートにより転送された前記電荷を順次読み出す
電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−２０４９９１（Ｐ２０１１−２０４９９１Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−７２４９７（Ｐ２０１０−７２４９７）
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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